TWI543180B

TWI543180B - 半導體記憶裝置

Info

Publication number: TWI543180B
Application number: TW103128746A
Authority: TW
Inventors: 村上洋樹
Original assignee: 華邦電子股份有限公司
Priority date: 2014-08-21
Filing date: 2014-08-21
Publication date: 2016-07-21
Also published as: TW201608574A

Description

半導體記憶裝置

本發明係關於一種半導體記憶裝置，特別是關於輸出入資料之壓縮延伸或是錯誤校正。

快閃記憶體、動態隨機存取記憶體等半導體記憶體隨著電路密度的逐年增加，造成製造沒有不良品或是缺陷品的困難。因此之故，就記憶體晶片而言，需要使用冗長的計畫(scheme)來發現並且補償製造過程中所發生的記憶元件之物理上的缺陷。舉例而言，冗長的計畫係用以在設置大型記憶體時，補償具有物理缺陷的記憶元件。此外，半導體記憶體除了依據大型記憶體的物理補償之外，也包括對應軟體錯誤的錯誤校正電路(ECC，Error Checking Correction)。

就NAND型快閃記憶體而言，由於對重複資料反覆進行程式化或是抹除，因穿隧絕緣層的劣化導致電荷維持性能的劣化，穿隧絕緣層所捕捉的電荷造成門檻值的變動，而產生位元錯誤。專利文獻1係對應如上述之位元錯誤，而配置了錯誤校正電路。值得注意的是，在群組選擇電晶體附近的胞因微影而造成型態不均勻，由於形成擴散層時離子注入不均勻，使位元錯誤有增加傾向。因此配置錯誤校正碼以進行更多補償。

此外，專利文獻2揭示了一種配置錯誤校正器的半導體裝置，其中配置錯誤校正器係用以對輸入至NAND快閃記憶體的輸入資料或是來自NAND快閃記憶體的輸出資料進行錯誤校正之處理。在此半導體裝置中，NAND快閃記憶體以及錯誤校正器之間的連接是可以替換的，以降低電路的面積。

專利文獻：

專利文獻1 日本專利公開第2010-152989號公報

專利文獻1 日本專利公開第2011-197819號公報

於晶片搭載錯誤校正電路的NAND型快閃記憶體係對於讀取或是程式化之全部位元資料進行錯誤校正，其運算是非常耗費時間的。特別是NAND型快閃記憶體因為以頁面為單位而進行讀取或是程式化，隨著高電路密度而每增加1個頁面的位元數的時候，將因此而等比例地增加錯誤校正電路的運算時間。因此，縮短讀取時間或程式化時間就成為障礙所在。

本發明係解決上述的習知問題，其目的在於提供一種半導體記憶裝置，在維持資料之可靠度的同時，能夠縮短資料的輸出入時間。

本發明提供一種半導體記憶裝置，包括一記憶體陣列，用以維持從該記憶體陣列讀取之資料或是維持寫入至該記憶體陣列的資料之一資料維持組件，一外部輸出入端點，用以耦接該資料維持組件並且對輸入至該資料維持組件的資料或是來自該資料維持組件的輸出資料進行錯誤檢測或是校正的一錯誤校正組件，以及耦接於該外部輸出入端點與該錯誤校正組件之間並且進行資料的壓縮或是延伸的一壓縮組件，其中該壓縮組件係壓縮來自該外部輸出入端點所提供的資料，提供被壓縮的資料至該錯誤校正組件，並且延伸從該錯誤校正組件所提供的資料，提供被延伸的資料至該外部輸出入端點。

理想的作法是，半導體記憶裝置更包括一輸出入緩衝器配置於該外部輸出入端點以及該壓縮組件之間。理想的作法是，上述壓縮組件係以邏輯壓縮輸入資料。理想的作法是，上述壓縮組件將輸入資料壓縮為一資料型態以及包含該資料型態之一致次數之資料。理想的作法是，上述壓縮組件更包括用以比較輸入資料以及型態資料的一比較器，以及用以計數該輸入資料以及該型態資料的一致次數的一計數器。理想的作法是，上述壓縮組件更包括用以產生N位元組之資料型態的一資料型態產生器，用以判斷從該比較器之比較結果所得到之資料型態與上一個比較器所比較的資料型態是否一致的一判斷器，以及用以產生壓縮後的資料的一壓縮資料產生器，其中當藉由該判斷器判斷為不一致時，該壓縮資料產生器產生一型態資料以及包含該型態資料的一致次數的壓縮資料。理想的作法是，上述壓縮組件更包括一延伸器，用以將包含型態資料以及該型態資料之一致次數之被壓縮的資料延伸為原本的資料。理想的作法是，壓縮組件更包括用以對包含被壓縮之資料的一致次數進行減法運算的一計數器，以及用以判斷該計數器之計數值是否到達一預定值的一判斷器，其中直到藉由該判斷器判斷是否到達該預定值為止，該延伸器產生該型態資料之連結。理想的作法是，上述錯誤校正組件於該被壓縮的資料添加全部為0或是全部為1的仿真資料。

依據本發明，在外部輸出入端點以及錯誤校正組件之間，配置壓縮組件以進行資料的壓縮或是延伸，因而能夠縮短了藉由錯誤校正組件進行運算的時間。因此，能夠縮短資料的輸出入時間。

10‧‧‧快閃記憶體

100‧‧‧記憶體陣列

110‧‧‧輸出入緩衝器

120‧‧‧錯誤校正電路

130‧‧‧壓縮器

140‧‧‧位址暫存器

150‧‧‧控制器

160‧‧‧字元線選擇電路

170‧‧‧頁面緩衝器

180‧‧‧列選擇電路

190‧‧‧內部電壓產生電路

200‧‧‧外部輸出入端點

210‧‧‧資料型態產生器

220‧‧‧比較器

230、340‧‧‧判斷器

240、330‧‧‧計數器

250‧‧‧壓縮資料產生器

252、254、256‧‧‧識別資訊

300‧‧‧分析器

310‧‧‧資料型態維持器

320‧‧‧資料延伸器

Ax‧‧‧行位址資訊

Ay‧‧‧列位址資訊

Dc‧‧‧壓縮資料

Dp‧‧‧資料型態

Di、Di-1...Di-6‧‧‧資料

GBL0...GBLn‧‧‧位元線

MC0...MC31‧‧‧記憶胞

NU‧‧‧串接單元

S‧‧‧控制信號

SGD、SGS‧‧‧選擇閘極線

SL‧‧‧源極線

TD、TS‧‧‧選擇電晶體

BLK(0)、BLK(1)...BLK(m-1)‧‧‧記憶體區塊

Vpgm‧‧‧寫入電壓

Vpass‧‧‧通過電壓

Vread‧‧‧讀取與通過電壓

Vers‧‧‧抹除電壓

第1圖為關於本發明之實施例的典型快閃記憶體之示意圖；第2圖為關於本發明之實施例的記憶體單元陣列之NAND串接所構成之電路示意圖；第3圖為快閃記憶體進行各種操作時所施加的偏壓電壓的一個實施例之表格；第4圖為關於本發明之實施例的快閃記憶體於輸入資料時壓縮操作之說明示意圖；第5A、5B圖為資料之邏輯壓縮之實施例的示意圖；第6圖為關於本發明之實施例的從快閃記憶體輸出資料時延伸操作之說明示意圖；第7A、7B圖為壓縮資料之延伸之實施例的示意圖；第8A~8C圖為關於本發明之實施例的快閃記憶體於輸入資料時的處理時間的示意圖；第9A~9C圖為關於本發明之實施例的從快閃記憶體於輸出資料時的處理時間的示意圖；第10圖為關於本發明之第2實施例的快閃記憶體的說明示意圖。

以下參照圖式詳細說明本發明的實施例。本發明能夠適用於具有各種類型之記憶體構造的非揮發性記憶體，因此，以理想型態之NAND型快閃記憶體為例來說明。此外，為了能夠容易了解而在圖示中強調了每個部分，要注意的是，實際裝置之尺度的差異。

第1圖所示為關於本發明之實施例的典型快閃記憶體之示意圖。然而，此處所示之快閃記憶體僅作為舉例之用，並非用以限制本發明之構想。此實施例所示之快閃記憶體10包括將複數個記憶胞配置為行列狀的記憶體陣列100、連接外部輸出入端點並維持輸出入資料的輸出入緩衝器110、對被讀出的位元資料以及應該程式化的位元資料進行錯誤檢測與校正的錯誤校正電路120、對輸出入緩衝器110與錯誤校正電路120之間的連接資料進行壓縮與延伸的壓縮器130、接收來自輸出入緩衝器110之位址資料的位址暫存器140、接收來自輸出入緩衝器110之指令資料或來自外部之控制信號並且控制各單元的控制器150、接收來自位址暫存器140之行位址資訊Ax並且解碼行位址資訊Ax並且基於解碼結果選擇群組與字元線的字元線選擇電路160、維持讀取自依據字元線選擇電路160所選擇頁面之資料並且維持寫入所選擇頁面之資料的頁面緩衝器(感測電路)170、接收來自位址暫存器140之列位址資訊Ay並且解碼列位址資訊Ay並且基於解碼結果選擇頁面緩衝器170之中的資料等的行選擇電路180、以及讀取資料並且產生為了程式化與抹除等各種必要的電壓(例如寫入電壓Vpgm、通過電壓Vpass、讀取與通過電壓Vread、抹除電壓Vers)的內部電壓產生電路190。

記憶體陣列100包括以行方向配置的m個記憶體區塊BLK(0)、BLK(1)...BLK(m-1)。頁面緩衝器170係配置於靠近記憶體區塊BLK(0)。除了上述的配置之外，頁面緩衝器170也可以配置於記憶體區塊的另一邊的端點、或是配置於兩側的端點。

如第2圖所示，在1個記憶體區塊中，形成了複數個NAND串接單元(NU)，每個串接單元NU係由複數個記憶胞串接而成。1個記憶體群組之中包括配置為列方向的n+1個串接單元NU。串接單元NU包括串聯接續的複數個記憶胞MCi(i=0、1....31)、並且連接一側端點之記憶胞MC31之汲極端的選擇電晶體TD、以及連接另一側端點之記憶胞MC0之源極端的選擇電晶體TS。選擇電晶體TD的汲極連接於相對應的一條位元線GBL，選擇電晶體TS的源極連接於共同的源極線SL。

記憶胞MCi的控制閘極連接於字元線WLi，選擇電晶體TD與TS的閘極連接於和字元線WL平行的選擇閘極線SGD與SGS。字元線選擇電路160係依據行位址資訊Ax或是基於位址改變而選擇群組的時候，透過群組的選擇閘極線SGS與SGD之信號選擇性驅動選擇電晶體TD與TS。第2圖所示為典型的胞單元，其中對胞單元而言，NAND串接單元之中也可以包括一個或是複數個仿真胞。

一般而言，記憶胞係包括具有形成於P井內之N型擴散區域的源極與汲極、形成於源極與汲極之間的通道上的穿隧氧化膜、形成於穿隧氧化膜之上的浮動閘極(電荷累積層)、以及浮動閘極累積層上之絕緣層所形成之控制閘極的金屬氧化物半導體結構。當浮動閘極並未累積電荷時，亦即寫入資料「1」的時候，則臨界值為負值，並且記憶體原件為一般開啟。當浮動閘極累積電荷時，亦即寫入資料「0」的時候，則臨界值轉變為負值，並且記憶體原件為一般關閉。然而，記憶胞可以是記憶1位元(2種數值之資料)的單層單元(SLC)類型，也可以是記憶多位元的多層單元(MLC)類型。

第3圖為快閃記憶體進行各種操作時所施加的偏壓電壓的一個實施例之表格。當進行讀取操作時，位元線被施加某個正電壓、被選擇的字元線被施加某個電壓(例如0伏特)、非選擇的字元線被施加通過電壓Vpass(例如4.5伏特)、選擇的閘極線SGD與SGS被施加正電壓(例如4.5伏特)、共同的源級線被施加0伏特，使得位元線的選擇電晶體TD以及源極線的選擇電晶體TS為導通。當進行寫入操作時，被選擇的字元線被施加高電壓之程式化電壓Vpro(15至20伏特)、非選擇的字元線被施加中間值的電壓(例如10伏特)、並且位元線GBL被供應相對應「0」或是「1」之資料的電位，以導通位元線的選擇電晶體TD以及源極線的選擇電晶體TS。當進行抹除操作時，群組中被選擇的字元線被施加0伏特之電壓、P井被施加高電壓(例如20伏特)、浮動閘極的電子被引出到基板，以群組為單位來抹除資料。

壓縮器130係配置於輸出入緩衝器110以及錯誤校正電路120之間，將來自輸出入緩衝器110的輸入資料進行邏輯壓縮，再將邏輯壓縮後的資料輸出至錯誤校正電路120。或者，壓縮器130將來自錯誤校正電路120的壓縮資料進行延伸，再將延伸後的資料輸出至輸出入緩衝器110。

錯誤校正電路120對輸入至快閃記憶體10的全部位元資料進行錯誤檢測與校正，並且也對來自快閃記憶體10所輸出的全部位元資料進行錯誤檢測與校正。更具體地來說，進行程式化操作時，來自輸出入緩衝器110的程式化資料藉由壓縮器130進行邏輯壓縮，並且壓縮後的程式化資料藉由錯誤校正電路120進行錯誤校正處理，並且錯誤校正處理後的資料被傳送至頁面緩衝器170。然後，程式化資料被寫入記憶體陣列100所選擇的頁面。進行讀取操作時，來自記憶體陣列100的被讀取資料被傳送至頁面緩衝器170，並且來自頁面緩衝器170的被傳送資料透過錯誤校正電路120進行錯誤校正處理，並且錯誤校正處理後的資料藉由壓縮器130進行延伸，然後被延伸的資料被提供至輸出入緩衝器110。

第4圖係用以說明快閃記憶體於輸入資料時壓縮器130的架構以及操作之示意圖。來自快閃記憶體10之外部輸出入端點所施加的資料係累積於輸出入緩衝器110，然後從輸出入緩衝器110傳送至壓縮器130。如第4圖所示，壓縮器130包括產生N位元組之資料型態(N為1以上之整數)的資料型態產生器210、將來自輸出入緩衝器110之輸入資料Di與資料型態產生器210所產生之N位元組之資料型態Dp進行比較之比較器220、依據比較器220之比較結果判斷資料型態Dp與具有前一次比較器220之比較結果的資料型態Dp-n是否一致之判斷器230、當依據判斷器230判斷前一次的資料型態Dp-n為一致時而計數此一致次數的計數器240、以及產生關於輸入資料Di之壓縮資料Dc的壓縮資料產生器250。

理想的情況是，資料型態產生器210產生N位元組的資料型態。另一種理想情況是，資料型態產生器210具有儲存複數種資料型態的快取記憶體。其他的理想情況是，資料型態產生器210能夠依據預先決定的演算法產生複數種資料型態所產生的資料型態可以是固定長度，也可以是可變長度。另一種實施樣態為，資料型態產生器210依據來自控制器150的控制信號S，產生固定長度的資料型態或是可變長度的資料型態。舉例而言，控制器150能夠基於來自外部控制器的指令而設定固定長度的資料型態或是可變長度的資料型態。如果需要較高的壓縮率，則控制器150選擇依據可變長度的資料型態進行壓縮。如果需要較低的壓縮率，則控制器150選擇依據固定長度的資料型態進行壓縮。

比較器220對輸入資料Di以及資料型態Dp進行比較。理想的情況是，比較器220具備用以儲存資料Di或是資料型態Dp的暫存器等。如果資料型態Dp的N位元組為固定長度，則比較器220對輸入資料Di之N位元組資料以及N位元組之資料型態Dp進行比較。另一方面，如果資料型態Dp的N位元組為可變長度，則比較器220至少以暫存器等儲存可變長度之最大容量的資料，以進行對可變長度之資料型態Dp的比較。比較器 220比較資料Di與資料型態Dp，並且依據比較結果將與資料Di一致的資料型態Dp提供至判斷器230。

判斷器230係用以維持與前次一致的資料型態Dp-n，並且判斷由比較器220一致化的資料型態Dp與前次的資料型態Dp-n是否一致。如果判斷Dp相等於Dp-n，則計數器240僅以+1遞增計數值，並且維持該計數值。比較器220會接收到來自計數器240的計數結束之通知，並且對下一個資料Di以及資料型態Dp進行比較。此外，當判斷器230判斷Dp不相等於Dp-n時，則初始化Dp-n之內容，並且將該判斷結果通知予壓縮資料產生器250。壓縮資料產生器250係對應該通知而產生壓縮資料。

接下來，以壓縮器130的壓縮操作為例進行說明。在此實施例中，假設依據N位元組之固定長度的資料型態進行壓縮，如第5A圖所示，輸入資料Di係包括連續重複6次的N位元組之「A型態」的輸入資料Di-1、Di-2、Di-3、Di-4、Di-5、Di-6，以及之後的「B型態」的輸入資料Di-6。

比較器220係比較N位元組的資料Di-1以及資料型態產生器210所產生或是其記憶的N位元組的資料型態Dp，以檢測一致的資料型態。在此實施例中，比較器220將資料Di-1與資料型態「A型態」之一致的比較結果提供予判斷器230。判斷器230為了初始化Dp-n，此時，將此兩種資料型態之一致的比較結果通知予計數器240，並且維持資料型態Dp-n相等於「A型態」。相應於此，計數器240維持計數值為1。

接下來，比較器220比較資料Di-2以及資料型態Dp，並且將資料型態Dp相等於「A型態」之比較結果提供予判斷器230。判斷器230判斷Dp相等於Dp-n，並且將此判斷結果通知予計數器240。相應於此，計數器240維持計數值為2。以同樣的方式重複操作直到資料Di-6為止，此時計數器240維持計數值為6。

接下來，比較器220比較資料Di-7以及資料型態Dp，並且將資料型態Dp相等於「B型態」之比較結果提供予判斷器230。判斷器230判斷Dp不相等於Dp-n，並且將此判斷結果通知予壓縮資料產生器250，以及初始化Dp-n。

壓縮資料產生器250接收依據判斷器230之不一致的判斷結果，並且產生關於資料Di-1乃至資料Di-6的壓縮資料Dc。壓縮資料產生器250係產生能夠識別一致的資料型態Dp之重複次數之資訊的壓縮資料。具體而言，壓縮資料產生器250所產生的壓縮資料Dc包括壓縮資料Di-1至Di-6的識別資訊252「有壓縮」、資料型態的一致次數或是重複次數(例如上述實施例所述之6次)的識別資訊254、以及資料型態為「A型態」的識別資訊。壓縮資料產生器250係依據預先決定的演算法，決定資料的容量以及識別資訊250、252與254的配置，以組合成為壓縮資料Dc。

第5A圖係用以說明「B型態」沒有連續重複之實施例。因此，識別資訊252為「無壓縮」，一致次數之識別資訊254為「1次」，資料型態之識別資訊256為「B型態」。此外，第5B圖為可變長度之資料型態Dp的實施例，即使在此情況下，進行與固定長度時相同的壓縮，仍能夠預期比固定長度時更大的壓縮率。

接著，第6圖所示為從快閃記憶體輸出資料時壓縮器130的組成或是操作。從記憶體陣列100讀取之頁面資料被傳送至頁面緩衝器170，接著，藉由錯誤校正電路120進行錯誤校正之處理，然後錯誤校正後之資料被輸入至壓縮器130。如第6圖所示，壓縮器130接收壓縮資料Dc，並且壓縮器130包括分析壓縮資料Dc所包含之識別資訊252、254、256的分析器300，基於分析器300所分析之識別資訊256而維持資料型態Dp的資料型態維持器310、基於分析器300所分析之識別資訊254而維持資料型態之一致次數的計數器330、藉由計數器330之計數值之一致次數重複操作資料型態維持器310所維持的資料型態以及延伸原本的資料Di之資料延伸器320、以及每當資料延伸器320結合1個資料型態時就以-1遞減計數器330之計數值而判斷計數值是否為0之判斷器340。當藉由判斷器340而判斷計數值為0時，分析器300接收下一個壓縮資料，並且對壓縮資料進行延伸。

接下來，關於壓縮器130之延伸操作係參照第7圖說明之。以此觀之，對第5A圖所示之進行壓縮時的延伸進行說明。如第7A圖所示，分析器300接收壓縮資料Dc，並萃取出其中所包含的識別資訊252、254、256。分析器300依據識別資訊252判斷資料的壓縮狀況，並且從識別資訊254萃取出一致次數，並且從識別資訊256識別資料型態。接著，分析器300將「A型態」之資料型態提供至資料型態維持器310，以及將「A型態」之資料型態的一致次數(在此實施利為6次)提供至計數器330。接著，資料延伸器320依據來自資料型態維持器310的資料型態產生資料Di-1。在資料Di-1被產生之後，判斷器340判斷計數值是否為0。由於計數值不是0，計數器330將計數值減1。在此實施例中，計數器330之計數值變成5。在計數器330進行遞減之後，資料延伸器320更進一步依據資料型態產生資料Di-2。以此同樣的方式進行重複操作，直到計數器330之計數值變成1。最後，資料延伸器320產生資料Di-1至Di-6。

此外，下一個壓縮資料Dc係依據同樣的處理方法而進行延伸，並且延伸「B型態」之資料Di-7。第7B圖所示之可變長度的延伸之實施例，係對應於第5圖所示之可變長度的壓縮之實施例。

接著，第8A~8C圖所示為本實施例之快閃記憶體於輸入資料時的處理時間的示意圖。第8A圖所示為不具有如本實施例所示之壓縮器之快閃記憶體。舉例而言，當1個頁面具有20KB，且群組頻率為104MHz時，從外部輸出入端點到錯誤校正電路120之輸入資料的時間大約為20微秒(us)。此外，藉由錯誤校正電路120運算20KB之資料的時間、加上從錯誤校正電路至頁面緩衝器170為止的傳送時間或是從頁面緩衝器170至所選擇的頁面之資料傳送時間，此兩者之總和大約為30微秒。由此可知，從外部輸出入端點到達選擇頁面為止所需要的時間，總計約為50微秒。

第8B圖所示為依據本實施例，外部輸出入端點200或是輸出入緩衝器110與錯誤校正電路120之間配置直行的壓縮器130之示意圖。壓縮器130所造成之延遲時間Tc為270奈秒 (ns)(大約0.3微秒)。整體所需要的時間大約為50.3微秒。要注意的是，在此實施例中，忽略壓縮器130的壓縮率。

第8C圖為假設壓縮器130之平均壓縮率為80%時所需要的時間之示意圖。當壓縮器130的壓縮率為80%時，1頁面之20KB的資料可壓縮為1.6KB。由此可知，藉由錯誤校正電路120的運算時間為30微秒乘以0.8而等於24微秒，而整體所需要的時間就能夠縮短為大約44.3微秒。

第9A~9C圖所示為從快閃記憶體於輸出資料時的處理時間的示意圖。第9A圖所示為不具有如本實施例所示之壓縮器之快閃記憶體，在此情況下，與第8A圖所示之情況相同，從選擇頁面到外部輸出入端點為止的輸出之所需時間大約為50微秒。第9B與9C圖分別對應第8B與8C圖，當壓縮器130具有80%的壓縮率時，資料到輸出為止的所需時間縮短為大約44.3微秒。

依據上述之本實施例，關於輸出入全部的位元資料，就快閃記憶體進行錯誤校正處理而言，由於在錯誤校正電路120以及外部輸出入端點或輸出入緩衝器110之間配置壓縮器130以壓縮資料，藉由錯誤校正電路120縮短了運算時間，並且能夠縮短快閃記憶體之資料的輸出入時間。進一步而言，為了使壓縮器130具有一定程度以上的壓縮率，可以對應壓縮率而減少快閃記憶體的面積。

接下來將說明本發明的第2個實施例。在上述實施例中，錯誤校正電路120進行壓縮資料Dc之錯誤校正，假設壓縮率為80%的話，從錯誤校正電路120到頁面緩衝器170所傳送的資料為1個頁面資料乘上0.8。與此對應的第2個實施例則以1個頁面為單位將資料輸出入至頁面緩衝器170。

如第10圖所示，壓縮器130所輸入的頁面資料P-Di，被壓縮成為頁面資料P-Dc而輸出至錯誤校正電路120。錯誤校正電路120對壓縮後的頁面資料P-Dc進行錯誤校正處理，然後對應壓縮率而添加仿真資料DD，而回復成1個頁面的資料容量。此時，仿真資料DD被設定成全部為「0」或是全部為「1」，比較好的情況是，錯誤校正電路120一併添加用以識別仿真資料之添加的旗標資訊(flag information)。因此，1個頁面容量的資料從錯誤校正電路120物理上傳送到頁面緩衝器170，並且對記憶體陣列所選擇之頁面進行程式化。

一方面，從記憶體陣列所選擇之頁面讀取之資料被傳送至頁面緩衝器170，並且該1個頁面資料被輸入至錯誤校正電路120。錯誤校正電路120係參照所添加的旗標資訊，判斷仿真資料DD是否添加到壓縮後的頁面資料P-Dc。錯誤校正電路120將仿真資料DD全部抹除，將其以外的壓縮後之頁面資料進行錯誤校正處理，並且將錯誤校正後之資料提供至壓縮器130。壓縮器130將壓縮後的頁面資料延伸為原本的頁面資料P-Di。相較於此，在快閃記憶體的內部，和沒有壓縮器130的時候相同，以頁面為單位進行資料傳輸的控制。

本發明並不限定於此特定的實施例。所屬技術領域具有通常知識者可在不背離如申請專利範圍所記載之本發明的精神與範圍下可做出各種改變、取代和交替。

在上述實施例中，如第4、6圖所示之壓縮或是延伸之實施例僅作為舉例之用，並非用以限定本發明，可利用其他各種演算法或是組成架構之壓縮或是延伸之方法。進一步來說，在上述實施例中，並未限制壓縮器係配置於錯誤校正電路與輸出入緩衝器之間，當藉由壓縮器所壓縮的資料被輸入至錯誤校正電路，來自錯誤校正電路的輸出資料在壓縮器進行延伸的時候，並未特別限制用以配置壓縮器之的位置或是連接關係。