CN110895956A

CN110895956A - 半导体存储装置

Info

Publication number: CN110895956A
Application number: CN201811557485.9A
Authority: CN
Inventors: 今本哲広; 菅原昭雄
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2018-09-13
Filing date: 2018-12-19
Publication date: 2020-03-20
Anticipated expiration: 2038-12-19
Also published as: JP2020042889A; US20200294604A1; US11158382B2; TW202011584A; US10679706B2; CN110895956B; TWI710119B; US20200090758A1

Abstract

本发明的实施方式提供一种能够抑制写入动作的时延增加的半导体存储装置。实施方式的半导体存储装置具备：第1平面及第2平面，各自包含含有多个存储单元的存储单元阵列；输入输出电路，以从控制器接收要写入到所述存储单元阵列的数据的方式构成；以及控制电路。所述第1平面还包含：第1感测放大器电路，电连接在所述第1平面内的所述多个存储单元中的第1存储单元；及第1锁存电路，串联连接在所述输入输出电路与所述第1感测放大器电路之间。所述控制电路构成为，当接收到指示对所述第1存储单元的第1写入动作的第1指令时，在伴随所述第1写入动作的所述第1锁存电路的使用完成之前受理第2指令，所述第2指令指示对所述第2平面内的所述多个存储单元中的第2存储单元的第2写入动作。

Description

半导体存储装置

[相关申请案]

本申请案享有将日本专利申请案2018-171686号(申请日：2018年9月13日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知有作为半导体存储装置的NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够抑制写入动作的时延增加的半导体存储装置。

实施方式的半导体存储装置具备：第1平面及第2平面，各自包含含有多个存储单元的存储单元阵列；输入输出电路，以从控制器接收要写入到所述存储单元阵列的数据的方式构成；以及控制电路。所述第1平面还包含：第1感测放大器电路，电连接在所述第1平面内的所述多个存储单元中的第1存储单元；及第1锁存电路，串联连接在所述输入输出电路与所述第1感测放大器电路之间。所述控制电路构成为，当接收到指示对所述第1存储单元的第1写入动作的第1指令时，在伴随所述第1写入动作的所述第1锁存电路的使用完成之前受理第2指令，所述第2指令指示对所述第2平面内的所述多个存储单元中的第2存储单元的第2写入动作。

附图说明

图1是用来说明第1实施方式的存储系统的构成的框图。

图2是用来说明第1实施方式的半导体存储装置的构成的框图。

图3是用来说明第1实施方式的半导体存储装置的平面的框图。

图4是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图。

图5是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的剖视图。

图6是用来说明第1实施方式的半导体存储装置的感测放大器模块的构成的框图。

图7是用来说明第1实施方式的半导体存储装置的感测放大器单元的构成的电路图。

图8是用来说明第1实施方式的半导体存储装置中的虚拟高速缓存编程动作的指令序列。

图9是用来说明第1实施方式的第1变化例的半导体存储装置中的伴有插入执行的读出动作的虚拟高速缓存编程动作的指令序列。

图10是用来说明第1实施方式的第1变化例的半导体存储装置中的用来避免感测放大器单元内的数据的冲撞的数据转移的示意图。

图11是用来说明第1实施方式的第2变化例的半导体存储装置中的伴有插入执行的读出动作的虚拟高速缓存编程动作的指令序列。

图12是用来说明第1实施方式的第2变化例的进一步的变化例的半导体存储装置中的伴有插入执行的读出动作的虚拟高速缓存编程动作的指令序列。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同功能及构成的构成要素标注共通的参照符号。另外，在区分具有共通的参照符号的多个构成要素的情况下，对该共通的参照符号标注后缀进行区分。此外，在对于多个构成要素无需特别区分的情况下，仅对该多个构成要素标注共通的参照符号，不标注后缀。

1.第1实施方式

对第1实施方式的半导体存储装置进行说明。

1.1关于构成

首先，对第1实施方式的半导体存储装置的构成进行说明。

1.1.1关于存储系统的整体构成

图1是表示包含第1实施方式的半导体存储装置的存储系统的构成的一例的框图。存储系统1例如与外部未图示的主机机器进行通信。存储系统1保存来自主机机器(未图示)的数据，另外，将数据读出到主机机器。

如图1所示，存储系统1具备存储器控制器10及半导体存储装置(NAND闪速存储器)20。存储器控制器10从主机机器接收命令，并基于所接收到的命令控制半导体存储装置20。具体来说，存储器控制器10将由主机机器指示写入的数据写入到半导体存储装置20，将由主机机器指示读出的数据从半导体存储装置20读出并发送给主机机器。存储器控制器10通过NAND总线连接在半导体存储装置20。半导体存储装置20具备多个存储单元，非易失性地存储数据。

NAND总线针对依照NAND接口的信号/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞，分别经由不同的信号线进行收发。信号/CE是用来激活半导体存储装置20的信号。信号CLE是将在信号CLE为“H(High，高)”电平期间在半导体存储装置20中流动的信号I/O＜7：0＞为指令通知给半导体存储装置20。信号ALE是将在信号ALE为“H”电平期间在半导体存储装置20中流动的信号I/O＜7：0＞为地址通知给半导体存储装置20。信号/WE是指示在信号/WE为“L(Low，低)”电平期间将半导体存储装置20中流动的信号I/O＜7：0＞取入到半导体存储装置20。信号/RE是指示半导体存储装置20输出信号I/O＜7：0＞。信号/WP是对半导体存储装置20指示禁止数据写入及删除。信号/RB表示半导体存储装置20为就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)。信号I/O＜7：0＞例如为8比特信号。信号I/O＜7：0＞是在半导体存储装置20与存储器控制器10之间收发的数据的实体，包含指令CMD、地址ADD及数据DAT。数据DAT包含写入数据及读出数据。

1.1.2关于存储器控制器的构成

继而，使用图1，对第1实施方式的存储系统的存储器控制器进行说明。存储器控制器10具备：处理器(CPU：Central Processing Unit，中央处理器)11、内置存储器(RAM：Random Access Memory，随机存取存储器)12、ECC(Error Check and Correction，错误检查及校正)电路13、NAND接口电路14、缓冲存储器15及主机接口电路16。

处理器11控制存储器控制器10整体的动作。处理器11例如响应从主机机器所接收到的数据的读出命令，对半导体存储装置20发行基于NAND接口的读出命令。该动作关于写入及删除的情况也同样如此。另外，处理器11具有对来自半导体存储装置20的读出数据执行各种运算的功能。

内置存储器12例如为DRAM(Dynamic RAM，动态随机存取存储器)等半导体存储器，用作处理器11的作业区域。内置存储器12保存用于管理半导体存储装置20的固件及各种管理表等。

ECC电路13进行错误检测及错误订正处理。更具体来说，在进行数据写入时，基于从主机机器接收到的数据，针对某数量的数据的每一组产生ECC符号。另外，在进行数据读出时，基于ECC符号进行ECC解码，检测有无错误。然后，在检测出错误时，特定出该比特位置，订正错误。

NAND接口电路14经由NAND总线而与半导体存储装置20连接，承担与半导体存储装置20的通信。NAND接口电路14根据处理器11的指示，将指令CMD、地址ADD、及写入数据发送给半导体存储装置20。另外，NAND接口电路14从半导体存储装置20接收读出数据。

缓冲存储器15将存储器控制器10从半导体存储装置20及主机机器所接收到的数据等暂时保存。缓冲存储器15例如也可以用作暂时保存来自半导体存储装置20的读出数据、及对读出数据的运算结果等的存储区域。

主机接口电路16与主机机器连接，承担与主机机器的通信。主机接口电路16例如将从主机机器接收到的命令及数据分别传输到处理器11及缓冲存储器15。

1.1.3关于半导体存储装置的构成

接下来，对第1实施方式的半导体存储装置的构成例进行说明。图2是表示第1实施方式的半导体存储装置的构成的一例的框图。

图2是表示第1实施方式的半导体存储装置的构成的一例的框图。如图2所示，半导体存储装置20具备：核心部21、输入输出电路22、逻辑控制电路23、寄存器24、定序器25、电压产生电路26、及驱动器集27。

核心部21例如包含16个平面PB(PB0、PB1、…、PB15)。各平面PB以包含多个存储单元晶体管(未图示)的区块(未图示)为单位进行所述各种动作。具体来说，例如各平面PB对某一区块内的一部分存储单元晶体管进行数据写入动作、及数据读出动作，对某一区块内的所有存储单元晶体管进行数据删除动作。此外，本实施方式中的平面PB0～PB15各者除特别记载的情况以外，具有同等的构成。下文对平面PB的构成的详细情况进行叙述。

输入输出电路22与存储器控制器10收发信号I/O＜7：0＞。输入输出电路22将信号I/O＜7：0＞内的指令CMD及地址ADD传输到寄存器24。另外，输入输出电路22与核心部21收发写入数据及读出数据(数据DAT)。

逻辑控制电路23从存储器控制器10接收信号/CE、CLE、ALE、/WE、/RE、及/WP。另外，逻辑控制电路23将信号/RB传输到存储器控制器10而对外部通知半导体存储装置20的状态。

寄存器24保存指令CMD及地址ADD。寄存器24例如将该地址ADD及指令CMD传输到定序器25。

定序器25接收包含指令CMD及地址ADD的指令集，依照基于所接收到的指令集的序列控制半导体存储装置20整体。定序器25例如通过输出控制信号，能够使核心部21内的多个平面PB同步地执行数据的读出动作、写入动作、或删除动作等。

电压产生电路26基于来自定序器25的指示，产生数据的写入动作、读出动作、及删除动作等所需的电压。电压产生电路26将所产生的电压供给到驱动器集27。

驱动器集27包含多个驱动器，基于来自寄存器24的地址，将来自电压产生电路26的各种电压供给到核心部21。

1.1.4关于平面的构成

接下来，对第1实施方式的半导体存储装置的平面的构成进行说明。

图3是表示第1实施方式的半导体存储装置的平面的构成的一例的框图。图3中，示出平面PB0作为一例，但其他平面PB也具有同等的构成。

如图3所示，平面PB0包含存储单元阵列21_1、行解码器21_2、及感测放大器模块21_3。

存储单元阵列21_1具备多个区块BLK(BLK0、BLK1、…)。各区块BLK例如通过能够相互识别的区块地址进行区分。此外，关于平面PB0以外的平面PB，也包含与平面PB0相同的区块地址所对应的区块BLK。在不同的平面PB间分配着相同的区块地址的区块BLK彼此通过能够相互识别的平面地址进行区分。区块BLK包含与字线及位线建立关联的多个非易失性存储单元晶体管(未图示)。区块BLK例如成为数据的删除单位，同一区块BLK内的数据统一删除。各区块BLK具备多个串单元SU(SU0、SU1、…)。各串单元SU具备多个NAND串NS。此外，存储单元阵列21_1内的区块数、1区块BLK内的串单元数、1串单元SU内的NAND串数可设定为任意数。

行解码器21_2基于保存在寄存器24的地址ADD中的区块地址选择区块BLK等。然后，经由行解码器21_2对所选择的区块BLK传输来自驱动器集27的电压。

感测放大器模块21_3在数据读出时，通过感测存储单元晶体管的阈值电压来读出数据，并传输到输入输出电路22。感测放大器模块21_3在数据写入时，将经由位线写入的写入数据传输到存储单元晶体管。另外，感测放大器模块21_3从寄存器24接收地址ADD中的列地址，并输出基于该列地址的列的数据。

1.1.5关于存储单元阵列的电路构成

接下来，使用图4对第1实施方式的半导体存储装置的存储单元阵列的电路构成进行说明。图4是用来说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图的一例。图4中，示出存储单元阵列21_1中的1个区块BLK的电路图。

如图4所示，各串单元SU包括NAND串NS的集合。NAND串NS分别具备例如8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1、及选择晶体管ST2。此外，存储单元晶体管MT的个数并不限于8个，也可为16个、32个、64个、96个、128个等，其数量并无限定。存储单元晶体管MT具备包含控制栅极与电荷蓄积层的积层栅极。各存储单元晶体管MT串联连接在选择晶体管ST1及ST2。此外，以下的说明中，所谓“连接”，也包括在其间介隔其他能够导电的要素的情况。

在某一区块BLK内，串单元SU0～SU3的选择晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3。另外，区块BLK内的所有串单元SU的选择晶体管ST2的栅极共通连接在选择栅极线SGS。同一区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别连接在字线WL0～WL7。也就是说，相同地址的字线WL共通连接在同一区块BLK内的所有串单元SU，选择栅极线SGS共通连接在同一区块BLK内的所有串单元SU。另一方面，选择栅极线SGD仅连接在同一区块BLK内的1个串单元SU。

另外，存储单元阵列21_1内呈矩阵状配置的NAND串NS中，位于同一列的NAND串NS的选择晶体管ST1的另一端连接在m条位线BL(BL0～BL(m－1)(m为自然数))的任一个。另外，位线BL跨及多个区块BLK地共通连接在同一行的NAND串NS。

另外，选择晶体管ST2的另一端连接在源极线CELSRC。源极线CELSRC跨及多个区块BLK地共通连接在多个NAND串NS。

如上所述，数据的删除例如对位于同一区块BLK内的存储单元晶体管MT统一进行。相对于此，数据读出及写入可对任一区块BLK的任一串单元SU中的共通连接在任一字线WL的多个存储单元晶体管MT统一进行。此种在1个串单元SU中共享字线WL的存储单元晶体管MT的组例如称为基元单元CU。也就是说，基元单元CU是能够统一执行写入或读出动作的存储单元晶体管MT的组。

此外，1个存储单元晶体管MT例如能够保存1比特或多比特数据。而且，在同一基元单元CU内，将各存储单元晶体管MT在同位比特中保存的1比特的集合称为“页”。也就是说，“页”也可以定义为同一基元单元CU内的存储单元晶体管MT的组中所形成的存储器空间的一部分。

在以下说明中，为简单起见，对在1个存储单元晶体管MT能够保存1比特数据的情况进行说明。

接下来，使用图5对存储单元阵列21_1的剖面构造进行说明。图5表示第1实施方式的半导体存储装置的存储单元阵列的一部分剖面构造的一例。尤其，图5示出与1个区块BLK内的2个串单元SU相关的部分。具体来说，图5示出2个串单元SU各自的2个NAND串NS及其周边部分。而且，图5所示的构成在X方向上排列多个，例如在X方向上排列的多个NAND串NS的集合相当于1个串单元SU。

存储单元阵列21_1设置在半导体衬底30上。在以下的说明中，将与半导体衬底30的表面平行的面设为XY平面，将与XY平面垂直的方向设为Z方向。另外，X方向与Y方向设为相互正交。

在半导体衬底30的上部设置着p型阱区域30p。在p型阱区域30p上设置着多个NAND串NS。也就是说，在p型阱区域30p上，例如依序积层作为选择栅极线SGS发挥功能的配线层31、作为字线WL0～WL7发挥功能的8层配线层32(WL0～WL7)、及作为选择栅极线SGD发挥功能的配线层33。配线层31及33也可以积层多层。在积层的配线层31～33之间设置着未图示的绝缘膜。

配线层31例如共通连接在1个区块BLK内的多个NAND串NS各自的选择晶体管ST2的栅极。配线层32针对各每一层，共通连接在1个区块BLK内的多个NAND串NS各自的存储单元晶体管MT的控制栅极。配线层33共通连接在1个串单元SU内的多个NAND串NS各自的选择晶体管ST1的栅极。

存储器孔MH以通过配线层33、32、31到达p型阱区域30p的方式设置。在存储器孔MH的侧面上依序设置着区块绝缘膜34、电荷蓄积层(绝缘膜)35、及隧道氧化膜36。在存储器孔MH内埋入半导体柱(导电膜)37。半导体柱37为例如非掺杂多晶硅，作为NAND串NS的电流路径发挥功能。在半导体柱37的上方，设置着作为位线BL发挥功能的配线层38。半导体柱37与配线层38经由接触插塞45连接。

如以上所述，在p型阱区域30p的上方依序积层着选择晶体管ST2、多个存储单元晶体管MT、及选择晶体管ST1，1个存储器孔MH对应1个NAND串NS。

在p型阱区域30p的上部设置着n⁺型杂质扩散区域39及p⁺型杂质扩散区域40。在n⁺型杂质扩散区域39的上表面上设置着接触插塞41。在接触插塞41的上表面上设置着作为源极线CELSRC发挥功能的配线层42。在p⁺型杂质扩散区域40的上表面上设置着接触插塞43。在接触插塞43的上表面上设置着作为阱线CPWELL发挥功能的配线层44。

此外，存储单元阵列21_1的构成也可以是其他构成。关于存储单元阵列21_1的构成，例如记载在题为“三维积层非易失性半导体存储器”的2009年3月19日提出申请的美国专利申请案12/407,403号中。另外，记载在题为“三维积层非易失性半导体存储器”的2009年3月18日提出申请的美国专利申请案12/406,524号、题为“非易失性半导体存储装置及其制造方法”的2010年3月25日提出申请的美国专利申请案12/679,991号、题为“半导体存储器及其制造方法”的2009年3月23日提出申请的美国专利申请案12/532,030号中。这些专利申请案通过参照将其整体引用到本申请的说明书中。

1.1.6关于感测放大器模块的构成

接下来，对第1实施方式的半导体存储装置的感测放大器模块的构成进行说明。图6是用来说明第1实施方式的半导体存储装置的感测放大器模块的构成的一例的框图。如图6所示，感测放大器模块21_3具备针对每条位线BL设置的感测放大器单元SAU(SAU0、SAU1、…、SAU(m－1))。

感测放大器单元SAU各自具备感测放大器SA、锁存电路SDL、及锁存电路XDL。

感测放大器SA通过对应的位线BL的电压或电流来感测存储单元晶体管MT的阈值电压，由此读出数据，另外，对应于写入数据对位线BL施加电压。也就是说，感测放大器SA直接控制位线BL。而且，在进行读出时，例如通过定序器25，经由节点STB对感测放大器SA施加选通信号。感测放大器SA在断定选通信号的时刻确定读出数据，保存到锁存电路SDL。

锁存电路SDL将通过感测放大器SA所读出的读出数据及通过感测放大器SA所写入的写入数据暂时保存。如下所述，在感测放大器单元SAU中，感测放大器SA包含节点SEN，锁存电路SDL及XDL利用总线DBUS连接。节点SEN与总线DBUS因为具有大的寄生电容，所以能够用作暂时的锁存器。例如，通过使保存在锁存电路SDL及XDL的数据暂时展开到节点SEN及总线DBUS中，能够对它们进行非(NOT)运算、或门(OR)运算、与(AND)运算、与非(NAND)运算、或非(NOR)运算、异或(XOR)运算等各种逻辑运算。

感测放大器SA、及锁存电路SDL以能够相互收发数据的方式连接在共用节点。而且，进而锁存电路XDL经由总线DBUS连接在感测放大器SA、及锁存电路SDL。

感测放大器模块21_3中的数据的输入输出是经由锁存电路XDL进行。也就是说，从存储器控制器10接收到的数据从输入输出电路22经由输入输出用总线XBUS传输到锁存电路XDL后，发送给锁存电路SDL或感测放大器SA。另外，锁存电路SDL或感测放大器SA的数据在经由总线DBUS传输到锁存电路XDL后，经由总线XBUS发送给输入输出电路22或之前的存储器控制器10。如此，锁存电路XDL作为串联连接在输入输出电路22与感测放大器SA之间的半导体存储装置20的高速缓冲存储器发挥功能。因此，即使锁存电路SDL在使用中，只要锁存电路XDL空闲(只要为开放状态)，半导体存储装置20便也能成为就绪状态。另一方面，在锁存电路XDL为使用中的情况下，除像下述虚拟高速缓存编程动作那样的特定情况以外，半导体存储装置20无法成为就绪状态。

图7是用来说明第1实施方式的半导体存储装置的感测放大器单元的构成的一例的电路图。图7中，示出感测放大器模块21_3内的感测放大器单元SAU中的感测放大器SA、锁存电路SDL、及锁存电路XDL的构成作为一例。

首先，对感测放大器SA的构成进行说明。

如图7所示，感测放大器SA具备晶体管Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、Tr9、Tr10、及Tr11、以及电容器C1及C2。晶体管Tr1～Tr5、及Tr7～Tr11例如具有n型极性，晶体管Tr6例如具有p型极性。

晶体管Tr1例如为高耐压晶体管，包含连接在位线BL的第1端、连接在晶体管Tr2的第1端的第2端、及连接在节点BLS的栅极。晶体管Tr2包含连接在节点SCOM的第2端及连接在节点BLC的栅极。

晶体管Tr3包含连接在节点SCOM的第1端、连接在节点SSRC的第2端、及连接在节点BLX的栅极。晶体管Tr4包含连接在节点SCOM的第1端、连接在节点VLSA的第2端、及连接在节点NLO的栅极。

晶体管Tr5包含连接在节点SSRC的第1端、连接在节点SRCGND的第2端、及连接在节点LAT_S的栅极。晶体管Tr6包含连接在节点SSRC的第1端、连接在节点VHSA的第2端、及连接在节点LAT_S的栅极。

晶体管Tr7包含连接在节点SCOM的第1端、连接在节点SEN的第2端、及连接在节点XXL的栅极。电容器C1包含连接在节点SEN的第1端及连接在节点CLKSA的第2端。电容器C2包含连接在节点SEN的第1端及连接在总线DBUS的第2端。

晶体管Tr8包含连接在节点SEN的第1端、连接在节点VHLB的第2端、及连接在节点BLQ的栅极。晶体管Tr9包含连接在节点SEN的第1端、连接在总线DBUS的第2端、及连接在节点DSW的栅极。

晶体管Tr10包含连接在节点CLKSA的第1端、连接在晶体管Tr11的第1端的第2端、及连接在节点SEN的栅极。晶体管Tr11包含连接在节点INV_S的第2端、及连接在节点STB的栅极。

继而，使用图7，对锁存电路SDL的构成进行说明。

锁存电路SDL具备晶体管Tr12、Tr13、Tr14、Tr15、Tr16、Tr17、Tr18、及Tr19。晶体管Tr14、及Tr17～Tr19例如具有n型极性，晶体管Tr12、Tr13、Tr15、及Tr16例如具有p型极性。

晶体管Tr12包含连接在节点INV_S的第1端、连接在晶体管Tr13的第1端的第2端、及连接在节点SLI的栅极。晶体管Tr13包含连接在节点VDDSA的第2端及连接在节点LAT_S的栅极。晶体管Tr14包含连接在节点INV_S的第1端、连接在节点VSS_SDL的第2端、及连接在节点LAT_S的栅极。

晶体管Tr15包含连接在节点LAT_S的第1端、连接在晶体管Tr16的第1端的第2端、及连接在节点SLL的栅极。晶体管Tr16包含连接在节点VDDSA的第2端、及连接在节点INV_S的栅极。晶体管Tr17包含连接在节点LAT_S的第1端、连接在节点VSS_SDL的第2端、及连接在节点INV_S的栅极。

晶体管Tr18包含连接在节点INV_S的第1端、连接在总线DBUS的第2端、及连接在节点STI的栅极。晶体管Tr19包含连接在节点LAT_S的第1端、连接在总线DBUS的第2端、及连接在节点STL的栅极。

继而，使用图7，对锁存电路XDL的构成进行说明。

锁存电路XDL具备晶体管Tr20、Tr21、Tr22、Tr23、Tr24、Tr25、Tr26、Tr27、Tr28、及Tr29。晶体管Tr20、Tr22、Tr25、Tr27、及Tr29例如具有n型极性。晶体管Tr21、Tr23、Tr24、Tr26、及Tr28例如具有p型极性。

晶体管Tr20包含连接在总线DBUS的第1端、连接在节点INV_X的第2端及连接在节点XTI的栅极。

晶体管Tr21包含连接在节点INV_X的第1端、连接在晶体管Tr23的第1端的第2端、及连接在节点LAT_X的栅极。晶体管Tr22包含连接在节点INV_X的第1端、被接地的第2端、及连接在节点LAT_X的栅极。晶体管Tr23包含连接在节点VDDSA的第2端及连接在节点XLI的栅极。

晶体管Tr24包含连接在节点LAT_X的第1端、连接在晶体管Tr26的第1端的第2端、及连接在节点INV_X的栅极。晶体管Tr25包含连接在节点LAT_X的第1端、连接在晶体管Tr27的第1端的第2端、及连接在节点INV_X的栅极。晶体管Tr26包含连接在节点VDDSA的第2端及连接在节点XLL的栅极。晶体管Tr27包含被接地的第2端及连接在节点XNL的栅极。

晶体管Tr28包含连接在节点LAT_X的第1端、连接在总线XBUS的第2端、及连接在节点XNL的栅极。晶体管Tr29包含连接在节点LAT_X的第1端、连接在总线XBUS的第2端、及连接在节点XTL的栅极。总线XBUS作为用来传输信号I/O的路径使用。

通过以如上方式构成，感测放大器单元SAU能够在位线BL与总线XBUS之间设置能够保存数据的锁存电路并且作为数据的收发路径发挥功能。

1.2关于虚拟高速缓存编程动作

接下来，对第1实施方式的半导体存储装置中的虚拟高速缓存编程动作进行说明。此处，高速缓存编程动作是表示在感测放大器模块21_3内的感测放大器单元SAU中，利用感测放大器SA基于存储在锁存电路SDL的写入数据执行对某一页(例如第1页)的写入动作的期间，将对与该某一页不同的另一页(例如第2页)的写入数据输入到锁存电路XDL中的动作。虚拟高速缓存编程动作可应用于此种高速缓存编程动作中与所述第1页和第2页互不相同的平面PB对应的情况。

图8是用来说明第1实施方式的半导体存储装置中的虚拟高速缓存编程动作的指令序列。图8中，作为一例，示出按照虚拟高速缓存编程动作的序列交替地执行对平面PB0的写入动作与对平面PB1的写入动作的情况。

如图8所示，存储器控制器10在之前并未被发送写入指令等而半导体存储装置20为就绪状态时，发行指令“80h”，并发送给半导体存储装置20。指令“80h”是命令对半导体存储装置20的数据写入动作的指令。

控制器10例如跨及5周期发行地址ADD，并发送给半导体存储装置20。该地址ADD例如指定写入对象的平面PB、区块BLK及该区块BLK内的某一区域的地址。图8的例子中，定序器25通过该地址ADD，特定出平面PB0内被写入数据的区域的地址。当地址ADD被存储到寄存器24时，定序器25开放(例如将所有锁存电路XDL中保存的数据复位为“1”)所有平面PB内的锁存电路XDL。由此，能够抑制在之后的写入动作中执行非预期的写入动作。此外，地址ADD的周期数并不限于5周期，可以应用任意周期数。

继而，控制器10将写入数据Din发送给半导体存储装置20。控制器10例如发行指令“15h”，并发送给半导体存储装置20。指令“15h”是用于使半导体存储装置20基于之前所发送的地址ADD及写入数据Din执行数据写入动作的指令。另外，指令“15h”将该写入动作为高速缓存编程动作通知给半导体存储装置20。有时将指令“80h”、地址ADD、写入数据Din及指令“15h”的组称为“第1种写入指令集”。另外，有时将指令“80h”、地址ADD、写入数据Din及指令“11h”(下文叙述)的组称为“第2种写入指令集”。另外，有时将指令“80h”、地址ADD、写入数据Din及指令“10h”的组称为“第3种写入指令集”。

当指令“15h”被存储到寄存器24时，逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25将从存储器控制器10发送的写入数据Din输入到平面PB0内对应的锁存电路XDL。然后，定序器25使该写入数据Din进而转移到平面PB0内的另一锁存电路(例如锁存电路SDL)。然后，定序器25控制电压产生电路26以及核心部21内的平面PB0的行解码器21_2及感测放大器模块21_3等，开始写入动作。

此处，写入动作包含编程动作与验证动作。编程动作是基于写入数据Din使存储单元晶体管MT的阈值电压上升的动作。验证动作是在该编程动作后感测存储单元晶体管MT的阈值电压，判定该存储单元晶体管MT的阈值电压是否上升到期望值的动作。定序器25通过交替地执行该编程动作与验证动作，最终使写入动作完成。

因此，在进行写入动作时，必须在至少一个锁存电路(例如锁存电路SDL)中保存写入数据Din，并且在另一个锁存电路(例如锁存电路XDL)中保存验证动作中所读出的读出数据。因此，在本实施方式的半导体存储装置20中，即使将写入数据Din从锁存电路XDL转移到锁存电路SDL，在写入动作中，锁存电路XDL也成为使用中状态。

如上所述，在锁存电路XDL为使用中的情况下，一般来说，半导体存储装置20无法成为就绪状态。因此，在虚拟高速缓存编程动作中，定序器25在对平面PB0的写入动作完成之前(例如在写入数据Din对相对应的锁存电路XDL的输入结束后且对平面PB0的写入动作开始的同时)，虚拟性地开放平面PB0内的锁存电路XDL。具体来说，定序器25不将平面PB0内的锁存电路XDL中保存的数据复位，所有平面PB内的锁存电路XDL均视为未使用状态。换句话说，第1实施方式的半导体存储装置20不仅在所有平面PB内的锁存电路XDL均为未使用状态的情况下成为就绪状态，而且在对所有平面PB中的一部分平面PB(例如平面PB0)内的锁存电路XDL结束写入数据Din的输入后，实际上即使在该一部分平面PB中写入动作为执行中，也成为就绪状态。

由此，逻辑控制电路23能够使信号/RB为“H”，将半导体存储装置20为就绪状态通知给存储器控制器10。因此，存储器控制器10能够辨识出半导体存储装置20为能够受理进一步的指令的状态。

接着，存储器控制器10发行指令“80h”、及跨及5周期的地址ADD，发送给半导体存储装置20。图8的例子中，定序器25通过该地址ADD，特定出平面PB1内被写入数据的区域的地址。

继而，控制器10将写入数据Din发送给半导体存储装置20。控制器10例如发行指令“15h”，并发送给半导体存储装置20。当指令“15h”被存储到寄存器24时，逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。

定序器25一边执行对平面PB0的写入动作，一边将从存储器控制器10发送的写入数据Din输入到平面PB1内对应的锁存电路XDL。然后，定序器25使该写入数据Din进而转移到平面PB1内的另一锁存电路SDL。定序器25在对平面PB0的写入动作完成之前使对平面PB1的写入动作待机。

当对平面PB0的写入动作完成时，定序器25开放平面PB0内的锁存电路XDL。由此，能够将平面PB0内的锁存电路XDL从使用中状态变为未使用状态。另外，定序器25随着对平面PB0的写入动作完成，使对平面PB1的写入动作开始。此时，定序器25虚拟性地开放平面PB1内的锁存电路XDL。具体来说，定序器25不将平面PB1内的锁存电路XDL中保存的数据复位，所有平面PB内的锁存电路XDL均视为未使用状态。由此，逻辑控制电路23能够使信号/RB为“H”，将半导体存储装置20为就绪状态通知给存储器控制器10。因此，存储器控制器10能够辨识出半导体存储装置20为能够受理进一步的指令的状态。

定序器25在之前并未被发送写入指令等而半导体存储装置20为就绪状态时接收到对平面PB0的写入指令的情况下，在对平面PB0内的锁存电路XDL结束写入数据的输入后，令逻辑控制电路23使信号/RB为“H”电平，将半导体存储装置20为就绪状态通知给存储器控制器10。另一方面，定序器25在接收对平面PB0的写入指令而写入动作为执行中时接收到对平面PB1的写入指令的情况下，在对平面PB1内的锁存电路XDL的写入数据的输入结束且对平面PB0的写入动作完成后，令逻辑控制电路23使信号/RB为“H”电平，将半导体存储装置20为就绪状态通知给存储器控制器10。

也就是说，第1实施方式的半导体存储装置20从接收到对某一平面(平面PB0)的第1种写入指令集(包含“15h”)起到恢复至就绪状态为止所需的第1期间D1比从接收到对另一平面(平面PB1)的第1种写入指令集起到恢复至就绪状态为止所需的第2期间D2短。

接着，存储器控制器10发行指令“80h”、及跨及5周期的地址ADD，并发送给半导体存储装置20。图8的例子中，定序器25通过该地址ADD，特定出平面PB0内被写入数据的区域的地址。

继而，控制器10将写入数据Din发送给半导体存储装置20。控制器10发行指令“10h”，并发送给半导体存储装置20。指令“10h”是用于使半导体存储装置20基于之前所发送的地址ADD及写入数据Din而执行数据的写入动作的指令。另外，指令“10h”在该写入动作中将高速缓存编程动作结束通知给半导体存储装置20。

当指令“10h”被存储到寄存器24时，逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。

定序器25一边执行对平面PB1的写入动作，一边将从存储器控制器10发送的写入数据Din输入到平面PB0内对应的锁存电路XDL。然后，定序器25使该写入数据Din进而转移到平面PB0内的另一锁存电路SDL。之后，定序器25在对平面PB1的写入动作完成之前使对平面PB0的写入动作待机。

当对平面PB1的写入动作完成时，定序器25开放平面PB1内的锁存电路XDL。由此，能够使平面PB1内的锁存电路XDL从使用中状态变为未使用状态。另外，定序器25随着对平面PB1的写入动作完成，使对平面PB0的写入动作开始。

当对平面PB0的写入动作完成时，定序器25开放平面PB0内的锁存电路XDL。由此，能够使包含平面PB0的所有平面PB内的锁存电路XDL从使用中状态变为未使用状态。逻辑控制电路23使信号/RB为“H”，将半导体存储装置20为就绪状态通知给存储器控制器10。

通过以上操作，虚拟高速缓存编程动作结束。

此外，存储器控制器10能够在所述虚拟高速缓存编程动作中的任意时刻，输出保存在锁存电路XDL的数据。具体来说，存储器控制器10对半导体存储装置20发行指令“05h”、列地址、及指令“E0h”。半导体存储装置20响应该指令序列，将保存在锁存电路XDL的数据输出到存储器控制器10。

1.3本实施方式的效果

根据第1实施方式，能够抑制写入动作的时延增加。以下对本效果进行说明。

半导体存储装置20尽管在进行写入动作时使用设置在各感测放大器单元SAU内的所有(2个)锁存电路XDL及SDL，但也支持高速缓存编程动作。也就是说，定序器25构成为，当接收到指示对平面PB0的高速缓存编程动作的指令(“80h”-“15h”)时，在平面PB0内的锁存电路XDL的使用完成之前，受理指示后续的高速缓存编程动作的指令(“80h”-“15h”或“80h”-“10h”)。由此，尽管平面PB0使用锁存电路XDL并且在执行写入动作的过程中，逻辑控制电路23也能够将半导体存储装置20为就绪状态通知给存储器控制器10。因此，能够与对平面PB0的写入动作并行地执行将对另一平面PB1的写入数据Din输入到锁存电路XDL的动作。因此，能够抑制写入动作的时延增加。

若进行补充，则一般来说在锁存电路XDL为使用中的情况下，逻辑控制电路23无法使信号/RB为“H”电平。因此，在像第1实施方式的半导体存储装置20那样锁存电路的数量少的构成的情况下，有无法支持高速缓存编程动作的可能性。

在第1实施方式中，半导体存储装置20具有多个平面PB。各平面PB包含存储单元阵列21_1、行解码器21_2、及感测放大器模块21_3，针对每个平面PB进行写入动作、读出动作、删除动作等。另外，存储系统1设置约束，使后续的高速缓存编程动作中的写入对象的平面PB与之前的高速缓存编程动作中的写入对象的平面PB不同。由此，定序器25在对某一平面PB(例如平面PB0)内的锁存电路XDL输入写入数据Din后，在执行写入动作的期间，能够视为不会对该平面PB(例如平面PB0)内的锁存电路XDL传输新的写入数据Din。因此，定序器25能够虚拟性地开放平面PB0内的锁存电路XDL。因此，能够使对具有未使用的锁存电路XDL的另一平面PB1输入写入数据所需的期间与对平面PB0的写入动作所需的期间重叠，进而能够抑制写入动作的时延增加。

此外，在第1实施方式中，对在写入动作中的验证动作中锁存电路XDL成为使用中的情况进行了说明，但并不限于此。例如，无论在写入动作中的编程动作中，还是在锁存电路XDL成为使用中的情况下，都能够应用与第1实施方式同等的虚拟高速缓存编程动作，能够发挥同等的效果。

1.4变化例等

在第1实施方式中，对在高速缓存编程动作序列中虚拟性地开放锁存电路XDL的情况进行了说明，但并不限于此，能够进行各种变化。例如，在高速缓存编程动作中插入读出动作等其他动作的情况下，也能同样地虚拟性地开放锁存电路XDL。在以下的说明中，对与第1实施方式相同的构成及动作适当省略说明，主要对与第1实施方式不同的构成及动作进行说明。

1.4.1第1变化例

首先，对通过在虚拟高速缓存编程动作中发行中断写入动作的指令来插入读出动作的情况进行说明。

图9是用来说明第1实施方式的第1变化例的半导体存储装置中的伴有插入执行的读出动作的虚拟高速缓存编程动作的指令序列。图9中，示出在第1实施方式的图8中所说明的虚拟高速缓存编程动作中插入执行读出动作的情况的一例。

如图9所示，首先，存储器控制器10发行用来命令对平面PB0的虚拟高速缓存编程动作的指令“80h”、地址ADD、写入数据Din、及指令“15h”，并发送给半导体存储装置20。当地址ADD被存储到寄存器24时，定序器25将所有平面PB内的锁存电路XDL开放。另外，当指令“15h”被存储到寄存器24时，逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25在将写入数据Din输入到平面PB0内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB0内的另一锁存电路SDL。然后，定序器25开始对平面PB0的写入动作。

定序器25在对平面PB0的写入动作完成之前，将平面PB0内的锁存电路XDL虚拟性地开放。逻辑控制电路23使信号/RB为“H”，将半导体存储装置20为就绪状态通知给存储器控制器10。

存储器控制器10例如从外部主机机器接收优先度高的读出动作的执行命令。存储器控制器10随之发行指令“A7h”，并发送给半导体存储装置20。指令“A7h”是用于将中断执行中的写入动作并插入新的动作通知给半导体存储装置20的指令。

继而，存储器控制器10发行指令“00h”，并发送给半导体存储装置20。指令“00h”是命令从半导体存储装置20读出数据的动作的指令。

存储器控制器10例如跨及5周期发行地址ADD，并发送给半导体存储装置20。该地址ADD例如指定读出对象的平面PB、区块BLK、及该区块BLK内的某一区域的地址。此处，该地址ADD并不依存于执行写入动作中的平面PB0，能够指定任意平面PB内的任意区块BLK。

存储器控制器10发行指令“30h”，并发送给半导体存储装置20。指令“30h”是用于基于之前所发送的地址ADD执行从半导体存储装置20读出数据的动作的指令。由此，半导体存储装置20使写入动作中断，开始插入读出动作的动作。

具体来说，逻辑控制电路23使信号/RB为“L”电平，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25切换设定使对平面PB0的写入动作中断，使读出动作开始。具体来说，例如定序器25也可以将保存在锁存电路SDL的写入数据Din再次重新传输到锁存电路XDL中。然后，定序器25使从存储单元晶体管MT读出数据的动作开始。

逻辑控制电路23在数据读出动作完成后，使信号/RB为“H”电平，将半导体存储装置20为就绪状态通知给存储器控制器10。若半导体存储装置20成为就绪状态，则存储器控制器10反复断定信号/RE。每次切换信号/RE时，所读出的数据便被输出到存储器控制器10。

在所读出的数据对存储器控制器10的输出完成后，存储器控制器10发行指令“48h”，并发送给半导体存储装置20。指令“48h”是用于将再次开始已被中断的写入动作通知给半导体存储装置20的指令。当接收到指令“48h”时，则定序器25使对平面PB0的写入动作再次开始，并且再次将平面PB0内的锁存电路XDL虚拟性地开放。随着对平面PB0再次开始写入动作，平面PB0内的锁存电路XDL成为使用中，但定序器25未将平面PB0内的锁存电路XDL复位，所有平面PB内的锁存电路XDL均视为未使用状态。因此，半导体存储装置20维持就绪状态，存储器控制器10能够辨识出半导体存储装置20为能够受理进一步的指令的状态。

接着，存储器控制器10发行用于命令对平面PB1的虚拟高速缓存编程动作的指令“80h”、地址ADD、写入数据Din、及指令“10h”，并发送给半导体存储装置20。当指令“10h”被存储到寄存器24时，逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25在将写入数据Din输入到平面PB1内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB1内的另一锁存电路SDL。定序器25在对平面PB0的写入动作完成之前，使对平面PB1的写入动作待机。

当对平面PB0的写入动作完成时，定序器25开放平面PB0内的锁存电路XDL。由此，能够使平面PB0内的锁存电路XDL从使用中状态变成未使用状态。另外，定序器25随着对平面PB0的写入动作完成，使对平面PB1的写入动作开始。当对平面PB1的写入动作完成时，定序器25开放平面PB1内的锁存电路XDL。由此，能够使包含平面PB1的所有平面PB内的锁存电路XDL从使用中状态变为未使用状态。逻辑控制电路23使信号/RB为“H”，将半导体存储装置20为就绪状态通知给存储器控制器10。

通过以上操作，插入读出动作的虚拟高速缓存编程动作结束。

此外，如上所述，锁存电路XDL以串联连接的方式设置在感测放大器SA与输入输出电路22之间。由此，为了将从存储单元晶体管MT读出的数据输出到存储器控制器10，需要经由锁存电路XDL。因此，在读出对象的平面PB与使写入动作中断的平面PB相同(也就是说，在图9的情况下为平面PB0)的情况下，有锁存电路XDL内保存着写入数据Din的可能性。因此，有在锁存电路XDL中写入数据Din与读出数据发生冲突的可能性。

图10是用来说明第1实施方式的第1变化例的半导体存储装置中的用于避免感测放大器单元内的数据冲突的数据转移的示意图。图10中，示出在对平面PB0的写入动作中断时插入执行从平面PB0读出数据的动作的情况。

如图10所示，首先，在步骤S1中，定序器25使写入数据Din保存到锁存电路XDL。

继而，在步骤S2中，定序器25通过在节点SEN感测读出对象的存储单元晶体管MT的阈值电压而读出数据，并使所读出的数据保存到锁存电路SDL。

在步骤S3中，定序器25使保存在锁存电路XDL的写入数据Din保存到感测放大器SA内的节点SEN。

在步骤S4中，定序器25使保存在锁存电路SDL的读出数据保存到锁存电路XDL。

在步骤S5中，定序器25使保存在节点SEN的写入数据Din保存到锁存电路SDL。

在步骤S6中，定序器25将传输到锁存电路XDL的读出数据朝向存储器控制器10输出。

在步骤S7中，定序器25使保存在锁存电路SDL的写入数据Din保存到锁存电路XDL。

通过以如上方式进行动作，即使在中断写入动作的平面PB与读出对象的平面PB相同的情况下，也能在不失去写入数据Din的情况下执行数据读出。

此外，图10中，对中断写入动作的平面PB与读出对象的平面PB相同的情况进行了说明，但并不限于此。也就是说，中断写入动作的平面PB也可以与读出对象的平面PB不同。该情况下，无需考虑在锁存电路XDL中写入数据Din与读出数据发生冲突的可能性。因此，定序器25可以依照图10的例子中的省略步骤S1、S3、S5、及S7的序列(也就是说，步骤S2、S4、及S6)，将读出数据输出到存储器控制器10。

根据第1实施方式的第1变化例，定序器25与第1实施方式同样地，在对平面PB0的写入动作的执行中，虚拟性地开放平面PB0内的锁存电路XDL。由此，逻辑控制电路23能够使信号/RB为“H”电平。因此，存储器控制器10能够在半导体存储装置20为就绪状态时将指令“A7h”发送给半导体存储装置20。因此，能够减少到开始读出动作为止所需的时间。

若进行补充，则在并非利用虚拟高速缓存编程动作进行的写入动作的情况下，在对平面PB0进行写入动作时，半导体存储装置20成为忙碌状态。在该状态下插入读出动作的情况下，定序器25需要在忙碌状态下接收到指令“A7h”。为了接收进一步的读出用指令“00h”，定序器25必须执行用于将半导体存储装置20内的设定变更为就绪状态的处理，有读出动作的时延增加的可能性。

根据第1实施方式的第1变化例，定序器25能够在就绪状态下接收指令“A7h”，因此无需所述从忙碌状态向就绪状态的设定变更的处理。因此，能够抑制读出动作的时延增加。

1.4.2第2变化例

接着，对在将虚拟高速缓存编程动作中的写入数据Din输入到锁存电路XDL时插入执行读出动作时的动作进行说明。

图11是用来说明第1实施方式的第2变化例的半导体存储装置中的伴有插入执行的读出动作的虚拟高速缓存编程动作的指令序列。图11中，示出对多个平面PB同步的写入动作执行虚拟高速缓存编程动作的情况。更具体来说，图11中，作为一例，示出按照虚拟高速缓存编程动作的序列交替地执行平面PB0及PB1同步地执行的写入动作与平面PB2及PB3同步地执行的写入动作的情况。而且，图11中，示出在该写入动作中写入数据Din对锁存电路XDL的输入中插入读出动作时的动作的一例。

如图11所示，首先，存储器控制器10发行指示对平面PB0的写入动作的指令“80h”、地址ADD、写入数据Din及指令“11h”，并发送给半导体存储装置20。指令“11h”是用于通知半导体存储装置20使多个平面PB同步地执行的指令。当地址ADD被存储到寄存器24时，定序器25开放所有平面PB内的锁存电路XDL。另外，当指令“11h”被存储到寄存器24时，逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25在将写入数据Din输入到平面PB0内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB0内的另一锁存电路SDL中。逻辑控制电路23使信号/RB为“H”电平，将半导体存储装置20为就绪状态通知给存储器控制器10，等待指示与平面PB0同步的写入动作的指令。

存储器控制器10发行指示对平面PB1的写入动作的指令“80h”、地址ADD、写入数据Din及指令“15h”，并发送给半导体存储装置20。当指令“15h”被存储到寄存器24时，逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25在将写入数据Din输入到平面PB1内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB1内的另一锁存电路SDL。继而，定序器25在写入数据Din的输入完成后，立刻开始对平面PB0及PB1的同步写入动作。

定序器25在对平面PB0及PB1的同步写入动作完成之前，将平面PB0及PB1内的锁存电路XDL虚拟性地开放。逻辑控制电路23使信号/RB为“H”，将半导体存储装置20为就绪状态通知给存储器控制器10。

继而，存储器控制器10发行指示对平面PB2的写入动作的指令“80h”、地址ADD、写入数据Din及指令“11h”，并发送给半导体存储装置20。当指令“11h”被存储到寄存器24时，逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25在将写入数据Din输入到平面PB2内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB2内的另一锁存电路SDL。逻辑控制电路23使信号/RB为“H”电平，将半导体存储装置20为就绪状态通知给存储器控制器10，等待指示与平面PB2同步的写入动作的指令。

存储器控制器10例如在对平面PB2内的锁存电路XDL的写入数据Din的输入完成之前，从外部主机机器接收优先度高的读出动作的执行命令。存储器控制器10随之发行指令“00h”、地址ADD及指令“30h”，并发送给半导体存储装置20。由此，半导体存储装置20使写入数据Din对锁存电路XDL的输入中断，开始插入读出动作的动作。

具体来说，逻辑控制电路23使信号/RB为“L”电平，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25切换设定，使对平面PB0及PB1的同步写入动作中断，开始读出动作。具体来说，例如定序器25也可以将已完成输入而保存在锁存电路SDL的写入数据Din再次重新传输到锁存电路XDL。然后，定序器25使从存储单元晶体管MT读出数据的动作开始。

此外，在读出对象的平面PB为被中断同步写入动作的平面PB0或PB1、或者被中断写入数据Din的输入的平面PB2的情况下，有在锁存电路XDL中写入数据Din与读出数据发生冲突的可能性。该情况下的感测放大器单元SAU内的数据的转移方法例如可以应用第1实施方式的第1变化例中的与图10同等的方法，因此省略说明。

逻辑控制电路23在数据的读出动作完成后，使信号/RB为“H”电平，将半导体存储装置20为就绪状态通知给存储器控制器10。若半导体存储装置20成为就绪状态，则存储器控制器10反复断定信号/RE。每次切换信号/RE时，所读出的数据便被输出到存储器控制器10。

在所读出的数据对存储器控制器10的输出完成后，存储器控制器10发行指令“3Fh”，并发送给半导体存储装置20。指令“3Fh”是用于将保存在锁存电路SDL的写入数据Din的一部分传输到锁存电路XDL的指令。当接收到指令“3Fh”时，定序器25使在读出动作前完成输入的写入数据Din从锁存电路SDL传输到锁存电路XDL。由此，能够使感测放大器单元SAU内恢复为即将发生读出动作的插入之前的状态。

继而，存储器控制器10发行指令“48h”，并发送给半导体存储装置20。当接收到指令“48h”时，定序器25使对平面PB0及PB1的同步写入动作再次开始，并且再次将平面PB0及PB1内的锁存电路XDL虚拟性地开放。随着再次开始对平面PB0及平面PB1的同步写入动作，平面PB0及平面PB1内的锁存电路XDL变成使用中，但定序器25未将平面PB0及PB1内的锁存电路XDL复位，所有平面PB内的锁存电路XDL均视为未使用状态。因此，半导体存储装置20维持就绪状态，存储器控制器10能够辨识出半导体存储装置20为能够受理进一步的指令的状态。

存储器控制器10发行指令“85h”、地址ADD、写入数据Din、及指令“11h”，并发送给半导体存储装置20。指令“85h”是用于将使暂时中断的写入数据Din的输入再次开始这一内容通知给半导体存储装置20的指令。此外，该写入数据Din只要包含在因读出动作而中断前对平面PB2内的锁存电路XDL的输入未完成的数据即可。定序器25在将写入数据Din输入到平面PB2内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB2内的另一锁存电路SDL。逻辑控制电路23使信号/RB为“H”电平，将半导体存储装置20为就绪状态通知给存储器控制器10，等待指示与平面PB2同步的写入动作的指令。

接着，存储器控制器10发行用于命令对平面PB3的虚拟高速缓存编程动作的指令“80h”、地址ADD、写入数据Din、及指令“15h”，并发送给半导体存储装置20。若将指令“15h”存储到寄存器24，则逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25在将写入数据Din输入到平面PB3内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB3内的另一锁存电路SDL。定序器25在对平面PB0及PB1的同步写入动作完成之前，使对平面PB2及PB3的同步写入动作待机。

若对平面PB0及PB1的同步写入动作完成，则定序器25开放平面PB0及PB1内的锁存电路XDL。由此，能够使平面PB0及PB1内的锁存电路XDL从使用中状态变为未使用状态。另外，随着对平面PB0及PB1的同步写入动作完成，定序器25使对平面PB2及PB3的同步写入动作开始。若对平面PB2及PB3的同步写入动作完成，则定序器25开放平面PB2及PB3内的锁存电路XDL。由此，能够使包含平面PB2及PB3的所有平面PB内的锁存电路XDL从使用中状态变为未使用状态。逻辑控制电路23使信号/RB为“H”，将半导体存储装置20为就绪状态通知给存储器控制器10。

根据第1实施方式的第2变化例，定序器25在对平面PB0及PB1的同步写入动作的执行中，虚拟性地开放该平面PB0及PB1内的锁存电路XDL。由此，能够一边执行对平面PB0及PB1的同步写入动作，一边执行对平面PB2及PB3内的锁存电路XDL的写入数据Din的输入。因此，能够抑制对平面PB2及PB3的同步写入动作的时延增加。此外，在对平面PB2及PB3的同步写入动作中插入读出动作的情况下，也能抑制该读出动作的时延增加。

此外，在所述第2变化例中，对在对平面PB2内的锁存电路XDL的写入数据Din的输入中发行读出指令的情况进行了说明，但并不限于此。例如，读出指令也可以在对平面PB2内的锁存电路XDL的写入数据Din的输入完成后到发行对平面PB3的写入指令为止的期间内发行。

另外，在所述第2变化例中，对在对多个平面PB的同步写入动作执行虚拟高速缓存编程动作时插入读出动作的情况进行了说明，但并不限于此。例如，第2变化例的动作与第1实施方式及第1变化例同样地，也能同样地应用于对于对1个平面PB的写入动作执行虚拟高速缓存编程动作时插入读出动作的情况。

以下，使用图12对相对于如上所述的第2变化例的进一步的变化例进行说明。

图12是用来说明第2变化例的进一步的变化例的半导体存储装置中的伴有插入执行的读出动作的虚拟高速缓存编程动作的指令序列。图12中，示出并非对于多个平面PB同步的写入动作，而是对于对1个平面的写入动作执行虚拟高速缓存编程动作的情况。更具体来说，图12中，作为一例，示出按照虚拟高速缓存编程动作的序列交替地执行对平面PB0执行的写入动作与对平面PB1执行的写入动作的情况。而且，图12中，示出在该写入动作中写入数据Din对锁存电路XDL的输入完成后插入读出动作的情况的动作的一例。

如图12所示，首先，存储器控制器10发行指示对平面PB0的写入动作的指令“80h”、地址ADD、写入数据Din、及指令“11h”，并发送给半导体存储装置20。指令“11h”将继续发行进一步的写入指令通知给半导体存储装置20。若将地址ADD存储到寄存器24，则定序器25开放所有平面PB内的锁存电路XDL。另外，若将指令“11h”存储到寄存器24，则逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25在将写入数据Din输入到平面PB0内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB0内的另一锁存电路SDL。逻辑控制电路23使信号/RB为“H”电平，将半导体存储装置20为就绪状态通知给存储器控制器10，等待指示对平面PB0的连续写入动作的指令。

存储器控制器10发行指示对平面PB0的进一步的写入动作的指令“80h”、地址ADD、写入数据Din、及指令“15h”，并发送给半导体存储装置20。若将指令“15h”存储到寄存器24，则逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25在将写入数据Din输入到平面PB0内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB0内的另一锁存电路SDL。继而，定序器25在写入数据Din的输入完成后，立即开始对平面PB0的写入动作。

定序器25在对平面PB0的写入动作完成前，将平面PB0内的锁存电路XDL虚拟性地开放。逻辑控制电路23使信号/RB为“H”，将半导体存储装置20为就绪状态通知给存储器控制器10。

继而，存储器控制器10发行指示对平面PB1的写入动作的指令“80h”、地址ADD、写入数据Din、及指令“11h”，并发送给半导体存储装置20。若将指令“11h”存储到寄存器24，则逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25在将写入数据Din输入到平面PB1内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB1内的另一锁存电路SDL。无论写入数据Din对锁存电路XDL的输入是否完成，逻辑控制电路23均使信号/RB为“H”电平，将半导体存储装置20为就绪状态通知给存储器控制器10，等待指示进一步的写入动作的指令。

存储器控制器10例如在对平面PB1内的锁存电路XDL的写入数据Din的输入完成后，在发行指示进一步的写入动作的指令之前，从外部主机机器接收优先度高的读出动作的执行命令。存储器控制器10随之发行指令“00h”、地址ADD、及指令“30h”，并发送给半导体存储装置20。由此，半导体存储装置20使写入数据Din对锁存电路XDL的输入中断，开始插入读出动作的动作。

关于读出动作的插入处理，与图11的情况相同，因此省略说明。

在所读出的数据对存储器控制器10的输出完成后，存储器控制器10发行指令“3Fh”，并发送给半导体存储装置20。当接收到指令“3Fh”时，定序器25使在读出动作前完成输入的写入数据Din从锁存电路SDL传输到锁存电路XDL。由此，能够使感测放大器单元SAU内恢复为即将发生读出动作的插入之前的状态。

继而，存储器控制器10发行指令“48h”，并发送给半导体存储装置20。当接收到指令“48h”时，定序器25使对平面PB0的写入动作再次开始，并且再次将平面PB0内的锁存电路XDL虚拟性地开放。随着再次开始对平面PB0的连续写入动作，平面PB0内的锁存电路XDL成为使用中，但定序器25未将平面PB0内的锁存电路XDL复位，所有平面PB内的锁存电路XDL均视为未使用状态。因此，半导体存储装置20维持就绪状态，存储器控制器10能够辨识出半导体存储装置20为能够受理进一步的指令的状态。

存储器控制器10发行指令“85h”、地址ADD、及指令“11h”，并发送给半导体存储装置20。图12的例子中，写入数据Din在因读出动作而中断前已完成对平面PB1内的锁存电路XDL的所有输入，因此不再发送。当接收到指令“11h”时，逻辑控制电路23使信号/RB为“H”电平，将半导体存储装置20为就绪状态通知给存储器控制器10，等待指示进一步的写入动作的指令。

接着，存储器控制器10发行用于命令对平面PB1的进一步的写入动作的指令“80h”、地址ADD、写入数据Din、及指令“15h”，并发送给半导体存储装置20。若将指令“15h”存储到寄存器24，则逻辑控制电路23使信号/RB为“L”，将半导体存储装置20为忙碌状态通知给存储器控制器10。定序器25在将写入数据Din输入到平面PB1内对应的锁存电路XDL后，使该写入数据Din进而转移到平面PB1内的另一锁存电路SDL。定序器25在对平面PB0的写入动作完成之前，使对平面PB1的写入动作待机。

当对平面PB0的写入动作完成时，定序器25开放平面PB0内的锁存电路XDL。由此，能够使平面PB0内的锁存电路XDL从使用中状态变为未使用状态。另外，随着对平面PB0的写入动作完成，定序器25使对平面PB1的写入动作开始。当对平面PB1的写入动作完成时，定序器25开放平面PB1内的锁存电路XDL。由此，能够使包含平面PB1的所有平面PB内的锁存电路XDL从使用中状态变为未使用状态。逻辑控制电路23使信号/RB为“H”，将半导体存储装置20为就绪状态通知给存储器控制器10。

2.其他

此外，并不限于所述第1实施方式、以及第1变化例及第2变化例，能够应用各种变化。例如在所述第1实施方式及第1变化例中，对并行地执行平面PB0的写入动作与平面PB1的写入数据输入动作的虚拟高速缓存编程动作进行了说明。另外，在所述第2变化例中，对并行地执行平面PB0及PB1的同步写入动作与平面PB2及PB3的写入数据输入动作的虚拟高速缓存编程动作进行了说明。但是，并不限于此，虚拟高速缓存编程动作能够对任意数量(例如3个、4个、8个等)的平面的组的同步写入动作执行。更具体来说，例如在对4个平面的组的同步写入动作应用虚拟高速缓存编程动作的情况下，也可以并行地执行平面PB0～PB3的同步写入动作与平面PB4～PB7的写入数据输入动作。

在所述第1实施方式中，对存储系统1设置约束使后续的高速缓存编程动作中的写入对象的平面PB与之前的高速缓存编程动作中的写入对象的平面PB不同的例子进行了说明。也可以与能够执行同步写入动作的平面的组对应地施加该约束。例如，在图1所示的半导体存储装置20中，在将平面PB0～PB3、平面PB4～PB7、平面PB8～PB11、平面PB12～PB15分别设为能够执行同步写入动作的平面的组的情况下，在对平面PB0～PB3中的至少一个进行高速缓存编程动作的情况下，也可以设置约束使后续的高速缓存编程动作的对象为平面PB4～PB7中的至少一个。

另外，在所述第1实施方式、以及第1变化例及第2变化例中，对在感测放大器单元SAU内仅设置锁存电路SDL及XDL这2个锁存电路的情况进行了说明，但并不限于此。例如，在设置了锁存电路SDL及XDL以外的进一步的锁存电路的情况下，当进行如锁存电路XDL成为使用中的写入动作时，通过所述虚拟高速缓存编程动作，也能够发挥与所述效果同等的效果。

另外，在所述第2变化例中，对发行指示以基元单元CU单位执行写入动作的写入指令即“80h”的情况进行了说明，但并不限于此。例如，也可以发行能够指示对基元单元CU内的任意尺寸的列地址执行写入动作的写入指令即“85h”来代替写入指令“80h”。

对本发明的若干种实施方式进行了说明，但这些实施方式是作为例子提出的，并非意图限定发明的范围。这些实施方式能够通过其他各种方式来实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨中，且同样地包含于权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1 存储系统

10 存储器控制器

11 处理器

12 内置存储器

13 ECC电路

14 NAND接口电路

15 缓冲存储器

16 主机接口电路

20 半导体存储装置

21 核心部

21_1 存储单元阵列

21_2 行解码器

21_3 感测放大器模块

22 输入输出电路

23 逻辑控制电路

24 寄存器

25 定序器

26 电压产生电路

27 驱动器集

30 半导体衬底

30p p型阱区域

31、32、33、38、42、44 配线层

34 区块绝缘膜

35 电荷蓄积层

36 隧道氧化膜

37 半导体柱

39 n⁺型杂质扩散区域

40 p⁺型杂质扩散区域

41、43、45 接触插塞

Claims

1.一种半导体存储装置，具备：

第1平面及第2平面，各自包含含有多个存储单元的存储单元阵列；

输入输出电路，以从控制器接收要写入到所述存储单元阵列的数据的方式构成；以及

控制电路；

所述第1平面还包含：第1感测放大器电路，电连接在所述第1平面内的所述多个存储单元中的第1存储单元；及第1锁存电路，串联连接在所述输入输出电路与所述第1感测放大器电路之间；且

所述控制电路构成为，当接收到指示对所述第1存储单元的第1写入动作的第1指令时，在伴随所述第1写入动作的所述第1锁存电路的使用完成之前受理第2指令，所述第2指令指示对所述第2平面内的所述多个存储单元中的第2存储单元的第2写入动作。

2.根据权利要求1所述的半导体存储装置，其中

受理所述第2指令包括虚拟性地开放所述第1锁存电路。

3.根据权利要求1所述的半导体存储装置，其中

受理所述第2指令包括在不将所述第1锁存电路内的数据复位的情况下将所述控制电路能够受理所述第2指令通知给所述控制器。

4.根据权利要求1所述的半导体存储装置，其中

所述控制电路构成为，在所述第1写入动作完成后，将所述第1锁存电路内的数据复位。

5.根据权利要求4所述的半导体存储装置，其中

所述半导体存储装置还具备第3平面，所述第3平面包含含有多个存储单元的存储单元阵列；

所述第2平面还包含：第2感测放大器电路，电连接在所述第2存储单元；及

第2锁存电路，串联连接在所述输入输出电路与所述第2感测放大器电路之间；

所述控制电路还构成为，当接收到所述第2指令时，在所述第1写入动作完成后，伴随所述第2写入动作的所述第2锁存电路的使用完成之前受理第3指令，所述第3指令指示对所述第1平面或所述第3平面内的所述多个存储单元中的第3存储单元的第3写入动作。

6.根据权利要求5所述的半导体存储装置，其中

受理所述第3指令包括虚拟性地开放所述第2锁存电路。

7.根据权利要求5所述的半导体存储装置，其中

受理所述第3指令包括在不将所述第2锁存电路内的数据复位的情况下将所述控制电路能够受理所述第3指令通知给所述控制器。

8.根据权利要求1所述的半导体存储装置，其中

所述控制电路构成为，在接收到所述第1指令后，如果在伴随所述第1写入动作的所述第1锁存电路的使用完成之前接收到第4指令，就中断所述第1写入动作，执行从所述第1平面或所述第2平面的读出动作。

9.根据权利要求1所述的半导体存储装置，其中

所述控制电路构成为，在接收到所述第2指令后，如果在接收指示进一步的写入动作的第5指令之前接收到第6指令，就中断所述第1写入动作，执行从所述第1平面或所述第2平面的读出动作。

10.根据权利要求1所述的半导体存储装置，其中

所述第1指令与所述第2指令分别包含第1种写入指令集，

所述半导体存储装置从接收所述第1指令起到恢复至就绪状态为止所需的第1期间比所述半导体存储装置从接收所述第2指令起到恢复至所述就绪状态为止所需的第2期间短。