TW201619975A - 半導體記憶裝置、控制器、記憶體系統及存取半導體記憶裝置之管理資料之方法 - Google Patents

半導體記憶裝置、控制器、記憶體系統及存取半導體記憶裝置之管理資料之方法 Download PDF

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Abstract

本發明提供一種可提高動作可靠性之半導體記憶裝置及控制器。 實施形態之半導體記憶裝置1具備可非揮發地記憶資料之記憶胞陣列111與控制對於記憶胞陣列之資料存取之控制部141。記憶胞陣列於複數頁PG18、PG74中保持相同資料。控制部141藉由對於保持相同資料之上述複數頁PG18、PG74執行讀出動作，使讀出資料確定。

Description

半導體記憶裝置、控制器、記憶體系統及存取半導體記憶裝置之管理資料之方法 [相關申請]
本申請案享有以日本專利申請2013-59126號(申請日：2013年3月21日)為基礎申請案之優先權。該基礎申請案之全部內容以引用之方式併入本申請案中。
本發明之實施形態係關於一種半導體記憶裝置、控制器、及記憶體系統。
眾所周知有一種由記憶胞三維排列而成之NAND(Neither Agree Nor Disagree：反及)型快閃記憶體。
本發明提供一種可提高動作可靠性之半導體記憶裝置、控制器、及記憶體系統。
實施形態之半導體記憶裝置具備可非揮發地記憶資料之記憶胞陣列與控制對於記憶胞陣列之資料存取之控制部。記憶胞陣列於複數頁中保持相同資料。控制部藉由對於保持相同資料之複數頁執行讀出動作，使讀出資料確定。
1‧‧‧記憶體系統
10‧‧‧n通道MOS電晶體
11~18‧‧‧低耐壓n通道MOS電晶體
19‧‧‧低耐壓p通道MOS電晶體
20‧‧‧電容器元件
40‧‧‧半導體基板
41‧‧‧後閘極線層
42‧‧‧層間絕緣膜
43a~43d‧‧‧字元線層
44‧‧‧層間絕緣膜
46‧‧‧半導體層
46a‧‧‧半導體層
46b‧‧‧半導體層
47a‧‧‧選擇閘極線層
47b‧‧‧選擇閘極線層
50a‧‧‧半導體層
50b‧‧‧半導體層
51‧‧‧源極線層
52‧‧‧半導體層
53‧‧‧位元線層
100‧‧‧NAND型快閃記憶體
110‧‧‧核心部
111‧‧‧記憶胞陣列
112‧‧‧列解碼器
113‧‧‧感測放大器
114‧‧‧NAND串
130‧‧‧輸入輸出部
140‧‧‧周邊電路
141‧‧‧序列發生器
142‧‧‧電荷泵
143‧‧‧暫存器
144‧‧‧驅動器
200‧‧‧控制器
210‧‧‧主機介面電路
220‧‧‧內置記憶體
230‧‧‧處理器
240‧‧‧緩衝記憶體
250‧‧‧NAND介面電路
260‧‧‧ECC電路
300‧‧‧主機機器
430‧‧‧初級資料快取記憶體
431‧‧‧二級資料快取記憶體
433(433-1~433-3)‧‧‧動態資料快取記憶體
434‧‧‧暫時資料快取記憶體
BBLK‧‧‧不良區塊資訊
BIASe‧‧‧信號
BIASo‧‧‧信號
BL(0~4)‧‧‧位元線
BLC‧‧‧信號
BLCLAMP‧‧‧信號
BLCRL‧‧‧信號
BLe0‧‧‧位元線對
BLK(BLK0~BLK3)‧‧‧區塊
BLo0‧‧‧位元線對
BLPRE‧‧‧信號
BLQ‧‧‧控制信號
BLS‧‧‧信號
BLSe‧‧‧信號
BLSo‧‧‧信號
BLX‧‧‧控制信號
BT‧‧‧後閘極電晶體
CLI(1~4)‧‧‧時脈反相器
CRD‧‧‧行冗餘資訊
HLL‧‧‧控制信號
HN2e‧‧‧n通道MOS電晶體
HN2o‧‧‧n通道MOS電晶體
Icell(1~4)‧‧‧胞電流
Icell_1st‧‧‧胞電流
Icell_2nd‧‧‧胞電流
INV_S‧‧‧節點
LAT2‧‧‧信號
LBUS‧‧‧匯流排
MT(MT0~MT7)‧‧‧記憶胞電晶體
PG‧‧‧頁
PG10‧‧‧頁
PG18‧‧‧頁
PG2‧‧‧頁
PG74‧‧‧頁
PG90‧‧‧頁
S10~S62‧‧‧步驟
SA‧‧‧感測放大器部
SCOM‧‧‧節點
SDL‧‧‧閂鎖電路
SEN‧‧‧節點
SEN2‧‧‧信號
SGD1~SGD11‧‧‧選擇閘極線
SGS1~SGS11‧‧‧選擇閘極線
SRCGND‧‧‧節點
SSRC‧‧‧節點
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STB‧‧‧控制信號
SU‧‧‧串單元
t(0~7)‧‧‧時刻
TRIM‧‧‧修整資訊
Vbl‧‧‧電位
VCGRV‧‧‧電壓
VDDSA‧‧‧電源電壓
VREAD‧‧‧電壓
Vsen‧‧‧感測用電壓
WL0~WL7‧‧‧字元線
XXL‧‧‧控制信號
圖1係第1實施形態之記憶體系統之方塊圖。
圖2係第1實施形態之半導體記憶裝置之方塊圖。
圖3係第1實施形態之記憶胞陣列之電路圖。
圖4係第1實施形態之感測放大器之電路圖。
圖5係第1實施形態之區塊之模式圖。
圖6係第1實施形態之區塊之模式圖。
圖7係顯示第1實施形態之測試器之動作之流程圖。
圖8係顯示第1實施形態之電源接通時之動作之流程圖。
圖9係第1實施形態之讀出動作時之各種信號之時序圖。
圖10係記憶胞陣列之立體圖。
圖11係記憶胞陣列之剖面圖。
圖12係記憶胞陣列之剖面圖。
圖13係記憶胞陣列之剖面圖。
圖14係第1實施形態之記憶胞陣列之電路圖。
圖15係顯示第2實施形態之電源接通時之動作之流程圖。
圖16係第2實施形態之讀出動作時之各種信號之時序圖。
圖17係第3實施形態之區塊之模式圖。
圖18係第3實施形態之區塊之電路圖。
圖19係第4實施形態之旗標表格之概念圖。
圖20係顯示第4實施形態之記憶體系統之動作之流程圖。
圖21係顯示第4實施形態之變化例之記憶體系統之動作之流程圖。
圖22係顯示第5實施形態之控制器之動作之流程圖。
圖23係第1至第3實施形態之變化例之讀出動作之流程圖。
圖24係第1實施形態之讀出動作時之各種信號之時序圖。
圖25係顯示第4及5實施形態之變化例之控制器之動作之流程圖。
圖26係第1至第5實施形態之變化例之半導體記憶裝置之方塊 圖。
圖27係第1至第5實施形態之變化例之感測放大器之電路圖。
圖28係顯示第1至第5實施形態之變化例之感測放大器之動作之時序圖。
圖29係第1至第5實施形態之變化例之區塊之模式圖。
圖30係第1至第5實施形態之變化例之記憶胞陣列之電路圖。
以下，對實施形態參照圖式進行說明。在該說明時，遍及所有圖，對共通部分標附共通之參照符號。
1. 第1實施形態
對第1實施形態之半導體記憶裝置、控制器、及記憶體系統進行說明。以下作為半導體記憶裝置，舉記憶胞積層於半導體基板上之三維積層型NAND型快閃記憶體為例進行說明。
1.1 關於構成 1.1.1 關於記憶體系統之構成
首先，對本實施形態之包含半導體記憶裝置之記憶體系統之構成，使用圖1進行說明。圖1係本實施形態之記憶體系統之方塊圖。
如圖所示般記憶體系統1具備NAND型快閃記憶體100、控制器200、及主機機器300。
NAND型快閃記憶體100具備複數個記憶胞，非揮發性記憶資料。NAND型快閃記憶體之構成之詳情將後述。
控制器200，響應來自主機機器300之命令，對於NAND型快閃記憶體100命令讀出、寫入、消去等。又，管理NAND型快閃記憶體100之記憶體空間。控制器200與NAND型快閃記憶體100，例如可構成同一半導體裝置。又記憶體相同1亦可為1個裝置，作為其例列舉如SDTM卡般之記憶卡或SSD(solid state drive：固態驅動機)等。又記憶 體系統1亦可為NAND型快閃記憶體100及控制器200內置於個人電腦之構成，只要為搭載有NAND型快閃記憶體100之應用則並非受限制者。
控制器200具備主機介面電路210、內置記憶體(RAM(Random Access Memory：隨機存取記憶體))220、處理器(CPU(Central Processing Unit：中央處理單元))230、緩衝記憶體240、NAND介面電路250、及ECC電路260。
主機介面電路210經由控制器匯流排與主機機器300連接，擔負與主機機器300之通訊。且，將自主機機器300接收之命令及資料，分別傳送至CPU230及緩衝記憶體240。又響應CPU230之命令，將緩衝記憶體240內之資料向主機機器300傳送。
NAND介面電路250經由NAND匯流排與NAND型快閃記憶體100連接，擔負與NAND型快閃記憶體100之通訊。且，將自CPU230接收之命令傳送至NAND型快閃記憶體100，又在寫入時將緩衝記憶體240內之寫入資料向NAND型快閃記憶體100傳送。再者在讀出時，將自NAND型快閃記憶體100讀出之資料向緩衝記憶體240傳送。
CPU230控制控制器200整體之動作。例如，在自主機機器300接收讀出命令時，響應該讀出命令，發出基於NAND介面之讀出命令。寫入及消去時亦相同。又CPU230執行損耗平均等用以管理NAND型快閃記憶體1之各種處理。再者CPU230執行各種運算。例如，執行資料之加碼處理或隨機化處理等。ECC電路260執行資料之錯誤修正(ECC：Error Checking and Correcting(錯誤檢查與修正))。即ECC電路260在資料之寫入時基於寫入資料生成同位(parity)，在讀出時自同位生成校正子(syndrome)而檢測錯誤，且修正該錯誤。再者，CPU230亦可具有ECC電路260之功能。
內置記憶體220，例如為DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等之半導體記憶體，作為CPU230之作業區域使用。且內置記憶體220保持用以管理NAND型快閃記憶體100之韌體或各種管理表格等。
1.1.2 關於半導體記憶裝置之構成
接著，對半導體記憶裝置100之構成進行說明。
1.1.2.1 關於半導體記憶裝置之整體構成
圖2係本實施形態之NAND型快閃記憶體100之方塊圖。如圖所示般NAND型快閃記憶體100具備核心部110、輸入輸出部130、及周邊電路140。
核心部110具備記憶胞陣列111、列解碼器112、及感測放大器113。
記憶胞陣列111具備作為非揮發性之記憶胞之集合之複數個(例如N個)區塊BLK(BLK0、BLK1、BLK2、...)。同一區塊BLK內之資料一併消去。區塊BLK之各者具備作為記憶胞串聯連接之NAND串114之集合之複數個(例如M個)串單元SU(SU0、SU1、SU2、...)。記憶胞陣列111內之區塊數及區塊內之記憶體組數為任意。
列解碼器112對自控制器200接收之區塊位址BA解碼，選擇對應之區塊BLK，進而對後述之字元線或選擇閘極線施加特定之電壓。
感測放大器113，在資料之讀出時，感測、放大自記憶胞讀出之資料。且，根據需要將讀出資料向控制器200輸出。又在資料之寫入時，將自控制器200接收之寫入資料傳送至記憶胞。向記憶胞陣列111之資料之讀出及寫入，以複數個記憶胞單位進行，該單位成為頁。
輸入輸出部130擔負與控制器200之間之經由NAND匯流排之各者指令或資料之收發。
周邊電路140具備序列發生器141、電荷泵142、暫存器143、及驅動器144。
驅動器144將資料之寫入、讀出、及消去所需之電壓供給至列解碼器112或感測放大器113。該電壓施加於記憶胞陣列111內之各種配線。電荷泵142對自外部給與之電源電壓升壓，將需要之電壓供給至驅動器144。暫存器143保持各種信號。例如，保持資料之寫入或消去動作之狀態，藉此通知控制器動作是否正常完成。序列發生器141控制NAND型快閃記憶體100整體之動作。
1.1.2.2 關於記憶胞陣列111
接著，對上述記憶胞陣列111之構成之詳情進行說明。圖3係區塊BLK0之電路圖。其他之區塊BLK亦具有相同之構成。
如圖所示般，區塊BLK0包含複數個串單元SU。又各個串單元SU包含複數個(在本例中為L個)NAND串114。
NAND串114之各者包含例如8個記憶胞電晶體MT(MT0~MT7)、選擇電晶體ST1、ST2、及後閘極電晶體BT。記憶胞電晶體MT具備包含控制閘極與電荷聚積層之積層閘極，非揮發地保持資料。再者，記憶胞電晶體MT之個數並不限於8個，亦可為16個或32個、64個、128個，其數量並非受限制者。後閘極電晶體BT亦與記憶胞電晶體MT相同，具備包含控制閘極與電荷聚積層之積層閘極。然而後閘極電晶體BT並非用以保持資料者，在資料之寫入及消去時僅作為電流路徑發揮功能。記憶胞電晶體MT及後閘極電晶體BT，於選擇電晶體ST1、ST2間，以其電流路徑串聯連接之方式配置。再者後閘極電晶體BT設置於記憶胞電晶體MT3與MT4之間。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。
串單元SU0~SU(M-1)之各者之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGS0~SGS(M-1)，選擇電晶體ST2之閘極分別共 通連接於選擇閘極線SGS0~SGS(M-1)。與此相對位於同一區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極分別共通連接於字元線WL0~WL7，後閘極電晶體BT之控制閘極共通連接於後閘極線BG(在區塊BLK0~BLK(N-1)中，分別為BG0~BG(N-1))。
即，相對於字元線WL0~WL7及後閘極線BG在同一區塊BLK0內之複數個串單元SU間共通連接，選擇閘極線SGD、SGS，在同一區塊BLK0內亦針對每個串單元SU獨立。
又，在記憶胞陣列110內配置為矩陣狀之NAND串114中位於同一行之NAND串114之選擇電晶體ST1之電流路徑之另一端共通連接於任一位元線BL。即位元線BL共通連接同一區塊BLK內之複數個NAND串114，再者在複數個區塊BLK間共通連接NAND串114。又選擇電晶體ST2之電流路徑之另一端連接於任一源極線SL。源極線SL，例如在複數個串單元SU間，共通連接NAND串114。
如上述般，位於同一區塊BLK內之記憶胞電晶體MT之資料一併消去。與此相對資料之讀出及寫入，對任一區塊BLK之任一串單元SU之共通連接於任一字元線WL之複數個記憶胞電晶體MT，一併消去。該單位成為「頁」。
在上述構成之記憶胞陣列111中，記憶胞電晶體MT、選擇電晶體ST1、ST2、及後閘極電晶體BT三維積層於半導體基板上方。作為一例，於半導體基板上例如形成感測放大器模組11等之周邊電路之一部分，於該周邊電路之上方形成記憶胞陣列111。
對於記憶胞陣列111之構成，例如，記載於稱為“三維積層非揮發性半導體記憶體”之於2009年3月19日申請之美國專利申請案12/407,403號中。又，記載於稱為“三維積層非揮發性半導體記憶體”之於2009年3月18日申請之美國專利申請案12/406,524號、稱為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日申請之美國專 利申請案12/679,991號、稱為“半導體記憶體及其製造方法”之於2009年3月23日申請之美國專利申請案12/532,030號中。該等之專利申請，其整體以引用之方式併入本案說明書中。
1.1.2.3 關於感測放大器113
接著對感測放大器113進行說明。感測發生器113在每根位元線中具備感測放大器單元SAU。圖4係感測放大器單元SAU之電路圖。
如圖所示般感測放大器單元SAU具備感測放大器SA及閂鎖電路SDL。再者，在各個記憶胞電晶體保持2位元以上之資料時等，設置2個以上之閂鎖電路。
感測放大器部SA感測、放大位元線BL中讀出之資料，又根據閂鎖電路SDL保持之資料對位元線BL施加電壓。即感測放大器部SA為直接控制位元線BL之模組。閂鎖電路SDL暫時保持資料。閂鎖電路SDL，在資料之寫入時，保持經由輸入輸出電路130自控制器200接收之寫入資料。在資料之讀出時，保持以感測放大器部SA感測、放大之資料，且經由輸入輸出電路130向控制器200發送。
如圖4所示般感測放大器部SA具備高耐壓n通道MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體10、低耐壓n通道MOS電晶體11~18、低耐壓p通道MOS電晶體19、及電容器元件20。
電晶體10，閘極中施加有信號BLS，電流路徑之一端連接於對應之位元線BL。電晶體11，電流路徑之一端連接於電晶體10之電流路徑之另一端，閘極中施加有信號BLC，電流路徑之另一端連接於節點SCOM。電晶體11為用以將對應之位元線BL箝位為根據信號BLC之電位者。
電晶體15，電流路徑之一端連接於節點SCOM，另一端連接於節點SRCGND(例如0V)，閘極連接於節點INV_S。電晶體12，電流路徑之一端連接於節點SCOM，另一端連接於節點SSRC，閘極中輸入有 控制信號BLX。電晶體19，電流路徑之一端連接於節點SSRC，另一端中給與有電源電壓VDDSA，閘極連接於節點INV_S。電晶體13，電流路徑之一端連接於節點SCOM，另一端連接於節點SEN，閘極中輸入有控制信號XXL。電晶體14，電流路徑之一端連接於節點SSRC，另一端連接於節點SEN，閘極中輸入有控制信號HLL。
電晶體17，電流路徑之一端接地，閘極連接於節點SEN。電晶體18，電流路徑之一端連接於電晶體17之電流路徑之另一端，另一端連接於匯流排LBUS，閘極中輸入有控制信號STB。電晶體16，電流路徑之一端連接於節點SEN，另一端連接於匯流排LBUS，閘極中輸入有控制信號BLQ。電容器元件20，一側電極連接於節點SEN，另一側電極中輸入有時脈CLK。
接著，對讀出時之感測放大器部SA之動作簡單說明。首先，信號BLS、BLC、BLX設為“H”位準，節點INV_S設為“L”位準，位元線預充電為特定之電位Vbl。又，藉由信號HLL設為“H”位準對電容器元件20充電，從而節點SEN之電位上升。
其後，信號HLL設為“L”位準，信號XXL設為“H”位準，進行資料感測。即，若選擇胞成為接通狀態而胞電流自位元線BL流向源極線SL，則節點SEN放電，從而節點SEN之電位下降。另一方面，若選擇胞為斷開狀態，則節點SEN不放電，大致維持當初之電位。
且，信號STB設為“H”位準，選通資料。即，讀出資料傳送至閂鎖電路SDL。具體而言，若節點SEN之電位為“H”位準，則電晶體17為接通狀態，經由節點LBUS“L”位準傳送至閂鎖電路SDL。另一方面，若節點SEN之電位下降，則電晶體17設為斷開狀態，節點LBUS維持初始狀態之“H”位準。因此閂鎖電路SDL維持保持“H”位準之復位狀態。
1.2 關於ROM熔斷器
接著，對本實施形態之NAND型快閃記憶體100之ROM(Read Only Memory：唯讀記憶體)熔斷器進行說明。
所謂ROM熔斷器，為保持NAND型快閃記憶體100固有之資訊，禁止來自外部之存取之區域。於圖5中顯示ROM熔斷器區域之概念圖。
如圖所示般在本例中，區塊BLK0作為ROM熔斷器區塊使用，該中之例如頁PG18及PG74作為ROM熔斷器區域使用。且在ROM熔斷器區域中，例如儲存不良區塊資訊BBLK、行冗餘資訊CRD、及修整資訊TRIM。
不良區塊資訊BBLK係關於不良區塊(設為不可使用之區塊)之資訊，例如包含不良區塊之區塊位址。行冗餘資訊CRD係不良行(包含不良位元線及感測放大器不良等之行)之置換資訊，例如包含不良行與置換該行之正常行之行位址。修整資訊TRIM係用以預先預測晶片間或製造批次間之製造不均一，對每個晶片或每個製造批次將電壓之設定等設為最佳化之資訊。匯總該等之資訊稱為ROM熔斷器資訊。
ROM熔斷器資訊儲存於頁PG18及頁PG74，該等之頁PG18及PG74保持相同之ROM熔斷器資訊。
圖6係更具體地顯示ROM熔斷器區塊BLK0之構成者。在圖中顯示如下情形，即，區塊BLK0內之串單元SU含有12個，各串單元SU之字元線根數為8根，進而各記憶胞電晶體MT保持1位元資料。
如圖所示般，頁PG18為在串單元SU2中連接於字元線WL2之記憶胞電晶體MT之集合。又，頁PG74為在串單元SU9中連接於字元線WL2之記憶胞電晶體MT之集合。即，作為ROM熔斷器區域使用之2頁PG18及PG74為分配於同一字元線WL2之頁。
字元線WL在位於同一區塊內之串單元SU0~SU11中被共通使用。因此，字元線WL2中除頁PG18及頁PG74外，還分配有頁PG2、 PG10、PG90等。於該等之頁中，亦可與頁PG18及PG74相同地寫入ROM熔斷器資訊，又亦可於分配至字元線WL2之12個之全部之頁中寫入相同之ROM熔斷器資訊。
再者，上述說明之字元線WL與頁PG之關係僅為一例。例如在記憶胞電晶體MT保持2位元資料之情形下，對每1根字元線，分配相當於2位元資料之上位位元及下位位元之上位頁與下位頁此2頁。因此，1區塊內之頁數成為上述之情形之2倍之數量，作為ROM熔斷器區域使用之頁PG亦有與圖6不同之情形。記憶胞電晶體MT保持3位元以上之資料之情形亦相同。
ROM熔斷器資訊之寫入在NAND型快閃記憶體100之出貨前之測試時進行。圖7係利用測試器進行之NAND型快閃記憶體100之測試方法之流程圖。
如圖所示般測試器對於NAND型快閃記憶體100，執行各種測試(步驟S10)。該等之測試中包含確認例如配線間之短路不良之有無或斷路不良之有無之測試。利用該測試，特定包含於NAND型快閃記憶體100之不良。
接著，測試器基於步驟S10中獲得之測試結果，將不良資訊登錄於測試器內之記憶體(步驟S11)。更具體而言，測試器將即使使用ECC修正或冗餘技術仍無法實現正常之動作之區塊作為不良區塊登錄於測試器。又，在使用冗餘技術可恢復不良行之情形下，將該等之不良行及恢復其之行冗餘登錄於測試器。
最後測試器將步驟S11中獲得之不良資訊作為ROM熔斷器資訊寫入任一區塊(步驟S12)。本例之情形，如圖5及圖6中說明般，於ROM熔斷器區塊之至少2頁PG18及PG74中，寫入相同之ROM熔斷器資訊。該寫入動作既可1頁1頁進行，或亦可2頁同時進行。在2頁同時進行時，例如在圖6之例中，同時選擇選擇閘極線SGD2及SGD9。在該 狀態下，對字元線WL2施加編程電壓。當然，如上所述般，在圖6之例中亦可於分配至字元線WL2之12頁全部中寫入相同之ROM熔斷器資訊。該情形，例如既可同時選擇選擇閘極線SGD1~SGD11之全部，亦可依次選擇。
1.3 關於NAND型快閃記憶體100之動作
接著，對NAND型快閃記憶體100之電源剛接通後之動作，使用圖8進行說明。圖8係顯示NAND型快閃記憶體100之動作之流程圖。
如圖所示般NAND型快閃記憶體100，藉由利用控制器200接通電源而起動(步驟S20)。在起動之NAND型快閃記憶體100中，不接收來自控制器200之命令，而利用序列發生器141執行引導順序(boot sequence)。
即序列發生器141自ROM熔斷器讀出資料(步驟S21：電源接通讀出(POR))。如圖5及圖6中說明般，ROM熔斷器包含2頁PG18及PG74。因此序列發生器141自該2頁PG18及PG74讀出ROM熔斷器資訊。
且序列發生器141將讀出之ROM熔斷器資訊儲存於暫存器143(步驟S22)。
對上述步驟S21之詳情，使用圖9進行說明。圖9係讀出ROM熔斷器資訊時之各種配線及控制信號之時序圖。該讀出動作例如藉由序列發生器141控制控制信號而執行。
如圖所示般，於時刻t0序列發生器141對寫入有ROM熔斷器資訊之串單元SU之選擇閘極線SGD施加“H”位準(VSG：例如4.3V)，對其他之選擇閘極線SGD施加“L”位準(VBB：例如負電壓)。在圖5及圖6之例中，對選擇閘極線SGD2及SGD9給與“H”位準。進而，序列發生器141，對選擇字元線施加電壓VCGRV，對非選擇字元線施加電壓VREAD。電壓VCGRV為根據讀出對象資料之值，記憶胞電晶體保持 1位元資料之情形例如為VCGRV=0V。電壓VREAD為無關於保持資料而使記憶胞電晶體接通之電壓。在圖5及圖6之例中，對字元線WL2給與VCGRV，對其他之字元線WL0、WL1、及WL3~WL7施加VREAD。再者，對後閘極線BG亦施加“H”位準。進而序列發生器141，對寫入有信號ROM熔斷器資訊之串單元SU之選擇閘極線SGS施加“H”位準(VSG)，對其他之選擇閘極線SGS施加“L”位準(VBB)。在圖5及圖6之例中，對選擇閘極線SGS2及SGS9給與“H”位準。
接著序列發生器141，於時刻t1開始位元線BL之預充電。即序列發生器141，將信號BLS、BLC、及BLX設為“H”位準，將節點INV_S設為“L”位準。藉此，位元線BL預充電為電壓Vbl(例如0.7V)。再者，將信號HLL設為“H”位準，對節點SEN充電。
又，根據ROM熔斷器資訊，胞電流Icell自位元線BL流向源極線SL。即，若連接於選擇字元線之記憶胞電晶體(選擇胞)之保持資料為“1”，即若選擇胞接通，則胞電流Icell自位元線BL流向源極線SL。另一方面，若保持資料為“0”，選擇胞斷開，則胞電流Icell不流動，僅較小之斷開電流Ioff流動。
此處，1根位元線BL中流動之胞電流Icell之大小，例如如圖9所示般大致分類為4個值Icell1、Icell2、Icell3、及Icell4。電流之大小為Icell1>Icell2>Icell3>Icell4。
電流Icell1，連接於1根位元線BL之2個選擇胞均保持“1”資料，NAND串114之電流路徑中無斷路不良，且至少任意一方之NAND串114在電流易流動之位元線中流動。
電流Icell2，連接於1根位元線BL之2個選擇胞均保持“1”資料，NAND串114之電流路徑中無斷路不良，且2個NAND串114在電流平均流動之位元線中流動。
電流Icell3，連接於1根位元線BL之2個選擇胞均保持“1”資料， NAND串114之電流路徑中無斷路不良，且2個NAND串114在電流難以流動之位元線中流動。或電流Ice113，連接於1根位元線BL之2個選擇胞均保持“1”資料，包含任意一方之選擇胞之NAND串114之電流路徑中存在斷路不良，且另一方之NAND串114在電流易流動之位元線中流動。
電流Icell4，連接於1根位元線BL之2個選擇胞均保持“1”資料，包含任意一方之選擇胞之NAND串114之電流路徑中存在斷路不良，且另一方之NAND串在電流平均流動之位元線中流動。
以下為了說明之簡單化，作為簡單之例列舉胞電流Icell1~Icell4分別在位元線BL1~BL4中流動之情形進行說明。
接著序列發生器141，將信號HLL設為“L”位準，將信號XXL設為“H”位準。藉此，感測讀出資料。即，在對應選擇胞接通之位元線BL之感測放大器部SA中，利用胞電流Icell節點SEN放電。何種程度放電，依存於胞電流Icell之大小。另一方面，若選擇胞斷開，則節點SEN之電位保持較高之狀態。
接著序列發生器141選通資料。即，於圖9之時刻t2，序列發生器141將信號STB設為“H”位準。於是，電晶體18接通，根據電晶體17接通或斷開之資料，經由匯流排LBUS傳送至閂鎖電路SDL。即，若節點SEN充分放電，則電晶體17成為斷開狀態，節點LBUS維持初始狀態之“H”位準。另一方面，若節點SEN未充分放電，則電晶體17成為接通狀態，對節點LBUS輸出“L”位準。
且序列發生器141，於時刻t3將信號STB設為“L”位準，且鎖定有胞電流Icell1流動之位元線BL。換言之，於時刻t2將電晶體17接通之位元線BL之電位例如固定為與源極線SL同電位(例如0V)。且，關於該位元線BL之資料，以時刻t2之選通確定。在本例中，位元線BL1固定為0V，其他之位元線BL2~BL4繼續預充電。
對於其他之位元線BL，進而重複感測動作。即，於自時刻t3經過特定之期間之時刻t4序列發生器141再次將信號STB設為“H”位準。且於時刻t5，鎖定有胞電流Icell2流動之位元線BL。在本例中，鎖定位元線BL2。且，關於該位元線BL2之資料，以時刻t4之選通確定。其他之位元線BL3及BL4繼續預充電。
序列發生器141，進而重複感測動作。即，於自時刻t5經過特定之期間之時刻t6，再次將信號STB設為“H”位準。且在時刻t7，鎖定有胞電流Icell3流動之位元線BL。在本例中，鎖定位元線BL3。且，關於該位元線BL3之資料，以時刻t6之選通確定。剩餘之位元線BL4繼續預充電。
序列發生器141，進而重複感測動作。即，於自時刻t7經過特定之期間之時刻t8，再次將信號STB設為“H”位準。這是1次讀出動作之最後之選通動作。藉此，選通有胞電流Icell4流動之位元線BL4。
其後，藉由序列發生器141進行回覆動作，各配線例如復位為0V。
1.4 本實施形態之效果
根據本實施形態之構成，可提高NAND型快閃記憶體之動作可靠性。對於本效果，以下進行說明。
在記憶胞三維積層之NAND型快閃記憶體中，易產生記憶體孔之斷路不良(以下，稱為MH open不良)。首先對該點簡單說明。圖10係顯示三維積層型NAND型快閃記憶體之記憶胞陣列之一構成例之立體圖。
如圖所示般，於半導體基板40之上方形成後閘極線41，於後閘極線41之上方，形成字元線層43a~43d，進而於字元線層43d之上方形成選擇閘極線層47a及47b。且，以貫通該等之導電層43a~43d、47a、及47b之方式，形成作為NAND串114之電流路徑發揮功能之半 導體層46、50a、50b、及52。雖未圖示，但閘極絕緣膜或區塊絕緣膜等，包圍半導體層46、50a、及50b之周圍而形成。該半導體層46、50a、50b、及52，整體上呈U字型，接觸其兩端，形成源極線層51及位元線層53。
參照圖11及圖12說明本構成之記憶胞陣列中易產生MH open不良之理由。圖11及圖12顯示記憶胞陣列之製造工序之一部分。
首先如圖11所示般，於半導體基板40上形成感測放大器等之周邊電路後，覆蓋周邊電路形成層間絕緣膜42。其後，於層間絕緣膜46上形成後閘極線層41及半導體層46b。進而，於後閘極線層41及半導體層46b上，交替形成層間絕緣膜44及半導體層43a~43d。
接著如圖12所示般，形成貫通層間絕緣膜44及半導體層43a~43d到達半導體層46b之孔(記憶體孔)。該記憶體孔，於側壁形成電荷聚積層、區塊層、及閘極絕緣膜，其後，利用半導體層46a嵌入。
然而，半導體層43a~43d之層數越增多，記憶體孔越深。於是，難以將記憶體孔形成為到達半導體層46b之深度。在圖13中顯示該情形之情況。圖13係顯示於記憶體孔內嵌入半導體層46a時之情況。如圖所示般，若記憶體孔未到達半導體層46a，則半導體層46a與46b分離。這就是MH open不良。
若產生MH open，則無論記憶胞電晶體之保持資料如何，NAND串114中均無胞電流流動。因此，由於感測放大器部SA之節點SEN未放電，故讀出資料始終判斷為“0”資料(閾值較高，記憶胞電晶體斷開之狀態)。
這在寫入動作時之驗證中亦相同。即，在對資料進行編程後之驗證動作時，由於記憶胞電晶體始終判斷為斷開狀態，故無論記憶胞電晶體之狀態如何，均一定通過驗證。即，對於即使本來之寫入資料為“0”，因不良仍不寫入資料，從而其閾值未達到相當於“0”資料之值 之記憶胞電晶體(program-failed bit(編程失敗位元))，亦判斷為正確寫入有“0”資料。當然，自此種記憶胞電晶體，讀出錯誤資料。
該點，若為本實施形態，則如圖5及圖6中說明般，將ROM熔斷器資訊寫入複數個串單元SU(例如SU2及SU9)。且在電源接通讀出時，自該複數個串單元SU2及SU9同時讀出ROM熔斷器資訊。因此，即使任意一方之串單元SU中含有MH open不良，若另一方中未含有MH open不良，則仍可讀出正確之資料。在圖14中顯示該情況。圖14係記憶胞陣列之電路圖，且係特別著眼於1根位元線者。
如圖所示般，選擇選擇閘極線SGD2及SGS2、以及SGD9及SGS9，自串單元SU2及SU9同時讀出ROM熔斷器資訊。圖中之箭頭，顯示資料自選擇胞讀出至感測放大器之情況。例如，即使暫時串單元SU2中有MH open不良，若串單元SU9中無MH open不良，則胞電流仍自位元線通過串單元SU9之電流路徑流入源極線SL。
因此，即使有MH open不良，仍可實現正確之資料之讀出。尤其ROM熔斷器資訊為用以NAND型快閃記憶體100動作之必需不可缺少之資訊。進而，ROM熔斷器資訊，基本不會輸出至NAND型快閃記憶體100之外部，從而無法以控制器200進行ECC修正。因此，在NAND型快閃記憶體100中進行正確之寫入及讀出之必要性極高。在該點上，根據本實施形態，亦可提高記憶體系統1之動作可靠性。
又在本實施形態中，如圖9中說明般，在ROM熔斷器資訊之讀出時，複數次執行感測動作及選通動作。該次數較ROM熔斷器資訊以外之通常資料之讀出時多。藉此，可減少NAND型快閃記憶體100之消耗電流。
若進一步具體說明，則如圖9中說明般，在本實施形態中，位元線電流，在每1根位元線BL中可由複數個串單元SU(SU2及SU9)驅動。因此，與由1個串單元SU驅動之通常資料讀出時相比，有消耗電 流變大之可能性。
該點，若為本實施形態之方法，則增加感測及選通次數，且提前鎖定電流特別大之位元線BL。該時點，例如較通常資料讀出時(POR以外之讀出)之最初之鎖定時點早。且依次自電流較大之位元線鎖定。
藉此，縮短大電流在位元線中流動之期間，從而可抑制消耗電流之增大。
再者，在圖9之例中雖選擇串單元SU2與SU9，但在POR時fail(失敗)之情形下，可更改同時選擇之串單元再次進行ROM熔斷器資訊之讀出(例如在圖6之例中，同時選擇串單元SU4及SU9讀出ROM熔斷器)。或，具備複數個平面(記憶胞陣列及感測放大器之組)之構成之情形，在其他平面中，亦可相同地選擇複數個串單元讀出ROM熔斷器資訊。此時，既可與fail之POR相同自串單元(在圖6之例中為串單元SU2及SU9)讀出ROM熔斷器資訊，或亦可自其他之串單元讀出。此點在下述中將說明之第2、第3實施形態中亦相同。
2. 第2實施形態
接著，對第2實施形態之半導體記憶裝置、控制器、及記憶體系統進行說明。本實施形態為在第1實施形態中，並不對於複數個ROM熔斷器區域同時執行讀出，而依次執行者。以下，僅對與第1實施形態不同之點進行說明。
2.1 關於NAND型快閃記憶體100之動作
對本實施形態之NAND型快閃記憶體100之電源剛接通後之動作，使用圖15進行說明。圖15係顯示NAND型快閃記憶體100之動作之流程圖。
如圖所示般NAND型快閃記憶體100，藉由利用控制器200接通電源而起動(步驟S20)。如第1實施形態中說明般，在起動之NAND型快 閃記憶體100中，不接收來自控制器200之命令，而利用序列發生器141執行引導順序。
即序列發生器141自ROM熔斷器讀出資料(POR)。此時，序列發生器141選擇作為ROM熔斷器區域之複數頁中之任一頁(第1串單元)，讀出資料(步驟S30)。且另一方之頁(第2串單元)設為非選擇。
且序列發生器141對選擇胞接通之位元線BL確定資料，鎖定該位元線(步驟S31)。
接著序列發生器141，對在步驟S30及S31中選擇胞斷開之位元線BL(未鎖定之位元線BL)，進行第2次讀出。在第2次讀出中，選擇第2串單元(步驟S32)。
且，根據步驟S32之結果，確定關於作為第2次之讀出對象之位元線之資料(步驟S33)。
其後序列發生器141將第2次之讀出動作中獲得之ROM熔斷器資訊儲存於暫存器143(步驟S34)。
對於上述步驟S30~S32之詳情，使用圖16進行說明。圖16係讀出ROM熔斷器資訊時之各種配線及控制信號之時序圖，對應第1實施形態之圖9。在以下之說明中，對如圖5及圖6所示般自串單元SU2及SU9讀出ROM熔斷器資訊之情形進行說明。
如圖所示般序列發生器141，首先於時刻t0將選擇閘極線SGD2設為“H”位準。包含選擇閘極線SGD9之其他之選擇閘極線SGD全部設為“L”位準。又序列發生器141，於時刻t0將選擇閘極線SGS2設為“H”位準。包含選擇閘極線SGS9之其他之選擇閘極線SGS全部設為“L”位準。且在時刻t1開始位元線之預充電。該結果，ROM熔斷器資訊自串SU2讀出至位元線BL。此時位元線BL中流動之胞電流Icell_1st之大小，依存於串SU2內之記憶胞電晶體之保持資料、不良之有無、及記憶胞電晶體之電流之流動難易度。
若胞電流Icell_1st足夠大，感測放大器部SA之電晶體17成為接通狀態，則鎖定該位元線BL(時刻t3)。對於未鎖定之位元線BL，執行第2次之讀出時。即，序列發生器141，首先於時刻t4將選擇閘極線SGD9設為“H”位準，將其他之選擇閘極線SGD全部設為“L”位準。進而序列發生器141，將選擇閘極線SGS9設為“H”位準，將其他之選擇閘極線SGS全部設為“L”位準。該結果，ROM熔斷器資訊自串SU9讀出至位元線BL。此時位元線BL中流動之胞電流Icell_2nd，依存於串SU9內之記憶胞電晶體之保持資料、不良之有無、及記憶胞電晶體之電流之流動難易度。且，執行第2次選通(時刻t5)。
2.2 本實施形態之效果
若為本實施形態之構成，則首先自保持相同ROM熔斷器資訊之複數頁中之一方之頁進行讀出，鎖定判定為“1”資料之位元線後，自其他之頁讀出ROM熔斷器資訊。換言之，本實施形態可以說是錯開在第1實施形態中確定選擇閘極線SGD、SGS之時點者。
即使為本構成，仍可自複數頁之任一者正確讀出ROM熔斷器資訊。又根據本構成，可防止電流同時在複數個NAND串114中流動，從而可抑制位元線電流之增大。
再者，在圖16所示之例中，在第2次之讀出時選擇閘極線SGD2及SGS2雖設為非選擇狀態，但亦可設為選擇狀態。在該情形下，無需選擇閘極線SGD2及SGS2之切換動作，從而可將動作高速化。
3. 第3實施形態
接著，對第3實施形態之半導體記憶裝置、控制器、及記憶體系統進行說明。本實施形態為在上述第1、第2實施形態中，遍及複數個區塊儲存ROM熔斷器資訊者。以下，僅對與第1、第2實施形態不同之點進行說明。
3.1 關於ROM熔斷器
圖17係本實施形態之ROM熔斷器區域之概念圖。如圖所示般在本例中，區塊BLK0及BLK1作為ROM熔斷器區塊使用，各區塊BLK0及BLK1之頁PG18作為ROM熔斷器區域使用。
當然，如第1實施形態中說明般，亦可於分配至與頁PG18相同之字元線WL之其他之頁中寫入ROM熔斷器資訊。或，作為ROM熔斷器區域分配之字元線WL，在區塊BLK中可與在區塊BLK1中不同。
圖18係ROM熔斷器資訊讀出時之記憶胞陣列111之電路圖，僅特別顯示對應1根位元線之構成。如圖所示般在本實施形態中，根據序列發生器141之命令列解碼器112，選擇區塊BLK0之選擇閘極線SGD2及SGS2與區塊BLK1之選擇閘極線SGD2及SGS2。位元線BL由於在區塊BLK0與BLK1中共用，故對該位元線BL，自該2個區塊BLK0與BLK1讀出至ROM熔斷器。
具體之讀出方法，如第1實施形態般，可自2個區塊BLK0及BLK1同時讀出資料。或如第2實施形態般，可首先自區塊BLK0及BLK1之任意一方讀出資料，接著自另一方讀出。
3.2 本實施形態之效果
MH open不良可能有具有場所依存性之情形。例如，因製造時之矽晶圓內之溫度不均或熱引起之晶圓之彎曲之影響，有記憶體孔之斷路不良集中於某區域之情形。
該點，若為本實施形態之構成，則ROM熔斷器資訊寫入複數個區塊。即，在記憶胞陣列111內於位置上分離之場所設置複數個ROM熔斷器區域。因此，即使為一方之ROM熔斷器資訊(例如圖17之BLK0之頁PG18)無法讀出之情形，仍可提高可正確讀出另一方之ROM熔斷器資訊(例如圖17之BLK1之頁PG18)之可能性。
因此，與第1、第2實施形態相比可進一步提高NAND型快閃記憶體之動作可靠性。
再者，在本實施形態中對如圖17所示般在區塊BLK0與區塊BLK1 中，於相同頁PG18(相同字元線WL2)中寫入ROM熔斷器資訊之情形進行說明。然而，亦可寫入不同之頁(不同之字元線)。
4. 第4實施形態
接著，對第4實施形態之半導體記憶裝置、控制器、及記憶體系統進行說明。在上述第1至第3實施形態中，對將使用複數頁之資料寫入及讀出方法應用於ROM熔斷器資訊之情形進行說明。然而本方式，不僅可應用於ROM熔斷器資訊，亦可應用於通常之資料。本實施形態係關於此種情形者。以下，僅對與第1至第3實施形態不同之點進行說明。
4.1 關於旗標資訊
圖19係保持於NAND型快閃記憶體100之表格，該表格保持旗標資訊。旗標資訊係表示各區塊BLK之MH open不良之多寡之資訊，在圖19之例中，“0”表示MH open不良較少，“1”表示較多。在圖19之例中，可知區塊BLK1及BLK2中MH open不良較多。
該表格，例如在出貨前之測試中，利用測試器製作。即測試器對於NAND型快閃記憶體100進行MH open不良測試，若其數量為一定值以上，則樹立旗標。且，將製作之表格寫入NAND型快閃記憶體100之記憶胞陣列111之任一者之區域。本表格既可作為ROM熔斷器資訊之一部分寫入ROM熔斷器區域，亦可寫入ROM熔斷器區域以外之通常區域。然而，本表格宜禁止來自主機之存取，進而禁止覆寫。
4.2 關於記憶體系統之動作
接著，對本實施形態之記憶體系統1之動作，使用圖20進行說明。圖20係顯示自NAND型快閃記憶體100之電源剛接通後至基於主機機器300之請求控制器200對NAND型快閃記憶體100進行存取之動作之流程圖。
如圖所示般NAND型快閃記憶體100，在電源接通後馬上進行電 源接通讀出，且自記憶胞陣列111讀出ROM熔斷器資訊並儲存於暫存器143(步驟S40)。又NAND型快閃記憶體100，自記憶胞陣列111讀出旗標資訊，且將此向控制器200發送(步驟S41)。如上所述般，在將旗標資訊儲存於ROM熔斷器區域之情形下，旗標資訊在步驟S40中讀出。
控制器200，將自NAND型快閃記憶體100接收之旗標資訊，例如保持於內置記憶體240(步驟S42)。且，基於旗標資訊管理區塊BLK。其後，若接收來自主機機器300之存取指令(寫入存取或讀出存取)(步驟S43)，則控制器200之CPU230確認內置記憶體220之旗標資訊(步驟S44)。即CPU230確認應該存取之區塊BLK中是否樹立有旗標。
若未樹立有旗標，即若為MH open不良較少之區塊(步驟S45，NO)，則CPU230發出第1指令(步驟S46)。第1指令為通常之寫入指令及讀出指令，為指定串單元SU而發出之位址僅為1個。
若樹立有旗標，即若為MH open不良較多之區塊(步驟S45，YES)，則CPU230發出第2指令(步驟S48)。第2指令為用以執行如第1至第3實施形態中說明般之寫入或讀出之指令，發出指定2個串單元SU之位址。
接收第1指令之NAND型快閃記憶體100，根據序列發生器141之命令，執行通常之寫入或讀出(步驟S47)。即，根據自控制器200接收之位址，在任意1個串單元SU中，執行以頁單位之寫入或讀出。
另一方面，接收第2指令之NAND型快閃記憶體100，根據序列發生器141之命令，執行第1至第3實施形態中說明之寫入或讀出(步驟S49)。即，對於以自控制器200接收之2個位址指定之2個串單元SU，執行以頁單位之寫入或讀出。寫入動作之情形，對於不同之串單元SU之2頁對相同資料進行編程，又對於該2頁執行驗證。編程及驗證，可2頁同時進行。該情形，如第1實施形態中說明般，同時選擇2 根選擇閘極線SGD。或對於2頁之編程及驗證，可1頁1頁進行。該情形，如第2實施形態中說明般，依次選擇2根選擇閘極線SGD(及SGS)。當然，亦可如第3實施形態中說明般，寫入有相同資料之2頁位於不同之區塊BLK內。
4.3 本實施形態之效果
如上所述般，第1至第3實施形態亦可應用於通常資料之寫入及讀出。
該情形，控制器200，基於旗標資訊管理區塊BLK。此時使用之旗標資訊，並非必須限於圖19之表格所示之資訊，例如亦可為MH open不良較多之區塊BLK之區塊位址等，若為可指定MH open不良較多之區塊BLK之資訊則非受限制者。
且控制器200，在於MH open不良較多之區塊BLK中寫入資料時，對2頁寫入相同資料。因此控制器200將MH open不良較多之區塊BLK作為具有並非如此之區塊BLK之一半之容量者管理。
通常，某區塊BLK含有之MH open不良數為一定以上之情形，該區塊BLK登錄於不良區塊。然而若為本實施形態，則藉由使2頁保持相同資料，容量雖為一半，但可不登錄於不良區塊而設為可使用之區塊。
另在本實施形態中，顯示控制器200發出2種指令，進而在發出第2指令之情形(步驟S48)下，控制器200發出用以指定2頁之2個位址之例。作為發出2個位址之例，控制器200，例如圖3所示之記憶胞陣列之情形，將1區塊BLK之有效頁數辨識為4頁，且將字元線WL0~WL3與字元線WL4~WL7分別作為一組進行管理。且，在於字元線WLi(i為0~3之自然數)中寫入資料時，發出相當於該字元線WLi之位址與相當於字元線WL(i+4)之位址。即，在對字元線WL0進行存取時，亦同時對字元線WL4進行存取。
作為另一方法，可將控制器200發行之指令及位址設為1種類。在圖21中顯示該例。圖21係顯示NAND型快閃記憶體100及控制器200之動作之流程圖。
如圖所示般控制器200，在步驟S44之後，若未樹立有旗標(步驟S45，NO)，即若存取對象區塊為MH open不良較少之區塊，則發行相當於字元線WL0~WL7之任一者之位址(步驟S50)。另一方面，若樹立有旗標(步驟S45，YES)，即若存取對象區塊為MH open不良較多之區塊，則發行相當於字元線WL0~WL3之任一者之位址(步驟S51)。該情形，不發行相當於字元線WL4~WL7之位址。且控制器200，與步驟S50或S51中發行之位址一同向NAND型快閃記憶體100發行寫入指令或讀出指令(步驟S52)。
接收指令之NAND型快閃記憶體100，確認暫存器143中保持之旗標資訊(步驟S53)。且，若接收之位址為對應MH open不良較少之區塊者(步驟S54，NO)，則進行通常之寫入(步驟S47)。即，NAND型快閃記憶體100之序列發生器141，於對應接收之位址之頁中寫入資料，或自該頁讀出資料。
另一方面，若接收之位址為對應MH open不良較多之區塊者(步驟S54，YES)，則序列發生器141，執行向與對應於接收之位址之字元線WLi對應之頁及向對應WL(i+3)之頁之寫入或讀出(步驟S49)。此時，例如序列發生器141，可發行對應WL(i+3)之頁位址。
根據本方法，與圖20之情形相比可減輕控制器200之負載。當然，並不限於圖20及圖21中說明之方法，可適當選擇利用控制器200之控制方法。
又在圖19中，以區塊單位記錄MH open不良之狀態。然而，亦可以串單元單位而非區塊單位進行記錄。且本實施形態，亦可以串單元單位而非區塊單位實施。即控制器可根據旗標資訊掌握MH open不良 較多之串單元，且基於該資訊對NAND型快閃記憶體進行存取。當然，亦可保持串單元位址取代旗標。
該理由係因為受MH open不良影響的雖是其串單元整體，但不會對其以外之串單元帶來不良影響。此點在下述中說明之第5實施形態中亦相同。
5. 第5實施形態
接著，對第5實施形態之半導體記憶裝置、控制器、及記憶體系統進行說明。本實施形態為在上述第4實施形態中，在控制器特別對管理資料進行存取時，使用第1至第3實施形態中說明之方法者。以下，僅對與第1至第4實施形態不同之點進行說明。
5.1 關於控制器之動作
圖22係顯示本實施形態之控制器200之動作之流程圖。
如圖所示般，若決定控制器200進行對NAND型快閃記憶體100之存取(這相當於自主機機器300有存取之情形、或不依賴於來自主機機器300之存取之內部資料之更新時等)(步驟S60)，則確認該存取是否為對管理資料之存取(步驟S61)。所謂管理資料，為自主機機器接收之純正之使用者資料以外之資料，例如FAT(file allocation table：檔案分配表)檔案系統之FAT資料或目錄登記項資訊等即符合。
非管理資料之情形(步驟S62，NO)，控制器200發行第4實施形態中說明之第1指令(步驟S46)。即控制器200對於某1頁寫入管理資料，或自某1頁讀出管理資料。
另一方面，管理資料之情形(步驟S62，YES)，控制器200發行第4實施形態中說明之第2指令(步驟S48)。即控制器200對於2頁寫入相同管理資料，或自寫入有相同管理資料之2頁讀出資料。
5.2 本實施形態之效果
根據本實施形態，可使NAND型快閃記憶體之動作可靠性進一步 提高。
FAT檔案系統之FAT資料或目錄登記項資訊在記憶體系統中為較重要之資料，若該等之資訊丟失，則難以進行對NAND型快閃記憶體100之存取。
該點，根據本實施形態，藉由寫入2頁，可防止該重要資料丟失。
6. 變化例等
如上所述般，實施形態之半導體記憶裝置100具備可非揮發地記憶資料之記憶胞陣列111與控制對於記憶胞陣列之資料存取之控制部(序列發生器141)。記憶胞陣列於複數頁PG18、PG74中保持相同資料。控制部，藉由對於保持相同資料之複數頁執行讀出動作，使讀出資料確定(圖8之步驟S21及圖9之時刻t4~t7)。
根據本構成，可提高半導體記憶裝置之動作可靠性。再者，實施形態並不限定於上述說明者，可進行各種變化。
6.1 變化例其1
上述第1至第3實施形態中說明之ROM熔斷器資訊之讀出方式，可在通常之POR失敗時實施。在圖23中顯示該例。
首先，如圖6中說明般，於分配至同一字元線WL(WL2)之複數頁PG18及PG74，寫入相同ROM熔斷器資訊。由於ROM熔斷器資訊為重要之資料，故1位元資料互補地儲存於2個記憶胞電晶體中。即，在關於某位元線BL0之ROM熔斷器資訊為“1”之情形下，於另一位元線BL1中寫入作為其互補資料之“0”。且藉由讀出該兩者之資料，可提高ROM熔斷器資訊之精度。
且如圖23所示般，向NAND型快閃記憶體100之電源接通後，NAND型快閃記憶體100立刻執行電源接通讀出(步驟S70)。在步驟S70中，執行通常之電源接通讀出。即，僅自任意1頁而非自複數頁讀出 ROM熔斷器資訊。
且序列發生器141確認步驟S70之電源接通讀出是否正常完成。在正常完成時(步驟S71，YES)，結束電源接通讀出，NAND型快閃記憶體100成為可通常動作之狀態。
另一方面，電源接通讀出未正常完成之情形(步驟S71，NO)，序列發生器141，根據第1至第3實施形態中說明之方法，再次執行電源接通讀出(步驟S72)。即，自複數頁讀出相同之ROM熔斷器資訊。
亦可使用該方法。且圖23所示之處理，例如既可在出貨後，在每次電源接通時執行，或亦可在出貨前測試中執行。且後者之情形，在步驟S71中未正常完成之情形下，可以在出貨後在電源接通時始終進行第1至第3實施形態中說明之電源接通讀出之方式設定。
又，上述第1至第3實施形態，並不限於應用於ROM熔斷器資訊，亦可應用於隱匿於NAND型快閃記憶體100內，不會被控制器200讀出之資料。原因係因為該資料無法以控制器200進行ECC修正。
6.2 變化例其2
又，在第1至第3實施形態中舉2個串單元(在圖5及圖6之例中為串單元SU2及SU9)作為ROM熔斷器區域使用之情形為例進行說明。然而，亦可使用3個以上之串單元。即，可於3個以上之頁中寫入相同ROM熔斷器資訊，在電源接通讀出時自該等之3頁讀出資料。
此點在第4及第5實施形態中亦相同，在樹立有旗標之情形，或對管理資料進行存取之情形下，可於3個以上之頁中寫入相同資料，或自3個以上之頁讀出資料。
6.3 變化例其3
又，在第1實施形態之圖9中，舉每1次之讀出動作執行4次之選通動作之情形為例。然而，選通次數亦可為5次以上。又在第1實施形態中，電源接通讀出時之最初之選通時點較電源接通讀出時以外之通 常之讀出動作時之選通時點早地進行。在圖24中顯示該情況。圖24係電源接通讀出時與其他之讀出時之位元線電壓、胞電流、及控制信號STB之時序圖。
如圖所示般，在通常之讀出時亦進行複數次選通動作(在圖23之例中為2次)。然而其次數較電源接通讀出時之選通次數少。且，電源接通讀出時之最初之選通時點之時刻ts1，在較通常讀出時之最初之選通時點之時刻ts2早之時點進行。再者在圖24之例中，電源接通讀出時之第2次與第4次之選通時點雖與通常讀出時之第1次與第2次之選通時點一致，但並非必須一致。
該點在第3實施形態中亦相同。又在第4及第5實施形態中亦相同。即在第4及第5實施形態中，在樹立有旗標之情形，或讀出管理資料之情形下，最初選通時點與其以外之情形相比更早地進行。
然而，即使為自複數個串單元同時讀出資料之情形時，在胞電流收於一定值以下之情形下，仍並非必須將電源接通讀出時之最初之選通時點提前。
6.4 變化例其4
又在第3實施形態中說明之圖16中，在第1次之讀出及第2次之讀出中，選通次數分別為1次。然而，亦可將各讀出時之選通次數設為2次以上。
6.5 變化例其5
再者，各實施形態可相互組合實施，且亦可單獨實施。例如，第4、第5實施形態既可與第1至第3實施形態組合實施，亦可單獨實施。
又，亦可組合第4、第5實施形態。在圖25之流程圖中顯示該情形之記憶體系統之動作。如圖所示般，在對管理資料進行存取之情形下(步驟S62，YES)，無論旗標資訊如何均於複數個串單元中寫入相同 資料，或自複數個串單元讀出相同資料。在存取對象非管理資料之情形下(步驟S62，NO)，根據旗標資訊切換發行之命令(步驟S45)。
6.6 變化例其6
又，以在上述實施形態中感測電流之類型之感測放大器為例進行說明。然而，亦可為感測電壓之類型之感測放大器。在該電壓感測方式之感測放大器中，屏蔽鄰接之位元線進行感測動作。即，在電壓感測方式中，感測位元線之電壓變動。此處，一方之位元線放電之情形，與此鄰接之位元線，因耦合，受到放電之位元線之電位變動之影響。其結果，有產生資料之誤讀出之虞。因此在電壓感測方式中，自每根偶數位元線、及每根奇數位元線讀出資料。且，在自偶數位元線讀出資料時將奇數位元線固定為一定電位(屏蔽)，在自奇數位元線讀出資料時將偶數位元線固定為一定電位。
在屏蔽該鄰接之位元線之技術(以下，稱為「位元線屏蔽法」。)中，如圖26所示般，1個感測放大器電路(S/A&latch(閂鎖))由2根位元線共用。即，採用將鄰接之位元線分類為偶數(EVEN)與奇數(ODD)，鄰接之偶數與奇數之位元線共用1個感測放大器之構成。
在該位元線屏蔽法之讀出動作中，讀出第偶數根之位元線之資料之情形(讀出偶數頁之情形)下，接通偶數位元線用傳送閘(BLSe)，將偶數位元線連接於感測放大器。此時，藉由接通接地用電晶體(BIASo)，將奇數位元線連接於BLCRL並設為接地電位(VSS)。在該狀態下，由於若感測放大器(S/A)對偶數位元線預充電，則奇數位元線之電位為保持為VSS之狀態，故偶數位元線不受奇數位元線影響地適切地進行預充電。該預充電電位根據稱為信號BLCLAMP之閘極電壓決定，例如為0.7V。
另一方面，在讀出奇數位元線之資料之情形下，接通奇數位元線用傳送閘(BLSo)，將奇數位元線連接於感測放大器。此時，藉由接 通接地用電晶體(BIASe)，將偶數位元線連接於BLCRL並設為接地電位(VSS)。在該狀態下，由於若感測放大器(S/A)對奇數位元線預充電，則偶數位元線之電位為保持為VSS之狀態，故奇數位元線不受偶數位元線影響地適切地進行預充電。該預充電電位亦與對偶數位元線預充電時相同，為由信號BLCLAMP箝位之電壓。
如此，在位元線屏蔽法中，藉由在讀出動作時將鄰接之非選擇位元線設為接地狀態，可不受鄰接之位元線之信號之影響地進行正確之讀出動作。
圖27係對應圖26所示之一組位元線對BLe0及BLo0之感測放大器電路(S/A&latch)之電路圖。
如圖所示般感測放大器電路具有初級資料快取記憶體(Primary Data Cache：PDC)430、二級資料快取記憶體(Secondary Data Cache：SDC)431、3個動態資料快取記憶體(Dynamic Data Cache：DDC)433(433-1~433-3)、及暫時資料快取記憶體(Temporary Data Cache：TDC)434。再者，動態資料快取記憶體433及暫時資料快取記憶體434根據需要設置即可。又，動態資料快取記憶體433，在編程時，亦可用作保持用以對位元線寫入VDD(高電位)與VSS(低電位)之中間電位(VQPW)之資料之快取記憶體。
初級資料快取記憶體430具有時脈反相器CLI1及CLI2以及N通道型電晶體NMOS5。二級資料快取記憶體431具有時脈反相器CLI13及CLI4以及N通道型電晶體NMOS6及NMOS7。動態資料快取記憶體433具有N通道型電晶體NMOS4及NMOS9。又，暫時資料快取記憶體434具有電容C1。再者，初級資料快取記憶體430、二級資料快取記憶體431、動態資料快取記憶體433、及暫時資料快取記憶體434之電路構成並不限於圖27所示者，亦可採用其他之電路構成。
又，在圖27之例中作為在資料快取記憶體中控制資料之輸入輸 出之電晶體雖使用n通道MOS電晶體，但亦可使用p通道MOS電晶體。
且感測放大器，利用n通道MOS電晶體HN2e及HN2o，分別連接於對應之偶數位元線BLe及奇數位元線BLo。對電晶體HN2e及HN2o之閘極，分別輸入信號BLSe及BLSo。又於偶數位元線BLe及奇數位元線BLo上，連接n通道MOS電晶體HN1e及HN1o之源極。電晶體HN1e及HN1o，分別閘極中輸入有信號BIASe及BIASo，汲極中輸入有信號BLCRL。
圖28顯示本變化例之感測放大器之資料讀出時之各種信號之時序圖。各信號例如利用圖2中說明之序列發生器141給與。
如圖所示般於時刻t0，首先選擇區塊之選擇串單元之選擇閘極線(SGD)設為“High”位準。又，在感測放大器中，預充電電源電位VPRE設為VDD。在圖28之例中，同時選擇2根選擇閘極線SGD2及SGD9。對除了選擇閘極線SGD2及SGD9以外之其他之非選擇選擇閘極線SGD，施加非選擇電壓VBB(例如負電壓)。
接著於時刻t1，在核心部中進行字元線WL之準備。即，列解碼器112對選擇字元線施加電壓VCGRV，對非選擇字元線施加電壓VREAD。電壓VCGRV為根據讀出對象資料之值，記憶胞電晶體保持1位元資料之情形例如VCGRV=0V。電壓VREAD為無論保持資料如何均使記憶胞電晶體接通之電壓。
又感測放大器預先對讀出對象之位元線(在圖28之例中為偶數位元線BLe)預充電。具體而言，藉由將信號BLPRE設為“High”位準並接通電晶體NMOS11，以電壓VDD對暫時資料快取記憶體(TDC)434預充電。
接著於時刻t2~t3，進行位元線選擇信號BLSe及BLSo、以及偏壓選擇信號BIASe及BIASo之設定。在圖28之例中由於選擇偶數位元 線BLe，故偶數位元線選擇信號BLSe設為“High”位準，且由於將奇數位元線BLo固定為BLCTRL(=Vss)，故信號BIASo設為“High”。
又，對信號BLCLAMP，施加位元線預充電用之箝位電壓，藉此偶數位元線BLe例如預充電為0.7V。
根據以上所述，在核心部中，偶數位元線BLe充電為0.7V，奇數位元線BLo固定為Vss。
接著於時刻t4，信號BLCLAMP設為0V，位元線BLe設為電性浮動之狀態。
接著於時刻t5，對選擇之串單元之源極側之選擇閘極線SGS施加Vsg。在圖28之例中，同時選擇2根選擇閘極線SGS2及SGS9。對除了選擇閘極線SGS2及SGS9以外之其他之非選擇選擇閘極線SGS，施加非選擇電壓VBB(例如為負電壓)。藉此，較選擇閘極線之讀出電壓，若記憶胞之閾值更高則無位元線之放電，若更低則讀出電流流動而位元線放電。
接著於時刻t9~t10，藉由在信號VPRE為Vss之狀態下，信號BLPRE設為Vsg，暫時資料快取記憶體TDC預充電為VDD。
接著於時刻t11~t12，對信號BLCLAMP施加感測用電壓Vsen。此時，若選擇位元線BLe之電位較Vsen-Vt更高，則電晶體NMOS10(BLCLAMP之電晶體)保持鎖定之狀態，在節點TDC上保持VDD。另一方面，由於若選擇位元線BLe之電位較Vsen-Vt更低，則電晶體NMOS10接通，故節點TDC放電而大致與位元線BLe之電位(例如，0.4V)相等。
接著於時刻t13~t14，在二級資料快取記憶體SDC中獲取感測到之資料。具體而言，藉由暫時信號SEN2及LAT2設為斷開狀態，信號EQ2設為VDD節點SEN1與節點N2設為同電位。此後，設為信號BLC2=VDD+Vth，TDC之資料傳送至SDC。該結果，原本節點TDC為 “High”之情形，SDC之資料成為“1”。又，節點TDC為“Low”(例如，0.4V)之情形，SDC之資料成為“0”。
如上所述般，自偶數位元線BLe讀出資料。其後，於時刻t14~t15進行回覆動作，復位各節點及信號。
奇數位元線BLo之讀出亦相同地進行。在該情形下，與圖28之例相反，信號BLSo設為“High”信號BLSe設為“Low”。又，信號BIASe設為“High”，信號BIASo設為“Low”。
如此，上述第1至第5實施形態，亦可應用於具備電壓感測方式之感測放大器之半導體記憶裝置。再者，在電流感測方式中，可自所有位元線一併讀出資料。與此相對在電壓感測方式中，自每根偶數位元線、及每根奇數位元線讀出資料。即，在各個串單元中，對每1根字元線，分配對應偶數位元線之頁與對應奇數位元線之頁此2頁。且該情形之1頁尺寸為電流感測方式之1頁尺寸之一半。
因此，圖5中說明之ROM熔斷器區域，雖1頁中保持有不良區塊資訊BBLK、行冗餘資訊CRD、及修整資訊TRIM，但電壓感測方式之情形使用2頁保持。在圖29中顯示該情況。圖29係使用電壓感測方式時之ROM熔斷器區塊之模式圖。
如圖所示般，對串單元SU2之例如字元線WL2分配2頁PG36及PG37。且，於頁PG36中保持行冗餘資訊CRD及修整資訊TRIM。又於頁PG37中保持不良區塊資訊BBLK。
又，對串單元SU9之字元線WL2分配2頁PG148及PG149。且，於頁PG148中保持行冗餘資訊CRD及修整資訊TRIM。又於頁PG149中保持不良區塊資訊BBLK。
因此，例如在將第1實施形態應用於電壓感測方式之情形下，首先自頁PG36及PG148之雙方同時讀出資料，首先確定行冗餘資訊CRD及修整資訊TRIM。接著，自頁PG37及PG149同時讀出資料，確定不 良區塊資訊BBLK。
6.7 其他之變化例
又，在上述實施形態中，作為不良之例雖舉記憶體孔之斷路為例進行說明，但亦可為存在其他之不良之情形。又，圖2所示之記憶胞陣列可設為如圖30般之構成。圖30係區塊BLK0之電路圖，其他之區塊BLK1~BLK3亦可具有相同之構成。如圖所示般，字元線WL0~WL3、鄰接於字元線WL0之偽字元線WLDD、後閘極線BG、第偶數號之選擇閘極線SGD0、SGD2、及第奇數號之選擇閘極線SGS1、SGS3，於記憶胞陣列111之一端側抽出。與此相對字元線WL4~WL7、鄰接於字元線WL7之偽字元線WLDS、第偶數號之選擇閘極線SGS0、SGS2、及第奇數號之選擇閘極線SGD1、SGD3，於記憶胞陣列之與上述一端側為相反側之另一端側抽出。亦可設為如此之構成。在本構成中，例如亦可將選擇字元線WL之列解碼器112分割為2個列解碼器，且以包夾記憶胞陣列111而對向之方式配置該等。且，亦可利用一方之列解碼器選擇選擇閘極線SGD0、SGD2、SGS1、SGS3、字元線WL0~WL3、偽字元線WLDD、及後閘極線BG，利用另一方之列解碼器選擇選擇閘極線SGS0、SGS2、SGD1、SGD3、字元線WL4~WL7、及偽字元線WLDS。根據本構成，可緩和列系之周邊電路(列解碼器或列驅動器)與記憶胞陣列111之間之區域之選擇閘極線或字元線等之配線之混雜。
又，於資料之寫入、讀出、消去中上述說明中使用之電壓值僅為一例，當然可適當進行變更。又，在上述實施形態中各個記憶胞電晶體MT可保持1位元資料(2值資料)、或2位元(4值資料)以上之資料。
又上述實施形態並不限於NAND型快閃記憶體，可儘可能地應用於半導體記憶裝置。
又，上述實施形態中說明之流程圖，亦可儘可能地替換其順 序。
再者，上述實施形態包含以下之形態。即，
[1]一種半導體記憶裝置，其特徵為包含：可非揮發地記憶資料之記憶胞陣列；及控制對於上述記憶胞陣列之資料存取之控制部；且上述記憶胞陣列於複數頁中保持相同之資料；上述控制部，藉由對於保持上述相同之資料之上述複數頁執行讀出動作，使讀出資料確定。
[2]如[1]之半導體記憶裝置，其中上述記憶胞陣列包含含有保持相同之ROM熔斷器資訊之複數頁之ROM熔斷器區域；對上述半導體記憶之電源剛接通後，上述控制部並不接收來自外部之讀出命令，而自上述複數頁讀出上述相同之ROM熔斷器資訊。
[3]如[2]之半導體記憶裝置，其中上述ROM熔斷器資訊保持於第1頁及第2頁；在讀出上述ROM熔斷器資訊時，對於上述第1頁與上述第2頁同時執行讀出動作。
[4]如[2]之半導體記憶裝置，其中上述記憶胞陣列包含第1、第2串單元；上述第1、第2串單元分別包含複數個NAND串；上述NAND串各自包含第1、第2選擇電晶體與串聯連接於該第1、第2選擇電晶體間之複數個記憶胞電晶體；上述第1串單元之上述第1、第2選擇電晶體之閘極分別共通連接於第1、第2選擇閘極線；上述第2串單元之上述第1、第2選擇電晶體之閘極分別共通連接 於第3、第4選擇閘極線；於上述第1、第2串單元中，記錄上述相同之ROM熔斷器資訊；在讀出上述ROM熔斷器資訊時，上述第1至第4選擇閘極線之全部設為邏輯“H”位準。
[5]如[3]之半導體記憶裝置，其中進而包含：根據上述控制部之控制自上述記憶胞陣列讀出資料之感測放大器；上述感測放大器，讀出上述ROM熔斷器資訊時，複數次執行資料選通，且根據胞電流鎖定位元線。
[6]如[2]之半導體記憶裝置，其中上述ROM熔斷器資訊，保持於第1頁及第2頁；在讀出上述ROM熔斷器資訊時，首先對於上述第1頁執行讀出動作，接著對於上述第2頁執行讀出動作。
[7]如[3]、[5]、[6]中任一項之半導體記憶裝置，其中上述記憶胞陣列為記憶胞之集合且包含可成為資料之消去單位之複數個區塊；上述第1頁與上述第2頁包含於不同之區塊。
[8]一種控制器，其特徵為其係控制如上述[1]至[7]中任一項之半導體記憶裝置者，且上述控制器包含：自上述半導體記憶裝置讀出上述記憶胞陣列內之不良資訊之第2控制部；及保持上述不良資訊之內部記憶體；且上述第2控制部，根據上述不良資訊，對於上述半導體記憶裝置使相同資料寫入複數頁中。
[9]如[8]之控制器，其中 上述不良資訊係關於胞電流流動之路徑之斷路不良。
[10]一種控制器，其特徵為其係控制如上述[1]至[7]中任一項之半導體記憶裝置者，且上述控制器包含對於上述半導體記憶裝置使相同之管理資訊寫入複數頁之第2控制部。
[11]一種記憶體系統，其包含：如上述[1]至[7]中任一項之半導體記憶裝置；及如上述[8]至[10]中任一項之控制器。
雖說明本發明之幾個實施形態，但該等之實施形態為作為例進行提示者，並不意圖限定發明之範圍。該等實施形態可以其他之各種形態實施，在不脫離發明之宗旨之範圍中，可進行各種省略、置換、更改。該等實施形態或其變化係與包含於發明之範圍或宗旨相同地包含於專利請求之範圍中記載之發明與其均等之範圍者。
BBLK‧‧‧不良區塊資訊
BLK0‧‧‧區塊
CRD‧‧‧行冗餘資訊
PG18‧‧‧頁
PG74‧‧‧頁
TRIM‧‧‧修整資訊

Claims (20)

  1. 一種控制器，其特徵為其係控制半導體記憶裝置者，且上述半導體記憶裝置包含：可非揮發地記憶資料之記憶胞陣列；及控制對於上述記憶胞陣列之資料存取之控制部；且上述記憶胞陣列於複數頁中保持相同之資料；上述控制部係藉由對於保持上述相同之資料之上述複數頁執行讀出動作，而使讀出資料確定；上述控制器包含：自上述半導體記憶裝置讀出上述記憶胞陣列內之不良資訊之第2控制部；及保持上述不良資訊之內部記憶體；且上述第2控制部，根據上述不良資訊，對於上述半導體記憶裝置使相同之資料寫入複數頁。
  2. 一種控制器，其特徵為其係控制半導體記憶裝置者，且上述半導體記憶裝置包含：可非揮發地記憶資料之記憶胞陣列；及控制對於上述記憶胞陣列之資料存取之控制部；且上述記憶胞陣列於複數頁中保持相同之資料；上述控制部係藉由對於保持上述相同之資料之上述複數頁執行讀出動作，使讀出資料確定；上述控制器包含：對於上述半導體記憶裝置使相同之管理資訊寫入複數頁之第2控制部。
  3. 一種記憶體系統，其包含： 如請求項1或2所載之半導體記憶裝置及控制器。
  4. 如請求項3之記憶體系統，其中上述記憶胞陣列包含含有保持相同之ROM熔斷器資訊之複數頁之ROM熔斷器區域；對上述半導體記憶裝置之電源剛接通後，上述控制部未接收來自外部之讀出命令，而自上述複數頁讀出上述相同之ROM熔斷器資訊。
  5. 如請求項4之記憶體系統，其中上述ROM熔斷器資訊保持於第1頁及第2頁；在讀出上述ROM熔斷器資訊時，對於上述第1頁與上述第2頁同時執行讀出動作。
  6. 一種半導體記憶裝置，其包含：可非揮發地記憶資料之記憶胞陣列，其包括連接至共通位元線之第1及第2記憶串(memory string)，上述第1記憶串包括第1選擇電晶體，且上述第2記憶串包括第2選擇電晶體；及控制部，其構成為控制對上述記憶胞陣列之存取；其中上述記憶胞陣列將管理資料重複地(redundantly)儲存於複數頁中；且上述控制部係構成為藉由同時向上述第1及第2選擇電晶體之閘極施加正電壓，而對儲存上述管理資料之上述複數頁執行讀出動作，以讀出上述管理資料。
  7. 如請求項6之半導體記憶裝置，其中上述記憶胞陣列至少包括第1及第2串單元，各個串單元包括複數個記憶串，各個記憶串中串聯連接有複數個記憶胞；且上述管理資料被重複地儲存於第1及第2頁，上述第1頁位於上述第1串單元，上述第2頁位於上述第2串單元。
  8. 如請求項7之半導體記憶裝置，其中上述第1及第2串單元共用相同的複數之字元線，各字元線共通地連接至上述第1串單元之各個記憶串中之一個記憶胞及上述第2串單元之各個記憶串中之一個記憶胞。
  9. 如請求項8之半導體記憶裝置，其中上述第1及第2頁分別包括連接至相同字元線之上述第1及第2串單元之記憶胞。
  10. 如請求項8之半導體記憶裝置，其中上述第1及第2頁分別包括連接至不同字元線之上述第1及第2串單元之記憶胞。
  11. 如請求項6之半導體記憶裝置，其中上述記憶胞陣列包括：記憶胞之第1區塊，其於消去動作時，所有記憶胞一起被消去；及記憶胞之第2區塊，其於消去動作時，所有記憶胞一起被消去；且上述管理資料重複地儲存於第1及第2頁，上述第1頁位於上述第1區塊，上述第2頁位於上述第2區塊。
  12. 如請求項6之半導體記憶裝置，其中對上述半導體記憶裝置之電源剛接通後，上述控制部未接收來自外部之讀出命令地，自上述複數頁讀出上述管理資料。
  13. 如請求項6之半導體記憶裝置，其中上述控制部係構成為對儲存上述管理資料之上述複數頁同時執行讀出動作。
  14. 如請求項6之半導體記憶裝置，其中上述控制部係構成為對儲存上述管理資料之上述複數頁不同時地執行讀出動作。
  15. 一種存取半導體記憶裝置之管理資料之方法，其中 上述半導體記憶裝置包含：可非揮發地記憶資料之記憶胞陣列；及控制部，其構成為控制對上述記憶胞陣列之存取；上述記憶胞陣列包括連接至共通位元線之第1及第2記憶串，上述第1記憶串包括第1選擇電晶體，且上述第2記憶串包括第2選擇電晶體；上述方法包含：在剛接通電源後，藉由同時向上述第1及第2選擇電晶體之閘極施加正電壓，而對重複地儲存管理資料之複數頁執行讀出動作，以讀出上述管理資料；及將上述管理資料儲存於暫存器。
  16. 如請求項15之方法，其中上述記憶胞陣列至少包括第1及第2串單元，每個串單元包括複數個記憶串，各個記憶串中串聯連接有複數個記憶胞；且上述管理資料被重複地儲存於第1及第2頁，上述第1頁位於上述第1串單元，上述第2頁位於上述第2串單元。
  17. 如請求項16之方法，其中上述第1及第2串單元共用相同的複數之字元線，各字元線共通地連接至上述第1串單元之各個記憶串中之一個記憶胞及上述第2串單元之各個記憶串中之一個記憶胞。
  18. 如請求項17之方法，其中上述第1及第2頁分別包括連接至相同字元線之上述第1及第2串單元之記憶胞。
  19. 如請求項18之方法，其中對儲存上述管理資料之上述複數頁同時執行上述讀出動作。
  20. 如請求項18之方法，其中對儲存上述管理資料之上述複數頁不同時地執行上述讀出動作。
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