KR20200078138A - 반도체 장치, 메모리 시스템 및 그 동작 방법 - Google Patents

반도체 장치, 메모리 시스템 및 그 동작 방법 Download PDF

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Abstract

반도체 장치는 복수의 메모리 셀들, 복수의 선택 트랜지스터들 및 상기 복수의 메모리 셀들과 상기 복수의 선택 트랜지스터들의 사이에 연결된 더미 트랜지스터를 포함하는 메모리 스트링; 상기 더미 트랜지스터에 연결된 더미 워드라인; 및 상기 복수의 선택 트랜지스터들에 각각 연결된 복수의 선택 라인들을 포함하고, 상기 더미 워드라인에 프로그램 전압이 인가되면, 상기 복수의 선택 라인들 중 상기 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가할 수 있다.

Description

반도체 장치, 메모리 시스템 및 그 동작 방법{SEMICONDUCTOR DEVICE, MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치, 메모리 시스템 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시예는 메모리 블록당 데이터 용량이 증가된 반도체 장치, 메모리 시스템 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치는 복수의 메모리 셀들, 복수의 선택 트랜지스터들 및 상기 복수의 메모리 셀들과 상기 복수의 선택 트랜지스터들의 사이에 연결된 더미 트랜지스터를 포함하는 메모리 스트링; 상기 더미 트랜지스터에 연결된 더미 워드라인; 및 상기 복수의 선택 트랜지스터들에 각각 연결된 복수의 선택 라인들을 포함하고, 상기 더미 워드라인에 프로그램 전압이 인가되면, 상기 복수의 선택 라인들 중 상기 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은 복수의 메모리 셀들, 복수의 선택 트랜지스터들 및 상기 복수의 메모리 셀들과 상기 복수의 선택 트랜지스터들의 사이에 연결된 복수의 더미 트랜지스터들을 포함하는 반도체 장치의 동작 방법에 있어서, 상기 복수의 더미 트랜지스터들에 각각 연결된 복수의 더미 워드라인들 중 선택된 더미 워드라인에 프로그램 전압을 인가하는 단계; 및 상기 복수의 선택 트랜지스터들에 각각 연결된 복수의 선택 라인들 중 상기 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은 복수의 메모리 셀들, 복수의 선택 트랜지스터들 및 상기 복수의 메모리 셀들과 상기 복수의 선택 트랜지스터들의 사이에 연결된 더미 트랜지스터를 포함하는 메모리 스트링, 상기 복수의 메모리 셀들에 각각 연결된 복수의 워드라인들, 상기 더미 트랜지스터에 연결된 더미 워드라인 및 상기 복수의 선택 트랜지스터들에 각각 연결된 복수의 선택 라인들을 포함하는 메모리 장치; 및 프로그램 동작 시에, 상기 더미 워드라인에 프로그램 전압을 인가하고, 상기 복수의 선택 라인들 중 상기 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가하도록 상기 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 블록당 데이터 용량을 증가시키고, 반도체 장치의 제조 단가를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 스트링의 일부를 나타낸 도면이다.
도 5a 및 도 5b는 프로그램 동작 시에 사용되는 펄스의 파형을 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 스트링의 일부를 나타낸 도면이다.
도 7a 및 도 7b는 프로그램 동작 시에 사용되는 펄스의 파형을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함한다.
셀 어레이(110)는 로우 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 여기서, 로우 라인들(RL)은 워드라인일 수 있고 컬럼 라인들(CL)은 비트라인일 수 있다. 단, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다.
셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다. 예를 들어, 반도체 장치(100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결될 수 있다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
어드레스 디코더(121)는 로우 라인들(RL)을 통해 셀 어레이(110)에 연결될 수 있다. 예를 들어, 어드레스 디코더(121)는 워드라인, 더미 워드라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(110)에 연결될 수 있다. 또한, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결된다. 프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 멀티 비트 데이터일 수 있다. 리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
전술한 바와 같은 구성에 따르면, 메모리 셀들을 SLC(Single Level Cell) 방식 또는 MLC(Multi Level Cell) 방식으로 프로그램할 수 있다. 또한, 제어 로직(125)은 멀티-스텝 방식으로 프로그램 동작을 수행하도록 반도체 장치(100)를 제어할 수 있다. 여기서, 멀티-스텝 방식은 원하는 프로그램 상태를 구현하기 위해 복수 회 프로그램 동작을 수행하는 것으로, 프리/메인 프로그램 방식, 재프로그램(reprogram) 방식, 쉐도우(shadow) 프로그램 방식 등일 수 있다.
제어 로직(125)은, 메모리 셀 뿐만 아니라 더미 워드라인과 연결된 더미 트랜지스터에도 리얼 데이터를 프로그램하도록 반도체 장치(100)를 제어할 수 있다. 또한, 제어 로직(125)은 더미 워드라인에 프로그램 전압이 인가되면, 복수의 선택 라인들 중 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가하도록, 반도체 장치(100)를 제어할 수 있다.
이러한 제어 방식에 따르면, 메모리 블록의 데이터 저장 용량을 증가시킬 수 있다. 따라서, 반도체 장치의 제조 단가를 감소시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 2a는 메모리 스트링들(MS)이 2차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 2차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 2a를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS)을 포함하고, 복수의 메모리 스트링들(MS)이 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 각각의 메모리 스트링들(MS)은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터(DST), 적어도 하나의 더미 트랜지스터(DT), 복수의 메모리 셀들(MC), 적어도 하나의 더미 트랜지스터(DT) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 여기서, m은 2 이상의 정수이다.
메모리 셀들(MC)의 게이트 전극들은 워드라인들(WL)에 연결된다. 각각의 워드라인들(WL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 패스 전압, 리드 전압 등)이 인가될 수 있다. 더미 트랜지스터(DT)의 게이트 전극들은 더미 워드라인들(DWL)에 연결된다. 각각의 더미 워드라인들(DWL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 패스 전압, 리드 전압 등) 또는 더미 워드라인 전압이 인가될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인(SSL)에 연결된다.
전술한 바와 같은 구조에 따르면, 동일한 워드라인(WL)에 연결되어 동시에 프로그램되는 메모리 셀들(MC)이 하나의 페이지(Page)를 구성하고, 하나의 메모리 블록(BLK)이 복수의 페이지들(Page)을 포함할 수 있다.
도 2b는 메모리 스트링들(MS)이 3차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 2b를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 +Z 방향을 따라 신장된다. 여기서, +Z 방향은 메모리 셀들(MC)이 적층된 방향일 수 있다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 차례로 적층된 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 더미 트랜지스터(DT), 복수의 메모리 셀들(MC), 적어도 하나의 더미 트랜지스터(DT) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 여기서, 더미 트랜지스터(DT)는 메모리 셀(MC)과 유사한 구조를 가질 수 있다. 예를 들어, 더미 트랜지스터(DT)는 데이터를 저장하기 위한 메모리막을 포함할 수 있으며, 메모리막은 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)에 포함된 더미 트랜지스터(DT)의 개수, 위치 등은 변경될 수 있다. 예를 들어, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)이 메모리 셀(MC)과 소스 선택 트랜지스터(SST)의 사이에 한해 더미 트랜지스터(DT)를 포함하거나, 메모리 셀(MC)과 드레인 선택 트랜지스터(DST)의 사이에 한해 더미 트랜지스터(DT)를 포함할 수 있다. 또한, 소스 사이드에 위치된 더미 트랜지스터(DT)의 개수와 드레인 사이드에 위치된 더미 트랜지스터(DT)의 개수는 동일하거나 상이할 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 소스 선택 트랜지스터들(SST)은 더미 트랜지스터들(DT)과 공통 소스 라인(CSL) 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 소스 사이드의 더미 트랜지스터들(DT)은 메모리 셀들(MC)과 소스 선택 트랜지스터들(SST)의 사이에 직렬로 연결될 수 있다. 하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 사이드의 더미 트랜지스터들(DT)은 메모리 셀들(MC)과 드레인 선택 트랜지스터들(DST)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 더미 트랜지스터들(DT)은 동일한 더미 워드라인(DWL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 메모리 셀들(MC)은 소스 사이드의 더미 트랜지스터(DT)와 드레인 사이드의 더미 트랜지스터(DT)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 메모리 셀들(MC)은 동일한 워드라인(WL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 선택 트랜지스터들(DST)은 비트 라인(BL1~BLm)과 더미 트랜지스터들(DT)의 사이에 직렬 연결될 수 있다. 여기서, 동일한 행(+X 방향)에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST) 중 동일한 레벨의 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 상이한 행(+X 방향)에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
도 2c는 메모리 스트링들(MS)이 3차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 2c를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 직렬로 연결된 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 더미 트랜지스터(DT), 복수의 메모리 셀들(MC), 적어도 하나의 파이프 트랜지스터(PT), 복수의 메모리 셀들(MC), 적어도 하나의 더미 트랜지스터(DT) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 여기서, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 'U'형으로 배열될 수 있다.
파이프 트랜지스터(PT)는 드레인 사이드의 메모리 셀들(MC)과 소스 사이드의 메모리 셀들(MC)을 연결시킨다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
그 외의 구조는 앞서 도 2b에서 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다. 여기서, 반도체 장치는 앞서 도 2a 내지 도 2c를 참조하여 설명한 셀 어레이를 포함할 수 있다. 예를 들어, 메모리 스트링은 복수의 메모리 셀들(MC), 복수의 선택 트랜지스터들(DST, SST) 및 복수의 메모리 셀들(MC)과 복수의 선택 트랜지스터들(DST, SST)의 사이에 연결된 적어도 하나의 더미 트랜지스터들(DT)을 포함할 수 있다.
도 3을 참조하면, 복수의 더미 트랜지스터들(DT)에 각각 연결된 복수의 더미 워드라인들(DWL) 중 선택된 더미 워드라인(DWL)에 프로그램 전압을 인가한다(S310). 또한, 복수의 선택 트랜지스터들(DST, SST)에 각각 연결된 복수의 선택 라인들(DSL, SSL) 중 더미 워드라인(DWL)과 인접한 선택 라인(DSL, SSL)에 더미 워드라인 전압을 인가한다(S320). 여기서, 단계 "S310"과 단계 "320"은 동시에 수행되거나, 순차적으로 수행될 수 있다.
이때, 워드라인들(WL)에는 패스 전압이 인가되고, 비선택된 더미 워드라인(DWL)에는 더미 워드라인 전압이 인가될 수 있다. 여기서, 더미 워드라인 전압은 패스 전압에 비해 낮은 레벨을 가질 수 있다. 또한, 나머지 선택 라인들(DSL, SSL)에는 접지 전압이 인가될 수 있다.
전술한 바와 같은 동작 방법에 따르면, 더미 워드라인(DWL)에 대응하는 더미 트랜지스터들(DT)에 리얼 데이터를 프로그램할 수 있다. 따라서, 메모리 블록(BLK)의 데이터 용량을 증가시키고, 제조 단가를 낮출 수 있다. 또한, 복수의 선택 라인들(DSL, SSL) 중 더미 워드라인(DWL)과 인접한 선택 라인(DSL, SSL)을 더미 워드라인으로 대체할 수 있다. 따라서, 실질적인 더미 워드라인(DWL)의 개수를 유지할 수 있으며, 데이터의 신뢰성을 확보할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 스트링의 일부를 나타낸 도면이다. 도 4를 참조하면, 메모리 스트링(MS)은 복수의 메모리 셀들(MC) 및 복수의 소스 선택 트랜지스터들(SST1, SST2)을 포함하고, 메모리 셀(MC)과 소스 선택 트랜지스터들(SST1, SST2)의 사이에 연결된 적어도 하나의 더미 트랜지스터(DT1~DT3)를 포함한다. 본 실시예에서는 메모리 셀(MC)과 소스 선택 트랜지스터들(SST1, SST2)의 사이에 제1 내지 제3 더미 트랜지스터들(DT1~DT3)이 연결된 경우를 도시하였으나, 본 발명이 이에 한정된 것은 아니며, 더미 트랜지스터들(DT1~DT3)의 개수는 변경될 수 있다.
도 5a 및 도 5b는 프로그램 동작 시에 사용되는 펄스의 파형을 나타낸 도면으로서, 도 5a는 워드라인에 대응되는 메모리 셀들에 프로그램 동작을 수행하는 경우를 나타내고, 도 5b는 더미 워드라인에 대응되는 더미 트랜지스터들에 프로그램 동작을 수행하는 경우를 나타낸다.
도 4 및 도 5a를 참조하면, 제 1 시간(t1)에서, 워드 라인들(WL) 중 선택된 워드 라인(selected WL) 및 비선택된 워드라인들(unselected WL)에 패스 전압(Vpass)을 인가한다. 제1 및 제2 소스 선택 라인들(SSL1, SSL2)에 접지 전압(GND)을 인가한다. 또한, 제1 내지 제3 더미 워드라인들(DWL1~DWL3)에 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)을 각각 인가한다.
여기서, 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)은 패스 전압(Vpass)보다 낮은 레벨을 가질 수 있다. 또한, 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)은 해당 더미 워드라인(DWL1~DWL3)이 워드라인들(WL)에 가까워질수록 높아질 수 있다. 다시 말해, 제1 내지 제3 더미 트랜지스터들(DT1~DT3)의 게이트들에 인가되는 전압들은 소스 선택 트랜지스터들(SST1, SST2)에 가까워질수록 낮아질 수 있다(Vdummy1<Vdummy2<Vdummy3). 예를 들어, 제1 더미 워드라인 전압(Vdummy1)은 약 3V이고, 제2 더미 워드라인 전압(Vdummy2)은 약 6V이고, 제3 더미 워드라인 전압(Vdummy3)은 약 9V일 수 있다.
제 2 시간(t2)에서, 비선택된 워드 라인(unselected WL)을 패스 전압(Vpass)으로 유지하고, 선택된 워드 라인(selected WL)을 고전압의 프로그램 전압(Vpgm)으로 바이어싱한다. 이때, 제1 내지 제3 더미 워드라인들(DWL1~DWL3)은 각각 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)로 유지된다. 또한, 제1 및 제2 소스 선택 라인들(SSL1,SSL2)은 접지 전압으로 유지된다.
제 3 시간(t3)에서, 선택된 워드 라인(selected WL)에 인가되는 프로그램 전압(Vpgm)은 패스 전압(Vpass)으로 디스차지된다. 제 4 시간(T4)에서, 더미 워드 라인들(DWL1~DWL3) 및 워드 라인들(WL)은 접지 전압(GND)으로 디스차지되고, 프로그램 동작은 종료된다.
이와 같이, 제1 내지 제3 더미 워드라인들(DWL1~DWL3)에 바이어스 구배를 갖는 제1 내지 제3 더미 워드라인들(DWL1~DWL3)을 인가함으로써, 메모리 스트링(MS)의 채널층의 포텐셜이 급격하게 변동되는 것을 방지할 수 있다. 즉, 메모리 셀(MC)과 소스 선택 트랜지스터(SST2)의 사이에서 채널층의 포텐셜이 완만하게 감소될 수 있다.
도 4 및 도 5b를 참조하면, 제 1 시간(t1)에서, 더미 워드 라인들(DWL) 중 선택된 더미 워드 라인(DWL3) 및 워드라인들(WL)에 패스 전압(Vpass)을 인가한다. 제1 및 제2 소스 선택 라인들(SSL1, SSL2)에 접지 전압(GND)을 인가한다. 또한, 더미 워드라인들(DWL1~DWL3)과 인접한 소스 선택 라인(SSL2) 및 비선택된 더미 워드라인들(DWL1, DWL2)에 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)을 각각 인가한다.
여기서, 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)은 패스 전압(Vpass)보다 낮은 레벨을 가질 수 있다. 또한, 인접 소스 선택 라인(SSL2)에 인가되는 더미 워드라인 전압(Vdummy1)은 비선택된 더미 워드라인들(DWL1, DWL2)에 인가된 더미 워드라인 전압들(Vdummy2, vdummy3)에 비해 낮은 레벨을 가질 수 있다.
제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)은 해당 라인(DWL1, DWL2, SSL2)이 워드라인들(WL)에 가까워질수록 높아질 수 있다. 다시 말해, 제2 더미 트랜지스터(DT2), 제1 더미 트랜지스터(DT1) 및 제2 소스 선택 트랜지스터(SST2)의 게이트들에 인가되는 전압들은 제1 소스 선택 트랜지스터(SST1)에 가까워질수록 낮아질 수 있다(Vdummy1<Vdummy2<Vdummy3). 예를 들어, 제1 더미 워드라인 전압(Vdummy1)은 약 2V이고, 제2 더미 워드라인 전압(Vdummy2)은 약 5V이고, 제3 더미 워드라인 전압(Vdummy3)은 8V일 수 있다.
제 2 시간(t2)에서, 워드 라인들(WL)을 패스 전압(Vpass)으로 유지하고, 선택된 더미 워드 라인(DWL3)을 고전압의 프로그램 전압(Vpgm)으로 바이어싱한다. 이때, 제2 소스 선택 라인(SSL2)과 제1 및 제2 더미 워드라인들(DWL1, DWL2)은 각각 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)로 유지된다. 또한, 제1 및 제2 소스 선택 라인들(SSL1,SSL2)은 접지 전압(GND)으로 유지된다.
제 3 시간(t3)에서, 선택된 더미 워드 라인(DWL3)에 인가되는 프로그램 전압(Vpgm)은 패스 전압(Vpass)으로 디스차지된다. 제 4 시간(T4)에서, 더미 워드 라인들(DWL1~DWL3) 및 워드 라인들(WL)은 접지 전압(GND)으로 디스차지되고, 프로그램 동작은 종료된다.
이와 같이, 더미 워드라인(DWL3)에 프로그램 전압을 인가함으로써, 더미 워드라인(DWL3)에 대응되는 더미 트랜지스터들에 리얼 데이터를 프로그램할 수 있다. 따라서, 해당 메모리 블록의 데이터 용량을 증가시킬 수 있다. 또한, 더미 워드라인들(DWL1~DWL3)과 인접한 제2 소스 선택 라인(SSL2)을 더미 워드라인으로 대체함으로써, 기존의 더미 워드라인의 개수를 유지할 수 있다. 따라서, 메모리 스트링(MS)의 채널층의 포텐셜이 급격하게 변동되는 것을 방지할 수 있다.
참고로, 제1 내지 제3 더미 워드라인 전압들(Vdummy1~Vdummy3) 간의 차이 값은 균일하거나 상이할 수 있다. 예를 들어, 제3 더미 워드라인 전압(Vdummy3)과 제2 더미 워드라인 전압(Vdummy2)의 차이값(Vdummy3-Vdummy2)이 d2이고, 제2 더미 워드라인 전압(Vdummy2)과 제1 더미 워드라인 전압(Vdummy1)의 차이값(Vdummy2-Vdummy1)이 d1인 경우, d2와 d1는 동일하거나 상이할 수 있다.
또한, 더미 워드라인(DWL3)이 선택된 경우에 사용되는 더미 워드라인 전압의 최고 값은 워드라인(WL)이 선택된 경우에 사용되는 더미 워드라인 전압의 최고 값에 비해 낮을 수 있다. 예를 들어, 더미 워드라인(DWL3)이 선택된 경우에 사용되는 더미 워드라인 전압의 최고 값은 9V이고, 워드라인(WL)이 선택된 경우에 사용되는 더미 워드라인 전압의 최고 값은 8V일 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 스트링의 일부를 나타낸 도면이다. 도 6를 참조하면, 메모리 스트링(MS)은 복수의 메모리 셀들(MC) 및 복수의 드레인 선택 트랜지스터들(DST1, DST2)을 포함하고, 메모리 셀(MC)과 드레인 선택 트랜지스터들(DST1, DST2)의 사이에 연결된 적어도 하나의 더미 트랜지스터(DT1~DT3)를 포함한다. 본 실시예에서는 메모리 셀(MC)과 드레인 선택 트랜지스터들(DST1, DST2)의 사이에 제1 내지 제3 더미 트랜지스터들(DT1~DT3)이 연결된 경우를 도시하였으나, 본 발명이 이에 한정된 것은 아니며, 더미 트랜지스터들(DT1~DT3)의 개수는 변경될 수 있다.
도 7a 및 도 7b는 프로그램 동작 시에 사용되는 펄스의 파형을 나타낸 도면으로서, 도 7a는 워드라인에 대응되는 메모리 셀들에 프로그램 동작을 수행하는 경우를 나타내고, 도 7b는 더미 워드라인에 대응되는 더미 트랜지스터들에 프로그램 동작을 수행하는 경우를 나타낸다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6 및 도 7a를 참조하면, 제 1 시간(t1)에서, 워드 라인들(WL) 중 선택된 워드 라인(selected WL) 및 비선택된 워드라인들(unselected WL)에 패스 전압(Vpass)을 인가한다. 제1 및 제2 드레인 선택 라인들(DSL1, DSL2)에 접지 전압(GND)을 인가한다. 또한, 제1 내지 제3 더미 워드라인들(DWL1~DWL3)에 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)을 각각 인가한다. 여기서, 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)은 해당 더미 워드라인(DWL1~DWL3)이 워드라인들(WL)에 가까워질수록 높아질 수 있다(Vdummy1<Vdummy2<Vdummy3).
제 2 시간(t2)에서, 비선택된 워드 라인(unselected WL)을 패스 전압(Vpass)으로 유지하고, 선택된 워드 라인(selected WL)을 고전압의 프로그램 전압(Vpgm)으로 바이어싱한다. 이때, 제1 내지 제3 더미 워드라인들(DWL1~DWL3)은 각각 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)로 유지된다. 또한, 제1 및 제2 드레인 선택 라인들(DSL1,DSL2)은 접지 전압(GND)으로 유지된다.
제 3 시간(t3)에서, 선택된 워드 라인(selected WL)에 인가되는 프로그램 전압(Vpgm)은 패스 전압(Vpass)으로 디스차지된다. 제 4 시간(T4)에서, 더미 워드 라인들(DWL1~DWL3) 및 워드 라인들(WL)은 접지 전압(GND)으로 디스차지되고, 프로그램 동작은 종료된다.
도 6 및 도 7b를 참조하면, 제 1 시간(t1)에서, 더미 워드 라인들(DWL) 중 선택된 더미 워드 라인(DWL3) 및 워드라인들(WL)에 패스 전압(Vpass)을 인가한다. 제1 및 제2 드레인 선택 라인들(DSL1, DSL2)에 접지 전압(GND)을 인가한다. 또한, 비선택된 더미 워드라인들(DWL1, DWL2) 및 더미 워드라인들(DWL1~DWL3)과 인접한 드레인 선택 라인(DSL2)에 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)을 각각 인가한다. 여기서, 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)은 해당 라인(DWL1, DWL2, SSL2)이 워드라인들(WL)에 가까워질수록 높아질 수 있다(Vdummy1<Vdummy2<Vdummy3).
제 2 시간(t2)에서, 워드 라인들(WL)을 패스 전압(Vpass)으로 유지하고, 선택된 더미 워드 라인(DWL3)을 고전압의 프로그램 전압(Vpgm)으로 바이어싱한다. 이때, 제1 및 제2 더미 워드라인들(DWL1, DWL2) 및 제2 드레인 선택 라인(DSL2)은 각각 제1 내지 제3 더미 워드라인 전압들(Vdummy1, Vdummy2, Vdummy3)로 유지된다. 또한, 제1 및 제2 드레인 선택 라인들(DSL1,DSL2)은 접지 전압(GND)으로 유지된다.
제 3 시간(t3)에서, 선택된 더미 워드 라인(DWL3)에 인가되는 프로그램 전압(Vpgm)은 패스 전압(Vpass)으로 디스차지된다. 제 4 시간(T4)에서, 더미 워드 라인들(DWL1~DWL3) 및 워드 라인들(WL)은 접지 전압(GND)으로 디스차지되고, 프로그램 동작은 종료된다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8을 참조하면, 프로그램할 데이터가 핫 데이터(hot data)인지 또는 콜드 데이터(cold data)인지 판단한다(S810). 여기서, 콜드 데이터와 핫 데이터는 데이터의 종류, 업데이트 연산의 빈도, 쓰기 액세스 빈도 등에 따라 분류될 수 있다. 예를 들어, 업데이트 연산 빈도가 상대적으로 낮은 데이터는 콜드 데이터로 분류되고, 업데이트 연산 빈도가 상대적으로 높은 데이터는 핫 데이터로 분류될 수 있다. 또는, 쓰기 액세스 빈도가 상대적으로 낮은 데이터는 콜드 데이터로 분류되고, 쓰기 액세스 빈도가 상대적으로 높은 데이터는 핫 데이터로 분류될 수 있다.
판단 결과, 데이터가 콜드 데이터로 분류되면, 제1 프로그램 방식으로 프로그램 동작을 수행한다(S820). 제1 프로그램 방식은 앞서 도 4 내지 도 7b를 참조하여 설명한 방식일 수 있다. 예를 들어, 해당 메모리 블록의 워드라인들 및 적어도 하나의 더미 워드라인 중 하나를 선택하고, 선택된 워드라인 또는 선택된 더미 워드라인에 프로그램 전압을 인가한다. 또한, 더미 워드라인에 프로그램 전압이 인가되면. 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가한다. 이를 통해, 메모리 셀 또는 더미 트랜지스터에 프로그램 동작을 수행할 수 있으며, 메모리 셀 또는 더미 트랜지스터에 리얼 데이터를 저장할 수 있다.
판단 결과, 데이터가 핫 데이터로 분류되면, 제2 프로그램 방식으로 프로그램 동작을 수행한다(S830). 제2 프로그램 방식은 앞서 도 4, 도 5a, 도 6 및 도 7a를 참조하여 설명한 방식일 수 있다. 예를 들어, 해당 메모리 블록의 워드라인들 중 하나를 선택하고, 선택된 워드라인에 프로그램 전압을 인가한다. 이를 통해, 메모리 셀에 프로그램 동작을 수행할 수 있으며, 메모리 셀에 한해 리얼 데이터를 저장할 수 있다.
전술한 바와 같은 동작에 따르면, 데이터의 종류에 따라 프로그램 방식을 결정하고, 콜드 데이터로 분류된 경우에만 더미 트랜지스터에 대한 프로그램 동작을 수행한다. 따라서, 더미 트랜지스터의 프로그래밍으로 인한 싸이클링 특성 저하를 최소화할 수 있다. 즉, 메모리 블록의 데이터 용량은 증가시키고, 싸이클링 특성 저하를 최소화할 수 있다.
한편, 전술한 동작 방법은 가비지 컬렉션(Garbage collection) 동작에 적용될 수 있다. 반도체 장치의 데이터 기록 및 삭제 동작이 반복되는 경우, 메모리 영역 중 무효(invalid) 데이터가 저장된 불필요한 영역(garbage)이 증가하기 때문에, 데이터를 할당할 수 있는 가용 공간이 부족해진다. 따라서, 유효(valid) 페이지들과 무효 페이지들을 포함하는 메모리 블록에서 유효 페이지들은 다른 메모리 블록으로 카피하고 해당 메모리 블록의 데이터를 삭제함으로써, 프리 블록(free block)을 생성할 수 있다. 이를 통해, 무효 데이터가 저장된 영역을 프리 영역으로 변경하여 재사용할 수 있다.
본 발명의 일 실시예에 따르면, 가비지 컬렉션 동작 중 유효 데이터를 다른 메모리 블록으로 카피하는 과정에서, 유효 데이터가 콜드 데이터인지 핫 데이터인지를 판단한다(S810).
판단 결과, 유효 데이터가 콜드 데이터로 분류되면, 제1 프로그램 방식으로 프로그램 동작을 수행한다(S820). 예를 들어, 선택된 워드라인 또는 선택된 더미 워드라인에 프로그램 전압을 인가함으로써 해당 메모리 셀 또는 해당 더미 트랜지스터에 프로그램 동작을 수행한다. 또한, 더미 워드라인에 프로그램 전압이 인가되면, 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가한다. 이를 통해, 메모리 셀 또는 더미 트랜지스터에 리얼 데이터를 저장할 수 있다.
판단 결과, 유효 데이터가 핫 데이터로 분류되면, 제2 프로그램 방식으로 프로그램 동작을 수행한다(S830). 예를 들어, 선택된 워드라인에 프로그램 전압을 인가함으로써 해당 메모리 셀에 프로그램 동작을 수행한다. 즉, 메모리 셀에 한해 리얼 데이터를 저장한다.
이러한 방식에 따르면, 가비지 컬렉션 동작을 통해 가용 공간을 더욱 늘릴수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다.
도 9를 참조하면, 메모리 장치의 용도에 따라 퍼포먼스 및 데이터 용량의 우선 순위를 판단한다(S910). 판단 결과, 데이터 용량이 우선인 경우, 제1 프로그램 방식으로 프로그램 동작을 수행한다(S920). 제1 프로그램 방식은 앞서 도 4 내지 도 7b를 참조하여 설명한 방식일 수 있다. 예를 들어, 해당 메모리 블록의 워드라인들 및 적어도 하나의 더미 워드라인 중 하나를 선택하고, 선택된 워드라인 또는 선택된 더미 워드라인에 프로그램 전압을 인가한다. 또한, 더미 워드라인에 프로그램 전압이 인가되면, 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가한다. 이를 통해, 메모리 셀 또는 더미 트랜지스터에 프로그램 동작을 수행할 수 있으며, 메모리 셀 또는 더미 트랜지스터에 리얼 데이터를 저장할 수 있다.
판단 결과, 퍼포먼스가 우선인 경우, 제2 프로그램 방식으로 프로그램 동작을 수행한다(S930). 제2 프로그램 방식은 앞서 도 4, 도 5a, 도 6 및 도 7a를 참조하여 설명한 방식일 수 있다. 예를 들어, 해당 메모리 블록의 워드라인들 중 하나를 선택하고, 선택된 워드라인에 프로그램 전압을 인가한다. 이를 통해, 메모리 셀에 프로그램 동작을 수행할 수 있으며, 메모리 셀에 한해 리얼 데이터를 저장할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 10을 참조하면, 메모리 시스템(1000)은 메모리 장치(100') 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 채널(CH)을 통해 메모리 장치(100')를 제어하고, 메모리 장치(100')는 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100')는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 메모리 장치(100')는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트(300)의 요청에 응답하여 메모리 장치(100')를 제어하도록 구성된다. 또한, 메모리 장치(100')은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
또한, 컨트롤러(200)는 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100')를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스, 데이터 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 데이터를 프로그램한다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거한다. 리드 동작 시, 컨트롤러(200)는 리드 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역으로부터 데이터를 읽는다. 여기서, 리드 동작은 메모리 셀에 저장된 데이터를 읽어서 출력하기 위한 리드 동작뿐만 아니라, 프로그램 또는 소거 동작에 수반되는 검증으로서의 리드 동작을 포함한다.
프로그램 동작을 수행함에 있어서, 컨트롤러(200)는 데이터 영역의 가용 공간을 효율적으로 관리하도록 구성될 수 있다. 예를 들어, 호스트(300)로부터 쓰기 동작이 요청되면, 컨트롤러(200)는 앞서 도 3 내지 도 9b를 참조하여 설명한 방식에 의해 프로그램 동작을 수행하도록, 메모리 장치(100')에 프로그램 동작을 커맨드한다.
예를 들어, 컨트롤러(200)는 프로그램 동작 시에 더미 워드라인에 프로그램 전압을 인가하고 복수의 선택 라인들 중 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가하도록 메모리 장치(100')를 제어한다. 컨트롤러(200)는 가비지 컬렉션 동작 시에 프로그램 데이터를 콜드 데이터와 핫 데이터로 분류하고, 콜드 데이터를 프로그램하는 경우 해당 메모리 블록의 워드라인들 및 더미 워드라인 중 하나를 선택하여 프로그램 전압을 인가하도록 메모리 장치(100')를 제어할 수 있다. 또한, 컨트롤러(200)는 메모리 장치(100')의 용도에 따라 퍼포먼스 및 데이터 용량의 우선 순위를 판단하고, 데이터 용량이 우선인 경우 해당 메모리 블록의 워드라인들 및 더미 워드라인 중 하나를 선택하여 프로그램 전압을 인가하도록 메모리 장치(100')를 제어할 수 있다.
이러한 방식에 따르면, 메모리 장치(100')의 메모리 블록당 데이터 용량을 증가시킬 수 있다. 또한, 실질적인 더미 워드라인의 개수를 유지하여 더미 워드라인의 바이어스 구배를 유지함으로써, 데이터의 신뢰성을 보장할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 11을 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다.
메모리 장치(2100)는 반도체 장치일 수 있으며, 복수의 메모리 칩들을 포함한다. 복수의 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 그룹들은 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 각각 통신한다. 각 메모리 칩은 도 1을 참조하여 설명된 반도체 장치(100)와 유사하게 구성되고, 동작할 수 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 10을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형되는 것도 가능하다.
컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다. 도 12를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되거나, 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 메모리 장치(2100)가 시스템 버스(3500)에 직접 연결될 경우, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 수 있다.
컴퓨팅 시스템(3000)은 도 11을 참조하여 설명한 메모리 시스템(2000)을 포함하거나, 도 10을 참조하여 설명한 메모리 시스템(1000)을 포함하도록 구성될 수 있다. 또한, 컴퓨팅 시스템(3000)이 도 10 및 도 11을 참조하여 설명한 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성되는 것도 가능하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 장치 110: 셀 어레이
120: 주변 회로 121: 어드레스 디코더
123: 읽기 및 쓰기 회로 124: 입출력 회로
125: 제어 로직

Claims (19)

  1. 복수의 메모리 셀들, 복수의 선택 트랜지스터들 및 상기 복수의 메모리 셀들과 상기 복수의 선택 트랜지스터들의 사이에 연결된 더미 트랜지스터를 포함하는 메모리 스트링;
    상기 더미 트랜지스터에 연결된 더미 워드라인; 및
    상기 복수의 선택 트랜지스터들에 각각 연결된 복수의 선택 라인들
    을 포함하고,
    상기 더미 워드라인에 프로그램 전압이 인가되면, 상기 복수의 선택 라인들 중 상기 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀들과 상기 복수의 선택 트랜지스터들의 사이에 복수의 더미 트랜지스터들이 연결되고, 상기 복수의 더미 트랜지스터들에 복수의 더미 워드라인들이 각각 연결되고,
    상기 복수의 더미 워드라인들 중 선택된 더미 워드라인에 상기 프로그램 전압을 인가하고, 상기 복수의 더미 워드라인들 중 비선택된 더미 워드라인에 더미 워드라인 전압을 인가하는
    반도체 장치.
  3. 제2항에 있어서,
    상기 인접 선택 라인에 상기 비선택된 더미 워드라인에 비해 낮은 레벨의 더미 워드라인 전압을 인가하는
    반도체 장치.
  4. 제2항에 있어서,
    상기 비선택된 더미 워드라인 및 상기 인접 선택 라인에 인가되는 더미 워드라인 전압들은 상기 워드라인들에 가까워질수록 높아지는
    반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 선택 라인들 중 나머지 선택 라인들에 접지 전압을 인가하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 메모리 셀들에 각각 연결된 워드라인들을 더 포함하고,
    상기 복수의 워드라인들에 패스 전압을 인가하는
    반도체 장치.
  7. 제6항에 있어서,
    상기 더미 워드라인 전압은 상기 패스 전압에 비해 낮은 레벨을 갖는
    반도체 장치.
  8. 복수의 메모리 셀들, 복수의 선택 트랜지스터들 및 상기 복수의 메모리 셀들과 상기 복수의 선택 트랜지스터들의 사이에 연결된 복수의 더미 트랜지스터들을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 복수의 더미 트랜지스터들에 각각 연결된 복수의 더미 워드라인들 중 선택된 더미 워드라인에 프로그램 전압을 인가하는 단계; 및
    상기 복수의 선택 트랜지스터들에 각각 연결된 복수의 선택 라인들 중 상기 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  9. 제8항에 있어서,
    상기 복수의 더미 워드라인들 중 비선택된 더미 워드라인에 더미 워드라인 전압을 인가하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 인접 선택 라인에 상기 비선택된 더미 워드라인에 비해 낮은 레벨의 더미 워드라인 전압을 인가하는
    반도체 장치의 동작 방법.
  11. 제9항에 있어서,
    상기 비선택된 더미 워드라인 및 상기 인접 선택 라인에 인가되는 더미 워드라인 전압들은 상기 워드라인들에 가까워질수록 높아지는
    반도체 장치의 동작 방법.
  12. 제8항에 있어서,
    상기 복수의 메모리 셀들에 각각 연결된 복수의 워드라인들에 패스 전압을 인가하는 단계; 및
    상기 복수의 선택 라인들 중 나머지 선택 라인에 접지 전압을 인가하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 더미 워드라인 전압은 상기 패스 전압에 비해 낮은 레벨을 갖는
    반도체 장치의 동작 방법.
  14. 복수의 메모리 셀들, 복수의 선택 트랜지스터들 및 상기 복수의 메모리 셀들과 상기 복수의 선택 트랜지스터들의 사이에 연결된 더미 트랜지스터를 포함하는 메모리 스트링, 상기 복수의 메모리 셀들에 각각 연결된 복수의 워드라인들, 상기 더미 트랜지스터에 연결된 더미 워드라인 및 상기 복수의 선택 트랜지스터들에 각각 연결된 복수의 선택 라인들을 포함하는 메모리 장치; 및
    프로그램 동작 시에, 상기 더미 워드라인에 프로그램 전압을 인가하고, 상기 복수의 선택 라인들 중 상기 더미 워드라인과 인접한 선택 라인에 더미 워드라인 전압을 인가하도록 상기 메모리 장치를 제어하는 컨트롤러
    를 포함하는 메모리 시스템.
  15. 제14항에 있어서,
    상기 컨트롤러는,
    프로그램 데이터를 콜드 데이터 또는 핫 데이터로 분류하고, 상기 콜드 데이터를 프로그램하는 경우 해당 메모리 블록의 워드라인들 및 더미 워드라인 중 하나를 선택하여 프로그램 전압을 인가하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  16. 제15항에 있어서,
    상기 컨트롤러는,
    가비지 콜렉션(Garbage Collection) 동작 시에, 유효 데이터를 상기 콜드 데이터 또는 상기 핫 데이터로 분류하는
    메모리 시스템.
  17. 제15항에 있어서,
    상기 컨트롤러는,
    상기 핫 데이터를 프로그램하는 경우, 해당 메모리 블록의 워드라인들 중 하나를 선택하여 프로그램 전압을 인가하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  18. 제14항에 있어서,
    상기 컨트롤러는,
    상기 메모리 장치의 용도에 따라 퍼포먼스 및 데이터 용량의 우선 순위를 판단하고, 상기 데이터 용량이 우선인 경우 해당 메모리 블록의 워드라인들 및 더미 워드라인 중 하나를 선택하여 프로그램 전압을 인가하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  19. 제18항에 있어서,
    상기 컨트롤러는,
    상기 퍼포먼스가 우선인 경우, 해당 메모리 블록의 워드라인들 중 하나를 선택하여 프로그램 전압을 인가하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
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