TW518600B - Nonvolatile semiconductor memory device and methods for operating and producing the same - Google Patents

Nonvolatile semiconductor memory device and methods for operating and producing the same Download PDF

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Description

518600 A7 B7 五、發明説明（1 ) 發明背景 1. 發明領域 本發明與非揮發性半導體記憶體裝置以及其操作及製造 方法有關，其記憶單元之儲存部分係由在形成源極或汲極 的兩個雜質區中，具電荷儲存能力之膜所構成，每一記憶 單元並可紀錄二位元資料。 2. 相關技藝之描述 已爲人所熟知之非揮發性半導體記憶體裝置如所謂的金 氧氮氧半導體（MONOS)型記憶體或金氮氧半導體（MNOS) 型記憶體，其中，用以儲存資料之電荷儲存方法中，所具 之絕緣膜係由複數層膜堆疊而成。在MONOS型記憶體裝 置中，將氧氮氧（ONOV膜與閘極堆疊於一半導體上構成電 晶體通道，例如：半導體基材、井或絕緣體上之矽（SOI) 層（此後僅以’’基材π稱之）；以及在基材表面區域之堆疊圖 樣兩側之導電性與基材相反之源極與没極區。 藉由將電荷自基材側射入具電荷儲存能力之絕緣膜中， 可實行資料寫入。藉由將儲存之電荷萃取至基材側或將極 性相反之電荷射入絕緣膜中與儲存之電荷抵銷，可實行消 除動作。 對將電何射入絕緣膜而g ’已知利用在絕緣體内之電何 隧穿現象，以及如稱之爲通道熱電子（CHE)射入方法，和 其它將電荷能量激發至足以克服ΟΝΟ膜等之最底層氧化膜 的絕緣障壁方法。 近來技術報告上的焦點在於習知的CHE射入使得電荷能 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 518600 A7 B7 五、發明説明（2 ) 夠射入包括分散電荷阱之分離阱區域，並可藉由.獨立將二 位元資料寫入電荷儲存裝置之源極側與汲極側，使得每一 記憶單元可儲存兩個位元，亦即具電荷儲存能力之堆疊絕 緣膜。 例如：1999 年東京之「1999 International Conference on Solid State Device and Materials」522-523 頁之延伸摘要中考 量到藉由所謂的”反相讀取”方法，可以可靠地讀取少量儲 存電荷之二位元資料，此係藉由改變經CHE射入而寫入二 位元資料時施加於源極與没極間的電壓方向；以及在讀取 時，在源極與没極間施加與寫入操作時方向相反的電壓， 俾獨立讀取二位元資料。此外，可在源極或汲極雜質區的 表面區域中形成反轉層來實行消除動作，致使高能電荷 (熱電洞）在反轉層中累增崩潰，並將熱電洞射度電荷儲存 於裝置中。 利用此技術可增加寫入速度並大幅降低每一位元之成 本0 但在利用習知CHE射入而儲存二位元資料之記憶單元 中，并電荷儲存膜（ΟΝΟ膜）係形成於整個通道形成區的表 面，使得電荷射入區不受限。因此，當在操作時，因裝置 製程或偏壓條件的不均勻性使得儲存電荷量有所波動，即 易於造成儲存特徵上棘手的效應，例如臨界電壓之改變。 尤其是當多於所需之電荷射入時，寫入側上之特徵變化 因電荷儲存區之不受限而成爲一大問題。此外，因電荷儲 存區之不受限，故存在有消除時間過長的缺點。 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 % 518600 五、發明説明（3 3 A7 B7 此外，於“儲存膜^之載切 移動較在導體層中的電荇不县哞夕乂 丁听中的私何 古、.丁+ τ ’ ％何不易峥多’但如裝置長期維持在 Γ:备 而有—定的漂移而電荷保持區延仲之區 Μ中λ發生所謂的储存"稀釋（dllUti〇n) ”。在習知裝置結 ，電何儲存膜係與整個通道形成區有關而均勻形成， 在上述狀況下，其臨界電壓之相對大小易於變化。 已知習知咖射人之電荷人射效率不佳，約爲ΐχΐ〇6。 如此-來’在寫入操作時，需有大量電流通過記憶單元中 的源極_區間。故其功率耗損問題變得較爲嚴重。 換言之’在上述習知記憶單元結構中，在使用所謂的虛 接地(VG)胞陣列(-種具最抵胞面積之陣列類型)時，同： 可Μ存取，致能選擇將複數個記憶單元中的任—個連結 至早H線，其缺點在於無法對複數個記憶單元之即 存取做序列存取。 砰
此係因在VG胞陣列中，源極與汲極區係爲在字 向中的兩田比鄰記憶單元所共用。此共用關係在字元線方向 中重複。料在VG胞陣列中，自字^線方向上看，ρ 性型態相異之源極與汲極區和通道形成區交替重 I 在決定某-特定記憶單元中的源極與没極區之電壓時，& 避免在同-列上的其它記憶h的非預期操作發生，亦2 決足其它源極與没極區之電位。因此，不管意欲操作、 憶單元可能恰巧在相對電位下，兔其它記憶單元之存取美 本上是不可行的。此外’在有條件的序列存取中，視财 資料I邏輯而持續變化之可存取胞並不實用。 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297^7 訂 % A7 B7
基於上述理由’在由上述習知結構之記憶單元建構vg 胞陣列時，並無法自由且獨立地操作複數個連結至同一字 炱< „己隐單疋。結果在習知記憶單元中，在建構％胞 =以降低胞面積時，寫人資料至所有的記憶單元連結至 -字元線時的大量窝入操作，以及寫入所須總時間較長均 係其缺點。亦即利用VG胞陣列來降低胞面積，減少位元 成本的優勢，在未使用¥(}胞陣列且以序列存取提昇窝入 效率時變得較不顯著。 發明概要 本發明之第一目的在於提供可限制電荷保持區範圍之非 揮U半導體#憶裝置以及其操作及製造方法，其可儲存 仫7L k料，並且即使在過多電荷射入時，對其特性影響 也不大。 ”曰 本發明之第二目的在提供非揮發性半導體記憶裝置以及 其知作及製造万法，其在寫入操作時，可提升電荷射入效 率、改善寫入速度，並可降低記憶單元之功率耗損。 本發明I第三目的在提供非揮發性半導體記憶裝置以及 其操作及製造方法，其具用以控制與記憶體電晶體之標準 閘極隔離之通道的開/關狀態裝置，並且即使在使用胞 陣列時，亦可藉此序列存取複數個連結至一字元線之纪憶 單元。 7 爲貝現第一及第二目的，依本發^明之第一態樣提供之非 揮發性半導體記憶裝置包括一包含於一半導體之通道形成 區；一電荷儲存膜，其包括複數個堆疊介電膜，並可儲存 518600 A7
電荷；兩儲存部，其係包含於由電荷儲存膜與通道形成區 的兩端重叠之區域；_單層介電膜’其與在兩儲存部間之 通运形成區相接；一與單層介電膜相接之控制閘極；以及 己隐m閘極，其與兩儲存邵相接，並具與儲存部相接， 和彼此互相電氣連結的部分。 咸通迢形成區包括兩外側通道區，其隔著儲存部面對記 L m閘極，以及一内側通道區，其位於兩外側通道區之 間’並隔著該單層介面膜面對該控制閘極。 由兩外側通道區與内側通道區組成的三通道區之臨界電 壓互不相干較佳。例如：兩外側通道區之臨界電壓相同。 在此狀況下，兩外側通道區之臨界電壓低於内側通道區 之臨界電壓較佳。 再者，該通道形成區包括兩外側通道區，其隔著儲存部 面對死憶體閘極，·以及一内側通道區，其位於兩外側通道 區之間’並隔著單層介面膜面對控制閘極；以及其中内側 通道區長度爲兩外側通道區之間距所界定，俾使運作時在 % 通道中形成之載子可準發射（quasi_ballistically)移動之長 度。， 該1己憶體閘極以電氣絕緣狀態與控制閘極相交，並與位 於控制閘極兩外側之儲存部相接較佳。 在此狀況下，裝置更包括在該控制閘極上由介電質組成 之蝕刻阻絕層，其蝕刻速率低於構成該記憶體閘極之導電 性材質較佳。 此舉係爲在處理記憶體閘極時，避免在控制閘極上之介 • 8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) k 518600
電膜之移除以及向下蝕刻至控制閘極。 、另一供應由兩雜質區製成較佳，其爲跨越該通道形成區 之儲存部側所隔離，並包含於導電型與通道形成區相反之 半導體中；孫兩雜質區係位元線；該記憶體閘極係用以控 制操作之丰元線，包括電荷輸入至儲存部或自儲存部輸 出；以及控制閘極係用以協助操作之控制線。 可採用所謂的NOR型記憶單元陣列。在此狀況下，記憶 單元包括兩隔通道形成區相對之雜質區，其與儲存部側隔 離，並包含於導電型與通道形成區相反之半導體；一控制 電晶體，其所具該控制閘極可做爲閘，並可使面對橫跨儲 存邵之圮憶體閘極的兩外側通道區成爲源極與汲極；以及 兩記憶電晶體，其隔著該控制電晶體與之成一序列，各具 忒控制閘極做爲閘，並均可造成控制電晶體與做爲源極或 汲極的兩雜質區之一間的通道區，複數個此類記憶單元係 以矩陣配置構成記憶單元陣列；兩雜質區均在該記憶單元 陣列之一方向上長配置，並爲複數個記憶單元共用；以及 控制閘極配置於隔離兩雜質區，並與雜質區平行之空間 中，且爲複數個記憶單元共用。 再者，兩雜質區均與在與縱向垂直方向上毗鄰之另一記 憶單元隔絕較佳。 ' 可採用VG型記憶單元陣列做爲n〇R型之修改型。在此 狀況下’兩雜質區均爲在與縱向垂直方向上她鄰之記憶單 元共用較佳。 在一方向上ΗΪ比鄰之記憶單元爲介電絕緣層所隔絕較佳。 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂 % 518600 A7 B7 五、發明説明（7 ) 介電絕緣層平行於記憶體閘極以條狀配置於記憶體閘極 間的下方空間較佳。 介電絕緣層視需要可沿記憶體閘極配置於記憶體閘極間 的下方空間，並隔離於雜質區之上。 再者，該記憶體閘極在寬度方向的兩侧具側壁，且各側 壁均與和該儲存部毗鄰之區域中跨越該電荷儲存膜之介電 絕緣層邊緣重疊較佳。 在此種組態之非揮發性半導體記憶體裝置中有兩個具電 何保存能力之儲存部。這兩個儲存部爲不具電何儲存能力 之單層介電膜所隔離。據上述，在保存二位元儲存資料 時，可確保二位元儲存資料之隔離。此係因即使有過多電 荷射入儲存部中，由於其間有不具電荷儲存能力之單層介 電膜存在，電荷之射入不會超出一定區間，故電荷分布區 將不會交互作用。再者，即使維持裝置於高溫下時保存之 電荷有漂移，由於電荷分布區不會交互作用，以此觀點將 不會有二位元儲存資料之稀釋發生。 再者，在通道形成區中提供之電阻差可提升在寫入或消 除操作中的電荷射入效率。 此外，在依本發明之第一態樣之非揮發性半導體記憶裝 置中，當電荷射入儲存部時，即使電荷外漏至在通道寬度 方向上的記憶體閘極外側之部分電荷儲存膜中，由於電荷 之影響，將不會輕易在通道形成區與雜質區間形成洩漏 > · 徑。此係因電荷漏至電荷儲存膜區而堆積於介電絕緣層 上，致可有效降低在通道形成區上之漏電荷的影響。再 -10· 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 % 518600 A7 B7 五、發明説明（8 ) —----- 者在形成介電絕緣層時，如記憶體問極在其寬度方向上 失準’將產生記憶體閘極無法控制的區域，且在寫入操作 時，將無法儲存入射電荷。例如：在消除操作時，利用_ 系、充射入極性相反（—電荷時，有時僅有極性在可將導通 通道的方向上終妹夕_ — # + > _ J上、、包何，隨著各寫入操作逐漸累積在 記憶體閘極之控制力不及之區域。在此狀況下，會有在此 區之6™界％壓大幅下降且漏電流大幅增加的情況發生。在 本么明中，爲避免漏電流之大幅增加，在寬度方向上之記 憶體閘極兩侧形成侧壁，並與電荷像存膜充分重疊，俾不 浪費面積。 裝 •k 再者，在控制閘極開啓時，介電絕緣層可避免在控制閘 極下方形成心通运向另一共用該控制閘極之胞延伸。有介 弘、”邑、·彖層存在時，在未選之字元線的胞之控制閘下區域即 電氣絕緣。故即使在控制閘極開啓時，在未選之字元線的 胞I控制閘下方與空乏區上方也不會有通道形成，該空乏 層係因熱平衡狀悲而延伸產生。在此狀態下，與通道形成 處之狀態相較，其閘極電容將可大幅降低。據上述，將在 共用閘極的所有胞中，無介電絕緣層與在控制閘極下方形 成之通道的狀況和在所選之字元線的胞中之控制閘極下方 區域有通道形成，但具介電絕緣層而在其它未選之胞中的 控制閘極下方區域並無通道形成的狀況相比較，後者之控 制閘電容較小。控制閘電容之降低-致使非揮發性半導體記 憶裝置之操作速度較高並可降低功率耗損。 自上述可知’此介電絕緣層與具側壁之記憶體閘極組 -11- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 518600 五、發明説明（ =，可在不增加胞面積的條件下大幅降低漏電流，並可降 區閘=谷増加操作速度。注意在隔絕介電絶緣層於雜質 …時，因介電絕緣層之存在，在雜質區上不會有高電 阻郅分形成。 爲實現第-與第二目的’依本發明之第二態樣提供一種 2揮發性半導體記憶體㈣操作方法，其包括—由第—導 電型半導體組成之通道形成區；兩雜質區，其· :半導體组成’並爲通道形成區所隔離…電荷儲 ”包括獲數個堆疊介電膜，並可儲存電荷；㈣㈣，复 於㈣荷儲存膜與在轉質區側之通道形成區的兩 二成二£域一早層介電膜，其與在兩儲存部間之通道 —相接；一記憶體閘極，其與兩儲存部相接；以及— 在早層介電膜上之控制閘極，該操作包含寫入操作，並+ :包：：施加預定電壓於兩摻雜區之間，俾使接近儲存二 於^窝入雜質區爲汲接’並使另一爲源極；施加特定電壓 …思肢閘椏與控制閘極，俾形成兩雜質區間之通道；以 及將射入通道的部分載子射入汲極側儲存部。 通埠形成步驟包括控制施加於記憶體閘極與控制閘極之 電壓値以形成通道，使得在該兩错存部下方的通道電阻虚 :兩雜質區之間的該單層介電膜下方之通道電阻相異較 形成通道的步驟視需要可包括是制施加於該記憶體閉接 入控制閉極之電壓値’俾在控制間極下方之通道區以及 在控制閘極與記憶體閘極間之空間下方之第一導電型半導 -12- X 297公釐） 518600 A7 B7 五、發明説明（1〇 ) 體區域中產生沿通道中電荷入射方向之高電場的步驟較 佳。 在依以高效率之CHE射入保存之電荷的儲存資料讀取操 作步驟中，包括施加電壓於兩雜質區之間，俾使在保存儲 存資料之儲存部側之讀取雜質區爲源極，並使另一雜質區 爲汲極；施加特定電壓於記憶體閘極與控制閘極；以及依 儲存資料將在儲存部之電何之存在或不存在或其電何"2Γ之 差異轉換爲在通道形成區之電流量或雜質區之電壓變化 量，俾讀取儲存資料。 在消除操作中，可能會因如帶對帶（band-to-band)隧穿電 流造成熱載子之射入，或因累增崩潰造成導電型相反之高 能電荷之射入。亦即消除操作包括步驟如：施加電壓，俾 將位於保存被消除之儲存資料的儲存部側之雜質區與記憶 體閘極間的雜質區反轉；產生與寫入操作時射入電荷之極 性相反之高能電荷，其係在施加電壓時，雜質區的反轉層 中之累增崩潰或帶對帶隧穿所致；以及將部分產生之高能 電荷射入保存儲存資料之儲存部中。 視需要可利用遂穿現象將保存之電荷自整個通道表面或 自雜質區側取出。 爲實現第一與第二目的，依本發明之第三態樣提供一種 非揮發性半導體記憶體裝置操作方法，其包括一由第一導 電型半導體组成之通道形成區；兩雜質區’其由弟二導電 —^ ^ 型半導體組成，並爲通道形成區所隔離；一電荷儲存膜， 其包括複數個堆疊介電膜，並可儲存電荷；兩儲存部，其 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 玎 % 五、發明説明（11 , 係包含於由電荷#存膜與在兩雜質區側之通道形成區的兩 端重㈣域；—單層介電膜，其與在兩儲存部間之通道 开/成區相接’ -？己憶體閘極，其與兩错存部相接；以及一 在單層介電膜上之控制問極，該操作包含寫入操作，其步 驟包括：施加電壓於記憶體閘極與位於储存部側之雜質區 之間’該處之資料寫人方向使得摻雜區反轉；施加電壓 時，因在雜質區之反轉層中的累増崩潰導致高能電荷之產 生；以及將邵分所產生的高能電荷射入資料寫入側之儲存 部中。 、寫入操作更包括依控制問極之電位變更在單層介電膜下 方之通道形成區的電位，俾控制高能t荷之射^ 驟較佳。 - y 例如，藉此可以施加與閘極極性相反之電壓於控制間 極’俾限制部分雜質區側之電荷射入區域。視需要可施加 與記憶體閘極極性相同之電壓於控制閘極，俾使電荷射入 區域爲所欲儲存部的整個面積。 、 依入射電荷之儲存資料的消除操作包括下列步驟較佳. 施加預定電壓於兩雜質區之間，俾使保存被消除之錯存資 料的錯存部側之雜質區爲没極，並使另一雜質區爲源極； 施加特定電壓於各記憶體閘極與控制閘⑯，俾形成兩雜質 區間之通道；以及將部分極性與窝入操作時射入之電 反<載子射入，並射入通道中至保^存儲存資料之儲存部， 以消除之。 口 形成通通I步驟包括控制施加於記憶體閘極與控制閘極 -14· 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱Γ 518600 A7 B7 五、發明説明（I2 ) 之電壓値，俾形成通道，使得在兩儲存部下方的通道電阻 與在兩雜質區之間的單層介電膜下方之通道電阻相異的步 骤較佳。’ 以此方式，依本發明之第二或第三態樣之非揮發性半導 體裝置操作方法，可以所謂的CHE型電荷射入寫入或消除 資料。 此時，例如在控制閘極下方之内側通道區之通道電阻變 高，而在兩外側通道區的變低。據上述，施於這三個通道 區之電壓値，變成與施於此兩雜質區間等效串聯電阻値的 汲極電壓之正比分布値。在此狀況下，在内側通道區的壓 降最高。在此部份，汲極電壓有效轉換爲射入通道中的載 子能量。尤其是當控制閘極長度縮短時，亦即内側通道區 縮短時，在高電場區中準發射移動之載子在幾無任何能量 損耗下加速，並射至儲存部下方之外侧通道區。據上述， 在本發明中，所發射之高能載子中，可克服電荷儲存膜之 儲存部中的底部隔絕膜能量障壁之電荷比增加，因此電荷 入射效率高於習知在通道中無電阻差存在的狀況。 再者，在本發明中，由於電荷保存區並未延伸超過儲存 部，故即使有過度寫入發生，臨界電壓之分布區再行延伸 至窝入側。由於電荷保存區之受限，過度消除也不易發 生。 再者，過度寫入時，電荷也會向β週遭溜入控制閘極側之 電荷儲存膜處，但在消除時，因其對通道幾無影響，故無 須將在此側之電荷取出。據上述，即使在過度寫入時，亦 •15- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
裝 訂 % 五、發明說明（n 無需依其數量延長消除時間。 依本發明之裳一 方法三態樣之非揮發性半導體裝⑽作 没極讀取：乍，其包括以類似的讀取操作切換源極與 極。’、儲存資料，俾使被讀取側之雜質區成爲源 勺2發明U四態樣提供之非揮發性半導體裝置操作方 t 以矩陣配置之記憶單元，俾構成記憶單元陣列，各 合己ΐ思早元均句紅_ e 、、 由罘一導電型半導體組成之通道形成 二兩4貝區’其由第二導電型半導體組成，並爲通道形 、，區所k離；一電荷儲存膜，其包括複數個堆疊介電膜， 並!^存電荷；兩儲存部，其係包含於由電荷儲存膜與在 兩雖貝區側 < 通道形成區的兩端重疊之區域；一單層介電 月吴、’其與在兩儲存部間之通道形成區相接；-與儲存部相 接：记fe體閘極；以及一在單層介電膜上之控制閘極；記 隐閘極爲在雜質區隔離方向上之複數個胞共用並包括一 、'一泉兩冰貝區均爲在與字元線垂直方向上的複數個胞 沂/、用並包括一位元線；以及控制閘極配置與字元線平行 並為在與字元線垂直方向上的複數個胞所共用，此方法所 含<讀取操作包括施加給予通道形成區順向偏壓方向之電 壓於不含被讀取之記憶單元之列中的未選擇之字元線。 藉由在給予順向偏壓於未選擇列方向上施加之電壓，與 通运有關之源極電位障壁變高，！因所謂的dibl效應之 抑制，使得漏電流增加。 依本發明之第五態樣之非揮發性半導體裝置操作方法可 -16- 518600 A7 B7 貝現本發明I第二目的，並與所謂的VG型記憶單元陣列 之系歹！（寫入、碩取與消除）操作有關。在一 型記憶單 兀陣列中，記憶單元陣列之建構係將以矩陣配置之複數個 圮fe單疋配置而得。各記憶單元均包括一由第一導電型半 導把、、且成之通迢形成區；兩雜質區，其由第二導電型半導 體組成，並爲通道形成區所隔離；一電荷儲存膜，其包括 複數個堆璺介電膜，並可儲存電荷；兩儲存部，其係包含 於由電荷儲存膜與在兩雜質區側之通道形成區的兩端重疊 ι區域；一單層介電膜，其與在兩儲存部間之通道形成區 相接；一在儲存部上之記憶體閘極；以及一在單層介電膜 上t控制閘極。再同列中的記憶體閘極均經一字元線相 連、。兩雜質區均在行方向上長置，並爲在列方向上田比鄰 t記憶單元共用。控制閘極在行方向上長配置，並爲同行 之記憶單元共用。 操作方法包括步驟如：驅動控制閘極將記憶單元陣列電 氣分割；以及驅動雜質區與字元線，俾在分割的記憶單元 陣列中寫人、讀取或消除資料於平行的複數個胞中較佳。 量之控制閘極，俾將記憶單元轉變成通道無法開啓之關閉 2態；因分割而在處於關閉狀態之記憶單元間處於啓動狀 。之平行，己It單元中寫人、謂取或消❺，·以及重複分割記 :單元的步驟以及寫入、讀取或·處於啓動狀態之記憶 單元的步冑，叫變動㈣閘極使其關閉電壓施加於一方 向0
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此方法包括步驟如次較佳：施加一關閉電壓於各特定數
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-18- 518600 五、發明說明（π ) 心雜質區之間的儲存部； 彳 列之字元線，俾導通所 “壓於資料寫人之所選 中的部分载子射入所選之=:下:Γ:道並將射入通道 區;併依寫入資料重新施元陣列中的雜質 述物…卜剩下的儲存部·二罐；選擇上 並將所選料部下方之通料、帛_施加電壓於字元線 分載子射人所選之料部。< 錢將射人通道中的部 在利用依第六«之操作方法將資料“整心 陣：中時，此方法包括步驟如次較佳：固定雜質區；位： 在琢狀態下成功選取字元線 〇σ ^ ^' 篆運、*，口土寫入貪料之記憶單元， 2依讀單元陣列.中所有的字元線中各所選之字元線 二入貝料，改變施於控制閘極之開啓電壓時，重複選取儲 子。Ρ並將載子射入所選之错存部；在切換施壓位置時，重 新施加寫人没極電壓與參考電料記憶單元陣列中的雜質 區；以及^雜質區電位並在該狀態下成功選取字元線連 、-。至寫入貪料心1己憶單元，以及在依記憶單元陣列中所有 的字元線中各所選之字元線寫入資料，改變施於控制間極 之開啓電壓時，重複選取儲存部並將載子射入所選之儲存 部0 ' 概言之，爲可快速操作記憶單元，須將信號充放電期與 供電線量減至最低。尤其須將用兔充放電上耗時的電位切 換期減至最低。在此咸信因雜質區具高電阻且由電阻R與 電容C決定之RC時間常數不低，故在共線上耗費於充放電 -19- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝 訂 % 五、發明説明（π 的時間最多。
U依本發明〈第*態樣的非揮發性半導I# t I 置操作方法中，在窝 導以隱姐裝 xf ^ <记憶早凡以及窝入包本於禎 數列中的整個記憶單元陣 …U複 唯所、； 吁所有记憶早疋的寫入均在 居貝£足電位在高位準鱼 在京入i… 升降一次時結束。因此 在寫入挺作中所含之信號電位切換或供電線時間較短。 =發明之第七態樣實現第三㈣，提供—種非揮發 」導一己憶體裝置操作方法，其包括以矩陣配置之記憶 早7C，俾構成圮憶單元陣列，該等記憶單元均包括一 :導電型半導體組成之通道形成區；兩雜質區，其由第二 導電型半導體组成，並爲通道形成區所隔離；_電荷错存 膜，其包括複數個堆疊介電膜，並可儲存電荷；兩儲存 部，其係包含於由電荷儲存膜與在兩雜質區側之通道形成 區的兩端重叠之區域；一單層介電膜，其與在兩儲存部間 <通道形成區相接；一記憶體閘極，其與儲存部相接；以 及一在單層介電膜上之控制閘極；其中在同列中的記憶體 閘極爲一字元線連結；兩雜質區均在行方向上長配置並爲 在列穸向中毗鄰之記憶單元共用；以及控制閘極在行方向 上長配置並爲在同行中的記憶單元共用，讀取包括步骤 如：第一讀取步驟，讀取在記憶單元陣列中同列内之奇數 ό己憶單元中之一儲存部（此後稱之爲”讀取步碟（1) ”）；第 二讀取步驟，讀取在同列内之奇數記憶單元中之另一儲存 部（此後稱之爲"讀取步驟（2) ”第三讀取步驟，讀取在 同列内之偶數記憶單元中之一儲存部（此後稱之爲••讀取步 -20- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐) ---------- 518600 --------- B7 五、發明説明（——— 驟（3))，以及第四讀取步驟，讀取在同列内之偶數記情 單兀中 < 另一儲存部（此後稱之爲，，讀取步驟（4) ”）。 。此碩取步驟包括步驟如次較佳··重新設定施於所有雜質 區（參考電壓並施予所有的控制閘極關閉電壓；藉由交扶 她丁记憶單凡陣列中的控制閘極一開啓電壓將 2 ’交馬可能的開啓狀態以及一關閉電壓將通道固定於關 才1狀心來選取奇數1己憶單元或偶數記憶單元；藉由切換施 加之開啓電壓與關閉電壓，變換所選之記憶單t交替施 加參考％壓予讀取汲極電壓於記憶單元陣列中的雜質區， 俾選擇參考電壓施加在雜質區兩側的一對儲存部；以及藉 由切換施加之參考電壓與讀取汲極電壓，變換所選之儲2 部對。 " 在同列上之複數個記憶單元之讀取操作包括步驟如次更 重新叹定，選擇一對儲存部；藉由一記憶單元之選 取，貫行第一讀取操作；藉由所選記憶單元之改變，實行 取操作；重新設定；藉由-記憶單元之it取，實行 罘二碩取操作；以及藉由所選記憶單元之改變，實行第四 $貝取作。 在利用依第七態樣之操作方法將資料寫入整個記憶單元 =列中時，較佳之第—方法係將雜質區與控制開極之施麼 條件固定，並依在記憶單元陣列中所有的字元線上所遂I 雜質區與控制閘重複實行上述讀取—步驟⑴、⑺、⑺與(4) 之:。再來改變在控制閘極之施壓條件（視需要切換之）， A重複;^行上述碩取步驟⑴、（2)、⑺與⑷之一，俾能 I紙張尺度通用中國國家標準(CNS) A4規格(灿X297公D ' -------------一
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在固定在記憶單元陣列所有列之控制閘極與雜質區電位的 仏件下實行。再來此方法改變在雜質區之施壓條件（視需 要切換之），然後重複實行上述讀取步驟（〗）、（幻、（W與（斗) < 一，俾能在固定在記憶單元陣列所有列之控制閘極與雜 質區電位的條件下實行。再來改變在控制閘極之施壓條件 (視需要切換之），然後重複實行上述讀取步驟、（2)、 (3)與（4)之一，俾能在固定在記憶單元陣列所有列之控制 閘極與雜質區電位的條件下實行。 在此第方法中，可知施壓於雜質區之切換順序與施壓 於控制閘極之切換順序顚倒。換言之，第二方法較佳係將 雜質區與控制閘極之施壓條件固定，然後依在記憶單元陣 列中所有的字元線上所選之雜質區與控制閘重複實行上述 讀取步驟⑴、（2)、⑺與⑷之-。再來改變在雜質區之施 壓條件（視需要切換之），然後重複實行上述讀取步驟 ⑴、（2)、（3)與⑷之，，俾能在固定在記憶單轉列所有 列之控制閘極與雜質區電位的條件下實行。再來此方法改 變在雜質區之施壓條件（視需要切換之），然後重複實行上 述讀取步驟（1)、⑺、（3)與⑷之_，俾能在固定在記憶單 元陣列所有列之控制閘極與雜質區電位的條件下實行。再 來改變在控制閘極之施壓條件（視需要切換之），然後重複 實行j述讀取步驟⑴、⑺、（3)與⑷之―，俾能^固定在 記憶單元陣列所有列之控制閘極與―雜f區電位的條件下實 行。再來改變在雜質區之施壓條件（視需要切換之卜然1 重複實行上述讀取步驟⑴、⑺、（3)與⑷之_，俾能在固
裝 气丁 % -22- 518600 A7 B7 五、發明説明（20 ) 定在記憶單元陣列所有列之控制閘極與雜質區電位的條件 下實行。 在上述依本發明之第七態樣的非揮發性半導體記憶體裝 置操作方法中，在讀取同列之記憶單元以及讀取包含於複 數列中的整個記憶單元陣列時，所有記憶單元的讀取均在 雜質區之電位在高位準與低位準間升降一次時結束。因此 在讀取操作中所含之信號電位切換或供電線時間較短。 爲依本發明之第八態樣實現第一與第二目的，提供一種 非揮發性半導體記憶體裝置之產生方法，其所含之記憶單 元包括一由第一導電型半導體之組成通道形成區；兩雜質 區，其由第二導電型半導體組成，並爲通道形成區所隔 離；一電荷儲存膜，其包括複數個堆疊介電膜，並可儲存 電荷；兩儲存部，其係包含於由電荷儲存膜與在兩雜質區 側之通道形成區的兩端重疊之區域；一單層介電膜，其與 在兩儲存部間之通道形成區相接；一在儲存部之上的記憶 體閘極；以及一在單層介電膜上之控制閘極；此方法包括 步驟如：形成在第一導電型半導體上之單層介電膜以及在 介電膜上之控制閘極圖樣；形成覆蓋圖樣表面與第一導電 型半導體表面之電荷儲存膜；形成由導電性材質組成之側 壁，其面對部分電荷儲存膜上跨越電荷儲存膜之圖樣側表 面，構成儲存部分；利用側壁與圖樣爲罩，摻雜第二導電 型雜質於側部外側之第一導電型半導體，俾形成具第二導 —^ · * 電型之兩摻雜區；以及形成構成記憶體閘極與側壁之導電 膜，並處理導電膜俾形成記憶體閘極。 -23- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝 η
518600 A7 B7 五、 發明説明（21 ) 此 方法包括步驟如次較佳：摻雜用以限定該控制 閘 極 下 方之部分通道形成區的臨界電壓之雜質於該第一導 電 型 半 導 體 的整個表面區；形成圖像；以及將雜質加入圖 樣週 遭 的 部 分通道形成區，俾調整其臨界電壓。 在 此方法中，僅藉由在習知可儲存二位元之記憶 單 元 的 製 造 方法中加入形成不具電荷儲存能力之之單層介 電 膜 的 堆 疊 圖樣與一控制閘極之步驟，即可產生具上述各 式 優 良 效 應 之記憶單元。 圖 示簡述 爲 增進對本發明之瞭解，並顯示如何施行見效， 可 參 閲 隨 附 之圖示，其中： 圖 1A與1B係依第一具體實施例之記憶單元的剖 面 與其 平 面 圖； 圖 2係依本發明之第一至第五具體實施例之記憶 早 元 的 等 效 電路圖； - 圖 3係依本發明之第一至第五具體實施例之記憶 單 元 陣 列 中 所謂的隔離源極線NOR型記憶單元陣列電路圖 圖 4係依本發明之第一至第五具體實施例之記憶 單 元 陣 列 中 所謂的隔離源極線VG型記憶單元陣列電路圖 圖 5A至圖5D係依本發明之第一具體實施例之 記 憶 trtr 早 元 的 剖面圖，其中圖5A所示係在控制閘極形成 後 的 狀 態 圖5B係在長臺式摻雜時的狀態，圖5C係在側 壁 形 成 後 的 狀態，以及圖5D係在記憶體閘極形成後的狀態： 圖 6係依本發明之第一至第五具體實施例之利 用 CHE •24- 裝 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
% 518600 五、發明説明（22 射入做爲寫入方法之第一方法圖； 圖7係依本發明之第—至第五具體實施例之利用累增崩 潰之高能電荷射入做爲寫入方法之第二方法圖； 圖8係依本發明（第二具體實施例之記憶單元平面圖； 圖9A至9C係依本發明之第二具體實施例之記憶單元剖 面圖，其中圖9八係沿圖8之線A_A之剖面圖，圖92B係 沿圖8 HB之剖面圖，而圖％係沿圖8之線α之 剖面圖； 圖10A至1()D係依本發明之第二具體實施例之記憶單元 :面圖，其中圖10A所示係在控制閘極之圖樣形成後的狀 態，圖10B係在平臺式摻雜時的狀態，圖i〇c係在侧壁形 成後的狀態，而圖_係在記憶體閘極形成後的狀態； 圖11係依本發明之第三具體實施例之記憶單元平面 圖； 圖12A至12D係依本發明之第三具體實施例之記憶單元 剖面圖，其中圖12A所示係在控制閘極之圖樣形成後的狀 怨，圖12B係在平臺式摻雜時的狀態，圖係在S/D 雜質區形成後的狀態，圖12C_2係在電荷儲存膜形成後的 狀態，而圖12D係在記憶體閘極形成後的狀態； 圖13闡釋藉由兩CHE入射寫入操作，在第二列之六記 憶單元中以平行寫入操作寫入12位元資料 (1,0,1,0,0,0,0,1,0,1,^)的狀況圖； * . 圖14闡釋依第四具體實施例之型胞陣列的第一序 列寫入操作電路圖；
裝 π % -25- 518600 A7 B7 五、發明説明（23 ) 圖15闡釋依第四具體實施例之VG型胞陣列的第二序 列寫入操作電路圖； 圖16闡釋依第四具體實施例之VG型胞陣列的第一序 列讀取操作電路圖； 圖17闡釋依第四具體實施例之VG型胞陣列的第二序 列讀取操作電路圖； 圖18闡釋依第四具體實施例之VG型胞陣列的第三序 列讀取操作電路圖； 圖19闡釋依第四具體實施例之VG型胞陣列的第四序 列讀取操作電路圖； 圖20所示係依本發明之第五具體實施例之隔離源極線 NOR型記憶體陣列的第一序列讀取操作中之施壓條件電路 圖； 圖21所示係依本發明之第五具體實施例之VG型胞陣 列的第一序列讀取操作中之施壓條件電路圖。 較佳具體實施例之描述 以下即將參閱隨覆之圖示描述較佳具體實施例，做爲一 種具η通道MONOS型記憶電晶體之非揮發性半導體記憶體 裝置。注意在爲p通道型的狀況下，將下列敘述之半導體 中雜質的導電型與載子極性和施壓條件顚倒即適用之。 第一較佳具體實施例 圖1A依第一具體實施例之記憶單元結構剖面圖，而圖 1B係其平面圖。再者，圖2係此記憶單元的等效電路圖。 在圖1A所示記憶單元中，代碼1係指由如秒之半導體材 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X297公釐)
裝 % 518600 A7 厂 ____B7 五、發明説明（24 ) 質組成之基材，而半導體構件即在其中形成（例如：p型半 導體基材、P井或P型絕緣體上半導體（S〇I)，此後概以，•基 材”稱之）。 在基材1的表面區中，經摻雜高濃度之η型雜質製成彼 此有一間距之雜質區（源極或汲極（S/D)區）。 此S/D雜質區2，如圖1B所示，係於一方向上長配置且 互相平行。在兩S/D雜質區間之基材表面區域形成通道形 成區，其中記憶電晶體之通道係在操作時形成。此通道形 成區包括大抵在其中央形成之内側通道區Ch2，以及在内 側通道區Ch2與S/D雜質區2間的兩個外側通道區Chla與 Chib。在内側通道區Ch2中，活化之p型雜質濃度高於外 側通道區Chi a與Chib而·臨界電壓較高。 單層閘介電膜4係由在内側通道區ch2上形成的厚度如工 奈米至10奈米之二氧化矽所構成。此閘介電膜4係以單層 製成，並具極少量的載子阱，且不具電荷儲存能力。 在閘介電膜4上的控制閘極5係由摻雜雜質之如多晶矽 或非晶系石夕構成。此控制閘極5，示如圖1B，在與s/d雜 質區2平行的方向上長配置於將S/D雜質區2隔離之空間 内。控制閘極5包括即將釋之於後的記憶單元陣列之控制 線CL。控制閘極5的長度不限，但如爲超精細如％奈米 者，通迢中載子即以準發射移動。亦即同時須視電場條 件，如爲超精細之閘長，當自源極—·供應之載子在通道中移 動時，同時因雜質而歷經小角度的散射，這些發射之載子 不會有大角度的散射而導致其軌跡大幅彎曲。
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/成由複數個隔絕膜組成並具電荷儲存处六々人不> (電荷儲在H-、r 私仃储存把力炙介電膜 閘槿 ，^盍於閘極介電膜4之堆疊圖樣與控制 閑極5表面及基材表面。 電荷儲存膜6之組態自下而上依序爲下介電膜&、主要 以倚存電荷之介電膜（主電荷儲存膜）h以及上介電膜 6η。 夕下；丨舉膜6」係爲利用如以熱氧化形成之二氧化矽膜、 將-氧化碎膜氮化形成的膜等。下介電膜q之厚度範圍如 2·5奈米至6.0奈米。 #王電荷儲存膜6_2係由厚度如3·5奈米至6〇奈米之氮化矽 挺所構成。主電荷儲存膜6。係以如低壓化學蒸氣沉積法 (LP-CVD)形成，在膜中並包含大量的載子阱。 至於上介電膜h，須在接近其與主電荷儲存膜6·2的邊 界處形成高密度之深載子阱。故以如形成主電荷儲存膜 6·2之熱氧化法形成之·。上介電膜亦可爲高溫化學蒸氣 沉積氧化（ΗΤΟ)膜。當以CVD形成上介電膜6·3時，阱係以 熱處理形成。所需之上介電膜厚度至少爲3 〇奈米，而 以不少於3.3奈米較佳，俾有效防堵來自閘極（字元線貿㈠ 之電洞射入，並可避免資料重新寫入之減少。 在電荷儲存膜6上形成與控制閘極5相交之記憶電晶體 的閘極7 (此後以”記憶體閘極"稱之）。此記憶體閘極7係 由如摻雜雜質之多晶矽或無晶矽組成，容後再述，並包括 記憶單元陣列之字元線WL。 建構之兄憶單元Μ係由二電晶體配置而成，亦即串聯於 518600 A7 B7 五、發明説明（26 ) 兩位元線BL間之記憶電晶體、金氧半（MOS)型電晶體與另 一記憶電晶體。兩記憶電晶體之閘極受控於字元線WL， 而中央MOS型電晶體之閘極係受控於與位元線'BL平行之 控制線CL。 可設定各式條件如通道濃度差與材質、厚度和介電膜4 與6之結構，使得在消除狀態之記憶電晶體臨界電壓低於 MOS型電晶體之臨界電壓。 中央MOS型電晶體的主要功能在於輔助記憶變晶體之操 作（寫入、讀取或消除），俾改善特性或限定基材1與電荷 儲存膜6間的接觸部分。電何儲存膜6與基材1相接處稱之 爲π儲存部”，其係電荷射入與保存部分。在兩儲存部6a與 6b間的單層介電膜（閘極介電膜4)因不具電荷儲存能力而 對資料儲存並無貢獻。注意此電晶體之操作將述之於後。 圖3與圖4所示係兩記憶單元陣列組態示例。注意圖3 與圖4所示僅係由6x3之記憶單元組成之記憶單元陣列。 圖3所示係具在列方向上隔離之S/D雜質區的NOR型 記憶單元陣列。此NOR型記憶單元陣列包含源極與依等 級配置之位元線及方塊，其係由並聯於由雜質區組成之次 源極線與次位元線間之預定數量的記憶單元所組成，更與 較高層的主源極線和主位元線並聯。再者，雖然源極線 SL和位元線BL之功能示如圖3内所示名稱，這些功能不 僅限於每一胞可儲存二位元之MOJiOS型記憶單元。換言 之，這些源極線SL和位元線BL之功能可依兩位元之寫入 與讀取而切換。 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂 % 518600 A7 B7 五、發明説明（27 ) 尤其是，例如··由奇數S/D雜質區2組成之源極線SL1、 SL2、...、SL6、…以及由偶數S/D雜質區2組成之位元線 BL1、BL2、...、BL6、...，其在列方向上交替配置，且在 行方向上平行與長配置。一般而言，由這些雜質區組成之 共用線SLi與BLi ( i=l、2、...）適於對各預定數連結至較上 金屬接線並依序製成等級，俾降低接線電阻。 再者，由圖1之記憶體閘極7組成之字元線WLi在列方向 上平行且長配置。具如圖2所示連結之記憶單元配置與源 極線SLi和位元線BLi及字元線WLi相交處择近。 在第一列中，如記憶單元Mil、M12、M13、…並聯於 源極線SL1和位元線BL1間，_記憶單元Ml 1的兩個記憶體閘 極7與字元線WL1相連，記憶單元M12的兩個記憶體閘極7 與字元線WL2相連，記憶單元M13的兩個記憶體閘極7與 字元線WL3相連。此連結對其它列亦重複。 由控制閘極5組成之控制線CL1、CL2、CL3、...、…配 置在列方向上，穿經約爲記憶單元列的中央位置。 用以控制這些共用線的電路在此略之。源極線SL和位 元線BL係受控於行解碼器，字元線WL係受控於列解碼 器，而控制線CL則係受控於行分割控制電路。 圖4所示係所謂的VG型記憶單元陣列，其係NOR型的一 支。 在圖4所示記憶單元陣列中，圖3中的位元線BLi與源極 -一· - 線SLi+Ι互相毗鄰，並爲單一接線共用。尤其是在行方向 上的接線係由亦充作源極線之位元線BLI、BL2、...BL7、 -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 518600
…所組成，且控制線CL1、CL2、…、CL6、…在列方向上 父替配置。其餘配置同於圖3。 在此VG型記憶單元陣列中，與圖3相較，用以配置一 S/D _負區< s間及無所需，故有更多空間供較上金屬接 線之用’使得胞面積變小。 接下來將利用圖认至圖5D解釋圖！配置之記憶單元的製 造方法。 首先’視需要在製備之矽晶圓等之上P井或S〇I層。半 導體（基材1)表面係以此方式形成，並在所形成之電晶體 上以如熱氧化形成閘極介電膜4。整個基材丨表面經通道 摻雜，俾利用如閘極介電膜4做爲穿越膜，以離子佈植方 式決定中央MOS型電晶體之相對高臨界電壓。因此如圖 5A所π，用以形成上述内側通道區ch2之高臨界通道摻雜 層la經形成於基材i的表面區域。 接下來在閘極介電膜4上沉積雜質摻雜之多晶矽或無晶 矽，再在行方向上圖樣入一長條直線，俾形成控制閘極 5 0 如圖5B所示，利用控制閘極5爲罩與閘極介電膜4爲穿 越膜，以離子佈植將相反導電型雜質引入在控制閘極5週 邊I基材1表面（長臺式摻雜）。因此在控制閘極5週邊之 基材1表面區域的p型導電性較控制閘極5下方區域爲弱。 結果外側通道區Chla與Chlb的臨辱電壓與圖工中的通道區
Ch2相較滑落。因此即使施加相同電壓，通道電卩且亦較 低0
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518600 A7 ------— B7__ 五、發明説明（29 ) --~- 接下來如圖5C所示，利用控制閘極5將閘極介電膜4處 理成相同圖樣，再在閘極介電膜4與控制閘極5汲極材表 面之堆疊圖樣表面上形成電荷儲存膜6。 尤其是，例如在1000。(：下，以快速熱氧化（RT〇)實行熱 處理10秒鐘，形成二氧化矽膜（下介電膜6 ι)。 接下來以LP-CVD在下介電膜6ι上形成氮化矽膜（主電荷 儲存膜6_2 )，其厚度稍高，俾使最終厚度爲6奈米。此 CVD係利用如二氯矽烷（DCS)與氨之混和氣體，在73〇χ：< 基材溫度下實行。 接著知所形成之氮化矽膜表面以熱氧化法氧化，形成厚 度如3·5奈米之氮化矽膜（上介電膜6_3)。此熱氧化係在水 蒸氣中，熔爐溫度950 下實行40分鐘。因此所形成之具 低於2.0電子伏特（ev)等之阱位階之深載子阱（能階異於氮 化砂膜之導電帶）的濃度約爲1χ1〇11至/平方公分。 形成厚1.5奈米之二氧-化矽膜（上介電膜6·3 )，可降低主電 荷儲存膜6_2厚度1奈米。下方之主電荷儲存膜6_2以此比例 下降’使得主電％儲存膜6·2的最終厚度成爲6奈米。 接著在形成電荷儲存膜6的步驟中，在兩側面形成由導 黾性材質組成的側壁7a，反映控制閘極5的外型。尤其是 况％厚的雜質摻雜之多晶秒或無晶秒，然後在強烈非等向 條件下在其整個表面蝕刻。 按需求並以所形成的側壁7a與埯制閘5爲罩，以一斜角 做離子佈植，俾掺雜η型或p型雜質lb於基材1中相當的深 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂
五、發明説明（3〇 ) 度。藉此摻雜η型或P型雜質lb於側壁7a下方區域，可調 整臨界電壓或改善擊穿（punch through)抗力。 接著以側壁7a與控制閘5爲罩，在大致垂直方向做離子 佈植俾捧球n型雜質於側壁7a外側基材内側區域，形成 S/D雜質區2。 再來’例如在相同條件下摻雜具雜質之多晶矽或無晶矽 做爲側壁7a厚沉基於整個表面之材質，接著在垂直控制閘 極5的方向上長圖樣化一直線，形成記憶體閘極7 (自元線 WL )。此處在此蝕刻終結點時，在圖1B中寬度方向，記憶 體閘極7兩側之下方電荷儲存膜6露出。按需求亦可刻意 過度姓刻，俾降低電荷儲存膜的這個部分之電荷儲存能 力。〉王意在本具體實施·例之記憶單元結構中，即使未過度 蝕刻，因控制閘極5步驟，在外圍區亦有少量殘餘多晶矽 或無晶矽產生。此係因此蝕刻係利用在控制閘極5圖樣化 中，在一直線形中殘留之阻圖樣爲罩。即使使非等向性蝕 刻強些，在控制閘極5形成後之圖樣常可反映蝕刻阻之區 段外型，並成爲部分延伸之順向帶。 接著視所需沉積一内層阻絕層、形成接點，並形成較上 之接線層，俾完成此非揮發性半導體記憶體裝置。 與習知不具控制閘極5之胞製造方法相較，在此製造方 法中，有用以形成閘極介電膜4與控制閘極5之額外膜形 成與圖樣化步驟。再者，在通道中—提供相異電阻時，須爲 長臺式摻雜做離子射入。這些步驟與整個非揮發性半導體 ____ ·33- 本纸張尺㊈用中國國家標準(c—NS) Μ規格(⑽χ 297公爱) 518600 A7 ----- B7 五、發明説明（31 ) "" 记憶體裝置的製程相較微不足道，故不致使成本大幅增 加0 此外，此結構非常簡單且易於形成。 接著將闡視此記憶單元之操作。 對寫入操作而言，有利用CHE射入之第一方法以及利用 以累增崩潰產生之高能電荷射入之第二方法。第一方法之 寫入操作原理示如圖6A與6B，而第二方法之寫入操作原 理示如圖7。 在第一方法中’將參考電壓Vs施於雜質區2，使之成爲 源極’將没極電壓Vd施於另一雜質區2，使之成爲汲極， 將預足正電壓Vcg施於控制閘極5 (控制線CL )，而另_預 足正電壓Vwg則施於記憶體閘極7 (字元線WL )。 在上述條件下，在通道形成區中形成一反轉層（通道）， 自源極供給之電子在通道中加速，部分成爲可克服胞電荷 儲存膜6 i下介電膜的二氧化矽膜能量障壁％咖之高能 私荷（熱電子）。郅分熱電子以一定的機率射入電荷儲存膜 6 (儲存部6b )的汲極側部分。 爲提昇在通道中熱電子之射入效率，可控制施於控制閘 極5與屺憶體閘極7之電壓，在控制閘極5下方的第一導電 土半導體區中，沿通道方向產生高電場。故可產生與已知 在f夬閃ό己憶體接近射入區之場中的源極側射入類似的電場 刀布，並可改善射入效率如三個數量級。 在通迢中的電子整體加速，但因其於半導體晶格之雜質 散射或碰撞而損失部分自電場中獲得的能量。圖6Β中的
518600 A7 B7 五、發明説明（32 ) 虛線係電子在眞空中的電場内加速的前提下， 所有 的 位 能 轉換爲動能或所獲得的能量時之能量。電子的 實 際動 能 示如實線處，其峰値接近没極端，而愈加速其 能 量 耗損 愈 增。在進入充滿電子之η型雜質區2b時，動能 快速 滑 落 〇 如盡量使動能之峰値最高，將可改善熱電子之射 入 效 率 0 在本具體實施例中，藉由通道中電阻之不同 内 側通 道 區Ch2之電阻相對增加，在該區之電場增加並 可 改善 加 速 效率。據上述，射入前之電子經最高效率之: 智 慧 能 量 (energy-wise)激發。結果與習知在通道中不具 電 阻 差 的 狀 況相較，其熱電子射入效率獲得改善。尤其是 當 内 側 通 道 長度縮短時，在高能電場中的電子準發射移動 並 可 更 爲 改善射入效率。再者，即使在通道中不具電阻 差 亦 可 利 用控制閘極5做通道控制源極側射入。因此射 入 效 率 可 較 過往改善。 換言之，欲再另一儲存部6a中寫入時，可切 換 兩 雜質 區 2之相對電壓，俾使熱電子以類似原理射入儲 存 部 6a 〇 如 電子射入，則記憶電晶體之臨界電壓升高，並 完 成 寫 入 狀 態。， 以此方式可獨立將二位元儲存資料寫入一記 憶 單 元 中 0 在第二寫入方法中，示如圖7，將負電壓Vwg施於 記 憶 體閘極7 (字元線WL )，且將正電壓Vd施於寫 Ο 〇 入 側 雜 質 區 Z ° 在這些條件下，η型雜質區表面變得深空乏 急 劇 彎 曲 0 接著形成反轉層並發生累增崩潰。在此過程中 產 生 向 達 累 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210x 297公釐)
五、 發明説明（33 增崩潰之高能電子電洞對。、 在n刑难質跽9由、士 。把私子被正電壓Vd牵引而 ㊉、n r叔心W ?吸收。換言之，同時間大部分的高能 荽鱼七ρ μ 丨刀如考夕至通迢形成區側，接 耆馬记憶體閘極7之電場所拉， & 壁〜。2射人電荷儲存膜6。 克服4切膜能量降 在罘一万法中’熱電洞可類似而射入儲存部6a之相反 h此法因無通道形成而可同時寫人兩儲存部6a#6b。 讀取操作係利用所謂的反相讀取方式。亦即將如…犬 特土 3.0伏特（没極電壓施於兩s/d雜質區2間，俾使讀取 儲存資料之儲存部侧成爲源椏，而另一儲存部侧成：波 極’並將預定正電壓施於兩閘極5與7。結果通道之導通 或關閉或提昇之電流量-差，係依被讀取之儲存部或電荷量 差而足結果造成在汲極側雜質區的電位變化。藉由一未 圖不I感側放大器對電位變化之讀取，可辨別儲存資料之 邏輯狀態。 . . / 藉由源極與汲極之切換，可讀取另一儲存部。故可獨立 讀取二位元儲存資料。 在 >肖除操作中，儲存電荷經萃取或射入相反極性電荷爲 您。在後面的狀況下，在以上述第一方法寫入資料時，可 利用第二方法做消除。對消除而言，已可利，由帶對帶隧 穿效應而得之高能電荷射入之第三方法。在此方法中，施 加可使一雜質區2表面反轉之電壓-於記憶體閘極7與雜質 區2間，並施加一施予反向偏壓之電壓於雜質區2與基材1 間的p-n接面。以此反向偏壓使能帶急劇彎曲。由帶對帶 -36- 本紙張尺度適用巾@ S *標準(CNS) A4規格(210 X 297公爱） 518600 A7 B7 五、發明説明（34 ) 隧穿電流產生電子電洞對。在上述中，極性與保存之電荷 相反的電荷（如電洞）經記憶體閘極7與雜質區2間的電場 加速而得到高能量，並射入儲存部6a與6b。 注意對於先前方法之儲存電荷萃取，以記憶體閘極7與 雜質區2間之遂穿現象產生用以萃取電荷之預定大小與方 向之電場。藉此可將儲存電荷萃取至基材側，使得記憶第 晶體之臨界電壓變低，完成消除狀態。 依上述第一具體實施例之非揮發性記憶體，有兩個具電 荷保存能力之儲存部6a與6b。這兩個儲存部6a與6b爲不具 電荷儲存能力之單層介電膜4所隔離。據上述，在保存二 位元儲存資料時，可以可靠地將二位元儲存資料隔開。其 緣由在於即使有過多電_荷射入儲存部6a與6b中，由於不具 電荷儲存能力之單層介電膜4將其隔離，射入之電荷無法 進到一定區域外，故電荷分佈區域將不會交互作用。再 者，即使再將此裝置維持再高溫下時造成保存電荷漂移， 由於電荷分佈區域不會交互作用，在此觀點上，將不會造 成二位元儲存資料之稀釋。 再者，在通道形成區Ch中提供之電阻差可提升在寫入 或消除操作時的電荷射入效率，並可實現高速操作。 第二較佳具體實施例 第二具體實施例與第一介電絕緣結構有關。 圖8係依本發明之第二具體實施y例之記憶單元平面圖。 圖9Α係沿圖8之線Α-Α之剖面圖，圖92Β係沿圖8之線Β-Β 之剖面圖，而圖9C係沿圖8之線C-C之剖面圖。 -37- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐)
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-在記憶單元中沿通道方向之剖面結構大致同於依第一具 體實施例之圖1A。注意在第二具體實施例中，在控制間 極5(控制線CL)上形成蝕刻阻絕層5a。此蝕刻阻絕：5“系 由與組成記憶體閘極7之多晶石夕或無晶石夕有關，並具高蚀 刻選擇率之材質組成’其在這些蚀刻條件下的蝕刻一點也 不多’例如氮化秒。 提供蝕刻阻絕層兄的原因在於避免控制閘極5露出，而 因在控制閘極5上之記憶體閘極7厚度與記憶體閘極7週邊 厚度的厚度差過大而遭過度蝕刻。亦即如未提供蝕刻阻絕 層5a，在蝕刻記憶體閘極7時，首先會露出在控制閘極$ 上之電荷儲存膜6，但此膜並不足以做爲蝕刻阻絕，因其 厚度僅約爲10奈米。其被蝕刻掉以後即露出控制閘極5， 接著控制閘極5因後續蝕刻而變薄。提供蝕刻阻絕層$ a可 避免對控制閘極5非所欲的蚀刻。 做爲控制線CL之用-的控制閘極5，示如圖8，以帶型長 配置與行方向平行。由基材丨中的η型雜質區組成之位元 線BL配置於控制閘極CL間，與控制線平行。由記憶體閘 極7組成之字元線WL在與位元線BL和控制線CL垂直方向 上以長平行帶配置。 在第二具體實施例中，以預定寬度與字元線WL重疊於 寬度方向上的兩端之介電絕緣層ISO，係沿字元線WL間空 間配置於字元線方向中之長平行帶。 自圖9B之控制閘極5的接線部分觀之，通道寬度係以介 電絕緣層ISO間距定之。在介電絕緣層ISO間的内側通道區 -38- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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518600 A7 B7 五、發明説明（36 )
Ch2上形成薄單層介電膜（閘極介電膜）4。在這部分，產 生用以控制通道之電場。再者，在兩側處，因介電絕緣層 ISO之存在，控制閘極5對基材電位之影響削減至足量程 度。 換言之，以圖9C之儲存部的部分觀之，電荷儲存膜6係 形成於介電絕緣層ISO之上，且外側通道區Chi位於其間。 字元線WL主要部分寬度同於介電絕緣層ISO面對外侧通道 區Chi跨越介電保存膜6之空間寬度。此電荷儲存膜6與外 側通道區Chi相接部分係爲儲存部。在寫入或消除操作 中，輸至儲存部或自儲存輸出之電荷係受控於字元線 WL。在第二具體實施例中，即使在重複再寫入期間有電 荷自儲存部漏出，由於在®比鄰儲存部兩側之通道寬度方向 供有介電絕緣層ISO，可有效避免在不受來自字元線WL之 電場影響之正規通道周圍區域中形成漏電徑。 再者，在字元線WL；侧面提供導電性側壁7b。即使以顯 影術之最低極限F形成線寬度與字元線WL空間時，所提供 的這些導電性側壁7b僅係用以擴充字元線寬度而不招致面 積損失。再者，提供導電性側壁7b之另一目的在使區域免 受在介電絕緣層ISO間空間之半導體區中字元線之電場影 響，即使在介電絕緣層ISO之圖樣形成中，形成字元線時 發生失準時亦同。 接下來將併同圖10A至10D和其玄圖示闡釋依本發明之 第二具體實施例之記憶單元製造方法。圖10A至10D所示 係沿圖8之線D-D之剖面圖以及與圖5 A至5D之步驟相對應 -39- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂 % 五、發明説明（37 ) 之製程步驟。 :圖•中，首先在圖8所示平面圖樣中 成介電絕緣層IS〇。此介電絕 形 (L0Cn〇, %办 屯巴，彖層IS〇係以區域氧化矽 (LUCOS)、淺穿圳（STI)或暴 戸h ( m巴緣形成。介電絕緣層iso之 厗度係通道在半導體區中未 ,, 力具展面相接之厚度，如 自10與數奈米至數十夺米 '木據上述，由於此大小不足以做 ㈣Θ 收料成以簡單級之場絕緣。在場絕 ，中，基材表面經熱氧化或以CVD形成二氧切，並再圖 樣化。 以熱氧化在部分基材表面上形成自介電絕緣層露出 t閘極介電膜4 ’示如圖_9C。接下來的以此閘極介電 膜4爲穿越罩實行通道-掺雜 心难 了决疋内側通道區Ch2之臨 界電壓。 二序在:電絕緣層IS0與通道形成區⑶上形成雜質捧雜 多晶石夕或無晶石夕與充做蚀刻阻絕層之氮化石夕膜^。將這些 膜圖樣化成在行方向上之長帶，俾形成控制間極5與蚀刻 阻絕層5a之堆疊圖樣。 在圖10B中，視而要自控制閉極5 (長臺式捧雜）以通道 掺雜裝置摻雜導電型相反之雜質離子（長臺式摻雜）於部分 通道形成區Ch中。藉士卜·^ 士，m - ^ 精此形成具低臨界電壓之外側通道區
Chi。 在圖W中，利用控制閘極5爲罩，以相同方式將閘極 介電膜4圖樣化，接著在其整個表面形成電荷儲存膜6。 可使用由下介電膜6·!、主電荷错存膜6-2與上介電膜6_3組 裝 訂 % -40- 518600 A7 B7 五、發明説明（38 ) 成的三層膜做爲電荷儲存膜6。此形成方法同於第一具體 實施例。 以與第一具體實施例相同方式形成與控制閘極5側面貼 近，並由導電性材質組成之側壁7a。再者，視所需以斜向 離子佈植沉積η型或p型雜質lb於基材的較深部位中，俾 調整臨界電壓或改善擊穿抗力。 在圖10D中，首先以大致垂直之離子佈植摻雜高掺雜之 η型雜質。藉此形成S/D雜質區2 (位元線BL )，但這些S/D 雜質區2係形成於介電絕緣膜ISO下方與介電絕緣膜ISO之 線相交處。 接著厚沉積與側壁7a相同之導電性材質於整個表面，並 圖樣化將其製成平行帶，形成記憶體閘極7。再者，厚沉 積相同導電性材質於整個表面並蝕刻之。藉此在其兩側形 成字元線WL，其形成位置在圖10D中並未示出。 接著視需要沉積内層隔絕層、形成接點並形成較上接線 層，俾完成此非揮發性半導體記憶體裝置。 以此方式，在利用場絕緣時，僅在第一具體實施例的製 造方沬之初加入介電膜之圖樣化與沉積步驟，接著實行與 第一具體實施例相同的製程。 這些步驟與整個非揮發性半導體記憶體裝置的製程相較 微不足道，故不致使成本大幅增加。 第三較佳具體實施例 ......... . 1 1 -一, - 第三具體實施例與第二介電絕緣結構有關。 圖11係依本發明之第三具體實施例之記憶單元平面 -41 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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518600 A7 B7 五、發明説明（39 ) 圖。 在第三具體實施例中，在記憶單元中沿通道方向之剖面 結構基本上同於第一與第二具體實施例（圖1A)。再者， 在圖9A、圖9B與圖9C剖面圖所視結構與第二具體實施例 相同。 亦即在圖9B與圖9C所示部份中，介電絕緣層ISO係以如 第二具體實施例方式形成。因此，足以減弱控制閘極5與 字元線WL對基材電位之影響，並足以降低在基材電位 上，自儲存部漏出之電荷的影響，並藉此避免漏電流之發 生。 再者，在控制閘極5上形成蝕刻阻絕層5a，其效益在於 在字元線WL兩側面形成導電性側壁，以及與第二具體實 施例中所示相同之效益。 在第三具體實施例中，如圖11所示，以一定寬度與字元 線WL重疊於寬度方向上的兩端之介電絕緣層ISO，係配置 於字元線WL間空間，並與上述包括位元線BL之S/D雜質 區2絕緣。圖12D係沿圖8之線D-D之剖面圖。 在圖12D中，介電絕緣層ISO之絕緣圖樣僅配置於形成 位元線BL之S/D雜質區2間的半導體區域上。控制閘極5與 蝕刻阻絕層5a之堆疊圖樣係配置於介電絕緣層ISO之上。 形成電荷儲存膜6以覆蓋這些與S/D雜質區2。 接下來將併同圖12A至12D和其戈圖示闡釋依本發明之 第三具體實施例之記憶單元製造方法。圖12A、圖12B與 圖12D所示係與圖5A、圖5B與圖5D之步驟相對應之製程 -42- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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518600 A7 B7 五、發明説明（40 ) 步驟。圖12C1與圖12C2之步驟亦與圖5C之步驟相對應。 在圖12A中，以與第二具體實施例相同方法與相同圖樣 在基材1上形成介電絕緣層ISO，亦即在列方向上之長平 行帶中。介電絕緣層ISO之厚度係通道在半導體區中未形 成與其底面相接之厚度，如自10等奈米至數十奈米。 接著以與第二具體實施例相同方式，以熱氧化在基材表 面上形成自介電絕緣層ISO露出之閘極介電膜4，接下來 的以此閘極介電膜4爲穿越罩實行通道摻雜，可決定内側 通道區Ch2之臨界電壓。 依序在介電絕緣層ISO與通道形成區Ch上形成雜質摻雜 多晶矽或無晶矽與充做蝕刻阻絕層之氮化矽膜5a。將這些 膜圖樣化成在行方向上之長帶，俾形成控制閘極5與蝕刻 阻絕層5a之堆疊圖樣。 在圖12B中，以與第二具體實施例相同方式，視需要將 與通道摻雜導電型相反之雜質摻雜於控制閘極5外侧之通 道形成區Ch中（長臺式摻雜）。藉此形成具低臨界電壓之外 側通道區Chi。 在圖12C1中，首先以與介電絕緣膜ISO之材質相較蝕刻 速率較低之材質，沿控制閘極5與蚀刻阻絕層5a之堆疊圖 樣的寬度方向中兩側形成側壁8。當介電絕緣膜ISO爲二 氧化矽時，可選擇如氮化矽做爲側壁8材質。利用側壁與 蝕刻阻絕層5a爲罩實行蝕刻。藉此^將在列方向上之長直線 形介電絕緣膜ISO隔離於S/D雜質區之形成區之上，俾形成 對各胞之隔絕圖樣。 -43- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
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518600 A7 B7 五、 發明説明（41 ) 視所 需 利用相同側壁8與蝕刻阻絕層5a爲罩，以 斜 向 離 子 佈 植 沉 積η型或p型雜質lb於基材的較深部位中 俾 調 整 臨 界 電 壓或改善擊穿抗力。接著佈植高摻雜之η 型 雜 質 0 藉 此 如圖11所示，形成位元線BL之S/D雜質g ：2 在 列 方 向 上 形成於長平帶圖樣中，其恰爲在控制閘5 兩 側 之 側 壁 8寬度隔離。 接著 選 擇性移除側壁8，示如圖12C-2，在整個表 面 形 成 電 荷 儲 存 膜6。可使用由下介電膜6_ι、主電何儲存 膜 6-2 與 上 介 膜 6_3組成的三層膜做爲電荷儲存膜6。此形 成 方 法 同 於 第 一 具體實施例。 厚 沉 積 導電性材質於整個表面，並圖樣化將其製 成平 行 帶 形 成 記憶體閘極7 接著，厚沉積相同導電性 材 質 於 整 個 表 面 並蝕刻之。藉此在其兩側形成具側壁7b之 字 元 線 WL， 其形成位置在圖12D中並未示出。 接 著 視 需要沉積内層隔絕層、形成接點並形成較 上 接線 層 俾 完 成此非揮發性半導體記憶體裝置。 在 上 述 製造方法中，以具控制閘5之自行對準實 行介 電 絕緣 膜 ISO之隔離與S/D雜質區之形成。據上述，以 如 第 — 與 第 二 具 體實施例相同方式，在通道方向上，在 儲 存 部 6a 6b 之 尺寸並無變動。再者，在第三具體實施例 中 用 以 形 成介 電絕緣膜ISO圖樣之光罩與第二具體實施 例 所採 用 者 相 同 。在利用場絕緣形成介電絕緣膜ISO時， 僅 在 第 — 具 體 實 施例的製造方法之初加入介電膜之圖樣化與 沉 積 步 驟 即 可 形成介電絕緣膜ISO。接著實行與第一具 體 實 施 -44· 裝 本紙張尺度適用中國國家標準(CNS) A4規格(210x 297公釐) 訂 % 例相同的製程。 傲τ s \ _正個非揮發性半導體記憶體裝置的製程相彰 微=足道，故不致使成本大幅増力" 實施例 弟四具體實施例係關於利用依本發明之記憶單元結構泛 V月陣列的序列操作（圖4 )。 :月中，栓供控制閘極的原因之一在於實現廉 陣列的序列操作。以下將闡釋利用此陣列控制方法之寫A 操作。 圖^闡釋藉由兩CHE人射寫人操作，在第二列之六記 思單元中以平行寫入操作寫入1 2位元資料 (’ ’ AOAojAm)的狀況圖。在此之π開（〇n)，，係指可 在=憶單元中形成通道的狀態（或可產生此狀態之電壓）， 而關（OFF) ”係指無法在記憶單元中形成通道的狀態（或可 產生此狀態之電壓）。> 圖14闡釋第一寫入操作。 此時，施加一共同電壓Vc (如接地電壓）於奇數位元 線，同時施加一特定正電壓（汲極電壓Vd)於偶數位2 ”·泉此CHE寫入操作係在汲極側儲存部實行，俾使在、 極電壓vd施加之位元線BL2、BL4、BL6兩側之儲存二 被選擇，並藉此可被寫入。此實際寫入操作僅在控制線爲 ON"時始可爲之。因此，可在三處^實行寫入，亦即在柝制 線CL2左側之儲存部、在控制線CL5右側之儲存部，、 在控制線CL6左側之儲存部。在各區之儲存資料變成 -45- 五、發明説明（43 ) 1。在所選位置以外的儲存部維持，·〇..， 圖15闡釋第二窝入操作。 肖除狀心。 此時，施加之共同電壓％與_ 入操作時切換。因此，所選之儲存部變成所 遙之位置。在此狀態下之實際窝人位置亦受控制資 疋。在圖15示例中有三各區 、 控制線一之儲存部。在各區之二 在所選位置以外的儲存部維持"〇"，亦即消。 由於此兩平行寫入操作’可將圖4中所示之： 入資料寫入連結至—字元線WL2的六個記憶單元。寫 如上所…本具體-實施例之記憶單元 制通道形成之控制閉極5的存在，對—知胞陣列用= :=料期即可序列存取與序列操作。再者，由半導㈣ 貝S組成〈位元線級’因具大時間常數而無法在^ 下切換，然而其僅升降一次， 阿逮 時間的優點。再者，亦具可降低能量 馬和貝科寫入整個記憶單元陣列，設定位 次較佳，接著成功寫入所有列同時保持固定電位二二 有㈣Γ寫入操作中，在兩儲存部之—實行寫入操= !:=-寫入挺作中，在兩儲存部之外的儲存部實行寫 在整個VG型記憶單元陣列的寫入操作中，僅以— 作週期即可序列存取與序列操作。再者，由半導體之^ -46- 本紙張尺度適财関家標準(^1^(21〇Χ297公爱) 518600 A7 B7 五、發明説明（44 ) 區組 成之位元線級，因具大時間常數而無法在高 速 下 切 換， 然而其僅升降一次，故有降低用於寫入操作所 需 時 間 並可 降低能量耗損的優點。 接著將闡釋讀取操作。 由 於在讀取操作中，在源極側儲存部之儲存狀態 讀 取 9 共同 電壓Vc施加於控制閘兩側上的儲存部之一的 時 間 與 寫入 操作所選時間相反。如位元線兩側之記憶單元（ 汲 極 電壓 施加處）一經連結，則會產生錯誤操作，因此 需 讀 取 其它 各記憶單元之一側。因此，讀取一列需四個 操作 週 圖 16闡釋第一讀取操作。 在 初始狀態中，將共同電壓Vc施加於所有的位 元 線 並且 所有的控制線均保持在OFF電壓。 首 先，施加一共同電壓Vc (如接地電壓）於奇 數 位 元 線， 同時施加一特定正電壓（汲極電壓Vd)於偶 數 位 元 線。 由於讀取操作係在源極側儲存部實行，在共 同 電 壓 Vc施 力口之位元，線BL1 、BL3 、BL5 、BL7兩偵'J之儲存 被 選 擇， 藉此可執行讀取。 奇 數控制線自”0FFn切換爲”0N··。施力口 一字元 閘 電 壓 Vwg於字元線WL2將其啓動。在實際讀取操作中， 僅 可 讀 取控 制線爲·ΌΝ”之記憶單元。因此，可讀取在圖 16 中 標 •Όπ之儲存部的資料位元。亦，讀取電流之流 進 記 憶 單元 Μ12、Μ32與Μ52，係依在儲存部的三個位置 處儲 存 資料 :在控制線CL1左側之儲存部、在控制線CL3 左 側 之 -47- 本纸張尺度適用中國國家標準(CNS) A4規格(210x 297公釐) 518600 A7 B7 五、 發明説明（45 ) 儲 存部 ，以及在控制線CL5左側之儲存部。儲存資料 之 邏 輯狀態 的辨認，係依下列狀況而定：奇數位元線之 電 位 是 否 往正 方向移動、偶數位元線之電位是否往負方向 移 動 或 是位 元線 BL1 與 BL2、BL3 與 BL4，或 BL5 與 BL6 間 之 電 位 在辨 認出儲存資料後，字元線WL2返回其初始電 位 並 關 閉 0 圖17 闡釋第二讀取操作。 控制 線之相對電壓經切換與第一讀取操作相反。 亦 即 奇 數控制 線 CL1、CL3、CL5、CL7 自丨ΌΝ” 切換爲"OFF·丨 9 同 時 偶數 控制線CL2、CL4、CL6自丨丨OFF1丨切換爲丨丨ON，， 〇 此 外 ，施 加一字元閘電壓Vwg於字元線WL2將其啓 動 〇 此 時 ，僅 可讀取控制線爲”ΟΝπ之記憶單元。因此，可 讀 取在 圖 17中 標示爲"〇π之儲存部的資料位元。亦即讀取 流 之 流 進記 憶單元Μ22、Μ42與Μ62，係依在儲存部的 三 個 位 置 處儲 存資料：在控制線CL2右側之儲存部、在 控 制 線 CL4右側之儲存部，以及在控制線CL6右側之儲存 部 〇 據 上 述， 儲存資料之邏輯狀態的辨認，係依下列狀況 而 定 : 奇數位 元線之電位是否往正方向移動、偶數位元線 之 電 位 是 否往 負方向移動，或是位元線BL1與BL2、BL3與BL4 ， 或 BL5 與BL6間之電位差。 在辨認出儲存資料後，字元線V^L2返回其初始電 位 並 關 閉 ，且 所有的位元線與所有的控制線返回其初始 狀 態 — 次 0 -48- 裝 訂 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
% 518600 A7 B7 五、發明説明（46 ) 圖18闡釋第三讀取操作。 首先，位元線之相對電壓經切換至與第一和第二讀取操 作相反。亦即施加汲極電壓Vd於奇數位元線，同時施加 共同電壓Vc於偶數位元線。因此，在共同電壓Vc施加之 位元線BL2、BL4、BL6兩側之儲存部被選擇，並藉此可被 讀取。 奇數控制線CL1、CL3、CL5、CL7自πΟΝ’·切換爲"OFF丨丨 ，同時施加字元閘電壓Vwg於字元線WL2將其啓動。此 時，僅可讀取控制線爲’ΌΝ"之記憶單元。因此，可讀取在 圖18中標示爲” CT之儲存部的資料位元。亦即讀取電流之 流進記憶單元M12、M32與M52，係依在儲存部的三個位 置處儲存資料：在控制線CL1右側之儲存部、在控制線 CL3右側之儲存部，以及在控制線CL5右側之儲存部。據 上述，儲存資料之邏輯狀態的辨認，係依下列狀況而定： 奇數位元線之電位是否往正方向移動、偶數位元線之電位 是否往負方向移動，或是位元線BL1與BL2、BL3與BL4， 或BL5與BL6間之電位差。 在辨認出儲存資料後，字元線WL2返回其初始電位並關 閉。 圖19闡釋第四讀取操作。 控制線之相對電壓經切換與第三讀取操作相反。亦即奇 數控制線 CL1、CL3、CL5、CL7 1·ΌΝΠ 切換爲”(^?";同 時偶數控制線CL2、CL4、CL6自n0FFn切換爲"0ΝΠ。此 外，施加一字元閘電壓Vwg於字元線WL2將其啓動。此 -49- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂 518600 A7 B7 五、 發明説明（47 ) 時 ， 僅 可讀取控制線爲"〇Νπ之記憶單元。因此，可 讀取在 圖 19 中 標示爲πΟπ之儲存部的資料位元。亦即讀取 電流 之 流 進 記 憶單元Μ22、Μ42與Μ62，係依在儲存部的 三個 位 置 處 儲 存資料：在控制線CL2左側之儲存部、在 控制 線 CL4左側之儲存部，以及在控制線CL6左側之儲存部。 據 上 述 儲存資料之邏輯狀態的辨認，係依下列狀況 而定 ： 偶 數位 元線之電位是否往正方向移動、奇數位元線 之電 位 是 否 往 負方向移動，或是位元線BL1與BL2、BL3與BL4 或 BL5與BL6間之電位差。 在辨 認出儲存資料後，字元線WL2返回其初始電 位並 關 閉 且 所有的位元線與所有的控制線返回其初始 狀態 一 次 〇 以 上 述四種操作可將連至同一字元線WL之所有 記憶 單 元 的 資料位元讀出。 在 以 上述四種操作自整個記憶單元陣列或部分相 同之如 記 憶 單 元方塊讀取資料時，相同的操作恰如字元 線數 重 複 ’ 同 時成功切換字元線啓動之。 例 如 :當按第一、第二、第三與第四操作成功實 行如 圖 16 所 示 之包含3χ6記憶單元之方塊的讀取操作時， 在自 第 一 至 第 四操作中之各讀取操作中，讀取操作週期數爲三 或 等 於 字 元線數。因此，共需12讀取週期。 首 先將闡釋第一讀取操作。 _ 在 此 狀況下，亦在初始狀態中施加共同電壓Vc 於所 有 的 位 元 線，且所有的控制線保持在OFF電壓。 -50- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 518600 A7 B7 五、發明説明（48 ) 首先，施加一共同電壓Vc (如接地電壓）於奇數位元 線，同時施加一特定正電壓（汲極電壓Vd )於偶數位元 線。由於讀取操作係在源極側儲存部實行，在共同電壓 Vc施力口之位元，線BL1 、BL3 、BL5 、BL7兩御J之儲存杳F被選 擇，藉此可執行讀取。 奇數控制線CL1、CL3、CL5、CL7自，丨OFF丨切換爲”ΟΝπ ，並施加一字元閘電壓Vwg於第一字元線WL1將其啓動。 在.實際讀取操作中，僅可讀取控制線爲’ΌΝ"之記憶單元。 因此，可讀取在圖16中標示爲”0”之儲存部的資料位元。 亦即讀取電流之流進記憶單元M12、M32與M52，係在連 至字元線WL1之記憶單元的列中，依在儲存部的三個位置 處儲存資料：在控制線CL1左側之儲存部、在控制線CL3 左側之儲存部，以及在控制線CL5左側之儲存部。據上 述，儲存資料之邏輯狀態的辨認，係依下列狀況而定：奇 數位元線之電位是否往正方向移動、偶數位元線之電位是 否往負方向移動，或是位元線BL1與BL2、BL3與BL4，或 BL5與BL6間之電位差。 在辨認出儲存資料後，字元線WL1返回其初始電位並關 閉。 在第二週期中，施加字元閘電壓Vwg於第二字元線WL2 將其啓動。 在實際操作中，僅可讀取控制線爲Π0ΝΠ之記憶單元。 因此，可讀取在圖16中標示爲〃0"之儲存部的資料位元。 亦即讀取電流之流進記憶單元Μ12、Μ32與Μ52，係在連 -51- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
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518600 A7 B7 五、發明説明（49 ) 至字元線WL2之記憶單元的列中，依在儲存部的三個位置 處儲存資料：在控制線CL1左側之儲存部、在控制線CL3 左側之儲存部，以及在控制線CL5左側之儲存部。據上 述，儲存資料之邏輯狀態的辨認，係依下列狀況而定：奇 數位元線之電位是否往正方向移動、偶數位元線之電位是 否往負方向移動，或是位元線BL1與BL2、BL3與BL4，或 BL5與BL6間之電位差。 在辨認出儲存資料後，字元線WL2返回其初始電位並關 閉。 在第三週期中，施加字元閘電壓Vwg於第三字元線WL3 將其啓動。在實際操作中，僅可讀取控制線爲”〇N”之記憶 單元。因此，可讀取在圖16中標示爲"0"之儲存部的資料 位元。亦即讀取電流之流進記憶單元M12、M32與M52， 係在連至字元線WL3之記憶單元的列中，依在儲存部的三 個位置處儲存資料：在控制線CL1左側之儲存部、在控制 線CL3左側之儲存部，以及在控制線CL5左側之儲存部。 據上述，儲存資料之邏輯狀態的辨認，係依下列狀況而 定：責數位元線之電位是否往正方向移動、偶數位元線之 電位是否往負方向移動，或是位元線BL1與BL2、BL3與 BL4，或BL5與BL6間之電位差。 在辨認出儲存資料後，字元線WL3返回其初始電位並關 閉。 以相同方式，重複第二至第四讀取操作三個週期，即可 讀取在圖16中所示所有記憶單元的資料位元。 -52- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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50 五、發明説明 在記憶單元陣列之讀取操作中，具 電位級僅并隆A時間1^數之位元線 及僅升降兩次。此舉有助於改善讀取接你、 , 並可降低功率耗損。 Λ取知作〈整體速度 注意在消除操作中，常 但亦可以列單元消除之 H己憶早-陣列消除， 射入m 除（。以通道熱電洞（具P通道型，CHE) 射入罐，可以如CHE射入窝入操作相 兩操作週期實行消除。 ’士各歹1 …)射… 之熱電洞(具p通道型， 除:子)射入做消除，可對各列以單-操作週期實行消 此類序列操作係藉由將本 町+贫明之圮憶早兀陣列分割成數 個邵分的操作型式。亦即在 、 〗p在本發明中，以所提供對記憶單 =之控制線將預定好之記憶單元_，例如2、3、4, t佳爲2 4、8、16 ’俾將記憶單元分割成n個群組。接 者將在未啓動之記憶單元中總共η個記憶單元—個接一個 依序存取做封包操作c寫入、讀取與消除）。 ，在 k ’、月中，知未啓動之記憶單元以一方向偏移，形 成新的群組並操作類似的η個記憶單元。此操作恰在一群 組中β i己憶單元數重複，俾完成所有連結至_字元線肌 之記憶單元操作。 佳具體會族例 ' 第五具體實施例與未選列之閘極偏壓設定方法有關，俾 減少自與在1買取操作中被讀取之胞_同列流至位元線之漏電 W °在此將以以下示例闡釋之·· nor型（隔離源極線NOR 型）1己憶單元陣列，其中在行方向上之源極線經分割於圖3 ______ -53- t紙張尺度適财s s家標準(CNS)_规格(21G χ 297公爱了 518600 A7 B7 五、發明説明（51 ) 所示之相鄰記憶單元間；以及VG型記憶單元陣列，其中 共用線爲圖4所示之相鄰記憶單元間共用。 圖20所示係在隔離源極線NOR型記憶體陣列中的讀取操 作之特定偏壓狀況。 在隔離源極線NOR型記憶單元陣列中，可以單一讀取操 作週期，同時自同列中各記憶單元平行讀取一位元。在圖 20中偏壓狀況係對應於頁讀取，選擇所有連結至所選字元 線WL2的記憶單元M12、M22、...M62，尤其是同時讀取 儲存於記憶單元中控制線左側之資料位元。 施加讀取汲極電壓Vd如1.2伏特於所有的位元線BL1至 BL6，施力π參考電壓Vs如0伏特於所有的源極線SL1至 SL6，以及施加讀取閘極電壓Vwg如電源供電壓3.3伏特於 所選之字元線WL2。再者，在頁讀取操作中，施加用以導 通通道之控制閘極電壓Vcg如3伏特於所有的控制線CL1至 CL6 〇 此時，在本具體實施例中，施加給定通道形成區順向偏 壓之電壓於未選之字元線WL1、WL3。在此，”給定通道 形成庳順向偏壓之電壓π係指一電壓，藉此基於通道形成 區之電位施加之電壓方向，成爲假設爲ρη接面之順向方 向。尤其是，例如在圖1中，當通道形成區Chla、Chib爲 p型並保持在接地電位，此電壓爲負電壓；相對地，如通 道形成區Chla、Chib爲η型並保持^在接地電位，則此電壓 爲正電壓。方向在給定通道形成區順向偏壓之電壓的絕對 値不高於1伏特較佳。此係爲在讀取未選之記憶電晶體 -54- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
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518600 A7 B7 五、發明説明（52 ) 時，降低擾動及避免錯誤寫入與錯誤消除。 在此所施加之順向偏壓Wuw如-0. 5伏特。 在記憶單元中，臨界電壓依儲存資料邏輯而變，故在對 所選之記憶單元相同的偏壓條件下，記憶電晶體之通道導 電性可依儲存資料邏輯有效改變，並且因此流進位元線的 電流量改變，或位元線之電位改變。概言之，有效讀取電 流僅在所選之記憶單元導通時，始流通於所選之位元線 BL中。以一未圖示之感側放大器將此讀取電流之存在或 大小放大，俾辨識儲存資料之邏輯狀態。 藉此讀取操作，可讀取連結至字元線WL2之記憶單元之 列的一半之儲存資料。爲讀取另一半，亦即在控制線右側 之記憶單元，位元線與源極線之相對電壓自圖20顚倒。其 它條件則於圖20相同。 亦即施加讀取汲極電壓Vd如1.2伏特於所有的源極線 SL1至SL6，施加參考電壓Vs如0伏特於所有的位元線BL1 至BL6，以及施加讀取閘極電壓Vwg如電源供電壓3.3伏特 於所選之字元線WL2。再者，在頁讀取操作中，施加用以 導通通道之控制閘極電壓Vcg如3伏特於所有的控制線CL1 至 CL6。 因此，通道電流以與上述相反極性流動，且通道導電性 有效改變，反映在低電場側儲存部之儲存電荷，亦即在控 制線右側之儲存部。藉此可將在低Jt場側儲存部之儲存電 荷轉換爲讀取電流量或汲極電壓Vd施加處之源極線上的 電壓變化，並被讀取爲儲存資料。 -55- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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518600 A7 B7 五、發明説明（53 ) 圖21所示係在VG型胞陣列中的讀取操作中之特定偏壓 條件。 在VG型胞陣列中的讀取操作之基本程序已於第四具體 實施例中詳述。在此簡述之，以四個讀取操作讀出在一列 記憶單元上所有的位元，其改變施加於奇數位元線BL(2n-1) (η ··自然數）與偶數位元線BL(2n)之汲極電壓Vd與參考 電壓V s,組合，以及施加於奇數控制線CL(2n-l)與偶數控制 線CL(2n)之ON電壓與OFF電壓組合。在這四個讀取操作 中，施加於未選之記憶單元閘極的順向偏壓不變，使得圖 21所示在第四具體實施例中的第一讀取操作中的特定偏壓 條件可做爲代表例。 此處被讀取位元係在控制線CL1左側之位元，在控制線 CL3右側之位元，以及在控制線CL5右側之位元。爲能竟 其功，施加參考電壓Vs=0伏特於奇數位元線，施加汲極電 壓Vd=1.2伏特於偶數位元線，施加ON電壓，亦即Vcg=3伏 特於奇數控制線，以及施加OFF電壓，亦即Vs=0伏特於偶 數控制線。此外，施加讀取閘極電壓Vwg，亦即電源供電 壓Vcp=3伏特於特定字元線WL2，以及施加順向偏壓Vuw= -0.5伏特於其它未選之字元線WL1、WL3。 因此通道導電性有效改變，反映在低電場側儲存部之儲 存電荷，亦即在控制線左側之儲存部導通。因此可將在低 電場側儲存部之儲存電荷轉換爲讀取電流量或汲極電壓 V d施加處之源極線上的電壓變化，並被讀取爲儲存資 料。 -56- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 518600 A7 B7 五、 發明説明（54 ) 夕火 而’在本具體實施例的己憶早元結構中’有 一 面 對通 道 中 央部分的控制閘極5。此在行方向上之控制 閘 極 經 共 接 成 控制線CL。據上述，電壓施加方向在將在 一 未 選 之 記 憶 單元中的通道中央上的通道導通，此未選之記 憶 單 元 與被 讀取之記憶單元共用此控制線。以局部電場 常 不 足 以 將通道導通，但會增加一些漏電流。尤其是，在被 讀 取之 儲存部之記憶單元中處於消除狀態或過度消除狀 態 時 9 臨 界 電 壓會滑落至低於一般的消除位準，因此施加 之 電 壓 經 此控 制線之影響即無法略之。 一 般而言，均欲將在NOR型記憶單元陣列中的 記 憶 電 晶 體 最 小化；在讀取操作中，自未選之胞流至位元 線 之 關 閉 漏 (off-leakage)電流主要係爲電晶體中源極與汲極 間 的 擊 穿 效 應 所致。例如：如記憶電晶體之閘極長度低 於 0. 13 微 米 ， 即使將讀取汲極電壓降至約1.0伏特至1.5伏 特 ， 空 乏 區 亦會自没極側延伸至源極側，此係因所施加之 電 壓 與 汲 極 施 加電壓會有效降低源極與基材或井間的位 能 障 壁 所 致 〇 此即所謂的汲極引致障壁降低（DIBL)效應。 擊 穿 電 流 因 此 蜂應而增加。 在 一第五具體實施例之讀取方法中，如上述， 藉 由 施 加 順 向 偏壓於閘極，可抑制擊穿電流。在η通道電 晶 體 的 狀 況 中 ，施加負電壓於閘極之功用在將因DIBL效 應 而 降 低 之 源 極側電位障壁轉爲原始狀態。_ 具 本發明人之研究，當記憶電晶體之次臨界係數爲100 毫 伏 特/十（decade)時，如施加-0.5伏特之順向偏 壓 於 記 憶 -57- 本紙張尺度適用中國國家標準(CNS) A4規格(210x 297公釐)
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518600 A7 B7 五、發明説明（55 ) 早7L 陣列，示如圖20，可改善漏電流五個數量級。 再 者 當次 臨界係數爲200毫伏特/十時，施加-0.5伏特之 順 向 偏 壓， 可改善漏電流二至三個數量級。 由 於此類在未選之胞中的漏電流之大幅改善，即 使 當 與 被讀 取胞共用之控制線啓動且未選之胞開啓"ON"時 藉 由 順向 偏壓之施加，不僅可抑制漏電流之增加，並可 反 向 降 低漏 電流。結果可改善讀取信號之S/N比。 尤 其是，即使當消除狀態之臨界電壓低至約〇. 1 伏 特 ， 藉由 對施加於未選字元線之電壓Vuw (順向偏壓） 設 定 爲 -0.5伏特，當讀取汲極電壓設定爲1.2伏特時，可將 漏 流 抑制 至10奈安培/微米。此時，由於讀取電流大於 50 微 安 培/微米，即使在位元方向有大量的胞，仍足以以 感 側 放 大器 偵測資料。 再者，由各種研究結果中發現到，消除狀態之臨 界 電 壓 愈低 ，順向偏壓之絕對値需愈大。尤其是，發現到 即 使 消 除狀 態係於空乏區中，仍可增加順向偏壓之絕對値 至 一 定 程度 ，俾降低漏電流並能精確讀取操作。 此 川員向偏壓値經實驗驗證，可大幅降低此關閉漏 ηϊτ- 流 ， 尤其在絕對値低於1伏特時。 當 源極電壓（參考電壓Vs)爲0伏特時，施加負電壓（ 順 向偏 壓Vuw)之讀取方法等效於習知源極偏壓讀 取 方 法 中， 以正電壓偏壓源極並使閘極爲_〇伏特，其爲源 極 與 閘 極之 相對關係。據上述，可利用本具體實施例之讀 取 方 法 併同 源極偏壓讀取方法。 -58- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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順向偏壓Vuw的大小係經考量未選胞之寫入擾動而定。 因此，本發明人研究在〇5伏特之閘極偏壓時的讀取擾 動特性。以臨界電壓測量値之外插法求得1〇年後的臨界電 壓窗大於-0·5伏特。據此可確認在1〇年内仍可以_〇5伏特 之閘極偏壓做讀取操作。 相反地，可自讀取擾動的極限求得閘極偏壓（順向偏壓） 的最大値，視ΟΝΟ膜之規格而定，但在隧穿膜（下介電膜 6-1)爲2.6至3.0奈米時，其約爲-1〇伏特。 此外，在本具體實施例中，在利用熱載子射入寫入方法 〈MONOS電晶體的狀況中，下介電膜6 ι厚度可爲約4奈 米。在此狀況下，藉由施加高達q伏特之順向偏壓Vuw於 未選字元線上，可使資料保存特性變得優異，並可在沒有 讀取擾動的惡化下，使操作遂行。 由上述可知，在讀取操作時，藉由施加順向偏壓於未選 +元，泉上，可有效降低關閉漏電流，同時可固定來自未選 胞之讀取電流於一定値。結果，可提升讀取信號之 比，並可改善非揮發性半導體記憶體之操作可靠性。 然而，在非揮發性半導體記憶體中，常有藉由消除確 認，在記憶電晶體中與消除狀態之臨界電壓搭配的程序。 雖然可與記憶電晶體中消除狀態之臨界電壓搭配，此程序 卻極費時，因此欲將確認程序簡化。俾實現高速寫入操= 週期。在此，當消除狀態之臨界電―壓收斂至一定程度時， 自增加寫入速度的觀點至停止臨界電壓之收敛程序較佳 接著藉由在$買取操作中之偏壓變化可降低漏#，令 -59- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐）
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518600 A7 B7 五、發明説明 (57 ) 在本具體 實施例之讀取方法中，施加順向 偏壓有 助 於增 加寫入週期 速度併同簡化消除確認程序。 再者，在 本發明之讀取方法中施加順向偏 壓的目 的 不 在 於降低來自 空乏未選之記憶電晶體的漏電流 ，而係 在 即 使 無閘極偏壓 的狀況下，用以降低在OFF狀態 之未選 記 憶 電 晶體的關閉 漏電流至極低的程度。 當閘極長度小於0.13微米時，可施加之 電壓即 受 到 限 制，並且記 憶單元陣列的儲存能力增加，讀 取電流 下 降且 自DIBL效應 ，衍生之關閉漏電流以未選胞數 累增並 疊 加 於 位元線上， 使得讀取信號S/N比之滑落在將來可能 成 爲 曰 益嚴重的問 題。 藉由本發 明之讀取方法的施用，即使在此條件下 亦 可 精 確讀取。 修改 雖然本發 明已參考第一至第四具體實施例 闡視之 ， 應 可 暸解在不偏 離本發明之基本概念與範疇下， 在此技 藝 中 可 對其做諸多 修改。 例如：記 憶電晶體之電荷儲存膜的組態不 僅限於在 上 述 具體實施例 中，所謂的MONOS型記憶電晶 體採用 的 二 層 介電膜。電 荷儲存膜之需求有二：其由堆疊 之複數個介 電 膜組成以及 其可保存電荷。可滿足這兩點的 各式組 態 均 適 用之。 例如：如 在所謂的MNOS型中，可能採用 兩層結 構 ， 其 包括由二氧化矽等製成之下介電膜，以及由 氮化矽 製得 ， -60- 裝 訂 本紙張尺度適用中國國家標準(CNS) A4規格(210x 297公釐)
% 518600 A7 B7 五、發明説明（58 ) 堆疊於其上之膜，並可保存電荷。 以知介電膜係由内含大量電荷阱之金屬氧化物組成。在 MONOS型與MNOS型電晶體中，可將其調整爲具電荷儲存 能力之膜。 再者，保存電荷之機制不限於電荷阱，而亦可爲導體。 在最廣爲人知之所謂的FG型中，由多晶矽等組成之導電 性膜被夹於兩介電膜間。此外，有一種結構，其中的細微 粒導體經分散於下介電膜做爲電荷儲存媒介，並且以介電 絕緣膜將該導體埋入。 裝 所謂的碎奈晶（nanocrystal)型可做爲較後代記憶電晶體結 構之典型示例。
在矽奈晶型中，矽奈晶之直徑低於10奈米，如約4.0奈 米，形成與散佈於由二氧化矽、矽氧氮化物等組成之下介 電膜上。下介電膜之厚度範圍在2.6奈米至5.0奈米。矽奈 晶之距離保持在如約4.0奈米。以LP-CVD沉積數奈米厚之 諸如二氧化矽之介電膜，俾覆蓋這些在空間中分散之大量 矽奈晶。當矽奈晶之直徑爲4.0奈米時，此介電膜厚度式 例如7奈米等。 以此方式形成之堆疊膜可做爲具電荷儲存能力之電荷儲 存膜。即使在此狀況下，藉由在本具體實施例之讀取方法 中施加順向偏壓，可有效降低來自未選胞之關閉漏電流並 可提升讀取信號之S/N比，結果可<改善矽奈晶型非揮發性 半導體記憶體之操作可靠性。 综結本發明之效應，依非揮發性半導體記憶體與用以操 -61- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 518600 A7 B7 五、發明説明（59 ) 作與製造之方法，由於可可靠地區隔二位元儲存資料，將 裝置保持在高溫下亦無儲存稀釋發生。即使過度寫入，臨 界電壓之分佈線型也不會消失。再者，亦可抑制過度消 除。因此具高可靠性之非揮發性半導體記憶體得以實現。 此外，即使過度寫入，由於儲存電荷量不會增加至高於一 定値，可盡量保持短消除時間。 由於分裂閘極結構係基本結構，在寫入操作時可於源極 側射入。與一般的CHE射入相較，可大幅改善射入效率。 再者，在寫入或消除操作中，當載子在通道中加速時， 藉由升高在控制閘極下之高電阻區的電位梯度，可利用加 速電壓有效激發載子，同時降低載子與晶格碰撞時之能量 耗損。因此，可改善電荷射入電荷儲存膜（閘極介電膜之 儲存部）之效率，縮短寫入時間，並可實現降低非揮發性 半導體記憶體電壓之優點。 重複寫入-消除操作一定次數後，即使電荷維持在不受 記憶體閘極電場影響的區域中，因介電絕緣層之存在，即 足以減弱非所欲之儲存電荷於基材上。結果可降低漏電 流。 以本發明之讀取方法，施加順向偏壓於未選字元線，可 降低來自記憶單元陣列中與所選胞共用控制閘極之未選胞 的關閉漏電流。 據上述，可改善非揮發性半導體記憶體之操作可靠性。 此外，即使採用VG型記憶單元陣列，仍可在操作中序 列存取。尤其是在寫入操作中，由於對所有連結至一字元 •62- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂 •線 518600 A7 B7 五、發明説明（60 ) 線之記憶單元的寫入，可低至兩操作週期即可完成，並前 述之寫入時間的降低，可實現具高寫入性能之非揮發性半 導體記憶體。 在讀取操作中，可以四個讀取操作週期讀取連結至一字 元線的所有記憶單元。 在依本發明之非揮發性半導體記憶體製造方法中，造成 上述優點之控制閘極之製程，僅需加入兩個膜形成步驟與 一個顯影術步驟。介電絕緣膜之形成製程僅需加入一個膜 形成步驟與一個顯影術步驟即可實現。這些步驟與整個非 揮發性半導體記憶體製程相較而言微不足道，且不會是導 致成本增加的主因。因此，藉由儲存二位元資料於一胞中 並採用VG型胞陣列，即可大幅降低位元成本。 -63- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

Claims (1)

  1. 518600 申請專利範圍 L 一種非揮發性半導體記憶體裝置，其包括： —由一半導體組成之通道形成區；匕 膜，並可儲 存電荷； 電荷儲存膜，其包括複數個堆疊介電 兩儲存部，其係包含於由雷寺 、田私何儲存膜與通道形成F 的兩端重疊之區域； 品 接； 單層介電膜，其與在兩儲存部 間之通道形成區相 一與單層介電膜相接之控制閘極；以及 一記憶體閘極，其與兩儲存部相接，並具與儲存部 相接，和彼此互相電氣連結的部分。 2.如申請專利範圍第〗項之非揮發性半導體記憶體裝 置，其中通道形成區包括： 兩外側通道區，其隔著該儲存部面對該記憶體閘 極；以及 - 一内側通道區，其位於兩外側通道區之間，並隔著 該單層介面膜面對該控制閘極；以及 ，其中兩外側通道區與内側通道區的三種臨界電壓獨 立受控。 3·如申請專利範圍第2項之非揮發性半導體記憶體裝 置，其中該兩外側通道區之臨界電壓相同。 4.如申請專利範圍第3項之非#發性半導體記憶體裝 置，其中該兩外側通道區之臨界電壓低於該内側通道 區之臨界電壓。 -64. 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 線 經濟部智慧財產局員工消費合作社印製
    經濟部智慧財產局員工消費合作社印製 518600 六、申請專利範圍 5·如申请專利範圍第丨項之非揮發性半導體記憶體裝 置，其中該通道形成區包括： 兩外側通道區，其隔著該儲存部面對該記憶體閘 極；以及 一内側通道區，其位於兩外側通道區之間，益隔著 邊單層介面膜面對該控制閘極；以及 其中内側通逍區長度爲兩外側通道區之間距所界 定，俾使運作時在通道中形成之載體可準發射移動之 長度。 6·如申請專利範圍第〗項之非揮發性半導體記憶體裝 置’其中該記憶體閘極以電氣絕緣狀態與該控制閘極 相夂，並與位於控制閘極兩外側之該儲存部相接。 7·如申請專利範圍第6項之非揮發性半導體記憶體裝 置，更包括在孩控制閘極上由介電質組成之蝕刻阻絕 層’其蝕刻速率低於構成該記憶體閘極之導電性材 質。 ——， 8.如申請專利範圍第1項之非揮發性半導體記憶體裝 置， 更包括兩雜質區，其爲跨越該通道形成區之儲存部 側所隔離，並包含於導電型與通道形成區相反之半導 體中，以及 其中兩雜質區係位元線，μ 其中，該記憶體閘極係用以控制操作之字元線，包 括電荷輸入至儲存部或自儲存部輸出，以及 -n n I» n ϋ I n n I I I ϋ I · ! n n ϋ ϋ n n 一(口、» I I n n I (請先閱讀背面之注意事項再填寫本頁) 線丨# •i n i I n «ϋ n If ϋ ί - -65-
    、申請專利範圍 經濟部智慧財產局員工消費合作社印製 9其中控制閘極係用以協助操作之控制線。 如申凊專利範圍第i項之非揮發性半導體記憶體裝 置，其中 該記憶單元包括： 4兩隔通道形成區相對之雜質區，其與儲存部側隔 離，並包含於導電型與通道形成區相反之半導體； 控制電晶體，其所具該控制閘極可做爲閘，並可 使面對橫跨儲存部之記憶體閘極的兩外側通道區成爲 源極與汲極；以及 兩死憶電晶體，其隔著該控制電晶體與之成一序 列’各具該控制閘極做爲閘，並均可造成控制電晶體 與做爲源極或汲極的兩雜質區之一間的通道區，以及 其中： 複數個此類記憶單元係以矩陣配置構成記憶單元陣 列； , 兩雖質區均在該記憶單元陣列之一方向上長配置， 並爲複數個記憶單元共用；以及 .控制閘極配置於隔離兩雜質區，並與雜質區平行之 芝間中，且爲複數個記憶單元共用。 10·如申$青專利範圍第9項之非揮發性半導體記憶體裝 置，其中該兩雜質區均與在垂直於縱向方向的方向上 • 毗鄰的另一記憶單元之雜質區隔絕。 ^ * 11·如申请專利範圍第9項之非揮發性半導體記憶體裝 置’其中該兩雜質區均爲在垂直於縱向方向的方向上 -66- 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I — I I 1 — — — — — I I I — — — — — — — ^ · I I I I I I I I I - - I — — — III--«— — — — — — — — — — I — (請先閱讀背面之注意事項再填寫本頁) — §1_ §1518600 六 經濟部智慧財產局員工消費合作社印製 申Μ專利範圍 田比鄰的記憶單元所共用。 :12.如申請專利範圍第9項之非揮發性半導體記憶體装 置’其中在一方向上毗鄰之記憶單元爲介電絕緣層所 隔絕。 13·如申請專利範圍第I2項之非揮發性半導體記憶體裴 置’其中該介電絕緣層係平行於該記憶體閘極以條狀 配置於記憶體閘極間的下方空間。 14·如申請專利範圍第12項之非揮發性半導體記憶體裳 置’其中該介電絕緣層係沿該記憶體閘極配置於記憶 體閘極間的下方空間，並隔離於該雜質區之上。 15·如申请專利範圍第12項之非揮發性半導體記憶體装 置，其中 - 邊兄憶體閘極在寬度方向的兩側具側壁，以及 各側壁均與和該儲存部毗鄰之區域中跨越該電荷儲 存膜之介電絕緣層邊緣重疊。 16. —種非揮發性半導體記憶體裝置操作方法，其包括— 由第導％型半導體之組成通道形成區，·兩雜質區， 其由第二導電型半導體組成，並爲通道形成區所隔離；-電荷错存膜，其包括複數個堆疊介電膜，並可儲存電荷；兩儲存部，其係包含於由電荷儲存膜盘在 兩雜質區側之通道形成區的兩端重叠之區域；—單層 介電膜，其與在兩儲存部間之一通道形成區相接；—記 憶體閘極，其與兩儲存部相接；以及一在單層介電膜 上之控制閘極， (請先閱讀背面之注咅？事項再填寫本頁) -67- 卜紙張尺度適用中關家標準（CNS)A4規格（21〇 X 297公爱） ^---------^ιφ------------^------------- 518600 六、申請專利範圍 1 員 工 消 費 該操作包含寫入操作，其步驟包括： 職電壓於㈣雜區之間，俾使接近料部側 U雜質區爲汲極，並使另—爲源極； 犯加特疋電壓於記憶體閘極與控制閘極 雜質區間之通道；以及 / A 將射入通道的部分載子射入没極侧錯存部。 17.,申請專利範圍第16項的非揮發性半導體記憶體裝置 操作万法’其包括在形成通道的步驟中，控制施加於 ㈣憶體間桎與該控制問極之電壓値以形成通道，使 得&兩错存部下方的通道電阻與在兩雜質區之間的 孩單層介電膜下方之通道電阻相異。 …請專利範圍㈣項的非揮發性半導體記憶體裝置 操作万法，其包括在形成通道的步驟中，控制施加於 孩記憶體閘極與該控制間極之電壓値，俾在控制閉極 下万I通道區以及在控制間極與記憶體間極間之命間 下方之第—導電型半導體區域中產生沿通道中電:入 射方向之鬲電場的步驟。 19· 一種非揮發性半導體記憶體裝置操作方法，其勺括一 由第一導電型半導體之組成通道形成區；兩^區y 其由第二導電型半導體組成，並爲通道形成區所隔 離、一電荷錯存膜，其包括複數個堆叠介電膜，並可 儲存電荷’·兩儲存部，其係包-含於由電荷儲存膜虚在 兩雜質區側之通道形成區的兩端重疊之區域；—單屛 介電膜，其與在兩儲存部間之通道形成區相接；—/己 -68 - (請先閱讀背面之注意事項再填寫本頁) n n I I _ 68 本紙張尺度適肖中國國家標準（CNS)A4規格（210 X 297公爱） 丨丨II------丨！線-*---------------丨丨丨____ I 經濟部智慧財產局員工消費合作社印製 518600 C8 ---___ 六、申請專利範圍 L’閘極’其與兩儲存部相接；以及一在單層介電膜 上之控制閘極， 該操作包含寫入操作，其步驟包括： 施加電壓於記憶體閘極與位於儲存部側之雜質區之 間:該處之資料窝入方向使得接雜區反轉； 广加電壓時’藉由在雜質區之反轉層中導致的累増 崩潰產生高能電荷；以及 知4刀所產生的高能電荷射入資料寫入側之儲存部 中。 ”申叫專利範圍第19項的非揮發性半導體記憶體裝置 知作方去，其包括在該寫入操作中，依控制閉極之電 位變更在該單層介電膜下方之通道形成區的電位，俾 控制鬲能電荷之射入位置。 β申Θ專則。SI第16項的非揮發性半導體記憶體裝置 ^乍方法，其包含之消除操作包括步驟： a力％壓，俾將位於保存被消除之儲存資料的儲存 邵側之雜質區與該記憶體閘極間的雜質區反轉； 4產生與寫入操作時射入電荷之極性相反之高能電 何’其係在施加電壓時，雜質區的反轉層中之 潰或帶對帶隧穿所致；以及- 曰 將部分產生之高能電荷射入保存儲存資料之儲 中。 以申請專利範圍第i 9項的非揮發性半導體記憶體裝置 操作万法，包含之消除操作包括步驟： 規格(21。x 297 :'------ I I H ϋ ϋ I i n n I 1 1_· 1_ n n n i i« ϋ n K Bn I ϋ n 1 線瞧參---------------·------------ (請先閱讀背面之注意事項再填寫本頁} 518600 A8 B8 C8 D8 、申請專利範圍 施加預定電壓於該兩雜質區之間，俾使保存被消除 之儲存資料的儲存部側之雜質區爲汲極，並使另一雜 質區爲源極； 施加特定電壓於記憶體閘極與控制閘極，俾形成兩 雜質區間之通道；以及 將部分極性與窝入操作時射入之電荷相反之載子射 入，並射入通道中至保存儲存資料之儲存部，以消除 之。 23· ^申請專利範_22項的非揮發性半導體記憶體裝置 操作万法’其包括在形成通道的步驟中，控制施加於 該記憶體閘極與該控制閘椏之電壓値，俾形成通道， 使得在該兩儲存部下方的通道電阻與在兩雜質區之間 的該單層介電膜下方之通道電阻相異的步驟。 24.如_請專利範圍第16項的非揮發性半導體記憶體裝置 操作方法，其包含之讀取操作包括步驟：. 施加電壓於㈣質區之間，俾^保存儲存資料 存部側之讀取雜質區爲源椏，並使另_雜質區爲 施加特定電壓於該記憶體難與該控制極·以及 員 線 存資料將在像存部之電荷之存在或不存在或其 -仃里U異轉換局在通道形成區之電流量 之電壓變化量，俾讀取資料。 貝k =申請專利範園第19項的非揮發性半導體記憶體裳晋 操作万法，包含之讀取操作包括步驟： I-------70· 本紙張尺度適用中關家標準（CNS)A4規格 六 、申請專利範 圍 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 之2電壓於該兩雜質區之間’俾使在保存儲存資料 爲及極； L馬源極，並使另一雜質區 她加特疋私壓於涊記憶體閘極與該控制閘極；以及 存資料將在儲存部之電荷之存在或不存在或其 ”量之差異轉換爲在通道形成區之電流量或雜質區 又电壓變化量，俾讀取儲存資料。 26'了種非揮發性半導體記憶體裝置之操作方法，其包括 、、矩陣配置〈記憶單元，俾構成記憶單元陣列，該等 A憶單元均包括一由第一^電型彳導體之組成通遒形 成區；兩雜質區，其由第二導電型半導體組成，並爲 ^形成區所时；-電荷儲存膜，其包括複數個堆 二N見膜，並可儲存電荷；兩儲存部，其係包含於由 %碕儲存膜與在兩雜質區側之通道形成區的兩端重疊 <區域；一單層介電膜，其與在兩儲存部間之通道形 成區相接；一與儲存部相接之記憶體閘極；以及一在 早層介電膜上之控制閘極；該記憶體閘極爲在雜質區 陽離万向上之複數個胞共用並包括一字元線；兩雜質 區均爲在與字元線垂直方向上的複數個胞所共用並包 括一位TL線；且該控制閘極配置與字元線平行並爲在 與今元線垂直方向上的複數個胞所共用， 孩方法所含之讀取操作包兔施加給予通道形成區順 向偏壓方向之電壓於不含被讀取之記憶單元之列中的 未選擇之字元線。 -71- 各紙張尺度適用中國國家標準（CNS)A4規格⑵G χ 297公爱 Γ ! ' S « I I I I I I I —III — II--- ^ ·11111111 I i^wi (請先閱讀背面之注意事項再填寫本頁} 518600 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A8 B8 C8 D8 、申請專利範圍 27·如申請專利範圍第26項的非揮發性半導體記憶體裝置 操作方法，其中 該記憶單元在兩雜質區側具兩儲存部以及， 在該記憶單元中，-控制電晶體，其所具控制問極 可做爲閘，並使面對跨越兩儲存部之該記憶體閘極的 兩外側通這區成爲源極與汲極；以及具該記憶體閘極 之兩记憶電晶體可做爲閘，並可使控制電晶體之通道 區與做爲源極或汲極之兩雜質區之一跨越控制電晶體 串聯。 28·如申请專利範圍第26項的非揮發性半導體記憶體裝置 操作方法，其包括在施加給予順向偏壓方向之電壓步 驟中，當？茨通道形成區係一 p型半導體時，施加相對 於源極電壓略低次電壓於未選擇之字元線之步驟。 29·如申請專利範圍第26項的非揮發性半導體記憶體裝置 操作方.法，其中該給予順向偏壓方向之電壓値落在記 憶單元連結至一未選擇之字元線並與被讀取之記憶單 元配置在同一行而不發生讀取錯誤的電壓範圍内。 30. 如申請專利範圍第26項的非揮發性半導體記憶體裝置 操作方法，其中該給予順向偏壓方向之電壓的絕對値 小於1伏特。 31. —種非揮發性半導體記憶體裝置之操作方法，其包括 複數個以矩陣配置之記憶單多，俾構成記憶單元陣 列，該等記憶單元均包括一由第一導電型半導體之組 成通道形成區·，兩雜質區，其由第二導電型半導體組 -----------------------訂---------線 — (請先閱讀背面之注意事項再填寫本頁)
    1、申凊專利範圍 成並馬通運形成區所隔離；_電荷錯存膜， 複數個堆4介電膜，並可儲存 匕括 包含於由^ /奸+ 丁，兩儲存邵，其係 。於由％何儲存膜與在兩雜質 :::::區域…單層介電膜，其與在兩儲存= 以及^在^相接’·一與储存部相接之記憶體開極； 早61介電膜上之控制閉極’·在同—列 憶體閘極均爲一全-祕、匕土 ^ 兩雜質區均在行方向 匕，並馬在列方向上田比鄰之記憶單元共用；以 及控制閘極在行方向上長配置， 、、 元共用， 卫局在同仃< i己憶單 该方法包括步驟： 驅動控制閘極將記憶單元陣列電氣分割；以及 驅動雜質區與字元線’俾在分割的記憶單元陣列中 寫入'讀取或消除資料於平行的複數個胞中。 32::請專利範圍第31項的非揮發性半導體記憶體裝置 板作万法，其中該寫入與消除操作包括步驟： 〜施加預定電壓於該兩雜質區之間，俾使記憶資料被 馬入的储存邵側之雜質區爲没極，並使另—雜質區爲 源極； 施加特定電壓於該記憶體間極與該控制間極，俾形 成兩雜質區間之通道；以及 將部分射入通道中之載子射入没極側儲存部。 33申請專利範圍第3 2項的非揮發性半導體記憶體裝置 操作万法’其包括在形成通道的步驟中，控制施加於 本紙張尺錢时㈣ -73 - 518600 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 該記憶體開極與該控制間極之電壓値，俾形成通道， 使得在該兩儲存部下方的通道電阻與在兩雜質區之間 的該單層介電膜下方之通道電阻相異的步驟。 34.如申請專利範圍第31項的非揮發性半導體記憶體裝置 操作方法，其包括步驟： 施加一關閉電壓於各特定數量之控制閘極，俾將記 憶胞轉變成通道無法開啓之關閉狀態； Μ因分割而在處於關閉狀態之記憶單元間處於啓動狀 悲 < 平仃圮憶單元中寫入、讀取或消除；以及 重複分割記憶單元的步驟以及寫入、讀取或消除處 於啓動狀態之記憶單元的步驟，同時變動控制閉極使 其關閉電壓施加於一方向。 %· —種非揮發性半導體記憶體裝置之操作方法，其包括 以矩陣配置H隐單元，俾構成記憶單元陣列，該等 記憶單元均包括-由第一導電型半導體之組成通道形 成區；兩雜質區，其由第二導電型半導體組成，並爲 W成區所隔離；一電荷儲存膜，其包括複數個堆 且’丨％膜，並可儲存電荷；兩儲存部，其係包含於由 電荷儲存膜與在兩雜質區側之通道形成區的兩端重叠 之區域，一單層介電膜，其與在兩儲存部間之通道形 成區相接；一記憶體閘極，其與儲存部相接；以及一 在㈣介電膜上之控制閘極L在同列中的記憶體閉極 為一字元線連結；兩雜質區均在行方向上長配置並爲 在列方向中田比鄰之記憶單元共用；以及控制問極在行 規格⑵〇 -74, x 297 公"JT (請先閱讀背面之注音？事項再填寫本頁} ;-------^---------^ — ------------,------------- 518600 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 万口上長配置並爲在同行中的記憶單元共用， 建方法所含之寫入操作包括步驟·· X替施加寫入汲極電壓盥表 中的雜質區； 參考d於⑽單元陣列 併依寫入資料施加開啓電壓於控制閘極，將通道自 關閉狀態轉爲可能的開啓狀態； 選擇位於在被施予開啓電壓之控制閘極與被施 入及極電壓之雜質區之間的儲存部； · 施加特定電壓於資料寫入之所選列之字元線 通所選儲存部下方之通道並將射入通道分子 射入所選之儲存部； 戟子 在切換施壓位置時，重新施加寫入汲極電壓與參 電壓於1己憶單元陣列中的雜質區； 併依寫入資料重新施加開啓電壓於控制閘極； 選擇上述儲存部之外剩下的儲存部；以及 ，重新施加電壓於字元線並將所選儲存部下方之通道 導通，以及將射入通道中的部分載子射入所選之儲 部。 r 36.如申請專㈣園第35項的非揮發性半導體記憶體裝置 操作方法，其包括步驟： 固足雜質區電位並在該狀態下成功選取字元線連結 至寫入資料之記憶單元，以及一在依記憶單元陣列中所 有的字元線中各所選之字元線寫入資料，改變施於控 制間極之開啓電壓時，重複選取儲存部並將載子射I 巧張尺度適用中國國家標準（CN^f規格⑽χ挪公爱） *** ^ ^" Ιββ·! J 丨、i / βκβ n l I (請先閱讀背面之注意事項再填寫本頁) 線！ 518600 A8 B8 C8
    I I 請 先 閱 讀 背 Φ 之 注 意 事 項 再 填 寫 ▲ 頁
    訂 I
    申請專利範圍 第二讀取步驟，讀取在同列内之奇數記憶單元中之 另一儲存部； 第二讀取步驟，讀取在同列内之偶數記憶單元中之 一儲存部，·以及 第四讀取步驟，讀取在同列内之偶數記憶單元中之 另一儲存部。 38·如申請專利範圍第37項的非揮發性半導體記憶體裝置 操作方法，其中該讀取操作包括步驟： 重新設定施於所有雜質區之參考電壓並施予所有的 控制間極關閉電壓； 猎由X替施予記憶單元陣列中的控制閘極一開啓電 壓和通道自關閉狀態變爲可能的開啓狀態以及一關閉 電壓將通道固定於關閉狀態來選取奇數記憶單元或偶 數兄憶單元； 猎由切換施加之開啓電壓與關閉電壓，變換所選之 記憶單元； 交替施加參考電壓予讀取汲極電壓於記憶單元陣列 經濟部智慧財產局員工消費合作社印製 中的雜質區，俾選擇參考電壓施加在雜質區兩側的— 對像存邵；以及 藉由切換施加之參考電壓與讀取汲極電壓，變換所 選之儲存部對。 39.如申請專利範圍第38項的非揮—發性半導體記憶體装置 操作方法，其中在同列中複數個記憶單元上的讀取= 作包括步驟： 518600 六、申請專利範圍 重新設定； 選擇一對儲存部； 藉由一記憶單元之選取，實行第一讀取操作； 藉由所選記憶單元之改變，實行第二讀取操作； 重新設定； 精由一記憶單元之選取，實行第三讀取操作；以及 藉由所選記憶單元之改變，實行第四讀取操作。 40·如申請專利範圍第37項的非揮發性半導體記憶體裝 操作方法’其包括步驟： 在固定雜質區與控制閘極之施壓條件的同時，在 憶單元陣列中所有的字元線上重複實行該第一至第 讀取步驟之一；- 改變在雜質區與控制閘極之施壓條件，俾能在第 至第四讀取步驟中選擇任何剩下的步驟；以及 在定施壓條件下對在記憶單元陣列中的所有列重 實行讀取步驟’並重複改變施壓條件的步驟，直到 在記憶單元陣列中所有的儲存部之讀取完成。 41. Γ種非揮發性半導體記憶體裳g之產生方法，其所。 之記憶單元包括-由第—導電型半導體之組成通道形 成區’兩雜質區，其由第二導電型半導體組成，並 通适形成區所隔離；-電荷儲存膜，其包括複數個 登介電膜，並可鍺存電荷；兩_儲存部，其係包含於 電荷儲存膜與在兩雜質區側之通道形成區的兩端重五 單層介電膜，其與在兩儲存部間之通道形 置 記 四 複 對 含 Λ 爲 堆 由 疊 ▲尺度適用中國國家蘇7^)八4規格(21r -78- 297公釐） 518600 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 —~~ ---^____ 、申請專利範圍 成區相接；一在儲存部之上的記憶體閘極；以及_在 單層介電膜上之控制閘極； 該方法包括步驟： 形成在第一導電型半導體上之單層介電膜以及在介 電膜上之控制閘極圖樣； 形成覆蓋圖樣表面與第一導電型半導體表面之電荷 儲存膜； 形成由導電性材質組成之側壁，其面對部分電荷儲 存膜上跨越電荷儲存膜之圖樣側表面，構成儲存部 分； 利用側壁與圖樣爲罩，摻雜第二導電型雜質於侧部 外側之第一導電型·半導體，俾形成具第二導電型之兩 摻雜區；以及 形成構成έ己憶體閘極與側壁之導電膜，並處理導兩 膜俾形成記憶體閘極。 42·如申請專利範圍第41項的非揮發性半導體記憶體裝置 操作方法，其包括步驟·· 捧雜用以限疋该控制閘極下方之部分通道形成區的 臨界電壓之雜質於該第一導電型半導體的整個表面 區； 形成圖像；以及 將雜質加入圖樣週遭的部分^通道形成區，俾調整其 臨界電壓。 I ϋ n n n n n n n n ϋ n I m i n ϋ n n n』-口‘ * n n n i mu n n I ϋ (請先閱讀背面之注意事項再填寫本頁} n n n n n n n —4 I I < -79-
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