KR100847409B1 - Ｎｒｏｍ 메모리 셀 구조물 및 그 형성 방법과, ｎａｎｄ아키텍쳐 ｎｒｏｍ 메모리 셀 스트링 및 그 형성 방법 - Google Patents

Ｎｒｏｍ 메모리 셀 구조물 및 그 형성 방법과, ｎａｎｄ아키텍쳐 ｎｒｏｍ 메모리 셀 스트링 및 그 형성 방법 Download PDF

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Abstract

NOR 또는 NAND 고밀도 메모리 아키텍처들에서 수직형 NROM 메모리 셀들 및 선택 게이트들의 이용을 용이하게 하는 NROM EEPROM 메모리 디바이스들 및 어레이들이 설명된다. 본 발명의 메모리 실시예들은 수직형 선택 게이트들 및 NROM 메모리 셀들을 이용하여 NOR 및 NAND NROM 아키텍처 메모리 셀 스트링들, 세그먼트들, 및 어레이들을 형성한다. 이들 NROM 메모리 셀 아키텍처들은 반도체 제조 공정들이 일반적으로 처리 가능한 피처 사이즈들을 이용할 수 있으면서도 전형적인 다중-비트 NROM 셀들에서의 전하 분리 문제를 겪지 않는 일체형 선택 게이트들을 갖는 개선된 고밀도 메모리 디바이스들 또는 어레이들을 가능케 한다. 이 메모리 셀 아키텍처들은 또한 NROM 메모리 셀들을 그들의 관련 비트/데이터 라인들 및/또는 소스 라인들로부터 분리시키는 선택 게이트들 뒤에 NROM 메모리 셀들을 배치시킴으로써 교란 및 과소거 문제의 완화를 가능케 한다.
Figure R1020067019550
집적 회로, EEPROM 메모리 디바이스, 수직형(vertical) NROM 메모리, 필러(pillar), 트렌치(trench), 교란(disturb), 과소거(overerasure), 전하 분리(charge separation)

Description

ＮＲＯＭ 메모리 셀 구조물 및 그 형성 방법과, ＮＡＮＤ 아키텍쳐 ＮＲＯＭ 메모리 셀 스트링 및 그 형성 방법{VERTICAL EEPROM NROM MEMORY DEVICES}
관련 출원
이 출원은 공동 양도된, "VERTICAL DEVICE 4F2 EEPROM MEMORY"라는 제명의, 2004년 1월 30일 출원된 미국 출원 번호 10/796,116(대리인 사건 번호 400.261US01)과 관련이 있다.
본 발명은 일반적으로 집적 회로에 관한 것으로, 특히 본 발명은 EEPROM 메모리 디바이스에 관한 것이다.
메모리 디바이스는 전형적으로 컴퓨터 내의 내부 기억 영역으로서 제공된다. 메모리라는 용어는 집적 회로 칩의 형태로 나타나는 데이터 기억 장치(data storage)를 가리킨다. 최근 전자 기술 분야에서는 수 개의 상이한 메모리 타입들이 사용되고 있는데, 하나의 일반적인 타입은 RAM(random-access memory)이다. RAM은 특징적으로 컴퓨터 환경에서 주 메모리로서 사용되는 것으로 확인된다. RAM은 판독 및 기입 메모리를 지칭한다. 즉, RAM에 데이터를 기입하는 것과 RAM으로 부터 데이터를 판독하는 것 둘 다 가능하다. 이것은 데이터를 판독하는 것만 가능한 판독 전용 메모리(ROM)와는 대조적이다. 대부분의 RAM은 휘발성으로, 이것은 그 기억 내용(contents)를 유지하기 위해 끊임없는 전기 흐름(steady flow of electricity)을 필요로 한다는 것을 의미한다. 전력이 오프되자마자, RAM 내에 있던 데이터는 모두 소실된다.
컴퓨터는 거의 항상 컴퓨터를 시동하기 위한 명령들을 보유하는 소량의 ROM을 내장한다. RAM과 달리, ROM은 기입될 수 없다. EEPROM(electrically erasable programmable read-only memory)은 그것을 전하에 노출시킴으로써 소거될 수 있는 특별한 타입의 비휘발성 ROM이다. EEPROM은 전기적으로 분리된 게이트(부유 게이트)를 갖는 다수의 메모리 셀들을 포함한다. 데이터는 부유 게이트 상의 전하의 형태로 메모리 셀들에 저장된다. 전하는 특수화된 프로그래밍 및 소거 동작들에 의해 각각 부유 게이트에 전송(transport)되거나 그로부터 제거된다.
비휘발성 메모리의 또 다른 타입은 플래시 메모리이다. 플래시 메모리는 한 번에 하나의 바이트가 아니라 전형적으로 블록 단위로 소거 및 프로그래밍되는 EEPROM의 한 타입이다. 전형적인 플래시 메모리는 다수의 메모리 셀들을 포함하는 메모리 어레이를 포함한다. 메모리 셀들 각각은 전하를 보유할 수 있는 부유 게이트 전계 효과 트랜지스터를 포함한다. 셀 내의 데이터는 부유 게이트 내의 전하의 유무에 의해 결정된다. 셀들은 통상 "소거 블록(erase blocks)"이라고 불리는 섹션들로 분류된다. 플래시 메모리 어레이의 메모리 셀들은 전형적으로 "NOR" 아키텍처(각 셀이 비트선에 직접 연결됨) 또는 "NAND" 아키텍처(셀들이 셀 스트링들 ("strings" of cells)로 연결되어, 각각의 셀이 비트선에 간접 연결되고 액세스를 위하여 스트링의 다른 셀들의 활성화를 필요로 함)로 배열된다. 소거 블록 내의 셀들 각각은 부유 게이트를 충전시킴으로써 무작위적(random basis)으로 전기적으로 프로그램될 수 있다. 전하는 블록 소거 동작에 의해 부유 게이트로부터 제거될 수 있고, 소거 블록 내의 모든 부유 게이트 메모리 셀들은 단 하나의 동작으로 소거된다.
플래시 메모리의 하나의 최근 타입은 질화물 판독 전용 메모리(NROM : nitride read only memory)이다. NROM은 플래시 메모리의 특성들 중 일부를 갖지만 종래의 플래시 메모리의 특별한 제조 공정들을 필요로 하지 않아, NROM 집적 회로들은 표준 CMOS 공정을 이용하여 구현될 수 있다. 그들 고유의 디바이스 특성들 때문에, 일부 NROM 메모리 셀들은 각각의 셀에 다수의 데이터 비트(전형적으로 각각에 2비트)를 저장할 수 있다.
도 1은 채널 길이가 L인 전형적인 선행 기술 NROM 메모리 셀의 단면도를 예시한다. 셀은 산화물-질화물-산화물(ONO : oxide-nitride-oxide) 층의 상부에 형성된 제어 게이트(100)를 포함한다. 이 ONO 층은 질화물(103) 층의 상부에 산화물 층(101)을 포함하고, 상기 질화물 층 상에 셀의 각종 상태를 위하여 전하가 저장된다. 일 실시예에서, 셀은 질화물 층(103) 상에 2비트의 데이터를 저장하기 위한 트래핑 영역들(105 및 106)을 갖는다. 질화물 층(103)은 기판 상에 있는 또 하나의 산화물 층(104) 상에 퇴적(deposit)된다.
게이트(100)의 양쪽 단부(either end)에는 2개의 소스/드레인 영역들(109 및 111)이 있다. 소스/드레인 영역들(109 및 111)은 2개의 소스/드레인 영역들(109 및 111) 사이의 채널 영역(110)에 의해 접속된다. 각각의 소스/드레인 영역(109 또는 111)(즉, 소스이든 드레인이든)의 기능은 어느 비트 트래핑 영역(105 또는 106)이 판독 또는 기입되는지에 따라서 달라진다. 예를 들면, 판독 동작 시에, 캐리어가 좌측 소스/드레인 영역(111)에서 입력되고 우측 영역(109)으로부터 출력된다면, 좌측이 소스(111)이고 우측이 드레인(109)이며 데이터 비트 전하는 비트 트래핑 영역(106)에 대한 소스 단부(111)에서 질화물(103) 상에 저장된다.
집적 회로 프로세싱 기법들이 개선됨에 따라서, 제조사들은 생산되는 디바이스들의 피처 사이즈(feature sizes)를 축소함으로써 IC 회로 및 메모리 어레이의 밀도를 증가시키려고 하고 있다. 특히 NROM 메모리 어레이에서는, 메모리 어레이를 구성하는 NROM 메모리 셀들의 채널 길이 및 스트링 내의 메모리 셀들 간의 간격은 주어진 면적 내에 배치될 수 있는 메모리 셀들의 수에 막대한 영향을 미치고 따라서 어레이의 밀도 및 결과적인 메모리 디바이스의 사이즈에 직접적인 영향을 미친다. 또한, 많은 경우에 디바이스의 피처 사이즈는 공정이 처리 가능한 최소 피처 사이즈에 도달하기 전에 디바이스 특성들에 의해 제한된다. 특히 NROM 디바이스에서는, 채널 길이가 축소되면서, 디바이스 동작 특성들에 의해 주로 기술되는 최소 사이즈에 전형적으로 도달한다. 도 2는 100 nm 미만의 채널 길이를 갖는 전형적인 선행 기술의 평면형(planar) NROM 디바이스를 예시한다. 이 경우, 채널 길이가 너무 짧아 2개의 데이터 비트/셀 NROM 디바이스의 트래핑 영역들(205 및 206)이 중첩(overlap)한다. 이러한 중첩은 데이터 기입 및 판독 에러를 야기할 수 있 다.
부유 게이트 및 NROM 메모리 셀 어레이에 있어서의 또 다른 문제는 과소거 메모리 셀(overerased memory cells)의 문제이다. NROM 메모리 셀은 MOSFET 트랜지스터와 구조적으로 유사하여, 제어 게이트가 절연체에 의해 채널, 소스, 및 드레인으로터 분리되어 있다. 또한, 절연체 내에는 분리된 트래핑 층(isolated trapping layer)이 매립되어 있다. MOSFET 트랜지스터에서와 같이, NROM 메모리 셀/트랜지스터가 선택되거나 활성화될 때 전류가 흐르고, 트래핑 층 상에 트래핑된 전하가 NROM 트랜지스터의 동작 방향(채널 내의 전류 흐름)에 따라서, 그 전류 흐름의 양에 영향을 미쳐, 그 동작 방향으로의 그것의 문턱값(threshold)을 효과적으로 상승시키거나 저하시킨다. NROM 메모리 셀의 프로그래밍 또는 소거 시에는, 전하가 NROM 트랜지스터의 전기적으로 절연된 트래핑 층에 또는 그로부터 전송된다. 만일 너무 많은 전하가 NROM 트랜지스터/메모리 셀의 트래핑 층으로부터 제거된다면 그것은 선택되지 않을 때에도 이 동작 방향으로 전류를 흘릴 것이다. 이 과소거 상태의 NROM 트랜지스터들은 공유된 비트선들 및/또는 스트링들 상의 전류 흐름에 영향을 미칠 수 있고 따라서 잠재적으로 이들 공통의 비트선들 및/또는 메모리 스트링들로부터 판독된 데이터를 훼손(corrupt)시킬 수 있다.
상술한 이유들 때문에, 그리고 본 명세서를 읽고 이해한 숙련된 당업자들이라면 명백히 알 수 있는 후술되는 다른 이유들 때문에, 이 기술 분야에서는 트래핑 영역 중첩이 없고 개선된 과소거 핸들링 특성을 갖는 보다 밀접하게 간격 유지된, 따라서, 보다 고밀도의 NROM 메모리 어레이를 생산하기 위한 방법 및 아키텍처를 필요로 하고 있다.
발명의 개시
개선된 과소거 핸들링 특성을 갖는 보다 밀접하게 간격 유지된 보다 고밀도의 NROM 메모리 어레이를 생산하는 것과 관련한 상술한 문제들 및 다른 문제들은 본 발명에 의해 역점을 두어 다루어지고 다음의 명세서를 읽고 학습함으로써 이해될 것이다.
본 발명의 실시예들에 따른 NROM EEPROM 메모리 디바이스 및 어레이는, NOR 또는 NAND 고밀도 메모리 아키텍처에서의 수직형 NROM 메모리 셀들 및 선택 게이트들의 이용을 용이하게 한다. 본 발명의 메모리 실시예들은 수직형 선택 게이트들 및 NROM 메모리 셀들을 이용하여 NOR 및 NAND NROM 아키텍처 메모리 셀 스트링, 세그먼트, 및 어레이를 형성한다. 이들 NROM 메모리 셀 아키텍처들은 반도체 제조 공정들이 일반적으로 처리 가능한 피처 사이즈들을 이용할 수 있으면서도 전형적인 다중-비트 NROM 셀들에서의 전하 분리 문제(charge separation issues)를 겪지 않는 일체형 선택 게이트들(integral select gates)을 갖는 개선된 고밀도 메모리 디바이스들 또는 어레이들을 가능케 한다. 이 메모리 셀 아키텍처들은 또한 NROM 메모리 셀들을 그들의 관련 비트/데이터 라인들로부터 분리시키는 선택 게이트들 뒤에 NROM 메모리 셀들을 배치시킴으로써 교란 및 과소거 문제(disturb and overerasure issues)의 완화를 가능케 한다.
일 실시예에서, 본 발명은 복수의 필러들(pillars) 및 사이에 있는 관련 트렌치들(associated intervening trenches)을 갖는 기판 상에 형성된 NOR 아키텍처 NROM 메모리 어레이를 포함하는 메모리 디바이스를 제공한다. 이 메모리 디바이스는 복수의 메모리 셀 구조들을 포함하는데, 각각의 메모리 셀 구조는 트렌치의 제1 측벽 상에 수직으로 형성되는 NROM 메모리 셀을 포함한다. 트렌치의 제2 측벽 상에는 선택 게이트가 형성된다. 이 선택 게이트는 트렌치의 저부(bottom)에 형성된 제1 소스/드레인 영역에 의해 NROM 메모리 셀에 연결된다.
또 다른 실시예에서, 본 발명은 그들 사이에 트렌치를 정의하는 2개의 융기된 영역들(raised areas)을 갖는 기판을 포함하는 NROM 메모리 셀 구조를 제공한다. NROM 메모리 셀이 트렌치의 제1 측벽 상에 수직으로 형성되고, 선택 게이트 메모리 셀이 트렌치의 제2 측벽 상에 수직으로 형성된다. NROM 메모리 셀은 트렌치의 저부에 있는 소스/드레인 영역들에 의해 선택 게이트에 연결된다.
또 다른 실시예에서, 본 발명은 NROM 메모리 셀 구조를 형성하는 방법을 제공하는데, 이 방법은 기판 상에 2개의 융기된 영역들을 형성하는 단계를 포함하고, 이 융기된 영역들은 사이에 있는 관련 트렌치를 정의한다. 이 방법은 트렌치의 제1 측벽 상에 NROM 메모리 셀을 형성하는 단계와, 트렌치의 제2 측벽 상에 선택 게이트를 형성하는 단계와, 상기 사이에 있는 관련 트렌치의 저부에 소스/드레인 영역을 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 본 발명은 그들 사이에 트렌치를 정의하는 하나 이상의 융기된 영역들을 포함하는 기판을 포함하는 NAND 아키텍처 NROM 메모리 셀 스트링을 제공한다. 복수의 NROM 메모리 셀들이 트렌치들의 측벽들 상에 수직으로 형성되고 상기 하나 이상의 융기된 영역들의 상부에 및 하나 이상의 트렌치들의 저부에 형성된 소스/드레인 영역들에 의해 직렬 스트링으로 연결된다. 또한, 스트링의 제1 NROM 메모리 셀이 제1 선택 게이트에 연결된다.
또 다른 실시예에서, 본 발명은 복수의 필러들 및 사이에 있는 관련 트렌치들을 갖는 기판을 포함하는 메모리 어레이를 제공한다. 복수의 NROM 메모리 셀들이 상기 복수의 필러들 및 트렌치들의 측벽들 상에 수직으로 형성되고, 상기 복수의 NROM 메모리 셀들은 상기 복수의 필러들의 상부에 및 상기 관련 트렌치들의 저부에 형성된 소스/드레인 영역들에 의해 복수의 NAND 아키텍처 메모리 스트링들로 연결된다. 또한, 각각의 NAND 아키텍처 메모리 스트링의 제1 NROM 메모리 셀은 제1 수직형 선택 게이트에 연결되고 각각의 NAND 아키텍처 메모리 스트링의 마지막 NROM 메모리 셀은 제2 수직형 선택 게이트에 연결된다.
또 다른 실시예에서, 본 발명은 NAND 아키텍처 메모리 셀 스트링을 형성하는 방법을 제공하는데, 이 방법은 기판 상에 하나 이상의 융기된 영역들을 형성하는 단계를 포함하고, 상기 융기된 영역들은 사이에 있는 관련 트렌치들을 정의한다. 이 방법은 상기 하나 이상의 융기된 영역들의 측벽들 상에 복수의 NROM 메모리 셀들을 형성하는 단계와, 상기 하나 이상의 융기된 영역들의 상부에 및 상기 하나 이상의 사이에 있는 관련 트렌치들의 저부에 하나 이상의 소스/드레인 영역들을 형성하는 단계와, 상기 스트링의 제1 NROM 메모리 셀에 연결된 제1 수직형 선택 게이트 및 상기 스트링의 마지막 NROM 메모리 셀에 연결된 제2 수직형 선택 게이트를 형성하는 단계를 더 포함한다.
그 밖의 실시예들도 설명되고 청구된다.
도 1은 전형적인 선행 기술 NROM 셀의 단면도를 도시한다.
도 2는 100 nm 미만의 채널을 갖는 전형적인 선행 기술 NROM 셀의 단면도를 도시한다.
도 3A 및 3B는 NROM 메모리 셀들에서의 소거 동작들을 상술한다.
도 4A-4C는 선행 기술의 평면형 NAND NROM 메모리 어레이를 상술한다.
도 5A-5C는 선행 기술의 평면형 NOR NROM 메모리 어레이를 상술한다.
도 6A-6C는 본 발명의 실시예들에 따른 수직형 NOR NROM 메모리 어레이 및 셀들을 상술한다.
도 7A-7D는 본 발명의 실시예들에 따른 수직형 NAND NROM 메모리 어레이 및 셀들을 상술한다.
도 8A-8C는 본 발명의 실시예들에 따른 NROM 메모리 셀들 및 선택 게이트들을 갖는 수직형 NAND 아키텍처 NROM 메모리 어레이의 형성을 상술한다.
도 9는 본 발명의 실시예들에 따른 전자 시스템의 블록도를 상술한다.
바람직한 실시예들에 대한 이하의 상세한 설명에서는, 본 명세서의 일부를 형성하고, 발명들이 실시될 수 있는 특정한 바람직한 실시예들이 예시로서 도시되어 있는, 첨부 도면들이 참조된다. 이들 실시예들은 숙련된 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세히 기술되어 있고, 다른 실시예들이 이용될 수도 있고 또한 본 발명의 사상 및 범위를 벗어나지 않고 논리적, 기계적 및 전기적 변경이 이루어질 수도 있다는 것을 이해해야 할 것이다. 이전에 및 이하의 설명에서 사용되는 웨이퍼 및 기판이라는 용어들은 임의의 기초(base) 반도체 구조를 포함한다. 두 용어 모두 SOS(silicon-on-sapphire) 기술, SOI(silicon-on-insulator) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 비도핑된 반도체, 기초 반도체에 의해 지지되는 실리콘의 에피택셜 층들은 물론, 숙련된 당업자에게 잘 알려진 다른 반도체 구조들을 포함하는 것으로 이해되어야 할 것이다. 더욱이, 이하의 설명에서 웨이퍼 또는 기판이 언급될 경우, 이전의 공정 단계들은 기초 반도체 구조 내에 영역들/접합들을 형성하기 위해 이용되었을 수 있다. 따라서, 이하의 상세 설명은 제한적인 의미로 이해되어서는 안 되고, 본 발명의 범위는 청구항들과 그 균등물들에 의해서만 규정된다.
본 발명의 실시예들에 따른 NROM EEPROM 메모리 디바이스들 및 어레이들은, NOR 또는 NAND 고밀도 메모리 아키텍처들에서의 수직형 NROM 메모리 셀들 및 선택 게이트들의 이용을 용이하게 한다. 본 발명의 메모리 실시예들은 수직형 선택 게이트들 및 NROM 메모리 셀들을 이용하여 NOR 및 NAND NROM 아키텍처 메모리 셀 스트링들, 세그먼트들, 및 어레이들을 형성한다. 이들 NROM 메모리 셀 아키텍처들은 반도체 제조 공정들이 일반적으로 처리 가능한 피처 사이즈들을 이용할 수 있으면서도 전형적인 다중-비트 NROM 셀들에서의 전하 분리 문제를 겪지 않는 일체형 선택 게이트들을 갖는 개선된 고밀도 메모리 디바이스들 또는 어레이들을 가능케 한다. NROM 메모리 셀들/게이트들을 수직 배향(vertical orientation)으로 구성함으로써, 본 발명의 실시예들은 메모리 어레이 셀 밀도의 증대 및 공정 최소 피처 사이즈 능력들의 개선된 이용을 가능케 함과 동시에 적절한 NROM 메모리 셀 채널 길이를 유지하여 효과적인 전하 분리를 가능케 한다. 이 메모리 셀 아키텍처들은 또한 NROM 메모리 셀들을 그들의 관련 비트/데이터 라인들 및/또는 소스 라인들로부터 분리시키는 선택 게이트들 뒤에 NROM 메모리 셀들을 배치시킴으로써 교란 및 과소거 문제들의 완화를 가능케 한다.
상술한 바와 같이, 집적 회로 프로세싱 기법들이 개선됨에 따라서, 제조사들은 생산되는 디바이스들의 피처 사이즈를 축소함으로써 IC 회로 및 메모리 어레이의 밀도를 증가시키려고 하고 있다. 많은 경우에, 디바이스의 피처 사이즈는 공정이 처리 가능한 최소 피처 사이즈에 도달하기 전에 디바이스 특성들에 의해 제한된다. NAND 및 NOR 아키텍처 양쪽 모두의 NROM EEPROM 메모리 어레이들에서, 채널 길이가 축소되고 스트링들 내의 메모리 셀들 간의 간격이 축소됨에 따라서, 메모리 어레이를 구성하는 NROM 메모리 셀 디바이스들의 동작 특성들에 의해 기술되는 최소 사이즈에 도달한다. 그 결과, 메모리 셀들의 어레이의 최대 밀도는 공정 기술이 한층 더 작은 피처들 및/또는 채널 길이들을 달성할 수 있다 하더라도 제한된다. 특히, 이것은 메모리 셀 풋프린트(footprint)(예컨대, 메모리 셀 채널 폭) 및 어레이 내의 셀 밀도의 작은 변화가 전체 어레이 사이즈 및 최종적인 기억 용량에 큰 영향을 미칠 수 있는 보다 고용량의 메모리 타입에서 문제이다.
상술한 바와 같이, NROM 메모리 셀의 프로그래밍은 메모리 셀의 트래핑 층 상의 전하의 삽입 및 저장을 수반한다. 그러나, 역시 상술한 바와 같이, 그들 고유의 디바이스 특성들 때문에, NROM 메모리 셀들은 또한 전형적인 NROM 메모리 셀 트랜지스터 내의 2개의 비트에 대하여 각각의 소스/드레인 영역에 가까운 디바이스의 트래핑 층에 데이터 비트를 저장하여, 각각의 셀에 다수의 데이터 비트를 저장할 수 있다. 여기서, NROM 메모리 셀 트랜지스터는 소스/드레인 영역들에서의 순방향 및 역방향 양쪽 모두의 전류 흐름으로(그들의 소스/드레인 기능을 교체하여) 판독 및 프로그램되어 2개의 저장된 데이터 비트들의 프로그래밍, 판독, 및 소거에의 액세스를 가능케 한다. 각각의 소스/드레인 영역(즉, 소스이든 드레인이든)의 기능은 어느 비트 트래핑 영역이 판독 또는 기입되는지에 따라서 달라진다. 예를 들면, 판독 동작 시에, 캐리어가 좌측 소스/드레인 영역에서 입력되고 우측 영역으로부터 출력된다면, 좌측이 소스이고 우측이 드레인이며 데이터 비트 전하는 비트 트래핑 영역에 대한 소스 단부에서 질화물 상에 저장된다. 트래핑 영역에서의 전자들의 국소화된 저장(localized storage) 때문에, NROM 메모리 셀을 판독하는 동안 소스로서 동작하는 소스/드레인 영역에 가장 가까운 트래핑 층에 저장된 전하만이 디바이스를 통한 전류 흐름에 영향을 미친다. 소스/드레인 영역 가까이에 저장된 전하는 "판독(read through)"되고 최소의 영향을 미친다. NROM 메모리 셀 트랜지스터 내의 비트들은 각각의 저장된 데이터 비트에 대하여 판독 방향으로부터 역방향 바이어스/전류 흐름 방향으로 프로그램된다.
전형적으로, NROM 메모리 셀은 인핸스먼트 타입(enhancement type) MOS 트랜지스터로서 전기적으로 동작하여, 게이트 및 채널을 가로질러 인가된 양의 전압이 전류를 흘리도록 요구한다. 드레인으로서 바이어스된 소스/드레인 영역에 가까운 NROM 트랜지스터/메모리 셀의 트래핑 층 상의 트래핑된 전하의 존재 또는 결핍은 이 바이어스 방향으로 이 트랜지스터의 문턱값 전압 특성들을 변경하고 따라서 그 트랜지스터가 주어진 게이트 채널 전압에서 흘릴 전류의 양을 변경한다. 선택된 바이어스 방향으로 NROM 트랜지스터 메모리 셀의 유효 문턱값 전압은 소스로서 동작하는 소스/드레인 영역에 가까운 트래핑 층 상의 전자들의 저장과 함께 증가하고 저장된 전하의 제거와 함께 감소한다. 그 후 EEPROM 메모리 어레이들 내의 NROM 메모리 셀들의 판독은 소스로서 바이어스된 소스/드레인 영역에 연결된 데이터/비트 라인 및 제어 게이트 상의 선택된 판독 전압 레벨들로 메모리 셀을 액세스함으로써 달성된다. 그 후 저장된 데이터는 전형적으로 NROM 메모리 셀이 드레인으로서 바이어스된 소스/드레인 영역에 연결된 연결 비트/데이트 라인을 통하여 흘리는 전류의 양으로부터 감지된다.
EEPROM 메모리 어레이들 내의 NROM 메모리 셀들의 프로그래밍 시에, 전자들은 전형적으로 FN(Fowler-Nordheim) 터널링 또는 채널 열전자 주입(HEI : hot electron injection) 중 하나에 의해 메모리 셀의 트래핑 층에 전송된다. 기판 인핸스된 열전자 주입(SEHE : substrate enhanced hot electron injection)과 같은 NROM 메모리 셀들의 프로그래밍의 다른 형태들도 공지되고 이용되지만, 다중-비트 동작에는 적합하지 않을 수 있다. FN-터널링은 전형적으로 그 채널에 대하여 NROM 메모리 셀 상에 양의 제어 게이트 전압을 인가하여 전자들을 트래핑 층에 터널 주입시킴으로써 달성된다. 채널 열전자 주입(HEI)은 전형적으로 NROM 메모리 셀의 드레인으로서 바이어스된 소스/드레인 영역 및 제어 게이트 상에 양의 전압을 인가하고 소스로서 바이어스된 소스/드레인 영역 상에 저전압 또는 접지 전압을 인가하여 전자들을 트래핑 층에 주입시킴으로써 달성된다. 많은 경우에 프로그래밍 전압들은 반복하여 펄스 인가되고 프로그래밍 프로세스를 체크하고 NROM 메모리 셀을 보다 정확히 프로그램하기 위해 메모리 셀이 판독된다.
EEPROM 메모리 어레이들의 NROM 메모리 셀들의 소거는 전형적으로 종래의 터널링 또는 채널에 대하여 제어 게이트 전압에 인가된 음의 전압들에 의해 달성된다. 대안적으로, 기판 인핸스된 대역 대 대역 터널링 유도 열정공 주입(SEBBHH : substrate enhanced band to band tunneling induced hot hole injection)과 같은 소거의 다른 형태들도 NROM 메모리 셀 소거를 위해 이용될 수 있지만, 이 또한, 다중-비트 동작에는 적합하지 않을 수 있다. 균일성(uniformity)을 보장하기 위해, 많은 경우에 EEPROM 메모리는 메모리 셀들을 소거하기 위한 전압들을 인가하기 전에 소거될 데이터 세그먼트 내의 모든 NROM 메모리 셀들을 프로그램한다. 프로그래밍과 마찬가지로, 소거 전압들은 전형적으로 반복하여 펄스 인가되고 NROM 메모리 셀들의 소거 및 프로그램되지 않은 문턱값 전압 상태로의 복귀를 검증하기 위해 각각의 펄스 후에 메모리 셀들이 체크된다.
유감스럽게도, 소거 프로세스 중에, NROM 메모리 셀 트랜지스터의 트래핑 층 또는 개개의 트래핑 영역들로부터 너무 많은 전하가 제거되어 "과소거(overerased)" 상태가 될 수 있다. 그러한 경우, NROM 메모리 셀 트랜지스터가 공핍(depletion) 모드 디바이스로 동작하도록 그것의 문턱값 전압이 변경되기에 족할 만큼의 전하가 제거되어, 선택된 바이어스 상태에서 전류 흐름을 차단(shut off)하도록 음의 제어 게이트-채널 전압이 인가될 필요가 있다. 이 상태에서, NROM 메모리 셀 트랜지스터는, 소스에 대하여 제어 게이트에 음의 전압이 인가되지 않으면, 메모리에 의해 선택되지 않은 경우에도 전류를 흘릴 것이다. 이 "과소거" 상태 및 과소거된 NROM 메모리 셀이 선택되지 않은 경우 선택된 바이어스 방향으로의 결과적인 전류 흐름은 그것과 공통 비트 라인들을 공유하는 다른 NROM 메모리 셀들의 값들을 판독하려는 시도를 방해하여, 판독 데이터를 훼손시킬 수 있다.
NROM 메모리 셀들에서의 과소거의 문제를 복잡하게 하는 것은 모든 NROM 메모리 셀들이 동일한 속도로 소거(그들의 트래핑 층들 또는 트래핑 영역들로부터 전하를 제거)하지는 않는다는 점이다. 전형적으로, 하나 이상의 "고속 소거하는(fast erasing)" 메모리 셀들이 소거를 위해 선택된 셀들의 그룹의 다른 것들보다 더 빠르게 소거할 것이다. 이 고속 소거하는 NROM 메모리 셀들의 그룹을 비고의적으로(inadvertently) 과소거하는 가능성을 최소화하기 위해 대부분의 NROM EEPROM 및 플래시 메모리 디바이스들/어레이들은 전형적으로 그것의 NROM 메모리 셀들을 소거하기 위해 위에서 지적된 복잡하고 시간 소모적인 반복 소거 전압 펄스-메모리 셀 검증 프로세스를 이용한다.
도 3A는 주어진 어레이 내의 NROM 메모리 셀들의 문턱값 전압 분포(300)의 도표를 상술하는 것으로, NROM 메모리 디바이스를 대표할 수 있는 주어진 바이어스 방향으로 프로그램(302) 및 소거(304) 상태에 놓인 NROM 메모리 셀들의 분포 벨 곡선(distribution bell curve)을 도시한다. 도 3A는 또한 비고의적으로 과소거(공핍 모드)(306) 상태에 놓인 다수의 소거 셀들을 상술한다. 도 3B는 메모리 어레이(312)의 비트 라인(310) 및 판독을 위해 선택/활성화되지 않은 과소거 NROM 메모리 셀(316)을 통한 전류 흐름(314)을 상술한다.
EEPROM 또는 플래시 메모리 어레이의 메모리 셀들에 영향을 미칠 수 있는 부가적인 문제는 "교란(disturb)"이다. 교란은 전형적으로 NROM 메모리 셀 세그먼트를 프로그램 또는 소거하거나 또는 블록을 소거하기 위해 사용되는 높여진 전압(elevated voltages)이 다른 NROM 메모리 셀들의 다른 트래핑 영역들에 저장된 프로그램된 값들을 "교란"할 때 발생하여 그것들을 훼손시키고 그것들이 나중에 판독될 때 에러를 유발한다. 이들 비고의적으로 교란된 셀들은 전형적으로 프로그램되거나 소거되는 메모리 셀들과 공통 워드 라인들, 비트 라인들, 또는 소스 라인들을 공유한다.
그들의 NROM 메모리 셀들을 수직으로 구성하고 그것들을 선택 게이트들과 분리시킴으로써, 본 발명의 실시예들은 메모리 어레이 셀 밀도의 증대 및 공정 최소 피처 사이즈 능력들의 개선된 이용을 가능케 함과 동시에 메모리 셀 채널의 사이즈를 유지하여 적절한 디바이스 동작을 가능케 한다. 게다가, 트랜지스터들을 위한 이용 가능한 표면 면적을 증가시키고, 또한 수직 방식으로 구성되는 선택 게이트들을 통합시킴으로써, 본 발명의 실시예들은 과소거 및 교란과 관련된 문제들을 완화시켜, 보다 큰 신뢰도 및 보다 빠른 프로그래밍 및 소거를 가능케 한다.
전술한 바와 같이, EEPROM 및 플래시 메모리 어레이 아키텍처들의 2개의 공통 타입들은 "NAND" 및 "NOR" 아키텍처들로서, 각각의 기본적인 메모리 셀 구성이 대응하는 논리 게이트 설계에 대해 갖는 유사성 때문에 그렇게 불린다. NOR 어레이 아키텍처에서, 메모리 어레이의 NROM 메모리 셀들은 RAM 또는 ROM과 유사한 매트릭스로 배열된다. 어레이 매트릭스의 각각의 NROM 메모리 셀의 게이트들은 행들(rows)에 의해 워드 선택 라인들(워드 라인들)에 연결되고 그들의 소스/드레인 영역들은 열(column) 비트 라인들에 연결된다. NOR 아키텍처 NROM 메모리 어레이는 NROM 메모리 셀들의 게이트들에 연결된 워드 라인을 선택함으로써 NROM 메모리 셀들의 행을 활성화시키는 행 디코더(row decoder)에 의해 액세스된다. 그 후 선택된 메모리 셀들의 행은, 그들의 저장된 데이터 값들을, 그들의 프로그램된 상태들에 따라서 연결된 소스 라인으로부터 연결된 열 비트 라인들에 상이한 전류를 흘림으로써 열 비트 라인들 상에 놓는다. 비트 라인들의 열 페이지(column page)가 선택되어 감지되고, 열 페이지로부터의 감지된 데이터 워드들로부터 개개의 데이터 워드들이 선택되어 메모리로부터 통신된다.
NAND 어레이 아키텍처는 또한, 그것의 NROM 메모리 셀들의 어레이를, 그 어레이의 각각의 NROM 메모리 셀의 게이트들이 행들에 의해 워드 라인들에 연결되도록 매트릭스로 배열한다. 그러나, 각각의 메모리 셀은 소스 라인 및 열(column) 라인에 직접 연결되지 않는다. 대신에, 어레이의 메모리 셀들은, 전형적으로 각각 8, 16, 32, 또는 그 이상으로, 스트링들 내에 함께 배열되고, 스트링 내의 메모리 셀들은, 공통 소스 라인과 열 비트 라인 사이에, 소스에서 드레인으로, 직렬로 함께 연결된다. 이것은 NAND 어레이 아키텍처가 비교되는 NOR 어레이보다 더 높은 메모리 셀 밀도를 갖게 하지만, 일반적으로 보다 느린 액세스 속도 및 프로그래밍 복잡성의 대가를 치른다.
NAND 아키텍처 NROM 메모리 어레이는 NROM 메모리 셀들의 게이트들에 연결된 워드 선택 라인을 선택함으로써 NROM 메모리 셀들의 행을 활성화시키는 행 디코더에 의해 액세스된다. 게다가, 각각의 스트링의 비선택된 메모리 셀들의 게이트들에 연결된 워드 라인들도 구동된다. 그러나, 각각의 스트링의 비선택된 메모리 셀들은 전형적으로 그들을 패스 트랜지스터들(pass transistors)로서 동작시키도록 보다 높은 게이트 전압에 의해 구동되어 그들이 그들의 저장된 데이터 값들에 의해 제한되지 않는 방식으로 전류를 통과시키게 된다. 그 후 전류는 직렬 연결된 스트링의 각각의 NROM 메모리 셀을 통하여 소스 라인으로부터 열 라인으로 흐르고, 판독되도록 선택된 각각의 스트링의 메모리 셀들에 의해서만 제한된다. 이것은 선택된 메모리 셀들의 행의 전류 인코딩되어 저장된 데이터 값들을 열 비트 라인들 상에 놓는다. 비트 라인들의 열 페이지가 선택되어 감지되고, 그 후 그 열 페이지로부터의 감지된 데이터 워드들로부터 개개의 데이터 워드들이 선택되어 메모리로부터 통신된다.
도 4A, 4B, 및 4C는 선행 기술의 EEPROM 또는 플래시 메모리 디바이스의 간략화된 평면형 NROM 메모리 어레이를 도시한다. 도 4A는 NOR 아키텍처 NROM 메모리 어레이(400)의 상면도를 상술하고, NOR 아키텍처 NROM 메모리 어레이(400)의 측면도는 도 4B에서 상술된다. 도 4A, 4B, 및 4C에서, NROM 메모리 셀들(402)은 비트 라인들(412) 및 워드 라인들(416)을 갖는 NOR 아키텍처 메모리 어레이로 함께 연결된다. 비트/소스 라인들(412)은 기판(408)에 퇴적된 N+ 도핑된 영역들로부터 국소적으로 형성된다. 각각의 NROM 메모리 셀(402)은 비트 라인(412)의 N+ 도핑된 영역들 간에 형성된 게이트-절연체 스택을 갖고, 상기 N+ 도핑된 영역들을 각각 소스 및 드레인으로 이용한다. 게이트-절연체 스택은 기판(408) 위의 절연체, 이 절연체 상에 형성된 트래핑 층, 이 트래핑 층 위에 형성된 게이트간(intergate) 절연체, 및 이 게이트간 절연체 위에 형성된 제어 게이트(406)(전형적으로 제어 게이트 라인으로도 알려진, 워드 라인(406)과 일체로 형성됨)로 만들어진다. 도 4C는 NOR 아키텍처 NROM 메모리 어레이(400)의 등가 회로 개략도(420)를 상술하고, 비트 라인들, 워드 라인들, 및 기판 접속(422)에 연결된 NROM 메모리 셀들(402)을 도시한다.
도 5A, 5B, 및 5C는 선행 기술의 EEPROM 또는 플래시 메모리 디바이스의 간략화된 평면형 NAND NROM 메모리 어레이를 도시한다. 도 5A는 NAND 아키텍처 NROM 메모리 어레이(500)의 평면형 NAND NROM 메모리 스트링(504)의 상면도를 상술하고, 평면형 NAND NROM 메모리 스트링(504)의 측면도가 도 5B에 도시되어 있다. 도 5A 및 5B에서는, 일련의 NROM 메모리 셀들(502)이 직렬 NAND 스트링(504)(전형적으로 8, 16, 32, 또는 그 이상의 셀들로 이루어짐)으로 함께 연결되어 있다. 각각의 NROM 메모리 셀(502)은 기판(508) 위의 절연체, 이 절연체 상에 형성된 트래핑 층, 이 트래핑 층 위에 형성된 게이트간 절연체, 및 이 게이트간 절연체 위에 형성된 제어 게이트(506)(전형적으로 워드 라인으로도 알려진, 제어 게이트 라인에 형성됨)으로 만들어진 게이트-절연체 스택을 갖는다. 각각의 게이트 절연체 스택 사이에 N+ 도핑된 영역들이 형성되어 인접한 NROM 메모리 셀들의 소스/드레인 영역들을 형성하고, 이들은 또한 도전체로서 동작하여 NAND 스트링(504)의 셀들을 함께 연결시킨다. 게이트 선택 라인들에 연결되는, 선택 게이트들(510)이 NAND NROM 스트링(504)의 양쪽 단부(either end)에 형성되고 NAND NROM 스트링(504)의 반대편 단부들을 비트 라인 콘택트들(512)에 선택적으로 연결시킨다. 도 5C는 NAND 아키텍처 NROM 메모리 스트링(504)의 등가 회로 개략도(520)를 상술하는 것으로, NROM 메모리 셀들(502) 및 기판 접속(522)을 도시한다.
본 발명의 실시예들은 수직형 NROM 메모리 셀들 및 수직형 게이트 구조들을 이용한다. 수직형 메모리 셀들을 형성하는 방법들은 2002년 6월 21일 출원된, "Vertical NROM having a storage density of 1 bit per 1F2"라는 제명의 미국 특허 출원 번호 10/177,208과, 1999년 8월 10일 발행된, "High density flash memory"라는 제명의 미국 특허 번호 5,936,274에 상술되어 있고, 이들 특허 문헌은 공통으로 양도되어 있다. 수직형 분리 제어 게이트(vertical split control gates)을 형성하는 방법들은 2000년 11월 21일 발행된, "Memory cell having a vertical transistor with buried source/drain and dual gates"라는 제명의 미국 특허 번호 6,150,687과, 2000년 6월 6일 발행된, "Four F2 folded bit line DRAM cell structure having buried bit and word lines"라는 제명의 미국 특허 번호 6,072,209에 상술되어 있고, 이들 특허 문헌도 공통으로 양도되어 있다.
도 6A-6C는 본 발명의 실시예들에 따른 NOR 아키텍처 NROM 메모리 어레이에 대한 수직형 NROM 메모리 셀들 및 선택 게이트들을 상술한다. 도 6A는 간략화된 수직형 NOR 아키텍처 메모리 셀 구조(604)의 측면도를 상술하고, 수직형 NOR 메모리 어레이(600)의 측면도가 도 6B에 상술되어 있다. 도 6C는 수직형 NOR 아키텍처 NROM 메모리 어레이(600)의 등가 회로 개략도(620)를 상술하는 것으로, NROM 메모리 셀들(602) 및 기판 접속(622)을 도시한다. NOR 아키텍처 NROM 메모리 어레이(600)는 EEPROM 및 플래시 메모리 양쪽 모두의 어레이들 및 디바이스들에서 이용될 수 있다는 것에 유의하자. 도 6A 및 6B로부터 알 수 있듯이, 단일 수직형 NOR 아키텍처 메모리 셀 구조(604)에서는, 2개의 수직으로 형성된 트랜지스터들이 단일 평면형 NROM 트랜지스터가 차지할 면적을 차지한다(위쪽에서 볼 때 4F 제곱의 면적으로, 각각의 트랜지스터가 2F 제곱의 면적을 가짐). 여기서 "F"는 특정 공정 기술에서 최소의 분해 가능한 포토리소그래피 치수이다.
도 6A에서는, 수직으로 형성된 NROM 메모리 셀(602) 및 선택 게이트(610)가 수직형 NOR 아키텍처 메모리 셀 구조(604)에서 직렬로 함께 연결되어 있다. 수직형 NOR 아키텍처 메모리 셀 구조(604)의 생성 시에는 기판(608) 내에 트렌치(630)가 형성된다. 그 후 트렌치(630)의 측벽들 상에 수직형 NROM 메모리 셀(602) 및 선택 게이트(610)가 형성된다. 수직형 NROM 메모리 셀(602)은 측벽의 표면 상에 형성된 절연체(620), 이 절연체(620) 상에 형성된 트래핑 층(622)(전형적으로 질화물로 이루어짐), NROM(622) 위에 형성된 게이트간 절연체(624), 및 이 게이트간 절연체(624) 위에 형성된 제어 게이트(606)(전형적으로 워드 라인으로도 알려진, 제어 게이트 라인에 형성됨)를 갖는다. 일 실시예에서, 기판 트렌치(630)는 기판(608) 위에 적층(layer)되어 있는 마스킹 재료를 패터닝하고 트렌치들(630)을 이방성 에칭함으로써 형성된다. NROM 메모리 셀(602)의 게이트-절연체 스택은 일 실시예에서 트렌치(630) 위에 게이트 절연체 스택의 재료들 각각을 연속하여 적층시키고, 후속하여 각각의 층의 퇴적의 마스크 및 지향성 에칭(directional etch)에 의해 트렌치(630)의 측벽 상에 퇴적된 재료만을 남겨 둠으로써 형성된다. 다른 실시예에서는, 게이트-절연체 스택의 상이한 층들이 형성되고 그 후 단일 단계에서 마스킹되고 지향성 에칭된다.
수직형 선택 게이트(610)는 트렌치(630)의 반대편 측벽 상에 형성된 절연체(642)와 이 절연체(642) 위에 형성된 제어 게이트(644)로 만들어진 게이트-절연체 스택을 갖는다. 선택 게이트(610)의 게이트-절연체 스택은, 수직형 NROM 메모리 셀(602)과 마찬가지로, 트렌치(630) 위에 게이트 절연체 스택의 재료들 각각을 연속하여 적층시킴으로써 형성되지만, 절연체(620) 및 트래핑 층(622) 층들의 퇴적은 생략(skip)한다. 본 발명의 일 실시예에서는, NROM 메모리 셀(602)의 절연체(620) 및 트래핑 층(622)이 형성되고 그 후 NROM 메모리 셀(602)의 게이트간 절연체(624)/제어 게이트(606) 및 선택 게이트(610)의 절연체(642)/제어 게이트(644)가 연속적으로 형성된다.
상부에 있는 융기된 영역들에 및 트렌치(630)의 저부에 N+ 도핑된 영역들(626)이 형성되어 수직형 NROM 메모리 셀/게이트-절연체 스택(602) 및 선택 게이트(610)의 소스/드레인 영역들을 형성한다. 이 N+ 도핑된 영역들은 또한 메모리 셀(602) 및 선택 게이트(610)를 함께 연결시켜 수직형 NOR 메모리 구조(604)를 형성하고 또한 수직형 NOR 아키텍처 메모리 셀 구조(604)를 비트 라인들(612)에 연결시킨다. 이 N+ 소스/드레인 영역들(626)은 NROM 메모리 셀(602) 및 선택 게이트(610) 게이트-절연체 스택들의 형성 전에 또는 후에 형성될 수 있다는 것에 유의하자.
도 6B에서는, 일련의 수직형 NOR 아키텍처 메모리 셀 구조들(604)로부터 수직형 NOR 아키텍처 NROM 메모리 어레이(600)가 형성되어 있다. 각각의 수직형 NOR 아키텍처 메모리 셀 구조들(604)은 수직으로 형성된 NROM 메모리 셀(602) 및 연결된 선택 게이트(610)를 갖고, 여기서 선택 게이트의 드레인은 제1 비트/데이터 라인(612)에 연결되고 NROM(602)의 소스/드레인은 제2 비트/데이터 라인(612)에 연결된다.
수직형 NOR 아키텍처 NROM 메모리 어레이(600)의 생성 시에는 기판(608)에 트렌치들(630)을 사이에 두고 일련의 기판 필러들(substrate pillars)(628)이 형성된다. 그 후 트렌치들(630) 내에 필러들(628)의 측벽들 상에 수직형 NROM 메모리 셀들(602) 및 선택 게이트들(610)이 형성되어 수직형 NOR 아키텍처 메모리 셀 구조들(604)을 형성한다. 수직형 NROM 메모리 셀들(602) 및 선택 게이트들(610)은 교대 패턴(NROM-선택 게이트, 선택 게이트-NROM, NROM-선택 게이트 등)으로 형성되어 각각의 필러(628)가 그 측벽들 상에 선택 게이트들(610) 또는 NROM 메모리 셀들을 갖게 된다.
필러들(628)의 상부에 및 트렌치들(630)의 저부에 N+ 도핑된 영역들(626)이 형성되어 소스 및 드레인 영역들을 형성한다. 트렌치들(630)의 저부에 있는 N+ 영역들은 각각의 수직형 NOR 아키텍처 메모리 셀 구조(604)의 메모리 셀(602)과 선택 게이트(610)를 함께 연결시킨다. 필러들(628)의 상부에 있는 N+ 영역들은 각각의 수직형 NOR 아키텍처 메모리 셀 구조(604)의 NROM 메모리 셀(602)의 소스와 선택 게이트(610)의 드레인을 각각 비트 라인들(612)에 연결시킨다. 다시금 이 N+ 소스/드레인 영역들(626)은 NROM 메모리 셀(602) 및 선택 게이트(610) 게이트-절연체 스택들의 형성 전에 또는 후에 형성될 수 있다는 것에 유의하자.
또한, 수직형 NOR 아키텍처 메모리 셀 구조들(604)의 인접한 행(row)들 사이에, 각각의 행을 그것의 이웃들로부터 분리시키기 위해, 전형적으로 산화물 절연체로 형성되는 분리 영역들(isolation regions)이 이용될 수 있다는 것에 유의하자. 이들 분리 영역들은 P-웰들의 형성을 허용하기 위해 기판(608) 내로 확장될 수 있고, 여기서 각각의 P-웰은 어레이(600)의 다른 행들로부터 분리하여 바이어스될 수 있는 수직형 NOR 아키텍처 메모리 셀 구조들(604)의 단일 행(single row)을 포함한다. 또한 제어 게이트/워드 어드레스 라인들(606) 및 선택 라인들(640)이 이들 분리 영역들을 가로질러, 각각의 제어 게이트/워드 어드레스 라인(606) 및 선택 라인(640)이 수직형 NOR 아키텍처 메모리 셀 구조들(604)의 다수의 행들에 걸쳐서, 각각, 다수의 NROM 메모리 셀들(602) 및 선택 게이트들(610)의 동작을 제어하도록 할 수 있다는 것에 유의하자.
상술한 바와 같이, 도 6C는 수직형 NOR 아키텍처 NROM 메모리 어레이(600)의 등가 회로 개략도(620)를 상술하는 것으로, NROM 메모리 셀들(602) 및 기판 접속(622)을 도시한다. 수직형 NROM 메모리 셀들(602) 및 선택 게이트들(610)은 교대 패턴(NROM-선택 게이트, 선택 게이트-NROM, NROM-선택 게이트 등)으로 형성되어 인접한 수직형 NOR 아키텍처 메모리 셀 구조들(604)의 NROM 메모리 셀(602)의 소스/드레인 및 선택 게이트(610)의 드레인이 양쪽 모두 단일 비트 라인(612)에 연결된다. 비교대(non-alternating) 패턴들도 가능하다는 것에 유의하자. 수직형 NROM 메모리 셀들(602), 선택 게이트들(610), 및 수직형 NROM 메모리 셀 구조들(604)의 다른 어레이 패턴들이 가능하고 본 개시 내용의 혜택을 본 숙련된 당업자에게는 명백할 것이다.
도 6A-6C의 수직형 NOR 아키텍처 NROM 메모리 어레이(600)에서, 수직형 NOR 아키텍처 메모리 셀 구조(604) 내의 각각의 NROM 메모리 셀(602) 및 선택 게이트(610)의 채널 길이는 최소 피처 사이즈에 의해서가 아니라 트렌치들(630)의 깊이에 의해 결정된다. 본 발명의 실시예들의 수직형 NOR 아키텍처 NROM 메모리 어레이(600) 및 수직형 NOR 아키텍처 메모리 셀 구조(604)의 수직 형태로 인해, 단일의 종래의 평면형 NROM 메모리 셀에 의해 이용될 공간에 전하 분리 문제를 겪지 않는 수직형 NROM 메모리 셀(602) 및 연결된 선택 게이트(610)를 포함하는 NOR 아키텍처 NROM 메모리 어레이가 제조될 수 있다.
각각의 NROM 메모리 셀(602)의 소스/드레인과 비트 라인(612) 사이에 연결된 선택 게이트(610)의 부가는 NROM 메모리 셀(602)이 비트 라인들(612)로부터 분리되는 것을 가능케 하므로 수직형 NOR 아키텍처 NROM 메모리 어레이(600)의 NROM 메모리 셀들(602)의 프로그래밍 및 소거 시의 양쪽 모두에서 이점을 갖는다. 소거 시에, 연결된 선택 게이트(610)는 선택 게이트 뒤에 각각의 메모리 셀(602)을 분리시킴으로써 NROM 메모리 셀들(602)과 관련된 과소거 문제들의 회피를 가능케 하여, NROM 메모리 셀(602)이 과소거되어 공핍 모드로 될지라도, 전류를 흘림으로써 그것의 연결된 비트 라인들(612) 상에서의 다른 메모리 셀들(602)의 판독을 훼손시키지 않을 것이다. 과소거로 인한 데이터 판독의 훼손 가능성이 완화되므로, 이것은 NOR 아키텍처 NROM 메모리 어레이(600)가 보다 큰 소거 펄스들(시간 또는 전압에서)을 이용하거나 심지어는 단일 소거 펄스만을 이용함으로써 그것의 소거 프로세스들을 증속(speed up)시키는 것을 가능케 한다. 게다가, 소거 펄스 시간 및 전압의 증가를 허용함으로써, 요구되는 소거 검증의 수가 감소되거나 심지어 제거된다. 연결된 선택 게이트(610)는 또한 하나 이상의 NROM 메모리 셀들(602)의 분리 소거(isolated erasure)를 가능케 하여 개개의 NROM 메모리 셀들(602), 하나 이상의 선택된 데이터 워드들, 데이터 세그먼트들, 또는 소거 블록들의 소거를 가능케 한다.
프로그래밍 시에, 연결된 선택 게이트(610)는 비트 라인들(612)로부터 메모리 셀들(602)을 분리시키거나 버퍼링하는 선택 게이트(610)에 의해 어레이(600) 내의 NROM 메모리 셀들(602)의 프로그래밍 교란의 완화를 가능케 한다. 이것은 교란 문제의 가능성을 증가시키지 않고 보다 길고 보다 높은 전압 프로그래밍 펄스들이 이용되는 것을 가능케 한다.
도 7A-7D는 본 발명의 실시예들에 따른 수직형 NROM 셀들, 수직형 선택 게이트들, 및 NAND 아키텍처 NROM 메모리 스트링들을 상술한다. 도 7A는 수직형 선택 게이트들(710)을 갖는 간략화된 수직형 NAND 아키텍처 NROM 메모리 스트링(704)의 측면도를 상술한다. 도 7B는 수직형 NAND 아키텍처 NROM 메모리 스트링(704)의 등가 회로 개략도(720)를 상술하는 것으로, NROM 메모리 셀들(702) 및 기판 접속(734)을 도시한다. 도 7C는 간략화된 수직형 NAND 아키텍처 NROM 메모리 어레이(700)의 측면도를 상술하고 도 7D는 본 발명의 일 실시예의 등가 회로 개략도를 상술한다. 다시금, 도 7A 및 7C로부터 알 수 있듯이, 수직형 NAND 아키텍처 메모리 스트링(704)에서는, 2개의 수직으로 형성된 트랜지스터들이 각각의 평면형 트랜지스터가 차지할 면적을 차지한다(위쪽에서 볼 때 4F 제곱의 면적으로, 각각의 트랜지스터가 2F 제곱의 면적을 가짐). 여기서 "F"는 특정 공정 기술에서 최소의 분해 가능한 포토리소그래피 치수이다. 각각의 트랜지스터는 단일 비트의 데이터를 저장할 수 있으므로 데이터 저장 밀도는 각각의 2F 제곱 단위 면적마다 1 비트이다. 따라서, 예를 들어, F=0.1 미크론이면 저장 밀도는 제곱 센티미터당 0.5 기가 비트이다.
도 7A에서는, 일련의 수직으로 형성된 NROM 메모리 셀들(702)이 직렬 NROM NAND 스트링(704)(전형적으로 8, 16, 32, 또는 그 이상의 셀들로 이루어짐)으로 함께 연결되어 있다. 도 7A-7D의 수직형 NAND NROM 메모리 어레이 스트링(704)에서는, 트렌치들(730)을 사이에 두고 일련의 기판 필러들(728)이 형성된다. 그 후 트렌치들(730) 내에 필러들(728)의 측벽들 상에 수직형 NROM 메모리 셀들(702)이 형성된다. 각각의 수직형 NROM 메모리 셀(702)은 기판 필러들(728)의 측벽들 상에 형성되고(트렌치(730)마다 2개의 NROM 메모리 셀들(702)로) 측벽의 표면 상에 형성된 절연체(720)와, 이 절연체(720) 상에 형성된 트래핑 층(722)(전형적으로 폴리실리콘으로 이루어짐)과, 이 트래핑 층(722) 위에 형성된 게이트간 절연체(724)와, 이 게이트간 절연체(724) 위에 형성된 제어 게이트(706)(전형적으로 워드 라인으로도 알려진, 제어 게이트 라인에 형성됨)로 만들어진 게이트-절연체 스택을 갖는다.
일 실시예에서 기판 필러들(728) 및 트렌치들(730)은 기판(708) 위에 적층되어 있는 마스킹 재료를 패터닝하고 트렌치들(730)을 이방성 에칭함으로써 형성된다. 각각의 NROM 메모리 셀(702)의 게이트-절연체 스택은 일 실시예에서 필러들(728) 및 트렌치들(730) 위에 게이트 절연체 스택의 재료들 각각을 연속하여 적층시키고, 후속하여 각각의 층의 퇴적의 마스크 및 지향성 에칭에 의해 필러들(728)의 측벽 상에 퇴적된 재료만을 남겨 둠으로써 형성된다. 다른 실시예에서는, 게이트-절연체 스택의 상이한 층들이 형성되고 그 후 단일 단계에서 마스킹되고 지향성 에칭된다.
각각의 수직형 NROM 메모리 셀/게이트-절연체 스택(702) 사이에 기판 필러들(728)의 상부에 및 트렌치들(730)의 저부에 N+ 도핑된 영역들(726)이 형성되어 인접한 NROM 메모리 셀들(702)의 소스 및 드레인 영역들을 형성하고 메모리 셀들(702)을 함께 연결시켜 수직형 NAND 아키텍처 메모리 스트링(704)을 형성한다. 이 N+ 영역들(726)은 NROM 메모리 셀들/게이트-절연체 스택(702)의 형성 전에 또는 후에 형성될 수 있다는 것에 유의하자.
게이트 선택 라인들에 연결되는, 선택 게이트들(710)이 NAND NROM 메모리 스트링(704)의 양쪽 단부(either end)에 형성되고 NAND NROM 메모리 스트링(704)의 반대편 단부들을 비트 라인 콘택트들(712)에 선택적으로 연결시킨다. 수직형 선택 게이트들(710)은 측벽 상에 형성된 절연체(742)와 이 절연체(742) 위에 형성된 제어 게이트(744)로 만들어진 게이트-절연체 스택을 갖는다. 선택 게이트들(710)의 게이트-절연체 스택은, 수직형 NROM 메모리 셀(702)과 마찬가지로, 필러들(728) 및 트렌치들(730) 위에 게이트 절연체 스택의 재료들 각각을 연속하여 적층시킴으로써 형성되지만, 절연체(720) 및 트래핑 층(722) 층들의 퇴적은 생략(skip)한다. N+ 영역들(726)은 또한 수직형 NAND 아키텍처 NROM 스트링(704)의 첫 번째 및 마지막 메모리 셀(702)을 선택 게이트들(710)에 연결시키고 또한 수직형 NAND 아키텍처 NROM 스트링(704)을 비트 라인들(712)에 연결시킨다.
상술한 바와 같이, 도 7B는 수직형 NAND 아키텍처 NROM 메모리 어레이(700)의 등가 회로 개략도(720)를 상술하는 것으로, 본 발명의 실시예들에 따른, 수직형 NROM 메모리 셀들(702), 선택 게이트들(710), 비트 라인(712) 접속들, 및 기판 접속(734)을 도시한다. 도면에서 알 수 있듯이, 개략도는 종래의 평면형 NAND 아키텍처 NROM 메모리 스트링의 것과 동일한 등가 회로를 제공한다.
도 7C에서는, 본 발명의 일 실시예의 수직형 NAND 아키텍처 NROM 메모리 어레이(700)의 부분이 일련의 수직형 NAND 아키텍처 NROM 메모리 셀 스트링들(704)로부터 형성되어 있다. 도 7C에서는, 수직형 NAND 아키텍처 NROM 메모리 어레이(700) 내의 인접한 수직형 NAND 아키텍처 NROM 메모리 셀 스트링들(704)의 각 쌍이 수직형 선택 게이트들(710)을 통하여 필러(728)의 상부에 형성된 N+ 도핑된 영역(726)에 의해 공통 비트 라인(712)에 연결되어 있다.
또한 수직형 NAND 아키텍처 NROM 메모리 셀 스트링들(704) 사이에, 각각의 스트링(704)을 그것의 이웃들로부터 분리시키기 위해, 전형적으로 산화물 절연체로 형성되는 분리 영역들이 이용될 수 있다는 것에 유의하자. 이들 분리 영역들은 P-웰들의 형성을 허용하기 위해 기판(708) 내로 확장될 수 있고, 여기서 각각의 P-웰은 어레이(700)의 다른 스트링들 또는 행들로부터 분리하여 바이어스될 수 있는 단일 수직형 NAND 아키텍처 NROM 메모리 셀 스트링(704)을 포함한다. 또한 제어 게이트/워드 어드레스 라인들(706) 및 선택 라인들(740)이 이들 분리 영역들을 가로질러, 각각의 제어 게이트/워드 어드레스 라인(706) 및 선택 라인(740)이 수직형 NAND 아키텍처 NROM 메모리 셀 스트링(704)의 다수의 행들에 걸쳐서, 각각, NROM 메모리 셀들(702) 및 선택 게이트들(710)의 동작을 제어하도록 할 수 있다는 것에 유의하자.
상술한 바와 같이, 도 7D는 도 7C의 수직형 NAND 아키텍처 NROM 메모리 어레이의 등가 회로 개략도를 상술하는 것으로, NROM 메모리 셀들(702) 및 인접한 스트링(704) 접속을 도시한다.
도 7A-7D의 수직형 NAND 아키텍처 NROM 메모리 어레이(700)에서, 수직형 NAND 아키텍처 메모리 스트링(704) 내의 각각의 NROM 메모리 셀(702) 및 선택 게이트(710)의 채널 길이는 최소 피처 사이즈에 의해서가 아니라 필러들(728) 및 트렌치들(730)의 깊이에 의해 결정된다. 본 발명의 실시예들의 NAND 아키텍처 NROM 메모리 어레이(700) 및 NAND 아키텍처 메모리 셀 스트링들(704)의 수직 형태로 인해, 주어진 스트링 수평 주행 길이에 대하여 대응하는 평면형 NAND 아키텍처 NROM 메모리 어레이 스트링보다 전형적으로 2배의 밀도를 갖는 수직형 NAND 아키텍처 NROM 메모리 어레이 스트링(704) 및 선택 게이트들(710)이 제조될 수 있다.
수직형 NAND 아키텍처 메모리 스트링(704)의 NROM 메모리 셀들(702)과 비트 라인들(712) 사이에 연결된 선택 게이트들(710)의 부가는 수직형 NAND 아키텍처 메모리 스트링(704)의 수직형 NROM 메모리 셀들(702)이 비트 라인들(712)의 한쪽 또는 양쪽 모두로부터 분리되는 것을 가능케 하므로 수직형 NAND 아키텍처 메모리 스트링(704)의 프로그래밍 및 소거 시의 양쪽 모두에서 이점을 갖는다. 소거 시에, 연결된 선택 게이트들(710)은 하나 이상의 선택 게이트들 뒤에 각각의 수직형 NAND 아키텍처 메모리 스트링(704)을 분리시킴으로써 NROM 메모리 셀들(702)과 관련된 과소거 문제들의 회피를 가능케 하여, 수직형 NAND 아키텍처 메모리 스트링(704)의 NROM 메모리 셀들(702)이 과소거되어 공핍 모드 동작으로 될지라도, 그것들은 동일 비트 라인(712)에 연결되어 있는 다른 수직형 NAND 아키텍처 메모리 스트링들(704) 상의 다른 메모리 셀들(702)의 판독을 훼손시키지 않을 것이다. 과소거로 인한 데이터 판독의 훼손 가능성이 완화되므로, 이것은 수직형 NAND 아키텍처 NROM 메모리 어레이(700)가 보다 큰 소거 펄스들을 이용하거나 심지어는 단일 소거 펄스를 이용함으로써 그리고 소거 검증을 감소시키거나 제거함으로써 소거 프로세스들을 증속시키는 것을 가능케 한다. 연결된 선택 게이트들(610)은 또한 하나 이상의 NROM 메모리 셀들(702)의 분리 소거를 가능케 하여 개개의 NROM 메모리 셀들(702), 개개의 수직형 NAND 아키텍처 메모리 스트링들(704), 하나 이상의 선택된 데이터 워드들, 또는 소거 블록들의 소거를 가능케 한다. 프로그래밍 시에, 연결된 선택 게이트들(710)은 비트 라인들(712)로부터 수직형 NAND 아키텍처 메모리 스트링들(704)의 메모리 셀들(702)을 분리시키는 선택 게이트들(710)에 의해 어레이(700) 내의 NROM 메모리 셀들(702)의 프로그래밍 교란의 완화를 가능케 한다. 이것은 교란 문제에 의한 문제의 증가 없이 보다 길고 보다 높은 전압 프로그래밍 펄스들이 이용되는 것을 가능케 한다.
도 8A-8C는 수 개의 중간 제조 단계들에서 본 발명의 실시예들에 따른 수직형 NAND NROM 메모리 어레이(800)의 수직형 NROM 셀들(802) 및 수직형 선택 게이트들(810)의 3차원 도시(view)들을 상술한다. 선택 게이트들(810)과 비트 라인 및 소스 라인 콘택트들의 수 및 배치를 제외하고 수직형 NOR NROM 메모리 어레이(600)의 형성을 위해 NAND 공정과 유사한 형성 공정이 이용될 수 있다는 것에 유의하자. 상술한 바와 같이, 수직형 NAND NROM 메모리 어레이(800)의 생성 시에는, 기판(808)에 트렌치들(830)을 사이에 두고 일련의 기판 필러들(828)이 형성된다. 그 후 트렌치들(830) 내에 필러들(828)의 측벽들 상에 수직형 NROM 메모리 셀들(802) 및 선택 게이트들(810)이 형성된다. 기판 필러들(828)의 연속하는 행들 사이에, 수직형 NAND NROM 메모리 스트링들(802)의 각각의 행을 이웃 행들로부터 분리시키기 위해, NROM 메모리 셀들(802) 또는 선택 게이트들(810)을 형성하기 위해 이용되지 않는 필러들(828)의 면들 상에 분리 영역들(832)이 형성되었다. 이들 분리 영역들(832)은 전형적으로 산화물 절연체로 형성된다.
상술한 바와 같이, 각각의 NROM 셀 게이트-절연체 스택(802)의 생성 시에는, 측벽의 표면 상에 절연체(820)가 형성되고, 이 절연체(820) 상에 트래핑 층(822)이 형성되고, 이 트래핑 층(822) 위에 게이트간 절연체(824)가 형성되고, 이 게이트간 절연체(824) 위에 제어 게이트(806)가 형성된다. 각각의 선택 게이트 게이트-절연체 스택(810)의 생성 시에는, 측벽의 표면 상에 절연체(842)가 형성되고, 이 절연체(842) 위에 제어 게이트(844)가 형성된다.
도 8A에서는, 기판(808) 내에 트랜치들(830)을 마스킹하고 이방성/지향성 에칭함으로써 트렌치들(830)이 형성되었다. NROM 메모리 셀들(802)의 소스/드레인 영역들을 형성하기 위해 미형성된 기판 필러들(828)의 상부에 및 트렌치들(830)의 저부에 N+ 도핑된 영역들(826)이 형성되었다. 트렌치들(830)의 측벽들 상에 각각의 NROM 메모리 셀(802)의 게이트-절연체 스택이 형성되었다. 선택 게이트들(810)이 위에 형성될 필러들(828)을 제외하고, 각각의 트렌치(830) 내에는, 재료 층들의 연속적인 퇴적, 마스킹, 및 지향성 에칭에 의해, 절연체(820), 트래핑 층(822), 및 게이트간 절연체(824)가 형성되어 있다.
도 8B에서는, 필러들(828)이 형성되고 NAND 아키텍처 NROM 메모리 스트링들(804)의 연속하는 행들 내의 각각의 필러 사이의 공간은 산화물로 채워져서 분리 영역들(832)을 형성한다. 필러들(828)의 형성 시에는, NAND 아키텍처 NROM 메모리 스트링들(804)의 행들이 마스킹되고 이방성 에칭된다. 이러한 마스킹 및 에칭 공정은 또한 NROM 층을 개개의 트래핑 층들(822)로 분할한다.
도 8C에서는, 제어 게이트들/워드 라인들(806) 및 선택 게이트들(810)/선택 라인들(840)이 형성된다. 제어 게이트들/워드 라인들(806) 및 선택 게이트들(810)/선택 라인들(840)의 형성 시에는, 제어 게이트들/워드 라인들(806) 및 선택 게이트들(810)/선택 라인들(840)을 형성할 절연체 및 폴리실리콘의 연속적인 층들이 필러들(828), 트렌치들(830), 및 메모리 어레이(800)의 NROM 메모리 셀들(802)의 부분적으로 형성된 게이트-절연체 스택들 위에 퇴적된다. 그 후 폴리실리콘 층 위에 마스킹 재료 층이 형성되고 패터닝된다. 과잉 마스킹 재료를 제거하고 메모리 어레이(800)를 이방성 에칭하여 퇴적된 폴리실리콘의 원하지 않는 부분들을 제거하여 필러들(828) 및 트렌치들(830)의 측벽들 상에 제어 게이트들/워드 라인들(806) 및 선택 게이트들(810)/선택 라인들(840)을 형성한다.
수직형 NAND 아키텍처 NROM 스트링들(804) 사이의 분리 영역들(832)은 P-웰들의 형성을 허용하기 위해 기판(808) 내로 확장될 수 있고, 여기서 각각의 P-웰은 단일 NAND 스트링(804)을 포함하고 어레이(800)의 다른 스트링들(804)로부터 분리하여 바이어스될 수 있다는 것에 유의하자. 또한 제어 게이트들/워드 어드레스 라인들(806) 및 선택 게이트들(810)/선택 라인들(840)이 이들 분리 영역들(832)을 가로질러, 각각의 제어 게이트/워드 어드레스 라인(806)이 다수의 NAND 메모리 스트링들(804)에 걸쳐서 NROM 메모리 셀들(802) 및 각각의 선택 라인(840)의 동작 및 선택 게이트들(810)의 동작을 제어하도록 할 수 있다는 것에 유의하자.
도 8A-8C에서는, 수직형 NAND 아키텍처 NROM 메모리 어레이(800)의 기판(808)이 P-도핑되어 있다. 이 P-도핑된 기판(808)의 바이어싱을 가능케 할 수 있는 기판 접속이 이용될 수 있다. 본 발명의 실시예들에서는 다른 형태의 기판 도핑, 기판 바이어싱, 및 기판 타입들 및 영역들(SOS(silicon-on-sapphire) 기술, SOI(silicon-on-insulator) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 비도핑된 반도체, 기초 반도체에 의해 지지되는 실리콘의 에피택셜 층들을 포함하지만, 이들에 한정되는 것은 아님)이 가능하고 본 발명의 혜택을 본 숙련된 당업자에게는 명백할 것이다.
본 발명의 실시예들의 NROM 메모리 셀들은 다수의 종래의 재료들로 형성될 수 있다는 것에 유의하자. 게이트-절연체 스택(게이트 절연체-트래핑 층-상부 절연체)에 대하여 이들 재료들은, 산화물-질화물-산화물(ONO)과, 산화물-질화물-알루미늄 산화물과, 산화물-알루미늄 산화물-산화물과, 산화물-실리콘 옥시탄화물(oxycarbide)-산화물과, 실리콘 산화물-Ti, Ta, Hf, Zr, 또는 La의 산화물, 및 실리콘 산화물의 합성 층들과, 산화물-Si, N, Al, Ti, Ta, Hf, Zr, 및 La의 비화학량적(non-stoichiometric) 산화물, 및 산화물의 합성 층들을 포함할 수 있지만, 이들에 한정되는 것은 아니다. 본 발명의 NROM 메모리 셀 실시예들을 위한 부가적인 트래핑 층 재료들도, 어닐링되지 않은 습식 산화물(wet oxides not annealed)과, 실리콘을 많이 함유한(silicon rich) 산화물과, 실리콘을 많이 함유한 알루미늄 산화물과, 실리콘 옥시탄화물과, 실리콘 탄화물 나노입자들을 함유한 실리콘 산화물과, Si, N, Al, Ti, Ta, Hf, Zr, 및 La의 비화학량적 산화물을 포함할 수 있지만, 이들에 한정되는 것은 아니다.
위에서 지적한 바와 같이, 본 발명의 실시예들의 수직형 NAND 및 NOR NROM 아키텍처 메모리 구조들, 스트링들, 및 어레이들의 NROM 메모리 셀들의 프로그래밍은, 기판 또는 P-웰에 대하여 양의 게이트 전압을 가짐으로써 종래의 전자들의 터널 주입에 의해 달성될 수 있다. 본 발명의 다른 실시예에서는, 채널 열전자 주입(HEI)에 의해 프로그래밍이 달성된다. 본 발명의 실시예들의 NROM 메모리 셀들의 소거는, 기판 또는 P-웰에 대하여 제어 게이트 전압들에 인가된 음의 전압들 또는 종래의 터널링에 의해 달성될 수 있다. 상기 열거된 프로그래밍 및 소거 기법들을 이용하여, 본 발명의 실시예들의 NROM 메모리 셀들은 종래의 평면형 NROM 메모리 셀들이 그런 것처럼 2-비트 저장을 위하여 이용되어, 각각의 소스/드레인에 가까운 트래핑 층에 전하를 저장하고, 하나의 비트는 순방향으로 바이어스될 때 판독/프로그램되고 다른 비트는 역방향으로 바이어스될 때 판독/프로그램되도록 할 수 있다.
본 발명의 대안적 실시예들에서는, NROM 메모리 셀 프로그래밍을 위하여 기판 인핸스된 열전자 주입(SEHE)이 이용될 수 있고 NROM 메모리 셀 소거를 위하여 기판 인핸스된 대역 대 대역 터널링 유도 열정공 주입(SEBBHH)이 이용될 수 있다. 그러나, 이들 동작을 위해 요구되는 전압들은 더 낮을 수 있지만, 이들은 단일 비트 저장 동작 모드에 대해서만 적합할 수 있다.
도 9는 본 발명의 수직형 NAND 아키텍처 NROM 메모리 어레이(700) 또는 수직형 NOR 아키텍처 NROM 메모리 어레이(600)를 통합할 수 있는 메모리 디바이스(900)의 기능적 블록도를 예시한다. 이 메모리 디바이스(900)는 프로세서(910)에 연결된다. 프로세서(910)는 마이크로프로세서 또는 어떤 다른 타입의 제어용 회로일 수 있다. 메모리 디바이스(900) 및 프로세서(910)는 전자 시스템(920)의 부분을 형성한다. 메모리 디바이스(900)는 본 발명을 이해하는 데 도움이 되는 메모리의 특징들에 초점을 맞추기 위해 간략화되었다.
이 메모리 디바이스는 수직형 NROM 메모리 셀들 및 선택 게이트들의 어레이(930)를 포함한다. 일 실시예에서, 메모리 셀들은 수직형 NROM 메모리 셀들이고 메모리 어레이(930)는 행들과 열들의 뱅크들(banks of rows and columns)로 배열된다. 메모리 셀들의 각 행의 제어 게이트들은 워드 라인과 연결되고 메모리 셀들의 드레인 및 소스 접속들은 비트 라인들에 연결된다. 이 기술 분야에서 잘 알려져 있는 바와 같이, 비트 라인들에의 셀들의 접속은 해당 어레이가 NAND 아키텍처인지 NOR 아키텍처인지에 따라서 좌우된다.
어드레스/데이터 버스(962) 상에 제공된 어드레스 신호들을 래치하는 어드레스 버퍼 회로(940)가 제공된다. 어드레스 신호들은 행 디코더(944)와 열 디코더(946)에 의해 수신되어 메모리 어레이(930)를 액세스하기 위해 디코딩된다. 본 설명의 혜택을 본 숙련된 당업자라면, 어드레스/데이터 버스(962) 상에 입력되는 어드레스의 사이즈는 메모리 어레이(930)의 밀도 및 아키텍처에 따라서 좌우된다는 것을 알 것이다. 즉, 입력 어드레스의 사이즈는 메모리 셀 개수의 증가와 뱅크 및 블록 개수의 증가와 더불어 증가한다. 별도의 어드레스 버스를 통하는 것과 같은, 다른 어드레스 입력 방식들도 알려져 있고 본 설명의 혜택을 본 숙련된 당업자에 의해 이해될 것이다.
메모리 디바이스(900)는 센스/버퍼 회로(950)를 이용하여 메모리 어레이 열들에서의 전압 또는 전류 변화를 감지함으로써 메모리 어레이(930) 내의 데이터를 판독한다. 센스/버퍼 회로는, 일 실시예에서, 메모리 어레이(930)로부터 한 행의 데이터(a row of data)를 판독 및 래치하도록 연결된다. 데이터 입력 및 출력 버퍼 회로(960)는 어드레스/버퍼 버스(962) 내의 복수의 데이터 접속들을 통하여 프로세서/제어기(910)와 쌍방향 통신하기 위해 포함된다. 기입 회로(955)는 메모리 어레이에 데이터를 기입하기 위해 제공된다.
제어 회로(970)는 프로세서(910)로부터 제어 접속들(972) 상에 제공된 신호들을 디코딩한다. 이들 신호들은 데이터 판독, 데이터 기입, 및 소거 동작들을 포함한, 메모리 어레이(930) 상의 동작들을 제어하기 위해 사용된다. 제어 회로(970)는 상태 머신, 시퀀서(sequencer), 또는 어떤 다른 타입의 제어기일 수 있다.
본 발명의 수직형 NROM 메모리 셀들은 CMOS 호환 프로세서를 이용하므로, 도 9의 메모리 디바이스(900)는 CMOS 프로세서를 갖는 내장 디바이스일 수 있다.
도 9에서 예시된 메모리 디바이스는 메모리의 특징들에 대한 기본적인 이해를 용이하게 하기 위해 간략화되었다. 메모리의 내부 회로 및 기능들에 대한 보다 상세한 이해는 숙련된 당업자들에게 공지되어 있다.
또한 본 발명의 실시예들에 따른 다른 수직형 NAND 및 NOR 아키텍처 NROM 메모리 스트링들, 세그먼트들, 어레이들, 및 메모리 디바이스들이 가능하고 본 개시 내용의 혜택을 본 숙련된 당업자들에게는 명백할 것이다.
결론
NOR 또는 NAND 고밀도 메모리 아키텍처들에서 수직형 NROM 메모리 셀들 및 선택 게이트들의 이용을 용이하게 하는 NROM EEPROM 메모리 디바이스들 및 어레이들에 대하여 설명되었다. 본 발명의 메모리 실시예들은 수직형 선택 게이트들 및 NROM 메모리 셀들을 이용하여 NOR 및 NAND NROM 아키텍처 메모리 셀 스트링들, 세그먼트들, 및 어레이들을 형성한다. 이들 NROM 메모리 셀 아키텍처들은 반도체 제조 공정들이 일반적으로 처리 가능한 피처 사이즈들을 이용할 수 있으면서도 전형적인 다중-비트 NROM 셀들에서의 전하 분리 문제를 겪지 않는 일체형 선택 게이트들을 갖는 개선된 고밀도 메모리 디바이스들 또는 어레이들을 가능케 한다. 이 메모리 셀 아키텍처들은 또한 NROM 메모리 셀들을 그들의 관련 비트/데이터 라인들 및/또는 소스 라인들로부터 분리시키는 선택 게이트들 뒤에 NROM 메모리 셀들을 배치시킴으로써 교란 및 과소거 문제의 완화를 가능케 한다.
비록 여기에서는 특정한 실시예들이 예시 및 설명되었지만, 통상의 기술을 가진 당업자들이라면 동일한 목적을 성취하기 위해 의도된 어떠한 구성이든 도시된 특정한 실시예를 대신할 수 있다는 것을 알 것이다. 이 출원은 본 발명의 임의의 개조 또는 변형들을 포함하도록 의도되었다. 따라서, 이 발명은 청구항들 및 그 등가물들에 의해서만 제한된다는 것을 명백히 의도하는 바이다.

Claims (71)

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  7. NROM 메모리 셀 구조물로서,
    그들 사이에 트렌치를 정의하는 2개의 융기된 영역들(raised areas)을 포함하는 기판과;
    상기 트렌치의 제1 측벽 상에 수직으로 형성되어 있는 NROM 메모리 셀과;
    상기 트렌치의 제2 측벽 상에 수직으로 형성되어 있는 선택 게이트를 포함하고,
    상기 NROM 메모리 셀은 상기 트렌치의 저부에 있는 소스/드레인 영역에 의해 상기 선택 게이트에 연결되고,
    상기 NROM 메모리 셀 구조물은 NROM 메모리 어레이의 일부를 형성하고,
    상기 NROM 메모리 어레이는,
    복수의 필러들 및 사이에 있는 관련 트렌치들을 포함하는 기판과;
    복수의 메모리 셀 구조물들
    을 포함하고,
    상기 메모리 셀 구조물 각각은,
    트렌치의 제1 측벽 상에 수직으로 형성되어 있는 NROM 메모리 셀과,
    상기 트렌치의 제2 측벽 상에 형성되어 있고, 상기 트렌치의 저부에 형성된 소스/드레인 영역에 의해 상기 NROM 메모리 셀에 연결되어 있는 선택 게이트를 포함하며,
    상기 복수의 NROM 메모리 셀 구조물들은 행들과 열들로 형성되고 NROM 메모리 셀 구조물들의 각각의 행은 상기 기판상에 형성된 별도의 P-웰 분리 영역 상에 형성되어 있는 NROM 메모리 셀 구조물.
  8. NROM 메모리 셀 구조물로서,
    그들 사이에 트렌치를 정의하는 2개의 융기된 영역들(raised areas)을 포함하는 기판과;
    상기 트렌치의 제1 측벽 상에 수직으로 형성되어 있는 NROM 메모리 셀과;
    상기 트렌치의 제2 측벽 상에 수직으로 형성되어 있는 선택 게이트를 포함하고,
    상기 NROM 메모리 셀은 상기 트렌치의 저부에 있는 소스/드레인 영역에 의해 상기 선택 게이트에 연결되고,
    상기 NROM 메모리 셀 구조물은 NROM 메모리 어레이의 일부를 형성하고,
    상기 NROM 메모리 어레이는,
    복수의 필러들 및 사이에 있는 관련 트렌치들을 포함하는 기판과;
    복수의 메모리 셀 구조물들
    을 포함하고,
    상기 메모리 셀 구조물 각각은,
    트렌치의 제1 측벽 상에 수직으로 형성되어 있는 NROM 메모리 셀과,
    상기 트렌치의 제2 측벽 상에 형성되어 있고, 상기 트렌치의 저부에 형성된 소스/드레인 영역에 의해 상기 NROM 메모리 셀에 연결되어 있는 선택 게이트를 포함하며,
    상기 NROM 메모리 어레이는 메모리 디바이스의 일부를 형성하고,
    상기 메모리 디바이스는,
    복수의 필러들 및 사이에 있는 관련 트렌치들을 갖는 기판 상에 형성된 NOR 아키텍처 NROM 메모리 어레이와;
    복수의 NROM 메모리 셀 구조물들 - 각각의 메모리 셀 구조물은, 트렌치의 제1 측벽 상에 수직으로 형성되어 있는 NROM 메모리 셀과,상기 트렌치의 제2 측벽 상에 형성되어 있고, 상기 트렌치의 저부에 형성된 소스/드레인 영역에 의해 상기 NROM 메모리 셀에 연결되어 있는 선택 게이트를 포함함 - 과;
    제어 회로와;
    행 디코더(row decoder)와;
    복수의 워드 라인들 - 각각의 워드 라인은 상기 복수의 NROM 메모리 셀 구조물들의 상기 NROM 메모리 셀들의 하나 이상의 제어 게이트들에 연결됨 - 과;
    복수의 선택 라인들 - 각각의 선택 라인은 상기 복수의 NROM 메모리 셀 구조물들의 상기 선택 게이트들의 하나 이상의 제어 게이트들에 연결됨 - 과;
    상기 복수의 NROM 메모리 셀 구조물들의 상기 복수의 필러들의 상부에 형성된 하나 이상의 선택 게이트 소스/드레인 영역들에 연결되어 있는 적어도 하나의 제1 비트/데이터 라인과;
    상기 복수의 NROM 메모리 셀 구조물들의 상기 복수의 필러들의 상부에 형성된 하나 이상의 NROM 메모리 셀 소스/드레인 영역들에 연결되어 있는 적어도 하나의 제2 비트/데이터 라인
    을 포함하는 NROM 메모리 셀 구조물.
  9. 제8항에 있어서, 상기 메모리 디바이스는 시스템의 일부를 형성하고, 상기 시스템은, 적어도 하나의 메모리 디바이스에 연결된 프로세서를 포함하는 NROM 메모리 셀 구조물.
  10. 삭제
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  12. NROM 메모리 셀 구조물을 형성하는 방법으로서,
    기판 상에 2개의 융기된 영역들을 형성하는 단계 - 상기 융기된 영역들은 사이에 있는 관련 트렌치를 정의함 - 와;
    상기 트렌치의 제1 측벽 상에 NROM 메모리 셀을 형성하는 단계와;
    상기 트렌치의 제2 측벽 상에 선택 게이트를 형성하는 단계와;
    상기 사이에 있는 관련 트렌치의 저부에 소스/드레인 영역을 형성하는 단계를 포함하고,
    상기 트렌치의 제1 측벽 상에 NROM 메모리 셀을 형성하는 단계와 상기 트렌치의 제2 측벽 상에 선택 게이트를 형성하는 단계는, 상기 제1 측벽의 표면상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑(trapping) 층을 형성하고, 상기 트래핑 층 위에 게이트간(intergate) 절연체로서 제1 절연체를 형성하고, 상기 제1 절연체 위에 제1 제어 게이트를 형성하고, 상기 제2 측벽의 표면 상에, 제2 절연체를 형성하고, 상기 제2 절연체 위에 제2 제어 게이트를 형성하는 단계를 더 포함하는 NROM 메모리 셀 구조물 형성 방법.
  13. NROM 메모리 셀 구조물을 형성하는 방법으로서,
    기판 상에 2개의 융기된 영역들을 형성하는 단계 - 상기 융기된 영역들은 사이에 있는 관련 트렌치를 정의함 - 와;
    상기 트렌치의 제1 측벽 상에 NROM 메모리 셀을 형성하는 단계와;
    상기 트렌치의 제2 측벽 상에 선택 게이트를 형성하는 단계와;
    상기 사이에 있는 관련 트렌치의 저부에 소스/드레인 영역을 형성하는 단계를 포함하고,
    상기 제1 측벽의 표면상에 NROM 메모리 셀을 형성하는 단계는, 산화물-질화물-산화물(ONO)과, 산화물-질화물-알루미늄 산화물과, 산화물-알루미늄 산화물-산화물과, 산화물-실리콘 옥시탄화물(oxycarbide)-산화물과, 산화물-Ti, Ta, Hf, Zr 또는 La의 산화물, 및 산화물의 합성 층들과, 산화물-Si, N, Al, Ti, Ta, Hf, Zr 및 La의 비화학량적(non-stoichiometric) 산화물, 및 산화물의 합성 층들과, 산화물-어닐링되지 않은 습식 산화물(wet oxide not annealed), 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한(silicon rich) 산화물, 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한 알루미늄 산화물, 및 산화물의 합성 층들과, 산화물-실리콘 탄화물 나노입자들을 함유한 실리콘 산화물, 및 산화물의 합성 층들 중 하나의 NROM 트랜지스터 게이트-절연체 스택을 형성하는 단계를 더 포함하는 NROM 메모리 셀 구조물 형성 방법.
  14. 제12항에 있어서, 상기 제1 측벽의 표면 상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑 층을 형성하고, 상기 트래핑 층 위에 게이트간 절연체로서 제1 절연체를 형성하고, 상기 제1 절연체 위에 제1 제어 게이트를 형성하고, 상기 제2 측벽의 표면 상에 제2 절연체를 형성하고, 상기 제2 절연체 위에 제2 제어 게이트를 형성하는 단계는, 먼저 상기 제1 측벽의 표면 상에 터널 절연체를 형성하고 상기 터널 절연체 상에 트래핑 층을 형성한 다음, 상기 트래핑 층 위에 및 상기 제2 측벽의 표면 상에 상기 제1 및 제2 절연체를 형성하고, 상기 제1 및 제2 절연체 위에 상기 제1 및 제2 제어 게이트를 형성하는 단계를 더 포함하고, 각각의 층은 상기 2개의 융기된 영역들 및 트렌치 위에 퇴적되어, 마스킹되고, 지향성 에칭(directionally etched)되는 NROM 메모리 셀 구조물 형성 방법.
  15. 삭제
  16. NROM 메모리 셀 구조물을 형성하는 방법으로서,
    기판상에 2개의 융기된 영역들을 형성하는 단계 - 상기 융기된 영역들은 사이에 있는 관련 트렌치를 정의함 - 와;
    상기 트렌치의 제1 측벽 상에 NROM 메모리 셀을 형성하는 단계와;
    상기 트렌치의 제2 측벽 상에 선택 게이트를 형성하는 단계와;
    상기 사이에 있는 관련 트렌치의 저부에 소스/드레인 영역을 형성하는 단계와,
    상기 복수의 NROM 메모리 셀 구조물들을 행들로 형성하는 단계와;
    NROM 메모리 셀 구조물들의 각각의 행 아래에 P-웰 분리 영역을 형성하는 단계를 포함하고,
    상기 NROM 메모리 셀 구조물을 형성하는 방법은 NROM 메모리 어레이를 형성하는 방법의 일부를 형성하고,
    상기 NROM 메모리 어레이를 형성하는 방법은,
    기판 상에 복수의 필러들 및 사이에 있는 관련 트렌치들을 형성하는 단계와;
    복수의 NROM 메모리 셀 구조물들을 형성하는 단계를 포함하고,
    각각의 NROM 메모리 셀 구조물은,
    트렌치의 제1 측벽 상에 NROM 메모리 셀을 형성하는 단계와;
    상기 트렌치의 제2 측벽 상에 선택 게이트를 형성하는 단계와;
    상기 트렌치의 저부에 소스/드레인 영역을 형성하는 단계에 의해 형성되는, NROM 메모리 셀 구조물 형성 방법.
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  22. NAND 아키텍처 NROM 메모리 셀 스트링으로서,
    트렌치를 정의하는 하나 이상의 융기된 영역들을 포함하는 기판과;
    상기 트렌치들의 측벽들 상에 수직으로 형성되어 있는 복수의 NROM 메모리 셀들
    을 포함하고,
    상기 복수의 NROM 메모리 셀들은 상기 하나 이상의 융기된 영역들의 상부와 상기 하나 이상의 트렌치들의 저부에 형성된 소스/드레인 영역들에 의해 직렬 스트링으로 연결되고,
    상기 스트링의 제1 NROM 메모리 셀은 제1 선택 게이트에 연결되며,
    상기 복수의 NROM 메모리 셀들의 각각의 NROM 메모리 셀의 채널 영역이 상기 NROM 메모리 셀 아래의 측벽 상에서만 수직으로 형성되도록, 상기 트렌치들의 저부에 형성된 상기 하나 이상의 소스/드레인 영역들은 각각의 트렌치의 대향 측벽 상에 형성된 제1 및 제2 에지(edge)를 가지며,
    상기 NAND 아키텍처 NROM 메모리 셀 스트링은, 상기 NAND 아키텍처 NROM 메모리 셀 스트링의 양 측면에 형성되고 상기 기판으로 확장되는 분리 영역들에 의해 정의되는 P-웰(well)에 형성되는, NAND 아키텍처 NROM 메모리 셀 스트링.
  23. 제22항에 있어서, 상기 스트링의 마지막 NROM 메모리 셀이 제2 선택 게이트에 연결되어 있는 NROM 메모리 셀 스트링.
  24. 제22항에 있어서, 상기 NROM 메모리 셀 스트링은 메모리 어레이의 일부를 형성하고,
    상기 메모리 어레이는,
    복수의 필러들을 포함하는 기판과;
    상기 복수의 필러들 및 트렌치들의 측벽들 상에 수직으로 형성되어 있는 복수의 NROM 메모리 셀들
    을 포함하고,
    상기 복수의 NROM 메모리 셀들은 상기 복수의 필러들의 상부에 및 상기 관련 트렌치들의 저부에 형성된 소스/드레인 영역들에 의해 복수의 NAND 아키텍처 메모리 스트링들로 연결되어 있고,
    각각의 NAND 아키텍처 메모리 스트링의 제1 NROM 메모리 셀은 제1 수직형 선택 게이트에 연결되고 각각의 NAND 아키텍처 메모리 스트링의 마지막 NROM 메모리 셀은 제2 수직형 선택 게이트에 연결되어 있는 NROM 메모리 셀 스트링.
  25. 제24항에 있어서,
    복수의 워드 라인들 - 각각의 워드 라인은 하나 이상의 NROM 메모리 셀들의 하나 이상의 제어 게이트들에 연결되고, 상기 하나 이상의 NROM 메모리 셀들의 각각은 상이한 메모리 스트링으로부터의 것임 - 과;
    복수의 선택 라인들 - 각각의 선택 라인은 하나 이상의 선택 게이트들에 연결됨 - 과;
    각각의 메모리 스트링의 제1 선택 게이트의 소스/드레인에 연결되어 있는 적어도 하나의 제1 비트라인과;
    각각의 메모리 스트링의 제2 선택 게이트의 소스/드레인에 연결되어 있는 적어도 하나의 제2 비트라인
    을 더 포함하는 NROM 메모리 셀 스트링.
  26. 제24항에 있어서, 인접한 메모리 스트링들 사이에 분리 영역이 형성되어 있는 NROM 메모리 셀 스트링.
  27. 제24항에 있어서, 상기 NROM 메모리 셀 어레이는 메모리 디바이스의 일부를 형성하는 NROM 메모리 셀 스트링.
  28. 제27항에 있어서, 상기 메모리 디바이스는 시스템의 일부를 형성하고, 상기 시스템은, 적어도 하나의 메모리 디바이스에 연결된 프로세서를 포함하는 NROM 메모리 셀 스트링.
  29. NAND 아키텍처 메모리 셀 스트링을 형성하는 방법으로서,
    기판 상의 P-웰에 하나 이상의 융기된 영역들을 형성하는 단계 - 상기 융기된 영역들은 사이에 있는 관련 트렌치들을 정의하고, 상기 P-웰은 상기 기판으로 확장되는 분리 영역들에 의해 정의됨 - 와;
    상기 하나 이상의 융기된 영역들의 측벽들 상에 복수의 NROM 메모리 셀들을 형성하는 단계와;
    상기 하나 이상의 융기된 영역들의 상부와 상기 하나 이상의 관련 트렌치들의 저부에 하나 이상의 소스/드레인 영역들을 형성하는 단계 - 상기 관련 트렌치들의 저부에 형성되는 상기 하나 이상의 소스/드레인 영역들은, 각각의 트렌치의 저부를 감싸며 각각의 트렌치들의 대향 측벽들을 넘어 확장되는 제1 및 제2 에지들을 가짐 -;
    상기 스트링의 제1 NROM 메모리 셀에 연결된 제1 수직형 선택 게이트 및 상기 스트링의 마지막 NROM 메모리 셀에 연결된 제2 수직형 선택 게이트를 형성하는 단계
    를 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
  30. 제29항에 있어서, 상기 기판 상에 하나 이상의 융기된 영역들을 형성하는 단계는, 상기 기판 내에 트렌치를 에칭하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
  31. 제29항에 있어서, 상기 하나 이상의 융기된 영역들의 측벽들 상에 복수의 NROM 메모리 셀들을 형성하는 단계와 상기 NAND 아키텍처 메모리 스트링의 제1 NROM 메모리 셀에 연결된 제1 수직형 선택 게이트 및 상기 NAND 아키텍처 메모리 스트링의 마지막 NROM 메모리 셀에 연결된 제2 수직형 선택 게이트를 형성하는 단계는, 제1 복수의 선택된 측벽들의 표면 상에 NROM 메모리 셀 게이트-절연체 스택을 형성하고 제2 복수의 선택된 측벽들의 표면 상에 제1 및 제2 선택 게이트 게이트-절연체 스택을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
  32. 제31항에 있어서, 상기 제1 복수의 선택된 측벽들의 표면 상에 NROM 메모리 셀 게이트-절연체 스택을 형성하는 단계는, 산화물-질화물-산화물(ONO)과, 산화물-질화물-알루미늄 산화물과, 산화물-알루미늄 산화물-산화물과, 산화물-실리콘 옥시탄화물-산화물과, 산화물-Ti, Ta, Hf, Zr 또는 La의 산화물, 및 산화물의 합성 층들과, 산화물-Si, N, Al, Ti, Ta, Hf, Zr 및 La의 비화학량적 산화물, 및 산화물의 합성 층들과, 산화물-어닐링되지 않은 습식 산화물(wet oxide not annealed), 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한(silicon rich) 산화물, 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한 알루미늄 산화물, 및 산화물의 합성 층들과, 산화물-실리콘 탄화물 나노입자들을 함유한 실리콘 산화물, 및 산화물의 합성 층들 중 하나의 NROM 메모리 셀 게이트-절연체 스택을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
  33. 제31항에 있어서, 상기 제1 복수의 선택된 측벽들의 표면 상에 NROM 메모리 셀 게이트-절연체 스택을 형성하고 제2 복수의 선택된 측벽들의 표면 상에 제1 및 제2 수직형 선택 게이트 게이트-절연체 스택을 형성함으로써 상기 하나 이상의 융기된 영역들의 측벽들 상에 복수의 NROM 메모리 셀들을 형성하는 단계는, 상기 제1 복수의 선택된 측벽들의 표면 상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑 층을 형성하고, 상기 트래핑 층 위에 게이트간 절연체로서 제1 절연체를 형성하고, 상기 제1 절연체 위에 제1 제어 게이트를 형성하고, 상기 제2 복수의 선택된 측벽들의 표면 상에 제2 절연체를 형성하고, 상기 제2 절연체 위에 제2 제어 게이트를 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
  34. 제33항에 있어서, 상기 제1 복수의 선택된 측벽들의 표면 상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑 층을 형성하고, 상기 트래핑 층 위에 게이트간 절연체로서 제1 절연체를 형성하고, 상기 제1 절연체 위에 제1 제어 게이트를 형성하고, 상기 제2 복수의 선택된 측벽들의 표면 상에 제2 절연체를 형성하고, 상기 제2 절연체 위에 제2 제어 게이트를 형성하는 단계는, 먼저 상기 제1 복수의 선택된 측벽들의 표면 상에 터널 절연체를 형성하고 상기 터널 절연체 상에 트래핑 층을 형성한 다음, 상기 제1 복수의 선택된 측벽들의 상기 트래핑 층 위에 및 상기 제2 복수의 선택된 측벽들의 표면 상에 상기 제1 및 제2 절연체를 형성하고, 상기 제1 및 제2 절연체 위에 상기 제1 및 제2 제어 게이트를 형성하는 단계를 더 포함하고, 각각의 층은 상기 2개의 융기된 영역들 및 트렌치 위에 퇴적되어, 마스킹되고, 지향성 에칭되는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
  35. 제29항에 있어서, 상기 NAND 아키텍처 메모리 셀 스트링을 형성하는 방법은 NAND 아키텍처 메모리 어레이를 형성하는 방법의 일부를 형성하고,
    상기 NAND 아키텍처 메모리 어레이를 형성하는 방법은,
    기판 상에 복수의 필러들 및 사이에 있는 관련 트렌치들을 형성하는 단계와;
    상기 복수의 필러들의 제1 복수의 선택된 측벽들 상에 복수의 수직형 NROM 메모리 셀들을 형성하는 단계와;
    상기 복수의 필러들의 제2 복수의 선택된 측벽들 상에 복수의 선택 게이트들을 형성하는 단계와;
    상기 복수의 필러들의 상부에 및 상기 관련 트렌치들의 저부에 하나 이상의 소스/드레인 영역들을 형성하여 복수의 NAND 아키텍처 메모리 스트링들을 형성하는 단계
    를 포함하고,
    상기 관련 트렌치들의 저부에 형성된 상기 하나 이상의 소스/드레인 영역들은 각각의 트렌치의 대향 측벽들을 넘어 확장되는 제1 및 제2 에지를 가지며,
    각각의 NAND 아키텍처 메모리 셀 스트링은, 상기 NAND 아키텍처 메모리 셀 스트링의 양 측면에 형성되고 상기 기판으로 확장되는 분리 영역들에 의해 정의되는 P-웰에 형성되는, NAND 아키텍처 메모리 셀 스트링 형성 방법.
  36. 제35항에 있어서,
    각각의 메모리 스트링 아래에 P-웰 분리 영역을 형성하는 단계
    를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
  37. 제35항에 있어서,
    인접한 메모리 스트링들 사이에 분리 영역을 형성하는 단계
    를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
  38. 제37항에 있어서,
    인접한 메모리 스트링들 사이의 상기 분리 영역을 가로질러 복수의 워드 라인들 및 복수의 선택 라인들을 형성하는 단계를 더 포함하고, 각각의 워드 라인은 각각의 메모리 스트링의 단일 NROM 메모리 셀의 제어 게이트에 연결되고 각각의 선택 라인은 각각의 메모리 스트링의 선택 게이트에 연결되는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
  39. 제35항에 있어서, 상기 NAND 아키텍처 메모리 어레이를 형성하는 방법은 메모리 디바이스를 형성하는 방법의 일부를 형성하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
  40. 제29항에 있어서,
    기판 상에, 마스킹 재료의 층을 퇴적시키고, 상기 마스킹 재료를 패터닝하고, 상기 기판을 이방성 에칭함으로써, 복수의 필러들 및 사이에 있는 관련 트렌치들을 형성하는 단계와;
    복수의 NROM 메모리 셀들 및 하나 이상의 선택 게이트들을 갖는 NAND 아키텍처 NROM 메모리 셀 스트링을 형성하는 단계
    를 포함하고, 상기 스트링은,
    상기 복수의 필러들 및 사이에 있는 관련 트렌치들 위에 터널 절연체 재료의 층을 퇴적시키는 단계와;
    상기 터널 절연체 재료의 층을 마스킹하고 이방성 에칭하여 상기 필러들의 제1 선택된 수의 측벽들 상에 NROM 메모리 셀의 터널 절연체를 형성하는 단계와;
    상기 복수의 필러들 및 사이에 있는 관련 트렌치 위에 트래핑 층 재료의 층을 퇴적시키는 단계와;
    상기 트래핑 층 재료의 층을 마스킹하고 이방성 에칭하여 상기 제1 선택된 수의 측벽들 상의 상기 터널 절연체 상에 트래핑 층을 형성하는 단계와;
    상기 복수의 필러들 및 사이에 있는 관련 트렌치 위에 게이트 절연체 재료의 층을 퇴적시키는 단계와;
    상기 게이트 절연체 재료의 층을 마스킹하고 이방성 에칭하여 상기 제1 선택된 수의 측벽들 상의 상기 NROM 메모리 셀들 상에 게이트 절연체를 형성하고 상기 필러들의 제2 선택된 수의 측벽들 상에 선택 게이트의 게이트 절연체를 형성하는 단계와;
    상기 복수의 필러들 및 사이에 있는 관련 트렌치들 위에 게이트 재료의 층을 퇴적시키는 단계와;
    상기 게이트 재료의 층을 마스킹하고 이방성 에칭하여 상기 제1 및 제2 선택된 수의 측벽들 상의 상기 게이트 절연체 재료 상에 제어 게이트를 형성하는 단계와;
    상기 사이에 있는 관련 트렌치 각각의 저부 및 각각의 필러의 상부 내로 도펀트 재료를 확산시켜 상기 하나 이상의 선택 게이트들 및 상기 복수의 NROM 메모리 셀들의 소스 영역들 및 드레인 영역들을 형성하는 단계
    를 포함하고,
    상기 사이에 있는 관련 트렌치들의 저부에 형성된 상기 하나 이상의 소스/드레인 영역들은 상기 사이에 있는 관련 트렌치 각각의 대향 측벽들을 넘어 확장되는 제1 및 제2 에지를 가지며,
    상기 NAND 아키텍처 NROM 메모리 셀 스트링은, 상기 NAND 아키텍처 NROM 메모리 셀 스트링의 양 측면에 형성되고 상기 기판으로 확장되는 분리 영역들에 의해 정의되는 P-웰에 형성되는, NAND 아키텍처 메모리 셀 스트링 형성 방법.
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