TWI278988B - 4F2 EEPROM NROM memory arrays with vertical devices - Google Patents

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1278988 - 九、發明說明： 【相關申請案】 此申清案係關於其為共同讓渡之西元2004年1月30 曰所提出之標題為“垂直裝置4F2 EEPROM記憶體，，的美國 專利申請案序號1 0/769,1 1 6號（代理人案件編號 400· 261US01 號）。 【發明所屬之技術領域】 本發明係概括關於積體電路，且本發明係尤其是關於 可電抹除可編程唯讀記憶體（EEpR〇M， electricaUy erasable programmable read-only memory)記憶體裝置。 【先前技術】 記憶體裝置係典型提供作為於電腦之内部儲存區域。 術語'“記憶體”係指其成為於積體電路晶片之形式的資料 儲存。數種不同型式的記憶體係運用於現代電子電路，一 種常用型式者係隨機存取記憶體(_，rand〇m access memory) 係特性為運用作為於_電腦環境之主要記憶 體。RAM係歸屬於讀寫記憶體；即，可寫入資料至且 可讀取資料自RAM。此係相對於唯讀記憶體⑽M，㈣“心 咖ΠΟ’其僅為允許讀取資料。大多數的M係易揮發 的’意謂著：其需要敎電力以維持其内—旦電源係 切斷’則原本存在於RAM之無論任何的資料係立即喪失。 電腦係幾乎總是含有少量之職，其保有指令以起始 該電腦。不同於RAM，咖係無法為寫入。-EEPR〇M(可電 抹除可編程唯讀記憶體）係-種特殊型式的非揮發的刪， 6 1278988 其可it著暴露其至一電荷而為技哈 , 了向马秣除。EEPROM係包含大量的 &己憶體單元（cel 1 )，其具有電氣 二欠、， 电氣^離的閘極（浮動閘極）〇 貧料係以浮動閘極的電荷之开彡+ Ηϊ ^ ^ 电仃之形式而儲存於記憶體單元。分 1為藉著專用的編程及抹除作掌 .^ 7 Μ電何係輸送至浮動閘極 歲私除自浮動閉極。 —又-型式之非揮發記憶體係一種快閃⑴記憶體。 快閃記憶體係一種型式之刪0M，其典型為一次抹除及 新編程於區塊(block)而非於一個位元組。一種典型的 快閃記憶體係包含一記作體随丨 — 匕口體陣列，其包括大量的記憶體單 凡。各個記憶體單元係包括直能豹仅扯 日日 ^ G祜具月b夠保持一電荷之一個浮動 開極場效電晶體。於一個單元眘 φ 早Χ之貝枓係藉著於浮動閘極的 電何之存在與否而作決定。噠黧 • 4 4早兀係通常成群為區段 (section) ’其稱作“技哈p括” 卞才末除£ & 。一快閃記憶體陣列之

記憶體單元係典型為配置於一“ N 、 Νυκ架構（各個單元為直接 耗：至-位元線)或一“隨，架構(多個單元為麵接成為 串列（string)”之單元，使得各個單元為間接耦接至-位 凡線’而需要致動該串列之其他的單元以供存取）。於一 抹除區塊之各個單元係可為基於隨機方式藉著充電該浮動 ㈣而電氣編程。電荷係可藉由-區塊抹除作業而移除自 浮動閘極，其中，於技险卩换 抹除區塊之所有的浮動閘極記憶體單 元係抹除於單一作業。 種最近3L式之快閃兄憶體係一種氮化物唯讀記憶體 (NROM，nitride read-only memQry)e NRQM 係具有快閃記 憶體之-些特性而不需要一習用的快閃記憶體之特殊製 7 1278988 程’因此，_M積體電路係可運用—標準的圖製程而 實施。因為其獨特裝置特性，一 # N_記憶體單元亦可 儲存多個=#料位it於各個單元（典型為各單元為二個位 元）。

第1圖係說明一種典型先前技藝咖記憶體單元的橫 截面圖’具有-通道長度L。該單元係包含_控制閘極副， 其形成於一個氧化物-氮化物_氧化物（〇n〇, 〇xide_ nitride-oxide)層之頂部。此層係包含一個氧化物層ι〇ι， 元係具有捕捉區域105與1〇6,以供儲存二個位元之資料 其位於一個氮化物層103之頂部，電荷係針對於該單元之 種種的狀態而儲存於氮化物層1〇3。於一個實施例，該單 於氮化物層103。氮化物層103係沉積於另一個氧化物層 104，其為位於基板之上。 曰 二個源極/汲極區域109與U1係位於閘極1〇〇之各 端。源極/汲極區域109與lu係由該二個源極/汲極區域 109與111之間的一通道區域11〇所連接。各個源極/汲極 區域109 A 111之作用（即：是否為源極或沒極）係取決於 該位元捕捉區域105或106為讀取或寫入。舉例而言，於 一讀取作業，若載體（carrier)係輸入於左側的源極/汲極 區域111且輸出自右側的區域109,則左側係源極ln而 右側係汲極109，且資料位元電荷係儲存於針對於位元捕 捉區域1 06之源極端111的氮化物1 〇3。 隨著積體電路處理技術改良，製造商係嘗試以降低所 產生的凌置之特徵尺寸且因此提高I c電路與記憶體陣列 1278988 之密度。於N_記憶體陣列，特別而言，作成該記憶體 陣列之_M記憶體單元的通道長度與於串列的記憶體單 几之間的間距，對於可置放於給定區域之記憶體單元的數 目係具有大的影響’且因此直接衝擊該陣列之密度與造成 的記憶體裝置之尺寸。此外，於諸多情形，裝置之特徵尺 寸係受限於製程所能夠達成者的最小特徵尺寸之前的裳置 特性。於NROM裝置’特別而言，隨著通道長度係減小， 係典型達到一最小尺寸，其係主要為由裝置操作特性所主 宰。第2圖係說明-種典型先前技藝的平面咖裝置， 其具有小# 1〇〇奈米之一通道長度。於此例，通道長度係 短而使m料位元/單元的N_裝置之捕捉c卿㈣ ”聊為重童。此重疊係可能5丨起資料寫入 取錯誤。 於浮動閘極與N_記憶體單元陣列之又一個 度抹除的記憶體單元之議題…咖記憶體單 類似於一 MOSFET電晶體，快在丨叫4 一構 …m 體—控制閑極為藉由-絕緣體而 Γ 源極及沒極為分離。此外，一隔離的捕捉層伟 敢入於絕緣體。如同於一 _電晶體，電流係當_Μ 記憶體單元/電晶體為選擇或致動而流通，於捕捉層3 捉的電荷係影響於咖電晶體之電流量，取決於：= 方向（於通道之電流流動）而有效提高或降低其於作業= 之故限。於編程或抹除—咖記憶體單元，電荷： 電晶體之電氣絕緣捕捉層或為自其所輪送:： 多的電何係移除自_Μ電晶體/記憶體單元之捕捉層： 9 •1278988 即使疋當並未被選擇時而將流通電流於此作業方向。於此 過度抹除的狀態之NR0M電晶體係可影響於共用的位元線 及二或記憶體串列之電流，且因此為潛在惡化自其他記憶 體單疋、此等共同的位元線及/或記憶體串列所讀取之資 料。 針對於上述的理由，且針對於熟悉此技藝人士於詳讀 及瞭解本說明書而將成為顯明之下述的的其他理由，於此 _ ^係存在需要-種用於產生―更為緊密間距且因此為更 向雄、度的NROM記憶體陣列之方法及架構，該NR〇M記憶體 •陣列係並未重疊捕捉區域而且具有改良的過度抹除處理性 - 質。 【發明内容】 關於產生其具有改良的過度抹除處理性質之較為緊密 間隔及較高密度的NROM記憶體陣列之上述的問題以及其 他的問題係由本發明所解決，且將為藉由研讀以下的說明 0 書而瞭解。 根據本發明之實施例，NR〇M EEpR〇M記憶體裝置與陣 列係利於垂直的NROM記憶體單元與選擇閘極之運用於n〇r 或NAND同雄、度圮憶體架構。本發明之記憶體實施例係利 用垂直的選擇閘極與NROM記憶體單元，以形成N〇R& nand nrom架構纪憶體單元串列、分段（segment)、與陣列。此 等NR0M記憶體單元架構係允許具有整合的選擇閘極之改 良的高密度記憶體裝置或陣列，其可利用半導體製程為概 括能夠達成者之特徵尺寸而未遭受於典型的多位元nr〇m J278988 單70之電荷分離的問題。該等記憶體單元架構亦允許減輕 干擾與過度抹除的問題，此乃藉著置放NR0M記憶體單元 於4擇間極之後方’選擇閘極係隔離該等記憶體單元與其 關聯的位元/資料線。

針對於一個實施例，本發明係提出一種記憶體裝置， 其包含·一 NOR架構NR〇M記憶體陣列，其形成於具有複 數個柱部（pillar)與關聯的插入溝部（trench)之一基板。 複數個記憶體單元結構之各個記憶體單元結構係包含一 NR0M δ己憶體單元，其為垂直形成於一溝部之一第一側壁。 遥擇閘極係形成於該溝部之一第二側壁。該選擇閘極係 藉由形成於該溝部的底部之一第一源極/汲極區域而耦接 至NR0M記憶體單元。 針對於另一個實施例，本發明係提出一種NR〇M記憶體 單兀結構，其包含：一基板，具有二個凸起（raised)區域， 而界定出其間的一溝部。一 NR0M記憶體單元係垂直形成 於該溝部之-[側壁，且-選擇閑極記憶體單元係垂直 形成於該溝部之一第二側壁。該NR〇M記憶體單元係藉著 於該溝部的底部之源極/汲極區域而耦接至該選擇閘極。 針對於又一個實施例，本發明係提出一種形成肫⑽記 憶體單元結構之方法，#包含：形成二個凸起的區域於一 基板，該等凸起的區域係界定一關聯的插入溝部。該種方 法更包括：形成一 NR0M記憶體單元於該溝部之一第一側 壁；形成一選擇閘極於該溝部之一第二側壁 源極/汲極區域於該關聯的插入溝部之底部。 11 1278988 霜 m. 針對於再一個實施例，本發明係提出一種Nand架構 NR〇M記憶體單元串列（string)，其包含：一基板，包含一 或多個凸起的區域，而界定出其間的溝部。複數個nr〇m 記憶體單元係垂直形成於該等溝部之側壁，且藉著形成於 該一或多個凸起的區域之頂部與於該一或多個溝部之底部 的源極/汲極區域而耦接於一個串聯的串列。此外，該串 列之一第一 NROM記憶體單元係耦接至一第一選擇問極。 _ 針對於又一個實施例，本發明係提出一種記憶體陣列， 其包含：具有複數個柱部與關聯的插入溝部之一基板。複 數個NROM記憶體單元係垂直形成於該複數個柱部與溝部 之側壁，其中，該複數個NROM記憶體單元係藉著形成於 該複數個柱部之頂部及於關聯的溝部之底部的源極/汲極 區域而耦接於複數個NAND架構記憶體串列。此外，各個nand 架構記憶體串列之一第一 NROM記憶體單元係耦接至一第 一垂直選擇閘極，且各個NAND架構記憶體串列之一最後 _ 個NROM記憶體單元係耦接至一第二垂直選擇閘極。 針對於另一個貫施例，本發明係提出一種形成N A n D架 構記憶體單元串列之方法，其包含：形成一或多個凸起的 區域於一基板，凸起的區域係界定關聯的插入溝部。該種 方法更包括：形成複數個NROM記憶體單元於該一或多個 凸起的£域之側壁，形成一或多個源極/沒極區域於該一 或多個凸起的區域之頂部及於該一或多個關聯的插入溝部 之底部；及，形成麵接至該串列的一第一 NR〇m記憶體單 元之一第一垂直選擇閘極，及形成麵接至該串列的一最後 12 •1278988 -個記憶體單元之—第二垂直選擇問極。 其他的實施例係亦描述且主張為申請專利範圍。 【實施方式】 於以下之較佳實施例的詳細說明，係參考構成其部分 者之隨㈣式，且其中，本發明為可實行於其特定較佳實 :例係藉由舉例而顯示。此等實施例係描述於充分的細 節，以使得熟悉此技藝人士為能夠實行本發日月，且欲為瞭 _ 2的是：其他的實施例係可利用，且邏輯、機械與電氣的 變化係可作成而未偏離本發明之精神與範疇。先前及於以 _下說明所使用之術語“晶圓，，與“基板，，係包括任何的基 ‘底半導體結構。二者係可瞭解為包括：藍寶石上矽（s〇s， silicon-on-sapphire)技術、絕緣體上矽（soi，silicQn_ 〇n-insulator)技術、薄膜電晶體（TFT， thin film transistor)技術、摻雜與未摻雜的半導體、由基底半導 體所支撐之蠢晶石夕層、以及對於熟悉此技藝人士為眾所週 φ知之其他半導體結構。再者，當於以下說明係論及於一晶 圓或一基板，先前的製程步驟係可能已經利用以形成區域 /接合面於基底半導體結構。因此，以下的詳細說明係非 為於限制之意味，且本發明之範疇係僅為由申請專利範圍 與其等效者所限定。

根據本發明之實施例，NROM EEPR0M記憶體裝置與陣 列係利於垂直的NR0M記憶體單元與選擇閘極之運用於n〇R 或NAND高密度記憶體架構。本發明之記憶體實施例係利 用垂直的選擇閘極與NR0M記憶體單元，以形成NOR及NAND 13 „1278988 _架構記憶體單元串列、分段、與陣列。此# _記 體單元架構係允許具有整合的選擇閘極之改良的高密度 記憶體裝置或陣列，其可利用半導體製程為概括能夠達成 者之特徵尺寸而未遭受於典型的多位& Ν_單元之電荷 刀離的問題。藉著構成NR0M記憶體單元/閘極於一個垂直 f位，本！务明之實施例係允許於記憶體陣列單元密度之提 间及製程最小特徵尺寸能力之改良的利用n維持一適 當的_M記憶體單元通道長度以允許有效的電荷分離。 違寺記憶體單元架構亦允許減輕干擾與過度抹除的問題， 此乃藉著置放NROM記憶體單元於選擇閘極之後方，選擇 閘極係隔離該等記憶體單元與其關聯位元/資料線及/或源 極線。 如上所述，隨著積體電路處理技術改良，製造商係嘗 試以降低所產生的裝置之特徵尺寸且因此提冑κ電路與 記憶體陣列之密度。於諸多情形，裝置之特徵尺寸係受限 於在該製程所能夠達成者的最小特徵尺寸之前的裝置特 性。於NAND以及NOR架構之NROM EEPROM記憶體陣列， 隨著通道長度係減小且介於串列的記憶體單元之間的間距 係減小，係達到一最小尺寸，其為由作成該記憶體陣列之 NR0M記憶體單元裝置的操作特性所主宰。結果，一陣列的 記憶體單元之最大密度係受到限制，即使是製程技術係可 達到更小的特徵及/或通道長度。尤其，此為於較高容量 的記憶體型式者之一個問題，其中，於陣列之記憶體 1 — 乂匕 佔用面積（footprint)(例如：記憶體單元通道寬度）與單 14 1278988 $密度的小變化，係將對於整體的陣列尺寸與造成的健存 谷量有大影響。 如上所述，編程一肿⑽記憶體單元係涉及電荷之插入 及儲存於記憶體單元之捕捉層。然而，亦為如上所述，因 為其獨特裝置特性，N_記憶體單元亦可儲存多個資料位 70於各個單元，於一種典型的腦Μ記憶體單元電晶體， ^十對於二個位元而儲存―資料位元於靠近各個源極/沒極 區▲域之裝置的捕捉層。於此，一 Ν_記憶體單元電晶體 係讀取及編程於源極/汲極區域的電流之正向與反向方曰向 (交換其源極/汲極作用），而允許存取以編程、讀取、及 抹除該a二個儲存的資料位元。各個源極/沒極區域之作用 (即：是否為源極或汲極）係取決於捕捉層所正讀取或寫入 之何個位h舉例而言，於—讀取作f，若載㈣輸= 左側的源極/汲極區域且輸出自右側的區域，則左側係源 極而右側係汲極，且資料位元電荷係儲存於針對於資料捕 ，區域之源極端的氛化物。因為於捕捉層之電子的局部儲 存，當讀取NROM記憶體單元之時，僅有儲存於最靠近其 運作為源極之源極/汲極區域的捕捉層之電荷係影響通過 该裝置之電流。健存於另—個源極/汲極區域的電荷係 過（read through)，，而且具有最小的影響。於—n肋δ貝 體單，電晶體之位元係編程於不同於針對各個儲存資 元的讀取方向之逆向偏壓/電流方向。 、 典型而言，- _Μ記憶體單元係電氣操作為—择刑 M〇S電晶體’其需要一正電麼為施加跨於閉極與通道以流 15 ,1278988 曰電现於罪近其偏壓為汲極之源極/汲極區域的NROM電 -°己隐版單元之捕捉層的一捕捉電荷之存在或其缺 乏係改·變於此偏-方向之此電晶體的臨限電愿特性，且 改變该電晶體於一給定的閘極通道電壓所將流通之電 流I。於選擇的偏壓方向之NR0M電晶體記憶體單元的有 效臨限電遷係隨著靠近其操作為源極之源極/沒極區域的 捕捉層=電子儲存而增大，且隨著儲存的電荷之移除而減 ，小。接著藉由耦接至其偏壓為源極之源極/汲極區域的控 制閘極與貝料/位元線之選擇讀取電壓位準而存取一個記 憶，單元，而達成讀取於EEPR〇M記憶體陣列的nr〇m記憶 體單凡。儲存的資料係接著典型為感測自NR〇M記憶體單 元所μ通於耦接至其偏壓為汲極之源極/汲極區域的耦接 位元/資料線之電流量。 於編程EEPR0M記憶體陣列的NR〇M記憶體單元之時， 電子係典型為由福勒-諾爾德哈姆穿隧（FN-穿隧，f⑽“^一 _ Nordheim tunneling)或通道熱電子注入（HEI， h〇t electron injection)之一者而轉移至記憶體單元之捕捉 層。編程NR0M記憶體單元的其他形式亦為習知且利用， 諸如··基板增強熱電子注入（SEHE，substrate enhanced h〇t electron injection)，但是可能為不適於多位元的作業。 FN-穿隧係典型為達成，此乃藉著相對於其通道而施加一 正的控制閘極電壓於NR0M記憶體單元，以穿隧注入電子 至捕捉層。通道熱電子注入（HEI)係典型為達成，此乃藉 著施加一正電壓於NR0M記憶體單元之控制閘極與其偏壓 16 1278988 為汲極的源極/汲極區域，且施加一低電壓或接地於其偏 麼為源極的源極/汲極區域，以注入電子至捕捉層。於諸 多情形’編程電壓係反覆脈衝且記憶體單元為讀取，以檢 查該編程過程且更正確編程Nr〇m記憶體單元。 EEPROM記憶體陣列的NR〇M記憶體單元之抹除係典型 為藉著其相對於通道而施加至控制閘極電壓之習用的穿隧 或負電壓所達成。或者，其他的形式之抹除亦可為運用於 NROM記憶體單元抹除，諸如：基板增強之帶間穿隧感應的 …、電 /同主入（SEBBHH，substrate enhanced band to band tunneling mduced hot hole injection)，但是同樣為 可此不適用於多位元的作業。欲確保一致性，於諸多情形， EEPR0M #憶體係在其施加電壓以抹除記憶體單元之前而編 程於待抹除之資料分段中的所有麵記憶體單元。關於 編程’抹除電壓係典型為反覆脈衝且記憶體單元為在各個 脈衝之後而檢杳，以\ ~以驗扭NR〇M記憶體單元之抹除與返回

至一個未編程的臨限電壓狀態。 不幸的疋，於一抹除過程期間，可能有過多的電荷為 移除自一個NR〇M印掩辨错-^ 、、 M °己隐體早凡電晶體之捕捉層或個別的捕 捉區域而置其於一“讲疮 、 匕度抹除的狀態。於該等情形，足 夠的電荷係移除，Nr〇m纪情舻 η 。己隱體早疋電晶體之臨限電壓係改 變，而使得其運作為一 * ^ ^ ”、 I乏杈式裝置，其需要施加一負的 才工制閘極通道電壓以切 uU λΐη 斯、所&擇的偏壓方向之電流。於 此狀怨’ NR0M記愔轉留^雨 心 ''早70电日日體係將流通一電流，即使當 其未由冗憶體所選握聋 ' 、亦Λ、、、’除非一負電壓係相對於源極 17 1278988 而施加至控制閘極。此“過度抹除，，的狀態與於選擇的偏 i方向所造成的電流（當該過度抹除的記憶體單元為 未選擇時）係將企圖干擾欲讀取共用於共同位元線之其他 NROM記憶體單元的諸值，而惡化所讀取的資料。 使得於NROM記憶體單元之過度抹除為複雜化的問題係 在於··並非所有的NROM記憶體單元為抹除（移除電荷自其 捕捉層或捕捉區域）於相同速率之速度。典型而言，一或 多個快速抹除”的記憶體單元係相較於選擇抹除之其他 群組的單元而將更為快速抹除。欲最小化 群快速騎麵記憶體單元之可能性，大多數的未;;M EEPROM與快閃記憶體裝置/陣列係典型為利用前述之複雜 且耗時之反覆的抹除電壓脈衝-記憶體單元驗證過程，以 抹除其NROM記憶體單元。

第3A圖係詳示於一個給定陣列的NR〇M記憶體單元之 臨限電壓的分布圖300,顯示其置於如同可典型為—咖 記憶體裝置的一給定偏壓方向之一編程狀態3〇2與抹除狀 態304的NR〇M記憶體單元之臨限電壓的分布鐘形曲線。 第3A圖亦詳示其已經為不慎置於—過度抹除狀態（空之模 式）306之多個抹除單元。f 3B圖係詳示一記憶體陣列犯 之一位兀線310以及透過其並未選擇/致動以供讀取之一 個過度抹除的NROM記憶體單元316之電流314。 記憶體單元之 於當運用以編 塊之提升的電 可影響一個EEPROM或快閃記憶體陣列的 另一個問題係“干擾”。干擾係典型為發生 程或抹除一 NR〇M記憶體單元分段或抹除區 18 .1278988 屋干擾”其儲存於其他NROM記憶體單元之其他捕捉區 域的編裎值，而惡化之且引起當其為稍後讀取時之錯誤。 此等不慎干擾的單元係典型為共用關於其為編程或抹除之 隐體單元的共同字組線、位元線、或源極線。 一错著垂直構成其NR0M記憶體單元且以選擇閘極而將其 隔離，本發明之實施例係允許於記憶體陣列單元密度之捭 大以，製程最小特徵尺寸能力之改良的利用，而且維^ 體早7L通道之尺寸以允許適當的裝置作業。此外，藉著 增大針對於電晶體與納入的選擇閘極（其亦為構成於垂直 方式）之可利用的表面積，本發明之實施例係減小關於過 度抹除與干擾之問冑，而允許較大的可靠度與較快速的編 程及抹除。 〇如前所述，二種常見型式之EEPR0M與快閃記憶體陣列 架構係“NAND”與架構，其針對於各個基本記憶體單 元結構所具有者對於對應的邏_設計之類似性而如此稱 呼於N0R陣列架構，記憶體陣列之NR0M記憶體單元係 類似於RAM或ROM而配置於一矩陣。該陣列矩陣之各個nr〇m 。己隐體單元的閘極係藉著數列而耦接至字組選擇線（字組 線），且其源極/汲極區域係耦接至行位元線。N〇R架構nr〇m 記憶體陣列係由一列解碼器所存取，其藉著選擇所叙接至 其閘極之字組線而致動一列的NR〇M記憶體單元。該列之 選擇的記憶體單元係接著為置放其儲存的資料值於行位元 線’此乃藉著流通-不同的電流自所輕接的源極線至所耦 接的行位兀線，視其編程狀態而定。—行頁（阳以）之位元 19 J278988 線係被選擇及感測，且個別的資料字組係選擇自$ 感測的資料字組且通訊自該記憶體。 μ仃頁之 一種NAND陣列架構亦配置其陣列的nr〇m記… 2-矩陣，俾使該陣列之各個剛記憶體單元的 … 線。然而，各個記憶體單元係非為吉 接耦接至一源極線與一行位元 …、 话—〆 疋邊陣列之記情髀 早：係-起配置於串列，典型為各串列有8、16、二 • sr其中，於串列之記憶體單元係以源極至沒極方式 起耦接於—共同的源極線與_行位元線之間。此 允許-種麵陣列架構為相較於—種 .=有較高的記憶體單元密度’但是其代價為 的存取速率與編程複雜度。 又 -種NAND架構_M記憶體陣列係由—列料器所存 其稭者選擇所耦接至其閘極之字組選擇線而致動一列 纪愔I °己^體單疋。此外，耗接至各個串列之未選擇的 广體單it之間極的字組線亦為驅動 '然而，各個串列之 ，擇的記憶體單元係典型為由較高的閘極電壓所驅動， 疒I ^其為旁路（pass)電晶體’而允許其為以未受到其儲 2貝枓值所限制之方式而通過電流。電流係接著為透過 線4接的串列之各個NR0M f己憶體單元而流通自該源極 、。。至仃位元線’僅由其為選擇作讀取之各個串列的記憶體 斤限制。此係置放該列之選擇的記憶體單元之目前的 感:健存資料值於行位元線。一行頁之位元線係被選擇及 〜d，且接著個別的資料字組係選擇自該行頁之感測的資 20 .1278988 料字組且通訊自該記憶體。 第4A、4B、與4C圖係顯示先前技藝之一種EEpR〇M或 快閃記憶體裝置之簡化的平面NROM記憶體陣列。第4A圖 係詳示一種平面NOR架構NROM記憶體陣列400的俯視圖， 平面NR0M記憶體陣列400的側視圖係詳示於第4B圖。於 第4A、4B、與4C圖，NR0M記憶體單元402係一起耦接於 一 nor架構記憶體陣列，其具有位元線412與字組線4〇6。 位元/源極線412係局部形成自沉積於基板4〇8之N +摻雜 區域。各個NR0M記憶體單元402係具有形成於一位元線412 的N +掺雜區域之間的一閘極—絕緣體堆疊，分別利用n +摻 雜區域作為一汲極與源極。該閘極-絕緣體堆疊係由一基 板408之頂部上的一絕緣體、形成於該絕緣體上的一捕捉 層、形成於該捕捉層之上的一整合絕緣體、與形成於該整 合絕緣體之上的一控制閘極4 〇 6所作成，控制閘極4 〇 6係 典型為整合形成於字組線406，亦習知為一控制閘極線。 第4C圖係詳示NOR架構NR0M記憶體陣列400之等效電路 圖420，顯示NR0M記憶體單元4〇2為耦接至位元線、·字組 線、與基板接線4 2 2。 第5A、5B、與5C圖係顯示一種先前技藝的eeprom或 f夬閃δ己憶體裝置之簡化的平面naND NR0M記憶體陣列。第 5Α圖係詳示一種NAND架構NR0M記憶體陣列500之平面 NAND NR0M記憶體串列504的俯視圖，平面NAND NR0M記

憶體串列504的側視圖係詳示於第5Β圖。於第5Α與5Β 圖 組的NR0M記憶體單元502係一起輕接於一組NAND 21 1278988 J 504 (典型為8、16、32、或更多個單元）。各個nrom 忑fe體單兀5〇2係具有一閘極-絕緣體堆疊，其為由一基 板508之頂部上的一絕緣體、形成於該絕緣體上的一捕捉 層、形成於該捕捉層之上的一整合絕緣體、與形成於該整 曰、邑、、彖體之上的一控制閘極5 0 6所作成，控制閘極5 〇 6係 典型為形成於一控制閘極線，亦習知為一字組線。N +摻雜 區域係形成於各個閘極—絕緣體堆疊之間，以形成相鄰的 NR0M記憶體單元之源極/汲極區域，此外運作為連接器以 將/AND串列504之單元耦接在一起。耦接至閘極選擇線 之選擇閘極510係形成於NAND NR〇M串列5〇4之各端，且 選擇性耦接NAND NR0M串列504之相對端至一位元線接點 512。第5C圖係詳示NAND架構NR0M記憶體串列之等效電 路圖520，顯示NR0M記憶體單元502與基板接線522。 本發明之實施例係利用垂直的NR〇M記憶體單元與垂直 閘極結構。形成垂直記憶體單元之方法係詳述於其為共同 瓖渡之於西元2002年6月21日所提出之標題為“具有1F2 為1位元的儲存密度之垂直NR〇M，，的美國專利申請案序號 10/177, 208號、以及於西元1999年8月10日所頒發之標 題為高密度的快閃記憶體”的美國專利第5, 936, 274 號。形成垂直的分離控制閘極之方法係詳述於其亦為共同 讓渡之於西元2000年11月21日所頒發之標題為“具有 垂直的電晶體及埋入的源極/汲極與雙閘極之記憶體單 元的美國專利第6, 150, 687號、以及於西元2〇〇〇年6 月6日所頒發之標題為“具有埋入的位元與字組線之4F2 22 1278988 閘極6 Ο 6所你a、 . 成，控制閘極60Θ係典型為形成於一控制閘 極線，亦習知為_ a 一 ”、、子、、且線。於一個實施例，基板溝部630 係藉著圖案化发兔爲罢， 為層置於基板608之上的一遮罩材料且異 向^ 1虫刻°亥等溝部630而形成。於一個實施例，NROM記憶 體早7C 602 <閘極一絕緣體堆疊係形成，此乃藉著該開極一 、巴、彖體隹1的各個材料之連續層置於溝部㈣之上、且隨 後為各層的沉積物之一遮罩及方向性#刻，以僅為保留其 •沉積於溝部630之側壁的材料。於另-個實施例，閘極_ 絕緣體堆疊之不同的諸層係形成且接著為遮罩及方向性敍 - 刻於單一個步驟。 • 垂直選擇閘極610係具有-閘極 '絕緣體堆疊，其為由 形成於溝部630的相對側壁之一絕緣體⑷以及形成於絕 緣體642之上的-控制閘極644所作成。選擇閉極㈣之 閘極_絕緣體堆疊係藉著閘極—絕緣體堆疊的各個材料之連 續層置於溝部630而形成，如同關於垂直肿⑽記憶體單 φ几602，但是省略該絕緣體620與捕捉層622之沉積。於 本發明之一個實施例，NR0M記憶體單元6G2之絕緣體62〇 與捕捉層622係形成，且接著NROM記憶體單元6〇2之整 合絕緣體624/控制閘極606及選擇閘極61〇之絕緣體642/ 控制閘極644係連續形成。 N+摻雜區域626係形成於溝部630的頂部與底部之凸 起區域，以形成用於垂直NROM記憶體單元/閘極—絕緣體 堆疊602與選擇閘極610之源極/汲極區域。料區域亦叙 接該記憶體單元602與選擇閘極610為一起以形成垂直 24 1278988 NROM記憶體結構604，且另外耦接垂直NR〇M記憶體單元 結構604至位元線612。注意的是：N+源極/汲極區域626 係可為形成在NR0M記憶體單元6 〇2與選擇閘極6丨〇的閘 極-絕緣體堆疊之形成前或形成後。 於第6B圖，一垂直NOR架構NR〇M記憶體陣列6〇〇係 由一組的垂直NOR架構記憶體單元結構6〇4而形成。各個 垂直NOR架構記憶體單元結構6〇4係具有一垂直形成的 鲁NR0M記憶體單元6〇2與一耦接的選擇間極61〇，其中，選 擇閘極之汲極係耦接至一第一位元/資料線612且NR〇M6〇2 之一源極/汲極係耦接至一第二位元/資料線6丨2。 於產生该垂直NOR架構NR0M記憶體陣列，一組的 基板柱部628係形成於一基板608且溝部63〇為位於其間。 垂直NR0M記憶體單元602與選擇閘極61〇係接著形成於 溝部63G之内的柱部628之側壁，以形成垂直_架構記 憶體單元結構604。垂直NR0M記憶體單元6〇2與選擇閘極 暑610係形成於一交替圖案（NR〇M—選擇閘極、選擇閘極一 NR0M、NR0M-選擇閘極、等等），俾使各個柱部628具有選 擇閘極610或NR0M記憶體單元為形成於其側壁。 N +摻雜區域626係形成於柱部628之頂部及於溝部63〇 之底部，以形成源極與汲極區域。於溝部63〇之底部的N+ 區域係耦接各個垂直NOR架構記憶體單元結構6〇4之記憶 體單元602與選擇間極610在一起。於柱部628之頂部的 N+區域係分別為耦接各個垂直N0R架構記憶體單元結構 之選擇閘極610的汲極與NR0M記憶體單元6〇2的源極至 25 1278988 位元線612。再次注意的是：N+源極/汲極區域626係可為 - 形成在NROM記憶體單元602與選擇閘極610的閘極-絕緣 •。 體堆疊之形成前或形成後。 亦為注意的是··典型為由一種氧化物絕緣體所形成之 隔離區域係可運用於垂直NOR架構記憶體單元結構604的 相鄰列之間以隔離各列與其相鄰者。此等隔離區域係可延 伸至基板608以允許P井（we π)之形成，其中，各個p井 φ 係含有單一列垂直NOR架構記憶體單元結構604，其可為 偏壓以隔離自該陣列6 0 0之其他列。亦為注意的是：控制 閘極/字組位址線606與選擇線640係可跨於此等隔離區 域’使得各個控制閘極/字組位址線606與選擇線640係 分別控制其跨越於多列的垂直N〇r架構記憶體單元結構6〇4 之多個NR0M記憶體單元602與選擇閘極610的作業。

如上所述，第6C圖係詳示垂直NOR架構NR0M記憶體 陣列600之等效電路圖621，顯示NR〇M記憶體單元6〇2與 • 基板接線623。垂直NR0M記憶體單元6〇2與選擇閘極61〇 係形成於一交替的圖案（服训-選擇閘極、選擇閘極—nr〇m、 NR0M-選擇閘極、等等），使得選擇閘極61〇的汲極與鄰近 的垂直NOR杀構5己憶體單元結構之⑽⑽記憶體單元 的源極/汲極係均為耦接至單一位元線6工2。注意的是··非 交替的圖案亦為可能。注意的是：其他陣列圖案之垂直NR0M 記憶體單元602、選擇閘極610、與垂直NR0M記憶體單元 結構604為可能，日益芏一 且错者本揭不内容之助益而將為熟悉此 技藝人士所明瞭。 26 1278988 於第6A至6C圖之垂直NOR架構NROM記憶體陣列600， 於一垂直NOR架構記憶體單元結構604之各個NR0M記憶 體單元602與選擇閘極610的通道長度係由溝部630之深 度而非為最小特徵尺寸所決定。歸因於本發明實施例之垂 直NOR架構NR0M記憶體陣列600與垂直NOR架構記憶體 單元結構604的垂直形式，一種NOR架構NR0M記憶體陣 列係可產生為含有一垂直NR0M記憶體單元602 (其並未遭 受電荷分離的問題）與於空間中之一耦接的選擇閘極6丨〇， 其將為由單一個習用的平面NR0M記憶體單元所利用。 耦接於位元線612與各個NR0M記憶體單元6〇2的一源 極/汲極之間的一選擇閘極610之加入，係允許NR〇M記憶 體單元602為隔離自位元線612，且因此具有優點於編程 及抹除該垂直NOR架構NR0M記憶體陣列6〇〇的NR〇M記憶 體單元602。於抹除時，耦接的選擇閘極61〇係允許避免 關於NR0M記憶體單元6〇2之過度抹除的問題，此乃藉著 隔離各個記憶體單元6〇2於一個選擇閘極61〇之後方，使

得即使是-麵記憶體單元602為過度抹除於空乏 (―)模式’藉著流通電流而將不會惡化於其麵接 的位几線612之其他的記憶體單％ 6()2之讀取。隨著歸因 於過度抹除之資料讀取惡化的可能性為減小，此舉係允, 麵架構_記憶體陣列_以加速其抹除㈣，此Μ 煮運用較大的抹除脈衝（於時間或電幻或甚至 曰 單-個抹除脈衝。此外，藓荖 X為利用 〜•要的糟者允㈣除脈衝時間與電壓之 要的抹除驗證之數目係降低或甚至是免除1接 27 1278988 的選擇閘極610亦允許一或多個NROM記憶體單元602之 隔離的抹除，以允許個別的NR0M記憶體單元602、一或多 個選擇資料字組、資料分段、或抹除區塊之抹除。 於編程時，耦接的選擇閘極610係允許於陣列600的 NR0M記憶體單元602之編程干擾減小，此乃藉著選擇閘極 610為自位元線612而隔離或緩衝該等記憶體單元602。 此係允許較長及較高的電壓之編程脈衝為運用而未提高干 | 擾問題之可能性。 第7A至7D圖係詳示根據本發明的實施例之垂直NR〇M 單元、垂直選擇閘極、與NAND架構NROM記憶體串列。第 7A圖係詳示一種簡化的垂直NAND架構NR0M記憶體串列704 以及垂直選擇閘極710之側視圖。第7B係詳示垂直NAND 架構NR0M記憶體串列7〇4之等效電路圖721，顯示nr〇m 記憶體單元702與基板接線734。第7C圖係詳示一種簡化 的垂直NAND架構NR〇M記憶體陣列700之側視圖，且第7D ，圖係詳示本發明的一個實施例之等效電路圖。同樣，如由 第7A與7C圖而為可見，於一垂直NAND架構記憶體串列 704，一個垂直形成的電晶體係佔有各個平面電晶體所將 佔有者之面積（當由上方所觀看時為4F平方之一面積，各 個電晶體具有2F平方之一面積）。其中，“ F，，係於特定製 程技術之最小可解析的光姓印術尺寸。由於各個電晶體係 可儲存單一個位元之資料，針對於各個2F平方的單位面 積而言t料餘存密度係-個位元。因此，舉例而言，若f = 〇工 微米，則儲存密度係每平方公分為〇 5Giga位元。 28 J278988 於苐7A圖，一組之垂直形成的NROM記憶體單元702 係一起耦接於一組的NORM NAND串列704 (典型為8、16、

犯、或更多個單元）。於第7A至7D圖之垂直να〇 NR〇M 記憶體陣列串列7〇4, 一組的基板柱部728係形成於一基 板708，溝部730為位於柱部728之間。垂直nr〇m記憶體 單元702係接著形成於溝部730之内的柱部728之側壁。 各個垂直NR0M記憶體單元70 2係形成於基板柱部γ28之 _ 側壁（針對於每個溝部730為二個NR0M記憶體單元7〇2)且 具有一閘極-絕緣體堆疊，其為形成於該側壁之表面上的 • 一絕緣體720、形成於絕緣體72〇的一捕捉層722 (典型 一 為多晶石夕）、形成於捕捉層722之上的一整合絕緣體724、 與形成於整合絕緣體724之上的一控制閘極7〇6所作成， 控制閘極706係典型為形成於一控制閘極線，亦習知為一 字組線。 ^ 於一個實施例，基板柱部728與溝部73〇係藉著圖案 化其為層置於基板708之上的一遮罩材料且異向^蝕^該 等溝部730而形成。於一個實施例，各個nr〇m記憶體= 元702 t閘極一絕緣體堆疊係形成’此乃藉著該閘極'絕緣 體堆疊的各個材料之連續層置於柱部728與溝部 上、且隨後為各層的沉積物之一遮罩及方向性蝕刻，以= 為保留其沉積於柱部728之側壁的材料。於另一個實施例 閘極-絕緣體堆疊之不同的諸層係形成且接著為方 向性餘刻於單一個步驟。 單元/ N+摻雜區域726係形成於各個垂直NR〇M記憶體 29 J278988 =^絕緣體堆疊7G2之間且為於基板㈣m之頂部及 之底。卩，以形成相鄰的NROM記憶體單元7〇2 之源極與祕區域，且Μ該等記憶體單& -在_起以 形成垂直NAND架構記憶體串列m。注意的是：_極/ A極區域726係可為形成在_Μ記憶體單元/閘極_絕緣 體堆疊702之形成前或形成後。

妾閘極垃擇線之選擇閘極71 0係形成於NAND NORM 記憶體申列704之各端，且為選擇性耦接_ n〇rm記博 體串列704之相對端至_位元線接點712。垂直㈣㈣ 極710係具有一閉極'絕緣體堆疊，其為由形成於_側壁 之-絕緣體742與形成於絕緣體742之上的一控制閘極744 而作成。選擇閘極71G之閘極_絕緣體堆疊係藉由該閑極— 絕緣體堆疊的各個材料之連續層置於柱部728與溝部73〇 而形成，如同關於垂直N_記憶體單元7〇2，但是省略該 絕緣體72G與捕捉層722之沉積βΝ+區域㈣亦搞接該垂 直NAND架構Ν_串％ 7G4之第—個與最後—個記憶體單 元702至選擇閘極710 ’且另外耦接垂直NAND架構N〇RM 串列704至位元線712。 如上所述，第7B圖係詳示根據本發明的實施例之垂直 NAND架構NR0M記憶體陣列7〇〇的等效電路圖，顯示垂直 NR0M兒憶體單元702、選擇閘極71〇、位元線712連接與 基板接線7 3 4。如可為看出：該圖係提供如同一個習用的 平面NAND架構NR0M記憶體串列者之相同的等效電路。 於第7C圖，本發明之一個實施例之垂直nand架構nr〇m 30 •1278988 記憶體陣列700的一區段係由一組的垂直NAND架構NR0M 記憶體單元串列704而形成。於第7C圖，於垂直NAND架 構NROM記憶體陣列700之各對的相鄰垂直NAND架構Nr〇m 記憶體單元串列704係藉著形成於一柱部728的頂部之一 N +換雜區域726而耦接透過垂直選擇閘極71 〇至一共同的 位元線71 2。 亦為注意的是··典型為由一種氧化物絕緣體所形成之 隔離區域係可運用於垂直NAND架構NROM記憶體單元串列 704之間以隔離各個串列7〇4與其相鄰者。此等隔離區域 係可延伸至基板708以允許p井之形成，其中，各個p井 係含有單一個垂直NAND架構NROM記憶體單元串列704， 其可為偏壓以隔離自該陣列7 0 0之其他的串列或列。亦為 注意的是：控制閘極/字組位址線706與選擇線740係可 跨於此等隔離區域，使得各個控制閘極/字組位址線7〇6 與選擇線740係分別控制其跨越於多列的垂直NAND架構 $ NROM記憶體單元串列704之NROM記憶體單元702與選擇 閘極710的作業。 如上所述，第7D圖係詳示第7C圖之垂直NAND架構NROM 記憶體陣列的等效電路圖，顯示NROM記憶體單元702與 相鄰的串列704連接。 於第7A至7D圖之垂直NAND架構NROM記憶體陣列 700 ’於一垂直NAND架構記憶體串列704之各個NROM記 ^、體單元7 0 2與選擇閘極71 0的通道長度，係由柱部7 2 8 與溝部730之深度而非為最小特徵尺寸所決定。歸因於本 31 J278988 &明貫施例之NAND架構NROM記憶體陣列700與NAND架 構记憶體串列7〇4的垂直形式，一種垂直的NAND架構nr〇m 5己憶體陣列串列704與選擇閘極710係可產生，其典型為 具有相較於一種對應的平面NAND架構NR〇M記憶體陣列串 列之針對於一個給定串列水平運行長度之二倍的密度。 糕接於位元線712與垂直NAND架構記憶體串列7 0 4的 NR〇M記憶體單元7〇2之間的選擇閘極71〇之加入，係允許 垂直NAND架構記憶體串列7〇4的NR〇M記憶體單元7〇2為 隔離自位元線712之一或二者，且因此具有優點於編程及 抹除該垂直NAND架構記憶體串列7〇4。於抹除時，耦接的 選擇閘極710係允許避免關於NR〇M記憶體單元7〇2之過 度抹除的問題，此乃藉著隔離各個垂直NAND架構記憶體 串列704於一或多個選擇閘極〇之後方，使得即使是垂 直NAND架構記憶體串列7〇4的NR〇M記憶體單元7〇2為過 度抹除於空乏模式作業，仍將不會惡化其為耦接至相同的 位το線712之其他的垂直NAND架構記憶體串列7〇4之其 他記憶體單元702的讀取。隨著歸因於過度抹除之資料讀 取惡化的可能性為減小，此係允許垂直NAND架構服⑽記 憶體陣列700以加速抹除過程，此乃藉著運用較大的抹除 脈衝或甚至是單一個抹除脈衝以及藉著降低或免除抹除驗 證。耦接的選擇閘極710亦允許一或多個NR〇M記憶體單 兀702之隔離的抹除，以允許個別的NR0M記憶體單元7〇2、 個別的垂直NAND架構記憶體串列7〇4、一或多個選擇資料 字組、或抹除區塊之抹除。於編程時，耦接的選擇閘極^ 〇 32 ‘1278988 係允許於陣列700的NROM記憶體單元702之編程干擾減

小’此乃藉著選擇閘極71〇自位元線712而隔離垂直NAND 架構記憶體串列704之記億體單元702。此係允許較長及 較间電壓之編程脈衝為運用而不具有關於干擾問題之提高 的爭論。 第8A至8C圖係詳示根據本發明實施例的一種垂直 NAND NR0M圮憶體陣列8〇〇之垂直NR0M單元8〇2與垂直選

擇閘極810的三維視圖，其為於數個中間製造階段。注意 的是：類似於NAND製程之一種形成製程係可利用於一種 垂直NOR NR0M記憶體陣列600之形成，除了選擇閘極81〇 及位元線與源極線接點之置放與數目。如上所述，於產生 垂直NAND NR0M記憶體陣列8〇〇，一組的基板柱部828係 形成於一基板808且溝部830為位於其間。垂直NR〇M記 憶體單元802與選擇閘極810係接著形成於溝部83〇之内 的柱部828之側壁。於連續列的基板柱部828之間，隔離 區域832係已經形成於柱部828之表面（其未用以形成帅⑽ έ己憶體單元802或選擇閘極810)，以隔離各列的垂直NAND NROM §己憶體串列804與相鄰的諸列。此等隔離區域係 典型為由一種氧化物絕緣體所形成。 如上所述，於產生各個NR0M記憶體單元的閘極_絕緣 體堆疊802，一絕緣體820係形成於側壁之表面，一捕捉 層822係形成於絕緣體820 ’ 一整合絕緣體824係形成於 捕捉層822之上，且一控制閘極806係形成於整合絕緣體 824之上。於產生各個選擇閘極的閘極—絕緣體堆疊81〇, 33 J278988 且一控制閘極844係 、、、邑、、彖體8 4 2係形成於側壁之表面 形成於絕緣體842之上。 於第8A圖，溝部830伤p奴< 浓# , 一 丨係已㈣成，此乃藉著遮罩及異

性/方向性钮刻溝部83。於基板808，換雜區域⑽係 已經形成於均勻的基板柱部828之頂部以及於溝部謂之 底部，以形成_M記憶體單元802之源極/汲極區域。各 個_Μ記憶體單元802之閘極'絕緣體堆疊係已經部分形 成於溝部830之側壁。於各個溝部⑽，除了選擇閘極81〇 要形成於其上的柱冑828之外，藉著諸層材料之連續的沉 積、遮罩及方向性蝕刻而形成絕緣體820、捕捉層822、 與整合絕緣體824。 於第8B圖，柱部828係形成，且於連續列之垂直nand 架構NROM記憶體串列804的各個柱部之間的空間係填充 種氧化物以形成隔離區域8 3 2。於形成柱部8 2 8，數列 之NAND架構NR0M記憶體串列8〇4係遮罩及方向性蝕刻。 • 此遮罩及方向性蝕刻過程亦分割NR〇M層為個別的捕捉層 822。 θ 於第8C圖，控制閘極/字組線806與選擇閘極810/選 擇線840係形成。於形成控制閘極/字組線806與選擇閘 極810/選擇線840之時，將形成該控制閘極/字組線806 與選擇閘極810/選擇線840之連續數層的絕緣體與多晶石夕 係沉積於柱部828、溝部830、與記憶體陣列800的NR0M 記憶體單元802之部分形成的閘極-絕緣體堆疊之上。一 層的遮罩材料係接著為形成於多晶矽層之上且為圖案化。 34 •1278988 過里的遮罩材料係移除且記憶體陣列800係異向性/方向 性姓刻’以移除所沉積的多晶矽之不合意的部分，且形成 控制閘極/字組線806與選擇閘極81 0/選擇線840於柱部 8 2 8與溝部8 3 0之側壁。 注意的是：於垂直NAND架構NROM串列804之間的隔 離區域832係可延伸至基板8〇8以允許p井之形成，其中， 各個P井係含有單一個NAND串列8〇4，且可為偏壓以隔離 φ自該陣列8〇〇之其他的串列804。亦為注意的是：控制閘 極/字組線806與選擇閘極810/選擇線840為跨越於此等 ' 隔離區域，使得各個控制閘極/字組位址線806係控制NR0M ‘記憶體單元802的作業，且各個選擇線84〇係控制跨越於 多個NAND記憶體串列8〇4之選擇閘極81〇的作業。 於第8A至8C圖，垂直NAND架構NROM記憶體陣列800 之基板808係P摻雜。一基板接線係可利用，其可允許p 摻雜的基板808之偏壓。注意的是··於本發明實施例之其 φ他形式的基板摻雜、基板偏壓、以及基板型式與區域（包 括而不受限於：藍寶石上矽（S0S)技術、絕緣體上矽（s〇i) 技術、薄膜電晶體（TFT)技術、摻雜與未摻雜的半導體、 由基底半導體所支撐之磊晶矽層）係可能且藉著本發明之 助盈而將為熟悉此技藝人士所明瞭。 注意的是··本發明之實施例的NROM記憶體單元係可由 多種習用材料而形成。針對於閘極-絕緣體堆疊（閘極絕緣 體-捕捉層-頂部絕緣體），此等材料係可包括而不限於·· 氧化物-氮化物-氧化物（ΟΝΟ);氧化物—氮化物—氧化銘，· 35 1278988 氧化物-氧化鋁-氧化物；氧化物_碳氧化矽-氧化物；氧化 一 rn . 1 ' Ta、Hf、Zr、或La之氧化物-氧化矽的合成層； 及，氧化物-Si、N、Al、Ti、Ta、Hf、Zr、與La之非化 干汁里（non-stoichiometric)的氧化物—氧化物的合成 層針對於本發明之實施例的NR0M記憶體單元之另外的 捕捉層材料亦可包括而不限於：未退火的濕氧化物、富矽 的氧化物、富矽的氧化鋁、碳氧化矽、具有碳化矽奈米粒 子之氧化矽、以及Si、N、A1、Ti、Ta、Hf、訐、與u之 非化學計量的氧化物。 如上所述’本發明實施例之垂直NAND及NOR NR0M架 構記憶體結構、串列、與陣列的NR〇M記憶體單元之編程 係可藉著習用的穿隧電子注入而達成，其藉著具有相對於 基板或P井之一正的閘極電壓。於本發明之另一個實施例， 、’扁耘係可藉著通道熱電子注入（HE丨）而達成。本發明實施 例的NR0M記憶體單元之抹除係可藉著其相對於基板或p •井而施加至控制閘極電壓之習用的穿隧或負電壓所達成。 藉著上列的編程與抹除技術，本發明實施例的nR0M記憶 體單兀係可利用於如同習用的平面記憶體單元之二 位凡（two-bit)儲存，儲存電荷於靠近源極/汲極之捕捉 層’允許一個位元為於正向偏壓時而讀取八編程且另一個 位元為於反向偏壓時而讀取人編程。 於本發明之替代的實施例，基板增強熱電子注入（SEHE) 係可利用於NR0M記憶體單元編程，且/或基板增強之帶間 穿隧感應的熱電洞注入（SEBBHH)係可利用於nrom記憶體 36 .1278988

弟9圖係說明一種記億體裝^ 9〇〇的功能方圖j :體裝置_係可納入本發明之垂直咖架構^ 月且陣列700或垂直NOR架構NROM記憶體陣列6〇〇。記^ 裝置_係輕接至—處理器91()。處理器㈣係可為^ 處判或-些其他型式之控制電路。記憶體裝^ _與二 理器91G係形成-個電子系統92()之部分者。記憶體裝= 900係已經簡化以針對於記憶體之特徵，其為有助於瞭解 本發明。 ' 圮憶體裝置900係包括垂直NR0M記憶體單元與選擇閘 極之一個陣列930。於一個實施例，該等記憶體單元係垂 直NR0M記憶體單元，且記憶體陣列93〇係配置於數區（bank) 之列與行。各列的記憶體單元之控制閘極係耦接於一字組 線，而記憶體單元之汲極與源極連接係耦接至位元線。如 於此技藝所眾所週知，該等單元至位元線之連接係取決於 該陣列是否為一 NAND架構或一 NOR架構。 一位址緩衝電路940係設置以閂鎖於位址/資料匯流排 9 6 2所提供之位址訊號。位址訊號係由一列解碼器9 4 4與 一行解碼器946所接收及解碼，以存取記憶體陣列930。 藉著本說明之助益而將為熟悉此技藝人士所知悉的是：輸 入於位址/資料匯流排962之位址的尺寸係取決於記憶體 陣列930之密度與架構。即，輸入位址之尺寸係隨著增大 的記憶體單元計數（count)以及增大的區與區塊計數而增 37 1278988 大注的疋.其他的位址輸入方式（諸如透過一個單獨 的位址匯流排）亦為習知且藉著本說明之助益而將為熟悉 此技藝人士所瞭解。 記憶體裝置900係藉著運用感測人緩衝電路95〇以感測 於記憶體陣列行的電屡或電流變化，而讀取於記憶體陣列 930之資料。於一個實施例，感測/緩衝電路係耦接以讀取 及問鎖來自記憶體陣歹930之一列的資料。資料輸入及輸 出緩衝電$ 960係納入以用於位址/資料匯流排962及處 理器/控制器910之複數個資料連接上的雙向資料通訊。 寫入電路955係言史置以寫人資料至該記憶體陣列。 控制電路970係解碼其由處理器91〇所提供於控制接 線972的訊號。此等訊號係運用以控制於記憶體陣列93〇 之作業’包括：資料讀取、資料寫入、與抹除作業。控制 電路970係可為-狀態機器、_排序器（％律騰厂）或一 些其他型式之控制器。 由於本發明之垂直NROM記憶體單元係運用一種CM〇s 可相容的製程，第9圖之記憶體裝置9〇〇係可為具有一 處理裔'之敌入式（embedded)裝置。 於第9圖所示之記憶體裝置係已經簡化以利於該記憶 體之特徵的基本瞭解。記憶體的内部電路與功能之較詳細 瞭解係熟悉此技藝人士所習知。 亦為 >主意的是：根據本發明實施例之其他的垂直NMD 及nor架構NR0M記憶體串列、分段、陣列、與記憶體農 置係可此且藉著本揭示内容之助益而應為熟悉此技藝人士 38 1278988 所明瞭。 結論 NROM EEPROM記憶體裝置盥障

i/、|早列係已經描述，盆A 於垂直NROM記憶體單元與選擇問極 /、為利

古宓疮々^胁加姐丄 心連用於NOR或是NAND 冋也度纟己憶體条構。本發明之記愔 〈°己隱體貫施例係利用垂直的 選擇閘極與NR0M記憶體單元，以 直的

孥槿泞产栌口口 - *丨v /成NOR及NAND NR0M 木構圯憶體早70串列、分段與陣 齐加嫵怂☆ 4曰士 此專NR〇M記憶體單 ^ w ^ 文良的阿岔度記憶體 裝置或陣列，其可利用半導體製程-般能夠達成之特徵尺 寸而未遭受於典型的多位元咖單元之電荷分離的問題。 該等記憶體單元架構亦允許減輕干擾與過度抹除的問題， 此乃藉著置放N_記憶體單元於選擇間極之後方， 閉極係隔離該等記憶體單元與其關聯的位^資料線及/或 源極線。 雖然特定的實施例係已經說明及描述於本文，將為熟 ❿悉此技藝人士所知悉的是··預期為達成相同目的之任何： f係可代替已顯不之特定的實施例。此中請案係企圖以涵 蓋本發明之任何的修改或變化。因此，明白企圖的是··本 發明係僅為纟+請專利範圍與其等效者所限定。 【圖式簡單說明】 苐1圖係顯示一種典型先前技藝NR〇M單元的横截面 圖。 第2圖係顯示一種典型先前技藝Μ〇Μ單元的横截面 圖，其具有小於1 〇 0奈米之一通道。 39 1278988 第3A與3B圖伟# 一 你砰不於NROM記情妒留— > 山 業。 ^肢早凡之中的抹除作 第4A至4C圖係詳示先 記憶體陣列 前技藝之一種平

面 NAND NR0M 藝之—種平面NOR NR0M記 第5A至％圖係詳示先前技 憶體陣列。 第6A至6C圖将钱一

直NOR ’、。不根據本發明的實 NR0M記憶體陣列與單元。 π π现例之玄

NAND 第7Α至7D圖係詳 丁裉據本發明的實施例之垂直 NR0M記憶體陣列與單元。 貝^ϊ且 第8A至8C圖将线一

一 ’、评不根據本發明的實施例之具有NR0M 之一種垂直NAND架構NR0M記憶體 記憶體單元與選擇閘極 陣列的形成。 第9圖係詳不根據本發明的實施例之一種電子系統的 方塊圖。 【主要元件符號說明】 100 控制閘極 101、104氧化物層 103 氮化物層 1 0 5 ' 1 0 6 捕捉區域 109 ' 111 源極/汲極區域 110 通道區域 205、206 捕捉區域 300 臨限電壓分布圖 1278988 302 編程狀態 304 抹除狀態 306 過度抹除狀態（空乏模式） 310 位元線 312 記憶體陣列 314 電流 316 過度抹除的NROM記憶體單元 400 NOR架構NROM記憶體陣列 402 NROM記憶體單元 406 字組線 408 基板 412 位元/源極線 420 NROM記憶體陣列400之等效電路 422 基板接線 500 NAND架構NROM記憶體陣列 502 NROM記憶體單元 504 NROM記憶體串列 506 控制閘極 508 基板 510 選擇閘極 512 位元線接點 520 NROM記憶體串列504之等效電路 522 基板接線 600 垂直NOR架構NROM記憶體陣列 41 1278988 602 NROM記憶體單元 604 記憶體單元結構 606 控制閘極 608 基板 610 選擇閘極 612、614 位元/資料線 620 絕緣體 621 NR0M記憶體陣列600之等效電路 622 捕捉層 623 基板接線 624 整合絕緣體 626 N+摻雜區域 628 柱部 630 溝部 640 選擇線 642 絕緣體 644 控制閘極 700 垂直NAND架構NR0M記憶體陣列 702 NR0M記憶體單元 704 NR0M記憶體串列 706 控制閘極 708 基板 710 選擇閘極 712 位元線 42 1278988 720 絕緣體 721 NROM記憶體串列704之等效電路 722 捕捉層 724 整合絕緣體 726 N +摻雜區域 728 柱部 730 溝部 734 基板接線 740 選擇線 742 絕緣體 744 控制閘極 800 垂直NAND架構NR0M記憶體陣列 802 NR0M記憶體單元 804 NR0M記憶體串列 806、844 控制閘極 808 基板 810 選擇閘極 820、842 絕緣體 822 捕捉層 824 整合絕緣體 826 N +摻雜區域 828 柱部 830 溝部 832 隔離區域

43 1278988 840 選擇線 900 記憶體裝置 910 處理器 920 電子糸統 930 記憶體陣列 940 位址緩衝電路 944 列解碼器 946 行解碼器 950 感測/緩衝電路 955 寫入電路 960 資料輸入及輸出緩衝電路 962 位址/資料匯流排 970 控制電路 972 控制接線 980 控制暫存器 44

Claims (1)

1278988 月％日修(更)正本 十、申請專利範圍： 1 · 一種記憶體裝置，包含： 一 NOR架構NR0M記憶體陣列，形成於其具有複數個柱 部與關聯的插入溝部之一基板；及 複數個記憶體單元結構，各個記憶體單元結構係包含： - NR0M記憶體單元，其中，該醜記憶體單元係垂 直形成於一溝部之一第一側壁；與 ^擇閘極中’ $選擇間極係形《於該溝部之一 第二側壁，且該選擇閘極係藉由其形成於該溝部的底部之 一第一源極/汲極區域而耦接至該NR〇M記憶體單元。 2.如申請專利範圍第！項之記億體裝置，更包含： 複數個子組線，其中，各個字組線係耗接至該複數個 記憶體單it結構之_記憶體單元的—或多個控制間極； 複數個選擇線，其中，各個選擇線係麵接至該複數個 記憶體單元結構之選擇閘極的—或多個控制間極； 至少一個第-位元線，其中，該至少一個第一位元線 係耦接=或多個選擇閘極沒極區域，其形成於該複數個 記憶體單元結構之複數個柱部的頂部；及 至少一個第二位元線，其中，該至少一個第二位元線 係耦接至一或多個第-湄搞/、、热& P A . 乐一原極/汲極區域，其形成於該複數 個記憶體單元結構之複數個柱部的頂部。 3.如申請專利範圍帛2項之記憶體裝置，其中，該複 數個記憶體單元結構係形成於數列與數行，俾使各個溝部 係含有—個單元結構’且各列之各個記憶體單元結構之 45 X .1278988 NROM C憶體單元與選擇閘極係配置於一交替的圖案，俾使 遠列之各個柱部係具有其為形成於相對的側壁之二個選擇 " 閘極或二個NR0M記憶體單元。 4· 一種NR0M記憶體單元結構，包含·· 一基板’包含二個凸起的區域，於其間界定一溝部； 一 NR0M記憶體單元，其中，該NR〇M記憶體單元係垂 直形成於該溝部之一第一側壁； • 選擇問極’其中’該選擇閘極係垂直形成於該溝部 之一第二側壁；及 其中’遠NR0M記憶體單元係藉著於該溝部的底部之源 極/汲極區域而耦接至該選擇閘極。 5·如申凊專利範圍第4項之.⑽記憶體單元結構，其 中’該等凸起的區域係柱部。 6·如申睛專利範圍第4項之記憶體單元結構，更 包含： • 予組線’其中’該字組線係耦接至該NR0M記憶體單 元結構之NR0M記憶體單元的一控制閘極； 選擇線，其中，該選擇線係耦接至該NR0M記憶體單 元結構之選擇閘極的一控制閘極· 第位7^線’其中’該第一位元線係耦接至選擇閘 極之一汲極；及 第一位疋線，其中，該第二位元線係耦接至該NR0M 記憶體單元之一源極/汲極。 7· —種NR0M記憶體陣列，包含： 46 1278988 一基板，包含複數個柱部與關聯的插入溝部；及 ' 複數個記憶體單元結構，各個記憶體單元結構係包含： - 一 NR〇M記憶體單元，其中，該NROM記憶體單元係垂 直形成於一溝部之一第一側壁；與 一選擇閘極，其中，該選擇閘極係形成於該溝部之一 第二側壁，且該選擇閘極係藉由其形成於該溝部的底部之 一源極/汲極區域而耦接至該NR〇M記憶體單元。 • 8·如申請專利範圍第7項之NROM記憶體陣列，更包含： 複數個字組線，其中，各個字組線係麵接至該複數個 NR0M記憶體單元結構之NROM記憶體單元的一或多個控制 閘極； 複數個選擇線，其中，各個選擇線係麵接至該複數個 _M記憶體單元結構之選擇閘極的—或多個控制問極； 至少-個第一位元線，#中，該至少一個第一位元線 係搞接至-或多個選擇閘極沒極區域，其形成於該複數個 φ NR0M記憶體單元結構之複數個柱部的頂部；及 至少-個第二位元線，其中，該至少一個第二位元線 係耦接至一或多個NR0M記憶體單元源極/汲極區域，其形 成於該複數個NROM記憶體單元結構之複數個柱部的頂部。 9·如申請專利範圍第8項之NR〇M記憶體陣列，其中， 该稷數個NROM記憶體單元結構係形成於數列與數行，俾 使各個溝部係含有一個NR〇M記憶體單元結構，且各列之 各個NROM記憶體單元結構之NR〇M記憶體單元與選擇閘極 係配置於-父替的圖帛，俾使該列之各個柱部係具有其為 47 1278988 形成於相對的側壁之二個選擇閘極或二個NROM記憶體單 元。 10 ·如申請專利範圍第7項之NR0M記憶體陣列，其中， 該複數個NR0M記憶體單元結構係形成於數列與數行，且 一隔離區域係形成於相鄰列的NR0M記憶體單元結構之間。 11 ·如申請專利範圍第10項之NR0M記憶體陣列，其中， 该隔離區域係一個氧化物絕緣體。 1 2·如申請專利範圍第7項之NR0M記憶體陣列，其中， 該複數個NR0M記憶體單元結構係形成於數列與數行，且 各列之NR0M記憶體單元結構係形成於其為形成於該基板 之一單獨的P井隔離區域。 13· —種記憶體裝置，包含： 一 NOR架構NR0M記憶體陣列，形成於其具有複數個柱 部與關聯的插入溝部之一基板； 複數個NR0M記憶體單元結構，各個NR〇M記憶體單元 | 結構係包含： 一 NR0M記憶體單元，其中，該NR〇M記憶體單元係垂 直形成於一溝部之一第一側壁；與 々 選擇閘極，其中，該選擇閘極係形成於該溝部之一 第-側壁，且該選#閘極係藉由其形成於該溝部的底部之 —源極/汲極區域而耦接至該NR0M記憶體單元； 一控制電路； 一列解碼器； 複數個字組線，其中，各個字組線係搞接至該複數個 48 1278988 〇M記憶體單元結構 閘極； 之NR0M記憶體單元的一或多個控制 複數個選擇線，其中，各個選擇線係麵接至該複數個 刪記憶體單元結構之選擇閘極的—或多個控制開極； _至乂個第-位元/資料線，其中，該至少一個第一位 兀/育料線係耦接至一或多個選擇閘極源極/汲極區域，盆 為形成於該複數個_M記㈣單元結狀複數個柱部的 頂部；及 -至少一個第二位元/資料線，#中，It至少_個第二位 凡/資料線係輕接至一或多個NR0M記憶體單元源極/沒極 區域，其為形成於該複數個NR〇M記憶體單元結構之複數 個柱部的頂部。 14_ 一種電腦系統，包含： 一處理器’耦接於至少一個記憶體裝置，其中，該至 少一個記憶體裝置係包含： 一 NOR架構NR0M記憶體陣列，形成於其具有複數個柱 部與關聯的插入溝部之一基板；及 複數個NR0M記憶體單元結構，各個NR〇M記憶體單元 結構係包含： 一 NR0M記憶體單元，其中，該NR〇M記憶體單元係垂 直形成於一溝部之一第一側壁；與 一選擇閘極，其中，該選擇閘極係形成於該溝部之一 第二側壁，且該選擇閘極係藉由其形成於該溝部的底部之 一源極/汲極區域而耦接至該NR〇M記憶體單元。 49 1278988 15. —種形成NROM記憶體單元結構之方法，包含· 形成一^固凸起的區域於一基板，今繁几土 ^ 丞极該專凸起的區域係界 疋一關聯的插入溝部； 形成一 NR0M記憶體單元於該溝部之一第一側壁 形成一選擇閘極於該溝部之一第二側壁；及 形成一源極/汲極區域於該關聯的插入溝部之底部。 16.如申請專利範圍第15項之方法，其中，形成二個

凸起的區域於一基板之步驟更包含：蝕刻—溝部於基板。 1 7 ·如申請專利範圍第15項之方法，JL中 丹甲，形成二個 凸起的區域於一基板之步驟更包含：形成二個柱部於基 板。 、土 18·如申請專利範圍第1 7項之方法，其中，形成二個 柱部於基板之步驟更包含：沉積額外的基板材料於該基板 以形成該二個柱部。 1 9 ·如申請專利範圍第15項之方法，其中，形成一源 φ 極/汲極區域於該關聯的插入溝部之底部與形成二個凸起 的區域於一基板之步驟更包含：於NR0M記憶體單元與選 擇閘極之形成前以及NR0M記憶體單元與選擇閘極之形成 後的一者，形成源極/汲極區域於該二個凸起的區域之頂 部及於該關聯的插入溝部之底部。 20·如申請專利範圍第15項之方法，其中，該基板係 P摻雜。 21 ·如申請專利範圍第15項之方法，其中，形成一 nr〇m 吕己憶體早元於a亥溝部之一第一侧壁及形成一選擇閘極於該 50 1278988 冓P之第一側壁之步驟更包含：形成一 nrom電晶體閘 極-絕緣體堆叠於第一侧壁之一表面’以及形成一選擇閘 極電晶體閘極_絕緣體堆疊於第二側壁之一表面。 22. 如申請專利範圍第21項之方法，其中，形成一 nr〇m 電晶體閘極-絕緣體堆疊於第一側壁之一表面以及形成一 選擇閘極電晶體閘極_絕緣體堆疊於第二側壁之一表面之 步驟更包含：形成一穿隧絕緣體於第一側壁之表面；形成

捕捉層於該牙隨絕緣體；形成其作為一整合絕緣體之一 第-絕緣體於該捕捉層之上；及，形成一第一控制閘極於 忒第、絕，緣體之上；形成一第二絕緣體於第二側壁之表 面以及形成一第二控制閘極於該第二絕緣體之上。 23. 如申凊專利範圍第21項之方法其中，形成一服⑽ 電晶體閘極-絕緣體堆疊於第一侧壁之一表面之步驟更包 含：形成氧化物-氮化物-氧化物⑽〇);氧化物_氮化物_ 氧化I氧化物-氧化銘—氧化物；氧化物_碳氧化石夕_氧化 物’氧化物Ti、Ta ' Hf、Zr或La之氧化物-氧化物的合 U4t*-Si、N、AhTi、Ta、Hf、Zr#La2M 學計量的氧化物-氧化物的合成層；氧化物_未退火的濕氧 化物氧化物的合成層；氧化物_富石夕的氧化物_氧化物的 合成層；氧化物-富石夕的氧化銘—氧化物的合成層；以及氧 化物-具有碳化梦奈米粒子之氧切_氧化物的合成層之一 者做的一 NR0M電晶體閘極—絕緣體堆疊。 24. 如申請專利範圍第22項之方法，其中，形成一穿 隧絶緣體於第-側壁之表面、形成_捕捉層於該穿隨絕緣 51 1278988 體、形成其作為一整合絕緣體之一第一絕緣體於該捕捉層 之上、及形成一第一控制閘極於該第一絕緣體之上、且形 成一第二絕緣體於第二側壁之表面以及形成一第二控制閘 極於該第二絕緣體之上之步驟更包含：首先形成一穿隧絕 緣體於第一側壁之表面及形成一捕捉層於該穿隧絕緣體 上；然後形成第一與第二絕緣體於該捕捉層之上及於第二 側壁之表面；及，形成第一與第二控制閘極於該第一與第 一絕緣體之上，其中，各層係沉積於該二個凸起的區域與 溝部之上、遮罩及方向性蝕刻。 2 5 · —種形成浮動閘極記憶體陣列之方法，包含： 形成複數個柱部與關聯的插入溝部於一基板，此乃藉 者沉積一層之遮罩材料、圖案化該遮罩材料、及異向性蝕 刻該基板；及 形成複數個NROM記憶體單元結構，各個nr〇m記憶體 單凡結構係具有一捕捉層與一耦接的選擇閘極，其中，各 個NROM記憶體單元結構係藉著以下步驟而形成： /儿積層之穿隧絕緣體材料於二個柱部與一插入溝部 之上； ^ 遮罩及異向性蝕刻該層之穿隧絕緣體材料，以形成一 NROM記情留- ^ k體早7L之一穿隧絕緣體於該溝部之一第一側壁； 積層之捕捉層材料於該二個柱部與插入溝部之 上； 猛认ί罩及異向性蝕刻該層之捕捉層材料，以形成-捕捉 曰；I溝部之第一側壁的穿隧絕緣體上；

52 1278988 之 沉積一層 材料於該二個柱部與插入溝部 〃遮罩及異向性姓刻該層之閘極絕緣體材料’以形成一 絕緣體於第一側壁之捕捉層i，及形成一選擇閉 第一閘極絕緣體於該溝部之一第二侧壁； =積一層之閘極材料於該二個柱部與插入溝部之上； 遮罩及4向性餘刻該層之閘極㈣，以㈣一第一與 第二控制閉極於該溝部之第一與第二側壁的第二閉 極絕緣體上；及 部 域 擴散一#㈣料至該溝部之底冑與該二個柱部之頂 以形成該選擇閘極與_M記憶體單元之源極/沒極區 26·如申請專利範圍第25項之方法，更包含： 形成該複數個NROM記憶體單元結構於數列；及 間 形成離區域於相鄰列的NR0M記憶體單元結構之 此乃藉著沉積一個氧化物絕緣體於相鄰列之間。 27. —種形成NROM記憶體陣列之方法，包含· 形成複數個柱部與關聯的插入溝部於一基板；及 形成複數個_M記憶體單元結構，各^歷記憶體 單元詰構係藉著以下步驟而形成： 形成一 NROM記憶體單元於一溝部之一第一側壁； 形成一選擇閘極於該溝部之一第二側壁；及 形成一源極/沒極區域於該溝部之底部。 28•如申請專利範圍$ 27項之方法，其中，該基板係 53 1278988 p摻雜。 29·如申請專利範圍第27項之方法，更包含： 形成該複數個NROM記憶體單元結構於數列；及 形成一 Ρ井隔離區域於各列的NR〇M記憶體單元結構之 下方。 30.如申請專利範圍第27項之方法，更包含： 形成該複數個NROM記憶體單元結構於數列；及 # 形成隔離區域於相鄰列的NROM記憶體單元結構之 間。 31. 如申請專利範圍帛3"之方法，纟中，形成一隔 離區域於相鄰列的NR0M記憶體單元結構之間之步驟更包 含：形成一個氧化物絕緣體之一隔離區域。 32. 如申請專利範圍第3〇項之方法，更包含： 形成複數個字組線為跨於相鄰列的NR〇M記憶體單元結

構之間的隔離區域，其中，各個字組線係耦接至各列的N_ 記憶體單元結構之單―個N_記憶體單元的一控制間極。 33·如申請專利範圍第3〇項之方法，更包含： 形成複數個選擇線為跨於相鄰列的NR〇M記憶體單元結 構之間的隔離區域，其中，各個選擇線係柄接至各列的nr〇m 圮憶體單兀結構之單一選擇閘極的一控制閘極。 34.如申请專利範圍第27項之方法，其中，形成一 ⑽ 口己隐體單7G於-溝部之_第_侧壁及形成_選擇閘極於該 溝邠之一第一側壁之步驟更包含··形成一 NR0M電晶體閘 極-絕緣體堆疊於第一側壁之一表面，以及形成一選擇閘

54

1278988 極電晶體閘極_絕緣體堆疊於第二側壁之一表面。 “曰士申叫專利範圍第34項之方法，其中，形成一 NROM 2晶體閘極-絕緣體堆疊於第一側壁之一表面之步驟更包 含·形成氧化物-氮化物—氧化物⑽〇);氧化物_氮化物_ 乳化紹；氧化物-氧化銘-氧化物；氧化物_碳氧化石夕_氧化 物，乳化物1^11卜21*或^之氧化物_氧化物的合 u^M-Si、N、A1、Ti、Ta、HfnLa^Mb 學計量的氧化物-氧化物的合成層；氧化物_未退火的濕氧 :物-乳化物的合成層；氧化物_富矽的氧化物—氧化物的 合成層；氧化物-富石夕的氧化紹_氧化物的合成層；以及氧 化物-具有碳切奈米粒子之氧切_氧化物的合成層之一 者做的一 NROM電晶體閘極-絕緣體堆疊。 36·如申請專利範圍第34項之方法，其中，形成一麵 電晶㈣極-絕緣體堆疊於第—側壁之—表面以及形成一 選擇閘極電晶體閘極-絕緣體堆疊於第二側壁之一表面之 步驟更包含··形成一穿隧絕緣體於第一側壁之表面丨形成 一捕捉層於該穿隧絕緣體上；形成其作為—整合絕體 一第-絕緣體於該捕捉層之上；及’形成—第一控制閘極 於該第-絕緣體之上；且形成一第二絕緣體於第二側壁之 表面以及形成一第二控制閘極於該第二絕緣體之上。 37.如申請專利範圍第36項之方法，其中，形成一穿 隧絕緣體於第-側壁之表面、形成一捕捉層於該穿随絕緣 體、形成其作為一整合絕緣體之一第一 ^ ^絕緣體於該捕捉層 之上、及形成-第-控制閘極於該第一絕緣體之上、且形 55 1278988 成一第二絕緣體於第二側壁之表面以及形成一第二控制閘 極於該第二絕緣體之上之步驟更包含：首先形成一穿隧絕 緣體於第一侧壁之表面及形成一捕捉層於該穿隧絕緣體 上；然後形成第一與第二絕緣體於該捕捉層之上及於第二 側壁之表面；及，形成第一與第二控制閘極於該第一與第 二絕緣體之上，其中，各層係沉積於該溝部之上、遮罩及 方向性姓刻於组合的諸層，以產生該NR〇M與選擇閘極之 閘極-絕緣體堆疊。 38·如申請專利範圍第27項之方法，更包含： 形成至少一個第一位元/資料線，其中，該至少一個第 位元/資料線係耦接至一或多個選擇閘極汲極區域，其 為形成於該複數個NR0M記憶體單元結構之複數個柱部的 頂部；及 形成至少一個第二位元/資料線，其中，該至少一個第 一位7G /身料線係耦接至一或多個NR〇M記憶體單元源極/ 汲極區域，其為形成於該複數個NROM記憶體單元結構之 複數個柱部的頂部。 39.如申請專利範圍帛27項之方法，其中，形成複數 個NROM記憶體單元結構之步驟更包含：形成複數個匪 記憶體單元結構，其中，該複數自咖記憶體單元結構 係形成於數列’且各列之各個_M記憶體單元結構之_ 記憶體單it與選擇閘極係形成於—交替的圖案，俾使該列 之各個柱部係具有形成於其側壁之二個選擇閘極或二個 NROM記憶體單元。

56 1278988 40. —種形成NROM EEPROM記憶體裝置之方法，包含· 形成複數個柱部與關聯的插入溝部於一基板； 形成複數個NR0M記憶體單元於各個溝部之_第—側 壁； 形成複數個選擇閘極於各個溝部之一第二側壁；及 形成一或多個源極/汲極區域於該複數個柱部之頂部及 於關聯的插入溝部之底部。 . 41· 一種NAND架構NR0M記憶體單元串列，包含： 一基板，包含一或多個凸起的區域，於其間界定溝部· 複數個NR0M記憶體單元，其中，該等NR〇M記憶體單 元係垂直形成於該等溝部之側壁； 其中，該複數個NR0M記憶體單元係藉著形成於該一或 多個凸起的區域之頂部及於該一或多個溝部之底部的源極 /汲極區域而搞接於一個串聯的_列； 其中，該串列之一第一 NR0M記憶體單元係耦接至一第 > 一選擇閘極； 其中，形成於該溝部之底部的一或多個源極/没極區域 具有形成於每個溝部之相對側壁上的第一和第二邊緣，使 得複數個_M記憶體單元之每個_記憶體單元的通道 區域僅垂直形成於該NR0M記憶體單元底下之侧壁；及 其中，該NAND架構_M記憶體單元串列係形成於一 P井，其由形成於NAND架構NR0M記憶體單元串列之任一 側而延伸至基板的隔離區域所界定。 42.如中請專利範圍第41項之圆記憶體單元串列， 57 .1278988 其中，該串列之一最後一個NR〇M記憶體單元係耦接至一 第一選擇閘極。 43·如申請專利範圍第41項之NROM記憶體單元串列， 其中’該等凸起的區域係柱部。 44·如申請專利範圍第42項之NR〇M記憶體單元串列， 更包含： 複數個字組線，其中，各個字組線係耦接至該串列之 • 一個NR0M記憶體單元的一控制閘極； 一或多個選擇線，其令，各個選擇線係耦接至該串列 之一個選擇閘極的一控制閘極； 一第一位元線，其中，該第一位元線係耦接至第一選 擇閘極的一源極/沒極；及 第位元線其中，δ亥第二位元線係耦接至該串列 之第二選擇閘極的一源極/汲極。 45. —種記憶體陣列，包含： • 一基板，包含複數個柱部與關聯的插入溝部； …複數個麵記憶體單元，其中，該等_記憶體單 凡係垂直形成於該複數個柱部與溝部之側壁； 其中’該複數個勵Μ記憶體單元係藉著其形成於該複 數個柱部之頂部及於關聯的溝部之底部的源極Μ極區域 而輕接於複數個NAND架構記憶體串列； 其中，各個画架構記憶體串列之—第—麵記憶 體單元係㈣至-第-垂直選擇閘極，且各個麵架構 5己憶體串列之-最後-個麵記憶體單元係麵接至一第 58 1278988 二垂直選擇閘極； 極/:極V:且成：該闕聯的插入溝部之底部的-或多個源 上的第— 形成於每個闕聯的插入溝部之相對側壁 —和第二邊緣，使得複數個nrom 個NROM命掊駚-- L 。匕艘平7G之母 。隐體早疋的通道區域僅垂直形成於該_ 體早几底下之側壁；及 的’每個麵架構記憶體串列係形成於—個別隔離 後如中清專利範圍第45項之記憶體陣列，更包含： 複數個字組線，其中，各個字組線 NR0M記愫體罝开沾 +夕， ^夕個 …。的一或多個控制問極’且該-或多個麵 以思體早70之各者係來自-個不同的記憶體串列； 複數個選擇線，其中，各個選擇線係輛接至 選擇閘極； 1 7 1固 至少一個第一位元線， 係耦接至各個記憶體串列 極；及 至少一個第二位元線， 係耦接至各個記憶體串列 極。 其中，該至少一個第一位元線 之第一選擇閘極的一源極/汲 其中，該至少一個第二位元線 之第二選擇閘極的一源極/沒 47·如申請專利範圍第45項之記憶體陣列，其中，一 隔離區域係形成於相鄰的記憶體串列之間。 48· —種記憶體裝置，包含·· 一記憶體陣列’形成於其具有複數個柱部與關聯的插

59 1278988 入溝部之一基板； 複數個NROM記憶體單元，其中，該等NROM記憶體單 元係垂直形成於該複數個柱部與溝部之側壁； 其中，該複數個NROM記憶體單元係藉著其形成於該複 數個柱部之頂部及於關聯的溝部之底部的源極/汲極區域 而耦接於複數個NAND架構記憶體串列；

其中，各個串列之一第一 NROM記憶體單元係耦接至一 第一選擇閘極，且各個串列之一最後一個NR〇M記憶體單 元係耦接至一第二選擇閘極； 其中，形成於該關聯的插入溝部之底部的一或多個源 極/;及極區域具有开^成於每個關聯的插入溝部之相對側壁 上的第一和第二邊緣，使得複數個NR〇M記憶體單元之每 個N R 〇Μ記憶體罩》开ΑΛ 'g ^ rgr jis处. 般早7G的通道區域僅垂直形成於該NR〇M記憶 體單元底下之側壁；及

其中， 的P井。 每個NAND架構記憶體串列係形成 於一個別隔離 9.如申請專利範圍第48項之記憶體裝置，更包含 NROM複數個子組線’其中，各個字組線係耦接至-或多 NROM記憶體單元的一 A夕 記憶體單元之各者係來\= 木目個不同的串列； 複數個選擇線，其中， 選擇閘極； 固選擇線係耦接至一或多, …，只竹綠，1中， 源極 元/資科線係麵接至各 ' 甲W之第一選擇 60 1278988 極；及 -至少一個第二位元/資料線，丨中，㈣少一個第二位 元/資料線係麵接至各個串列筮一 廿口甲乃之笫一選擇閘極的一源極/汲 極0 5〇· —種記憶體裝置，包含： 一 NAND架構記憶體陣列，形成於其具有複數個柱部與 關聯的插入溝部之一基板； • 複數個NROM記憶體單元，其中，該等NR〇M記憶體單 元係垂直形成於該複數個柱部與溝部之侧壁； 其中’該複數個NROM記憶體單元係藉著其形成於該複 數個柱部之頂部及於關聯的溝部之底部的源極/汲極區域 而耗接於複數個NAND架構記憶體串列； 其中’各個串列之一第一 NROM記憶體單元係耦接至一 第一垂直選擇閘極，且各個串列之一最後一個NR〇M記憶 體單元係耦接至一第二垂直選擇閘極； 其中’形成於該關聯的插入溝部之底部的一或多個源 極/沒極區域具有形成於每個關聯的插入溝部之相對側壁 上的第一和第二邊緣，使得複數個NROM記憶體單元之每 個NROM記憶體單元的通道區域僅垂直形成於該NROM記憶 體單元底下之側壁，並且其中，每個NAND架構記憶體串 列係形成於一個別隔離的P井； 一控制電路； 一列解碼器； 耦接至該列解碼器之複數個字組線，其中，各個字組 61 1278988 線係耦接至一或多個NR0M記憶體 ^ 益； 粗早70的一或多個控制閘 ” ^ .個NR0M記憶體單元之各者係來自一個不同 極，該一或多 的串列； 個 複數個選擇線，其中’各個選擇線係耦接至 選擇閘極； 至少-個第—位元線，其中，該至少一個第一位元線 係耦接至各個串列之第一選擇閘極的一源極/汲極；及 至少-個第二位元線’其中’該至少一個第二位元線 係耦接至各個_列之第二選擇閘極的一源極/汲極。 51· —種電腦系統，包含： 處理器，耦接於至少一個記憶體裝置，其中，該至 少一個記憶體裝置係包含： 一記憶體陣列，形成於其具有複數個柱部與關聯的插 入溝部之一基板； 複數個NROM記憶體單元，其中，該等NR〇M記憶體單 元係垂直形成於該複數個柱部與溝部之侧壁； 其中，該複數個NROM單元係藉著其形成於該複數個柱 部之頂部及於關聯的溝部之底部的源極/汲極區域而耦接 於複數個NAND架構記憶體串列； 其中’各個串列之一第一 NROM記憶體單元係耦接至一 第一垂直選擇閘極，且各個串列之一最後一個NROM記憶 體早元係耗接至一第二垂直選擇閘極； 其中，形成於該關聯的插入溝部之底部的一或多個源 極/沒極區域具有形成於每個關聯的插入溝部之相對侧壁 62 1278988 上的第一和第二邊緣，使得複數個Nr〇m記憶體單元之每 個NR0M記憶體單元的通道區域僅垂直形成於該記憶 體單元底下之側壁；及 其中’每個NAND架構記憶體串列係形成於一個別隔離 的P井。 5 2 · —種記憶體裝置，包含： 一記憶體陣列，形成於一基板且具有複數個nr〇m記憶 • 體單元’其配置於數列與數行且耦接於複數個NAND記憶 體串列，其中，該等NR〇m記憶體單元係垂直形成於其形 成於該基板之複數個柱部與關聯的溝部之側壁，且該複數 個NROM A憶體單元係藉著其形成於該複數個柱部之頂部 及於關聯的溝部之底部的源極/汲極區域而耦接於該複數 個NAND記憶體串列； 其中，各個串列之一第一 NR〇M記憶體單元係耦接至一 第一垂直選擇閘極，且各個串列之一最後一個NR〇M記憶 丨體單元係耦接至一第二垂直選擇閘極； 其中，形成於該關聯的插入溝部之底部的一或多個源 極/汲極區域覆蓋著每個溝部的底部，並且具有延伸超過 其個別溝部之相對側壁的第一和第二邊緣，以及其中，每 個NAND架構記憶體串列係形成於一個別隔離的p井； 複數個字組線，其中，各個字組線係耦接至一列之nr⑽ 記憶體單元的一或多個控制閘極； 複數個選擇線，其中，各個選擇線係耦接至一或多個 選擇閘極； 63 1278988 至少一個第一位元線’纟中，該至少一個第一位元線 係耦接至各個串列之第一選擇閘極的一源極/汲極；及 至少一個第二位元線，其中，該至少一個第二位元線 係耦接至各個串列之第二選擇閘極的一源極/汲極。 53. —種形成NAND架構記憶體單元串列之方法，包含： 形成一或多個凸起的區域於一基板的p井，凸起的區 域係界定關聯的插入溝部，其中肖p井係由延伸至該基板 的隔離區域所界定； 形成複數個NROM記憶體單元於該一或多個凸起的區域 之側壁； 形成一或多個源極/汲極區域於該一或多個凸起的區域 之頂部及於該一或多個關聯的插入溝部之底部，其中，形 成關聯的插入溝部之底部的一或多個源極/汲極區域 覆蓋著每個溝部的底部，並且具有延伸超過其個別溝部之 相對側壁的第一和第二邊緣；及 形成其耗接至该串列的一第一 NR〇m記憶體單元之一第 一垂直選擇閘極，及形成其耦接至該串列的一最後一個 NROM記憶體單元之一第二垂直選擇閘極。 54·如申請專利範圍第53項之方法，其中，形成一或 多個凸起的區域於一基板之步驟更包含：蝕刻一溝部於基 板。 55.如申請專利範圍第53項之方法，其中，形成一或 多個凸起的區域於一基板之步驟更包含：形成一或多個柱 部於基板。 64 1278988 _ 56.如申請專利範圍第55項之方法，其中，形成一或 多個凸起的區域於一基板之步驟更包含：沉積額外的基板 - 材料於該基板以形成該一或多個柱部。 57·如申請專利範圍第53項之方法，其中，形成一或 多個源極/汲極區域於該一或多個凸起的區域之頂部及於 該一或多個關聯的插入溝部之底部之步驟更包含：於複數 個NROM記憶體單元之形成前以及複數個NR〇M記憶體單元 _ 之形成後的一者，形成一或多個源極/沒極區域於該一或 多個凸起的區域之頂部及於該一或多個關聯的插入溝部之 底部。 58. 如申請專利範圍第53項之方法，其中，形成複數 個NROM s己憶體單元於該一或多個凸起的區域之側壁以及 形成其麵接至該NAND架構記憶體串列的一第一 NR〇M記憶 體單凡之一第一垂直選擇閘極及形成其耦接至該NANd架 構δ己憶體串列的一最後一個NROM記憶體單元之一第二垂 • 直選擇閘極之步驟更包含：形成一 NR〇M閘極—絕緣體堆疊 於一第一複數個選擇的側壁之表面，及形成一第一與第二 選擇閘極之閘極—絕緣體堆疊於一第二複數個選擇的側壁 之表面。 59. 如申請專利範圍第58項之方法，其中，形成複數 個NROM閘極-絕緣體堆疊於第一複數個選擇的側壁之表面 之步驟更包含：形成氧化物-氮化物-氧化物（ΟΝΟ);氧化 物氮化物-氧化鋁；氧化物—氧化鋁—氧化物；氧化物—碳 乳化石夕-氧化物；氧化物—Ti、Ta、Hf、Zr或La之氧化物-

65 1278988 氧化物的合成層，·氧化物_Si、N、A1、Ti、Ta、Hf、h與 La之非化學計量的氧化物—氧化物的合成層；氧化物-未退 火的濕氧化物-氧化物的合成層；氧化物_富矽的氧化物一 氧化物的合成^ ;氧化物_富矽的氧化鋁_氧化物的合成 層；以及氧化物-具有碳化矽奈米粒子之氧化矽_氧化物的 合成層之一者做的一 NROM閘極-絕緣體堆疊。 6〇·如申請專利範圍第58項之方法，其中，藉著形成 一 NROM閘極-絕緣體堆疊於一第一複數個選擇的側壁之表 面及形成一第一與第二垂直選擇閘極之閘極—絕緣體堆疊 於一第二複數個選擇的側壁之表面而形成複數個nR0M記 憶體單元於該一或多個凸起的區域之側壁之步驟更包含： 形成一穿隧絕緣體於第一複數個選擇的側壁之表面；形成 一捕捉層於該穿隧絕緣體上；形成其作為一整合絕緣體之 一第一絕緣體於該捕捉層之上；及，形成一第一控制閘極 於該第一絕緣體之上；且形成一第二絕緣體於第二複數個 選擇的側壁之表面以及形成一第二控制閘極於該第二絕緣 體之上。 61·如申請專利範圍第60項之方法，其中，形成一穿 隧絕緣體於第一複數個選擇的侧壁之表面、形成一捕捉層 於該穿隧絕緣體上、形成其作為一整合絕緣體之一第一絕 緣體於該捕捉層之上、及形成一第一控制閘極於該第一絕 緣體之上、且形成一第二絕緣體於第二複數個侧壁之表面 以及形成一第二控制閘極於該第二絕緣體之上之步驟更包 含：首先形成一穿隧絕緣體於第一複數個選擇的側壁之表

66 1278988 面及形成一捕捉層於該穿隧絕緣體上；然後形成第一與第 二絕緣體於第一複數個選擇的側壁之捕捉層之上及於第二 複數個選擇的側壁之表面；及，形成第一與第二控制閘極 於該第一與第二絕緣體之上，其中，各層係沉積於該二個 凸起的區域與溝部之上、遮罩及方向性蝕刻。 6 2 · —種形成NAND架構記憶體陣列之方法，包含： 形成複數個柱部與關聯的插入溝部於一基板； 形成複數個垂直NROM記憶體單元於該複數個柱部之一 第一複數個選擇的側壁； 形成複數個選擇閘極於該複數個柱部之一第二複數個 選擇的側壁；及 形成一或多個源極/汲極區域於該複數個柱部之頂部及 於關聯的插入溝部之底部，以形成複數個NAND架構記憶 體串列，其中，形成於該關聯的插入溝部之底部的一或多 個源極/汲極區域具有延伸超過每個溝部之相對側壁的第 一和第二邊緣； 其中，該NAND架構記憶體串列係形成於一 p井，其由 形成於NAND架構記憶體串列之任一侧而延伸至基板的隔 離區域所界定。 63·如申請專利範圍第62項之方法，更包含·· 形成一隔離區域於相鄰的記憶體串列之間。 64·如申請專利範圍第63項之方法，更包含： 形成複數個字組線與複數個選擇線為跨於相鄰的記憶 體串列之間的隔離區域，其中，各個字組線係麵接至各個

67 1278988 記憶體串狀單_ N_記憶體單元的—控制極，且各 個選擇線係㈣至各個記憶體串列之一選擇問極。 65·如申請專利範圍第62項之方法，其中，形成複數 、垂直NROM圮憶體單元於第一複數個選擇的侧壁及形成 複數個選擇閘極於第二複數個選擇的侧壁之步驟更包含： 形成一 NROM閘極-絕緣體堆疊於第一複數個選擇的側壁之

表面以及形成一選擇閘極之閘極-絕緣體堆疊於第二複 數個選擇的側壁之表面。 66. 如申清專利範圍第65項之方法，其中，形成一服⑽ 閘極-絕緣體堆疊於第一複數個選擇的侧壁之表面之步驟 更包含：形成氧化物-氮化物_氧化物（〇N〇);氧化物_氮化 物氧化鋁，氧化物_氧化鋁_氧化物；氧化物_碳氧化矽_ 氧化物，氧化物-Tl、Ta、Hf、Zr < La之氧化物-氧化物 的合成層；氧化物-Si、N、A卜Ti、Ta、Hf、Zr與La之 非化學計量的氧化物-氧化物的合成層；氧化物—未退火的 濕氧化物-氧化物的合成層；氧化物—富矽的氧化物一氧化 物的合成層；氧化物-富矽的氧化鋁_氧化物的合成層；以 及氧化物-具有碳切奈米粒子之氧切_氧化物的合成層 之者做的一 N R Ο Μ閘極-絕緣體堆疊。 67. 如申請專利範圍第65項之方法，其中，形成_nr〇m 閘極-絕緣體堆疊於第一複數個選擇的側壁之表面以及形 成-選擇閉極之雜-絕緣體堆疊於第二複數個選擇的側 壁之表面之步驟更包含：形成一穿隧絕緣體於第一複數個 選擇的側壁之表面；形成—捕捉層於該絕緣體上；形 68 .1278988 • 成一整合絕緣體於該捕捉層之上；及，形成一控制閘極於 • 該整合絕緣體之上；且形成一絕緣體於第二複數個選擇的 ， 側壁之表面，以及形成一控制閘極於該絕緣體之上。 6 8 · —種形成記憶體裝置之方法，包含： 形成複數個柱部與關聯的插入溝部於一基板； 形成複數個垂直NROM記憶體單元於該複數個柱部之一 第一複數個選擇的側壁； 參 形成複數個選擇閘極於該複數個柱部之一第二複數個 選擇的側壁；及 形成一或多個源極/汲極區域於該複數個柱部之頂部及 於關聯的插入溝部之底部，以形成複數個NANI)架構記憶 體串列； 其中’形成於该關聯的插入溝部之底部的一或多個源 極/沒極區域具有延伸超過每個溝部之相對側壁的第一和 第二邊緣； • 其中，每個NAND架構記憶體串列係形成於一 p井，其 由形成於NAND架構記憶體串列之任一侧而延伸至基板的 隔離區域所界定。 69. —種形成NR0M NAND架構記憶體單元串列之方法， 包含： 形成複數個柱部與關聯的插入溝部於一基板，此乃藉 著沉積一層之遮罩材料、圖案化該遮罩材料、及異向性蝕 刻該基板；及 形成一 NAND架構NR〇M記憶體單元串列，其具有複數 69 1278988 個二0M記憶體單元與一或多個選擇閘極，其中，該串列 係藉著以下步驟而形成： bL積一層 部之上； 之穿隧絕緣體材料於該複數個柱部與插入溝 遮罩及異向性蝕刻該層之穿隧絕緣體材料，以形成一 NR0M記憶體單元之一穿隧絕緣體於該等柱部之一第一選擇 數目的側壁；

沉積—層之捕捉層材料於該複數個柱部與插入溝部之 上； 遮罩及異向性蝕刻該層之捕捉層材料，以形成一捕捉 層於S亥第一選擇數目的側壁之穿隧絕緣體上； 沉積一層之閘極絕緣體材料於該複數個柱部與插入溝 部之上； 遮罩及異向性蝕刻該層之閘極絕緣體材料，以形成一 閘極絕緣體於第-選擇數目的側壁之_M記憶體單元， 及形成一選擇閘極之閘極絕緣體於該等柱部之一第二選 數目的側壁； ' 沉積一層之閘極材料於該複數個柱部與插入溝部之 上；及 遮罩及異向性钱刻該層之閘極材料，以形成一控制閘 極於該第-與第二選擇數目的側壁之閘極絕緣體材料上. 其中，形成於該關聯的插入溝部之底部的一或多個源 極/汲極區域具有延伸超過每個溝部之相對侧壁的第一= 第二邊緣； .1278988 其中，該NROM NAND架構記传 P共，i i π A w體早元串列係形成於一 P井其由形成於NAND架構記憶體 伸至基板的隔離區域所界定。早0列之任-側而延 70.如申請專利範圍第69項之方法更包含. 擴散-摻雜材料至各個溝部之底部與各：柱 部’以形成該-或多個選擇閘極與複數個咖記憶 元之源極區域與沒極區域。 十一、圖式： 如次頁

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一個單元尺寸

712 寫入/寫入，線 706 "^726 寫入/寫入線選擇/讀取 位元辐740' 702 7(\| ,702 726 選擇/讀取 740 710 710 寫入/寫入線 706 702 726 726 726 741 V基板 726 721