KR20070015525A - Nrom 메모리 셀 구조물 및 그 형성 방법과, nand아키텍쳐 nrom 메모리 셀 스트링 및 그 형성 방법 - Google Patents
Nrom 메모리 셀 구조물 및 그 형성 방법과, nand아키텍쳐 nrom 메모리 셀 스트링 및 그 형성 방법 Download PDFInfo
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Abstract
Description
Claims (71)
- 메모리 디바이스로서,복수의 필러들(pillars) 및 사이에 있는 관련 트렌치들(associated intervening trenches)을 갖는 기판 상에 형성된 NOR 아키텍처 NROM 메모리 어레이와;복수의 메모리 셀 구조들을 포함하고,각각의 메모리 셀 구조는,트렌치의 제1 측벽 상에 수직으로 형성되어 있는 NROM 메모리 셀과,상기 트렌치의 제2 측벽 상에 형성되어 있고, 상기 트렌치의 저부(bottom)에 형성된 제1 소스/드레인 영역에 의해 상기 NROM 메모리 셀에 연결되어 있는 선택 게이트를 포함하는 메모리 디바이스.
- 제1항에 있어서,복수의 워드 라인들 - 각각의 워드 라인은 상기 복수의 메모리 셀 구조들의 상기 NROM 메모리 셀들의 하나 이상의 제어 게이트들에 연결됨 - 과;복수의 선택 라인들 - 각각의 선택 라인은 상기 복수의 메모리 셀 구조들의 상기 선택 게이트들의 하나 이상의 제어 게이트들에 연결됨 - 과;상기 복수의 메모리 셀 구조들의 상기 복수의 필러들의 상부에 형성된 하나 이상의 선택 게이트 드레인 영역들에 연결되어 있는 적어도 하나의 제1 비트라인과;상기 복수의 메모리 셀 구조들의 상기 복수의 필러들의 상부에 형성된 하나 이상의 제2 소스/드레인 영역들에 연결되어 있는 적어도 하나의 제2 비트라인을 더 포함하는 메모리 디바이스.
- 제2항에 있어서, 상기 복수의 메모리 셀 구조들은 각각의 트렌치가 하나의 셀 구조를 포함하도록 행들과 열들(rows and columns)로 형성되고 각각의 행의 각각의 메모리 셀 구조들의 상기 NROM 메모리 셀 및 선택 게이트는 교대(alternating) 패턴으로 배열되어, 상기 행의 각각의 필러가 대향하는(opposing) 측벽들 상에 형성된 2개의 선택 게이트들 또는 2개의 NROM 메모리 셀들을 갖는 메모리 디바이스.
- NROM 메모리 셀 구조로서,그들 사이에 트렌치를 정의하는 2개의 융기된 영역들(raised areas)을 포함하는 기판과;상기 트렌치의 제1 측벽 상에 수직으로 형성되어 있는 NROM 메모리 셀과;상기 트렌치의 제2 측벽 상에 수직으로 형성되어 있는 선택 게이트 메모리 셀을 포함하고,상기 NROM 메모리 셀은 상기 트렌치의 저부에 있는 소스/드레인 영역들에 의해 상기 선택 게이트에 연결되어 있는 NROM 메모리 셀 구조.
- 제4항에 있어서, 상기 융기된 영역들은 필러들인 NROM 메모리 셀 구조.
- 제4항에 있어서,상기 NROM 메모리 셀 구조의 상기 NROM 메모리 셀의 제어 게이트에 연결되어 있는 워드 라인과;상기 NROM 메모리 셀 구조의 상기 선택 게이트의 제어 게이트에 연결되어 있는 선택 라인과;상기 선택 게이트의 드레인에 연결되어 있는 제1 비트라인과;상기 NROM 메모리 셀 구조의 소스/드레인에 연결되어 있는 제2 비트라인을 더 포함하는 NROM 메모리 셀 구조.
- NROM 메모리 어레이로서,복수의 필러들 및 사이에 있는 관련 트렌치들을 포함하는 기판과;복수의 메모리 셀 구조들을 포함하고,각각의 메모리 셀 구조는,트렌치의 제1 측벽 상에 수직으로 형성되어 있는 NROM 메모리 셀과,상기 트렌치의 제2 측벽 상에 형성되어 있고, 상기 트렌치의 저부에 형성된 소스/드레인 영역에 의해 상기 NROM 메모리 셀에 연결되어 있는 선택 게이트를 포함하는 NROM 메모리 어레이.
- 제7항에 있어서,복수의 워드 라인들 - 각각의 워드 라인은 상기 복수의 NROM 메모리 셀 구조들의 상기 NROM 메모리 셀들의 하나 이상의 제어 게이트들에 연결됨 - 과;복수의 선택 라인들 - 각각의 선택 라인은 상기 복수의 NROM 메모리 셀 구조들의 상기 선택 게이트들의 하나 이상의 제어 게이트들에 연결됨 - 과;상기 복수의 NROM 메모리 셀 구조들의 상기 복수의 필러들의 상부에 형성된 하나 이상의 선택 게이트 드레인 영역들에 연결되어 있는 적어도 하나의 제1 비트라인과;상기 복수의 NROM 메모리 셀 구조들의 상기 복수의 필러들의 상부에 형성된 하나 이상의 NROM 메모리 셀 소스/드레인 영역들에 연결되어 있는 적어도 하나의 제2 비트라인을 더 포함하는 NROM 메모리 어레이.
- 제8항에 있어서, 상기 복수의 NROM 메모리 셀 구조들은 각각의 트렌치가 하나의 NROM 메모리 셀 구조를 포함하도록 행들과 열들로 형성되고 각각의 행의 각각의 NROM 메모리 셀 구조의 상기 NROM 메모리 셀 및 선택 게이트는 교대 패턴으로 배열되어, 상기 행의 각각의 필러가 대향하는 측벽들 상에 형성된 2개의 선택 게이트들 또는 2개의 NROM 메모리 셀들을 갖는 NROM 메모리 어레이.
- 제7항에 있어서, 상기 복수의 NROM 메모리 셀 구조들은 행들과 열들로 형성되고 NROM 메모리 셀 구조들의 인접한 행들 사이에 분리 영역(isolation region)이 형성되어 있는 NROM 메모리 어레이.
- 제10항에 있어서, 상기 분리 영역은 산화물 절연체인 NROM 메모리 어레이.
- 제7항에 있어서, 상기 복수의 NROM 메모리 셀 구조들은 행들과 열들로 형성되고 NROM 메모리 셀 구조들의 각각의 행은 상기 기판 상에 형성된 별도의 P-웰 분리 영역 상에 형성되어 있는 NROM 메모리 어레이.
- 메모리 디바이스로서,복수의 필러들 및 사이에 있는 관련 트렌치들을 갖는 기판 상에 형성된 NOR 아키텍처 NROM 메모리 어레이와;복수의 NROM 메모리 셀 구조들 - 각각의 메모리 셀 구조는,트렌치의 제1 측벽 상에 수직으로 형성되어 있는 NROM 메모리 셀과,상기 트렌치의 제2 측벽 상에 형성되어 있고, 상기 트렌치의 저부에 형성된 소스/드레인 영역에 의해 상기 NROM 메모리 셀에 연결되어 있는 선택 게이트를 포함함 - 과;제어 회로와;행 디코더(row decoder)와;복수의 워드 라인들 - 각각의 워드 라인은 상기 복수의 NROM 메모리 셀 구조들의 상기 NROM 메모리 셀들의 하나 이상의 제어 게이트들에 연결됨 - 과;복수의 선택 라인들 - 각각의 선택 라인은 상기 복수의 NROM 메모리 셀 구조들의 상기 선택 게이트들의 하나 이상의 제어 게이트들에 연결됨 - 과;상기 복수의 NROM 메모리 셀 구조들의 상기 복수의 필러들의 상부에 형성된 하나 이상의 선택 게이트 드레인 영역들에 연결되어 있는 적어도 하나의 제1 비트/데이터 라인과;상기 복수의 NROM 메모리 셀 구조들의 상기 복수의 필러들의 상부에 형성된 하나 이상의 NROM 메모리 셀 소스/드레인 영역들에 연결되어 있는 적어도 하나의 제2 비트/데이터 라인을 포함하는 메모리 디바이스.
- 시스템으로서,적어도 하나의 메모리 디바이스에 연결된 프로세서를 포함하며,상기 적어도 하나의 메모리 디바이스는,복수의 필러들 및 사이에 있는 관련 트렌치들을 갖는 기판 상에 형성된 NOR 아키텍처 NROM 메모리 어레이와;복수의 NROM 메모리 셀 구조들을 포함하고, 각각의 NROM 메모리 셀 구조는,트렌치의 제1 측벽 상에 수직으로 형성되어 있는 NROM 메모리 셀과,상기 트렌치의 제2 측벽 상에 형성되어 있고, 상기 트렌치의 저부에 형성된 소스/드레인 영역에 의해 상기 NROM 메모리 셀에 연결되어 있는 선택 게이트를 포함하는 시스템.
- NROM 메모리 셀 구조를 형성하는 방법으로서,기판 상에 2개의 융기된 영역들을 형성하는 단계 - 상기 융기된 영역들은 사이에 있는 관련 트렌치를 정의함 - 와;상기 트렌치의 제1 측벽 상에 NROM 메모리 셀을 형성하는 단계와;상기 트렌치의 제2 측벽 상에 선택 게이트를 형성하는 단계와;상기 사이에 있는 관련 트렌치의 저부에 소스/드레인 영역을 형성하는 단계를 포함하는 NROM 메모리 셀 구조 형성 방법.
- 제15항에 있어서, 기판 상에 2개의 융기된 영역들을 형성하는 단계는, 상기 기판 내에 트렌치를 에칭하는 단계를 더 포함하는 NROM 메모리 셀 구조 형성 방법.
- 제15항에 있어서, 기판 상에 2개의 융기된 영역들을 형성하는 단계는, 상기 기판 상에 2개의 필러들을 형성하는 단계를 더 포함하는 NROM 메모리 셀 구조 형성 방법.
- 제17항에 있어서, 기판 상에 2개의 필러들을 형성하는 단계는, 상기 기판 상에 부가적인 기판 재료를 퇴적(deposit)시켜 상기 2개의 필러들을 형성하는 단계를 더 포함하는 NROM 메모리 셀 구조 형성 방법.
- 제15항에 있어서, 상기 사이에 있는 관련 트렌치의 저부에 소스/드레인 영역을 형성하는 단계는, 상기 NROM 메모리 셀 및 선택 게이트의 형성 전과 상기 NROM 메모리 셀 및 선택 게이트의 형성 후 중 하나에서 상기 2개의 융기된 영역들의 상부에 및 상기 사이에 있는 관련 트렌치의 저부에 소스/드레인 영역들을 형성하는 단계를 더 포함하는 NROM 메모리 셀 구조 형성 방법.
- 제15항에 있어서, 상기 기판은 P-도핑된 것인 NROM 메모리 셀 구조 형성 방법.
- 제15항에 있어서, 상기 트렌치의 제1 측벽 상에 NROM 메모리 셀을 형성하고 상기 트렌치의 제2 측벽 상에 선택 게이트를 형성하는 단계는, 상기 제1 측벽의 표면 상에 NROM 트랜지스터 게이트-절연체 스택을 형성하고 상기 제2 측벽의 표면 상에 선택 게이트 트랜지스터 게이트-절연체 스택을 형성하는 단계를 더 포함하는 NROM 메모리 셀 구조 형성 방법.
- 제21항에 있어서, 상기 제1 측벽의 표면 상에 NROM 트랜지스터 게이트-절연체 스택을 형성하고 상기 제2 측벽의 표면 상에 선택 게이트 트랜지스터 게이트-절연체 스택을 형성하는 단계는, 상기 제1 측벽의 표면 상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑(trapping) 층을 형성하고, 상기 트래핑 층 위에 게이트간 절연체로서 제1 절연체를 형성하고, 상기 제1 절연체 위에 제1 제어 게이트를 형성하고, 상기 제2 측벽의 표면 상에, 제2 절연체를 형성하고, 상기 제2 절연체 위에 제2 제어 게이트를 형성하는 단계를 더 포함하는 NROM 메모리 셀 구조 형성 방법.
- 제21항에 있어서, 상기 제1 측벽의 표면 상에 NROM 트랜지스터 게이트-절연체 스택을 형성하는 단계는, 산화물-질화물-산화물(ONO)과, 산화물-질화물-알루미늄 산화물과, 산화물-알루미늄 산화물-산화물과, 산화물-실리콘 옥시탄화물(oxycarbide)-산화물과, 산화물-Ti, Ta, Hf, Zr, 또는 La의 산화물, 및 산화물의 합성 층들과, 산화물-Si, N, Al, Ti, Ta, Hf, Zr, 및 La의 비화학량적(non-stoichiometric) 산화물, 및 산화물의 합성 층들과, 산화물-어닐링되지 않은 습식 산화물(wet oxide not annealed), 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한(silicon rich) 산화물, 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한 알루미늄 산화물, 및 산화물의 합성 층들과, 산화물-실리콘 탄화물 나노입자들을 함유한 실리콘 산화물, 및 산화물의 합성 층들 중 하나의 NROM 트랜지스터 게 이트-절연체 스택을 형성하는 단계를 더 포함하는 NROM 메모리 셀 구조 형성 방법.
- 제22항에 있어서, 상기 제1 측벽의 표면 상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑 층을 형성하고, 상기 트래핑 층 위에 게이트간 절연체로서 제1 절연체를 형성하고, 상기 제1 절연체 위에 제1 제어 게이트를 형성하고, 상기 제2 측벽의 표면 상에 제2 절연체를 형성하고, 상기 제2 절연체 위에 제2 제어 게이트를 형성하는 단계는, 먼저 상기 제1 측벽의 표면 상에 터널 절연체를 형성하고 상기 터널 절연체 상에 트래핑 층을 형성한 다음, 상기 트래핑 층 위에 및 상기 제2 측벽의 표면 상에 상기 제1 및 제2 절연체들을 형성하고, 상기 제1 및 제2 절연체들 위에 상기 제1 및 제2 제어 게이트들을 형성하는 단계를 더 포함하고, 각각의 층은 상기 2개의 융기된 영역들 및 트렌치 위에 퇴적되어, 마스킹되고, 지향성 에칭(directionally etched)되는 NROM 메모리 셀 구조 형성 방법.
- 부유 게이트 메모리 어레이를 형성하는 방법으로서,기판 상에, 마스킹 재료의 층을 퇴적시키고, 상기 마스킹 재료를 패터닝하고, 상기 기판을 이방성 에칭함으로써, 복수의 필러들 및 사이에 있는 관련 트렌치들을 형성하는 단계와;복수의 NROM 메모리 셀 구조들을 형성하는 단계 - 각각의 NROM 메모리 셀 구조는 트래핑 층 및 연결된 선택 게이트를 가짐 -를 포함하고, 각각의 NROM 메모리 셀 구조는,2개의 필러들 및 사이에 있는 트렌치 위에 터널 절연체 재료의 층을 퇴적시키는 단계와;상기 터널 절연체 재료의 층을 마스킹하고 이방성 에칭하여 상기 트렌치의 제1 측벽 상에 NROM 메모리 셀의 터널 절연체를 형성하는 단계와;상기 2개의 필러들 및 사이에 있는 트렌치 위에 트래핑 층 재료의 층을 퇴적시키는 단계와;상기 트래핑 층 재료의 층을 마스킹하고 이방성 에칭하여 상기 트렌치의 상기 제1 측벽 상의 상기 터널 절연체 상에 트래핑 층을 형성하는 단계와;상기 2개의 필러들 및 사이에 있는 트렌치 위에 게이트 절연체 재료의 층을 퇴적시키는 단계와;상기 게이트 절연체 재료의 층을 마스킹하고 이방성 에칭하여 상기 제1 측벽 상의 상기 트래핑 층 상에 제1 게이트 절연체를 형성하고 상기 트렌치의 제2 측벽 상에 선택 게이트의 제2 게이트 절연체를 형성하는 단계와;상기 2개의 필러들 및 사이에 있는 트렌치 위에 게이트 재료의 층을 퇴적시키는 단계와;상기 게이트 재료의 층을 마스킹하고 이방성 에칭하여 상기 트렌치의 상기 제1 및 제2 측벽들 상의 상기 제1 및 제2 게이트 절연체들 상에 제1 및 제2 제어 게이트들을 형성하는 단계와;상기 트렌치의 저부 및 상기 2개의 필러들의 상부들 내로 도펀트(dopant) 재료를 확산시켜 상기 선택 게이트 및 상기 NROM 메모리 셀의 소스/드레인 영역들을 형성하는 단계에 의해 형성되는 부유 게이트 메모리 어레이 형성 방법.
- 제25항에 있어서,상기 복수의 NROM 메모리 셀 구조들을 행들(rows)로 형성하는 단계와;NROM 메모리 셀 구조들의 인접한 행들 사이에 산화물 절연체를 퇴적시킴으로써 그 인접한 행들 사이에 분리 영역을 형성하는 단계를 더 포함하는 부유 게이트 메모리 어레이 형성 방법.
- NROM 메모리 어레이를 형성하는 방법으로서,기판 상에 복수의 필러들 및 사이에 있는 관련 트렌치들을 형성하는 단계와;복수의 NROM 메모리 셀 구조들을 형성하는 단계를 포함하고,각각의 NROM 메모리 셀 구조는,트렌치의 제1 측벽 상에 NROM 메모리 셀을 형성하는 단계와;상기 트렌치의 제2 측벽 상에 선택 게이트를 형성하는 단계와;상기 트렌치의 저부에 소스/드레인 영역을 형성하는 단계에 의해 형성되는 NROM 메모리 어레이 형성 방법.
- 제27항에 있어서, 상기 기판은 P-도핑된 것인 NROM 메모리 어레이 형성 방 법.
- 제27항에 있어서,상기 복수의 NROM 메모리 셀 구조들을 행들로 형성하는 단계와;NROM 메모리 셀 구조들의 각각의 행 아래에 P-웰 분리 영역을 형성하는 단계를 더 포함하는 NROM 메모리 어레이 형성 방법.
- 제27항에 있어서,상기 복수의 NROM 메모리 셀 구조들을 행들로 형성하는 단계와;NROM 메모리 셀 구조들의 인접한 행들 사이에 분리 영역을 형성하는 단계를 더 포함하는 NROM 메모리 어레이 형성 방법.
- 제30항에 있어서, 수직형 NOR 아키텍처 NROM 메모리 셀 구조들의 인접한 행들 사이에 분리 영역을 형성하는 단계는 산화물 절연체의 분리 영역을 형성하는 단계를 더 포함하는 NROM 메모리 어레이 형성 방법.
- 제30항에 있어서,NROM 메모리 셀 구조들의 인접한 행들 사이의 상기 분리 영역을 가로질러 복수의 워드 라인들을 형성하는 단계를 더 포함하고, 각각의 워드 라인은 NROM 메모리 셀 구조들의 각각의 행의 단일 NROM 메모리 셀의 제어 게이트에 연결되는 NROM 메모리 어레이 형성 방법.
- 제30항에 있어서,NROM 메모리 셀 구조들의 인접한 행들 사이의 상기 분리 영역을 가로질러 복수의 선택 라인들을 형성하는 단계를 더 포함하고, 각각의 선택 라인은 NROM 메모리 셀 구조들의 각각의 행의 단일 선택 게이트의 제어 게이트에 연결되는 NROM 메모리 어레이 형성 방법.
- 제27항에 있어서, 상기 트렌치의 제1 측벽 상에 NROM 메모리 셀을 형성하고 상기 트렌치의 제2 측벽 상에 선택 게이트를 형성하는 단계는, 상기 제1 측벽의 표면 상에 NROM 트랜지스터 게이트-절연체 스택을 형성하고 상기 제2 측벽의 표면 상에 선택 게이트 트랜지스터 게이트-절연체 스택을 형성하는 단계를 더 포함하는 NROM 메모리 어레이 형성 방법.
- 제34항에 있어서, 상기 제1 측벽의 표면 상에 NROM 트랜지스터 게이트-절연체 스택을 형성하는 단계는, 산화물-질화물-산화물(ONO)과, 산화물-질화물-알루미늄 산화물과, 산화물-알루미늄 산화물-산화물과, 산화물-실리콘 옥시탄화물-산화물과, 산화물-Ti, Ta, Hf, Zr, 또는 La의 산화물, 및 산화물의 합성 층들과, 산화물-Si, N, Al, Ti, Ta, Hf, Zr, 및 La의 비화학량적 산화물, 및 산화물의 합성 층들과, 산화물-어닐링되지 않은 습식 산화물(wet oxide not annealed), 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한(silicon rich) 산화물, 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한 알루미늄 산화물, 및 산화물의 합성 층들과, 산화물-실리콘 탄화물 나노입자들을 함유한 실리콘 산화물, 및 산화물의 합성 층들 중 하나의 NROM 트랜지스터 게이트-절연체 스택을 형성하는 단계를 더 포함하는 NROM 메모리 어레이 형성 방법.
- 제34항에 있어서, 상기 제1 측벽의 표면 상에 NROM 트랜지스터 게이트-절연체 스택을 형성하고 상기 제2 측벽의 표면 상에 선택 게이트 트랜지스터 게이트-절연체 스택을 형성하는 단계는, 상기 제1 측벽의 표면 상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑 층을 형성하고, 상기 트래핑 층 위에 게이트간 절연체로서 제1 절연체를 형성하고, 상기 제1 절연체 위에 제1 제어 게이트를 형성하고, 상기 제2 측벽의 표면 상에 제2 절연체를 형성하고, 상기 제2 절연체 위에 제2 제어 게이트를 형성하는 단계를 더 포함하는 NROM 메모리 어레이 형성 방법.
- 제36항에 있어서, 상기 제1 측벽의 표면 상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑 층을 형성하고, 상기 트래핑 층 위에 게이트간 절연체로서 제1 절연체를 형성하고, 상기 제1 절연체 위에 제1 제어 게이트를 형성하고, 상기 제2 측벽의 표면 상에 제2 절연체를 형성하고, 상기 제2 절연체 위에 제2 제어 게이트를 형성하는 단계는, 먼저 상기 제1 측벽의 표면 상에 터널 절연체를 형성하고 상기 터널 절연체 상에 트래핑 층을 형성한 다음, 상기 트래핑 층 위에 및 상기 제2 측벽의 표면 상에 상기 제1 및 제2 절연체들을 형성하고, 상기 제1 및 제2 절연체들 위에 상기 제1 및 제2 제어 게이트들을 형성하는 단계를 더 포함하고, 각각의 층은 상기 트렌치 위에 퇴적되고, 결합된 층들에서 마스킹되고, 지향성 에칭되어 상기 NROM 및 선택 게이트 게이트-절연체 스택들을 생성하는 NROM 메모리 어레이 형성 방법.
- 제27항에 있어서,상기 복수의 NROM 메모리 셀 구조들의 상기 복수의 필러들의 상부에 형성된 하나 이상의 선택 게이트 드레인 영역들에 연결되는 적어도 하나의 제1 비트/데이터 라인을 형성하는 단계와;상기 복수의 NROM 메모리 셀 구조들의 상기 복수의 필러들의 상부에 형성된 하나 이상의 NROM 메모리 셀 소스/드레인 영역들에 연결되는 적어도 하나의 제2 비트/데이터 라인을 형성하는 단계를 더 포함하는 NROM 메모리 어레이 형성 방법.
- 제27항에 있어서, 복수의 NROM 메모리 셀 구조들을 형성하는 단계는 복수의 NROM 메모리 셀 구조들을 형성하는 단계를 더 포함하고, 상기 복수의 메모리 셀 구조들은 행들로 형성되고, 각각의 행의 각각의 NROM 메모리 셀 구조의 상기 NROM 메모리 셀 및 선택 게이트는 교대 패턴으로 배열되어, 상기 행의 각각의 필러가 그것의 측벽들 상에 형성된 2개의 선택 게이트들 또는 2개의 NROM 메모리 셀들을 갖는 NROM 메모리 어레이 형성 방법.
- NROM EEPROM 메모리 디바이스를 형성하는 방법으로서,기판 상에 복수의 필러들 및 사이에 있는 관련 트렌치들을 형성하는 단계와;각각의 트렌치의 제1 측벽 상에 복수의 NROM 메모리 셀들을 형성하는 단계와;각각의 트렌치의 제2 측벽 상에 복수의 선택 게이트들을 형성하는 단계와;상기 복수의 필러들의 상부에 및 상기 사이에 있는 관련 트렌치들의 저부에 하나 이상의 소스/드레인 영역들을 형성하는 단계를 포함하는 NROM EEPROM 메모리 디바이스 형성 방법.
- NAND 아키텍처 NROM 메모리 셀 스트링으로서,그들 사이에 트렌치들을 정의하는 하나 이상의 융기된 영역들을 포함하는 기판과;상기 트렌치들의 측벽들 상에 수직으로 형성되어 있는 복수의 NROM 메모리 셀들을 포함하고,상기 복수의 NROM 메모리 셀들은 상기 하나 이상의 융기된 영역들의 상부에 및 상기 하나 이상의 트렌치들의 저부에 형성된 소스/드레인 영역들에 의해 직렬 스트링으로 연결되어 있고,상기 스트링의 제1 NROM 메모리 셀이 제1 선택 게이트에 연결되어 있는 NAND 아키텍처 NROM 메모리 셀 스트링.
- 제41항에 있어서, 상기 스트링의 마지막 NROM 메모리 셀이 제2 선택 게이트에 연결되어 있는 NROM 메모리 셀 스트링.
- 제41항에 있어서, 상기 융기된 영역들은 필러들인 NROM 메모리 셀 스트링.
- 제42항에 있어서,복수의 워드 라인들 - 각각의 워드 라인은 상기 스트링의 NROM 메모리 셀의 제어 게이트에 연결됨 - 과;하나 이상의 선택 라인들 - 각각의 선택 라인은 상기 스트링의 선택 게이트의 제어 게이트에 연결됨 - 과;상기 제1 선택 게이트의 소스/드레인에 연결되어 있는 제1 비트라인과;상기 스트링의 제2 선택 게이트의 소스/드레인에 연결되어 있는 제2 비트라인을 더 포함하는 NROM 메모리 셀 스트링.
- 메모리 어레이로서,복수의 필러들 및 사이에 있는 관련 트렌치들을 포함하는 기판과;상기 복수의 필러들 및 트렌치들의 측벽들 상에 수직으로 형성되어 있는 복수의 NROM 메모리 셀들을 포함하고,상기 복수의 NROM 메모리 셀들은 상기 복수의 필러들의 상부에 및 상기 관련 트렌치들의 저부에 형성된 소스/드레인 영역들에 의해 복수의 NAND 아키텍처 메모리 스트링들로 연결되어 있고,각각의 NAND 아키텍처 메모리 스트링의 제1 NROM 메모리 셀은 제1 수직형 선택 게이트에 연결되고 각각의 NAND 아키텍처 메모리 스트링의 마지막 NROM 메모리 셀은 제2 수직형 선택 게이트에 연결되어 있는 메모리 어레이.
- 제45항에 있어서,복수의 워드 라인들 - 각각의 워드 라인은 하나 이상의 NROM 메모리 셀들의 하나 이상의 제어 게이트들에 연결되고, 상기 하나 이상의 NROM 메모리 셀들의 각각은 상이한 메모리 스트링으로부터의 것임 - 과;복수의 선택 라인들 - 각각의 선택 라인은 하나 이상의 선택 게이트들에 연결됨 - 과;각각의 메모리 스트링의 제1 선택 게이트의 소스/드레인에 연결되어 있는 적어도 하나의 제1 비트라인과;각각의 메모리 스트링의 제2 선택 게이트의 소스/드레인에 연결되어 있는 적어도 하나의 제2 비트라인을 더 포함하는 메모리 어레이.
- 제45항에 있어서, 인접한 메모리 스트링들 사이에 분리 영역이 형성되어 있는 메모리 어레이.
- 메모리 디바이스로서,복수의 필러들 및 사이에 있는 관련 트렌치들을 갖는 기판 상에 형성된 메모리 어레이와;상기 복수의 필러들 및 트렌치들의 측벽들 상에 수직으로 형성되어 있는 복수의 NROM 메모리 셀들을 포함하고,상기 복수의 NROM 메모리 셀들은 상기 복수의 필러들의 상부에 및 상기 관련 트렌치들의 저부에 형성된 소스/드레인 영역들에 의해 복수의 NAND 아키텍처 메모리 스트링들로 연결되어 있고,각각의 스트링의 제1 NROM 메모리 셀은 제1 선택 게이트에 연결되고 각각의 스트링의 마지막 NROM 메모리 셀은 제2 선택 게이트에 연결되어 있는 메모리 디바이스.
- 제48항에 있어서,복수의 워드 라인들 - 각각의 워드 라인은 하나 이상의 NROM 메모리 셀들의 하나 이상의 제어 게이트들에 연결되고, 상기 하나 이상의 NROM 메모리 셀들의 각각은 상이한 스트링으로부터의 것임 - 과;복수의 선택 라인들 - 각각의 선택 라인은 하나 이상의 선택 게이트들에 연결됨 - 과;각각의 스트링의 제1 선택 게이트의 소스/드레인에 연결되어 있는 적어도 하나의 제1 비트/데이터 라인과;각각의 스트링의 제2 선택 게이트의 소스/드레인에 연결되어 있는 적어도 하나의 제2 비트/데이터 라인을 더 포함하는 메모리 디바이스.
- 메모리 디바이스로서,복수의 필러들 및 사이에 있는 관련 트렌치들을 갖는 기판 상에 형성된 NAND 아키텍처 메모리 어레이와;상기 복수의 필러들 및 트렌치들의 측벽들 상에 수직으로 형성되어 있는 복수의 NROM 메모리 셀들 - 상기 복수의 NROM 메모리 셀들은 상기 복수의 필러들의 상부에 및 상기 관련 트렌치들의 저부에 형성된 소스/드레인 영역들에 의해 복수의 NAND 아키텍처 메모리 스트링들로 연결되고, 각각의 스트링의 제1 NROM 메모리 셀은 제1 수직형 선택 게이트에 연결되고 각각의 스트링의 마지막 NROM 메모리 셀은 제2 수직형 선택 게이트에 연결됨 - 과;제어 회로와;행 디코더와;상기 행 디코더에 연결된 복수의 워드 라인들 - 각각의 워드 라인은 하나 이상의 NROM 메모리 셀들의 하나 이상의 제어 게이트들에 연결되고, 상기 하나 이상의 NROM 메모리 셀들의 각각은 상이한 스트링으로부터의 것임 - 과;복수의 선택 라인들 - 각각의 선택 라인은 하나 이상의 선택 게이트들에 연결됨 - 과;각각의 스트링의 제1 선택 게이트의 소스/드레인에 연결되어 있는 적어도 하나의 제1 비트라인과;각각의 스트링의 제2 선택 게이트의 소스/드레인에 연결되어 있는 적어도 하나의 제2 비트라인을 포함하는 메모리 디바이스.
- 시스템으로서,적어도 하나의 메모리 디바이스에 연결된 프로세서를 포함하며,상기 적어도 하나의 메모리 디바이스는,복수의 필러들 및 사이에 있는 관련 트렌치들을 갖는 기판 상에 형성된 메모리 어레이와;상기 복수의 필러들 및 트렌치들의 측벽들 상에 수직으로 형성되어 있는 복수의 NROM 메모리 셀들을 포함하고,상기 복수의 NROM 메모리 셀들은 상기 복수의 필러들의 상부에 및 상기 관련 트렌치들의 저부에 형성된 소스/드레인 영역들에 의해 복수의 NAND 아키텍처 메모리 스트링들로 연결되어 있고,각각의 스트링의 제1 NROM 메모리 셀은 제1 수직형 선택 게이트에 연결되고 각각의 스트링의 마지막 NROM 메모리 셀은 제2 수직형 선택 게이트에 연결되어 있는 시스템.
- 메모리 디바이스로서,행들과 열들로 배열되고 복수의 NAND 메모리 스트링들로 연결된 복수의 NROM 메모리 셀들을 갖는 기판 상에 형성된 메모리 어레이 - 상기 NROM 메모리 셀들은 상기 기판 상에 형성된 복수의 필러들 및 관련 트렌치들의 측벽들 상에 수직으로 형성되어 있고, 상기 복수의 NROM 메모리 셀들은 상기 복수의 필러들의 상부에 및 상기 관련 트렌치들의 저부에 형성된 소스/드레인 영역들에 의해 복수의 NAND 아키텍처 메모리 스트링들로 연결되고, 각각의 스트링의 제1 NROM 메모리 셀은 제1 수직형 선택 게이트에 연결되고 각각의 스트링의 마지막 NROM 메모리 셀은 제2 수직형 선택 게이트에 연결됨 - 와;복수의 워드 라인들 - 각각의 워드 라인은 상기 NROM 메모리 셀들의 행의 하나 이상의 게이트들에 연결됨 - 과;복수의 선택 라인들 - 각각의 선택 라인은 하나 이상의 선택 게이트들에 연결됨 - 과;각각의 스트링의 제1 선택 게이트의 소스/드레인에 연결되어 있는 적어도 하나의 제1 비트라인과;각각의 스트링의 제2 선택 게이트의 소스/드레인에 연결되어 있는 적어도 하나의 제2 비트라인을 포함하는 메모리 디바이스.
- NAND 아키텍처 메모리 셀 스트링을 형성하는 방법으로서,기판 상에 하나 이상의 융기된 영역들을 형성하는 단계 - 상기 융기된 영역들은 사이에 있는 관련 트렌치들을 정의함 - 와;상기 하나 이상의 융기된 영역들의 측벽들 상에 복수의 NROM 메모리 셀들을 형성하는 단계와;상기 하나 이상의 융기된 영역들의 상부에 및 상기 하나 이상의 사이에 있는 관련 트렌치들의 저부에 하나 이상의 소스/드레인 영역들을 형성하는 단계와;상기 스트링의 제1 NROM 메모리 셀에 연결된 제1 수직형 선택 게이트 및 상기 스트링의 마지막 NROM 메모리 셀에 연결된 제2 수직형 선택 게이트를 형성하는 단계를 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
- 제53항에 있어서, 기판 상에 하나 이상의 융기된 영역들을 형성하는 단계는, 상기 기판 내에 트렌치를 에칭하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
- 제53항에 있어서, 기판 상에 하나 이상의 융기된 영역들을 형성하는 단계는, 상기 기판 상에 하나 이상의 필러들을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
- 제55항에 있어서, 기판 상에 하나 이상의 융기된 영역들을 형성하는 단계는, 상기 기판 상에 부가적인 기판 재료를 퇴적시켜 상기 하나 이상의 필러들을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
- 제53항에 있어서, 상기 하나 이상의 융기된 영역들의 상부에 및 상기 하나 이상의 사이에 있는 관련 트렌치들의 저부에 하나 이상의 소스/드레인 영역을 형성하는 단계는, 상기 복수의 NROM 메모리 셀들의 형성 전과 상기 복수의 NROM 메모리 셀들의 형성 후 중 하나에서 상기 하나 이상의 융기된 영역들의 상부에 및 상기 하나 이상의 사이에 있는 관련 트렌치들의 저부에 하나 이상의 소스/드레인 영역들을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
- 제53항에 있어서, 상기 하나 이상의 융기된 영역들의 측벽들 상에 복수의 NROM 메모리 셀들을 형성하고 상기 NAND 아키텍처 메모리 스트링의 제1 NROM 메모리 셀에 연결된 제1 수직형 선택 게이트 및 상기 NAND 아키텍처 메모리 스트링의 마지막 NROM 메모리 셀에 연결된 제2 수직형 선택 게이트를 형성하는 단계는, 제1 복수의 선택된 측벽들의 표면 상에 NROM 게이트-절연체 스택을 형성하고 제2 복수의 선택된 측벽들의 표면 상에 제1 및 제2 선택 게이트 게이트-절연체 스택을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
- 제58항에 있어서, 상기 제1 복수의 선택된 측벽들의 표면 상에 NROM 게이트-절연체 스택을 형성하는 단계는, 산화물-질화물-산화물(ONO)과, 산화물-질화물-알루미늄 산화물과, 산화물-알루미늄 산화물-산화물과, 산화물-실리콘 옥시탄화물-산화물과, 산화물-Ti, Ta, Hf, Zr, 또는 La의 산화물, 및 산화물의 합성 층들과, 산화물-Si, N, Al, Ti, Ta, Hf, Zr, 및 La의 비화학량적 산화물, 및 산화물의 합성 층들과, 산화물-어닐링되지 않은 습식 산화물(wet oxide not annealed), 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한(silicon rich) 산화물, 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한 알루미늄 산화물, 및 산화물의 합성 층들과, 산화물-실리콘 탄화물 나노입자들을 함유한 실리콘 산화물, 및 산화물의 합성 층들 중 하나의 NROM 게이트-절연체 스택을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
- 제58항에 있어서, 제1 복수의 선택된 측벽들의 표면 상에 NROM 게이트-절연체 스택을 형성하고 제2 복수의 선택된 측벽들의 표면 상에 제1 및 제2 수직형 선택 게이트 게이트-절연체 스택을 형성함으로써 상기 하나 이상의 융기된 영역들의 측벽들 상에 복수의 NROM 메모리 셀들을 형성하는 단계는, 상기 제1 복수의 선택된 측벽들의 표면 상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑 층을 형성하고, 상기 트래핑 층 위에 게이트간 절연체로서 제1 절연체를 형성하고, 상기 제1 절연체 위에 제1 제어 게이트를 형성하고, 상기 제2 복수의 선택된 측벽들의 표면 상에 제2 절연체를 형성하고, 상기 제2 절연체 위에 제2 제어 게이트를 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
- 제60항에 있어서, 상기 제1 복수의 선택된 측벽들의 표면 상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑 층을 형성하고, 상기 트래핑 층 위에 게이트간 절연체로서 제1 절연체를 형성하고, 상기 제1 절연체 위에 제1 제어 게이트를 형성하고, 상기 제2 복수의 선택된 측벽들의 표면 상에 제2 절연체를 형성하고, 상기 제2 절연체 위에 제2 제어 게이트를 형성하는 단계는, 먼저 상기 제1 복수의 선택된 측벽들의 표면 상에 터널 절연체를 형성하고 상기 터널 절연체 상에 트래핑 층을 형성한 다음, 상기 제1 복수의 선택된 측벽들의 상기 트래핑 층 위에 및 상기 제2 복수의 선택된 측벽들의 표면 상에 상기 제1 및 제2 절연체들을 형성하고, 상기 제1 및 제2 절연체들 위에 상기 제1 및 제2 제어 게이트들을 형성하는 단계를 더 포함하고, 각각의 층은 상기 2개의 융기된 영역들 및 트렌치 위에 퇴적되어, 마스킹되고, 지향성 에칭되는 NAND 아키텍처 메모리 셀 스트링 형성 방법.
- NAND 아키텍처 메모리 어레이를 형성하는 방법으로서,기판 상에 복수의 필러들 및 사이에 있는 관련 트렌치들을 형성하는 단계와;상기 복수의 필러들의 제1 복수의 선택된 측벽들 상에 복수의 수직형 NROM 메모리 셀들을 형성하는 단계와;상기 복수의 필러들의 제2 복수의 선택된 측벽들 상에 복수의 선택 게이트들을 형성하는 단계와;상기 복수의 필러들의 상부에 및 상기 사이에 있는 관련 트렌치들의 저부에 하나 이상의 소스/드레인 영역들을 형성하여 복수의 NAND 아키텍처 메모리 스트링들을 형성하는 단계를 포함하는 NAND 아키텍처 메모리 어레이 형성 방법.
- 제62항에 있어서,각각의 메모리 스트링 아래에 P-웰 분리 영역을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 어레이 형성 방법.
- 제62항에 있어서,인접한 메모리 스트링들 사이에 분리 영역을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 어레이 형성 방법.
- 제64항에 있어서,인접한 메모리 스트링들 사이의 상기 분리 영역을 가로질러 복수의 워드 라 인들 및 복수의 선택 라인들을 형성하는 단계를 더 포함하고, 각각의 워드 라인은 각각의 메모리 스트링의 단일 NROM 메모리 셀의 제어 게이트에 연결되고 각각의 선택 라인은 각각의 메모리 스트링의 선택 게이트에 연결되는 NAND 아키텍처 메모리 어레이 형성 방법.
- 제62항에 있어서, 상기 제1 복수의 선택된 측벽들 상에 복수의 수직형 NROM 메모리 셀들을 형성하고 상기 제2 복수의 선택된 측벽들 상에 복수의 선택 게이트들을 형성하는 단계는, 상기 제1 복수의 선택된 측벽들의 표면 상에 NROM 게이트-절연체 스택을 형성하고 상기 제2 복수의 선택된 측벽들의 표면 상에 선택 게이트 게이트-절연체 스택을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 어레이 형성 방법.
- 제66항에 있어서, 상기 제1 복수의 선택된 측벽들의 표면 상에 NROM 게이트-절연체 스택을 형성하는 단계는, 산화물-질화물-산화물(ONO)과, 산화물-질화물-알루미늄 산화물과, 산화물-알루미늄 산화물-산화물과, 산화물-실리콘 옥시탄화물-산화물과, 산화물-Ti, Ta, Hf, Zr, 또는 La의 산화물, 및 산화물의 합성 층들과, 산화물-Si, N, Al, Ti, Ta, Hf, Zr, 및 La의 비화학량적 산화물, 및 산화물의 합성 층들과, 산화물-어닐링되지 않은 습식 산화물(wet oxide not annealed), 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한(silicon rich) 산화물, 및 산화물의 합성 층들과, 산화물-실리콘을 많이 함유한 알루미늄 산화물, 및 산화물의 합성 층 들과, 산화물-실리콘 탄화물 나노입자들을 함유한 실리콘 산화물, 및 산화물의 합성 층들 중 하나의 NROM 게이트-절연체 스택을 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 어레이 형성 방법.
- 제66항에 있어서, 상기 제1 복수의 선택된 측벽들의 표면 상에 NROM 게이트-절연체 스택을 형성하고 상기 제2 복수의 선택된 측벽들의 표면 상에 선택 게이트 게이트-절연체 스택을 형성하는 단계는, 상기 제1 복수의 선택된 측벽들의 표면 상에 터널 절연체를 형성하고, 상기 터널 절연체 상에 트래핑 층을 형성하고, 상기 트래핑 층 위에 게이트간 절연체를 형성하고, 상기 게이트간 절연체 위에 제어 게이트를 형성하고, 상기 제2 복수의 선택된 측벽들의 표면 상에 절연체를 형성하고, 상기 절연체 위에 제어 게이트를 형성하는 단계를 더 포함하는 NAND 아키텍처 메모리 어레이 형성 방법.
- 메모리 디바이스를 형성하는 방법으로서,기판 상에 복수의 필러들 및 사이에 있는 관련 트렌치들을 형성하는 단계와;상기 복수의 필러들의 제1 복수의 선택된 측벽들 상에 복수의 수직형 NROM 메모리 셀들을 형성하는 단계와;상기 복수의 필러들의 제2 복수의 선택된 측벽들 상에 복수의 선택 게이트들을 형성하는 단계와;상기 복수의 필러들의 상부에 및 상기 사이에 있는 관련 트렌치들의 저부에 하나 이상의 소스/드레인 영역들을 형성하여 복수의 NAND 아키텍처 메모리 스트링들을 형성하는 단계를 포함하는 메모리 디바이스 형성 방법.
- NROM NAND 아키텍처 메모리 셀 스트링을 형성하는 방법으로서,기판 상에, 마스킹 재료의 층을 퇴적시키고, 상기 마스킹 재료를 패터닝하고, 상기 기판을 이방성 에칭함으로써, 복수의 필러들 및 사이에 있는 관련 트렌치들을 형성하는 단계와;복수의 NROM 메모리 셀들 및 하나 이상의 선택 게이트들을 갖는 NAND 아키텍처 NROM 메모리 셀 스트링을 형성하는 단계를 포함하고,상기 스트링은,상기 복수의 필러들 및 사이에 있는 트렌치들 위에 터널 절연체 재료의 층을 퇴적시키는 단계와;상기 터널 절연체 재료의 층을 마스킹하고 이방성 에칭하여 상기 필러들의 제1 선택된 수의 측벽들 상에 NROM 메모리 셀의 터널 절연체를 형성하는 단계와;상기 복수의 필러들 및 사이에 있는 트렌치 위에 트래핑 층 재료의 층을 퇴적시키는 단계와;상기 트래핑 층 재료의 층을 마스킹하고 이방성 에칭하여 상기 제1 선택된 수의 측벽들 상의 상기 터널 절연체 상에 트래핑 층을 형성하는 단계와;상기 복수의 필러들 및 사이에 있는 트렌치 위에 게이트 절연체 재료의 층을 퇴적시키는 단계와;상기 게이트 절연체 재료의 층을 마스킹하고 이방성 에칭하여 상기 제1 선택된 수의 측벽들 상의 상기 NROM 메모리 셀들 상에 게이트 절연체를 형성하고 상기 필러들의 제2 선택된 수의 측벽들 상에 선택 게이트의 게이트 절연체를 형성하는 단계와;상기 복수의 필러들 및 사이에 있는 트렌치들 위에 게이트 재료의 층을 퇴적시키는 단계와;상기 게이트 재료의 층을 마스킹하고 이방성 에칭하여 상기 제1 및 제2 선택된 수의 측벽들 상의 상기 게이트 절연체 재료 상에 제어 게이트를 형성하는 단계에 의해 형성되는 NROM NAND 아키텍처 메모리 셀 스트링 형성 방법.
- 제70항에 있어서,각각의 트렌치의 저부 및 각각의 필러의 상부 내로 도펀트 재료를 확산시켜 상기 하나 이상의 선택 게이트들 및 상기 복수의 NROM 메모리 셀들의 소스 영역들 및 드레인 영역들을 형성하는 단계를 더 포함하는 NROM NAND 아키텍처 메모리 셀 스트링 형성 방법.
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