JP2003332329A - 半導体装置の製造方法およびそのシステム - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリが形成される半導体基板上
に素子分離膜をロコスで形成する場合において、素子分
離膜間の距離、すなわち活性領域の寸法を製造される半
導体基板ごとに一定にさせることが可能な半導体装置製
造システムを得ること。 【解決手段】 半導体基板上に素子分離膜を形成する半
導体装置製造システムにおいて、半導体基板上に素子分
離膜を形成するまでの各処理における予め規定された処
理内容と実際の処理内容とを比較して、製造される半導
体基板ごとに互いに隣接する素子分離膜間の距離が所定
の値となるように前記半導体基板上の表面酸化膜の除去
を行う処理時間を補正し、この補正した処理時間に基づ
いて前記半導体基板の表面酸化膜の除去を行うことを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、さらに詳しくは、フラッシュメモリおよびフラッシ
ュメモリを混載したシステムＬＳＩに代表される半導体
装置の製造方法およびそのシステムに関するものであ
る。

【０００２】

【従来の技術】図２は、例えば特開２００１−３６０１
４号公報に開示された従来のフラッシュメモリやフラッ
シュメモリを混載したシステムＬＳＩなどの半導体装置
における素子分離膜をロコスで形成する過程を示した図
である。この図２において、２１はシリコン基板を、２
２は酸化膜を、２３は窒化膜を、そして２４は素子分離
膜をそれぞれ示している。この図２を用いて、半導体装
置上における素子分離膜の製造工程について説明する。

【０００３】まず、図２（ａ）に示されるように、シリ
コン基板２１の上に酸化膜２２を形成する。つぎに、図
２（ｂ）に示されるように、この下敷となる酸化膜２２
の上に素子分離のための窒化膜２３をＣＶＤ法（化学的
気相成長法、Chemical VaporDepositionの略）によって
形成する。つぎに、窒化膜２３をパターニングしエッチ
ングすることによって、シリコン基板２１上で素子分離
膜２４を厚く形成する領域の酸化膜２２と窒化膜２３を
シリコン基板２１上から取り除く。つぎに、図２（ｄ）
に示されるように、該構造を有するシリコン基板２１を
酸素雰囲気中および水蒸気雰囲気中に曝すことによっ
て、素子分離膜２４の形状になるまで酸化膜を成長させ
る。以下、この明細書において、この酸化を、特に、
「フィールド酸化」と呼ぶことにする。そして、図２
（ｅ）に示すように、酸化膜２２と窒化膜２３を取り除
き、さらに表面酸化膜をウエハ全面から取り除くことに
より、表面に素子分離膜２４が形成されたシリコン基板
２１が得られる。

【０００４】図３は、図２に示される工程によって素子
分離膜２４が形成されたシリコン基板２１の断面を示す
図である。この図３に示される「ｄ」は、互いに隣接す
る素子分離膜２４間の距離を表している。また、この隣
り合う素子分離膜２４間の領域を活性領域２５という。

【０００５】フラッシュメモリは、上述した工程によっ
て作製された素子分離膜２４を有するシリコン基板２１
の活性領域上に順にトンネル酸化膜、多結晶シリコンな
どからなるフローティングゲート、ＯＮＯ膜、コントロ
ールゲートを形成することによって作製される。図４
は、シリコン基板２１上に形成されたフラッシュメモリ
の構成を模式的に示す図である。この図４において、２
６はフローティングゲートを、２７はコントロールゲー
トを表しているが、トンネル酸化膜とＯＮＯ膜について
は省略されている。

【０００６】このようにして、シリコン基板２１の上に
窒化膜２３を形成し、酸化させる箇所の窒化膜２３を除
去した後に、シリコン基板２１を酸化することによって
形成される素子分離膜２４をロコスという。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来の素子分離膜２４の製造方法によって、一度に大
量に半導体装置を製造する場合においては、素子分離に
必要な処理条件が製造されるシリコン基板２１ごとに変
動してしまうために、図３に図示した互いに隣接する素
子分離膜２４間の距離も製造されるシリコン基板２１ご
とに変化してしまう。具体的には、窒化膜形成、写真製
版処理、窒化膜と酸化膜の除去、およびフィールド酸化
の仕上がりなどの素子分離に必要な処理が、製造工程中
のシリコン基板２１ごとに毎回厳密に同じ条件で行われ
ることはないので、ばらつきが生じてしまう。その結
果、得られるシリコン基板２１上の互いに隣接する素子
分離膜２４間の距離が、得られるシリコン基板２１ごと
にばらついてしまうという問題点があった。そして、こ
のような互いに隣接する素子分離膜２４間のシリコン基
板２１ごとのばらつきによって、シリコン基板２１上に
形成されるフラッシュメモリのセル特性、特に書き込み
効率と消去効率にも、製造されるシリコン基板２１ごと
にばらつきが生じてしまうという問題点があった。

【０００８】この発明は上記に鑑みてなされたもので、
フラッシュメモリが形成される半導体基板上に素子分離
膜をロコスで形成する場合において、素子分離膜間の距
離、すなわち活性領域の寸法を製造される半導体基板ご
とに一定にさせることが可能な半導体装置の製造方法お
よびそのシステムを得ることを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる半導体装置の製造方法は、半導体
基板上の任意の位置を酸化した後に、前記半導体基板の
表面処理を行って素子分離膜を形成する半導体装置の製
造方法において、前記半導体基板上に素子分離膜を形成
するまでの各工程における予め規定された処理内容と実
際の処理内容とを比較して、製造される半導体基板ごと
に互いに隣接する素子分離膜間の距離が所定の値となる
ように前記半導体基板上の表面処理を行う処理時間を補
正し、この補正した処理時間に基づいて前記半導体基板
の表面処理を行うことを特徴とする。

【００１０】この発明によれば、半導体基板上に素子分
離膜を形成するまでの各工程における予め規定された処
理内容と実際の処理内容とを比較して、製造される半導
体基板ごとに互いに隣接する素子分離膜間の距離が所定
の値となるように半導体基板上の表面処理を行う処理時
間を補正し、この補正した処理時間に基づいて半導体基
板の表面処理を行うようにしている。

【００１１】つぎの発明にかかる半導体装置の製造方法
は、半導体基板上に酸化膜と窒化膜を形成し、パターン
ニングを行って素子分離膜を形成する領域の酸化膜と窒
化膜をドライエッチングし、酸化処理を行ってドライエ
ッチングした領域に素子分離膜を形成し、半導体基板上
の酸化膜と窒化膜を除去した後に半導体基板の表面酸化
膜を除去する半導体装置の製造方法において、前記半導
体基板上に酸化処理によって前記素子分離膜を形成する
までの各工程における予め規定された処理内容と実際の
処理内容とを比較し、製造される半導体基板ごとに互い
に隣接する素子分離膜間の距離が所定の値となるように
前記表面酸化膜の除去を行う処理時間を補正し、この補
正した処理時間に基づいて前記半導体基板の表面酸化膜
の除去を行うことを特徴とする。

【００１２】この発明によれば、半導体基板上に酸化処
理によって素子分離膜を形成するまでの各工程における
予め規定された処理内容と実際の処理内容とを比較し、
製造される半導体基板ごとに互いに隣接する素子分離膜
間の距離が所定の値となるように表面酸化膜の除去を行
う処理時間を補正し、この補正した処理時間に基づいて
半導体基板の表面酸化膜の除去を行うようにしている。

【００１３】つぎの発明にかかる半導体装置の製造方法
は、上記の発明において、前記表面酸化膜が除去された
半導体基板上に、多結晶シリコンのみまたは多結晶シリ
コンとシリサイドとからなるフローティングゲートと、
このフローティングゲート上に多結晶シリコンのみまた
は多結晶シリコンとシリサイドからなるコントロールゲ
ートをさらに形成することを特徴とする。

【００１４】この発明によれば、表面酸化膜が除去され
た半導体基板上に、多結晶シリコンのみまたは多結晶シ
リコンとシリサイドとからなるフローティングゲート
と、このフローティングゲート上に多結晶シリコンのみ
または多結晶シリコンとシリサイドからなるコントロー
ルゲートをさらに形成して、半導体基板上にフラッシュ
メモリセルを形成するようにしている。

【００１５】つぎの発明にかかる半導体装置製造システ
ムは、半導体基板上の任意の位置を酸化した後に、前記
半導体基板の表面処理を行って素子分離膜を形成する半
導体装置の製造システムにおいて、前記半導体基板上に
素子分離膜を形成するまでの各処理における予め規定さ
れた処理内容と実際の処理内容とを比較して、製造され
る半導体基板ごとに互いに隣接する素子分離膜間の距離
が所定の値となるように前記半導体基板上の表面処理を
行う処理時間を補正し、この補正した処理時間に基づい
て前記半導体基板の表面処理を行うことを特徴とする。

【００１６】この発明によれば、半導体基板上に素子分
離膜を形成するまでの各処理における予め規定された処
理内容と実際の処理内容とを比較して、製造される半導
体基板ごとに互いに隣接する素子分離膜間の距離が所定
の値となるように半導体基板上の表面処理を行う処理時
間を補正し、この補正した処理時間に基づいて半導体基
板の表面処理を行うようにしている。

【００１７】つぎの発明にかかる半導体装置製造システ
ムは、半導体基板上に酸化膜と窒化膜を形成する装置
と、パターンニングを行う装置と、素子分離膜を形成す
る領域の酸化膜と窒化膜をドライエッチングする装置
と、酸化処理を行ってドライエッチングした領域に素子
分離膜を形成する装置と、半導体基板上の酸化膜と窒化
膜を除去した後に半導体基板の表面酸化膜を除去するウ
エット装置とを備える半導体装置製造システムにおい
て、前記半導体基板上に酸化処理によって前記素子分離
膜を形成するまでの各装置における予め規定された処理
内容と実際の処理内容とを比較し、製造される半導体基
板ごとに互いに隣接する素子分離膜間の距離が所定の値
となるように前記表面酸化膜の除去を行う処理時間を補
正する計算装置を備え、前記ウエット装置は、この補正
した処理時間に基づいてウエット処理による前記半導体
基板の表面酸化膜の除去を行うことを特徴とする。

【００１８】この発明によれば、半導体基板上に酸化処
理によって素子分離膜を形成するまでの各装置における
予め規定された処理内容と実際の処理内容とを比較し、
製造される半導体基板ごとに互いに隣接する素子分離膜
間の距離が所定の値となるように表面酸化膜の除去を行
う処理時間を補正する計算装置を備え、ウエット装置
は、この補正した処理時間に基づいてウエット処理によ
る半導体基板の表面酸化膜の除去を行うようにしてい
る。

【００１９】つぎの発明にかかる半導体装置製造システ
ムは、上記の発明において、前記表面酸化膜が除去され
た半導体基板上に、多結晶シリコンのみまたは多結晶シ
リコンとシリサイドとからなるフローティングゲートを
形成するフローティングゲート形成装置と、このフロー
ティングゲート上に多結晶シリコンのみまたは多結晶シ
リコンとシリサイドからなるコントロールゲートを形成
するコントロールゲート形成装置とをさらに備えること
を特徴とする。

【００２０】この発明によれば、表面酸化膜が除去され
た半導体基板上に、多結晶シリコンのみまたは多結晶シ
リコンとシリサイドとからなるフローティングゲートを
形成するフローティングゲート形成装置と、このフロー
ティングゲート上に多結晶シリコンのみまたは多結晶シ
リコンとシリサイドからなるコントロールゲートを形成
するコントロールゲート形成装置とをさらに備え、フラ
ッシュメモリセルを半導体基板上に形成するようにして
いる。

【００２１】

【発明の実施の形態】以下に、添付図面を参照して、こ
の発明にかかる半導体装置の製造方法およびそのシステ
ムの好適な実施の形態について詳細に説明する。なお、
以下に説明するこの発明の実施の形態において上述した
従来技術と同一の構成要素については、上述した従来技
術に付した符号と同一の符号を付して説明を省略してい
る。

【００２２】図１は、この発明にかかる半導体装置製造
システムの構成を示すブロック図である。この半導体装
置製造システムは、実際に半導体装置を製造する装置群
１〜６と、これらの装置群１〜６から各製造工程におけ
る必要データを収集してウエット装置６にて行うウエッ
ト処理の条件を求める計算装置１０とがデータを伝送す
ることが可能な通信回線を介して接続された構成を有し
ている。すなわち、この半導体装置製造システムは、半
導体基板上に下敷きとなる酸化膜を形成するための第一
酸化炉１と、窒化膜を形成するための窒化膜ＣＶＤ装置
２と、素子分離膜を形成する部分の酸化膜と窒化膜とを
パターンニングするための写真製版装置３と、パターン
ニングした部分をドライエッチングするためのドライエ
ッチング装置４と、素子分離膜を形成するための第二酸
化炉５と、半導体基板上の酸化膜を除去するためのウエ
ット装置６と、計算装置１０と、計算装置１０に接続さ
れる入力装置１５とを含むように構成されている。

【００２３】なお、この半導体装置製造システムでフラ
ッシュメモリを半導体基板上に続けて形成する場合に
は、素子分離膜を備える半導体装置上にフローティング
ゲートを作製するためのフローティングゲート作製装置
７と、フローティングゲート上にコントロールゲートを
作製するためのコントロールゲート作製装置８とが、ウ
エット装置６に続けてさらに備えられる。

【００２４】また、計算装置１０は、装置群１〜６との
間でデータの送受信を行う通信部１１と、各装置１〜５
でロットが処理されたときの処理データと仕上がりを表
す検査データを格納する処理・検査履歴データベース１
２と、素子分離膜間の距離を処理されるロットごとにば
らつかせないように、ウエット装置６のロットごとの処
理条件を演算する演算部１３と、各工程の素子分離膜間
の距離への寄与度が格納されている演算パラメータデー
タベース１４とを備えている。

【００２５】なお、計算装置１０に接続されている入力
装置１５は、演算パラメータデータベース１４に格納さ
れているデータを修正することを目的とするものであ
り、例としてキーボードやマウスなどが挙げられる。こ
の図１では、入力装置１５は、計算装置１０の演算パラ
メータデータベース１４を修正するための入力インタフ
ェースとして構成されているが、演算パラメータデータ
ベース１４と通信する機能を有し、この通信機能を介し
て演算パラメータデータベース１４の修正を行う他の計
算装置と置き換えてもよい。

【００２６】つぎに、上述した構成を有する半導体装置
製造システムの動作処理手順について、図２〜図８を参
照しながら説明する。図２は半導体基板上に素子分離膜
を製造する工程を模式的に示したものであり、図３は素
子分離膜が作製された半導体装置の断面を示す模式図で
あり、図４はフラッシュメモリが形成された半導体装置
の構成を示す模式図であり、図５〜図７は半導体装置製
造方法を示すフローチャートである。

【００２７】ここでは、図１に示される半導体装置製造
システムにおいて半導体装置を製造するために、複数の
シリコン基板２１が一つの単位のロットとして処理され
る。このロットには、ロットを一意的に識別する番号
（以下、ロット番号という）が付される。以後の工程で
は、ロットを単位として処理が行われるが、各工程の処
理については、ロット中の任意の一つの半導体基板（こ
こでは、シリコン基板）２１を例に挙げて説明する。

【００２８】まず、ロット番号が定められたシリコン基
板２１が第一酸化炉１内に導入され、図２（ａ）に示さ
れるように、この第一酸化炉１内でシリコン基板２１上
に所定の厚さの酸化膜２２が形成される（ステップＳ
１）。この酸化膜２２は、シリコン基板２１と後の工程
で形成される窒化膜２３との間の熱膨張係数の差によっ
て発生する応力を緩和し欠陥の発生を防ぐ目的のために
形成される。酸化膜２２が形成された後に、この第一酸
化炉１による作業内容と酸化膜２２の膜厚が、ロット番
号とともに第一酸化炉１から計算装置１０へ通信回線１
６を介して送信される（ステップＳ２）。

【００２９】計算装置１０は、その通信部１１で酸化膜
２２の膜厚データ等を受信し（ステップＳ２１）、酸化
膜２２の膜厚データをロット番号と作業内容とともに処
理・検査履歴データベース１２に格納する（ステップＳ
２２）。図８は、処理・検査履歴データベース１２の構
成の一例を示している。受信したロット番号、第一酸化
炉１による作業内容および酸化膜２２の膜厚は、この処
理・検査履歴データベース１２中の「ロット番号」、
「作業内容」および「データ」のそれぞれのフィールド
に格納される。ここで、「作業内容」は、どの装置によ
る処理なのかを示すものであり、例えば後述する演算パ
ラメータデータベース１４で、各工程に対応して付けら
れた作業名や工程コードを用いることができる。この図
８では、「作業内容」に作業名を用いた場合を例示する
ものである。

【００３０】つぎに、シリコン基板２１は第一酸化炉１
から窒化膜ＣＶＤ装置２へと搬送され、図２（ｂ）に示
されるようにシリコン基板２１の酸化膜２２上に所定の
厚さの窒化膜２３が形成される（ステップＳ３）。この
窒化膜２３は、後の工程で行われるシリコン基板２１の
選択酸化を目的として形成される。窒化膜２３が形成さ
れた後に、この窒化膜ＣＶＤ装置２による作業内容と窒
化膜２３の膜厚が、シリコン基板２１のロット番号とと
もに、窒化膜ＣＶＤ装置２から計算装置１０へ通信回線
１６を介して送信される（ステップＳ４）。

【００３１】計算装置１０は、その通信部１１で窒化膜
２３の膜厚データ等を受信し（ステップＳ２１）、窒化
膜２３の膜厚データをロット番号と窒化膜ＣＶＤ装置２
の作業内容とともに処理・検査履歴データベース１２に
格納する（ステップＳ２２）。

【００３２】つぎに、シリコン基板２１は窒化膜ＣＶＤ
装置２から写真製版装置３へと搬送され、シリコン基板
２１の表面、すなわち窒化膜２３上でパターンニングを
行う領域以外の領域にレジスト膜を形成する（ステップ
Ｓ５）。レジスト膜が形成された後に、この写真製版装
置３による作業内容とパターンニングされる領域、すな
わちレジスト膜がない部分の幅または写真製版処理時の
露光量が、現在処理中のシリコン基板２１のロット番号
とともに、写真製版装置３から計算装置１０へ通信回線
１６を介して送信される（ステップＳ６）。

【００３３】計算装置１０は、その通信部１１でパター
ンニングされる領域の幅データまたは写真製版処理時の
露光量データ等を受信し（ステップＳ２１）、パターン
ニングされる領域の幅データまたは写真製版処理時の露
光量データをロット番号と写真製版装置３の作業内容と
ともに処理・検査履歴データベース１２に格納する（ス
テップＳ２２）。

【００３４】つぎに、シリコン基板２１は写真製版装置
３からドライエッチング装置４へと搬送され、図２
（ｃ）に示されるようにレジスト膜がない部分について
パターンニングが行われる（ステップＳ７）。パターン
ニングされた後に、このドライエッチング装置４による
作業内容とそのドライエッチング量が、現在処理中のシ
リコン基板２１のロット番号とともに、ドライエッチン
グ装置４から計算装置１０へ通信回線１６を介して送信
される（ステップＳ８）。

【００３５】計算装置１０は、その通信部１１でエッチ
ング量データ等を受信し（ステップＳ２１）、エッチン
グ量データをロット番号とドライエッチング装置４の作
業内容とともに処理・検査履歴データベース１２に格納
する（ステップＳ２２）。

【００３６】つぎに、シリコン基板２１はドライエッチ
ング装置４から第二酸化炉５へと搬送され、図２（ｄ）
に示されるように、窒化膜２３と酸化膜２２がエッチン
グされ、シリコン基板２１が剥き出しになっている部分
の酸化（フィールド酸化）を行い、素子分離膜２４を形
成する（ステップＳ９）。酸化処理の後に、この第二酸
化炉５による作業内容とその処理によって形成された素
子分離膜２４の膜厚を、シリコン基板２１のロット番号
とともに、第二酸化炉５から計算装置１０へ通信回線１
６を介して送信される（ステップＳ１０）。

【００３７】計算装置１０は、その通信部１１で素子分
離膜２４の膜厚データ等を受信し（ステップＳ２１）、
素子分離膜２４の膜厚データをロット番号と第二酸化炉
５の作業内容とともに処理・検査履歴データベース１２
に格納する（ステップＳ２２）。

【００３８】その後、シリコン基板２１上に残されてい
る酸化膜２２と窒化膜２３の除去が行われる（ステップ
Ｓ１１）。この処理は、図１中には示されていない装置
で行われるが、この発明においては、この酸化膜２２と
窒化膜２３を除去する工程の各処理内容および検査デー
タの管理は、計算装置１０で行っていない。そのため、
この工程に対応する装置は図１中には示されていない。

【００３９】そして、酸化膜２２と窒化膜２３が除去さ
れたシリコン基板２１はウエット装置６へと搬送され、
ここで計算装置１０からの指示にしたがってシリコン基
板２１上に残されている表面酸化膜の除去が行われる。
ここで、ウエット装置６は、自装置内にシリコン基板２
１が搬送されると、搬送されたシリコン基板２１のロッ
ト番号を、通信回線を介して計算装置１０へと送信する
（ステップＳ１２）。

【００４０】計算装置１０の通信部１１は、ウエット装
置６からロット番号を受け取ると、そのロット番号を演
算部１３へと渡す。演算部１３は、受け取ったロット番
号をキーとして、処理・検査履歴データベース１２か
ら、そのロット番号とともに格納されている処理・検査
履歴を検索し、抽出する（ステップＳ１３）。ここで検
索（抽出）する内容は、酸化膜２２の膜厚、窒化膜２３
の膜厚、パターンニングされる領域でレジスト膜がない
部分の幅または写真製版時の露光量、パターンニング後
のエッチング量、フィールド酸化時の素子分離膜２４の
膜厚のすべてまたはその中の一部である。図９は、例え
ば、図８に例示される処理・検査履歴データベース１２
からロット番号が「１」のものを抽出した結果を示す図
である。

【００４１】また、演算部１３は、抽出されたシリコン
基板２１の存在するロットの処理・検査履歴と、演算パ
ラメータデータベース１４に格納されている各工程の素
子分離膜２４間の距離への寄与度とから、素子分離膜２
４間の距離がロットごとに一定となるような処理条件を
算出する（ステップＳ１４）。

【００４２】図１０は、各工程における素子分離膜２４
間の距離への寄与度の一例を示すものであり、このよう
なデータが、演算パラメータデータベース１４に格納さ
れている。この図１０で、「大工程」と「工程コード」
は、上述した各装置１〜６での処理をコード化して表し
たものであり、「大工程」は大きな分類を、「工程コー
ド」は「大工程」の中のさらに細かな分類を表すもので
あり、システムの管理者が任意に設定することができ
る。ここで、「工程コード」は、後述する作業名に対し
て一意的に付されるコードである。「作業名」は、「工
程コード」に対応して付けられた名称であり、上述した
各装置１〜６で行われた処理に付された名称に対応して
おり、図８に示される処理・検査履歴データベース１２
の「作業内容」にも対応している。また、「規格または
処理内容」は、各工程に対して予め設定されている処理
内容である。そして、「素子分離膜間の距離への寄与
度」は、「規格または処理内容」が１単位ずれた場合
に、素子分離膜２４の間の距離に与える影響を表してい
る。これは、実験的に求められるものである。なお、上
述した「規格または処理内容」と「素子分離膜間の距離
への寄与度」は、入力装置１５によって入力または変更
することが可能である。例えば、「素子分離膜間の距離
への寄与度」の値として、さらに精度の高い値が得られ
た場合に、その値へと変更する場合などに、入力装置１
５から演算パラメータデータベース１４の変更を行うこ
とができる。

【００４３】ここで、演算部１３によるロットの処理・
検査履歴と各工程の素子分離膜間の距離への寄与度を用
いたウエット装置６の処理内容、すなわち酸化膜２２と
窒化膜２３の除去のためのウエット時間の算出方法につ
いて説明する。

【００４４】まず、各工程を示す番号をｉとする。この
実施の形態の例では、ｉ＝１は第一酸化炉１による酸化
膜２２形成工程を表し、ｉ＝２は窒化膜ＣＶＤ装置２に
よる窒化膜２３形成工程を表し、ｉ＝３は写真製版装置
３によるパターンニング工程を表し、ｉ＝４ はドライ
エッチング装置４による酸化膜２２と窒化膜２３のエッ
チング工程を表し、ｉ＝５は第二酸化炉５による素子分
離膜２４の形成工程を表し、そして、ｉ＝６はウエット
装置６による酸化膜エッチング工程を表している。ま
た、Ｋ_iは、工程ｉの規格中央値、すなわち各工程に対
応して予め設定されている処理内容を表しており、演算
パラメータデータベース１４の「規格または処理内容」
から得られる。Ｒ_iは、ウエット装置６で処理しようと
するロットに関する工程ｉの検査データ（ただし、ｉ＝
３の写真製版処理ではパターンニングされる領域でレジ
スト膜がない部分の幅または露光量）、すなわち実際に
各工程で処理された内容を表しており、処理・検査履歴
データベース１２から得られる。α_iは演算パラメータ
データベース１４から求められた工程ｉの素子分離膜間
の距離への寄与度を表しており、これは演算パラメータ
データベース１４の「素子分離膜間の距離への寄与度」
から得られる。そして、工程ｉ＝１〜５のばらつきによ
る素子分離膜２４間の距離の予想ばらつきΔＳは、これ
らのデータを用いて以下のようにして求めることができ
る。

【００４５】

【数１】

【００４６】このようにして求められた工程ｉ＝１〜５
のばらつきによる素子分離膜２４間の距離の予想ばらつ
きΔＳから、ウエット装置６の処理内容、すなわちウエ
ット時間の補正量δは、つぎのようにして求めることが
できる。

【００４７】

【数２】

【００４８】以上の算出方法において、すべてのＲ
_i（ｉ＝１〜６）が規格中央値と一致するものであれ
ば、規格通りの素子分離膜２４間の距離が得られる。

【００４９】ここで、図９と図１０を例にして、ロット
番号「１」のものについての素子分離膜２４間の距離の
予想ばらつきΔＳを計算したものを図１１に示す。この
図１１から、ロット番号「１」の各工程による素子分離
膜２４間の距離の予想ばらつきΔＳは−０．０８９５と
なる。また、ウエット装置６の「素子分離膜間の距離へ
の寄与度」は０．０３０００μｍ／秒であるので、ウエ
ット装置６の処理内容、すなわちウエット時間の補正量
は、 δ＝−０．０８９５／０．０３０００＝−２．９８秒 と算出される。

【００５０】演算部１３は、このようにして算出したウ
エット時間の補正量δを、通信部１１からウエット装置
６へと送信する（ステップＳ１５）。ウエット装置６
は、予め設定されているウエット時間に対して、受信し
たウエット時間の補正量δを加算処理して補正ウエット
時間を算出し（ステップＳ１６）、この補正ウエット時
間に基づいてシリコン基板２１の表面酸化膜のウエット
処理が行われる（ステップＳ１７）。上述した例では、
ウエット装置６は、その「規格または処理内容」が５０
＋δ秒であり、受信したウエット時間の補正量δが−
２．９８秒であるので、ウエット装置６によるウエット
時間は４７．０２秒と求められる。そして、ウエット装
置６はこの求められたウエット時間に基づいてロット番
号「１」のシリコン基板２１の表面酸化膜の除去を行
う。

【００５１】以上の工程によって、ロット番号が異なる
半導体装置においても、所定の素子分離膜２４間の間隔
を備える半導体装置が製造される。

【００５２】なお、上述したステップＳ１１で酸化膜２
２および窒化膜２３を除去した後、イオン注入を行う場
合には、シリコン基板２１の表面の欠陥を少なくする目
的で、犠牲酸化膜が形成される。この犠牲酸化膜はイオ
ン注入完了後に除去される必要があり、図１のウエット
装置６でこの犠牲酸化膜を除去する場合がある。この場
合にも、上述したステップＳ１２〜Ｓ１７で説明したよ
うにして、犠牲酸化膜を除去することができる。

【００５３】以上の工程によって製造された素子分離膜
２４を備える半導体装置（シリコン基板２１）上にフラ
ッシュメモリを形成する場合には、半導体装置２１は、
ウエット装置６からフローティングゲート作製装置７へ
と搬送され、シリコン基板２１の活性領域２５上にトン
ネル酸化膜と、多結晶シリコンのみまたは多結晶シリコ
ンとシリサイドからなるフローティングゲート２６が順
に形成される。

【００５４】そして、シリコン基板２１はフローティン
グゲート作製装置７からコントロールゲート作製装置８
へと搬送され、フローティングゲート２６の上にＯＮＯ
膜と、多結晶シリコンのみまたは多結晶シリコンとシリ
サイドからなるコントロールゲート２７が順に形成され
る。

【００５５】このようにして、素子分離膜２４を備える
半導体装置上にフラッシュメモリを構成することができ
る。なお、上述したフラッシュメモリの製造工程は、既
存の方法によって素子分離膜２４を備える半導体装置上
に形成される。

【００５６】なお、上述した説明では、ステップＳ２に
おいて、第一酸化炉１は酸化膜２２の膜厚をロット番号
と作業内容とともに計算装置１０へ送信するようにして
いるが、第一酸化炉１の後に膜厚測定装置を設け、この
膜厚測定装置が計算装置１０に酸化膜２２の膜厚データ
等を送信するようにしてもよいし、膜厚測定装置の結果
を、手入力することによって計算装置１０へ送信しても
よい。

【００５７】また、ステップＳ４において、窒化膜ＣＶ
Ｄ装置２は窒化膜２３の膜厚をロット番号と作業内容と
ともに計算装置１０へ送信するようにしているが、窒化
膜ＣＶＤ装置２の後に膜厚測定装置を設け、この膜厚測
定装置が計算装置１０に窒化膜２３の膜厚データ等を送
信するようにしてもよいし、膜厚測定装置の結果を、手
入力することによって計算装置１０へ送信してもよい。

【００５８】さらに、ステップＳ６において、写真製版
装置３は、パターンニングされる領域の幅または写真製
版処理時の露光量をロット番号と作業内容とともに計算
装置１０へ送信するようにしているが、写真製版装置３
の後にパターンニングされる領域の幅を測定する装置を
設け、この装置が測定結果等を計算装置１０に送信して
もよいし、その装置による測定結果を、手入力すること
によって計算装置１０へ送信してもよい。

【００５９】さらにまた、ステップＳ８において、ドラ
イエッチング装置４は、ドライエッチング量をロット番
号と作業内容とともに計算装置１０へ送信するようにし
ているが、ドライエッチング装置４の後にエッチング量
を測定する装置を設け、この装置が測定結果等を計算装
置１０に送信してもよいし、その装置による測定結果
を、手入力することによって計算装置１０に送信しても
よい。

【００６０】さらにまた、ステップＳ１０において、第
二酸化炉５は、素子分離膜の膜厚をロット番号と作業内
容とともに計算装置１０へ送信するようにしているが、
第二酸化炉５の後に素子分離膜２４の膜厚を測定する装
置を設け、この装置の測定結果等を計算装置１０に送信
してもよいし、その装置による測定結果を、手入力する
ことによって計算装置１０に伝送してもよい。

【００６１】さらにまた、上述した工程においては、各
装置１〜６を計算装置１０が管理するように構成した
が、ある工程における処理が、その処理に対して予め定
められた規定値に比してずれたものであっても、そのず
れが素子分離膜２４間の距離にほとんど影響を与えない
ような場合には、システム構成の簡略化のために、その
工程を実現する装置を管理対象から外すことも可能であ
る。

【００６２】このように、この発明は、複数の工程によ
って素子分離膜を備える半導体装置を製造する方法であ
って、素子分離膜間の距離を、製造されるロットごとに
所定の値に保つために、素子分離膜間の距離を最終的に
調整する工程を含む半導体装置の製造方法に適用するこ
とができる。すなわち、この発明は、半導体基板上に素
子分離膜を形成するまでの各処理工程における予め定め
られた処理内容と実際の処理内容とを比較して、そのず
れの素子分離膜間の距離への寄与度を各工程について計
算によって求めた後に、その内容から所定の素子分離膜
間の距離を有するように最終的な処理工程における処理
内容（条件）を決定するものである。

【００６３】

【発明の効果】以上説明したように、この発明によれ
ば、半導体基板上に素子分離膜を形成するまでの各工程
における予め規定された処理内容と実際の処理内容とを
比較して、製造される半導体基板ごとに互いに隣接する
素子分離膜間の距離が所定の値となるように半導体基板
上の表面処理を行う処理時間を補正し、この補正した処
理時間に基づいて半導体基板の表面処理を行うようにし
たので、異なるロットで製造された半導体基板であって
も素子分離膜間の距離、すなわち活性領域の寸法を安定
化させることができるという効果を有する。

【００６４】つぎの発明によれば、半導体基板上に酸化
処理によって素子分離膜を形成するまでの各工程におけ
る予め規定された処理内容と実際の処理内容とを比較
し、製造される半導体基板ごとに互いに隣接する素子分
離膜間の距離が所定の値となるように表面酸化膜の除去
を行う処理時間を補正し、この補正した処理時間に基づ
いて半導体基板の表面酸化膜の除去を行うようにしたの
で、異なるロットで製造された半導体基板であっても素
子分離膜間の距離、すなわち活性領域の寸法を安定化さ
せることができるという効果を有する。

【００６５】つぎの発明によれば、互いに隣接する素子
分離膜間の距離が所定の値を有する半導体基板上に、多
結晶シリコンのみまたは多結晶シリコンとシリサイドと
からなるフローティングゲートと、このフローティング
ゲート上に多結晶シリコンのみまたは多結晶シリコンと
シリサイドからなるコントロールゲートを形成するよう
にしたので、異なるロットで製造された半導体基板であ
ってもセル特性、特に書きこみ効率と消去効率の安定し
たフラッシュメモリを得ることができるという効果を有
する。

【００６６】つぎの発明によれば、半導体基板上に素子
分離膜を形成するまでの各装置における予め規定された
処理内容と実際の処理内容とを比較して、製造される半
導体基板ごとに互いに隣接する素子分離膜間の距離が所
定の値となるように半導体基板上の表面処理を行う処理
時間を補正し、この補正した処理時間に基づいて半導体
基板の表面処理を行うようにしたので、異なるロットで
製造された半導体基板であっても素子分離膜間の距離、
すなわち活性領域の寸法を安定化させることができると
いう効果を有する。

【００６７】つぎの発明によれば、半導体基板上に酸化
膜と窒化膜を形成する装置と、パターンニングを行う装
置と、素子分離膜を形成する領域の酸化膜と窒化膜をド
ライエッチングする装置と、酸化処理を行ってドライエ
ッチングした領域に素子分離膜を形成する装置と、半導
体基板上の酸化膜と窒化膜を除去した後に半導体基板の
表面酸化膜を除去する装置における半導体基板上に酸化
処理によって素子分離膜を形成するまでの予め規定され
た処理内容と実際の処理内容とを比較し、製造される半
導体基板ごとに互いに隣接する素子分離膜間の距離が所
定の値となるように前記表面酸化膜の除去を行う処理時
間を補正する計算装置を備えるように構成したので、異
なるロットで製造された半導体基板であっても素子分離
膜間の距離、すなわち活性領域の寸法を安定化させるこ
とができるという効果を有する。

【００６８】つぎの発明によれば、表面酸化膜が除去さ
れた半導体基板上に、多結晶シリコンのみまたは多結晶
シリコンとシリサイドとからなるフローティングゲート
を形成するフローティングゲート形成装置と、このフロ
ーティングゲート上に多結晶シリコンのみまたは多結晶
シリコンとシリサイドからなるコントロールゲートを形
成するコントロールゲート形成装置とをさらに備えるよ
うに構成したので、異なるロットで製造された半導体基
板であってもセル特性、特に書きこみ効率と消去効率の
安定したフラッシュメモリを得ることができるという効
果を有する。

【図面の簡単な説明】

【図１】 この発明の実施の形態にかかる半導体装置製
造システムの構成を示すブロック図である。

【図２】 半導体基板上に素子分離膜をロコスで形成す
る場合の製造工程を模式的に示す図である。

【図３】 素子分離膜が形成された半導体基板の断面を
示す図である。

【図４】 半導体基板上にフラッシュメモリが形成され
た半導体装置の構成を概略的に示す図である。

【図５】 半導体装置製造システムを用いて半導体基板
上に素子分離膜を製造するためのフローチャートである
（その１）。

【図６】 半導体装置製造システムを用いて半導体基板
上に素子分離膜を製造するためのフローチャートである
（その２）。

【図７】 半導体装置製造システムを用いて半導体基板
上に素子分離膜を製造するためのフローチャートである
（その３）。

【図８】 処理・検査履歴データベースの構成の一例を
示す図である。

【図９】 図８の処理・検査履歴データベースから所定
のデータを抽出したものを示す図である。

【図１０】 演算パラメータデータベースの構成の一例
を示す図である。

【図１１】 素子分離膜間の距離の予想ばらつきの算出
方法の具体例を示す図である。

【符号の説明】

１ 第一酸化炉、２ 窒化膜ＣＶＤ装置、３ 写真製版
装置、４ ドライエッチング装置、５ 第二酸化炉、６
ウエット装置、７ フローティングゲート作製装置、
８ コントロールゲート作製装置、１０ 計算装置、１
１ 通信部、１２ 処理・検査履歴データベース、１３
演算部、１４ 演算パラメータデータベース、１５
入力装置、２１ シリコン基板（半導体装置）、２２
酸化膜、２３ 窒化膜、２４ 素子分離膜、２５ 活性
領域、２６ フローティングゲート、２７ コントロー
ルゲート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 4M108 AA11 AB04 AB09 AC01 AC34 AC39 AC40 AC60 AD13 5F032 AA13 DA02 DA23 DA24 DA53 5F083 EP02 EP23 EP42 EP55 EP56 ER22 GA27 JA35 JA53 NA02 5F101 BA02 BA29 BA36 BB05 BD37 BE07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上の任意の位置を酸化した後
   に、前記半導体基板の表面処理を行って素子分離膜を形
   成する半導体装置の製造方法において、 前記半導体基板上に素子分離膜を形成するまでの各工程
   における予め規定された処理内容と実際の処理内容とを
   比較して、製造される半導体基板ごとに互いに隣接する
   素子分離膜間の距離が所定の値となるように前記半導体
   基板上の表面処理を行う処理時間を補正し、この補正し
   た処理時間に基づいて前記半導体基板の表面処理を行う
   ことを特徴とする半導体装置の製造方法。
2. 【請求項２】 半導体基板上に酸化膜と窒化膜を形成
   し、パターンニングを行って素子分離膜を形成する領域
   の酸化膜と窒化膜をドライエッチングし、酸化処理を行
   ってドライエッチングした領域に素子分離膜を形成し、
   半導体基板上の酸化膜と窒化膜を除去した後に半導体基
   板の表面酸化膜を除去する半導体装置の製造方法におい
   て、 前記半導体基板上に酸化処理によって前記素子分離膜を
   形成するまでの各工程における予め規定された処理内容
   と実際の処理内容とを比較し、製造される半導体基板ご
   とに互いに隣接する素子分離膜間の距離が所定の値とな
   るように前記表面酸化膜の除去を行う処理時間を補正
   し、この補正した処理時間に基づいて前記半導体基板の
   表面酸化膜の除去を行うことを特徴とする半導体装置の
   製造方法。
3. 【請求項３】 前記表面酸化膜が除去された半導体基板
   上に、多結晶シリコンのみまたは多結晶シリコンとシリ
   サイドとからなるフローティングゲートと、このフロー
   ティングゲート上に多結晶シリコンのみまたは多結晶シ
   リコンとシリサイドからなるコントロールゲートをさら
   に形成し、 前記半導体基板上にフラッシュメモリセルを形成するこ
   とを特徴とする請求項１または２に記載の半導体装置の
   製造方法。
4. 【請求項４】 半導体基板上の任意の位置を酸化した後
   に、前記半導体基板の表面処理を行って素子分離膜を形
   成する半導体装置の製造システムにおいて、 前記半導体基板上に素子分離膜を形成するまでの各処理
   における予め規定された処理内容と実際の処理内容とを
   比較して、製造される半導体基板ごとに互いに隣接する
   素子分離膜間の距離が所定の値となるように前記半導体
   基板上の表面処理を行う処理時間を補正し、この補正し
   た処理時間に基づいて前記半導体基板の表面処理を行う
   ことを特徴とする半導体装置の製造システム。
5. 【請求項５】 半導体基板上に酸化膜と窒化膜を形成す
   る装置と、パターンニングを行う装置と、素子分離膜を
   形成する領域の酸化膜と窒化膜をドライエッチングする
   装置と、酸化処理を行ってドライエッチングした領域に
   素子分離膜を形成する装置と、半導体基板上の酸化膜と
   窒化膜を除去した後に半導体基板の表面酸化膜を除去す
   るウエット装置とを備える半導体装置の製造システムに
   おいて、 前記半導体基板上に酸化処理によって前記素子分離膜を
   形成するまでの各装置における予め規定された処理内容
   と実際の処理内容とを比較し、製造される半導体基板ご
   とに互いに隣接する素子分離膜間の距離が所定の値とな
   るように前記表面酸化膜の除去を行う処理時間を補正す
   る計算装置を備え、 前記ウエット装置は、この補正した処理時間に基づいて
   ウエット処理による前記半導体基板の表面酸化膜の除去
   を行うことを特徴とする半導体装置の製造システム。
6. 【請求項６】 前記表面酸化膜が除去された半導体基板
   上に、多結晶シリコンのみまたは多結晶シリコンとシリ
   サイドとからなるフローティングゲートを形成するフロ
   ーティングゲート形成装置と、このフローティングゲー
   ト上に多結晶シリコンのみまたは多結晶シリコンとシリ
   サイドからなるコントロールゲートを形成するコントロ
   ールゲート形成装置とをさらに備え、 フラッシュメモリセルを前記半導体基板上に形成するこ
   とを特徴とする請求項４または５に記載の半導体装置の
   製造システム。