JP2003017688A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】本発明の目的は、低誘電体層のＳｉＯ２の形成
を抑制し、高容量化と高耐電圧を有する半導体装置及び
製造方法を提供することにある。 【解決手段】本発明は、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装
置において、Ｓｉと一種以上の金属元素からなる混合層
を形成し、前記混合層を酸化処理しゲート絶縁膜を形成
する製造方法により、Ｓｉ単結晶基板とゲート絶縁膜間
に低誘電率なＳｉＯ２形成を抑制した高容量なＭＩＳト
ランジスタ素子を作製することができるものである。
を抑制し、高容量化と高耐電圧を有する半導体装置及び
製造方法を提供することにある。 【解決手段】本発明は、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装
置において、Ｓｉと一種以上の金属元素からなる混合層
を形成し、前記混合層を酸化処理しゲート絶縁膜を形成
する製造方法により、Ｓｉ単結晶基板とゲート絶縁膜間
に低誘電率なＳｉＯ２形成を抑制した高容量なＭＩＳト
ランジスタ素子を作製することができるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、新規な半導体装置
とその製造方法に係わり、特に新規なゲート絶縁膜を有
するＭＩＳ型トランジスタ素子とその製造方法に関す
る。
とその製造方法に係わり、特に新規なゲート絶縁膜を有
するＭＩＳ型トランジスタ素子とその製造方法に関す
る。
【０００２】
【従来の技術】近年、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌ
ａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジス
タ素子の微細化は＜０．１μｍのゲート長まで目前に迫
っている状況である。このような微細化に伴ってＭＩＳ
トランジスタ素子のゲート絶縁膜の材料として、比誘電
率が３．９のＳｉＯ２に代って約２５のＺｒＯ２、１０
のＡｌ２Ｏ３、８０のＴｉＯ２等を用いることが検討さ
れている。これらの材料は比誘電率が高いためにＳｉＯ
２と同一のゲート容量を得るために物理膜厚を約６倍、
２．５倍、２０倍程度厚くすることができる。このため
にスケーリング則に従って素子を微細化した場合にも、
ゲート絶縁膜中の直接トンネリングによるゲート／基板
間のリーク電流を抑えられると考えられている。
ａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジス
タ素子の微細化は＜０．１μｍのゲート長まで目前に迫
っている状況である。このような微細化に伴ってＭＩＳ
トランジスタ素子のゲート絶縁膜の材料として、比誘電
率が３．９のＳｉＯ２に代って約２５のＺｒＯ２、１０
のＡｌ２Ｏ３、８０のＴｉＯ２等を用いることが検討さ
れている。これらの材料は比誘電率が高いためにＳｉＯ
２と同一のゲート容量を得るために物理膜厚を約６倍、
２．５倍、２０倍程度厚くすることができる。このため
にスケーリング則に従って素子を微細化した場合にも、
ゲート絶縁膜中の直接トンネリングによるゲート／基板
間のリーク電流を抑えられると考えられている。
【０００３】ＳｉＯ２の形成を抑えて、ゲート絶縁膜を
形成する方法として特開２０００−２４３９５１に、Ｎ
Ｈ３ガス雰囲気のＣＶＤ法を用いてシリコン基板上にＴ
ｉＮを成膜し、酸素雰囲気中の熱処理によりＴｉＮ膜を
酸化してＴｉＯ２を形成する方法が開示されている。
形成する方法として特開２０００−２４３９５１に、Ｎ
Ｈ３ガス雰囲気のＣＶＤ法を用いてシリコン基板上にＴ
ｉＮを成膜し、酸素雰囲気中の熱処理によりＴｉＮ膜を
酸化してＴｉＯ２を形成する方法が開示されている。
【０００４】また、特開平１１―１３５７７４に、単結
晶Ｓｉ基板上に金属シリケート誘電層を形成するステッ
プと前記金属シリケート誘電層に伝導性ゲートを形成す
る方法が開示されている。
晶Ｓｉ基板上に金属シリケート誘電層を形成するステッ
プと前記金属シリケート誘電層に伝導性ゲートを形成す
る方法が開示されている。
【０００５】
【発明が解決しようとする課題】これらの高誘電体材料
を通常の有機金属原料と酸素反応ガスによるＭＯＣＶＤ
（Ｍｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成した場合
に、どうしても酸素反応ガスによってＳｉ単結晶とゲー
ト絶縁膜の間に低誘電体層のＳｉＯ２膜を形成しやす
く、その結果ゲート絶縁膜全体の容量が低下する問題点
があった。
を通常の有機金属原料と酸素反応ガスによるＭＯＣＶＤ
（Ｍｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成した場合
に、どうしても酸素反応ガスによってＳｉ単結晶とゲー
ト絶縁膜の間に低誘電体層のＳｉＯ２膜を形成しやす
く、その結果ゲート絶縁膜全体の容量が低下する問題点
があった。
【０００６】また、Ｓｉ単結晶基板をフッ酸による水素
終端処理を行ってＳｉダングリングボンドを抑制した場
合においても、ゲート絶縁膜の成膜初期過程で容易に酸
素反応ガスとＳｉ基板の最表面で酸化反応が進行して低
誘電体層のＳｉＯ２を形成しやすい問題点があった。
終端処理を行ってＳｉダングリングボンドを抑制した場
合においても、ゲート絶縁膜の成膜初期過程で容易に酸
素反応ガスとＳｉ基板の最表面で酸化反応が進行して低
誘電体層のＳｉＯ２を形成しやすい問題点があった。
【０００７】前記特開平２０００−２４３９５１では、
ＮＨ３ガス雰囲気のＣＶＤ法を用いてシリコン基板上に
ＴｉＮを成膜し、酸素中でアニールによりＴｉＯ２を形
成する方法が開示されているが、熱処理によって結晶化
しているため、粒界が電流パスとなり、耐電圧特性が大
きく低下することが問題であった。
ＮＨ３ガス雰囲気のＣＶＤ法を用いてシリコン基板上に
ＴｉＮを成膜し、酸素中でアニールによりＴｉＯ２を形
成する方法が開示されているが、熱処理によって結晶化
しているため、粒界が電流パスとなり、耐電圧特性が大
きく低下することが問題であった。
【０００８】一方、特開平１１―１３５７７４では、シ
リケートのゲート絶縁膜を、単結晶シリコン基板上に清
浄なＳｉを露出し、Ｓｉ表面に第1金属を蒸着し不活性
環境でアニールと酸化処理により、基板のＳｉとシリケ
ートを構成する金属元素とを相互拡散させることで形成
していた。しかし、相互拡散による形成方法では、シリ
ケート膜中に元素の濃度勾配が生じて、本来の特性が得
られにくいという問題があった。
リケートのゲート絶縁膜を、単結晶シリコン基板上に清
浄なＳｉを露出し、Ｓｉ表面に第1金属を蒸着し不活性
環境でアニールと酸化処理により、基板のＳｉとシリケ
ートを構成する金属元素とを相互拡散させることで形成
していた。しかし、相互拡散による形成方法では、シリ
ケート膜中に元素の濃度勾配が生じて、本来の特性が得
られにくいという問題があった。
【０００９】更に、金属とＳｉを酸化環境で基板に蒸着
する方法も開示されている。しかし、酸素中の成膜で
は、Ｓｉ基板表面にＳｉＯ２の形成は避けられない。そ
の結果、高誘電率が得られ難いと言う問題があった。
する方法も開示されている。しかし、酸素中の成膜で
は、Ｓｉ基板表面にＳｉＯ２の形成は避けられない。そ
の結果、高誘電率が得られ難いと言う問題があった。
【００１０】本発明の目的は、低誘電体層のＳｉＯ２の
形成を抑制及び高容量化と高耐電圧を有する半導体装置
及びその製造方法を提供することにある。
形成を抑制及び高容量化と高耐電圧を有する半導体装置
及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、シリコン単結
晶基板を母材としたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａ
ｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ
素子において、Ｓｉと一種以上の金属元素からなる混合
層を好ましくは不活性雰囲気又は還元性雰囲気中で形成
し、前記混合層を酸化することでゲート絶縁膜を形成す
ることにある。本発明は、成膜の段階で混合層をシリコ
ン単結晶基板上に他の金属元素の状態で形成することか
ら、成膜初期過程でＳｉ基板の最表面での酸化反応を防
止することが可能である。
晶基板を母材としたＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａ
ｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ
素子において、Ｓｉと一種以上の金属元素からなる混合
層を好ましくは不活性雰囲気又は還元性雰囲気中で形成
し、前記混合層を酸化することでゲート絶縁膜を形成す
ることにある。本発明は、成膜の段階で混合層をシリコ
ン単結晶基板上に他の金属元素の状態で形成することか
ら、成膜初期過程でＳｉ基板の最表面での酸化反応を防
止することが可能である。
【００１２】次に、前記混合層を酸化処理してシリケー
ト・ゲート絶縁膜とする。前記混合層を酸化する条件
は、ＳｉＯ２の形成を抑えるために４００℃以下で行
う。特に、Ｏ３雰囲気又はラジカル酸素を含む雰囲気の
場合には、３５０℃以下の低温度でシリケート・ゲート
絶縁膜を形成でき、ＳｉＯ２を実質的になくすことがで
きる。４００℃より高温度では、ＳｉＯ２が形成され、
誘電率の低下が生じる。
ト・ゲート絶縁膜とする。前記混合層を酸化する条件
は、ＳｉＯ２の形成を抑えるために４００℃以下で行
う。特に、Ｏ３雰囲気又はラジカル酸素を含む雰囲気の
場合には、３５０℃以下の低温度でシリケート・ゲート
絶縁膜を形成でき、ＳｉＯ２を実質的になくすことがで
きる。４００℃より高温度では、ＳｉＯ２が形成され、
誘電率の低下が生じる。
【００１３】本発明では、Ｓｉと一種以上の他の金属元
素を混合した層を作製することで、Ｓｉと金属元素を均
一に分散させることが可能となることより、膜の内部
（膜厚方向）の濃度勾配を５％以内に抑えることが可能
である。５％以内であれば、ＥＯＴ（ＳｉＯ２換算膜
厚）に変化は無い。５％より大きくなると、ゲート絶縁
膜とＳｉ基板の界面付近でＳｉの多い組成になり、Ｓｉ
Ｏ２が形成しやすくなり、誘電率の低下を生じやすい。
更に、シリケート膜は非晶質であることから結晶粒界が
無いことより耐電圧特性が得られる。
素を混合した層を作製することで、Ｓｉと金属元素を均
一に分散させることが可能となることより、膜の内部
（膜厚方向）の濃度勾配を５％以内に抑えることが可能
である。５％以内であれば、ＥＯＴ（ＳｉＯ２換算膜
厚）に変化は無い。５％より大きくなると、ゲート絶縁
膜とＳｉ基板の界面付近でＳｉの多い組成になり、Ｓｉ
Ｏ２が形成しやすくなり、誘電率の低下を生じやすい。
更に、シリケート膜は非晶質であることから結晶粒界が
無いことより耐電圧特性が得られる。
【００１４】又、成膜段階でＳｉと一種以上の他の金属
元素が混合した層を形成することで高い比誘電率を得る
ことを特徴とする。
元素が混合した層を形成することで高い比誘電率を得る
ことを特徴とする。
【００１５】Ｓｉとゲート絶縁膜を構成する他の金属元
素としては、ハフニウム、ジルコニウム、アルミニウム
及びイットリウムを含むランタノイド金属元素（Ｌａ，
Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄ
ｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，Ｌｕ）の一種以上が好ま
しく、ＳｉＯ２に比べて比誘電率が高いために高容量を
得られる特徴がある。
素としては、ハフニウム、ジルコニウム、アルミニウム
及びイットリウムを含むランタノイド金属元素（Ｌａ，
Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄ
ｙ，Ｈｏ，Ｅｒ，Ｔｍ，Ｙｂ，Ｌｕ）の一種以上が好ま
しく、ＳｉＯ２に比べて比誘電率が高いために高容量を
得られる特徴がある。
【００１６】前記絶縁膜中の他の金属元素の割合は元素
比で２０％以下が好ましく、より好ましくは０．５〜２
０％とする。２０％を越えると、固溶せず層分離が生じ
て比誘電率や耐電圧特性の低下が生じる。０．５％未満
では十分な効果が得られない。
比で２０％以下が好ましく、より好ましくは０．５〜２
０％とする。２０％を越えると、固溶せず層分離が生じ
て比誘電率や耐電圧特性の低下が生じる。０．５％未満
では十分な効果が得られない。
【００１７】Ｓｉと一種以上の他の金属元素との混合層
の成膜方法としては、特に限定が無く、ＣＶＤ法やスパ
ッタ法等広く成膜に用いられている方法により作製する
ことができる。
の成膜方法としては、特に限定が無く、ＣＶＤ法やスパ
ッタ法等広く成膜に用いられている方法により作製する
ことができる。
【００１８】また、Ｓｉと一種以上の他の金属元素から
なる混合層を酸化させる時の雰囲気として、Ｏ２雰囲
気、Ｏ３雰囲気、Ｎ２Ｏ雰囲気又はラジカル酸素さらに
は上記を組み合わせた雰囲気であることを特徴とする。
さらに、Ｓｉと一種以上の他の金属元素からなる混合層
の酸化速度が速いため、酸化処理時の酸素濃度は１％以
上でシリケート・ゲート絶縁膜を形成することが可能で
ある。
なる混合層を酸化させる時の雰囲気として、Ｏ２雰囲
気、Ｏ３雰囲気、Ｎ２Ｏ雰囲気又はラジカル酸素さらに
は上記を組み合わせた雰囲気であることを特徴とする。
さらに、Ｓｉと一種以上の他の金属元素からなる混合層
の酸化速度が速いため、酸化処理時の酸素濃度は１％以
上でシリケート・ゲート絶縁膜を形成することが可能で
ある。
【００１９】又、アンモニア（ＮＨ３）やＮＯガス等を
用いた熱処理で表面処理したＳｉ基板上に、本発明の方
法を用いてシリケート・ゲート絶縁膜を形成しても、Ｓ
ｉＯ ２の形成を抑制し、特性に優れたシリケート・ゲー
ト絶縁膜を製作することができる。
用いた熱処理で表面処理したＳｉ基板上に、本発明の方
法を用いてシリケート・ゲート絶縁膜を形成しても、Ｓ
ｉＯ ２の形成を抑制し、特性に優れたシリケート・ゲー
ト絶縁膜を製作することができる。
【００２０】即ち、本発明は、シリコン単結晶基板上に
ゲート絶縁膜を有する半導体装置、より具体的にはシリ
コン単結晶基板上に、素子分離絶縁膜と、ゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極と、前記
素子分離絶縁膜と前記ゲート絶縁膜との間で前記ゲート
絶縁膜を挟んで両側に形成されたソース及びドレイン領
域と、前記素子分離絶縁膜とゲート絶縁膜とゲート電極
とソース及びドレイン領域とを保護する保護膜と、前記
ソース及びドレイン領域の各々に接して前記保護膜を貫
通して形成されたプラグ電極と、該プラグ電極に接して
前記保護膜上に形成された配線とを有する半導体装置に
おいて、前記ゲート絶縁膜はＳｉと一種以上の金属元素
とからなる混合層の酸化処理膜からなることを特徴とす
る。
ゲート絶縁膜を有する半導体装置、より具体的にはシリ
コン単結晶基板上に、素子分離絶縁膜と、ゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極と、前記
素子分離絶縁膜と前記ゲート絶縁膜との間で前記ゲート
絶縁膜を挟んで両側に形成されたソース及びドレイン領
域と、前記素子分離絶縁膜とゲート絶縁膜とゲート電極
とソース及びドレイン領域とを保護する保護膜と、前記
ソース及びドレイン領域の各々に接して前記保護膜を貫
通して形成されたプラグ電極と、該プラグ電極に接して
前記保護膜上に形成された配線とを有する半導体装置に
おいて、前記ゲート絶縁膜はＳｉと一種以上の金属元素
とからなる混合層の酸化処理膜からなることを特徴とす
る。
【００２１】又、本発明の半導体装置においては、前記
ゲート絶縁膜はＳｉと他の金属との複合酸化物からな
り、該複合酸化物はＳｉ酸化物に換算して該Ｓｉ酸化物
が主成分であること、更に前記ゲート絶縁膜はＳｉと他
の金属との複合酸化物からなり、実質的にＳｉ酸化物
（ＳｉＯ２）を有しないことを特徴とする。
ゲート絶縁膜はＳｉと他の金属との複合酸化物からな
り、該複合酸化物はＳｉ酸化物に換算して該Ｓｉ酸化物
が主成分であること、更に前記ゲート絶縁膜はＳｉと他
の金属との複合酸化物からなり、実質的にＳｉ酸化物
（ＳｉＯ２）を有しないことを特徴とする。
【００２２】更に、本発明は、シリコン単結晶基板上に
ゲート絶縁膜を形成する半導体装置の製造法、より具体
的にはシリコン単結晶基板上に、素子分離絶縁膜を形成
する工程と、ゲート絶縁膜を形成する工程と、該ゲート
絶縁膜上にゲート電極を形成する工程と、前記素子分離
絶縁膜と前記ゲート絶縁膜との間で前記ゲート絶縁膜を
挟んで両側にソース及びドレイン領域を形成する工程
と、前記素子分離絶縁膜とゲート絶縁膜とゲート電極と
ソース及びドレイン領域とを保護する保護膜を形成する
工程と、前記ソース及びドレイン領域の各々に接して前
記保護膜を貫通させてプラグ電極を形成する工程と、該
プラグ電極に接して前記保護膜上に配線を形成する工程
とを順次有する半導体装置の製造法において、前記ゲー
ト絶縁膜をＳｉと一種以上の金属元素とからなる混合層
を形成した後、該混合層を酸化処理することによって形
成することを特徴とする。
ゲート絶縁膜を形成する半導体装置の製造法、より具体
的にはシリコン単結晶基板上に、素子分離絶縁膜を形成
する工程と、ゲート絶縁膜を形成する工程と、該ゲート
絶縁膜上にゲート電極を形成する工程と、前記素子分離
絶縁膜と前記ゲート絶縁膜との間で前記ゲート絶縁膜を
挟んで両側にソース及びドレイン領域を形成する工程
と、前記素子分離絶縁膜とゲート絶縁膜とゲート電極と
ソース及びドレイン領域とを保護する保護膜を形成する
工程と、前記ソース及びドレイン領域の各々に接して前
記保護膜を貫通させてプラグ電極を形成する工程と、該
プラグ電極に接して前記保護膜上に配線を形成する工程
とを順次有する半導体装置の製造法において、前記ゲー
ト絶縁膜をＳｉと一種以上の金属元素とからなる混合層
を形成した後、該混合層を酸化処理することによって形
成することを特徴とする。
【００２３】又、本発明の半導体装置の製造法において
は、前記ゲート絶縁膜をＣＶＤ法又はイオンビームスパ
ッタリング法によってＳｉと、他の金属との混合層を形
成した後、該混合層を酸化処理することによって形成す
ること、又、前記ゲート絶縁膜を、元素比でＳｉのスパ
ッタリングにおけるスパッタリング量が他の金属のスパ
ッタリングによるスパッタリング量より多くなるように
前記スパッタリングにおける両者のイオンビーム出力を
調整して、Ｓｉと他の金属とを同時に形成した後、酸化
処理することによって形成すること、又、前記ゲート絶
縁膜を元素比でＳｉのＣＶＤ法におけるガス供給量に比
較して他の金属のＣＶＤ法におけるガス供給量を小さく
して、Ｓｉと他の金属とを同時に形成した後、酸化処理
することによって形成すること、又、前記ゲート絶縁膜
をＳｉと一種以上の金属元素とを同時に形成し、４００
℃以下の温度で酸化処理することによって形成するこ
と、更に、前記ゲート絶縁膜の長さを０．１μｍ以下と
することを特徴とする。
は、前記ゲート絶縁膜をＣＶＤ法又はイオンビームスパ
ッタリング法によってＳｉと、他の金属との混合層を形
成した後、該混合層を酸化処理することによって形成す
ること、又、前記ゲート絶縁膜を、元素比でＳｉのスパ
ッタリングにおけるスパッタリング量が他の金属のスパ
ッタリングによるスパッタリング量より多くなるように
前記スパッタリングにおける両者のイオンビーム出力を
調整して、Ｓｉと他の金属とを同時に形成した後、酸化
処理することによって形成すること、又、前記ゲート絶
縁膜を元素比でＳｉのＣＶＤ法におけるガス供給量に比
較して他の金属のＣＶＤ法におけるガス供給量を小さく
して、Ｓｉと他の金属とを同時に形成した後、酸化処理
することによって形成すること、又、前記ゲート絶縁膜
をＳｉと一種以上の金属元素とを同時に形成し、４００
℃以下の温度で酸化処理することによって形成するこ
と、更に、前記ゲート絶縁膜の長さを０．１μｍ以下と
することを特徴とする。
【００２４】
【発明の実施の形態】（実施例１）図１は、本発明に係
るＭＩＳトランジスタの製造方法を示す断面図である。
Ｓｉ単結晶基板１０１であってｐ−ｔｙｐｅで（１０
０）面方位、抵抗率１０〜１５Ω・ｃｍの基板である。
素子分離領域１０２はＳｉ単結晶基板１０１に深さ約
０．４μｍの溝を形成した後にＣＶＤ−ＳｉＯ２膜を全
面成膜し、次にＣＭＰ（化学機械研磨）法で平坦化させ
て作製した。
るＭＩＳトランジスタの製造方法を示す断面図である。
Ｓｉ単結晶基板１０１であってｐ−ｔｙｐｅで（１０
０）面方位、抵抗率１０〜１５Ω・ｃｍの基板である。
素子分離領域１０２はＳｉ単結晶基板１０１に深さ約
０．４μｍの溝を形成した後にＣＶＤ−ＳｉＯ２膜を全
面成膜し、次にＣＭＰ（化学機械研磨）法で平坦化させ
て作製した。
【００２５】次に、ＳｉとＨｆからなる混合層１０３を
成膜した。成膜には、２元系イオンビームスパッタ法を
用いて行った。ＳｉターゲットとＨｆターゲットをセッ
トし、２つのイオン源を同時に使用し形成した。Ｓｉタ
ーゲットの照射条件を一定とし、Ｈｆターゲットを照射
するイオンビームの出力を変化させることによって、Ｓ
ｉのスパッタリング量に対してスパッタリングによるＨ
ｆ量を制御し膜厚１〜１０ｎｍの元素比でＳｉとＨｆ
０．５〜２０％との合金からなる混合層１０３を作製し
た。得られた混合層１０３を、酸素雰囲気中、３５０℃
で熱処理を行い、Ｓｉ−Ｈｆ−Ｏのゲート絶縁膜１０４
を作製した。該ゲート絶縁膜上に、ゲート電極１０５と
なる多結晶Ｓｉ膜を３００ｎｍ成膜し、ｎチャンネル領
域にはリンを、ｐチャンネル領域にはボロンをそれぞれ
注入し、８００℃、１０〜３０ｍｉｎの窒素中熱処理を
して活性化した。本実施例におけるＳｉ−Ｈｆ−Ｏのゲ
ート絶縁膜１０４は、Ｓｉ酸化物に換算してそれを主成
分とする複合酸化物からなり、Ｓｉ酸化物（ＳｉＯ２）
は実質的に有しないものであった。
成膜した。成膜には、２元系イオンビームスパッタ法を
用いて行った。ＳｉターゲットとＨｆターゲットをセッ
トし、２つのイオン源を同時に使用し形成した。Ｓｉタ
ーゲットの照射条件を一定とし、Ｈｆターゲットを照射
するイオンビームの出力を変化させることによって、Ｓ
ｉのスパッタリング量に対してスパッタリングによるＨ
ｆ量を制御し膜厚１〜１０ｎｍの元素比でＳｉとＨｆ
０．５〜２０％との合金からなる混合層１０３を作製し
た。得られた混合層１０３を、酸素雰囲気中、３５０℃
で熱処理を行い、Ｓｉ−Ｈｆ−Ｏのゲート絶縁膜１０４
を作製した。該ゲート絶縁膜上に、ゲート電極１０５と
なる多結晶Ｓｉ膜を３００ｎｍ成膜し、ｎチャンネル領
域にはリンを、ｐチャンネル領域にはボロンをそれぞれ
注入し、８００℃、１０〜３０ｍｉｎの窒素中熱処理を
して活性化した。本実施例におけるＳｉ−Ｈｆ−Ｏのゲ
ート絶縁膜１０４は、Ｓｉ酸化物に換算してそれを主成
分とする複合酸化物からなり、Ｓｉ酸化物（ＳｉＯ２）
は実質的に有しないものであった。
【００２６】ゲート電極１０５は多結晶Ｓｉ膜を通常の
ホトリソグラフィー法を用いてパターニングし、セルフ
アラインにてＲＩＥによりエッチングして形成した。ま
た、同様にゲート絶縁膜１０４も加工して形成した。
ホトリソグラフィー法を用いてパターニングし、セルフ
アラインにてＲＩＥによりエッチングして形成した。ま
た、同様にゲート絶縁膜１０４も加工して形成した。
【００２７】次に、ゲート電極をマスクしてソース／ド
レイン領域１０６に周期率表の第５族の原子（Ｐ，Ａ
ｓ，Ｓｂ）或いは第３族の原子（Ｂ，Ａｌ，Ｇａ，Ｉ
ｎ）のイオン注入を行い、８００℃、３０ｓｅｃのＡｒ
中熱処理を施す事により低抵抗の拡散域を形成した。
レイン領域１０６に周期率表の第５族の原子（Ｐ，Ａ
ｓ，Ｓｂ）或いは第３族の原子（Ｂ，Ａｌ，Ｇａ，Ｉ
ｎ）のイオン注入を行い、８００℃、３０ｓｅｃのＡｒ
中熱処理を施す事により低抵抗の拡散域を形成した。
【００２８】次にＣＶＤ法によりＳｉＯ２１０７保護膜
を形成した。さらにソース/ドレイン１０６上にスルー
ホールを作製した後、ＣＶＤ法によりＷ−プラグ電極１
０８を作製した。最後にアルミ配線１０９をＷ−プラグ
電極１０８上に作製してＭＩＳ型トランジスタ素子を作
製した。片方のアルミ配線１０９をアースにして、ゲー
ト電極１０５に−２〜２Ｖの電圧を変化させた場合のＣ
−Ｖ特性よりＥＯＴ（ＳｉＯ２換算膜厚）を算出した。
その結果を図３に示す。尚、誘電率を求めるために、膜
厚１０〜４０ｎｍの前記ゲート絶縁膜で評価した。１０
〜４０ｎｍ膜厚の間でＳｉ−Ｈｆ−Ｏデータの最小２乗
法から求めた勾配は誘電率を意味し、約１６であった。
を形成した。さらにソース/ドレイン１０６上にスルー
ホールを作製した後、ＣＶＤ法によりＷ−プラグ電極１
０８を作製した。最後にアルミ配線１０９をＷ−プラグ
電極１０８上に作製してＭＩＳ型トランジスタ素子を作
製した。片方のアルミ配線１０９をアースにして、ゲー
ト電極１０５に−２〜２Ｖの電圧を変化させた場合のＣ
−Ｖ特性よりＥＯＴ（ＳｉＯ２換算膜厚）を算出した。
その結果を図３に示す。尚、誘電率を求めるために、膜
厚１０〜４０ｎｍの前記ゲート絶縁膜で評価した。１０
〜４０ｎｍ膜厚の間でＳｉ−Ｈｆ−Ｏデータの最小２乗
法から求めた勾配は誘電率を意味し、約１６であった。
【００２９】更に耐電圧特性を測定した結果、±３Ｖの
電圧を印加しても、１０−８Ａ／ｃｍ２オーダーの、高
い耐電圧特性を有することが分かった。更に前述と同様
の方法を用いて、Ｈｆ量を元素比で２０％を越えるサン
プルを作製し比較した。２０％以上では層分離が生じ、
耐電圧特性が低下した。従って２０％以下が望ましい。
電圧を印加しても、１０−８Ａ／ｃｍ２オーダーの、高
い耐電圧特性を有することが分かった。更に前述と同様
の方法を用いて、Ｈｆ量を元素比で２０％を越えるサン
プルを作製し比較した。２０％以上では層分離が生じ、
耐電圧特性が低下した。従って２０％以下が望ましい。
【００３０】本実施例で得られたゲート絶縁膜は、アモ
ルファス（非晶質）であることから、結晶粒界を持たな
い。その結果、高い耐電圧特性を有し、かつ一種以上の
金属を加えることで、高い比誘電率を有するゲート絶縁
膜を作製することができる。
ルファス（非晶質）であることから、結晶粒界を持たな
い。その結果、高い耐電圧特性を有し、かつ一種以上の
金属を加えることで、高い比誘電率を有するゲート絶縁
膜を作製することができる。
【００３１】又、本実施例によれば、Ｓｉと一種以上の
金属元素との混合層を酸化してシリケートのゲート絶縁
膜を作製することにより、Ｓｉ単結晶とゲート絶縁膜の
間に、低誘電体層のＳｉＯ２膜の形成を実質的に抑制で
き、その結果、ゲート絶縁膜全体の容量を低下させるこ
となく作製できる。これにより、ゲート絶縁膜の長さが
０．１μｍ以下であるＭＩＳ型トランジスタ素子を得る
ことができる。
金属元素との混合層を酸化してシリケートのゲート絶縁
膜を作製することにより、Ｓｉ単結晶とゲート絶縁膜の
間に、低誘電体層のＳｉＯ２膜の形成を実質的に抑制で
き、その結果、ゲート絶縁膜全体の容量を低下させるこ
となく作製できる。これにより、ゲート絶縁膜の長さが
０．１μｍ以下であるＭＩＳ型トランジスタ素子を得る
ことができる。
【００３２】又、本実施例ではゲート絶縁膜としてＳｉ
とＨｆを用いたが、Ｈｆに変えてその他の金属元素とし
て、ジルコニウム、アルミニウム、イットリウムを含む
ランタノイド金属元素（Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐ
ｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔ
ｍ，Ｙｂ，Ｌｕ）の一種以上を用いたが、高い比誘電率
を有するゲート絶縁膜を作製することができることが判
明した。そのゲート絶縁膜１０４は、Ｓｉ酸化物に換算
してそれを主成分とする複合酸化物からなり、またＳｉ
酸化物（ＳｉＯ２）は実質的に有しないものであった。
とＨｆを用いたが、Ｈｆに変えてその他の金属元素とし
て、ジルコニウム、アルミニウム、イットリウムを含む
ランタノイド金属元素（Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐ
ｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔ
ｍ，Ｙｂ，Ｌｕ）の一種以上を用いたが、高い比誘電率
を有するゲート絶縁膜を作製することができることが判
明した。そのゲート絶縁膜１０４は、Ｓｉ酸化物に換算
してそれを主成分とする複合酸化物からなり、またＳｉ
酸化物（ＳｉＯ２）は実質的に有しないものであった。
【００３３】本実施例ではイオンビームスパッタ法を用
いて行ったが、スパッタ法やＣＶＤ法等、通常薄膜を形
成する方法でもよい。また、本実施例では、酸化処理の
雰囲気を酸素で行なったが、Ｏ３やＮ２Ｏラジカル酸
素、さらにはこれらを組み合わせた雰囲気を用いてもよ
い。
いて行ったが、スパッタ法やＣＶＤ法等、通常薄膜を形
成する方法でもよい。また、本実施例では、酸化処理の
雰囲気を酸素で行なったが、Ｏ３やＮ２Ｏラジカル酸
素、さらにはこれらを組み合わせた雰囲気を用いてもよ
い。
【００３４】またゲート電極として多結晶Ｓｉを用いて
いるが、上記誘電体材料と反応しない金属、例えばＷ，
Ｍｏ，ＴｉＮ，ＴｉＳｉ２等を用いてもよい。さらに、
多結晶Ｓｉにリンをドープしてもよい。Ａｌ配線を説明
したが、低抵抗な金属材料ならよく、例えばＣｕ材料を
用いてもよい。
いるが、上記誘電体材料と反応しない金属、例えばＷ，
Ｍｏ，ＴｉＮ，ＴｉＳｉ２等を用いてもよい。さらに、
多結晶Ｓｉにリンをドープしてもよい。Ａｌ配線を説明
したが、低抵抗な金属材料ならよく、例えばＣｕ材料を
用いてもよい。
【００３５】（実施例２）実施例１と同様に素子分離領
域１０２はＳｉ単結晶基板１０１に深さ約０．４μｍの
溝を形成した後にＣＶＤ−ＳｉＯ２膜を全面成膜し、次
にＣＭＰで平坦化させて作製した。
域１０２はＳｉ単結晶基板１０１に深さ約０．４μｍの
溝を形成した後にＣＶＤ−ＳｉＯ２膜を全面成膜し、次
にＣＭＰで平坦化させて作製した。
【００３６】次に、ＳｉとＺｒからなる混合層１０３を
作製するために、ＨＳｉ[Ｎ(ＣＨ３) ２]３液体原料と
Ｚｒ[Ｎ(ＣＨ３)２]４の液体原料をＣＶＤ原料として用
いた。それぞれのＣＶＤ原料は液体マスフローコントロ
ーラーを用い、前者の原料に対して後者の原料の供給量
を小さくさせて０．１〜３ｓｃｃｍの速度で供給した。
気化器の温度を１００〜２００℃に設定してＣＶＤ原料
を一気に液体からガスにした後、Ａｒガス１９８〜５０
０ｓｃｃｍで搬送し反応容器に導入した。反応容器の圧
力を０．０５〜４５ｔｏｒｒとし、成膜温度を３００℃
以上４５０℃以下として１〜２０ｍｉｎ成膜して、実施
例１と同様の組成の膜厚１〜１０ｎｍのＳｉ金属とＺｒ
金属を含む混合層を作製した。次に、前記混合層をオゾ
ン雰囲気中、２５０℃の酸化処理を行いＳｉ−Ｚｒ−Ｏ
のゲート絶縁膜１０４を作製した。
作製するために、ＨＳｉ[Ｎ(ＣＨ３) ２]３液体原料と
Ｚｒ[Ｎ(ＣＨ３)２]４の液体原料をＣＶＤ原料として用
いた。それぞれのＣＶＤ原料は液体マスフローコントロ
ーラーを用い、前者の原料に対して後者の原料の供給量
を小さくさせて０．１〜３ｓｃｃｍの速度で供給した。
気化器の温度を１００〜２００℃に設定してＣＶＤ原料
を一気に液体からガスにした後、Ａｒガス１９８〜５０
０ｓｃｃｍで搬送し反応容器に導入した。反応容器の圧
力を０．０５〜４５ｔｏｒｒとし、成膜温度を３００℃
以上４５０℃以下として１〜２０ｍｉｎ成膜して、実施
例１と同様の組成の膜厚１〜１０ｎｍのＳｉ金属とＺｒ
金属を含む混合層を作製した。次に、前記混合層をオゾ
ン雰囲気中、２５０℃の酸化処理を行いＳｉ−Ｚｒ−Ｏ
のゲート絶縁膜１０４を作製した。
【００３７】次に、実施例１と同様の製造方法を用いて
ＭＩＳ型トランジスタ素子を作製した。片方のアルミ配
線をアースにして、ゲート電極に−２〜２Ｖの電圧を変
化させた場合のＣ−Ｖ特性より、ＥＯＴ（ＳｉＯ２換算
膜厚）を算出した。その結果を図４にまとめて示す。
尚、誘電率を求めるために、膜厚１０〜４０ｎｍの前記
ゲート絶縁膜で評価した。１０〜４０ｎｍ膜厚間でＳｉ
−Ｚｒ−Ｏデータの最小２乗法から求めた勾配は誘電率
を意味し、約１６であった。また物理膜厚がゼロの場合
にＥＯＴが約ゼロを示す事より、ゲート絶縁膜１０４で
あるＳｉ−Ｚｒ−ＯとＳｉ単結晶基板１０１の界面に低
誘電率なＳｉＯ２層の形成を抑制できたことが分かる。
ＭＩＳ型トランジスタ素子を作製した。片方のアルミ配
線をアースにして、ゲート電極に−２〜２Ｖの電圧を変
化させた場合のＣ−Ｖ特性より、ＥＯＴ（ＳｉＯ２換算
膜厚）を算出した。その結果を図４にまとめて示す。
尚、誘電率を求めるために、膜厚１０〜４０ｎｍの前記
ゲート絶縁膜で評価した。１０〜４０ｎｍ膜厚間でＳｉ
−Ｚｒ−Ｏデータの最小２乗法から求めた勾配は誘電率
を意味し、約１６であった。また物理膜厚がゼロの場合
にＥＯＴが約ゼロを示す事より、ゲート絶縁膜１０４で
あるＳｉ−Ｚｒ−ＯとＳｉ単結晶基板１０１の界面に低
誘電率なＳｉＯ２層の形成を抑制できたことが分かる。
【００３８】本実施例では、液体原料を用いて行なった
が、ＣＶＤ原料をトルエン、ヘキサン、オクタンまたは
メタノール、イソプロピルアルコール、エタノール、ブ
タノールでも溶解度の許容範囲内で溶解させて用いてよ
い。また、本実施例では、液体気化法について説明した
が、一般的なバブリング法でＣＶＤ原料ガスを成膜室へ
供給させてもよい。
が、ＣＶＤ原料をトルエン、ヘキサン、オクタンまたは
メタノール、イソプロピルアルコール、エタノール、ブ
タノールでも溶解度の許容範囲内で溶解させて用いてよ
い。また、本実施例では、液体気化法について説明した
が、一般的なバブリング法でＣＶＤ原料ガスを成膜室へ
供給させてもよい。
【００３９】
【発明の効果】以上詳述したように本発明によれば、Ｓ
ｉと一種以上の金属元素との混合層を不活性雰囲気又は
還元性雰囲気中で形成し、酸化処理してシリケートのゲ
ート絶縁膜を作製することにより、Ｓｉ単結晶とゲート
絶縁膜の間に、低誘電体層のＳｉＯ２膜の形成を実質的
に抑制でき、その結果、ゲート絶縁膜全体の容量を低下
させることなく作製できるために、ゲート長０．１μｍ
以下であるＭＩＳ型トランジスタ素子を提供することが
できた。
ｉと一種以上の金属元素との混合層を不活性雰囲気又は
還元性雰囲気中で形成し、酸化処理してシリケートのゲ
ート絶縁膜を作製することにより、Ｓｉ単結晶とゲート
絶縁膜の間に、低誘電体層のＳｉＯ２膜の形成を実質的
に抑制でき、その結果、ゲート絶縁膜全体の容量を低下
させることなく作製できるために、ゲート長０．１μｍ
以下であるＭＩＳ型トランジスタ素子を提供することが
できた。
【図１】 本発明の実施例に係るＭＩＳトランジスタ素
子の製造工程を示す断面図。
子の製造工程を示す断面図。
【図２】 本発明の実施例に係るＭＩＳトランジスタ素
子の製造工程を示す断面図。
子の製造工程を示す断面図。
【図３】 本発明のＳｉ−Ｈｆ−Ｏ物理膜厚とＥＯＴ膜
厚との関係を示す線図。
厚との関係を示す線図。
【図４】 本発明のＳｉ−Ｚｒ−Ｏ物理膜厚とＥＯＴ膜
厚との関係を示す線図。
厚との関係を示す線図。
101…Ｓｉ単結晶基板、102…素子分離領域、103…混合
層、104…ゲート絶縁膜、105…ゲート電極、106…ソー
ス・ドレイン領域、107…ＳｉＯ２保護膜、108…プラグ
電極、109…Ａｌ配線。
層、104…ゲート絶縁膜、105…ゲート電極、106…ソー
ス・ドレイン領域、107…ＳｉＯ２保護膜、108…プラグ
電極、109…Ａｌ配線。
フロントページの続き
(72)発明者 門島 勝
茨城県日立市大みか町七丁目１番１号 株
式会社日立製作所日立研究所内
(72)発明者 村田 康彦
茨城県日立市大みか町七丁目１番１号 株
式会社日立製作所日立研究所内
(72)発明者 平谷 正彦
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 5F058 BA01 BA11 BC02 BC04 BF62
BJ04
5F140 AA19 AA39 BA01 BA20 BC06
BD04 BD13 BE07 BE09 BE10
BF01 BF04 BF07 BF08 BF10
BG32 BG33 BG38 BG42 BH21
BJ01 BJ07 BJ11 BJ15 BJ27
BK13 BK21 BK30 CA03 CB01
CB04 CC03 CC12 CE07
Claims (19)
- 【請求項１】シリコン単結晶基板上にゲート絶縁膜を有
する半導体装置において、前記ゲート絶縁膜はＳｉと他
の金属元素とからなる混合層の酸化処理膜からなること
を特徴とする半導体装置。 - 【請求項２】シリコン単結晶基板上にゲート絶縁膜を有
する半導体装置において、前記ゲート絶縁膜はＳｉと他
の金属との複合酸化物からなり、該複合酸化物は元素比
でＳｉ量が他の金属量より多いことを特徴とする半導体
装置。 - 【請求項３】シリコン単結晶基板上にゲート絶縁膜を有
する半導体装置において、前記ゲート絶縁膜はＳｉと他
の金属との複合酸化物からなり、実質的にＳｉ酸化物を
有しないことを特徴とする半導体装置。 - 【請求項４】シリコン単結晶基板上にゲート絶縁膜を有
する半導体装置において、前記ゲート絶縁膜はＳｉと他
の金属との複合酸化物からなり、前記ゲート絶縁膜の長
さが０．１μｍ以下であることを特徴とする半導体装
置。 - 【請求項５】請求項１〜４のいずれかにおいて、前記半
導体装置は、シリコン単結晶基板上に、素子分離絶縁膜
と、ゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲ
ート電極と、前記素子分離絶縁膜と前記ゲート絶縁膜と
の間で前記ゲート絶縁膜を挟んで両側に形成されたソー
ス及びドレイン領域と、前記素子分離絶縁膜とゲート絶
縁膜とゲート電極とソース及びドレイン領域とを保護す
る保護膜と、前記ソース及びドレイン領域の各々に接し
て前記保護膜を貫通して形成されたプラグ電極と、該プ
ラグ電極に接して前記保護膜上に形成された配線とを有
することを特徴とする半導体装置。 - 【請求項６】請求項１〜５のいずれかにおいて、前記他
の金属の含有量が元素比で０．５〜２０％であることを
特徴とする半導体装置。 - 【請求項７】請求項１〜６のいずれかにおいて、前記他
の金属はアルミニウム、ハフニウム、ジルコニウム、イ
ットリウム及び希土類元素の１種以上からなることを特
徴とする半導体装置。 - 【請求項８】請求項１〜７のいずれかにおいて、前記ゲ
ート絶縁膜はその膜厚方向における前記他の金属元素の
濃度勾配が５％以内であることを特徴とする半導体装
置。 - 【請求項９】請求項１〜８のいずれかに記載のゲート絶
縁膜を用いたことを特徴とするＭＩＳ型トランジスタ。 - 【請求項１０】シリコン単結晶基板上にゲート絶縁膜を
形成する半導体装置の製造法において、Ｓｉと他の金属
とからなる混合層を形成した後、該混合層を酸化処理す
ることによって前記ゲート絶縁膜を形成することを特徴
とする半導体装置の製造法。 - 【請求項１１】シリコン単結晶基板上にゲート絶縁膜を
形成する半導体装置の製造法において、ＣＶＤ法又はイ
オンビームスパッタリング法によってＳｉと他の金属と
の混合層を形成した後、該混合層を酸化処理することに
よって前記ゲート絶縁膜を形成することを特徴とする半
導体装置の製造法。 - 【請求項１２】シリコン単結晶基板上にゲート絶縁膜を
形成する半導体装置の製造法において、元素比で、Ｓｉ
のスパッタリングによるスパッタリング量が他の金属の
スパッタリングによるスパッタリング量より多くなるよ
うに前記スパッタリングにおける両者のイオンビーム出
力を調整して、前記Ｓｉと他の金属とを同時に形成した
後、酸化処理することによって前記ゲート絶縁膜を形成
することを特徴とする半導体装置の製造法。 - 【請求項１３】シリコン単結晶基板上にゲート絶縁膜を
形成する半導体装置の製造法において、元素比で、Ｓｉ
のＣＶＤ法におけるガス供給量に比較して他の金属のＣ
ＶＤ法におけるガス供給量を小さくして、前記Ｓｉと他
の金属とを同時に形成した後、酸化処理することによっ
て前記ゲート絶縁膜を形成することを特徴とする半導体
装置の製造法。 - 【請求項１４】シリコン単結晶基板上にゲート絶縁膜を
形成する半導体装置の製造法において、Ｓｉと他の金属
元素とを同時に形成した後、４００℃以下の温度で酸化
処理することによって前記ゲート絶縁膜を形成すること
を特徴とする半導体装置の製造法。 - 【請求項１５】シリコン単結晶基板上にゲート絶縁膜を
形成する半導体装置の製造法において、Ｓｉと他の金属
元素とを有する複合酸化物からなる前記ゲート絶縁膜を
形成した後、前記ゲート絶縁膜の長さを０．１μｍ以下
とすることを特徴とする半導体装置の製造法。 - 【請求項１６】請求項１０〜１５のいずれかにおいて、
シリコン単結晶基板上に、素子分離絶縁膜を形成する工
程と、前記ゲート絶縁膜を形成する工程と、該ゲート絶
縁膜上にゲート電極を形成する工程と、前記素子分離絶
縁膜と前記ゲート絶縁膜との間で前記ゲート絶縁膜を挟
んで両側にソース及びドレイン領域を形成する工程と、
前記素子分離絶縁膜とゲート絶縁膜とゲート電極とソー
ス及びドレイン領域とを保護する保護膜を形成する工程
と、前記ソース及びドレイン領域の各々に接して前記保
護膜を貫通させてプラグ電極を形成する工程と、該プラ
グ電極に接して前記保護膜上に配線を形成する工程とを
順次有することを特徴とする半導体装置の製造法。 - 【請求項１７】請求項１０〜１６のいずれかにおいて、
前記ゲート絶縁膜中の前記他の金属の含有量が元素比で
２０％以下であることを特徴とする半導体装置の製造方
法。 - 【請求項１８】請求項１０〜１７のいずれかにおいて、
前記酸化処理を、Ｏ２雰囲気、Ｏ３雰囲気、Ｎ２Ｏ雰囲
気及びラジカル酸素の１種以上を有する酸化雰囲気中に
て行うことを特徴とする半導体装置の製造方法。 - 【請求項１９】請求項１０において、前記シリコン単結
晶基板上に、酸窒化膜を配置し、次いで前記ゲート絶縁
膜を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001197843A JP2003017688A (ja) | 2001-06-29 | 2001-06-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001197843A JP2003017688A (ja) | 2001-06-29 | 2001-06-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003017688A true JP2003017688A (ja) | 2003-01-17 |
Family
ID=19035381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001197843A Pending JP2003017688A (ja) | 2001-06-29 | 2001-06-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003017688A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194645A (ja) * | 2003-02-12 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7488655B2 (en) | 2003-02-12 | 2009-02-10 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
-
2001
- 2001-06-29 JP JP2001197843A patent/JP2003017688A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194645A (ja) * | 2003-02-12 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7488655B2 (en) | 2003-02-12 | 2009-02-10 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
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