KR101037089B1 - 액정표시장치 및 그 제조 방법 - Google Patents

Abstract

본 발명은 액정표시장치에 관한 것이다.

이 액정표시장치는 제1 도전패턴으로 형성된 게이트 라인; 상기 게이트 라인과 분리되어 상기 제1 도전패턴으로 형성된 공통 라인; 상기 게이트 라인 및 공통 라인과 절연되게 교차하여 화소 영역을 정의하며, 제2 도전패턴으로 형성된 데이터 라인; 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터; 상기 화소 영역에 제3 도전패턴으로 형성되고 상기 공통 라인과 접속된 공통 전극; 상기 박막 트랜지스터와 접속되고 상기 화소 영역에서 상기 공통 전극과 수평 전계를 이루도록 상기 제3 도전패턴으로 형성된 화소 전극을 구비하고; 상기 제3 도전패턴은 금속막과 상기 금속막 상에 형성되는 저반사막을 포함한 2 중막으로 이루어진다.

Description

액정표시장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY AND FABRICATING METHOD THEREOF}

본 발명은 액정표시장치에 관한 것으로, 특히 표면 난반사를 줄이면서도 콘트라스트 비를 높일 수 있도록 한 액정표시장치 및 그 제조 방법에 관한 것이다.

액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.

수직 전계 인가형 액정표시장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic, 이하, "TN") 모드의 액정을 구동시킨다. 수직 전계 인가형 액정표시장치는 개구율이 큰 장점을 갖는 반면 시약기 좁은 단점이 있다.

수평 전계 인가형 액정표시장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수평 전계에 의해 인 플레인 스위치(In Plane Swich, 이하, "IPS") 모드의 액정을 구동시킨다. 수평 전계 인가형 액정표시장치는 시야각이 상대적으로 매우 넓은 장점을 갖는다.

수평 전계 인가형 액정표시장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하판) 및 칼러 필터 어레이 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.

박막 트랜지스터 어레이 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막을 구비한다. 컬러 필터 어레이 기판은 칼러 구현을 위한 컬러 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막을 구비한다. 액정들은 화소 전극과 공통 전극 사이에 형성되는 수평 전계에 의해 광투과율을 가변시킨다.

이러한 액정표시장치에 있어서, 통상적으로 화소 전극과 공통 전극은 단일 투명 도전막 또는 단일 금속막으로 형성된다.

화소 전극과 공통 전극을 단일 금속막으로 형성하는 경우, 금속은 반사율이 높아 표시면으로 입사되는 외부광을 반사시키는 성질이 강하다. 반사된 외부광은 액정표시장치의 백라이트로부터 입사되는 광과 보강 간섭 또는 상쇄 간섭을 일으킨 후 편광판을 통과하므로, 외부광이 반사되는 부분의 표시화상에 회절 무늬의 얼룩이 발생되기 쉽다.

반사율 저감을 위해 화소 전극과 공통 전극을 투명 도전막으로 형성하는 경우, 반사율은 낮아지나 투과율 상승에 의한 블랙 휘도의 품질 저하로 콘트라스트 비(Contrast Ratio)가 나빠진다.

따라서, 본 발명의 목적은 외부 광에 대한 전극 표면에서의 반사율을 저감시킴과 아울러, 표시 영상의 콘트라스트 비를 높일 수 있도록 한 액정표시장치 및 그 제조 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 액정표시장치는 제1 도전패턴으로 형성된 게이트 라인; 상기 게이트 라인과 분리되어 상기 제1 도전패턴으로 형성된 공통 라인; 상기 게이트 라인 및 공통 라인과 절연되게 교차하여 화소 영역을 정의하며, 제2 도전패턴으로 형성된 데이터 라인; 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터; 상기 화소 영역에 제3 도전패턴으로 형성되고 상기 공통 라인과 접속된 공통 전극; 상기 박막 트랜지스터와 접속되고 상기 화소 영역에서 상기 공통 전극과 수평 전계를 이루도록 상기 제3 도전패턴으로 형성된 화소 전극을 구비하고; 상기 제3 도전패턴은 금속막과 상기 금속막 상에 형성되는 저반사막을 포함한 2 중막으로 이루어진다.

상기 저반사막은 나이트 라이드(Nitride) 물질 또는 옥사이드(Oxide) 물질을 포함한다.

상기 저반사막은 CuNx, MoTiNx, ITO, IZO, TO, CrOx 중 적어도 어느 하나를 포함한다.

상기 저반사막의 두께는 30 Å ~ 1000 Å 이다.

이 액정표시장치는 상기 게이트 라인에 연결된 게이트 패드 하부 전극과, 콘택홀을 통해 상기 게이트 패드 하부 전극에 접촉되는 게이트 패드 상부 전극을 갖는 게이트 패드; 상기 데이터 라인에 연결된 데이터 패드 하부 전극과, 콘택홀을 통해 상기 데이터 패드 하부 전극에 접촉되는 데이터 패드 상부 전극을 갖는 데이터 패드; 및 상기 공통 라인에 연결된 공통 패드 하부 전극과, 콘택홀을 통해 상기 공통 패드 하부 전극에 접촉되는 공통 패드 상부 전극을 갖는 공통 패드를 더 구비하고; 상기 게이트 패드 상부 전극, 데이터 패드 상부 전극 및 공통 패드 상부 전극은 상기 제3 도전패턴으로 이루어진다.

본 발명의 다른 실시예에 따른 액정표시장치는 제1 도전패턴으로 형성된 게이트 라인; 상기 게이트 라인과 분리되어 상기 제1 도전패턴으로 형성된 공통 라인; 상기 게이트 라인과 절연되게 교차하여 화소 영역을 정의하며, 제2 도전패턴으로 형성된 데이터 라인; 상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터; 상기 공통 라인과 접속되며 제3 도전패턴으로 형성되는 공통 전극; 상기 박막 트랜지스터와 접속되고 상기 화소 영역에서 상기 공통 전극과 전계를 이루도록 상기 제3 도전패턴으로 형성된 화소 전극을 구비하고; 상기 제3 도전패턴은 헤이즈 처리를 통해 그 표면이 엠보싱 형태를 갖는 투명 도전막으로 이루어진다.

상기 투명 도전막은 ITO 또는 IZO를 포함한다.

상기 화소 전극은 상기 공통 전극과 수평 전계 또는 수직 전계를 형성한다.

본 발명의 일 실시예에 따른 액정표시장치의 제조 방법은 기판 상에 제1 도전패턴으로 게이트 라인, 상기 게이트 라인에 접속되는 박막 트랜지스터의 게이트 전극, 및 상기 게이트 라인과 분리된 공통 라인을 형성하는 단계; 게이트 절연막을 전면 도포한 후, 상기 게이트 절연막 상의 일정 영역에 반도체 패턴을 형성하는 단계; 상기 반도체 패턴 상에 제2 도전패턴으로 상기 게이트 라인 및 공통 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인과 접속된 박막 트랜지스터의 소스 전극, 및 상기 소스 전극과 대향하는 상기 박막 트랜지스터의 드레인 전극을 형성하는 단계; 보호막을 전면 도포한 후, 상기 보호막과 상기 게이트 절연막을 패터닝하여 상기 공통 라인 일부 및 상기 드레인전극 일부를 노출시키는 단계; 제3 도전패턴으로 상기 노출된 공통 라인에 접속되는 공통 전극을 형성하는 단계; 및 상기 화소 영역에서 상기 공통 전극과 대향하여 수평 전계를 이루도록, 상기 제3 도전패턴으로 상기 노출된 드레인전극에 접속되는 화소 전극을 형성하는 단계를 포함하고; 상기 제3 도전패턴은 금속막과 상기 금속막 상에 형성되는 저반사막을 포함한 2 중막으로 형성된다.

본 발명의 다른 실시예에 따른 액정표시장치의 제조 방법은 기판 상에 제1 도전패턴으로 게이트 라인, 상기 게이트 라인에 접속되는 박막 트랜지스터의 게이트 전극, 및 상기 게이트 라인과 분리된 공통 라인을 형성하는 단계; 게이트 절연막을 전면 도포한 후, 상기 게이트 절연막 상의 일정 영역에 반도체 패턴을 형성하는 단계; 상기 반도체 패턴 상에 제2 도전패턴으로 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인과 접속된 박막 트랜지스터의 소스 전극, 및 상기 소스 전극과 대향하는 상기 박막 트랜지스터의 드레인 전극을 형성하는 단계; 보호막을 전면 도포한 후, 상기 보호막과 상기 게이트 절연막을 패터닝하여 상기 공통 라인 일부 및 상기 드레인전극 일부를 노출시키는 단계; 제3 도전패턴으로 상기 노출된 공통 라인에 접속되는 공통 전극을 형성하는 단계; 및 상기 화소 영역에서 상기 공통 전극과 대향하여 전계를 이루도록, 상기 제3 도전패턴으로 상기 노출된 드레인전극에 접속되는 화소 전극을 형성하는 단계를 포함하고; 상기 제3 도전패턴은 헤이즈 처리를 통해 그 표면이 엠보싱 형태를 갖는 투명 도전막으로 형성된다.

본 발명에 따른 액정표시장치 및 그 제조 방법은 전극부를 구성하는 제3 도전 패턴군을 금속막과 저반사막을 포함하는 2 중막으로 형성하거나 또는, 엠보싱 형태의 표면을 갖는 단일 투명 도전막으로 형성함으로써, 표시 영상의 콘트라스트 비를 높이면서도 외부 광에 대한 전극 표면에서의 반사율을 저감시켜, 외부광에 의한 얼룩 발생을 크게 줄일 수 있다.

도 1 내지 도 9를 참조하여 본 발명의 바람직한 실시예에 대해 설명하기로 한다. 이하의 실시예에서는, 4 마스크 공정을 통해 제조되는 IPS(In Plane Switching) 모드의 박막 트랜지스터 어레이 기판 및 그 제조 방법을 일 예로 하여 설명하겠지만, 본 발명의 기술적 사상은 이하에서 예시될 마스크 수 및 액정 구동을 위한 전계 모드방식에 제한되지 않는다.

<제1 실시예>

도 1 내지 도 5b를 이용하여 본 발명의 제1 실시예를 설명한다. 제1 실시예에서는 금속막과 이 금속막 상에 형성되는 저반사막을 포함한 2 중막으로 화소부 및 패드부 전극을 형성한다.

도 1은 본 발명의 제1 실시예에 따른 4 마스크 공정을 이용한 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1을Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 절취한 박막 트랜지스터 어레이 기판의 단면도이다.

도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(45) 위에 게이트 절연막(46)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(14) 및 공통 전극(19)과, 공통 전극(19)과 접속된 공통 라인(16)을 구비한다. 그리고, 박막 트랜지스터 기판은 공통 라인(16)과 화소 전극(14)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)과 접속된 게이트 패드(24)와, 데이터 라인(4)과 접속된 데이터 패드(33)와, 공통 라인(16)과 접속된 공통 패드(36)를 추가로 구비한다.

게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 게이트 절연막(46)을 사이에 두고 교차 구조로 형성되어 화소 영역을 정의한다. 여기서, 게이트 라인(2)은 제1 도전패턴(게이트 금속패턴)으로 형성되고, 데이터 라인(4)은 제2 도전패턴(소스/드레인 금속패턴)으로 형성된다.

공통 라인(16) 및 공통 전극(19)은 액정 구동을 위한 기준 전압을 공급한다. 공통 라인(16)은 표시 영역에서 화소 전극(14)과 부분적으로 중첩되도록 형성된 내부 공통 라인(16A)과, 비표시 영역에서 내부 공통 라인(16A)들을 공통으로 연결하는 외부 공통 라인(16B)을 포함한다. 공통 라인(16)은 제1 도전패턴으로 형성된다.

공통 전극(19)은 게이트 라인(2)과 나란하게 형성됨과 아울러 게이트 절연막(46)과 보호막(52)을 관통하는 제2 콘택홀(15)을 통해 내부 공통 라인(16A)에 접속되는 수평부(19A)와, 수평부(19A)에서 화소 영역으로 신장되는 핑거 형상의 핑거부(19B)를 구비한다. 공통 전극(19)은 금속막(35A)과 저반사막(35B)을 포함한 2 중막으로 이루어진 제3 도전패턴으로 형성된다.

박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 스위칭 됨으로써 데이터 라인(4)의 화소 신호를 화소 전극(14)에 충전시킨다. 이를 위하여, 박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(14)에 접속된 드레인 전극(12)을 구비한다. 또한, 박막 트랜지스터(6)는 게이트 절연막(46)을 사이에 두고 게이트 전극(8) 및 내부 공통 라인(16A)과 중첩되면서 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(48), 소스 전극(10) 및 드레인 전극(12)과의 오믹 접촉을 위하 여 채널을 제외한 활성층(48) 위에 형성된 오믹 접촉층(50)을 더 구비한다. 활성층(48) 및 오믹 접촉층(50)은, 소스 전극(10) 및 드레인 전극(12)과 함께 제2 도전패턴으로 형성된 데이터 라인(4) 및 데이터 패드 하부 전극(32)과도 중첩되게 형성된다.

화소 전극(14)은 화소 영역에서 공통 전극(19)과 나란히 대향하여 수평 전계를 형성한다. 화소 전극(14)은 보호막(52)을 관통하는 제1 콘택홀(13)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속되어 화소영역에 형성된다. 특히, 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 수평부(14A)와, 수평부(14A)에서 화소 영역으로 신장되며 공통 전극(19)의 핑거부(19B)와 나란하게 형성된 핑거 형상의 핑거부(14B)를 구비한다. 화소 전극(14)은 금속막(35A)과 저반사막(35B)을 포함한 2 중막으로 이루어진 제3 도전패턴으로 형성된다.

또한, 화소 전극(14)의 수평부(14A) 및 최외곽 핑거부(14B)는 게이트 절연막(46) 및 보호막(52)을 사이에 두고 내부 공통 라인(16A)과 부분적으로 중첩되어 스토리지 캐패시터(20)를 구성한다. 스토리지 캐패시터(20)는 화소 전극(14)에 충전된 현재 프레임의 화소 신호를 다음 프레임의 화소 신호가 충전될 때까지 안정적으로 유지시킨다.

게이트 라인(2)은 게이트 패드(24)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(24)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(26)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제3 콘택홀(27)을 통해 게 이트패드 하부 전극(26)과 접속된 게이트 패드 상부 전극(28)으로 구성된다. 게이트 패드 하부 전극(26)은 제1 도전패턴으로 형성되고, 게이트 패드 상부 전극(28)은 금속막(35A)과 저반사막(35B)을 포함한 2 중막으로 이루어진 제3 도전패턴으로 형성된다.

데이터 라인(4)은 데이터 패드(30)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(30)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(32)과, 보호막(52)을 관통하는 제4 콘택홀(33)을 통해 데이터 패드 하부 전극(32)과 접속된 데이터 패드 상부 전극(34)으로 구성된다. 데이터 패드 하부 전극(32)은 제2 도전패턴으로 형성되고, 데이터 패드 상부 전극(34)은 금속막(35A)과 저반사막(35B)을 포함한 2 중막으로 이루어진 제3 도전패턴으로 형성된다.

공통 라인(16)은 공통 패드(36)를 통해 외부의 기준 전압원(미도시)과 접속된다. 공통 패드(36)는 외부 공통 라인(16B)으로부터 연장되는 공통 패드 하부 전극(38)과, 게이트 절연막(46) 및 보호막(52)을 관통하는 제5 콘택홀(39)을 통해 공통 패드 하부 전극(38)과 접속된 공통 패드 상부 전극(40)으로 구성된다. 공통 패드 하부 전극(38)은 제1 도전패턴으로 형성되고, 공통 패드 상부 전극(40)은 금속막(35A)과 저반사막(35B)을 포함한 2 중막으로 이루어진 제3 도전패턴으로 형성된다.

화소 전극(14), 공통 전극(19), 게이트 패드 상부 전극(28), 데이터 패드 상부 전극(34) 및 공통 패드 상부 전극(40)을 구성하는 제3 도전패턴은 금속막(35A)을 포함한다. 따라서, 본 발명에 따르면 단일한 투명 도전막만으로 제3 도전패턴 을 형성하는 것에 비해 투과율 상승을 억제하여 영상의 콘트라스트 비를 높일 수 있다. 다만, 제3 도전패턴을 단일한 금속막만으로 형성하면 반사율이 높은 금속막이 외부 광을 난반사시켜 표시 품위를 떨어뜨리는 문제점이 발생되므로, 본 발명은 금속막(35A) 상에 저반사막(35B)을 추가로 형성한다. 저반사막(35B)은 나이트 라이드(Nitride) 물질 또는 옥사이드(Oxide) 물질을 포함하여 외부광에 대한 표면 반사율을 저감시킨다.

이러한 구성을 가지는 박막 트랜지스터 기판의 제조 방법을 4마스크 공정을 이용하여 설명하면 다음과 같다.

도 3a를 참조하면, 제1 마스크 공정을 통해 하부 기판(45) 상에 게이트 라인(2), 게이트 전극(8), 게이트 패드 하부 전극(26), 공통 라인(16), 공통 패드 하부 전극(38)을 포함하는 제1 도전 패턴군이 형성된다.

상세히 하면, 하부 기판(45) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 도전물질이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 제1 도전물질이 패터닝됨으로써 게이트라인(2), 게이트 전극(8), 게이트패드 하부 전극(26), 공통 라인(16), 공통 패드 하부 전극(38)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 제1 도전물질로는 Cr, MoW, MoTi, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용될 수 있다.

도 3b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(45) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(46)이 도포된다. 게이트 절연막(46)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이 용될 수 있다. 이어서, 제2 마스크 공정을 이용하여 게이트 절연막(46) 위에 활성층(48) 및 오믹 접촉층(50)을 포함하는 반도체 패턴과, 데이터 라인(4)과 소스전극(10) 및 드레인 전극(12)과 데이터 패드 하부 전극(32)을 포함하는 제2 도전 패턴군이 형성된다.

상세히 하면, 게이트 절연막(46)이 형성된 하부 기판(45) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 제2 도전물질이 순차적으로 형성된다. 여기서, 제2 도전물질로는 Cr, MoW, MoTi, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용될 수 있다. 이어서, 제2 도전물질 상에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성한다. 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크 또는 반투과 마스크가 이용되며, 이 제2 마스크는 채널부의 포토레지스트 패턴이 다른 제2 도전 패턴군 부분의 포토레지스트 패턴보다 낮은 높이를 갖게 한다. 이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 제2 도전물질이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 데이터 패드 하부 전극(32)을 포함하는 제2 도전 패턴군이 형성된다. 그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(50)과 활성층(48)이 형성된다. 그리고, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(50)이 식각된다. 이 에 따라, 채널부의 활성층(48)이 노출되어 소스전극(10)과 드레인 전극(12)이 분리된다. 이어서, 스트립 공정으로 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 모두 제거된다.

도 3c를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(46) 상에 제3 마스크 공정을 이용하여 제1 내지 제5 콘택홀(13, 15, 27, 33, 39)을 포함하는 보호막(52)이 형성된다.

상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(46) 상에 PECVD 등의 증착 방법으로 보호막(52)이 전면 형성된다. 보호막(52)의 재료로는 게이트 절연막(46)과 유사한 무기 절연 물질이나 또는, 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용될 수 있다. 이어서, 보호막(52)이 제3 마스크를 통한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제5 콘택홀(13, 21, 27, 33, 39)이 형성된다. 제1 콘택홀(13)은 보호막(52)을 관통하여 드레인 전극(12)을 노출시키고, 제2 콘택홀(15)은 보호막(52)과 게이트 절연막(46)을 관통하여 내부 공통라인(16A)을 노출시킨다. 제3 콘택홀(27)은 보호막(52) 및 게이트 절연막(46)을 관통하여 게이트 패드 하부 전극(26)을 노출시키고, 제4 콘택홀(33)은 보호막(52)을 관통하여 데이터 패드 하부 전극(32)을 노출시키며, 제5 콘택홀(39)은 보호막(52) 및 게이트 절연막(46)을 관통하여 공통 패드 하부 전극(38)을 노출시킨다.

도 3d를 참조하면, 제4 마스크 공정을 이용하여 보호막(52) 상에 각각 2중막으로 구성된 화소 전극(14), 공통 전극(19), 스토리지 상부 전극(22), 게이트 패드 상부 전극(28), 데이터 패드 상부 전극(34) 및 공통 패드 상부 전극(40)을 포함하는 제3 도전 패턴군이 형성된다.

상세히 하면, 콘택홀들(13, 15, 27, 33, 39)을 포함하는 보호막(52)이 형성된 하부 기판(45) 상에 도 4a와 같이, 스퍼터링 등의 증착 방법으로 금속물질이 도포된다. 금속물질로는 Cr, MoW, MoTi, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 이용될 수 있다. 이어서, 금속물질이 형성된 하부 기판(45) 상에 도 4b 및 도 4c와 같이, 질소(N2) 플라즈마 또는 산소(O2) 플라즈마와 반응하는 Cu, Cr, MoTi 등의 금속 타겟을 이용하여 반응성 리액티브 스퍼터링 공정을 실시하여 저반사 물질을 형성한다. 이 경우, 저반사 물질로는 CuNx, MoTiNx 등의 나이트 라이드(Nitride) 계열의 물질이 이용된다.

한편, 반응성 리액티브 스퍼터링 공정에서 상기 금속 타겟 대신, ITO, IZO, TO 등의 투명 도전 타겟을 이용할 수 있다. 이 경우, 저반사 물질로는 ITO, IZO, TO, CrOx 등의 옥사이드(Oxide) 계열의 물질이 이용된다.

저반사 물질의 증착 두께는 30 Å ~ 1000 Å 이 바람직하다. 저반사 물질의 두께가 30 Å 미만일 경우 표면 반사율을 저감시키는 기능이 떨어지게 되고, 저반사 물질의 두께가 1000 Å 을 초과하는 경우 휘도 감소와 함께 증착 품질이 떨어지게 된다.

이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 금속물질과 저반사 물질이 동시에 패텅님됨으로써 각각 2 중막(금속막(35A)+저반사막(35B))을 갖는 화소 전극(14), 공통 전극(19), 게이트 패드 상부 전극(28), 데이 터 패드 상부 전극(34) 및 공통 패드 상부 전극(40)을 포함하는 제3 도전 패턴군이 형성된다. 화소 전극(14)은 제1 콘택홀(13)을 통해 드레인 전극(12)과 전기적으로 접속된다. 공통 전극(19)은 제2 콘택홀(15)을 통해 내부 공통 라인(16A)과 전기적으로 접속된다. 게이트 패드 상부 전극(28)는 제3 콘택홀(27)을 통해 게이트 패드 하부 전극(26)과 전기적으로 접속된다. 데이터 패드 상부 전극(34)은 제4 콘택홀(33)을 통해 데이터 하부 전극(32)과 전기적으로 접속된다. 공통 패드 상부 전극(40)은 제5 콘택홀(39)를 통해 공통 패드 하부 전극(38)과 전기적으로 접속된다.

도 5a는 나이트 라이드 물질의 저반사막을 포함하는 2 중막으로 제3 도전 패턴군을 형성한 경우에 있어서의 본 발명의 반사율을, 단일 금속막으로 제3 도전 패턴군을 형성한 경우에 있어서의 종래의 반사율과 비교한 시뮬레이션 결과를 보여준다. 도 5a에 있어, 종축은 반사율(%)을, 횡축은 파장(nm)을 각각 나타낸다. 그리고, 그래프 'A'는 MoTi 단일막으로 제3 도전 패턴군을 형성한 경우의 반사율을, 그래프 'B'는 MoTi와 CuNx의 2 중막으로 형성된 제3 도전 패턴군의 중간 부분에서의 반사율을, 그래프 'C'는 MoTi와 CuNx의 2 중막으로 형성된 제3 도전 패턴군의 에지 부분에서의 반사율을 각각 나타낸다.

도 5a에 도시된 것처럼, 그래프 'B' 및 'C'의 본 발명의 표면 반사율은 그래프 'A'의 종래 반사율에 비해 크게 감소하고 있음을 알 수 있다.

도 5b는 옥사이드 물질의 저반사막을 포함하는 2 중막으로 제3 도전 패턴군을 형성한 경우에 있어서의 본 발명의 반사율을, 단일 금속막으로 제3 도전 패턴군을 형성한 경우에 있어서의 종래의 반사율과 비교한 시뮬레이션 결과를 보여준다. 도 5b에 있어, 종축은 반사율(%)을, 횡축은 파장(nm)을 각각 나타낸다. 그리고, 그래프 'A'는 MoTi 단일막으로 제3 도전 패턴군을 형성한 경우의 반사율을, 그래프 'B'는 MoTi와 ITO(100 Å)의 2 중막으로 제3 도전 패턴군을 형성한 경우의 반사율을, 그래프 'C'는 MoTi와 ITO(200 Å)의 2 중막으로 제3 도전 패턴군을 형성한 경우의 반사율을, 그래프 'D'는 MoTi와 ITO(300 Å)의 2 중막으로 제3 도전 패턴군을 형성한 경우의 반사율을 각각 나타낸다.

도 5b에 도시된 것처럼, 그래프 'B' 내지 'D'의 본 발명의 표면 반사율은 그래프 'A'의 종래 반사율에 비해 크게 감소하고 있음을 알 수 있다. 저반사막은 외부광을 흡수하는 역할을 하기 때문에, 일정 범위 내(30 Å ~ 1000 Å)에서 저반사막의 두께를 증가시킬수록 표면 반사율 감소 효과가 증대된다.

상술한 바와 같이, 본 발명의 제1 실시예에 따른 액정표시장치 및 그 제조 방법은, 화소 전극등의 제3 도전 패턴군을 금속막과 저반사막을 포함한 2 중막으로 형성함으로써, 표시 영상의 콘트라스트 비를 높이면서도 외부 광에 대한 전극 표면에서의 반사율을 저감시켜, 외부광에 의한 얼룩 발생을 크게 줄일 수 있다. 본 발명의 제1 실시예에 따른 액정표시장치 및 그 제조 방법은, 위에서 예로 든 IPS 모드의 액정표시장치 이외에도 화소전극과 공통전극이 수평 전계를 형성하면서 핑거 구조를 갖는 어떠한 구성 예컨대, FFS(Fringe Field Switching) 모드의 액정표시장치에도 그대로 적용될 수 있다.

<제2 실시예>

도 6 내지 도 9를 이용하여 본 발명의 제2 실시예를 설명한다. 제2 실시예에서는 헤이즈(Haze) 처리를 통해 그 표면이 엠보싱(Embosing) 형태를 갖는 단일한 투명 도전막으로 화소부 및 패드부 전극을 형성한다.

도 6은 본 발명의 제2 실시예에 따른 4 마스크 공정을 이용한 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 7은 도 6을Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 절취한 박막 트랜지스터 어레이 기판의 단면도이다.

도 6 및 도 7에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(145) 위에 게이트 절연막(146)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(114) 및 공통 전극(119)과, 공통 전극(119)과 접속된 공통 라인(116)을 구비한다. 그리고, 박막 트랜지스터 기판은 공통 라인(116)과 화소 전극(114)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102)과 접속된 게이트 패드(124)와, 데이터 라인(104)과 접속된 데이터 패드(133)와, 공통 라인(116)과 접속된 공통 패드(136)를 추가로 구비한다.

게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 게이트 절연막(146)을 사이에 두고 교차 구조로 형성되어 화소 영역을 정의한다. 여기서, 게이트 라인(102)은 제1 도전패턴(게이트 금속패턴)으로 형성되고, 데이터 라인(104)은 제2 도전패턴(소스/드레인 금속패턴)으로 형성된다.

공통 라인(116) 및 공통 전극(119)은 액정 구동을 위한 기준 전압을 공급한 다. 공통 라인(116)은 표시 영역에서 화소 전극(114)과 부분적으로 중첩되도록 형성된 내부 공통 라인(116A)과, 비표시 영역에서 내부 공통 라인(116A)들을 공통으로 연결하는 외부 공통 라인(116B)을 포함한다. 공통 라인(116)은 제1 도전패턴으로 형성된다.

공통 전극(119)은 게이트 라인(102)과 나란하게 형성됨과 아울러 게이트 절연막(146)과 보호막(152)을 관통하는 제2 콘택홀(115)을 통해 내부 공통 라인(116A)에 접속되는 수평부(119A)와, 수평부(119A)에서 화소 영역으로 신장되는 핑거 형상의 핑거부(119B)를 구비한다. 공통 전극(119)은 그 표면이 엠보싱(Embosing) 형태를 갖는 단일한 투명 도전패턴인 제3 도전패턴으로 형성된다.

박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 스위칭 됨으로써 데이터 라인(104)의 화소 신호를 화소 전극(114)에 충전시킨다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(114)에 접속된 드레인 전극(112)을 구비한다. 또한, 박막 트랜지스터(106)는 게이트 절연막(146)을 사이에 두고 게이트 전극(108) 및 내부 공통 라인(116A)과 중첩되면서 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(148), 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널을 제외한 활성층(148) 위에 형성된 오믹 접촉층(150)을 더 구비한다. 활성층(148) 및 오믹 접촉층(150)은, 소스 전극(110) 및 드레인 전극(112)과 함께 제2 도전패턴으로 형성된 데이터 라인(104) 및 데이터 패드 하부 전극(132)과도 중첩되게 형성된다.

화소 전극(114)은 화소 영역에서 공통 전극(119)과 나란히 대향하여 수평 전계를 형성한다. 화소 전극(114)은 보호막(152)을 관통하는 제1 콘택홀(113)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속되어 화소영역(105)에 형성된다. 특히, 화소 전극(114)은 드레인 전극(112)과 접속되고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(114A)와, 수평부(114A)에서 화소 영역으로 신장되며 공통 전극(119)의 핑거부(119B)와 나란하게 형성된 핑거 형상의 핑거부(114B)를 구비한다. 화소 전극(114)은 그 표면이 엠보싱(Embosing) 형태를 갖는 단일한 투명 도전패턴인 제3 도전패턴으로 형성된다.

또한, 화소 전극(114)의 수평부(114A) 및 최외곽 핑거부(114B)는 게이트 절연막(146) 및 보호막(152)을 사이에 두고 내부 공통 라인(116A)과 부분적으로 중첩되어 스토리지 캐패시터(120)를 구성한다. 스토리지 캐패시터(120)는 화소 전극(114)에 충전된 현재 프레임의 화소 신호를 다음 프레임의 화소 신호가 충전될 때까지 안정적으로 유지시킨다.

게이트 라인(102)은 게이트 패드(124)를 통해 게이트 드라이버(미도시)와 접속된다. 게이트 패드(124)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부 전극(126)과, 게이트 절연막(146) 및 보호막(152)을 관통하는 제3 콘택홀(127)을 통해 게이트패드 하부 전극(126)과 접속된 게이트 패드 상부 전극(128)으로 구성된다. 게이트 패드 하부 전극(126)은 제1 도전패턴으로 형성되고, 게이트 패드 상부 전극(128)은 그 표면이 엠보싱(Embosing) 형태를 갖는 단일한 투명 도전패턴인 제3 도전패턴으로 형성된다.

데이터 라인(104)은 데이터 패드(130)를 통해 데이터 드라이버(미도시)와 접속된다. 데이터 패드(130)는 데이터 라인(104)으로부터 연장되는 데이터 패드 하부 전극(132)과, 보호막(152)을 관통하는 제4 콘택홀(133)을 통해 데이터 패드 하부 전극(132)과 접속된 데이터 패드 상부 전극(134)으로 구성된다. 데이터 패드 하부 전극(132)은 제2 도전패턴으로 형성되고, 데이터 패드 상부 전극(134)은 그 표면이 엠보싱(Embosing) 형태를 갖는 단일한 투명 도전패턴인 제3 도전패턴으로 형성된다.

공통 라인(116)은 공통 패드(136)를 통해 외부의 기준 전압원(미도시)과 접속된다. 공통 패드(136)는 외부 공통 라인(116B)으로부터 연장되는 공통 패드 하부 전극(138)과, 게이트 절연막(146) 및 보호막(152)을 관통하는 제5 콘택홀(139)을 통해 공통 패드 하부 전극(138)과 접속된 공통 패드 상부 전극(140)으로 구성된다. 공통 패드 하부 전극(138)은 제1 도전패턴으로 형성되고, 공통 패드 상부 전극(140)은 그 표면이 엠보싱(Embosing) 형태를 갖는 단일한 투명 도전패턴인 제3 도전패턴으로 형성된다.

화소 전극(114), 공통 전극(119), 게이트 패드 상부 전극(128), 데이터 패드 상부 전극(134) 및 공통 패드 상부 전극(140)을 구성하는 제3 도전패턴은 엠보싱(Embosing) 형태의 표면을 갖는 단일한 투명 도전막으로 이루어진다. 제3 도전패턴은 입사되는 외부광을 그의 엠보싱 표면에서 산란(Scattering) 시켜 액정표시장치의 백라이트로부터 입사되는 광과 보강 간섭 또는 상쇄 간섭을 일으킬 수 있는 외부광의 반사량을 현저히 줄임으로써, 외부광에 대한 표면 반사율을 저감시킨다. 또한, 엠보싱 표면을 갖는 제3 도전패턴은 그 표면이 플랫(Flat)한 경우에 비해 투과율 상승을 억제하여 영상의 콘트라스트 비를 높인다.

이러한 구성을 가지는 박막 트랜지스터 기판의 제조 방법은 도 3a 내지 도 4c에서의 제조방법과 비교하여 제3 도전 패턴군을 형성하는 것만 다를 뿐, 나머지는 실질적으로 동일하다. 따라서, 이하에서는 제3 도전 패턴군을 형성하는 방법만을 설명한다.

제1 마스크 내지 제3 마스크 공정을 거치면, 기판(145) 상에는 제1 및 제2 도전 패턴군과 함께 콘택홀들(113, 115, 127, 133, 139)을 포함하는 보호막(152)이 형성된다. 이 보호막(152) 상에 제4 마스크 공정을 이용하여 각각 엠보싱 형태의 표면을 갖는 화소 전극(114), 공통 전극(119), 스토리지 상부 전극(122), 게이트 패드 상부 전극(128), 데이터 패드 상부 전극(134) 및 공통 패드 상부 전극(140)을 포함하는 투명 도전물질의 제3 도전 패턴군이 형성된다.

상세히 하면, 보호막(152)이 형성된 하부 기판(145) 상에 도 8a와 같이, 스퍼터링 등의 증착 방법으로 투명 도전물질이 도포된다. 투명 도전물질로는 ITO, IZO 등이 이용될 수 있다. 이어서, 소정 온도 및 압력이 유지되는 공정 챔버에 도 8b와 같이 SiH4 또는 NH3 가스를 주입하여 하부 기판(145)에 형성된 투명 도전물질을 플라즈마 처리한다. 플라즈마 처리 공정을 통해 투명 도전물질의 표면은 도 8c와 같이 엠보싱 형태로 헤이즈 처리된다. 이를 위한 상기 소정 압력은 500 mmTorr 이하, 상기 소정 온도는 200℃ ~ 700℃로 함이 바람직하다. 헤이즈 처리과정을 살펴보면, 플라즈마 분위기 하에서 투명 도전물질의 산소 성분과 주입 가스의 수소 성분이 서로 반응하여 물이 생성되고, 이 화학반응의 영향으로 투명 도전물질을 구성하는 인듐(In) 성분에 환원작용이 발생된다. 그리고, 인듐(In) 성분의 환원작용에 의해 투명 도전물질의 표면은 도 9와 같이 그 거칠기(Roughness)가 증가되어 뚜렷한 엠보싱 형태를 갖게 된다.

이렇게 헤이즈 처리가 완료되면, 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전물질이 패텅님됨으로써 각각 엠보싱 형태의 표면을 갖는 화소 전극(114), 공통 전극(119), 게이트 패드 상부 전극(128), 데이터 패드 상부 전극(134) 및 공통 패드 상부 전극(140)을 포함하는 제3 도전 패턴군이 형성된다. 화소 전극(114)은 제1 콘택홀(113)을 통해 드레인 전극(112)과 전기적으로 접속된다. 공통 전극(119)은 제2 콘택홀(115)을 통해 내부 공통 라인(116A)과 전기적으로 접속된다. 게이트 패드 상부 전극(128)는 제3 콘택홀(127)을 통해 게이트 패드 하부 전극(126)과 전기적으로 접속된다. 데이터 패드 상부 전극(134)은 제4 콘택홀(133)을 통해 데이터 하부 전극(132)과 전기적으로 접속된다. 공통 패드 상부 전극(140)은 제5 콘택홀(139)를 통해 공통 패드 하부 전극(138)과 전기적으로 접속된다.

상술한 바와 같이, 본 발명의 제2 실시예에 따른 액정표시장치 및 그 제조 방법은, 화소 전극등의 제3 도전 패턴군을 엠보싱 형태의 표면을 갖는 단일한 투명 도전막으로 형성함으로써, 표시 영상의 콘트라스트 비를 높이면서도 외부 광에 대한 전극 표면에서의 반사율을 저감시켜, 외부광에 의한 얼룩 발생을 크게 줄일 수 있다. 본 발명의 제2 실시예는 제1 실시예에 비해 그 적용 가능한 범위가 넓고 또 한 공정 소요시간과 재료비 면에서 유리하다. 제2 실시예에 따른 액정표시장치 및 그 제조 방법은 헤이즈 처리된 투명 도전막만을 이용하여 전극부를 형성하기 때문에, 수평 전계모드 뿐만 아니라 휘도 저하 문제(금속막을 포함하고 있기 때문)로 인해 제1 실시예에서 적용이 어려운 수직 전계모드에도 충분히 적용가능하다. 다시 말해, 제2 실시예를 통해 제안된 기술은 투명 도전막을 이용하여 전극부를 형성하는 어떠한 모드 예컨대, IPS 모드, FFS(Fringe Field Switching) 모드, TN 모드, VA(Vertical Alignment) 모드 등에 그대로 적용될 수 있다. 또한, 제2 실시예에 따른 액정표시장치 및 그 제조 방법은 단일 투명 도전막으로 전극부를 형성하기 때문에, 2 중막으로 전극부를 형성하는 제1 실시예에 비해 공정 소요시간이 단축되고 재료비가 적게 든다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.

도 2는 도 1을Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 절취한 박막 트랜지스터 어레이 기판의 단면도.

도 3a 내지 도 3d는 박막 트랜지스터 기판의 제조 방법을 순차적으로 보여주는 단면도들.

도 4a 내지 도 4c는 도 3d의 공정을 세부적으로 보여주는 도면들.

도 5a는 나이트 라이드 물질의 저반사막을 포함하는 2 중막으로 제3 도전 패턴군을 형성한 경우에 있어서의 본 발명의 반사율을, 단일 금속막으로 제3 도전 패턴군을 형성한 경우에 있어서의 종래의 반사율과 비교한 시뮬레이션 결과를 보여주는 그래프.

도 5b는 옥사이드 물질의 저반사막을 포함하는 2 중막으로 제3 도전 패턴군을 형성한 경우에 있어서의 본 발명의 반사율을, 단일 금속막으로 제3 도전 패턴군을 형성한 경우에 있어서의 종래의 반사율과 비교한 시뮬레이션 결과를 보여주는 그래프.

도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.

도 7은 도 6을Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 절취한 박막 트랜지스터 어레이 기판의 단면도.

도 8a 내지 도 8c는 헤이즈 처리 공정을 보여주는 도면들.

도 9는 헤이즈 처리 전후에 있어 투명 도전물질의 표면을 확대하여 보여주는 사진들.

< 도면의 주요 부분에 대한 부호의 설명 >

2 : 게이트 라인 4 : 데이터 라인

6 : 박막 트랜지스터 8 : 게이트 전극

10 : 소스 전극 12 : 드레인 전극

13, 15, 27, 33, 39 : 콘택홀 14 : 화소 전극

16 : 공통 라인 19 : 공통 전극

20 : 스토리지 캐패시터 22 : 스토리지 상부 전극

24 : 게이트 패드 26 : 게이트 패드 하부 전극

28 : 게이트 패드 상부 전극 30 : 데이터 패드

32 : 데이터 패드 하부 전극 34 : 데이터 패드 상부 전극

36 : 공통 패드 38 : 공통 패드 하부 전극

40 : 공통 패드 상부 전극 45 : 기판

46 : 게이트 절연막 48 : 활성층

50 : 오믹접촉층 52 : 보호막

Claims (18)

1. 제1 도전패턴으로 형성된 게이트 라인;

   상기 게이트 라인과 분리되어 상기 제1 도전패턴으로 형성된 공통 라인;

   상기 게이트 라인 및 공통 라인과 절연되게 교차하여 화소 영역을 정의하며, 제2 도전패턴으로 형성된 데이터 라인;

   상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터;

   상기 화소 영역에 제3 도전패턴으로 형성되고 상기 공통 라인과 접속된 공통 전극;

   상기 박막 트랜지스터와 접속되고 상기 화소 영역에서 상기 공통 전극과 수평 전계를 이루도록 상기 제3 도전패턴으로 형성된 화소 전극을 구비하고;

   상기 제3 도전패턴은 금속막과 상기 금속막 상에 형성되는 저반사막을 포함한 2 중막으로 이루어지는 것을 특징으로 하는 액정표시장치.
2. 제 1 항에 있어서,

   상기 저반사막은 나이트 라이드(Nitride) 물질 또는 옥사이드(Oxide) 물질을 포함하는 것을 특징으로 액정표시장치.
3. 제 2 항에 있어서,

   상기 저반사막은 CuNx, MoTiNx, ITO, IZO, TO, CrOx 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 액정표시장치.
4. 제 1 항에 있어서,

   상기 저반사막의 두께는 30 Å ~ 1000 Å 인 것을 특징으로 하는 액정표시장치.
5. 제 1 항에 있어서,

   상기 게이트 라인에 연결된 게이트 패드 하부 전극과, 콘택홀을 통해 상기 게이트 패드 하부 전극에 접촉되는 게이트 패드 상부 전극을 갖는 게이트 패드;

   상기 데이터 라인에 연결된 데이터 패드 하부 전극과, 콘택홀을 통해 상기 데이터 패드 하부 전극에 접촉되는 데이터 패드 상부 전극을 갖는 데이터 패드; 및

   상기 공통 라인에 연결된 공통 패드 하부 전극과, 콘택홀을 통해 상기 공통 패드 하부 전극에 접촉되는 공통 패드 상부 전극을 갖는 공통 패드를 더 구비하고;

   상기 게이트 패드 상부 전극, 데이터 패드 상부 전극 및 공통 패드 상부 전극은 상기 제3 도전패턴으로 이루어지는 것을 특징으로 하는 액정표시장치.
6. 제1 도전패턴으로 형성된 게이트 라인;

   상기 게이트 라인과 분리되어 상기 제1 도전패턴으로 형성된 공통 라인;

   상기 게이트 라인과 절연되게 교차하여 화소 영역을 정의하며, 제2 도전패턴으로 형성된 데이터 라인;

   상기 게이트 라인 및 데이터 라인의 교차부에 형성된 박막 트랜지스터;

   상기 공통 라인과 접속되며 제3 도전패턴으로 형성되는 공통 전극;

   상기 박막 트랜지스터와 접속되고 상기 화소 영역에서 상기 공통 전극과 전계를 이루도록 상기 제3 도전패턴으로 형성된 화소 전극을 구비하고;

   상기 제3 도전패턴은 헤이즈 처리를 통해 그 표면이 엠보싱 형태를 갖는 투명 도전막으로 이루어지는 것을 특징으로 하는 액정표시장치.
7. 제 6 항에 있어서,

   상기 투명 도전막은 ITO 또는 IZO를 포함하는 것을 특징으로 하는 액정표시장치.
8. 제 6 항에 있어서,

   상기 화소 전극은 상기 공통 전극과 수평 전계 또는 수직 전계를 형성하는 것을 특징으로 하는 액정표시장치.
9. 제 6 항에 있어서,

   상기 게이트 라인에 연결된 게이트 패드 하부 전극과, 콘택홀을 통해 상기 게이트 패드 하부 전극에 접촉되는 게이트 패드 상부 전극을 갖는 게이트 패드;

   상기 데이터 라인에 연결된 데이터 패드 하부 전극과, 콘택홀을 통해 상기 데이터 패드 하부 전극에 접촉되는 데이터 패드 상부 전극을 갖는 데이터 패드; 및

   상기 공통 라인에 연결된 공통 패드 하부 전극과, 콘택홀을 통해 상기 공통 패드 하부 전극에 접촉되는 공통 패드 상부 전극을 갖는 공통 패드를 더 구비하고;

   상기 게이트 패드 상부 전극, 데이터 패드 상부 전극 및 공통 패드 상부 전극은 상기 제3 도전패턴으로 이루어지는 것을 특징으로 하는 액정표시장치.
10. 기판 상에 제1 도전패턴으로 게이트 라인, 상기 게이트 라인에 접속되는 박막 트랜지스터의 게이트 전극, 및 상기 게이트 라인과 분리된 공통 라인을 형성하는 단계;

    게이트 절연막을 전면 도포한 후, 상기 게이트 절연막 상의 일정 영역에 반도체 패턴을 형성하는 단계;

    상기 반도체 패턴 상에 제2 도전패턴으로 상기 게이트 라인 및 공통 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인과 접속된 박막 트랜지스터의 소스 전극, 및 상기 소스 전극과 대향하는 상기 박막 트랜지스터의 드레인 전극을 형성하는 단계;

    보호막을 전면 도포한 후, 상기 보호막과 상기 게이트 절연막을 패터닝하여 상기 공통 라인 일부 및 상기 드레인전극 일부를 노출시키는 단계;

    제3 도전패턴으로 상기 노출된 공통 라인에 접속되는 공통 전극을 형성하는 단계; 및

    상기 화소 영역에서 상기 공통 전극과 대향하여 수평 전계를 이루도록, 상기 제3 도전패턴으로 상기 노출된 드레인전극에 접속되는 화소 전극을 형성하는 단계 를 포함하고;

    상기 제3 도전패턴은 금속막과 상기 금속막 상에 형성되는 저반사막을 포함한 2 중막으로 형성되는 것을 특징으로 하는 액정표시장치의 제조 방법.
11. 제 10 항에 있어서,

    상기 저반사막은 나이트 라이드(Nitride) 물질 또는 옥사이드(Oxide) 물질을 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
12. 제 11 항에 있어서,

    상기 저반사막은 CuNx, MoTiNx, ITO, IZO, TO, CrOx 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
13. 제 10 항에 있어서,

    상기 저반사막의 두께는 30 Å ~ 1000 Å 인 것을 특징으로 하는 액정표시장치의 제조 방법.
14. 제 10 항에 있어서,

    상기 제1 도전패턴으로 형성되어 상기 게이트 라인에 연결되는 게이트 패드 하부 전극과, 콘택홀을 통해 상기 게이트 패드 하부 전극에 접촉되는 게이트 패드 상부 전극을 포함한 게이트 패드를 형성하는 단계;

    상기 제2 도전패턴으로 형성되어 상기 데이터 라인에 연결되는 데이터 패드 하부 전극과, 콘택홀을 통해 상기 데이터 패드 하부 전극에 접촉되는 데이터 패드 상부 전극을 포함한 데이터 패드를 형성하는 단계; 및

    상기 제1 도전패턴으로 형성되어 상기 공통 라인에 연결되는 공통 패드 하부 전극과, 콘택홀을 통해 상기 공통 패드 하부 전극에 접촉되는 공통 패드 상부 전극을 포함한 공통 패드를 형성하는 단계를 더 포함하고;

    상기 게이트 패드 상부 전극, 데이터 패드 상부 전극 및 공통 패드 상부 전극은 상기 제3 도전패턴으로 형성되는 것을 특징으로 하는 액정표시장치의 제조 방법.
15. 기판 상에 제1 도전패턴으로 게이트 라인, 상기 게이트 라인에 접속되는 박막 트랜지스터의 게이트 전극, 및 상기 게이트 라인과 분리된 공통 라인을 형성하는 단계;

    게이트 절연막을 전면 도포한 후, 상기 게이트 절연막 상의 일정 영역에 반도체 패턴을 형성하는 단계;

    상기 반도체 패턴 상에 제2 도전패턴으로 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인과 접속된 박막 트랜지스터의 소스 전극, 및 상기 소스 전극과 대향하는 상기 박막 트랜지스터의 드레인 전극을 형성하는 단계;

    보호막을 전면 도포한 후, 상기 보호막과 상기 게이트 절연막을 패터닝하여 상기 공통 라인 일부 및 상기 드레인전극 일부를 노출시키는 단계;

    제3 도전패턴으로 상기 노출된 공통 라인에 접속되는 공통 전극을 형성하는 단계; 및

    상기 화소 영역에서 상기 공통 전극과 대향하여 전계를 이루도록, 상기 제3 도전패턴으로 상기 노출된 드레인전극에 접속되는 화소 전극을 형성하는 단계를 포함하고;

    상기 제3 도전패턴은 헤이즈 처리를 통해 그 표면이 엠보싱 형태를 갖는 투명 도전막으로 형성되는 것을 특징으로 하는 액정표시장치의 제조 방법.
16. 제 15 항에 있어서,

    상기 투명 도전막은 ITO 또는 IZO를 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법.
17. 제 15 항에 있어서,

    상기 헤이즈 처리에 이용되는 가스는 SiH4 또는 NH3 인 것을 특징으로 하는 액정표시장치의 제조 방법.
18. 제 15 항에 있어서,

    상기 제1 도전패턴으로 형성되어 상기 게이트 라인에 연결되는 게이트 패드 하부 전극과, 콘택홀을 통해 상기 게이트 패드 하부 전극에 접촉되는 게이트 패드 상부 전극을 포함한 게이트 패드를 형성하는 단계;

    상기 제2 도전패턴으로 형성되어 상기 데이터 라인에 연결되는 데이터 패드 하부 전극과, 콘택홀을 통해 상기 데이터 패드 하부 전극에 접촉되는 데이터 패드 상부 전극을 포함한 데이터 패드를 형성하는 단계; 및

    상기 제1 도전패턴으로 형성되어 상기 공통 라인에 연결되는 공통 패드 하부 전극과, 콘택홀을 통해 상기 공통 패드 하부 전극에 접촉되는 공통 패드 상부 전극을 포함한 공통 패드를 형성하는 단계를 더 포함하고;

    상기 게이트 패드 상부 전극, 데이터 패드 상부 전극 및 공통 패드 상부 전극은 상기 제3 도전패턴으로 형성되는 것을 특징으로 하는 액정표시장치의 제조 방법.

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