KR20080028130A - 박막 트랜지스터 기판과 이의 제조 방법 및 이를 구비한액정표시패널 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 75
- 239000010409 thin film Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 52
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 14
- 239000010408 film Substances 0.000 claims description 57
- 229920002120 photoresistant polymer Polymers 0.000 claims description 41
- 238000005530 etching Methods 0.000 claims description 16
- 238000002161 passivation Methods 0.000 claims description 16
- 239000011159 matrix material Substances 0.000 claims description 7
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910001432 tin ion Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
- G02F1/134309—Electrodes characterised by their geometrical arrangement
- G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- Microelectronics & Electronic Packaging (AREA)
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- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 박막 트랜지스터 기판과 이의 제조 방법 및 이를 구비한 액정표시패널에 관한 것으로, 기판과, 기판 상에 일 방향으로 연장되어 형성된 게이트 라인과, 기판 상에 게이트 라인과 소정 간격 이격되어 형성된 공통 전압 라인; 게이트 라인과 공통 전압 라인 상에 형성되며, 공통 전압 라인의 일부를 노출시키는 제1 콘택홀이 형성된 게이트 절연막과, 게이트 절연막 상에 형성되며, 제1 콘택홀을 통하여 공통 전압 라인과 연결된 공통 전극과, 게이트 절연막 상에 게이트 라인과 교차하는 방향으로 연장되어 형성된 데이터 라인과, 게이트 라인과 데이터 라인의 교차 영역에 형성되며, 게이트 라인 및 데이터 라인과 연결되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함한 박막 트랜지스터 및 박막 트랜지스터와 연결된 화소 전극을 포함하는 박막 트랜지스터 기판과 이의 제조 방법 및 이를 구비한 액정표시패널이 제공된다.
액정표시패널, PLS, 박막 트랜지스터 기판, 공통 전극, 화소 전극, 컬러 필터 기판
Description
도 1은 본 발명에 따른 박막 트랜지스터 기판의 개략 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ선에 따른 단면도이다.
도 3a 내지 도 8b는 본 발명에 따른 박막 트랜지스터 기판의 제조 공정 평면도 및 단면도이다.
도 9a 내지 도 9d는 본 발명에 따른 박막 트랜지스터 기판의 제조 공정 중 제4 마스크 공정을 도시한 단면도이다.
도 10은 본 발명에 따른 박막 트랜지스터 기판을 포함한 액정표시패널의 개략 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100; 박막 트랜지스터 기판 110; 게이트 전극
120; 공통 전극 라인 130; 게이트 절연막
160; 공통 전극 170; 소스-드레인 전극
180; 보호막 190; 화소 전극
200; 컬러 필터 기판 210; 블랙 매트릭스
220; 컬러 필터 230; 오버 코트막
240; 스페이서 300; 액정
본 발명은 박막 트랜지스터 기판과 이의 제조 방법 및 이를 구비한 액정표시패널에 관한 것으로, 보다 상세하게는 PLS(Plane to line switching) 모드의 액정표시패널에서, 공통 전극이 게이트 절연막 상에 형성되며, 콘택홀을 통하여 공통 전압 라인과 연결되는 구조의 박막 트랜지스터 기판 및 이의 제조 방법 및 이를 구비한 액정표시패널에 관한 것이다.
액정표시패널의 시야각을 개선하기 위한 기술들 예를 들면, IPS(In-Plane Switching) 모드, FFS(Fringe-Field Switching) 모드 또는 PVA(Patterned Vertical Alignment) 모드 등과 같은 광 시야각 기술들 개발되었다.
그러나, 이러한 광 시야각 기술들의 문제점은 전극의 래터럴 필드(Lateral Field)를 이용하는 모드의 특성으로 인하여, 전극의 상부에는 필드의 왜곡 등이 발생할 수 있어서, 실질적으로 백라이트의 투과에 기여하는 영역이 제한받을 수 밖에 없는 문제점이 있다.
이에, 최근 전극의 데드 스페이스(Dead Space)를 개구부로 활용할 수 있는 PLS 모드(Plane to Line Switching Mode)가 연구 개발되고 있다.
이러한 PLS 모드는 박막 트랜지스터 기판 상에 면 형태의 공통 전극과 라인 형태의 화소 전극을 형성하고, 두 전극에 전압 인가시 발생하는 전기장에 의해 액정 분자들의 배열을 제어하는 방식이다. PLS 모드는 기존 IPS 모드를 기반으로 추가적인 공통 전극을 통하여 전극 상의 데드 스페이스를 제거할 수 있다는 장점이 있다.
그러나, 종래 기술에 따른 PLS 모드의 경우, 우선적으로 공통 전극을 형성한 후, 게이트 라인을 형성하며, 그 이후에 공통 전극 상에 3층막 즉, 게이트 절연막, 활성층 및 오믹 접촉층이 고온 예를 들면, 350℃이상의 온도에서 순차적으로 증착된다.
이때, 공통 전극 예를 들면, ITO(Indium Tin Oxide)는 고온에 노출될 경우, 각 조성물의 결합력이 약해지며, 이로 인하여 인듐 또는 틴 이온이 다른 층에 영향을 주는 문제점이 발생하였다. 한편, 이를 방지하기 위하여, 3층막을 저온 예를 들면, 280℃정도에서 증착을 수행하면, 공통 전극 내부 조성물의 결합력 약화는 예방할 수 있으나, 비정질 실리콘으로 이루어진 활성층을 포함한3층막의 계면 특성이 현저히 저하되어, 박막 트랜지스터의 신뢰성이 저하되는 문제점을 초래하였다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 이루고자 하는 기술적 과제는 공통 전극의 내부 조성물의 결합력을 유지하는 동시에, 활성층을 포함한 3층막의 계면 특성도 유지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법 및 이를 구비한 액정표시패널을 제공하기 위한 것이다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 기판; 상기 기판 상에 일 방향으로 연장되어 형성된 게이트 라인; 상기 기판 상에 상기 게이트 라인과 소정 간격 이격되어 형성된 공통 전압 라인; 상기 게이트 라인과 상기 공통 전압 라인 상에 형성되며, 상기 공통 전압 라인의 일부를 노출시키는 제1 콘택홀이 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되며, 상기 제1 콘택홀을 통하여 상기 공통 전압 라인과 연결된 공통 전극; 상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 방향으로 연장되어 형성된 데이터 라인; 상기 게이트 라인과 상기 데이터 라인의 교차 영역에 형성되며, 상기 게이트 라인 및 데이터 라인과 연결되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함한 박막 트랜지스터; 및 상기 박막 트랜지스터와 연결된 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판이 제공된다.
상기 박막 트랜지스터와 상기 공통 전극 상에 형성되며, 상기 드레인 전극의 일부를 노출시키는 제2 콘택홀이 형성된 보호막을 더 포함하며, 상기 화소 전극은 상기 제2 콘택홀을 통하여 상기 박막 트랜지스터의 드레인 전극과 연결된다.
상기 공통 전극은 면 형태로 형성된다.
상기 공통 전극은 상기 게이트 라인과 상기 데이터 라인의 교차 영역 내에 형성된다.
상기 화소 전극은 라인 형태로 형성된 복수의 화소 전극 패턴을 포함한다.
상기 각 화소 전극 패턴은 서로 이격되도록 형성되며, 서로 전기적으로 연결되도록 형성된다.
상기 각 화소 전극 패턴의 일 단은 서로 연결된다.
상기 각 화소 전극 패턴은 상기 데이터 라인과 평행한 방향으로 연장되어 형성된다.
상기 공통 전극 및 상기 화소 전극은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어진다.
한편, 본 발명의 다른 측면에 따르면, 기판 상에 일 방향으로 연장되며, 게이트 전극을 포함한 게이트 라인과 상기 게이트 라인과 소정 간격 이격된 공통 전압 라인을 형성하는 단계; 상기 게이트 라인과 공통 전압 라인 상에 게이트 절연막, 활성층 및 오믹 접촉층을 순차적으로 형성한 후, 박막 트랜지스터의 활성 영역을 형성하는 단계; 상기 게이트 절연막 상에 상기 공통 전압 라인의 일부를 노출시키는 제1 콘택홀을 형성하는 단계; 상기 게이트 라인과 교차하는 방향으로 연장되며, 소스 전극 및 드레인 전극을 포함한 데이터 라인과 상기 제1 콘택홀을 통하여 상기 공통 전압 라인과 연결되는 공통 전극을 형성하는 단계; 상기 데이터 라인과 상기 공통 전압 라인 상에 보호막을 형성하며, 상기 보호막 상에 상기 드레인 전극의 일부를 노출시키는 제2 콘택홀을 형성하는 단계; 및 상기 제2 콘택홀을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법이 제공된다.
상기 공통 전극을 형성하는 단계는 상기 공통 전극을 면 형태로 형성하는 단계를 포함한다.
상기 공통 전극을 형성하는 단계는 상기 공통 전극을 상기 게이트 라인과 상 기 데이터 라인의 교차 영역 내에 형성하는 단계를 포함한다.
상기 화소 전극을 형성하는 단계는 복수의 화소 전극 패턴을 형성하는 단계를 포함하며, 상기 각 화소 전극 패턴은 라인 형태로 형성되고, 서로 이격되면서, 전기적으로 연결된다.
상기 복수의 화소 전극 패턴을 형성하는 단계는 상기 각 화소 전극 패턴의 일 단이 서로 연결되도록, 상기 복수의 화소 전극 패턴을 형성하는 단계를 포함한다.
상기 복수의 화소 전극 패턴을 형성하는 단계는 상기 각 화소 전극 패턴이 상기 데이터 라인과 평행한 방향으로 연장되도록, 상기 복수의 화소 전극 패턴을 형성하는 단계를 포함한다.
상기 소스 전극 및 드레인 전극을 포함한 데이터 라인과 공통 전극을 형성하는 단계는 공통 전극용 도전성막 및 데이터 라인용 도전성막을 순차 적층하는 단계; 상기 데이터 라인용 도전성막 상에 소정 영역별로 두께가 상이한 감광막 마스크 패턴을 형성하는 단계; 및 상기 감광막 마스크 패턴을 이용하여 상기 공통 전극용 도전성막 및 데이터 라인용 도전성막을 선택적으로 식각하는 단계를 포함한다.
상기 소정 영역별로 두께가 상이한 감광막 마스크 패턴을 형성하는 단계는 상기 공통 전극에 상응하는 영역의 감광막 마스크 패턴의 두께를 상기 소스 전극 및 드레인 전극을 포함한 데이터 라인에 상응하는 영역의 감광막 마스크 패턴의 두께 보다 작게 형성하는 단계를 포함한다.
상기 소정 영역별로 두께가 상이한 감광막 마스크 패턴을 형성하는 단계는 하프톤 마스크 또는 슬릿 패턴으로 이루어진 마스크를 이용하여, 소정 영역별로 두께가 상이한 감광막 마스크 패턴을 형성하는 단계를 포함한다.
본 발명의 또 다른 측면에 따르면, 제1 기판; 상기 제1 기판 상에 일 방향으로 연장되어 형성된 게이트 라인; 상기 제1 기판 상에 상기 게이트 라인과 소정 간격 이격되어 형성된 공통 전압 라인; 상기 게이트 라인과 상기 공통 전압 라인 상에 형성되며, 상기 공통 전압 라인의 일부를 노출시키는 제1 콘택홀이 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되며, 상기 제1 콘택홀을 통하여 상기 공통 전압 라인과 연결된 공통 전극; 상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 방향으로 연장되어 형성된 데이터 라인; 상기 게이트 라인과 상기 데이터 라인의 교차 영역에 형성되며, 상기 게이트 라인 및 데이터 라인과 연결되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함한 박막 트랜지스터; 및 상기 박막 트랜지스터와 연결된 화소 전극을 포함하는 박막 트랜지스터 기판; 상기 박막 트랜지스터 기판과 대향되어 배치되며, 제2 기판; 상기 제2 기판 상에 형성된 블랙 매트릭스; 상기 제2 기판과 블랙 매트릭스 상에 형성된 다수의 컬러 필터; 및 상기 다수의 컬러 필터 상에 형성된 오버 코트막을 포함하는 컬러 필터 기판; 및 상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 주입된 액정을 포함하는 것을 특징으로 하는 액정표시패널이 제공된다.
상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이의 셀 갭을 유지하기 위한 스페이서를 더 포함한다.
본 발명의 상세한 설명에서 층, 막, 영역, 판 등의 부분이 다른 부분의 상 부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 박막 트랜지스터 기판의 개략 평면도이며, 도 2는 도 1의 Ⅰ-Ⅰ선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 박막 트랜지스터 기판(100)은 투명 절연성 기판(101), 이러한 기판(101) 상에 일 방향으로 연장되어 형성되며, 게이트 전극(110)을 포함하는 게이트 라인(GL), 기판 상에 게이트 라인(GL)과 소정 간격 이격되어 형성된 공통 전압 라인(120), 게이트 라인(GL)과 공통 전압 라인(120) 상에 형성되며, 공통 전압 라인(120)의 일부를 노출시키는 제1 콘택홀(150)이 형성된 게이트 절연막(130), 게이트 절연막(130) 상에 형성되며, 제1 콘택홀(150)을 통하여 공통 전압 라인(120)과 연결되는 공통 전극(160), 게이트 절연막(130) 상에 게이트 라인(GL)과 교차하는 방향으로 연장되어 형성되며, 소스 전극(171)과 드레인 전극(173)을 포함하는 데이터 라인(DL), 이러한 게이트 라인(GL)과 데이터 라인(DL)의 교차 영역에 형성되며, 게이트 라인(GL) 및 데이터 라인(DL)과 연결되고, 게이트 전극(110), 소스 전극(171) 및 드레인 전극(173)을 포함한 박막 트랜지스터, 이러한 박막 트랜지스터와 공통 전극(160) 상에 형성되며, 드레인 전극(173)의 일부를 노출시키는 제2 콘택홀(185)이 형성된 보호막(180) 및 보호막(180) 상에 형성되 며, 제2 콘택홀(185)을 통하여 박막 트랜지스터의 드레인 전극(173)과 연결되는 화소 전극(190)을 포함한다.
게이트 라인(GL)은 기판(101) 상에 가로 방향으로 연장되어 형성되며, 그 일 단에는 게이트 패드(미도시)가 형성된다. 공통 전압 라인(120)은 게이트 라인(GL) 들 사이에 형성되며, 본 실시예의 경우 게이트 라인과 마찬가지로 가로 방향으로 연장되어 형성되나, 공통 전압 라인(120)의 형태 및 위치가 이에 제한되는 것은 아니며, 다양하게 변형될 수 있다.
게이트 라인(GL)과 공통 전압 라인(120) 상에는 게이트 절연막(130)이 형성되며, 게이트 절연막(130) 상에 활성층(141) 및 오믹 접촉층(143)이 형성된 후, 패터닝되어 활성 영역(140)을 형성한다. 또한, 게이트 절연막(130)에는 공통 전압 라인(120)의 일부를 노출시키는 제1 콘택홀(150)이 형성된다.
데이터 라인(DL)은 게이트 절연막(130)상에 세로 방향으로 형성되며, 그 일단에는 데이터 패드(미도시)가 형성된다. 이때, 데이터 라인(DL)은 이중 도전성막으로 형성되며, 하부 도전성막은 공통 전극(160)용으로 이용된다.
활성 영역(140)상에는 이중 도전성막으로 형성된 소스 전극(171)과 드레인 전극(173)이 형성되며, 활성 영역(140) 이외의 게이트 절연막(130)의 소정 영역 상에는 소정 형태 예를 들면, 면 형태로 형성된 공통 전극(160)이 형성되며, 이러한 공통 전극(160)은 게이트 절연막(130) 상에 형성된 제1 콘택홀(150)을 통하여 공통 전압 라인(120)과 연결된다. 또한, 공통 전극(160)은 본 실시예의 경우와 같이, 게이트 라인(GL)과 데이터 라인(DL)의 교차 영역 내에 형성될 수 있다.
이와 같이, 게이트 절연막(130), 활성층(141) 및 오믹 접촉층(143)을 포함한 3층막을 형성한 후, 공통 전극(160)을 형성하게 되면, 3층막 증착시 고온으로 증착 공정을 수행하더라도, 공통 전극에 영향을 미치지 않게 되며, 공통 전극을 염두에 두고 저온으로 3층막을 증착할 필요가 없게 되어, 3층막의 계면 특성을 유지하면서, 공통 전극의 내부 조성물의 결합력을 유지할 수 있게 되어, 박막 트랜지스터의 신뢰성을 향상시킬 수 있게 된다.
상기에서 살펴본 박막 트랜지스터는 게이트 라인(GL)에 접속된 게이트 전극(110)과, 데이터 라인(DL)에 접속된 소스 전극(171)과, 화소 전극(190)에 접속된 드레인 전극(173)과, 게이트 전극(110)과 소스 전극(171) 및 드레인 전극(173) 사이에 순차적으로 형성된 게이트 절연막(130) 및 활성층(141)과, 활성층(141)의 적어도 일부 영역에 형성된 오믹 접촉층(143)을 포함하며, 이때, 오믹 접촉층(143)은 채널부를 제외한 활성층(141) 상에 형성될 수 있다.
박막 트랜지스터와 공통 전극(160) 상에는 보호막(180)이 형성되며, 보호막(180)에는 드레인 전극(173)의 일부를 노출시키는 제2 콘택홀(185)이 형성되고, 보호막(180) 상에는 화소 전극(190)이 형성된다.
화소 전극(190)은 소정 형태 예를 들면, 라인 형태로 형성된 복수의 화소 전극 패턴(191~195)을 포함하여 구성된다.
이때, 각 화소 전극 패턴은 서로 이격되도록 형성되며, 서로 전기적으로 연결되도록 형성된다. 본 실시예의 경우, 각 화소 전극 패턴의 일 단은 서로 연결되며, 타 단은 연결되지 않도록 형성되고, 데이터 라인과 평행한 방향으로 연장되어 형성된다. 그러나, 이러한 화소 전극 패턴의 형태 및 배치는 이에 제한되는 것은 아니며, 다양하게 변형될 수 있다.
공통 전극(160) 및 화소 전극(190)은 투명 도전성 재료 예를 들면, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어질 수 있다.
도 3a 내지 도 3b는 본 발명에 따른 박막 트랜지스터 기판의 제조 공정 평면도 및 단면도이다.
도 3a 및 도 3b를 참조하면, 먼저, 투명 절연성 기판(101) 상에 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 제1 도전성 막을 형성한다. 이때, 제1 도전성 막으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd) 및 Cr/Al(Nd) 중 적어도 어느 하나를 사용하는 것이 바람직하며, 이러한 제1 도전성막은 다층막으로 형성할 수도 있다. 이후, 감광막을 도포한 다음, 제1 마스크(미도시)를 이용한 포토리소그라피 공정을 실시하여 제1 감광막 마스크 패턴(미도시)을 형성한다. 제1 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 도 3a 및 도 3b에 도시된 바와 같이, 게이트 전극(110)을 포함한 게이트 라인(GL) 및 공통 전압 라인(120)을 형성한다. 이후, 스트립 공정을 실시하여 제 1 감광막 마스크 패턴을 제거한다.
도 4a 및 도 4b를 참조하면, 도 3에 도시된 기판 상에 게이트 절연막(130), 활성층(141) 및 오믹 접촉층(143)을 순차적으로 형성한 다음, 제2 감광막 마스크 패턴(미도시)을 이용한 식각공정을 실시하여 박막 트랜지스터의 활성영역을 형성한다.
기판 상에 PECVD법, 스퍼터링법 등을 이용한 증착 방법을 통해 게이트 절연막(130)을 형성한다. 이때, 게이트 절연막(130)으로는 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연 물질을 사용할 수 있다. 게이트 절연막(130) 상에 상술한 증착 방법을 통해 활성층(141) 및 오믹 접촉층(143)을 순차적으로 형성한다. 활성층(141)으로는 비정질 실리콘층을 사용하고, 오믹 접촉층(143)으로는 실리사이드 또는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용한다. 이후, 오믹 접촉층(143) 상에 감광막을 도포한 다음, 제2 마스크(미도시)를 이용한 포토리소그라피 공정을 통해 제2 감광막 마스크 패턴(미도시)을 형성한다. 상기 제2 감광막 마스크 패턴을 식각 마스크로 하고, 게이트 절연막(130)을 식각 정지막으로 하는 식각 공정을 실시하여 오믹 접촉층(143) 및 활성층(141)을 제거하여 게이트 전극(110) 상부에 소정 형태의 활성영역(140)을 형성한다. 이후, 소정의 스트립 공정을 실시하여 잔류하는 제2 감광막 마스크 패턴을 제거한다.
도 5a 및 도 5b를 참조하면, 게이트 절연막(130) 상에 감광막을 도포한 다음, 제3 마스크(미도시)를 이용한 포토리소그라피 공정을 통해 제3 감광막 마스크 패턴(미도시)을 형성한다. 제3 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 도 5에 도시된 바와 같이, 게이트 절연막(130) 상에 공통 전압 라인(120)의 일부를 노출시키는 제1 콘택홀(150)을 형성한다. 이후, 스트립 공정을 실시하여 제3 감광막 마스크 패턴을 제거한다.
도 6a 및 도 6b를 참조하면, 박막 트랜지스터의 활성 영역(140)과 제1 콘택홀(150)이 형성된 기판 상에 제2 도전성막 및 제3 도전성막 순차적으로 형성한 다음, 이를 제4 감광막 마스크 패턴(미도시)을 이용한 선택적 식각공정을 실시하여 데이터 라인(DL)과, 소스 전극(171), 드레인 전극(173) 및 공통 전극(160)을 형성한다.
기판 전면에 제2 도전성막 및 제3 도전성막을 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법으로 순차적으로 형성한다. 이때, 제2 도전성막은 공통 전극으로 이용되므로, 투명성 도전성 재료 예를 들면, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 사용할 수 있다. 제3 도전성막으로는 Mo, Al, Cr, Ti 중 적어도 하나를 사용할 수 있으며, 제1 도전성막과 동일한 물질을 사용할 수도 있다.
상기 제3 도전성막 상에 감광막을 도포한 다음, 제4 마스크(미도시)를 이용한 포토리소그라피 공정을 실시하여 제4 감광막 마스크 패턴을 형성한다. 이때, 제4 마스크는 하프톤 마스크 또는 슬릿 패턴으로 이루어진 마스크를 이용할 수 있으며, 그 결과 소정 영역별로 두께가 상이한 제4 감광막 마스크 패턴을 형성하게 된다.
이러한 제4 감광막 마스크 패턴을 식각 마스크로 하는 선택적 식각공정을 실시하여, 이중층 즉, 제2 도전성막 및 제3 도전성막으로 이루어진 소스 전극(171), 드레인 전극(173) 및 데이터 라인(DL)과, 제2 도전성막으로 이루어진 공통 전극(160)이 형성된다. 상기에서 살펴본 제4 마스크 공정은 이하의 도 9를 참조하여 상세히 살펴본다.
도 7a 및 도 7b를 참조하면, 박막 트랜지스터, 데이터 라인(DL) 및 공통 전극(160)이 형성된 기판 상에 보호막(180)을 형성하고, 보호막(180) 상에 감광막을 도포한 다음, 제5 마스크(미도시)를 이용한 포토리소그라피 공정을 통해 제5 감광막 마스크 패턴(미도시)을 형성한다. 제5 감광막 마스크 패턴를 이용한 식각공정을 통해 보호막(180)의 일부를 제거하여 제2 콘택홀(185)을 형성한다.
도 8a 및 도 8b를 참조하면, 보호막(180) 상에 제4 도전성막을 형성한 다음, 제6 마스크(미도시)를 이용한 포토리소그라피 공정을 통해 제6 감광막 마스크 패턴(미도시)을 형성한다. 제6 감광막 마스크 패턴을 이용하여 제4 도전성막을 패터닝하여 화소 전극 패턴(191~195)으로 이루어진 화소 전극(190)을 형성한다. 이때, 제 4 도전성막은 ITO나 IZO를 포함하는 투명 도전성 재료를 사용하는 것이 바람직하다.
본 발명의 경우 6 마스크 공정을 예로서 설명하고 있으나, 본 발명에 따른 박막 트랜지스터 기판의 제조 공정이 6 마스크 공정으로 제한되는 것은 아니며, 다양하게 변형될 수 있다.
도 9a 내지 도 9d는 본 발명에 따른 박막 트랜지스터 기판의 제조 공정 중 제4 마스크 공정을 도시한 단면도이다.
도 9a를 참조하면, 제2 도전성막 및 제3 도전성막 순차적으로 형성된 기판 상에 감광막을 도포한 다음, 제4 마스크(미도시)를 이용한 포토리소그라피 공정을 통하여 제4 감광막 마스크 패턴(500)을 형성한다.
이때, 제4 감광막 마스크 패턴(500)은 소정 영역별로 두께가 서로 상이하게 형성된다. 제4 감광막 마스크 패턴(500)은 공통 전극 영역에 상응하는 S2 영역과, 데이터 라인(미도시), 박막 트랜지스터의 소스-드레인 전극에 상응하는 S3 영역과, 그 이외의 영역에 상응하는 S1 영역으로 구성된다. 이때, S2 영역의 두께를 d2, S3 영역의 두께를 d3라고 가정할 때, S1 영역에는 감광막 마스크 패턴이 형성되지 않으며, d3는 d2 보다는 두껍게 형성된다.
상기와 같이 제4 감광막 마스크 패턴(500)의 소정 영역 두께를 상이하게 형성하기 위하여, 제4 마스크(미도시)로는 하프톤 마스크 또는 슬릿 패턴이 형성된 마스크를 이용할 수 있다.
도 9b를 참조하면, 상기 제4 감광막 패턴(500)을 식각 마스크로 하고, 게이트 절연막(130)을 식각 정지막으로하는 식각 공정을 실시하여, S1 영역에 상응하는 영역의 제2 도전성막 및 제3 도전성막을 제거하여, 데이터 라인(미도시), 소스 전 극(171) 및 드레인 전극(173)을 형성한다.
도 9b를 참조하면, 애싱(Ashing) 공정을 수행하여, 제4 감광막 패턴(500)의 두께를 전체적으로 감소시킨다. 이때, 애싱 공정은 산소(O2) 플라즈마를 이용하여 수행할 수 있으며, S2 영역의 제3 도전성막이 노출될 때까지 1차 애싱 공정을 수행한다.
도 9c를 참조하면, 제2 도전성막을 식각 마스크로 하고, 식각 공정을 수행하여, 제3 도전성 막을 식각함으로써, 공통 전극(160)을 형성한다. 또한, 박막 트랜지스터의 채널 영역에서 소스 전극(171)과 드레인 전극(173)을 연결하고 있는 오믹 접촉층(143)을 식각한다. 본 실시예의 경우, 오믹 접촉층(143)의 식각은 제3 도전성 막을 식각한 다음에 수행하나, 이에 한정되는 것은 아니며, 상기 도 9b에서의 식각 공정을 수행한 후에 오믹 접촉층(143)을 식각할 수도 있다. 즉, 데이터 라인, 소스 전극(171) 및 드레인 전극(173)을 형성한 다음에 오믹 접촉층(143)을 식각할 수도 있다.
도 9d를 참조하면, 스트립 공정을 실시하여, 기판 상에 잔존하는 제4 감광막 마스크 패턴을 제거한다.
도 10은 본 발명에 따른 박막 트랜지스터 기판을 포함한 액정표시패널의 개략 단면도이다.
도 10을 참조하면, 액정표시패널은 박막 트랜지스터 기판(100)과, 박막 트랜지스터 기판(100)과 대향되어 배치되는 컬러 필터 기판(200), 양 기판의 셀 갭을 유지하기 위한 스페이서(240) 및 양 기판 사이에 주입된 액정(300)을 포함한다. 이때, 컬러 필터 기판(200)은 투명성 절연 기판(201), 기판(201) 상에 형성된 블랙 매트릭스(210), 블랙 매트릭스(210)가 형성된 기판(201) 상에 형성된 다수의 컬러 필터(220) 및 다수의 컬러 필터(220) 상에 형성된 오버 코트막(230)을 포함한다.
이상에서 설명한 것은 본 발명에 따른 본 발명은 박막 트랜지스터 기판과 이의 제조 방법 및 이를 구비한 액정표시패널의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
전술한 바와 같이 본 발명에 따르면, 게이트 절연막, 활성층 및 오믹 접촉층으로 이루어진 3층막을 증착한 다음에, 공통 전극을 형성하기 때문에, 3층막을 고온에서 증착하더라도, 공통 전극이 고온에 노출되지 않게 된다. 그 결과, 공통 전극의 내부 조성물의 결합력을 유지하는 동시에, 활성층을 포함한 3층막의 계면 특 성도 유지할 수 있어, 박막 트랜지스터의 신뢰성을 개선할 수 있게 된다.
Claims (20)
- 기판;상기 기판 상에 일 방향으로 연장되어 형성된 게이트 라인;상기 기판 상에 상기 게이트 라인과 소정 간격 이격되어 형성된 공통 전압 라인;상기 게이트 라인과 상기 공통 전압 라인 상에 형성되며, 상기 공통 전압 라인의 일부를 노출시키는 제1 콘택홀이 형성된 게이트 절연막;상기 게이트 절연막 상에 형성되며, 상기 제1 콘택홀을 통하여 상기 공통 전압 라인과 연결된 공통 전극;상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 방향으로 연장되어 형성된 데이터 라인;상기 게이트 라인과 상기 데이터 라인의 교차 영역에 형성되며, 상기 게이트 라인 및 데이터 라인과 연결되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함한 박막 트랜지스터; 및상기 박막 트랜지스터와 연결된 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 박막 트랜지스터와 상기 공통 전극 상에 형성되며, 상기 드레인 전극의 일부를 노출시키는 제2 콘택홀이 형성된 보호막을 더 포함하며, 상기 화소 전극은 상기 제2 콘택홀을 통하여 상기 박막 트랜지스터의 드레인 전극과 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 공통 전극은 면 형태로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제3항에 있어서,상기 공통 전극은 상기 게이트 라인과 상기 데이터 라인의 교차 영역 내에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 화소 전극은 라인 형태로 형성된 복수의 화소 전극 패턴을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제5항에 있어서,상기 각 화소 전극 패턴은 서로 이격되도록 형성되며, 서로 전기적으로 연결되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제6항에 있어서,상기 각 화소 전극 패턴의 일 단은 서로 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제6항에 있어서,상기 각 화소 전극 패턴은 상기 데이터 라인과 평행한 방향으로 연장되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 공통 전극 및 상기 화소 전극은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
- 기판 상에 일 방향으로 연장되며, 게이트 전극을 포함한 게이트 라인과 상기 게이트 라인과 소정 간격 이격된 공통 전압 라인을 형성하는 단계;상기 게이트 라인과 공통 전압 라인 상에 게이트 절연막, 활성층 및 오믹 접촉층을 순차적으로 형성한 후, 박막 트랜지스터의 활성 영역을 형성하는 단계;상기 게이트 절연막 상에 상기 공통 전압 라인의 일부를 노출시키는 제1 콘택홀을 형성하는 단계;상기 게이트 라인과 교차하는 방향으로 연장되며, 소스 전극 및 드레인 전극을 포함한 데이터 라인과 상기 제1 콘택홀을 통하여 상기 공통 전압 라인과 연결되 는 공통 전극을 형성하는 단계;상기 데이터 라인과 상기 공통 전압 라인 상에 보호막을 형성하며, 상기 보호막 상에 상기 드레인 전극의 일부를 노출시키는 제2 콘택홀을 형성하는 단계; 및상기 제2 콘택홀을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제10항에 있어서,상기 공통 전극을 형성하는 단계는,상기 공통 전극을 면 형태로 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제11항에 있어서,상기 공통 전극을 형성하는 단계는,상기 공통 전극을 상기 게이트 라인과 상기 데이터 라인의 교차 영역 내에 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제10항에 있어서,상기 화소 전극을 형성하는 단계는,복수의 화소 전극 패턴을 형성하는 단계를 포함하며, 상기 각 화소 전극 패턴은 라인 형태로 형성되고, 서로 이격되면서, 전기적으로 연결되는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제13항에 있어서,상기 복수의 화소 전극 패턴을 형성하는 단계는,상기 각 화소 전극 패턴의 일 단이 서로 연결되도록, 상기 복수의 화소 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제13항에 있어서,상기 복수의 화소 전극 패턴을 형성하는 단계는,상기 각 화소 전극 패턴이 상기 데이터 라인과 평행한 방향으로 연장되도록, 상기 복수의 화소 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판 제조 방법.
- 제10항에 있어서,상기 소스 전극 및 드레인 전극을 포함한 데이터 라인과 공통 전극을 형성하는 단계는,공통 전극용 도전성막 및 데이터 라인용 도전성막을 순차 적층하는 단계;상기 데이터 라인용 도전성막 상에 소정 영역별로 두께가 상이한 감광막 마스크 패턴을 형성하는 단계; 및상기 감광막 마스크 패턴을 이용하여 상기 공통 전극용 도전성막 및 데이터 라인용 도전성막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제16항에 있어서,상기 소정 영역별로 두께가 상이한 감광막 마스크 패턴을 형성하는 단계;상기 공통 전극에 상응하는 영역의 감광막 마스크 패턴의 두께를 상기 소스 전극 및 드레인 전극을 포함한 데이터 라인에 상응하는 영역의 감광막 마스크 패턴의 두께 보다 작게 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제16항에 있어서,상기 소정 영역별로 두께가 상이한 감광막 마스크 패턴을 형성하는 단계는,하프톤 마스크 또는 슬릿 패턴으로 이루어진 마스크를 이용하여, 소정 영역별로 두께가 상이한 감광막 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제1 기판; 상기 제1 기판 상에 일 방향으로 연장되어 형성된 게이트 라인; 상기 제1 기판 상에 상기 게이트 라인과 소정 간격 이격되어 형성된 공통 전압 라인; 상기 게이트 라인과 상기 공통 전압 라인 상에 형성되며, 상기 공통 전압 라인 의 일부를 노출시키는 제1 콘택홀이 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성되며, 상기 제1 콘택홀을 통하여 상기 공통 전압 라인과 연결된 공통 전극; 상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 방향으로 연장되어 형성된 데이터 라인; 상기 게이트 라인과 상기 데이터 라인의 교차 영역에 형성되며, 상기 게이트 라인 및 데이터 라인과 연결되고, 게이트 전극, 소스 전극 및 드레인 전극을 포함한 박막 트랜지스터; 및 상기 박막 트랜지스터와 연결된 화소 전극을 포함하는 박막 트랜지스터 기판;상기 박막 트랜지스터 기판과 대향되어 배치되며, 제2 기판; 상기 제2 기판 상에 형성된 블랙 매트릭스; 상기 제2 기판과 블랙 매트릭스 상에 형성된 다수의 컬러 필터; 및 상기 다수의 컬러 필터 상에 형성된 오버 코트막을 포함하는 컬러 필터 기판; 및상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이에 주입된 액정을 포함하는 것을 특징으로 하는 액정표시패널.
- 제19항에 있어서,상기 박막 트랜지스터 기판과 상기 컬러 필터 기판 사이의 셀 갭을 유지하기 위한 스페이서를 더 포함하는 것을 특징으로 하는 액정표시패널.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060093519A KR101270705B1 (ko) | 2006-09-26 | 2006-09-26 | 박막 트랜지스터 기판과 이의 제조 방법 및 이를 구비한액정표시패널 |
| JP2007011807A JP5190593B2 (ja) | 2006-09-26 | 2007-01-22 | 薄膜トランジスタ基板及びこの製造方法、並びに薄膜トランジスタ基板これを備えた液晶表示パネル |
| TW096126411A TWI412849B (zh) | 2006-09-26 | 2007-07-19 | 薄膜電晶體基板，製造該基板之方法以及具有該基板之液晶顯示器面板 |
| US11/860,864 US8031285B2 (en) | 2006-09-26 | 2007-09-25 | Thin film transistor substrate, method of manufacturing the same, and liquid crystal display panel having the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060093519A KR101270705B1 (ko) | 2006-09-26 | 2006-09-26 | 박막 트랜지스터 기판과 이의 제조 방법 및 이를 구비한액정표시패널 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080028130A true KR20080028130A (ko) | 2008-03-31 |
| KR101270705B1 KR101270705B1 (ko) | 2013-06-03 |
Family
ID=39224531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060093519A KR101270705B1 (ko) | 2006-09-26 | 2006-09-26 | 박막 트랜지스터 기판과 이의 제조 방법 및 이를 구비한액정표시패널 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8031285B2 (ko) |
| JP (1) | JP5190593B2 (ko) |
| KR (1) | KR101270705B1 (ko) |
| TW (1) | TWI412849B (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101253049B1 (ko) * | 2009-05-07 | 2013-04-11 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| US8654294B2 (en) | 2010-07-16 | 2014-02-18 | Samsung Display Co., Ltd. | Liquid crystal display and manufacturing method thereof |
| KR20150038827A (ko) * | 2013-09-30 | 2015-04-09 | 엘지디스플레이 주식회사 | 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101219038B1 (ko) * | 2004-10-26 | 2013-01-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR20090049659A (ko) * | 2007-11-14 | 2009-05-19 | 삼성전자주식회사 | 표시 기판 및 이를 구비한 표시 패널 |
| KR101999970B1 (ko) | 2008-09-19 | 2019-07-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US20110085121A1 (en) * | 2009-10-08 | 2011-04-14 | Hydis Technologies Co., Ltd. | Fringe Field Switching Mode Liquid Crystal Display Device and Method of Fabricating the Same |
| CN103364987B (zh) | 2013-07-19 | 2015-11-25 | 深圳市华星光电技术有限公司 | 一种阵列基板及显示面板 |
| US20150035741A1 (en) * | 2013-07-30 | 2015-02-05 | Samsung Display Co., Ltd. | Display apparatus |
| CN203941365U (zh) * | 2014-07-09 | 2014-11-12 | 京东方科技集团股份有限公司 | 阵列基板、显示面板及显示装置 |
| JP6591194B2 (ja) | 2015-05-15 | 2019-10-16 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
| CN105093746B (zh) * | 2015-08-10 | 2017-10-17 | 深圳市华星光电技术有限公司 | 阵列基板及液晶显示面板 |
| US11164897B2 (en) * | 2019-10-28 | 2021-11-02 | Sharp Kabushiki Kaisha | Display device |
| KR20210129791A (ko) * | 2020-04-20 | 2021-10-29 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20210158261A (ko) | 2020-06-23 | 2021-12-30 | 삼성전자주식회사 | 비디오 품질 평가 방법 및 장치 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW387997B (en) * | 1997-12-29 | 2000-04-21 | Hyundai Electronics Ind | Liquid crystal display and fabrication method |
| KR100299381B1 (ko) * | 1998-08-24 | 2002-06-20 | 박종섭 | 고개구율 및 고투과율을 갖는 액정표시장치 및 그 제조방법 |
| KR100494682B1 (ko) * | 1999-06-30 | 2005-06-13 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자 및 그 제조방법 |
| KR20010109681A (ko) * | 2000-06-01 | 2001-12-12 | 주식회사 현대 디스플레이 테크놀로지 | 프린지 필드 구동 액정 표시장치의 제조방법 |
| KR20020002052A (ko) * | 2000-06-29 | 2002-01-09 | 주식회사 현대 디스플레이 테크놀로지 | 프린지 필드 구동 모드 액정 표시 장치의 제조방법 |
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| KR20040016571A (ko) * | 2002-08-19 | 2004-02-25 | 비오이 하이디스 테크놀로지 주식회사 | 프린지 필드 스위칭 모드 액정 디스플레이 장치 |
| TW594317B (en) * | 2003-02-27 | 2004-06-21 | Hannstar Display Corp | Pixel structure of in-plane switching liquid crystal display device |
| TWI282476B (en) * | 2003-12-23 | 2007-06-11 | Innolux Display Corp | Liquid crystal display device |
| KR101217661B1 (ko) * | 2005-03-25 | 2013-01-02 | 엘지디스플레이 주식회사 | 횡전계 방식 액정표시장치용 어레이 기판과 그 제조방법 |
-
2006
- 2006-09-26 KR KR1020060093519A patent/KR101270705B1/ko active IP Right Grant
-
2007
- 2007-01-22 JP JP2007011807A patent/JP5190593B2/ja active Active
- 2007-07-19 TW TW096126411A patent/TWI412849B/zh active
- 2007-09-25 US US11/860,864 patent/US8031285B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2008083662A (ja) | 2008-04-10 |
| US8031285B2 (en) | 2011-10-04 |
| TWI412849B (zh) | 2013-10-21 |
| TW200815883A (en) | 2008-04-01 |
| KR101270705B1 (ko) | 2013-06-03 |
| US20080074572A1 (en) | 2008-03-27 |
| JP5190593B2 (ja) | 2013-04-24 |
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| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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Payment date: 20190429 Year of fee payment: 7 |