JP2008083662A - 薄膜トランジスタ基板及びこの製造方法、並びに薄膜トランジスタ基板これを備えた液晶表示パネル - Google Patents
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Abstract
【課題】薄膜トランジスタ基板と、この製造方法及びこれを備えた液晶表示パネルを提供すること。
【解決手段】基板と、基板の上に一方向に延設されたゲートラインと、基板の上にゲートラインと所定の間隔を隔てて形成された共通電圧ラインと、ゲートラインと共通電圧ラインの上に形成され、共通電圧ラインの一部を露出させる第１のコンタクトホールが形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成され、第１のコンタクトホールを介して共通電圧ラインと接続された共通電極と、ゲート絶縁膜の上にゲートラインと交差する方向に延設されたデータラインと、ゲートラインとデータラインとの交差領域に形成され、ゲートライン及びデータラインと接続されると共に、ゲート電極、ソース電極及びドレイン電極を含む薄膜トランジスタと、薄膜トランジスタと接続された画素電極とを備える薄膜トランジスタ基板。
【選択図】図２
【解決手段】基板と、基板の上に一方向に延設されたゲートラインと、基板の上にゲートラインと所定の間隔を隔てて形成された共通電圧ラインと、ゲートラインと共通電圧ラインの上に形成され、共通電圧ラインの一部を露出させる第１のコンタクトホールが形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成され、第１のコンタクトホールを介して共通電圧ラインと接続された共通電極と、ゲート絶縁膜の上にゲートラインと交差する方向に延設されたデータラインと、ゲートラインとデータラインとの交差領域に形成され、ゲートライン及びデータラインと接続されると共に、ゲート電極、ソース電極及びドレイン電極を含む薄膜トランジスタと、薄膜トランジスタと接続された画素電極とを備える薄膜トランジスタ基板。
【選択図】図２
Description
本発明は薄膜トランジスタ基板及びこの製造方法、並びに薄膜トランジスタ基板これを備えた液晶表示パネルに係り、より詳細には、ＰＬＳ（Ｐｌａｎｅ ｔｏ ｌｉｎｅ ｓｗｉｔｃｈｉｎｇ）モードの液晶表示パネルにおいて、共通電極がゲート絶縁膜の上に形成され、コンタクトホールを介して共通電圧ラインと接続されるような構造の薄膜トランジスタ基板と、この製造方法及びこれを備えた液晶表示パネルに関する。
液晶表示パネルの視野角を改善するため、例えば、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ−Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードまたはＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードなどの広視野角技術が開発されている。
しかしながら、これらの広視野角技術においては、電極のラテラル・フィールド（横方向電界）を用いるモードの特性から、電極の上部にはフィールド（電界）の歪みなどが生じることがあり、実質的にバックライトの透過に寄与する領域が減縮されてしまうとい問題があった。
そこで、近年、電極の死空間（デッドスペース）を開口部として活用可能なＰＬＳモードが研究・開発されている。
かかるＰＬＳモードは、薄膜トランジスタ基板の上に面状の共通電極とライン状の画素電極を形成し、両電極に電圧を加えるときに生じる電場により液晶分子の配列を制御する方式である。ＰＬＳモードは、既存のＩＰＳモードを基に、さらなる共通電極を介して電極上の死空間を除去することができるというメリットがある。
しかしながら、従来の技術によるＰＬＳモードの場合、広い領域に共通電極を形成した後、ゲートラインを形成し、その後、共通電極の上に３層膜、すなわち、ゲート絶縁膜、活性層及びオーミックコンタクト層を高温、例えば、３５０℃以上の温度において順次に蒸着していた。
このとき、共通電極に用いる部材が、例えば、ＩＴＯが、高温に晒される場合、各組成物間の結合力が弱くなり、これにより、インジウムイオンまたはスズイオンが他の層に影響を及ぼすという問題点が生じていた。一方、これを防ぐために、３層膜を低温、例えば、約２８０℃において蒸着した場合、共通電極の内部組成物間の結合力の弱化は予防できるが、アモルファスシリコン（非晶質シリコン）からなる活性層を含む３層膜の界面特性が格段に低下して、薄膜トランジスタの信頼性が低下するという不都合を招いていた。
本発明は上述した従来技術の不都合を克服するためのものであり、その目的は、共通電極の内部組成物間の結合力を維持すると共に、活性層を含む３層膜の界面特性をも維持することのできる薄膜トランジスタ基板及びこの製造方法並びにこの薄膜トランジスタ基板を備えた液晶表示パネルを提供するところにある。
前記本発明の目的を達成するために、本発明の一側面によれば、基板と、前記基板の上に一方向に延設されたゲートラインと、前記基板の上に前記ゲートラインと所定の間隔を隔てて形成された共通電圧ラインと、前記ゲートラインと前記共通電圧ラインの上に形成され、前記共通電圧ラインの一部を露出させる第１のコンタクトホールが形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成され、前記第１のコンタクトホールを介して前記共通電圧ラインと接続された共通電極と、前記ゲート絶縁膜の上に前記ゲートラインと交差する方向に延設されたデータラインと、前記ゲートラインと前記データラインとの交差領域に形成され、前記ゲートライン及びデータラインと接続されると共に、ゲート電極、ソース電極及びドレイン電極を含む薄膜トランジスタと、前記薄膜トランジスタと接続された画素電極とを備えることを特徴とする薄膜トランジスタ基板が提供される。
本発明の薄膜トランジスタ基板においては、前記薄膜トランジスタと前記共通電極の上に形成され、前記ドレイン電極の一部を露出させる第２のコンタクトホールが形成された保護膜をさらに備え、前記画素電極は、前記第２のコンタクトホールを介して前記薄膜トランジスタのドレイン電極と接続される。
本発明の薄膜トランジスタ基板においては、前記共通電極は、面状に形成される。
本発明の薄膜トランジスタ基板においては、前記共通電極は、前記ゲートラインと前記データラインとの交差領域内に形成される。
本発明の薄膜トランジスタ基板においては、前記画素電極は、ライン状に形成された複数の画素電極パターンを含む。
本発明の薄膜トランジスタ基板においては、前記複数の画素電極パターンは、互いに離隔されるように形成され、かつ、互いに電気的に接続されている。
本発明の薄膜トランジスタ基板においては、前記複数の画素電極パターンの各々の一端は、互いに接続される。
本発明の薄膜トランジスタ基板においては、前記複数の画素電極パターンは、前記データラインと平行な方向に延設される。
本発明の薄膜トランジスタ基板においては、前記共通電極及び前記画素電極は、インジウム・スズ・オキサイド（ＩＴＯ）またはインジウム・亜鉛・オキサイド（ＩＺＯ）からなる。
本発明の他の側面によれば、基板の上に一方向に延設され、ゲート電極を含むゲートラインと、前記ゲートラインとは所定の間隔だけ離隔された共通電圧ラインを形成し、前記ゲートラインと共通電圧ラインの上にゲート絶縁膜、活性層及びオーミックコンタクト層を順次に形成した後、薄膜トランジスタの活性領域を形成し、前記ゲート絶縁膜の上に前記共通電圧ラインの一部を露出させる第１のコンタクトホールを形成し、前記ゲートラインと交差する方向に延設され、ソース電極及びドレイン電極を含むデータラインと、前記第１のコンタクトホールを介して前記共通電圧ラインと接続される共通電極を形成し、前記データラインと前記共通電圧ラインの上に保護膜を形成し、前記保護膜の上に前記ドレイン電極の一部を露出させる第２のコンタクトホールを形成し、前記第２のコンタクトホールを介して前記ドレイン電極と接続される画素電極を形成することを特徴とする薄膜トランジスタ基板の製造方法が提供される。
本発明の薄膜トランジスタ基板の製造方法においては、前記共通電極の形成は、前記共通電極を面状に形成することを含む。
本発明の薄膜トランジスタ基板の製造方法においては、前記共通電極の形成は、前記共通電極を前記ゲートラインと前記データラインとの交差領域内に形成することを含む。
本発明の薄膜トランジスタ基板の製造方法においては、前記画素電極の形成は、複数の画素電極パターンを形成することを含み、前記複数の画素電極パターンはライン状に、且つ、互いに離隔されるように形成され、電気的に接続されている。
本発明の薄膜トランジスタ基板の製造方法においては、前記複数の画素電極パターンの形成は、前記複数の画素電極パターンの各々の一端が互いに接続されるように、前記複数の画素電極パターンを形成する段階を含む。
本発明の薄膜トランジスタ基板の製造方法においては、前記複数の画素電極パターンの形成は、前記複数の画素電極パターンが前記データラインと平行な方向に延設されるように、前記複数の画素電極パターンを形成する段階を含む。
本発明の薄膜トランジスタ基板の製造方法においては、前記ソース電極及びドレイン電極を含むデータラインと共通電極の形成は、共通電極用の導電性膜及びデータライン用の導電性膜を順次に積層し、前記データライン用の導電性膜の上に所定の領域別に厚さの異なる感光膜マスクパターンを形成し、前記感光膜マスクパターンを用いて前記共通電極用の導電性膜及びデータライン用の導電性膜を選択的にエッチングすることを含む。
本発明の薄膜トランジスタ基板の製造方法においては、前記所定の領域別に厚さの異なる感光膜マスクパターンを形成し、前記共通電極に対応する領域の感光膜マスクパターンの厚さを前記ソース電極及びドレイン電極を含むデータラインに対応する領域の感光膜マスクパターンの厚さよりも薄く形成することを含む。
本発明の薄膜トランジスタ基板の製造方法においては、前記所定の領域別に厚さの異なる感光膜マスクパターンの形成は、ハーフトーンマスクまたはスリットパターンを含んでなるマスクを用いて、所定の領域別に厚さの異なる感光膜マスクパターンを形成する。
本発明にかかる液晶表示パネルは、第１の基板と、前記第１の基板の上に一方向に延設されたゲートラインと、前記第１の基板の上に前記ゲートラインと所定の間隔を隔てて形成された共通電圧ラインと、前記ゲートラインと前記共通電圧ラインの上に形成され、前記共通電圧ラインの一部を露出させる第１のコンタクトホールが形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成され、前記第１のコンタクトホールを介して前記共通電圧ラインと接続された共通電極と、前記ゲート絶縁膜の上に前記ゲートラインと交差する方向に延設されたデータラインと、前記ゲートラインと前記データラインとの交差領域に形成され、前記ゲートライン及びデータラインと接続され、ゲート電極、ソース電極及びドレイン電極を含む薄膜トランジスタと、前記薄膜トランジスタと接続された画素電極とを備える薄膜トランジスタ基板と、前記薄膜トランジスタ基板と相対するように配置され、第２の基板と、前記第２の基板の上に形成されたブラックマトリックスと、前記第２の基板とブラックマトリックスの上に形成された多数のカラーフィルターと、前記多数のカラーフィルターの上に形成されたオーバーコート膜とを備えるカラーフィルター基板と、前記薄膜トランジスタ基板と前記カラーフィルター基板との間に注入された液晶とを備える。
本発明にかかる液晶表示パネルにおいては、前記薄膜トランジスタ基板と前記カラーフィルター基板との間のセルギャップを維持するためのスペーサーをさらに含む。
本発明の詳細な説明において、層、膜、領域、板などの部分が他の部分の上部にまたは上にあると表現される場合には、各部分が他の部分と接している場合だけではなく、各部分とは異なる部分の間に他の部分がある場合をも含む。
本発明によれば、ゲート絶縁膜、活性層及びオーミックコンタクト層よりなる３層膜を蒸着した後に、共通電極を形成することから、３層膜を高温において蒸着する場合であっても、共通電極が高温に晒されなくなる。その結果、共通電極の内部組成物間の結合力を維持することができると共に、活性層を含む３層膜の界面特性をも維持することができ、これは、薄膜トランジスタの信頼性の改善につながる。
以下、添付図面に基づき、本発明の好適な実施の形態について詳細に説明する。
図１は、本発明による薄膜トランジスタ基板の概略平面図であり、図２は、図１のＩ−Ｉ線に沿う断面図である。
図１及び図２を参照すると、薄膜トランジスタ基板１００は、透明な絶縁性基板１０１、この基板１０１の上に一方向に延設され、ゲート電極１１０を含むゲートラインＧＬ、基板の上にゲートラインＧＬと所定の間隔を隔てて形成された共通電圧ライン１２０、ゲートラインＧＬと共通電圧ライン１２０の上に形成され、共通電圧ライン１２０の一部を露出させる第１のコンタクトホール１５０が形成されたゲート絶縁膜１３０、ゲート絶縁膜１３０の上に形成され、第１のコンタクトホール１５０を介して共通電圧ライン１２０と接続される共通電極１６０、ゲート絶縁膜１３０の上にゲートラインＧＬと交差する方向に延設され、ソース電極１７１とドレイン電極１７３を含むデータラインＤＬ、このゲートラインＧＬとデータラインＤＬとの交差領域に形成され、ゲートラインＧＬ及びデータラインＤＬと接続されると共に、ゲート電極１１０、ソース電極１７１及びドレイン電極１７３を含む薄膜トランジスタ、この薄膜トランジスタと共通電極１６０の上に形成され、ドレイン電極１７３の一部を露出させる第２のコンタクトホール１８５が形成された保護膜１８０及び保護膜１８０の上に形成され、第２のコンタクトホール１８５を介して薄膜トランジスタのドレイン電極１７３と接続される画素電極１９０を備える。
ゲートラインＧＬは、基板１０１の上に横方向に延設され、その一端にはゲートパッド（図示せず）が形成される。共通電圧ライン１２０は、ゲートラインＧＬの間に形成され、この実施の形態においては、ゲートラインと同様に横方向に延設されているが、共通電圧ライン１２０の形状及び位置がこれに制限されるものではなく、種々に変形可能である。
ゲートラインＧＬと共通電圧ライン１２０の上にはゲート絶縁膜１３０が形成され、ゲート絶縁膜１３０の上に活性層１４１及びオーミックコンタクト層１４３が形成された後、パターニングされて活性領域１４０が形成される。また、ゲート絶縁膜１３０には、共通電圧ライン１２０の一部を露出させる第１のコンタクトホール１５０が形成される。
データラインＤＬは、ゲート絶縁膜１３０上に縦方向に形成され、その一端にはデータパッド（図示せず）が形成される。このとき、データラインＤＬは２重の導電性膜から形成され、下部の導電性膜は共通電極１６０として用いられる。
活性領域１４０の上には２重の導電性膜から形成されたソース電極１７１とドレイン電極１７３が形成され、活性領域１４０を除くゲート絶縁膜１３０の所定の領域の上には、所定の形状、例えば、面状に形成された共通電極１６０が形成され、この共通電極１６０は、ゲート絶縁膜１３０の上に形成された第１のコンタクトホール１５０を介して共通電圧ライン１２０と接続される。また、共通電極１６０は、この実施の形態と同様に、ゲートラインＧＬとデータラインＤＬとの交差領域内に形成されてもよい。
このように、ゲート絶縁膜１３０、活性層１４１及びオーミックコンタクト層１４３を含む３層膜を形成した後、共通電極１６０を形成した場合、３層膜の蒸着時に高温にて蒸着工程を行う場合であっても、共通電極に影響しなくなり、共通電極を考慮して低温にて３層膜を蒸着することが不要になるほか、３層膜の界面特性を維持し、且つ、共通電極の内部組成物間の結合力を維持することが可能になり、薄膜トランジスタの信頼性を高めることが可能になる。
上述の薄膜トランジスタは、ゲートラインＧＬに接続されたゲート電極１１０と、データラインＤＬに接続されたソース電極１７１と、画素電極１９０に接続されたドレイン電極１７３と、ゲート電極１１０とソース電極１７１及びドレイン電極１７３の間に順次に形成されたゲート絶縁膜１３０及び活性層１４１と、活性層１４１の少なくとも一部の領域に形成されたオーミックコンタクト層１４３とを備え、このとき、オーミックコンタクト層１４３は、チャンネル部を除く活性層１４１の上に形成されてもよい。
薄膜トランジスタと共通電極１６０の上には保護膜１８０が形成され、保護膜１８０にはドレイン電極１７３の一部を露出させる第２のコンタクトホール１８５が形成され、保護膜１８０の上には画素電極１９０が形成される。
画素電極１９０は所定の形状、例えば、ライン状に形成された複数の画素電極パターン１９１乃至１９５を含む。
このとき、各画素電極パターンは互いに離隔されるように形成され、且つ、互いに電気的に接続されている。この実施の形態において、各画素電極パターンの一端は互いに接続されて、他端は接続されておらず、データラインと平行な方向に延設される。しかしながら、この画素電極パターンの形状及び配置はこれに制限されるものではなく、種々に変形可能である。
共通電極１６０及び画素電極１９０は、透明な導電性の材料、例えば、ＩＴＯまたはＩＺＯから形成されてもよい。
図３Ａ及び図３Ｂは、本発明による薄膜トランジスタ基板の製造工程の平面図及び断面図である。
図３Ａ及び図３Ｂを参照すると、先ず、透明な絶縁性基板１０１の上にＣＶＤ法、ＰＶＤ法及びスパッタリング法などを用いた蒸着方法により第１の導電性膜を形成する。このとき、第１の導電性膜としては、Ｃｒ、ＭｏＷ、Ｃｒ／Ａｌ、Ｃｕ、Ａｌ（Ｎｄ）、Ｍｏ／Ａｌ、Ｍｏ／Ａｌ（Ｎｄ）及びＣｒ／Ａｌ（Ｎｄ）のうち少なくともいずれか１種類を用いることが好ましく、この第１の導電性膜は多層膜に形成可能である。この後、感光膜を塗布した後、第１のマスク（図示せず）を用いたフォトリソグラフィ工程を行い、第１の感光膜マスクパターン（図示せず）を形成する。第１の感光膜マスクパターンをエッチングマスクとするエッチング工程を行い、図３Ａ及び図３Ｂに示すように、ゲート電極１１０を含むゲートラインＧＬ及び共通電圧ライン１２０を形成する。この後、ストリップ工程を行い、第１の感光膜マスクパターンを除去する。
図４Ａ及び図４Ｂを参照すると、図３に示す基板の上にゲート絶縁膜１３０、活性層１４１及びオーミックコンタクト層１４３を順次に形成した後、第２の感光膜マスクパターン（図示せず）を用いたエッチング工程を行い、薄膜トランジスタの活性領域を形成する。
基板の上にＰＥＣＶＤ法、スパッタリング法などを用いた蒸着方法によりゲート絶縁膜１３０を形成する。このとき、ゲート絶縁膜１３０としては、酸化シリコンまたは窒化シリコンを含む無機絶縁物質を用いることができる。ゲート絶縁膜１３０の上に上述の蒸着方法により活性層１４１及びオーミックコンタクト層１４３を順次に形成する。活性層１４１としては、アモルファスシリコン層を用い、オーミックコンタクト層１４３としては、シリサイドまたはＮ型不純物が高濃度にてドープされたアモルファスシリコン層を用いる。この後、オーミックコンタクト層１４３の上に感光膜を塗布し、第２のマスク（図示せず）を用いたフォトリソグラフィ工程を通じて第２の感光膜マスクパターン（図示せず）を形成する。前記第２の感光膜マスクパターンをエッチングマスクとして、ゲート絶縁膜１３０をエッチングストッパ膜とするエッチング工程を行うことにより、オーミックコンタクト層１４３及び活性層１４１を除去し、ゲート電極１１０の上部に所定の形状の活性領域１４０を形成する。この後、所定のストリップ工程を行うことにより、残留する第２の感光膜マスクパターンを除去する。
図５Ａ及び図５Ｂを参照すると、ゲート絶縁膜１３０の上に感光膜を塗布した後、第３のマスク（図示せず）を用いたフォトリソグラフィ工程を通じて第３の感光膜マスクパターン（図示せず）を形成する。第３の感光膜マスクパターンをエッチングマスクとするエッチング工程を行うことにより、図５に示すように、ゲート絶縁膜１３０の上に共通電圧ライン１２０の一部を露出させる第１のコンタクトホール１５０を形成する。この後、ストリップ工程を行うことにより、第３の感光膜マスクパターンを除去する。
図６Ａ及び図６Ｂを参照すると、薄膜トランジスタの活性領域１４０と第１のコンタクトホール１５０が形成された基板の上に第２の導電性膜及び第３の導電性膜を順次に形成した後、これに対して第４の感光膜マスクパターン（図示せず）を用いた選択的なエッチング工程を行うことにより、データラインＤＬと、ソース電極１７１、ドレイン電極１７３及び共通電極１６０を形成する。
基板の全面にＣＶＤ法、ＰＶＤ法及びスパッタリング法などを用いた蒸着方法により第２の導電性膜及び第３の導電性膜を順次に形成する。このとき、第２の導電性膜は共通電極として用いられるため、透明な導電性の材料、例えば、ＩＴＯまたはＩＺＯなどを用いることができる。第３の導電性膜としては、Ｍｏ、Ａｌ、Ｃｒ、Ｔｉのうち少なくともいずれか１種類を用いることができ、第１の導電性膜と同じ物質を用いることもできる。
前記第３の導電性膜の上に感光膜を塗布した後、第４のマスク（図示せず）を用いたフォトリソグラフィ工程を行うことにより、第４の感光膜マスクパターンを形成する。このとき、第４のマスクとしては、ハーフトーンマスクまたはスリットパターンを含んでなるマスクを用いることができ、その結果、所定の領域別に厚さの異なる第４の感光膜マスクパターンが形成される。
この第４の感光膜マスクパターンをエッチングマスクとする選択的なエッチング工程を行うことにより、２重層、すなわち、第２の導電性膜及び第３の導電性膜からなるソース電極１７１、ドレイン電極１７３及びデータラインＤＬと、第２の導電性膜からなる共通電極１６０を形成する。上述の第４のマスク工程は、以下の図９に基づいて詳細に説明する。
図７Ａ及び図７Ｂを参照すると、薄膜トランジスタ、データラインＤＬ及び共通電極１６０が形成された基板の上に保護膜１８０を形成し、保護膜１８０の上に感光膜を塗布した後、第５のマスク（図示せず）を用いたフォトリソグラフィ工程を通じて第５の感光膜マスクパターン（図示せず）を形成する。第５の感光膜マスクパターンを用いたエッチング工程を通じて保護膜１８０の一部を除去して第２のコンタクトホール１８５を形成する。
図８Ａ及び図８Ｂを参照すると、保護膜１８０の上に第４の導電性膜を形成した後、第６のマスク（図示せず）を用いたフォトリソグラフィ工程を通じて第６の感光膜マスクパターン（図示せず）を形成する。第６の感光膜マスクパターンを用いて第４の導電性膜をパターニングして、画素電極パターン１９１乃至１９５からなる画素電極１９０を形成する。このとき、第４の導電性膜としては、ＩＴＯやＩＺＯを含む透明な導電性の材料を用いることが好ましい。
本発明においては、第６マスク工程を例に挙げて説明しているが、本発明による薄膜トランジスタ基板の製造工程が第６マスク工程に制限されるものではなく、種々に変形可能である。
図９Ａから図９Ｄは、本発明による薄膜トランジスタ基板の製造工程のうち、第４のマスク工程を示す断面図である。
図９Ａを参照すると、第２の導電性膜及び第３の導電性膜が順次に形成された基板の上に感光膜を塗布した後、第４のマスク（図示せず）を用いたフォトリソグラフィ工程を通じて第４の感光膜マスクパターン５００を形成する。
このとき、第４の感光膜マスクパターン５００は、所定の領域別に異なる厚さに形成される。第４の感光膜マスクパターン５００は、共通電極領域に対応するＳ２領域と、データライン（図示せず）、薄膜トランジスタのソース−ドレイン電極に対応するＳ３領域と、それ以外の領域に対応するＳ１領域と、により構成される。このとき、Ｓ２領域の厚さをｄ２、Ｓ３領域の厚さをｄ３としたとき、Ｓ１領域には感光膜マスクパターンが形成されず、ｄ３はｄ２よりも厚く形成される。
上述のように、第４の感光膜マスクパターン５００の所定の領域を異なる厚さに形成すべく、第４のマスク（図示せず）としては、ハーフトーンマスクまたはスリットパターンが形成されたマスクを用いることができる。
図９Ｂを参照すると、前記第４の感光膜パターン５００をエッチングマスクとして、ゲート絶縁膜１３０をエッチングストッパ膜とするエッチング工程を行うことにより、Ｓ１領域に対応する領域の第２の導電性膜及び第３の導電性膜を除去し、データライン（図示せず）、ソース電極１７１及びドレイン電極１７３を形成する。
図９Ｂを参照すると、アッシング工程を行い、第４の感光膜パターン５００の厚さを全体として薄くする。このとき、アッシング工程は、酸素（Ｏ２）プラズマを用いて行うことができ、Ｓ２領域の第３の導電性膜が露出されるまで１次アッシング工程を行う。
図９Ｃを参照すると、第２の導電性膜をエッチングマスクとして第３の導電性膜をエッチングすることにより、共通電極１６０を形成する。また、薄膜トランジスタのチャンネル領域において、ソース電極１７１とドレイン電極１７３を接続しているオーミックコンタクト層１４３をエッチングする。この実施の形態においては、オーミックコンタクト層１４３のエッチングは、第３の導電性膜をエッチングした後に行っているが、本発明はこれに限定されるものではなく、前記図９Ｂに示すエッチング工程を行った後、オーミックコンタクト層１４３をエッチングすることもできる。すなわち、データライン、ソース電極１７１及びドレイン電極１７３を形成した後、オーミックコンタクト層１４３をエッチングすることもできる。
図９Ｄを参照すると、ストリップ工程を行うことにより、基板の上に残存する第４の感光膜マスクパターンを除去する。
図１０は、本発明による薄膜トランジスタ基板を含む液晶表示パネルの概略断面図である。
図１０を参照すると、液晶表示パネルは、薄膜トランジスタ基板１００と、薄膜トランジスタ基板１００と相対するように配置されるカラーフィルター基板２００と、両基板間のセルギャップを維持するためのスペーサー２４０及び両基板の間に注入された液晶３００を備える。このとき、カラーフィルター基板２００は、透明な絶縁性基板２０１、基板２０１の上に形成されたブラックマトリックス２１０、ブラックマトリックス２１０が形成された基板２０１の上に形成された多数のカラーフィルター２２０及び多数のカラーフィルター２２０の上に形成されたオーバーコート膜２３０を備える。
以上、本発明による薄膜トランジスタ基板と、この製造方法及びこれを備えた液晶表示パネルを説明したが、これは単なる例示的なものに過ぎず、本発明はこれらの実施の形態に全く限定されるものではない。特許請求の範囲において請求するように、本発明の要旨から逸脱することなく、当該発明が属する分野において通常の知識を有する者であれば、誰でも各種の変更実施が可能な範囲まで本件発明範囲に属する。
１００ 薄膜トランジスタ基板
１１０ ゲート電極
１２０ 共通電極ライン
１３０ ゲート絶縁膜
１６０ 共通電極
１７０ ソース−ドレイン電極
１８０ 保護膜
１９０ 画素電極
２００ カラーフィルター基板
２１０ ブラックマトリックス
２２０ カラーフィルター
２３０ オーバーコート膜
２４０ スペーサー
３００ 液晶
１１０ ゲート電極
１２０ 共通電極ライン
１３０ ゲート絶縁膜
１６０ 共通電極
１７０ ソース−ドレイン電極
１８０ 保護膜
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２１０ ブラックマトリックス
２２０ カラーフィルター
２３０ オーバーコート膜
２４０ スペーサー
３００ 液晶
Claims (20)
- 基板と、
前記基板の上に一方向に延設されたゲートラインと、
前記基板の上に前記ゲートラインと所定の間隔を隔てて形成された共通電圧ラインと、
前記ゲートラインと前記共通電圧ラインの上に形成され、前記共通電圧ラインの一部を露出させる第１のコンタクトホールが形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、前記第１のコンタクトホールを介して前記共通電圧ラインと接続された共通電極と、
前記ゲート絶縁膜の上に前記ゲートラインと交差する方向に延設されたデータラインと、
前記ゲートラインと前記データラインとの交差領域に形成され、前記ゲートライン及びデータラインと接続されると共に、ゲート電極、ソース電極及びドレイン電極を含む薄膜トランジスタと、
前記薄膜トランジスタと接続された画素電極とを備えることを特徴とする薄膜トランジスタ基板。 - 前記薄膜トランジスタと前記共通電極の上に形成され、前記ドレイン電極の一部を露出させる第２のコンタクトホールが形成された保護膜をさらに備え、前記画素電極は、前記第２のコンタクトホールを介して前記薄膜トランジスタのドレイン電極と接続されることを特徴とする請求項１に記載の薄膜トランジスタ基板。
- 前記共通電極は、面状に形成されることを特徴とする請求項１に記載の薄膜トランジスタ基板。
- 前記共通電極は、前記ゲートラインと前記データラインとの交差領域内に形成されることを特徴とする請求項３に記載の薄膜トランジスタ基板。
- 前記画素電極は、ライン状に形成された複数の画素電極パターンを含むことを特徴とする請求項１に記載の薄膜トランジスタ基板。
- 前記複数の画素電極パターンは、互いに離隔されるように形成され、かつ、互いに電気的に接続されていることを特徴とする請求項５に記載の薄膜トランジスタ基板。
- 前記複数の画素電極パターンの各々の一端は、互いに接続されることを特徴とする請求項６に記載の薄膜トランジスタ基板。
- 前記複数の画素電極パターンは、前記データラインと平行な方向に延設されることを特徴とする請求項６に記載の薄膜トランジスタ基板。
- 前記共通電極及び前記画素電極は、インジウム・スズ・オキサイド（ＩＴＯ）またはインジウム・亜鉛・オキサイド（ＩＺＯ）からなることを特徴とする請求項１に記載の薄膜トランジスタ基板。
- 基板の上に一方向に延設され、ゲート電極を含むゲートラインと、前記ゲートラインとは所定の間隔だけ離隔された共通電圧ラインを形成し、
前記ゲートラインと共通電圧ラインの上にゲート絶縁膜、活性層及びオーミックコンタクト層を順次に形成した後、薄膜トランジスタの活性領域を形成し、
前記ゲート絶縁膜の上に前記共通電圧ラインの一部を露出させる第１のコンタクトホールを形成し、
前記ゲートラインと交差する方向に延設され、ソース電極及びドレイン電極を含むデータラインと、前記第１のコンタクトホールを介して前記共通電圧ラインと接続される共通電極を形成し、
前記データラインと前記共通電圧ラインの上に保護膜を形成し、前記保護膜の上に前記ドレイン電極の一部を露出させる第２のコンタクトホールを形成し、
前記第２のコンタクトホールを介して前記ドレイン電極と接続される画素電極を形成することを特徴とする薄膜トランジスタ基板の製造方法。 - 前記共通電極の形成は、
前記共通電極を面状に形成することを含むことを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。 - 前記共通電極の形成は、
前記共通電極を前記ゲートラインと前記データラインとの交差領域内に形成することを含むことを特徴とする請求項１１に記載の薄膜トランジスタ基板の製造方法。 - 前記画素電極の形成は、
複数の画素電極パターンを形成することを含み、前記複数の画素電極パターンはライン状に、且つ、互いに離隔されるように形成され、電気的に接続されていることを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。 - 前記複数の画素電極パターンの形成は、
前記複数の画素電極パターンの各々の一端が互いに接続されるように、前記複数の画素電極パターンを形成することを特徴とする請求項１３に記載の薄膜トランジスタ基板の製造方法。 - 前記複数の画素電極パターンの形成は、
前記複数の画素電極パターンが前記データラインと平行な方向に延設されるように、前記複数の画素電極パターンを形成することを含むことを特徴とする請求項１３に記載の薄膜トランジスタ基板の製造方法。 - 前記ソース電極及びドレイン電極を含むデータラインと共通電極の形成は、
共通電極用の導電性膜及びデータライン用の導電性膜を順次に積層し、
前記データライン用の導電性膜の上に所定の領域別に厚さの異なる感光膜マスクパターンを形成し、
前記感光膜マスクパターンを用いて前記共通電極用の導電性膜及びデータライン用の導電性膜を選択的にエッチングすることを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。 - 前記所定の領域別に厚さの異なる感光膜マスクパターンを形成し、
前記共通電極に対応する領域の感光膜マスクパターンの厚さを前記ソース電極及びドレイン電極を含むデータラインに対応する領域の感光膜マスクパターンの厚さよりも薄く形成しすることを特徴とする請求項１６に記載の薄膜トランジスタ基板の製造方法。 - 前記所定の領域別に厚さの異なる感光膜マスクパターンの形成は、
ハーフトーンマスクまたはスリットパターンを含むマスクを用いて、所定の領域別に厚さの異なる感光膜マスクパターンを形成することを特徴とする請求項１６に記載の薄膜トランジスタ基板の製造方法。 - 第１の基板と、前記第１の基板の上に一方向に延設されたゲートラインと、前記第１の基板の上に前記ゲートラインと所定の間隔を隔てて形成された共通電圧ラインと、前記ゲートラインと前記共通電圧ラインの上に形成され、前記共通電圧ラインの一部を露出させる第１のコンタクトホールが形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成され、前記第１のコンタクトホールを介して前記共通電圧ラインと接続された共通電極と、前記ゲート絶縁膜の上に前記ゲートラインと交差する方向に延設されたデータラインと、前記ゲートラインと前記データラインとの交差領域に形成され、前記ゲートライン及びデータラインと接続され、ゲート電極、ソース電極及びドレイン電極を含む薄膜トランジスタと、前記薄膜トランジスタと接続された画素電極とを備える薄膜トランジスタ基板と、
前記薄膜トランジスタ基板と相対するように配置され、第２の基板と、前記第２の基板の上に形成されたブラックマトリックスと、前記第２の基板とブラックマトリックスの上に形成された多数のカラーフィルターと、前記多数のカラーフィルターの上に形成されたオーバーコート膜とを備えるカラーフィルター基板と、
前記薄膜トランジスタ基板と前記カラーフィルター基板との間に注入された液晶とを備えることを特徴とする液晶表示パネル。 - 前記薄膜トランジスタ基板と前記カラーフィルター基板との間のセルギャップを維持するためのスペーサーをさらに含むことを特徴とする請求項１９に記載の液晶表示パネル。
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