KR101603224B1 - 반투과형 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

반투과형 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 디스클리네이션을 방지함과 아울러 화소 개구율을 증가시키고 기생 커패시턴스를 감소시킬 수 있는 반투과형 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 본 발명의 반투과형 박막 트랜지스터 기판은 게이트 절연막을 사이에 두고 교차하여 서브화소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 박막 트랜지스터와 접속되어 상기 서브화소 영역에 형성되고 투과 영역을 갖는 화소 전극과; 상기 서브화소 영역의 반사 영역에 형성되고 플로팅된 제1 반사 전극과; 상기 데이터 라인과 중첩하고 상기 데이터 라인보다 큰 선폭을 갖으며 플로팅된 제2 반사 전극과; 상기 투과 영역을 제외한 나머지 영역에서 상기 제1 및 제2 반사 전극 아래에 형성되며 엠보싱 표면을 갖는 유기 절연막과; 상기 반사 영역에서 상기 박막 트랜지스터로부터 연장된 드레인 전극의 연장부와 상기 게이트 절연막을 사이에 두고 중첩하여 스토리지 커패시터를 형성하는 공통 전극을 구비한다.
반투과, 반사 전극, 개구율, 기생 커패시턴스(Cdp), Disclination

Description

반투과형 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE OF TRANSFLECTIVE LIQUID CRYSTAL DISPLAY AND METHOD FOR FABRICATING THE SAME}
본 발명은 반투과형 액정 표시 장치에 관한 것으로, 특히 데이터 라인부의 디스클리네이션(Disclination)을 방지하고 기생 커패시턴스를 감소시킬 수 있는 반투과형 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 굴절율 및 유전율 등의 이방성을 갖는 액정의 전기적 및 광학적 특성을 이용한 화소 매트릭스를 통해 화상을 표시한다. 액정 표시 장치의 각 화소는 데이터 신호에 따른 액정 배열 방향의 가변으로 편광판을 투과하는 광 투과율을 조절함으로써 계조를 구현한다. 액정 표시 장치는 화소 매트릭스를 통해 화상을 표시하는 액정 패널과, 액정 패널을 구동하는 구동 회로와, 액정 패널에 광을 조사하는 백라이트 유닛을 구비한다.
액정 표시 장치는 백라이트 유닛으로부터의 입사광을 이용하여 화상을 표시하는 투과형과, 자연광과 같은 외부광을 반사시켜 화상을 표시하는 반사형과, 투과형 및 반사형의 장점을 이용한 반투과형으로 대별된다. 반투과형은 외부광이 충분 하면 반사 모드로, 불충분하면 백라이트 유닛을 이용한 투과 모드로 동작함으로써 투과형 보다 소비 전력을 줄일 수 있고 반사형과 달리 외부광 제약을 받지 않는 장점이 있다.
반투과형 액정 표시 장치는 각 서브화소는 반사 전극이 형성된 반사 영역 및 반사 전극 없이 화소 전극만 형성된 투과 영역으로 구분되며, 반사 영역과 투과 영역의 광 경로 길이를 동등하게 하기 위하여 반사 전극 아래에는 상대적으로 두꺼운 유기 절연막이 형성된다.
도 1은 일반적인 반투과형 액정 표시 장치의 데이터 라인부를 나타낸 단면도이다.
도 1에 도시된 반투과형 액정 표시 장치는 액정층(30) 및 스페이서(미도시)를 사이에 두고 실런트(미도시)에 의해 합착된 컬러 필터 기판(50)과 박막 트랜지스터 기판(40)을 구비한다.
컬러 필터 기판(50)은 투명한 상판(20)에 순차적으로 형성된 블랙 매트릭스(22) 및 컬러 필터(24)와 공통 전극(26)을 구비하고, 박막 트랜지스터 기판(40)은 투명한 하판(10)에 게이트 라인(미도시)과 데이터 라인(6)의 교차로 정의된 서브화소 영역마다 형성된 박막 트랜지스터(미도시) 및 화소 전극(16)과, 각 서브화소의 상하부에 위치하는 반사영역에서 화소 전극(16) 아래에 형성된 반사전극(미도시), 반사전극과 게이트 절연막(12) 사이에 형성된 유기절연막(14)을 구비한다. 또한, 박막 트랜지스터 기판은 데이터 라인(6)의 양측과 화소 전극(16)과의 사이를 통한 빛샘을 방지하기 위하여 데이터 라인(6)의 양측에서 화소 전극(16)과 중첩하 게 형성된 공통 전극(4)을 더 구비한다.
도 1에서 데이터 라인(6)의 아래에는 반도체층(8)이 더 형성되고, 데이터 라인(6)은 과에칭으로 인하여 반도체층(8) 보다 작은 선폭을 갖는다. 공통 전극(4)은 데이터 라인(6)과의 기생 커패시턴스를 최소화하기 위하여 데이터 라인(6)과 중첩되지 않으면서 데이터 라인(6)과 화소 전극(16) 사이에 형성된다.
이로 인하여, 도 1과 같이 데이터 라인(6)과 공통 전극(4) 사이의 반도체층(8)을 통해 백라이트광(LL)이 누설됨으로써 데이터 라인부에 대한 경사 방향으로 빛샘 현상이 발생하는 디스클리네이션(Disclination) 문제가 발생되고, 이를 방지하기 위해서는 블랙 매트릭스(22)의 폭이 증가되어야 하므로 화소 개구율이 감소되는 문제점이 있다. 따라서, 종래의 반투과형 액정 패널에서는 기생 커패시턴스의 증가없이 디스클리네이션을 억제하면서도 화소 개구율을 증가시킬 수 있는 방안이 요구된다.
본 발명이 해결하고자 하는 과제는 데이터 라인부의 디스클리네이션을 방지함과 아울러 화소 개구율을 증가시키고 기생 커패시턴스를 감소시킬 수 있는 반투과형 액정 표시 장치의 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
상기 과제를 해결하기 위하여, 본 발명의 실시 예에 따른 반투과형 액정 표시 장치의 박막 트랜지스터 기판은 게이트 절연막을 사이에 두고 교차하여 서브화 소 영역을 정의하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 박막 트랜지스터와 접속되어 상기 서브화소 영역에 형성되고 투과 영역을 갖는 화소 전극과; 상기 서브화소 영역의 반사 영역에 형성되고 플로팅된 제1 반사 전극과; 상기 데이터 라인과 중첩하고 상기 데이터 라인보다 큰 선폭을 갖으며 플로팅된 제2 반사 전극과; 상기 투과 영역을 제외한 나머지 영역에서 상기 제1 및 제2 반사 전극 아래에 형성되며 엠보싱 표면을 갖는 유기 절연막과; 상기 반사 영역에서 상기 박막 트랜지스터로부터 연장된 드레인 전극의 연장부와 상기 게이트 절연막을 사이에 두고 중첩하여 스토리지 커패시터를 형성하는 공통 전극을 구비한다.
본 발명의 반투과형 박막 트랜지스터 기판은 상기 공통 전극으로부터 돌출되어서, 인접한 서브화소의 투과 영역 사이의 데이터 라인의 양측부에 형성되고, 상기 데이터 라인 아래에서 상기 데이터 라인보다 큰 선폭을 갖는 반도체층의 양측부와 중첩하는 한 쌍의 공통 전극 수직부를 추가로 구비한다.
상기 제2 반사 전극은 상기 반도체층의 선폭보다 큰 선폭을 갖고, 상기 한 쌍의 공통 전극에서 바깥쪽 에지부간의 거리 보다 작은 선폭을 갖는다.
상기 유기 절연막 아래에 형성된 제1 페시베이션막과, 상기 반사 전극과 상기 화소 전극 사이에 형성된 제2 페시베이션막을 추가로 구비하고, 상기 화소 전극은 상기 제2 페시베이션막, 상기 제1 반사 전극, 상기 유기 절연막, 상기 제1 페시베이션막을 관통하는 드레인 컨택홀을 통해 상기 드레인 전극의 연장부와 컨택된다.
본 발명의 실시예에 따른 반투과형 액정 표시 장치는 상기 반투과형 박막 트랜지스터 기판과; 블랙 매트릭스, 컬러 필터, 공통 전극이 적층된 기판을 갖는 컬러필터 기판과; 상기 반투과형 박막 트랜지스터 기판 및 상기 컬러필터 기판 사이의 액정층을 구비하고; 상기 블랙 매트릭스에서 상기 데이터 라인과 중첩하며, 상기 데이터 라인 아래의 상기 반도체층의 선폭보다 크고 상기 제2 반사전극의 선폭보다 작은 선폭을 갖는 것을 특징으로 한다.
본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판의 제조 방법은 기판 상에서 게이트 절연막을 사이에 두고 교차하여 서브화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 상기 서브화소 영역의 반사 영역에서 상기 박막 트랜지스터로부터 연장된 드레인 전극의 연장부와 스토리지 커패시터를 형성하는 공통 전극을 형성하는 단계와; 상기 서브화소 영역의 투과 영역을 제외한 나머지 영역에 상기 게이트 라인 및 데이터 라인과 상기 박막 트랜지스터를 덮으면서 엠보싱 표면을 갖는 유기 절연막을 형성하는 단계와; 상기 반사 영역에서 플로팅되며 상기 드레인 전극의 연장부를 노출시키는 드레인 컨택홀을 갖는 제1 반사 전극과, 상기 데이터 라인과 중첩하고 상기 데이터 라인보다 큰 선폭을 갖으며 플로팅된 제2 반사 전극을 상기 유기 절연막 상에 형성하는 단계와; 상기 제1 및 제2 반사 전극이 형성된 상기 유기 절연막 상에 상기 드레인 컨택홀을 갖는 페시베이션막을 형성하는 단계와; 상기 서브화소 영역의 페시베이션막 상에, 상기 드레인 컨택홀을 통해 상기 드레인 전극의 연장부와 컨택하며 상기 투과 영역을 갖는 화소 전극을 형성하는 단계를 포함하는 단계를 포함한다.
본 발명의 반투과형 박막 트랜지스터 기판의 제조 방법은 상기 공통 전극으로부터 돌출되어서, 인접한 서브화소의 투과 영역 사이의 데이터 라인의 양측부에 형성되고, 상기 데이터 라인 아래에서 상기 데이터 라인보다 큰 선폭을 갖는 반도체층의 양측부와 중첩하는 한 쌍의 공통 전극 수직부를 형성하는 단계를 추가로 포함한다.
본 발명의 실시예에 따른 반투과형 액정 표시 장치의 제조 방법은 상기 반투과형 박막 트랜지스터 기판을 형성하는 단계와; 다른 기판 상에 블랙 매트릭스, 컬러 필터, 공통 전극이 적층된 컬러필터 기판을 형성하는 단계와; 액정층을 사이에 두고 상기 반투과형 박막 트랜지스터 기판 및 상기 컬러필터 기판을 합착하는 단계를 포함하고; 상기 블랙 매트릭스에서 상기 데이터 라인과 중첩하며, 상기 데이터 라인 아래의 상기 반도체층의 선폭보다 크고 상기 제2 반사전극의 선폭보다 작은 선폭을 갖는다.
본 발명에 따른 반투과형 액정 표시 장치의 박막 트랜지스터 기판은 데이터 라인의 양측과 중첩하는 플로팅 반사전극을 구비하여서 데이터 라인과 공통 전극 사이의 빛샘을 방지로 디스클리네이션을 방지할 수 있음과 아울러 데이터 라인의 기생 커패시터를 감소시킬 수 있고, 플로팅 반사전극에 의해 블랙 매트릭스 선폭 및 공통 전극의 선폭을 감소시킬 수 있으므로 블랙 매트릭스 및 공통 전극의 선폭이 감소된 만큼 화소 개구율을 증가시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 반투과형 액정 표시 장치의 박막 트랜지스터 기판에서 하나의 서브화소를 나타낸 평면도이고, 도 3은 도 2에 도시된 반투과형 박막 트랜지스터 기판에서 Ⅰ-Ⅰ',Ⅱ-Ⅱ'선에 따른 절단면을 나타낸 단면도이다.
도 2 및 도 3에 도시된 반투과형 박막 트랜지스터 기판은 게이트 라인(102) 및 데이터 라인(106)의 교차부에 형성된 박막 트랜지스터(TFT)와; 그 교차 구조로 마련된 서브화소 영역에 형성되어 박막 트랜지스터(TFT)와 컨택된 화소 전극(120)와; 각 서브화소의 반사 영역(RA)에 형성된 제1 반사 전극(130A) 및 데이터 라인(106)과 중첩된 제2 반사 전극(130B)을 구비하는 반사 전극(130)과; 반사 영역(RA)에서 드레인 전극(120)과 공통 전극(104)의 중첩으로 형성된 스토리지 커패시터(Cst)를 구비한다.
도 2 및 도 3을 참조하면, 게이트 라인(102)은 투명한 하부 기판(170) 상에 형성되고, 데이터 라인(106)은 게이트 절연막(172)을 사이에 두고 게이트 라인(102)과 중첩되게 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(102)으로부터 돌출된 게이트 전극(112)과, 게이트 절연막(172)을 사이에 두고 게이트 전극(112)과 중첩한 반도체층(114)과, 데이터 라인(106)으로부터 돌출되고 반도체층(114)과 중첩한 소스 전극(116), 반도체층(114)과의 중첩부에서 소스 전극(116)과 마주하며 화소 전극(120)과 컨택된 드레인 전극(118)을 구비한다. 반도체층(114)은 소스 전극(116)과 드레인 전 극(118) 사이에 채널을 형성하는 활성층과, 소스 전극(116) 및 드레인 전극(118)과의 오믹 접촉을 위하여 활성층과 소스 전극(116) 및 드레인 전극(188)의 중첩부에 형성된 오믹 접촉층을 구비한다. 활성층 및 오믹 접촉층이 적층된 반도체층(114)은 데이터 라인(106)의 하부를 따라 연장된다. 박막 트랜지스터(TFT)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(106)에 공급되는 데이터 신호가 화소 전극(120)에 충전되어 유지되게 한다. 드레인 전극(118)은 각 서브화소의 반사 영역(RA)에서 스토리지 하부 전극으로 이용되기 위하여 연장되며, 드레인 전극(118)의 연장부는 박막 트랜지스터(TFT)의 영역보다 넓은 면적으로 형성된다. 반도체층(114) 위에 형성된 데이터 라인(106), 소스 전극(116) 및 드레인 전극(118)은 반도체층(114)의 선폭보다 작은 선폭을 갖는다.
공통 전극(104)은 게이트 라인(102) 및 게이트 전극(112)과 함께 하부 기판(170) 상에 형성된다. 공통 전극(104)은 각 서브화소의 반사 영역(RA)에서 게이트 라인(102) 및 게이트 전극(112)과 이격되고 드레인 전극(118)의 연장부와 중첩된 수평부(104A)와, 공통 전극(104)의 수평부(104A)로부터 돌출되어 각 서브화소의 투과 영역(TA), 즉 데이터 라인(106)의 양측부와 나란하게 형성된 수직부(104B)를 구비한다.
각 서브화소의 반사 영역(RA)에 형성된 공통 전극(104)의 수평부(104A)는 게이트 절연막(172)을 사이에 두고 드레인 전극(118)의 연장부와 중첩하여 스토리지 온 커몬(Storage On Common) 구조로 스토리지 커패시터(Cst)를 형성한다. 따라서, 공통 전극(104)의 수평부(104A)는 스토리지 하부 전극의 역할을, 드레인 전극(118) 의 연장부는 스토리지 상부 전극의 역할을 한다. 스토리지 커패시터(Cst)는 화소 전극(120)에 충전된 데이터 신호가 안정적으로 유지되게 한다. 공통 전극(104)의 수평부(104A)는 게이트 라인 방향으로 인접한 서브화소의 공통 전극(104)과 컨택된다.
각 서브화소의 투과 영역(TA)의 양측부에서 데이터 라인(106)과 나란하게 형성된 공통 전극(104)의 수직부(104B)는 투과 영역(TA)에서 데이터 라인(106) 양측부의 빛샘을 차단하는 광 쉴드 역할을 한다. 공통 전극(104)의 수직부(104B)와 데이터 라인(106)과의 중첩 면적을 최소화하여 기생 커패시턴스를 감소시킨다. 이를 위하여, 데이터 라인(106)은 인접한 서브화소의 투과 영역(TA) 사이에서 공통 전극(104)의 수직부(104B)와 중첩되지 않는 제1 부분(106A)과, 인접한 서브화소의 반사 영역(RA) 사이에서 제1 부분(106A)보다 큰 선폭을 갖으며 공통 전극(104)의 수직부(104B)와 일부분이 중첩된 제2 부분(106B)으로 구성된다. 공통 전극(104)의 수직부(104B)는 데이터 라인(106)의 제1 부분(106A) 아래에서 데이터 라인(106)보다 넓은 선폭을 갖는 반도체층(114)의 일부와 중첩된다.
게이트 라인(102), 공통 전극(104), 데이터 라인(106), 박막 트랜지스터(TFT)가 형성된 박막 트랜지스터 기판 상에는 엠보싱 표면을 갖는 유기 절연막(176)이 형성되고, 각 서브화소의 투과 영역(TA)에서 유기 절연막(176)을 관통하는 투과홀(177)이 형성된다. 상대적으로 두꺼운 유기 절연막(176)을 관통하는 투과홀(177)에 의해 반사 영역(RA)과 투과 영역(TA)에서 액정층을 경유하는 광 경로의 길이가 동일해지게 된다. 구체적으로, 반사 영역(RA)으로 입사된 주변광이 액정층 내에서 액정층->반사 전극(130)->액정층을 경유하는 경로와, 투과 영역으로 입사된 백라이트 유닛의 투과광이 액정층을 경유하는 경로의 길이가 동일함으로써 반사 모드와 투과 모드의 광 효율이 동등해지게 된다. 유기 절연막(176)의 아래에는 제1 페시베이션막(174)이, 유기 절연막(176)의 위에는 제2 페시베이션막(176)이 더 형성되지만, 유기 절연막(176) 아래의 제1 페시베이션막(174)은 생략 가능하다.
각 서브화소의 반사 영역(RA)에서 유기 절연막(176) 위에 형성된 제1 반사 전극(130A)은 유기 절연막(176)의 표면을 따라 엠보싱 표면을 갖게 형성되므로 산란 효과로 반사 효율이 증대된다. 인접한 서브화소의 투과 영역(TA) 사이에서 유기 절연막(176) 위에 형성된 제2 반사 전극(130B)은 데이터 라인(106)보다 넓은 선폭을 갖고 데이터 라인(106)과 중첩하여서 데이터 라인(106)과 공통 전극(104)의 수직부(104B) 사이의 빛샘을 차단하는 광 쉴드 역할을 한다. 제2 반사 전극(130B)의 에지부는 공통 전극(104)의 수직부(104B)의 에지부보다 안쪽에 위치한다. 제1 및 제2 반사 전극(130A, 130B)은 전압이 인가되지 않는 플로팅 전극이다.
게이트 라인(102)와 데이터 라인(106)의 교차로 정의된 화소 영역에는 투명한 화소 전극(120)이 형성된다. 화소 전극(120)은 드레인 전극(118) 위에 적층된 제1 페시베이션막(174), 제1 반사 전극(130A), 유기절연막(176), 제2 페시베이션막(178)을 관통하는 드레인 컨택홀(122)을 통해 드레인 전극(118)과 접속된다. 화소 전극(120)은 박막 트랜지스터(TFT)로부터의 데이터 신호를 액정층에 인가하여 미도시된 상부 기판의 공통 전극과 함께 액정층을 구동하고, 투과 영역(TA)에서 백라이트로부터의 광을 액정층으로 투과시킨다. 제2 페시베이션막(178) 위에 형성된 화소 전극(120)은 반사 영역(RA)에서 제1 반사 전극(130A)과 중첩하며, 게이트 라인(102)의 일부와도 중첩된다. 또한, 화소 전극(120)은 투과 영역(TA)의 양측부에서 화소 전극(120)의 양측부가 제2 반사 전극(130B)의 일부와 중첩하며, 데이터 라인(106)의 제2 부분(106B)과 부분적으로 중첩한다. 화소 전극(120)과 데이터 라인(106) 사이에는 플로팅된 제2 반사 전극(130B)가 형성되어서 화소 전극(102)과 데이터 라인(106) 사이의 기생 커패시턴스(Cdp)가 분산되므로 기생 커패시턴스(Cdp)가 감소된다.
도 2 및 도 3에 도시된 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판은 도 4a 내지 도 4f에 도시된 바와 같이 6마스크 공정으로 형성된다.
도 4a: 하판(170) 상에 게이트 라인(102), 게이트 전극(112), 공통 전극(104)을 포함하는 제1 금속 패턴을 형성하는 제1 마스크 공정;
도 4b: 게이트 절연막(172), 반도체층(114), 데이터 라인(106), 소스 전극(116), 드레인 전극(118)을 형성하는 제2 마스크 공정;
도 4c: 제1 페시베이션막(174), 유기 절연막(176), 드레인 컨택홀(122), 투과홀(177)을 형성하는 제3 마스크 공정
도 4d: 반사 전극(130)을 형성하는 제4 마스크 공정;
도 4e: 제1 페시베이션막(178), 연장된 드레인 컨택홀(122)을 형성하는 제5 마스크 공정
도 4f: 화소 전극(120)을 형성하는 제6 마스크 공정
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기 판 제조 방법을 마스크 공정 단위로 설명하기 위한 단면도들이다.
도 4a를 참조하면, 제1 마스크 공정으로 하판(170) 상에 게이트 라인(102), 게이트 라인(102)과 컨택된 게이트 전극(112), 공통 전극(104)을 포함하는 제1 금속 패턴이 형성된다.
구체적으로, 하판(170) 상에 스퍼터링 등의 증착 방법을 통해 제1 금속층이 형성된다. 제1 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 또는 이중층 이상으로 적층된 구조가 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 에칭 공정으로 제1 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 라인(102)과 컨택된 게이트 전극(112), 공통 전극(104)의 수평부(104A) 및 수직부(104B)을 포함하는 제1 금속 패턴이 형성된다.
도 4b를 참조하면, 제1 금속 패턴이 형성된 하판(170) 상에 게이트 절연막(172)이 형성되고, 그 위에 제2 마스크 공정으로 데이터 라인(106), 소스 전극(116), 드레인 전극(118)을 포함하는 제2 금속 패턴과, 제2 금속 패턴의 배면을 따라 중첩된 반도체층(114)이 형성된다. 이러한 제2 금속 패턴 및 반도체층(114)은 회절 노광 마스크를 이용한 하나의 마스크 공정으로 형성된다.
구체적으로, 제1 금속 패턴이 형성된 하판(170) 상에 게이트 절연막(172), 비정질 실리콘층, 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층, 제2 금속층이 순차적으로 형성된다. 예를 들면 게이트 절연막(172), 비정질 실리콘층, 불순물 도핑된 비정질 실리콘층은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법으로, 제2 금속층은 스퍼터링 방법으로 형성된다. 게이트 절연막(172)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 제2 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 이용된다.
그리고, 제2 금속층 위에 회절 노광 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 포토레지스트 패턴이 형성된다. 포토레지스트 패턴은 반도체층 및 제2 금속 패턴이 형성될 영역에는 상대적으로 두껍게 형성되고, 박막 트랜지스터의 채널 형성을 위하여 제2 금속층 및 오믹 컨택층이 오픈될 영역에는 상대적으로 얇게 형성된다.
이러한 단차를 갖는 포토레지스트 패턴을 이용한 에칭 공정으로 데이터 라인(106), 소스 전극(116)과 일체화된 드레인 전극(118)을 포함하는 제2 금속 패턴과, 그 아래의 반도체층(114)이 형성된다. 여기서, 드레인 전극(118)은 반도체층(116)과 함께 공통 전극(104)의 수평부(104A)과 중첩하여서 스토리지 캐패시터(Cst)를 형성한다.
그 다음, 애싱 공정으로 포토레지스트 패턴의 얇은 부분은 제거되고 두꺼운 부분은 얇아지게 되며, 애싱된 포토레지스트 패턴을 이용한 에칭 공정으로 소스 전극(116)과 드레인 전극(118)은 분리되고 그 아래의 오믹 컨택층이 제거됨으로써, 박막 트랜지스터(TFT)의 채널부에서만 반도체층(114)의 활성층이 노출된다. 이때 데이터 라인(106), 소스 전극(116) 및 드레인 전극(118)의 과식각으로 반도체층(114) 보다 선폭이 감소된다. 이어서, 스트립 공정으로 제2 금속 패턴 위에 잔존하는 포토레지스트 패턴이 제거된다.
도 4c를 참조하면, 반도체층(114) 및 제2 금속 패턴이 형성된 게이트 절연막(172) 상에 제1 페시베이션막(174)이 형성되고, 제1 페시베이션막(174) 상에 제3 마스크 공정으로 드레인 컨택홀(122) 및 투과홀(177)을 갖는 유기 절연막(176)이 형성된다.
구체적으로, 반도체층(114) 및 제2 금속 패턴이 형성된 게이트 절연막(172) 상에 PECVD 등의 증착 방법으로 제1 페시베이션막(174)이 형성된다. 제1 페시베이션막(174)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다.
이어서, 제1 페시베이션막(174) 상에 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 코팅 방법으로 유기 절연막(176)이 형성된다. 유기 절연막(176)으로는 포토아크릴 등과 같은 감광성 유기 물질이 이용된다. 제3 마스크를 이용한 포토리소그래피 공정으로 유기 절연막(176)을 패터닝함으로써 제3 마스크의 투과부에 대응하는 드레인 컨택홀(122)과 투과 영역(TA)의 투과홀(177)이 형 성된다. 또한, 제3 마스크에서 투과부를 제외한 나머지 부분의 차단부와 회절 노광부(또는 반투과부)가 반복되는 구조에 대응하여 유기 절연막(176)은 반사 영역(RA)에서 단차를 갖는 차단 영역(돌출부) 및 회절 노광 영역(홈부)이 반복되는 구조로 패터닝된다. 이어서, 돌출부 및 홈부가 반복된 유기 절연막(176)을 소성함으로써 반사 영역(RA)에서 유기 절연막(248)의 표면은 엠보싱 형상을 갖게 된다.
도 4d를 참조하면, 제4 마스크 공정으로 유기 절연막(176) 상에 반사 전극(130)이 형성된다.
구체적으로, 유기 절연막(176) 및 제1 페시베이션막(174) 상에 스퍼터링 등의 증착 방법으로 AlNd 등을 이용한 반사 전극층이 형성된 다음, 제4 마스크를 이용한 포토리소그래피 공정 및 에칭 공정으로 반사 전극층이 패터닝됨으로써 반사 영역(RA)에서 드레인 컨택홀(122)을 갖는 제1 반사 전극(130A)과, 데이터 라인(106)과 중첩하는 제2 반사 전극(130B)을 포함하는 반사 전극(130)이 형성된다. 반사 전극(130)은 유기 절연막(176)의 엠보싱 표면을 따라 엠보싱 표면을 갖는다.
도 4e를 참조하면, 제5 마스크 공정으로 반사 전극(130)이 형성된 유기 절연막(176) 상에 제2 페시베이션막(178)이 형성된고 드레인 컨택홀(122)이 제1 및 제2 페시베이션막(174, 178)까지 관통하여 형성된다.
구체적으로, 반사 전극(130)이 형성된 유기 절연막(176) 상에 PECVD 등의 증착 방법으로 제2 페시베이션막(174)이 형성된 다음, 제5 마스크를 이용한 포토리소그래피 공정 및 에칭 공정으로 드레인 컨택홀(122)에 형성된 제2 페시베이션막(178)과 그 아래의 제1 페시베이션막(174)이 패터닝됨으로써, 드레인 컨택 홀(122)이 유기 절연막(176) 상하부의 제1 및 제2 페시베이션막(174, 178)까지 관통하여 형성된다. 제2 페시베이션막(178)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다.
도 4f를 참조하면, 제6 마스크 공정으로 제2 페시베이션막(178) 상에 화소 전극(120)이 형성된다.
구체적으로, 제2 페시베이션막(178) 상에 스퍼터링 등의 증착 방법으로 투명 도전층이 형성된다. 투명 도전층으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등이 이용된다. 이어서, 제6 마스크를 이용한 포토리소그래피 공정 및 에칭 공정으로 투명 도전층이 패터닝됨으로써 각 서브화소 영역에 화소 전극(120)이 형성된다. 화소 전극(120)은 드레인 컨택홀(122)을 통해 드레인 전극(118)과 컨택된다.
이와 같이, 본 발명에 따른 반투과형 박막 트랜지스터 기판 및 그 제조 방법에서는 플로팅된 제2 반사 전극(130B)이 데이터 라인(106)과 중첩하여 데이터 라인(106)과 공통 전극(104) 사이의 빛샘을 차단하고, 데이터 라인(106)과 화소 전극(120) 사이의 기생 커패시턴스를 감소시킬 수 있다.
도 5는 도 3에 도시된 반투과형 박막 트랜지스터 기판을 이용한 액정 표시 장치에서 데이터 라인부를 나타낸 단면도이다.
도 5에 도시된 반투과형 액정 표시 장치는 박막 트랜지스터 기판(100)과 컬러 필터 기판(200) 사이에 형성된 액정층(300)을 구비한다. 컬러 필터 기판(200)의 상판(202)에는 블랙 매트릭스(204), 컬러 필터(206), 공통 전극(208)이 순차 적층 된다. 컬러 필터 기판(200)과 박막 트랜지스터 기판(100)은 액정층(300) 및 스페이서(미도시)를 사이에 두고 실런트(미도시)에 의해 합착된다. 컬러 필터 기판(200)과 박막 트랜지스터 기판(100)에서 액정층(300)과 컨택하는 내측면에는 배향막(미도시)이 더 형성된다.
박막 트랜지스터 기판(100)의 데이터 라인부에 있어서, 데이터 라인(106)의 하부에는 게이트 절연막(172)을 사이에 두고 반도체층(114)의 양측부와 각각 중첩하는 공통 전극의 수직부(104B)가 위치하고, 데이터 라인(106)의 상부에는 제1 페시베이션막(174), 유기 절연막(176)을 사이에 두고 데이터 라인(106)과 중첩하는 제2 반사 전극(130B)과, 제2 페시베이션막(178)을 사이에 두고 제2 반사 전극(130B)의 양측부와 각각 중첩하는 화소 전극(120)이 위치한다. 데이터 라인(106)의 상부에 데이터 라인(106)의 선폭보다 큰 선폭을 갖으면서 플로팅된 제2 반사 전극(130B)이 위치함에 따라 데이터 라인(106)과 공통 전극(104) 사이로 누설되는 백라이트광(RL)을 차단하여 빛샘을 차단하고, 데이터 라인(106)과 화소 전극(120) 사이의 기생 커패시턴스를 감소시킨다. 이에 따라, 컬러 필터 기판(200)의 블랙 매트릭스(202)의 선폭을 제2 반사 전극(130B)의 선폭보다 작게 감소시킬 수 있고, 블랙 매트릭스(202)의 선폭이 감소한 만큼 공통 전극 수직부(104B)의 선폭도 감소되어서 화소 개구율이 증가된다. 예를 들면, 제2 반사 전극(103B)은 데이터 라인(106)의 선폭보다 2배 정도 큰 선폭을 갖으며, 블랙 매트릭스(202)는 데이터 라인(106)의 선폭보다 크고 제2 반사 전극(103B)의 선폭 및 반도체층(114)의 선폭보다 작은 선폭을 갖으며, 공통 전극 수직부(104B) 각각의 선폭은 반도체층(114)의 선폭보다 작은 선폭을 갖는다. 박막 트랜지스터 기판(100)과 컬러필터 기판(200)의 합착 마진을 고려하여 공통 전극 수직부(104B)의 에지부는 블랙 매트릭스(202)의 에지부보다 바깥쪽에 위치한다.
도 6은 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판의 변형 구조를 나타낸 평면도이다.
도 6에 도시된 반투과형 박막 트랜지스터 기판은 도 2에 도시된 반투과형 박막 트랜지스터 기판과 대비하여서 도 2에 도시된 공통 전극의 수직부(104B)가 생략된 구조를 갖는다. 제2 반사 전극(130B)의 선폭이 데이터 라인(106)의 선폭보다 크게 설정되어서 데이터 라인(106) 양측부에서의 빛샘을 차단하므로, 데이터 라인(106) 아래에서 빛샘을 차단하는 공통 전극의 수직부(104B)를 생략할 수 있고 이 경우 도 2 보다 화소 개구율을 더 증가시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 반투과형 액정 표시 장치의 데이터 라인부를 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 반투과형 박막 트랜지스터 기판의 한 화소 영역을 나타낸 평면도.
도 3은 도 2에 도시된 박막 트랜지스터 기판에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ'선에 따른 절단면을 나타낸 단면도.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들.
도 5는 도 3에 도시된 반투과형 박막 트랜지스터 기판을 적용한 액정 패널의 데이터 라인부를 나타낸 단면도.
도 6은 본 발명의 다른 실시예에 따른 반투과형 박막 트랜지스터 기판의 한 화소 영역을 나타낸 평면도.

Claims (10)

  1. 게이트 절연막을 사이에 두고 교차하여 서브화소 영역을 정의하는 게이트 라인 및 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 박막 트랜지스터와 접속되어 상기 서브화소 영역에 위치하고, 투과 영역을 갖는 화소 전극과;
    상기 서브화소 영역의 반사 영역에 위치하고 플로팅된 제1 반사 전극과;
    상기 데이터 라인과 중첩하고 상기 데이터 라인보다 큰 선폭을 갖으며 플로팅된 제2 반사 전극과;
    상기 투과 영역을 제외한 나머지 영역에서 상기 제1 및 제2 반사 전극 아래에 형성되며 엠보싱 표면을 갖는 유기 절연막과;
    상기 반사 영역에서 상기 박막 트랜지스터로부터 연장된 드레인 전극의 연장부와 상기 게이트 절연막을 사이에 두고 중첩하여 스토리지 커패시터를 형성하는 공통 전극 및
    상기 공통 전극으로부터 돌출되어서, 인접한 서브화소의 투과 영역 사이의 데이터 라인의 양측부에 위치하고, 상기 데이터 라인 아래에서 상기 데이터 라인보다 큰 선폭을 갖는 반도체층의 양측부와 중첩하는 한 쌍의 공통 전극 수직부를 구비하는 반투과형 박막 트랜지스터 기판.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제2 반사 전극은 상기 반도체층의 선폭보다 큰 선폭을 갖고, 상기 한 쌍의 공통 전극에서 바깥쪽 에지부간의 거리 보다 작은 선폭을 갖는 반투과형 박막 트랜지스터 기판.
  4. 청구항 1에 있어서,
    상기 유기 절연막 아래에 위치하는 제1 페시베이션막과, 상기 제 1 반사 전극 및 상기 제 2 반사 전극 상에 위치하는 제2 페시베이션막을 추가로 구비하고,
    상기 화소 전극은 상기 제2 페시베이션막, 상기 제1 반사 전극, 상기 유기 절연막, 상기 제1 페시베이션막을 관통하는 드레인 컨택홀을 통해 상기 드레인 전극의 연장부와 컨택되는 반투과형 박막 트랜지스터 기판.
  5. 청구항 1, 3, 4 중 어느 한 청구항에 기재된 반투과형 박막 트랜지스터 기판과;
    블랙 매트릭스, 컬러 필터, 공통 전극이 적층된 기판을 갖는 컬러필터 기판과;
    상기 반투과형 박막 트랜지스터 기판 및 상기 컬러필터 기판 사이의 액정층을 구비하고;
    상기 블랙 매트릭스에서 상기 데이터 라인과 중첩하며, 상기 블랙 매트릭스는 상기 데이터 라인 아래의 상기 반도체층의 선폭보다 크고 상기 제2 반사전극의 선폭보다 작은 선폭을 갖는 반투과형 액정 표시 장치.
  6. 기판 상에서 게이트 절연막을 사이에 두고 교차하여 서브화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 상기 서브화소 영역의 반사 영역에서 상기 박막 트랜지스터로부터 연장된 드레인 전극의 연장부와 스토리지 커패시터를 형성하는 공통 전극을 형성하는 단계와;
    상기 서브화소 영역의 투과 영역을 제외한 나머지 영역에 상기 게이트 라인 및 데이터 라인과 상기 박막 트랜지스터를 덮으면서 엠보싱 표면을 갖는 유기 절연막을 형성하는 단계와;
    상기 반사 영역에서 플로팅되며 상기 드레인 전극의 연장부를 노출시키는 드레인 컨택홀을 갖는 제1 반사 전극과, 상기 데이터 라인과 중첩하고 상기 데이터 라인보다 큰 선폭을 갖으며 플로팅된 제2 반사 전극을 상기 유기 절연막 상에 형성하는 단계와;
    상기 제1 및 제2 반사 전극이 형성된 상기 유기 절연막 상에 상기 드레인 컨택홀을 갖는 페시베이션막을 형성하는 단계와;
    상기 서브화소 영역의 페시베이션막 상에, 상기 드레인 컨택홀을 통해 상기 드레인 전극의 연장부와 컨택하며 상기 투과 영역을 갖는 화소 전극을 형성하는 단계를 포함하는 단계 및
    상기 공통 전극으로부터 돌출되어서, 인접한 서브화소의 투과 영역 사이의 데이터 라인의 양측부에 형성되고, 상기 데이터 라인 아래에서 상기 데이터 라인보다 큰 선폭을 갖는 반도체층의 양측부와 중첩하는 한 쌍의 공통 전극 수직부를 형성하는 단계를 포함하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  7. 삭제
  8. 청구항 6에 있어서,
    상기 제2 반사 전극은 상기 반도체층의 선폭보다 큰 선폭을 갖고, 상기 한 쌍의 공통 전극에서 바깥쪽 에지부간의 거리 보다 작은 선폭을 갖는 반투과형 박막 트랜지스터 기판의 제조 방법
  9. 청구항 6에 있어서,
    상기 유기 절연막 아래에 다른 페시베이션막을 더 형성하는 단계를 추가로 포함하며, 상기 드레인 컨택홀은 상기 다른 페시베이션막까지 관통하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  10. 청구항 6, 8, 9 중 어느 한 청구항에 기재된 반투과형 박막 트랜지스터 기판을 형성하는 단계와;
    다른 기판 상에 블랙 매트릭스, 컬러 필터, 공통 전극이 적층된 컬러필터 기판을 형성하는 단계와;
    액정층을 사이에 두고 상기 반투과형 박막 트랜지스터 기판 및 상기 컬러필터 기판을 합착하는 단계를 포함하고;
    상기 블랙 매트릭스에서 상기 데이터 라인과 중첩하며, 상기 블랙 매트릭스는 상기 데이터 라인 아래의 상기 반도체층의 선폭보다 크고 상기 제2 반사전극의 선폭보다 작은 선폭을 갖는 반투과형 액정 표시 장치의 제조 방법.
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