KR20080071662A

KR20080071662A - 반투과형 액정표시장치 및 이의 제조방법

Info

Publication number: KR20080071662A
Application number: KR1020070009794A
Authority: KR
Inventors: 김현영; 김정윤; 정관욱; 나형돈; 태승규
Original assignee: 삼성전자주식회사
Priority date: 2007-01-31
Filing date: 2007-01-31
Publication date: 2008-08-05

Abstract

본 발명은 반투과형 액정표시장치의 빛샘 및 잔상이 방지된 반투과형 액정표시장치 및 이의 제조방법에 관한 것이다.

이를 위하여, 본 발명은 게이트 라인과 교차로 형성되어 투과 영역과 반사 영역을 갖는 화소 영역을 정의하는 데이터 라인, 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터, 상기 박막 트랜지스터와 접속되며 상기 화소 영역에 형성된 화소 전극, 상기 반사영역에 형성된 반사 전극 및 상기 데이터 라인을 사이에 두고 서로 마주하는 상기 반사 전극 및 상기 화소 전극들 중 적어도 어느 하나의 전극들 사이는 3.5 내지 6㎛ 이격되어 형성된 제1 기판, 상기 제1 기판과 액정을 사이에 두고 마주하여 형성되며 컬러 필터가 형성된 제2 기판 및 상기 제1 및 제2 기판 중 적어도 어느 하나에 상기 두 기판 사이의 셀갭 유지를 위한 스페이서를 포함하는 반투과형 액정표시장치 및 이의 제조방법을 제공한다.

Description

반투과형 액정표시장치 및 이의 제조방법{TRANSREFLECTIVE LIQUID CRYSTAL DISPLAY AND MENUFACTURING METHOD THEREOF}

도 1은 본 발명의 실시 예에 따른 반투과형 액정표시장치를 도시한 평면도이다.

도 2는 본 발명의 제1 실시 예에 따른 반투과형 액정표시장치를 도시한 단면도로서, 도 1에 도시된 반투과형 액정표시장치의 I-I'선을 따라 절단한 단면을 도시한 단면도이다.

도 3은 본 발명의 제1 실시 예에 따른 반투과형 액정표시장치를 도시한 단면도로서, 도 1에 도시된 반투과형 액정표시장치의 Ⅱ-Ⅱ'선을 따라 절단한 단면을 도시한 단면도이다.

도 4는 도 1에 도시된 반투과형 액정표시장치의 I-I'선을 따라 절단한 단면을 도시한 단면도로서 반사 전극의 위치가 화소 전극의 하부에 형성된 것을 도시한 단면도이다.

도 5a 및 도 5b는 본 발명의 제1 및 제2 실시 예에 따른 반투과형 액정표시장치의 셀갭에 따른 액정의 구동을 시뮬레이션한 도면들이다.

도 6은 본 발명의 제2 실시 예에 따른 반투과형 액정표시장치를 도시한 단 면도이다.

도 7 및 도 8은 본 발명의 제1 및 제2 실시 예에 따른 반투과형 액정표시장치의 컬러 필터 기판에 블랙 매트릭스가 형성된 것을 도시한 단면도들이다.

도 9a 내지 도 15c는 본 발명의 실시 예에 따른 반투과형 액정표시장치의 박막 트랜지스터 기판의 제조방법을 마스크 공정별로 도시한 평면도 및 단면도들이다.

도 16a 내지 도 16f는 본 발명의 실시 예에 따른 반투과형 액정표시장치의 컬러 필터 기판의 제조방법을 순차적으로 도시한 단면도들이다.

<도면부호의 간단한 설명>

10: 하부 기판 20: 게이트 라인

21: 게이트 전극 22: 스토리지 라인

23: 스토리지 전극 24: 광차단막

30: 게이트 절연막 40: 반도체층

50: 오믹 콘택층 60: 데이터 라인

61: 소스 전극 62: 드레인 전극

70: 무기 보호막 71: 유기 보호막

72: 화소 콘택홀 80: 화소 전극

81: 반사 전극 90: 하부 배향막

100: 박막 트랜지스터 기판 120: 비정질 실리콘층

130: 불순물 도핑된 비정질 실리콘층

140: 데이터 금속층 150: 제2 포토레지스트

160: 제1 포토레지스트 패턴 170: 제2 포토레지스트 패턴

180: 제3 포토레지스트 185: 제3 도전층

186: 제4 도전층 190: 제3 포토레지스트 패턴

200: 컬러 필터 기판 210: 상부 기판

220: 블랙 매트릭스 230: 컬러 필터

240: 오버 코트 241: 제1 오버 코트

242: 제2 오버 코트 250: 공통 전극

260: 상부 배향막 270: 컬럼 스페이서

300: 액정 400: 제2 마스크

본 발명은 반투과형 액정표시장치 및 이의 제조방법에 관한 것으로, 특히 표시 품질이 향상된 반투과형 액정표시장치 및 이의 제조방법에 관한 것이다.

일반적으로, 반투과형 액정표시장치는 투과형 액정표시장치와 반사형 액정표시장치의 기능을 동시에 지닌 것으로, 백라이트 유닛의 광과 외부의 자연광원 또는 인조광원을 모두 이용할 수 있으므로 주변환경에 제약을 받지 않고, 전력소 비(Power Consumption)를 줄일 수 있는 장점이 있다.

이러한 반투과형 액정표시장치는 외부광을 이용하여 화상을 구현하는 반사 영역과 백라이트 유닛으로부터의 광을 이용하여 화상을 구현하는 투과 영역을 구비한다. 반사 영역으로 입사된 광은 액정을 경유하여 반사 전극에서 반사되어 액정을 다시 경유하여 외부로 방출된다. 그리고 투과 영역으로 입사된 백라이트 유닛으로부터의 광은 액정을 투과하여 외부로 방출된다. 여기서, 서로 인접한 화소 영역의 반사 전극들 사이에 전계가 형성되어 액정에 영향을 미친다. 즉, 데이터 라인(60)을 사이에 두고 반사 영역에 형성된 각각의 반사 전극들 간의 전계에 의해 잔상이 발생된다. 또한, 액정 배향을 위한 배향막을 데이터 라인에 수직인 방향으로 러빙할 경우 데이터 라인 근처에서 빛샘이 발생되는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 반투과형 액정표시장치의 빛샘 및 잔상이 방지된 반투과형 액정표시장치 및 이의 제조방법을 제공하는 데 있다.

상기의 기술적 과제를 해결하기 위하여, 본 발명은 게이트 라인과 교차로 형성되어 투과 영역과 반사 영역을 갖는 화소 영역을 정의하는 데이터 라인; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터; 상기 박막 트랜지스터와 접 속되며 상기 화소 영역에 형성된 화소 전극; 상기 반사영역에 형성된 반사 전극; 및 상기 데이터 라인을 사이에 두고 서로 인접한 상기 반사 전극 및 상기 화소 전극들 중 적어도 어느 하나의 전극들 사이는 3.5 내지 6㎛ 이격되어 형성된 제1 기판; 상기 제1 기판과 액정을 사이에 두고 마주하여 형성되며 컬러 필터가 형성된 제2 기판; 및 상기 제1 및 제2 기판 중 적어도 어느 하나에 상기 두 기판 사이의 셀갭 유지를 위한 스페이서를 포함하는 반투과형 액정표시장치를 제공한다.

이때, 상기 셀갭은 3.5 내지 4㎛인 것을 특징으로 한다.

그리고 상기 제2 기판은 상기 화소 영역과 대응되어 형성된 컬러 필터;

상기 스페이서가 형성되는 영역과 대응되어 상기 컬러 필터 위에 형성된 오버 코트; 및 상기 오버 코트 위에 공통전압이 인가되는 공통 전극을 포함한다.

이때, 상기 오버 코트의 두께는 1.4 내지 2㎛ 사이로 형성된다.

그리고 상기 오버 코트는 상기 컬러 필터 위에 형성된 제1 오버 코트; 및 상기 스페이서가 형성될 영역에 상기 제1 오버 코트의 두께보다 더 크게 형성된 제2 오버 코트를 더 포함할 수 있다.

이때, 상기 제1 오버 코트의 두께는 1.4 내지 2㎛ 사이로 형성되고, 상기 제2 오버 코트의 두께는 1.5 내지 1.9㎛ 사이로 형성된다.

그리고 상기 제2 오버 코트 위에 형성되는 스페이서는 1.7 내지 2.1㎛의 두께로 형성된다.

또한, 상기 제2 기판은 상기 게이트 라인, 데이터 라인 및 박막 트랜지스터와 대응되어 형성된 블랙매트릭스를 더 포함할 수 있다.

그리고 상기 데이터 라인과 절연막을 사이에 두고 중첩되며 상기 데이터 라인의 폭보다 더 큰 폭으로 형성된 광차단막을 더 포함한다.

여기서, 상기 광차단막은 12.5 내지 15.5 ㎛ 사이의 폭으로 형성된다.

이때, 상기 반사 전극은 상기 화소 전극 상부 또는 하부 중 어느 일측에 형성된다.

그리고 상기 게이트 라인과 나란하게 형성되어 스토리지 전압을 공급하는 스토리지 라인; 및 상기 반사 영역에 상기 반사 전극과 중첩되며, 상기 스토리지 라인과 연결된 스토리지 전극을 더 포함한다.

이때, 상기 광차단막은 상기 스토리지 라인과 전기적으로 절연된다.

그리고 상기 화소 전극 및 반사 전극 중 적어도 어느 하나는 상기 광차단막과 적어도 중첩되게 형성된다.

이때, 상기 제1 및 제2 기판 각각에 상기 액정의 배향을 위한 제1 및 제2 배향막을 더 포함하고, 상기 제1 및 제2 배향막은 상기 액정의 프리틸트 각이 6°이상으로 배향되도록 한다.

여기서, 상기 데이터 라인과 절연막을 사이에 두고 중첩되며 상기 데이터 라인의 폭보다 더 큰 폭으로 형성된 광차단막을 더 포함할 수 있다.

그리고 상기의 기술적 과제를 위하여 본 발명은 게이트 라인과 데이터 라인의 교차로 형성된 화소 영역을 투과 영역 및 반사영역으로 구분되며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역에 서로 마주하게 형성된 화소 전극과, 상기 반사 영역에 형성된 반사 전극들 중 적어도 어느 하나의 전극들 사이는 3.5 내지 6 ㎛ 이격되게 형성된 제1 기판을 마련하는 단계; 상기 제1 기판과 액정을 사이에 두고 마주하여 형성되며 컬러 필터 어레이가 형성된 제2 기판을 마련하는 단계; 및 상기 제1 및 제2 기판 중 적어도 어느 하나에 셀갭 유지를 위한 스페이서를 형성하는 단계를 포함한다.

여기서, 상기 셀갭은 3.5 내지 4㎛으로 형성하는 단계를 포함한다.

그리고 상기 데이터 라인과 중첩되며 상기 데이터 라인의 폭보다 더 크게 형성된 광차단막을 형성하는 단계를 더 포함한다.

이때, 상기 광차단막을 형성하는 단계는 상기 게이트 패턴을 형성하는 단계에서 상기 게이트 패턴과 동일 평면상에 동일 금속으로 형성되는 단계를 포함한다.

여기서, 상기 제1 기판을 마련하는 단계는 하부 기판 위에 상기 게이트 라인 및 데이터 라인과 접속되며, 상기 화소 전극 및 상기 반사 전극 중 적어도 어느 하나와 연결된 박막 트랜지스터를 형성하는 단계를 포함한다.

그리고 상기 게이트 라인과 나란하며 스토리지 전압이 공급되는 스토리지 라인을 형성하는 단계; 상기 반사 영역에 상기 스토리지 라인과 연결되며, 상기 화소 전극 및 반사 전극 중 어느 하나와 중첩되어 스토리지 커패시터를 형성하는 스토리지 전극을 형성하는 단계를 포함한다.

또한, 상기 화소 전극 및 반사 전극 위에 상기 화소 전극 및 반사 전극 위에 상기 액정의 배향을 위한 배향막을 형성하는 단계; 및 상기 배향막을 러빙하여 프리틸트 각을 형성하는 단계를 더 포함할 수 있다.

이때, 상기 화소 영역에 투명 도전층으로 상기 화소 전극을 형성하는 단계; 상기 반사 영역에 상기 화소 전극 위에 불투명 도전층으로 상기 반사 전극을 형성하는 단계를 포함한다.

그리고 상기 화소 영역에 상기 투명 도전층을 형성하는 단계; 상기 투명 도전층 위에 불투명 도전층을 형성하는 단계; 및 상기 투과 영역에 형성된 상기 불투명 도전층을 식각하여 상기 반사 영역에 상기 불투명 도전층으로 형성된 반사 전극을 형성하는 단계를 더 포함할 수 있다.

이때, 상기 화소 전극 및 상기 반사 전극 중 적어도 어느 한 전극은 상기 광차단막과 중첩되게 형성되는 단계를 더 포함할 수 있다.

한편, 상기 반사 영역에 상기 반사 전극을 형성하는 단계; 상기 화소 영역에 상기 반사 전극 위에 상기 화소 전극을 형성하는 단계를 포함한다.

그리고 상기 화소 전극 및 상기 반사 전극 중 적어도 어느 한 전극은 상기 광차단막과 중첩되게 형성되는 단계를 더 포함한다.

그리고 상기 제2 기판을 마련하는 단계는 상부 기판에 상기 화소 영역과 대응되는 컬러 필터를 형성하는 단계; 상기 컬러 필터 위에 상기 컬러 필터를 평탄화하는 오버코트를 형성하는 단계; 및 상기 오버 코트 위에 공통전압이 인가되는 공통전극을 형성하는 단계를 포함한다.

그리고 상기 오버 코트를 형성하는 단계에서 상기 화소 영역과 대응되는 영역에 형성되는 제1 오버 코트를 형성하는 단계; 및 상기 스페이서가 형성될 영역에 상기 제1 오버 코트보다 두께가 더 큰 제2 오버 코트를 형성하는 단계를 더 포함한다.

이때, 상기 제1 오버 코트의 두께는 1.4 내지 2㎛ 사이로 형성되고, 상기 제2 오버 코트의 두께는 1.5 내지 1.9㎛ 사이로 형성되는 단계를 더 포함한다.

또한, 상기 스페이서의 두께는 1.7 내지 2.1㎛로 형성되어 상기 제2 오버 코트의 두께와 상기 스페이서의 두께의 합이 3.6㎛로 형성되는 단계를 더 포함한다.

그리고 상기 공통 전극 위에 상기 액정의 배향을 위한 제2 배향막을 형성하는 단계; 및 상기 제2 배향막을 러빙하여 프리틸트 각을 형성하는 단계를 더 포함한다.

그리고 상기 상부 기판 위에 상기 화소 영역을 분할하는 블랙 매트릭스를 형성하는 단계를 더 포함한다.

상기의 목적 외에 본 발명의 또 다른 목적 및 특징들은 후술할 본 발명의 상세한 설명을 통해 명백하게 드러나게 될 것이다.

이하, 본 발명의 바람직한 실시 예들을 첨부한 도면들을 참조하여 상세하게 설명하기로 한다.

도 1은 본 발명의 실시 예들에 따른 반투과형 액정표시장치를 도시한 평면도이고, 도 2는 도 1에 도시된 반투과형 액정표시장치의 제1 실시 예를 설명하기 위하여도 1에 도시된 I-I'선을 따라 절단한 단면을 도시한 단면도이고, 도 3은 도 1에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면을 도시한 단면도이다.

도 1 내지 도 3을 참조하면, 본 발명의 제1 실시 예에 따른 반투과형 액정표시장치는 화소 영역이 투과 영역(TA) 및 반사 영역(RA)으로 구분되며, 화소 영역에 형성된 화소 전극(80), 반사 영역(RA)에 반사 전극(81)이 형성된 박막 트랜지스터 기판(100), 박막 트랜지스터 기판(100)과 대향하며 화소 영역에 대응되어 컬러 필터(230)가 형성된 컬러 필터 기판(200), 박막 트랜지스터 기판(100) 및 컬러 필터 기판(200) 사이의 셀갭(CG)을 형성하는 컬럼 스페이서(270) 및 셀갭(CG)에 충진된 액정(300)을 포함한다. 여기서, 화소 전극(80) 및 반사 전극(81)은 데이터 라인(60)을 사이에 두고 서로 인접한 화소 전극(80) 및 반사 전극(81)과 각각 3.5 내지 6㎛의 간격(d1)을 두고 형성된다.

구체적으로, 박막 트랜지스터 기판(100)은 게이트 라인(20), 게이트 라인(20)과 게이트 절연막(30)을 사이에 두고 교차하며 화소 영역을 형성하는 데이터 라인(60), 게이트 라인(20) 및 데이터 라인(60)과 접속되어 화소 영역마다 형성된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 접속되며, 화소 영역에 형성된 화소 전극(80), 화소 전극(80)과 전기적으로 연결되며 반사 영역(RA)에 형성된 반사 전극(81) 및 스토리지 커패시터(CST)를 포함한다. 그리고, 박막 트랜지스터 기판(100)은 데이터 라인(60)과 절연막(30)을 사이에 두고 중첩되게 형성된 광차단막(24)을 더 포함한다.

게이트 라인(20)은 게이트 구동회로(도시하지 않음)로부터 공급된 스캔신호를 박막 트랜지스터(TFT)에 공급한다.

데이터 라인(60)은 게이트 절연막(30)을 사이에 두고 교차하여 형성되며 데이터 구동회로(도시하지 않음)로부터 공급된 데이터 전압을 박막 트랜지스터(TFT)에 공급한다. 이러한 데이터 라인(60)은 광차단막(24) 위에 형성된 게이트 절연막(30)과 절연되어 형성된다. 또한, 도 2 및 도 3에 도시된 바와 같이 데이터 라 인(60)은 게이트 절연막(30) 위에 형성된 반도체층(40) 및 오믹 콘택층(50) 위에 형성될 수 있다.

화소 영역은 게이트 라인(20) 및 데이터 라인(60)의 교차로 형성되며, 백라이트 유닛(도시하지 않음)의 광을 투과시키는 투과 영역(TA)과 외부의 광을 반사시켜 화상을 표시하는 반사 영역(RA)으로 구분된다. 여기서, 투과 영역(TA)은 화소 전극(80)이 형성되며, 반사 영역(RA)은 반사 전극(81)이 형성된다. 이때, 반사 전극(81)은 불투명한 재질의 금속 물질로 형성된다. 또한, 반사 영역(RA)에는 스토리지 커패시터(CST)의 스토리지 전극(23)이 형성된다.

스토리지 전극(23)은 반사 영역(RA)에 넓은 면적으로 형성된다. 다시 말하면, 반사 전극(81)이 불투명한 금속으로 형성되므로 스토리지 전극(23)이 반사 영역(RA)의 전면에 형성되어 스토리지 용량을 크게 할 수 있다. 이러한 스토리지 전극(23)은 반사 영역(RA)의 게이트 라인(20), 데이터 라인(60)과 인접한 영역까지 형성된다. 이러한 스토리지 전극(23)은 게이트 라인(20)과 동일한 평면 위에 동일한 금속으로 형성된다.

스토리지 라인(22)은 게이트 라인(20)과 나란하게 형성되며, 스토리지 전극(23)에 스토리지 전압을 공급한다. 이러한 스토리지 라인(22)은 게이트 라인(20)과 동일한 금속으로 동일 평면 위에 형성된다.

박막 트랜지스터(TFT)는 게이트 라인(20)에 접속된 게이트 전극(21), 게이트 전극(21) 위에 형성된 게이트 절연막(30), 게이트 절연막(30) 위에 게이트 전극(21)과 중첩되어 형성된 반도체층(40), 반도체층(40) 위에 데이터 라인(60)과 접 속되어 형성된 소스 전극(61), 반도체층(40) 위에 소스 전극(61)과 마주하여 형성된 드레인 전극(62), 반도체층(40)과 소스 전극(61) 및 드레인 전극(62) 사이에 형성된 오믹 콘택층(50)을 포함한다. 여기서, 드레인 전극(62)은 반사 영역(RA)으로 연장되어 게이트 절연막(30), 반도체층(40) 및 오믹 콘택층(50)을 사이에 두고 스토리지 전극(23)과 중첩되어 형성된다.

화소 전극(80)은 박막 트랜지스터(TFT)를 덮는 보호막(70, 71)을 관통하여 드레인 전극(62)을 노출하는 화소 콘택홀(72)을 통해 드레인 전극(62)과 연결된다. 여기서, 화소 전극(80)은 화소 영역 전체에 형성된다. 이러한 화소 전극(80)은 인접한 화소 영역에 형성된 화소 전극(80) 사이의 간격(d1)이 3.5 내지 6㎛ 로 형성되는 것이 바람직하다. 예를 들어, 화소 전극(80) 사이의 간격(d1)이 3.5㎛ 이하로 형성되면 서로 인접한 화소 전극(80) 사이에 충전된 데이터 전압들의 신호간섭으로 인하여 화소 전극(80)이 인접한 영역에서의 액정 구동이상으로 인한 빛샘이 발생된다. 또한, 화소 전극(80) 사이의 간격(d1)이 6㎛ 이상일 경우 개구율이 감소되는 문제점이 발생한다. 따라서, 인접한 화소 전극(80)들 사이의 간격(d1)은 3.5 내지 6㎛ 사이로 형성하는 것이 바람직하다.

여기서, 보호막(70, 71)을 유기 물질을 사용할 경우 즉, 유기 보호막(71)을 사용할 경우 유기 보호막(71)이 수㎛의 두께로 형성되므로 데이터 라인(60)과의 신호 간섭이 발생되지 않으므로 화소 전극(80)과 데이터 라인(60)은 중첩되어 형성될 수 있다. 또한, 화소 전극(80)은 광차단막(24)과 중첩되게 형성되어 개구율을 향상시킨다. 이때, 유기 보호막(71) 하부에 박막 트랜지스터(TFT)의 특성을 향상시 키기 위하여 무기 보호막(70)이 더 형성될 수도 있다. 그리고 유기 보호막(71)의 상부는 도 2 및 도 3에 도시된 바와 같이 엠보싱처리되어 반사 영역(RA)에서의 광반사율을 더 크게 하는 것이 바람직하다.

반사 전극(81)은 컬러 필터 기판(200)을 통해 입상되는 외부광을 컬러 필터 기판(200) 쪽으로 반사시킨다. 이러한 반사 전극(81)은 반사 영역(RA)에 불투명한 도전물질로 형성된다. 여기서, 반사 전극(81)이 형성되지 않은 영역은 투과 영역(TA)이 된다. 이때, 반사 전극(81)은 게이트 라인(20) 또는 데이터 라인(60) 중 어느 하나와 동일한 물질 예를 들면, Al, Al합금, Mo, Mo합금, W 등을 포함하는 도전성 금속으로 형성된다. 반사 전극(81)은 화소 전극(80) 위에 복층으로 형성된다. 이때, 반사 전극(81)은 데이터 라인(60)을 사이에 두고 인접한 화소 영역에 형성된 반사 전극(81)과 3.5 내지 6㎛의 간격(d1)을 두고 형성된다. 이에 따라, 인접한 화소 영역 사이에 형성된 반사 전극(81) 사이의 전계에 의한 영향을 줄여 액정(300)의 이상구동을 방지한다.

광차단막(24)은 하부 기판(10) 위에 데이터 라인(60)과 게이트 절연막(30)을 사이에 두고 중첩되어 형성되어 데이터 라인(60)의 양측으로 발생되는 빛샘을 차단한다. 이러한 광차단막(24)은 적어도 데이터 라인(60)의 폭보다 크게 형성되는 것이 바람직하다. 또한, 광차단막(24)은 게이트 절연막(30) 위에 형성된 반도체층(40) 및 오믹 콘택층(50)과 데이터 라인(60)을 사이에 두고 중첩될 수 있다. 이때, 광차단막(24)은 스토리지 라인(22)과 절연되게 형성된다. 그리고 광차단막(24)은 12.5 내지 15.5㎛의 폭으로 형성된다.

여기서, 인접한 화소 영역 사이의 화소 전극(80) 및 반사 전극(81)의 간격(d1)에 따라 광차단막(24)의 폭이 달라진다. 예를 들어, 인접한 화소 영역 사이의 화소 전극(80) 및 반사 전극(81)의 간격(d1)가 3.5㎛ 이면 광차단막(24)의 폭(d2)은 12.5㎛으로 형성되고, 인접한 화소 영역 사이의 화소 전극(80) 및 반사 전극(81)의 간격(d1)이 6㎛ 이면 광차단막(24)의 폭(d2)은 15.5㎛으로 형성되어 빛샘 및 빛샘으로 인한 순간잔상을 방지한다.

한편, 화소 전극(80)은 반사 전극(81)의 상부에 형성될 수 있다. 도 4에 도시된 바와 같이, 반사 전극(81)이 화소 전극(80)과 유기 보호막(71) 사이에 형성되기도 한다.

컬러 필터 기판(200)은 상부 기판(210) 위에 화소 영역마다 형성된 컬러 필터(230), 컬러 필터(230) 위에 형성된 오버 코트(240) 및 오버 코트(240) 위에 형성된 공통 전극(250)을 포함한다. 이때, 컬러 필터 기판(200)은 빛샘 방지를 위한 블랙 매트릭스(220)가 더 형성될 수 있다.

구체적으로, 컬러 필터(230)는 색을 구현하기 위해 적색(R), 녹색(G), 청색(B)의 컬러 필터(230)를 포함한다. 적색(R), 녹색(G), 청색(B)컬러 필터는 각각 자신이 포함하고 있는 적색(R), 녹색(G), 청색(B)안료를 통해 특정 파장의 광을 흡수 또는 투과시킴으로써 적색(R), 녹색(G), 청색(B)을 띄게 된다. 이때, 적색(R), 녹색(G), 청색(B)컬러 필터를 각각 투과한 적색(R), 녹색(G), 청색(B)광의 가법혼색을 통해 다양한 색상이 구현된다. 이러한 컬러 필터(230)의 색의 배치는 적색(R), 녹색(G), 청색(B)컬러 필터가 일렬로 배치된 스트라이프 형태를 가진다. 이러한 컬러 필터(230)는 인접한 화소 영역에 형성되는 컬러 필터(230) 사이에 서로 중첩되게 형성될 수 있다. 또는, 컬러 필터(230)는 화소 영역 내에만 형성되어 인접한 컬러 필터(230) 사이에는 빈 공간이 형성될 수 있다.

오버 코트(240)는 컬러 필터(230)를 평탄화시킨다. 즉, 오버 코트(240)는 컬러 필터(230)의 중첩 또는 서로간에 이격된 만큼의 빈공간에 의해 컬러 필터(230) 위에 공통 전극(250)이 형성될 경우 중첩영역 및 빈공간에 단차가 발생되어 전계를 왜곡시킬 수 있다. 따라서, 오버 코트(240)는 컬러 필터(230)의 중첩부 또는 빈공간의 단차를 방지하여 액정(300)의 이상구동을 방지한다.

공통 전극(250)은 화소 전극(80)의 데이터 전압에 대응하여 액정(300)에 공통전압을 인가한다. 이를 위해, 공통 전극(250)은 투명하면서도 도전성을 가지는 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 물질로 형성된다.

컬럼 스페이서(270)는 상부 기판(210)의 컬러 필터(230)의 중첩부 또는 빈공간과 중첩되거나 하부 기판(10)의 불투명한 금속 배선과 중첩되도록 상부 기판(210) 또는 하부 기판(10)에 형성된다. 다시 말하여, 컬럼 스페이서(270)는 게이트 라인(20) 및 데이터 라인(60)과 박막 트랜지스터(TFT)와 중첩된 영역에 형성된다. 예를 들면, 컬럼 스페이서(270)는 도 2에 도시된 바와 같이 박막 트랜지스터(TFT)와 중첩되도록 상부 기판(210)에 형성된다. 이러한 컬럼 스페이서(270)는 반구에 가까운 원뿔대, 각뿔대 등과 같은 다양한 형상으로 형성될 수 있다. 그리고 컬럼 스페이서(270)의 높이는 셀갭(CG)과 동일한 높이로 형성된다. 즉, 컬럼 스페이서(270)는 3.5 내지 4.0㎛ 사이로 형성되는 것이 바람직하다.

도 5a는 데이터 라인(60)을 사이에 두고 서로 인접한 화소 전극(80) 또는 반사 전극(81) 들 사이의 간격(d1)이 4.0㎛이며, 광차단막(24)의 폭(d2)은 12.5㎛일 때 셀갭(CG)이 4.4㎛일때, 우측 화소에 블랙 데이터를 인가한 후 액정(300)의 상태를 시뮬레이션한 도면이고, 도 5b는 셀갭(CG)이 3.6㎛일 때의 액정(300)의 상태를 시뮬레이션한 도면이다. 도 5a 및 도 5b를 비교하면, 도 5b와 같이 영역 A에서 셀갭(CG)이 3.6일 때 이상 구동된 액정(300)은 광차단막(24)에 의해 가려진다. 그러나, 도 5a에 도시된 영역 A에서는 이상구동된 액정(300)이 광차단막(24)에 의해 가려지지 않는다. 따라서, 셀갭(CG)은 3.5 내지 4.0㎛로 형성되는 것이 바람직하다.

상부 및 하부 배향막(260, 90)은 액정(300)의 배향을 위하여 컬러 필터 기판(200) 및 박막 트랜지스터 기판(100) 각각에 형성된다. 이러한 배향막(90, 260)은 액정(300)의 응답속도를 향상시키기 위하여 임의의 각도(θ°)로 프리틸트 시킨다. 여기서, 프리틸트 각(θ°)은 적어도 6°이상으로 유지하는 것이 바람직하다. 즉, 프리틸트 각(θ°)이 6°미만일 경우, 액정의 빛샘이 발생된다. 특히, 배향막(90, 260)을 3시 또는 6시 방향 즉, 데이터 라인(60)과 수직인 방향으로 러빙할 경우 데이터 라인(60) 근처에서 빛샘 발생으로 인한 잔상이 발생하므로, 프리틸트 각(θ°)을 6°이상으로 형성하여 빛샘을 차단하는 것이 바람직하다.

여기서, 배향막(90, 260)은 주 시야각별로 러빙방향을 다르게 할 수 있다. 그러나, 배향막(90, 260)은 데이터 라인(60)과 나란한 방향으로 러빙하는 것이 바람직하다. 이에 따라, 데이터 라인(60)을 중심으로 각각 데이터 라인(60)과 중첩되게 형성된 화소 전극(80) 및 반사 전극(81) 사이의 간격(d1)으로 인한 단차에 의 해 액정(300)의 이상구동을 방지할 수 있다. 그러나, 데이터 라인(60)과 수직인 방향으로 러빙을 하여도, 데이터 라인(60)을 사이에 두고 인접한 화소 전극(80) 및 반사 전극(81)의 간격(d1)을 3.5 내지 6㎛으로 형성하면 빛샘 발생을 줄일 수 있다.

도 6은 본 발명의 제2 실시 예에 따른 반투과형 액정표시장치를 도시한 단면도이다. 도 6은 도 2와 대비하여 오버 코트(240)가 단차지게 형성된 것을 제외하고는 동일한 구성요소를 구비하므로 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다.

도 6을 참조하면, 컬러 필터 기판(200)은 화소 영역 마다 형성된 컬러 필터(230), 컬러 필터(230) 위에 형성된 제1 오버 코트(241) 공통 전극(250), 컬럼 스페이서(270)가 형성될 영역의 컬러 필터(230) 위에 형성된 제2 오버 코트(242)를 포함한다. 여기서, 제2 오버 코트(242)와 컬럼 스페이서(270)의 두께의 합은 셀갭(CG)보다 0.3㎛ 작게 형성된다. 여기서, 상부 배향막(260)의 두께는 일반적으로 0.1㎛ 이하로 형성되며, 공통 전극(250)은 0.2㎛이하로 형성된다. 즉, 셀갭이 3.9㎛일 때, 제2 오버 코트(242)와 컬럼 스페이서(270)의 합은 3.6㎛가 되는 것이 바람직하다.

예를 들어, 컬럼 스페이서(270)의 높이가 2.1㎛이면 제2 오버 코트(242)의 높이(H1)는 1.5㎛가 되며, 컬럼 스페이서(270)의 높이가 1.7㎛이면, 제2 오버 코트(242)의 높이(H1)는 1.9㎛가 되는 것이 바람직하다. 여기서, 제2 오버 코트(242)의 높이(H1)는 2㎛ 이하로 형성되는 것이 바람직하다. 예를 들어, 제2 오 버 코트(242)의 높이(H1)가 2㎛ 이상으로 형성될 경우에는 제2 오버 코트(242)가 단차면을 타고 흘러내려 제2 오버 코트(242)가 흘러내린 영역에서 액정의 이상구동이 발생될 수 있다.

한편, 본 발명의 제1 및 제2 실시 예에 따른 반투과형 액정표시장치의 컬러 필터 기판(200)은 블랙 매트릭스(220)를 더 포함할 수 있다.

도 7 및 도 8은 도 2 및 도 6과 대비하여 블랙 매트릭스(220)가 형성된 것을 제외하고는 동일한 구성요소를 구비하므로, 동일한 구성요소에 대한 중복된 설명은 생략하기로 한다.

도 7 및 도 8에 도시된 바와 같이, 블랙 매트릭스(220)는 컬러 필터(230)가 형성될 화소 영역을 구분하도록 상부 기판(210) 위에 매트릭스 형태로 형성됨과 아울러 박막 트랜지스터 기판(100)의 게이트 라인(20) 및 데이터 라인(60), 박막 트랜지스터(TFT)와 중첩되도록 형성된다. 이러한 블랙 매트릭스(220)는 원하지 않는 액정 배열로 인해 생긴 투과광을 차단하여 액정표시장치의 콘트라스트를 향상시킨다. 이를 위해, 블랙 매트릭스(220)는 불투명한 금속 또는 유기물질 등으로 형성된다.

도 9a 내지 도 15c는 본 발명의 제1 및 제2 실시 예에 따른 반투과형 액정표시장치의 제조방법 중 박막 트랜지스터 기판의 제조방법을 순차적으로 도시한 평면도 및 단면도들이다.

도 9a는 본 발명의 제1 및 제2 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제1 마스크 공정을 도시한 평면도이고 도 9b는 도 9a에 도시된 박막 트랜 지스터 기판의 Ⅲ-Ⅲ'선을 따라 절단된 단면을 도시한 단면도이다.

도 9a 및 도 9b를 참조하면, 제1 마스크 공정으로 유리 또는 플라스틱과 같은 투명한 하부 기판(10)에 게이트 전극(21), 게이트 전극(21)과 접속된 게이트 라인(20), 게이트 라인(20)과 나란하게 형성된 스토리지 라인(22) 및 스토리지 라인(22)과 접속된 스토리지 전극(23)을 포함하는 게이트 패턴을 형성한다.

구체적으로, 하부 기판(10) 상에 스퍼터링 방법 등의 금속 증착 방법을 이용하여 게이트 금속층이 형성된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 이용되며, 게이트 금속층은 상기 금속 물질의 단일층 또는 이중층 이상이 적층된 형태로 형성된다. 이어서, 제1 마스크를 이용한 포토리소그라피 공정 및 식각 공정으로 게이트 금속층이 패터닝되어 게이트 전극(21), 게이트 라인(20), 스토리지 라인(22) 및 스토리지 전극(23)을 포함하는 게이트 패턴이 형성된다. 이때, 스토리지 전극(23)은 반사 영역(RA)에 형성된다.

이때, 빛샘 방지를 위한 광차단막(24)이 형성될 수 있다. 여기서, 광차단막(24)은 추후 데이터 라인(60)이 형성될 영역과 중첩되게 형성되며, 스토리지 라인(22)과는 절연되게 형성된다. 이러한 광차단막(24)은 12.5 내지 15.5㎛의 폭으로 형성된다.

도 10a는 본 발명의 제1 및 제2 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제2 마스크 공정을 도시한 평면도이고 도 10b 내지 10f는 도 10a에 도시된 박막 트랜지스터 기판의 Ⅲ-Ⅲ'선을 따라 절단된 단면을 공정순서별로 순차적으 로 도시한 단면도이다.

도 10a 내지 도 10f를 참조하면, 게이트 패턴이 형성된 하부 기판(10) 위에 게이트 절연막(30)이 형성되고, 게이트 절연막(30) 위에 박막 트랜지스터(TFT)의 채널을 형성하기 위한 반도체층(40)과, 데이터 라인(60), 데이터 라인(60)과 접속된 소스 전극(61) 및 소스 전극(61)과 마주하여 형성되는 드레인 전극(62)을 포함하는 데이터 패턴이 형성된다. 여기서, 반도체층(40)과 데이터 패턴 사이에 오믹 콘택층(50)이 형성된다.

먼저, 도 10b를 참조하면 게이트 패턴이 형성된 하부 기판(10) 상에 게이트 절연막(30), 비정질 실리콘층(120), 불순물 도핑된 비정질 실리콘층(130)과, 데이터 금속층(140)이 순차적으로 형성된다. 이때, 게이트 절연막(30), 비정질 실리콘층(120) 및 불순물 도핑된 비정질 실리콘층(130)은 PECVD(Plasma Enhanced Chemical Vapor Deposion) 방법으로 형성되고, 데이터 금속층(140)은 스퍼터링 방법으로 형성된다. 게이트 절연막(30)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등의 절연 물질로 형성되며, 데이터 금속층(140)은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질이 단일층 또는 이중층 이상의 적층된 형태로 형성된다. 다음으로, 도 10c와 같이 데이터 금속층(140) 위에 제2 포토레지스트(150)가 도포된 후, 제2 마스크(400)를 이용한 포토리소그라피 공정으로 제2 포토레지스트(150)가 노광 및 현상되므로써 단차진 제1 포토레지스트 패턴(160)이 형성된다. 여기서, 제2 마스크(100)는 박막 트랜지스터(TFT)의 채널이 형성될 영역에 슬릿 패턴이 형성되는 슬릿 마스크 또는 박막 트랜지스터(TFT)의 채널이 형성 될 영역과 데이터 패턴이 형성될 영역에서 광투과량이 서로 다르게 형성되는 반투과 마스크를 사용할 수 있다. 본 발명에서는 제2 마스크(400)로 슬릿 마스크를 사용한다. 제2 마스크(400)는 차단 영역(S20), 슬릿 영역(S30) 및 노광 영역(S10)이 형성된다. 차단 영역(S20)은 자외선을 차단하여 노광 및 현상 후 제1 포토레지스트 패턴(160)을 남기고, 노광 영역(S30)은 자외선을 모두 투과하여 노광 및 현상 후 제2 포토레지스트(150)를 모두 제거하도록 한다. 그리고 슬릿 영역(S30)은 자외선의 일부를 투과시킨다. 제1 포토레지스트 패턴(160)은 데이터 패턴이 형성될 영역의 높이(H2)는 제1 포토레지스트(150)의 높이(H2)와 동일한 높이로 형성되고, 박막 트랜지스터의 채널이 형성될 영역의 높이(H3)는 데이터 패턴이 형성될 높이보다 낮은 높이로 형성된다.

이러한 슬릿 마스크(400)를 이용하여 데이터 금속층을 패터닝하는 단계를 구체적으로 설명하면, 슬릿 마스크(400)의 차단 영역(S20)을 통해 반도체층(40), 오믹 콘택층(50) 및 데이터 패턴이 형성될 영역에 위치하여 자외선이 차단되어 현상 후 도 10c와 같이, 제1 포토레지스트 패턴(160)이 남는다. 이어서, 제 1식각 공정을 통해 제1 포토레지스트 패턴(160)이 형성되지 않은 영역의 데이터 금속층(140)을 식각하고, 제2 식각 공정을 통해 불순물 도핑된 비정질 실리콘층(130) 및 비정질 실리콘층(120)을 제거한다.

이어서, 도 10e에 도시된 바와 같이 산소 플라즈마 등을 이용한 애싱 공정으로 제1 포토레지스트 패턴(160) 중 제1 포토레지스트 패턴(160)의 상층부를 제거한다. 이에 따라, 제1 포토레지스트 패턴(160)은 얇아지게 하고, 채널 영역에 형성 된 포토레지스트는 제거된다. 이어서, 두께가 얇아진 제2 포토레지스트 패턴(170)을 이용한 제3 식각 공정으로 채널영역이 노출된 데이터 패턴이 식각되고, 제4 식각 공정으로 채널영역의 오믹 콘택층(50)이 식각됨으로써 소스 전극(61), 및 제1 드레인 전극(62)을 서로 분리하고, 반도체층(40)을 노출시킨다. 이러한 제1 포토레지스트 패턴(160)을 이용한 식각 공정으로 데이터 금속층(140)이 패터닝됨으로써 도 10f에 도시된 바와 같이 소스 전극(61), 드레인 전극(62) 및 데이터 라인(60)을 포함하는 데이터 패턴이 형성됨과 아울러, 반도체층(40)이 노출되어 박막 트랜지스터(TFT)의 채널이 형성된다.

여기서, 제2 마스크 공정은 2매의 마스크을 사용한 각각의 마스크 공정을 통해 반도체층(40), 오믹 콘택층(50)을 형성한 후 데이터 패턴을 형성할 수도 있다.

도 11a는 본 발명의 제1 및 제2 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제3 마스크 공정을 도시한 평면도이고 도 11b는 도 11a에 도시된 박막 트랜지스터 기판의 Ⅲ-Ⅲ'선을 따라 절단된 단면을 도시한 단면도이다.

도 11a 및 도 11b를 참조하면, 제 3 마스크 공정으로 화소 콘택홀(72)을 포함하는 보호막(70, 71)을 형성한다.

구체적으로, 데이터 패턴이 형성된 게이트 절연막(30) 상에 PECVD, 스핀 코팅, 스핀리스 코팅 등의 방법으로 보호막(70, 71)이 형성된다. 보호막(70, 71)은 CVD 또는 PECVD 방법으로 형성되는 게이트 절연막(30)과 같은 무기 절연 물질이 이용되거나, 스핀 코팅, 스핀리스 코팅 등의 방법으로 형성되는 아크릴계 유기 화합물, BCB, PFCB 등과 같은 유기 절연 물질이 이용되기도 한다. 또는 무기 절연 물 질과 유기 절연 물질을 이중으로 적층하여 형성하기도 한다. 이어서, 보호막(70, 71) 상부에 포토레지스트가 도포된 노광 및 현상공정으로 포토레지스트 패턴을 형성한 후 형성된 포토레지스트 패턴을 이용한 식각공정을 통해 보호막(70, 71)을 관통하여 박막 트랜지스터(TFT)의 드레인 전극(62)을 노출시키는 화소 콘택홀(72)을 형성한다.

도 12a는 본 발명의 제1 및 제2 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제4 마스크 공정을 도시한 평면도이고 도 12b는 도 12a에 도시된 박막 트랜지스터 기판의 Ⅲ-Ⅲ'선을 따라 절단된 단면을 도시한 단면도이다.

도 12a 및 도 12b를 참조하면, 제4 마스크 공정으로 화소 전극(80)을 형성한다.

구체적으로, 보호막(70, 71)이 형성된 하부 기판(10) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 인듐 주석 산화물(Indium Tin Oxide)이나, 주석 산화물(Tin Oxide), 인듐 아연 산화물(Indium Zic Oxide) 등이 이용된다. 다음으로, 포토레지스트를 도포한 후 제4 마스크 공정을 통해 패터닝 함으로써 화소 전극(80)을 형성한다. 화소 전극(80)은 화소 콘택홀(72)을 통해 드레인 전극(62)과 전기적으로 연결된다. 여기서, 화소 전극(80)은 인접한 화소 전극(80) 사이에 3.5 내지 6㎛의 간격(d1)을 두고 형성되는 것이 바람직하다. 그리고 화소 전극(80)은 광차단막(24)과 중첩되도록 형성하여 개구율을 크게 하는 것이 바람직하다. 이때, 화소 전극(80)은 보호막(70, 71)으로 유기 보호막이 사용될 경우 게이트 라인(20) 및 데이터 라인(60)과도 중첩되도록 형성되어 개구율을 더 크게 할 수 있다.

도 13a는 본 발명의 제1 및 제2 실시 예에 따른 박막 트랜지스터 기판의 제조방법 중 제5 마스크 공정을 도시한 평면도이고 도 13b는 도 13a에 도시된 박막 트랜지스터 기판의 Ⅲ-Ⅲ'선을 따라 절단된 단면을 도시한 단면도이다.

도 13a 및 도 13b를 참조하면, 제5 마스크 공정으로 반사 전극(81)을 형성한다.

구체적으로, 화소 전극(80) 위에 게이트 패턴 또는 데이터 패턴과 동일한 금속 물질로 제4 도전층을 형성한다. 제4 도전층으로는 게이트 패턴 및 데이터 패턴 중 어느 하나와 동일한 금속을 사용할 수 있다. 또한, 제4 도전층은 불투명한 도전성 금속으로 형성되며, 반사율이 높은 금속으로 형성되는 것이 바람직하다. 이어서, 제4 도전층 위에 포토레지스트를 형성한 후 포토레지스트를 패터닝한 후 식각 공정을 통해 반사 영역(RA)에 반사 전극(81)을 형성한다. 이러한 반사 전극(81)은 인접한 반사 전극(81) 사이에 3.5 내지 6㎛의 간격(d1)을 두고 형성되는 것이 바람직하다. 즉, 데이터 라인(60)을 사이에 두고 인접한 반사 전극(81) 사이의 간격(d1)은 3.5 내지 6㎛로 형성되는 것이 바람직하다. 그리고 반사 전극(81)은 광차단막(24)과 중첩되도록 형성하여 개구율을 크게 하는 것이 바람직하다. 이때, 반사 전극(81)은 보호막(70, 71)으로 유기 보호막이 사용될 경우 그 일측 예를 들어 하단부가 게이트 라인(20)과 중첩되며 양측 예를 들어 좌우측면은 데이터 라인(60)과도 중첩되도록 형성되어 반사 영역(RA)에서의 개구율을 더 크게 할 수 있다.

한편, 도 14에 도시된 바와 같이 반사 전극(81)은 화소 전극(80)이 형성되기 이전에 형성될 수 있다. 즉, 보호막(70, 71) 위에 반사 전극(81)을 먼저 형성한 후 그 위에 화소 전극(80)을 형성한다. 여기서, 반사 전극(81) 및 화소 전극(80)은 데이터 라인(60)을 사이에 두고 인접한 반사 전극(81) 및 화소 전극(80)들 사이의 간격(d1)이 3.5 내지 6㎛으로 형성되는 것이 바람직하다.

또한, 도 15a 내지 15c에 도시된 바와 같이 화소 전극(80)과 반사 전극(81)을 하나의 마스크 공정으로 형성할 수 있다.

도 15a 내지 15c를 참조하면, 제4 마스크 공정으로 화소 전극(80) 및 반사 전극(81)을 형성한다.

구체적으로, 도 15a와 같이 보호막(70, 71)이 형성된 하부 기판(10) 위에 제3 도전층(185) 및 제4 도전층(186)을 스퍼터링 등의 방법을 통해 연속으로 형성한다. 여기서, 제3 도전층(185)은 인듐 주석 산화물(Indium Tin Oxide)이나, 주석 산화물(Tin Oxide), 인듐 아연 산화물(Indium Zic Oxide) 등이 이용된다. 그리고 제4 도전층(186)은 게이트 패턴 또는 데이터 패턴 중 어느 하나와 동일한 금속을 이용한다. 그리고 제3 포토레지스트(180)를 도포한 후 제4 마스크 공정을 통해 패터닝 함으로써 화소 전극(80) 및 반사 전극(81)을 형성한다. 이때, 제4 마스크는 슬릿 마스크 또는 하프톤 마스크를 사용한다. 즉, 제4 마스크는 투과 영역(TA)에 슬릿 또는 하프톤이 형성되고, 게이트 라인(20) 및 데이터 라인(60)이 형성된 영역에는 감광 패턴이 형성되며, 반사 영역(RA)에는 차단 패턴이 형성된다. 다음으로, 제4 도전층(186) 위에 형성된 제3 포토레지스트(180)는 노광 및 현상공정을 통해 도 15a에 도시된 바와 같이 단차지게 형성된 제3 포토레지스트 패턴(190)이 형성된다.

이어서, 도 15b에 도시된 바와 같이 제3 포토레지스트 패턴(190)을 이용한 제1 식각공정으로 게이트 라인(20) 및 데이터 라인(60)이 형성된 영역의 제3 및 제4 도전층(185, 186)이 식각된다. 이어서, 애싱공정을 통해 제3 포토레지스트 패턴(190) 중 투과 영역(TA)의 포토레지스트를 제거한 한다.

다음으로, 도 15c에 도시된 바와 같이 제2 식각공정으로 제4 도전층(186)만을 식각한다. 이때, 화소 전극(80)은 화소 콘택홀(72)을 통해 드레인 전극(62)과 전기적으로 연결된다. 여기서, 화소 전극(80) 및 반사 전극(81)은 서로 인접한 화소 전극(80) 및 반사 전극(81) 사이에 3.5 내지 6㎛의 간격(d1)간격 두고 형성되는 것이 바람직하다. 그리고 화소 전극(80)은 광차단막(24)과 중첩되도록 형성하여 개구율을 크게 하는 것이 바람직하다. 이때, 화소 전극(80)은 보호막(70, 71)으로 유기 보호막이 사용될 경우 게이트 라인(20) 및 데이터 라인(60)과도 중첩되도록 형성되어 개구율을 더 크게 할 수 있다.

도 16a 내지 도 16f는 본 발명의 실시 예에 따른 컬러 필터 기판의 제조방법을 도시한 단면도들이다.

도 16a를 참조하면, 상부 기판(210) 위에 화소 영역과 대응되게 컬러 필터(230)가 형성된다. 이때, 컬러 필터(230)는 음의 감광성을 갖는 적색 컬러층을 도포한 다음 적색 컬러 필터 마스크를 이용한 사진공정을 통해 적색 컬러 필터를 형성한다. 이어서, 음의 감광성을 갖는 녹색 컬러층을 도포한 다음 녹색 컬러 필 터 마스크를 이용한 사진공정을 통해 녹색 컬러 필터를 형성한다. 이어서, 음의 감광성을 갖는 청색 컬러층을 도포한 다음 청색 컬러 필터 마스크를 이용한 사진공정을 통해 청색 컬러 필터를 형성한다.

한편, 컬러 필터(230)는 잉크젯 방식을 이용할 수도 있다. 즉, 해당 화소 영역에 잉크젯을 이용하여 컬러 필터(230)를 각각 형성할 수도 있다.

도 16b를 참조하면, 컬러 필터(230)가 형성된 상부 기판(210) 위에 유기물질을 전면에 도포하여 오버 코트(240)를 형성한다. 오버 코트(240)의 두께는 0.5 내지 2㎛인 것이 바람직하다. 여기서, 오버 코트(240)는 도 16c에 도시된 바와 같이 단차지게 형성될 수 있다. 즉, 컬러 필터(230) 위에 형성된 제1 오버 코트(241)와 컬럼 스페이서(270)가 형성될 영역에 형성된 제2 오버 코트(242)가 상부 기판(210)에 형성된다. 이때, 제2 오버 코트(242)는 2㎛ 이하로 형성되는 것이 바람직하다. 더 바람직하게는 제2 오버 코트(242)는 1.5 내지 1.9㎛로 형성되는 것이 바람직하다.

도 16d를 참조하면, 오버 코트(240) 위에 공통 전극(250)을 형성한다.

구체적으로, 스퍼터링 등의 방법으로 ITO 또는 IZO와 같은 투명도전층을 전면에 증착하여 공통 전극(250)을 형성한다. 이때, 공통 전극(250)은 화소 영역별로 패터닝 될 수 있다. 이러한 공통 전극(250)의 두께는 800 내지 1500Å으로 형성된다.

도 16e 및 16f를 참조하면, 공통 전극(250) 위에 컬럼 스페이서(270) 및 상부 배향막(260) 가 형성된다.

구체적으로, 화소 전극(80) 위에 감광성 유기물질을 형성한 후 컬럼 스페이서 마스크를 이용한 사진 공정을 통해 컬럼 스페이서(270)를 형성한다. 그리고, 폴리이미드 등의 물질을 롤 인쇄 방식 또는 잉크젯 방식 등을 이용하여 공통 전극(250) 및 컬럼 스페이서(270) 위에 전면에 형성한다. 이때, 상부 배향막(260)은 1000Å 이하의 두께로 형성되는 것이 바람직하다. 상부 배향막(260)이 형성된 후 러빙 공정을 통해 액정(300)의 프리틸트 각(θ°)을 형성한다.

한편, 컬럼 스페이서(270)를 형성하지 않고 다른 방법, 예를 들어 비드 스페이서를 통해 셀갭(CG)을 형성하는 경우에 상부 배향막(260)을 형성한 후 비드 스페이서를 형성할 수 있다. 또한, 컬럼 스페이서(270) 및 상부 배향막(260)을 동일한 물질을 통해 한번의 사진공정으로 형성할 수도 있다.

한편, 컬러 필터(230)를 형성하는 단계 이전에 블랙 매트릭스(220)를 형성하는 단계를 더 포함할 수 있다.

도 7 및 도 8에 도시된 바와 같이, 상부 기판(210) 위에 불투명한 금속 또는 유기물질을 이용하여 블랙 매트릭스(220)를 형성한 후 컬러 필터(220) 이후의 공정을 진행한다.

구체적으로, 블랙 매트릭스(220)는 크롬 등의 불투명한 금속 또는 유기물질을 상부 기판(210)에 형성한 후 마스크 공정을 통해 박막 트랜지스터 기판(100)의 게이트 라인(20), 데이터 라인(60) 및 박막 트랜지스터(TFT)와 대응되는 영역에 형성한다. 여기서, 블랙 매트릭스(220)가 형성될 경우, 컬럼 스페이서(270)는 블랙 매트릭스(220)와 중첩되게 형성되는 것이 바람직하다. 더 바람직하게는 컬럼 스페 이서(270)는 박막 트랜지스터(TFT)와 대응되는 블랙 매트릭스(220)가 형성된 영역에 형성되는 것이 바람직하다. 또한, 컬러 필터(230)는 블랙 매트릭스(220)와 중첩되어 형성될 수 있다.

상기와 같이, 본 발명에 따른 반투과형 액정표시장치 및 이의 제조방법은 데이터 라인과 인접한 화소 전극 및 반사 영역 사이의 간격를 3.5 내지 6㎛로 형성하여 인접한 화소 전극 및 반사 전극 사이의 전계에 의한 액정의 이상구동을 방지할 수 있다.

그리고 데이터 라인과 중첩되는 광차단막을 형성하여 데이터 라인 근처에서 빛샘에 의해 발생되는 잔상을 방지할 수 있다.

또한, 셀갭을 3.5 내지 4㎛ 로 형성하여 잔상을 방지할 수 있다.

이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

게이트 라인과 교차로 형성되어 투과 영역과 반사 영역을 갖는 화소 영역을 정의하는 데이터 라인;

상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터;

상기 박막 트랜지스터와 접속되며 상기 화소 영역에 형성된 화소 전극;

상기 반사영역에 형성된 반사 전극; 및

상기 데이터 라인을 사이에 두고 서로 인접한 상기 반사 전극 및 상기 화소 들 중 적어도 어느 하나의 전극들 사이는 3.5 내지 6㎛ 이격되어 형성된 제1 기판;

상기 제1 기판과 액정을 사이에 두고 마주하여 형성되며 컬러 필터가 형성된 제2 기판; 및

상기 제1 및 제2 기판 중 적어도 어느 하나에 상기 두 기판 사이의 셀갭 유지를 위한 스페이서를 포함하는 반투과형 액정표시장치.
제 1 항에 있어서,

상기 셀갭은 3.5 내지 4㎛인 것을 특징으로 하는 반투과형 액정표시장치.
제 2 항에 있어서,

상기 제2 기판은

상기 화소 영역과 대응되어 형성된 컬러 필터;

상기 스페이서가 형성되는 영역과 대응되어 상기 컬러 필터 위에 형성된 오버 코트; 및

상기 오버 코트 위에 공통전압이 인가되는 공통 전극을 포함하는 반투과형 액정표시장치.
제 3 항에 있어서,

상기 오버 코트의 두께는 1.4 내지 2㎛ 사이로 형성된 것을 특징으로 하는 반투과형 액정표시장치.
제 4 항에 있어서,

상기 오버 코트는 상기 컬러 필터 위에 형성된 제1 오버 코트; 및

상기 스페이서가 형성될 영역에 상기 제1 오버 코트의 두께보다 더 크게 형성된 제2 오버 코트를 더 포함하는 반투과형 액정표시장치.
제 5 항에 있어서,

상기 제1 오버 코트의 두께는 1.4 내지 2㎛ 사이로 형성되고,

상기 제2 오버 코트의 두께는 1.5 내지 1.9㎛ 사이로 형성된 것을 특징으로 하는 반투과형 액정표시장치.
제 6 항에 있어서,

상기 제2 오버 코트 위에 형성되는 스페이서는 1.7 내지 2.1㎛의 두께로 형성된 것을 특징으로 하는 반투과형 액정표시장치.
제 7 항에 있어서,

상기 제2 기판은

상기 게이트 라인, 데이터 라인 및 박막 트랜지스터와 대응되어 형성된 블랙매트릭스를 더 포함하는 반투과형 액정표시장치.
제 2 항에 있어서,

상기 데이터 라인과 절연막을 사이에 두고 중첩되며 상기 데이터 라인의 폭보다 더 큰 폭으로 형성된 광차단막을 더 포함하는 반투과형 액정표시장치.
제 9 항에 있어서,

상기 광차단막은 12.5 내지 15.5 ㎛ 사이의 폭으로 형성된 것을 특징으로 하는 반투과형 액정표시장치.
제 10 항에 있어서,

상기 반사 전극은 상기 화소 전극 상부 또는 하부 중 어느 일측에 형성된 것을 특징으로 하는 반투과형 액정표시장치.
제 11 항에 있어서,

상기 게이트 라인과 나란하게 형성되어 스토리지 전압을 공급하는 스토리지 라인; 및

상기 반사 영역에 상기 반사 전극과 중첩되며, 상기 스토리지 라인과 연결된 스토리지 전극을 더 포함하는 반투과형 액정표시장치.
제 12 항에 있어서,

상기 광차단막은 상기 스토리지 라인과 전기적으로 절연된 것을 특징으로 하는 반투과형 액정표시장치.
제 13 항에 있어서,

상기 화소 전극 및 반사 전극 중 적어도 어느 하나는 상기 광차단막과 적어도 중첩되게 형성된 것을 특징으로 하는 반투과형 액정표시장치.
제 3 항에 있어서,

상기 제1 및 제2 기판 각각에 상기 액정의 배향을 위한 제1 및 제2 배향막을 더 포함하고,

상기 제1 및 제2 배향막은 상기 액정의 프리틸트 각이 6°이상으로 배향되도록 하는 것을 특징으로 하는 반투과형 액정표시장치.
제 15 항에 있어서,

상기 데이터 라인과 절연막을 사이에 두고 중첩되며 상기 데이터 라인의 폭보다 더 큰 폭으로 형성된 광차단막을 더 포함하는 반투과형 액정표시장치.
게이트 라인과 데이터 라인의 교차로 형성된 화소 영역을 투과 영역 및 반사영역으로 구분되며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역에 서로 마주하게 형성된 화소 전극과, 상기 반사 영역에 형성된 반사 전극들 중 적어도 어느 하나의 전극들 사이는 3.5 내지 6㎛ 이격되게 형성된 제1 기판을 마련하는 단계;

상기 제1 기판과 액정을 사이에 두고 마주하여 형성되며 컬러 필터 어레이가 형성된 제2 기판을 마련하는 단계; 및

상기 제1 및 제2 기판 중 적어도 어느 하나에 셀갭 유지를 위한 스페이서를 형성하는 단계를 포함하는 반투과형 액정표시장치의 제조방법.
제 17 항에 있어서,

상기 셀갭은 3.5 내지 4㎛으로 형성하는 단계를 포함하는 반투과형 액정표시장치의 제조방법.
제 18 항에 있어서,

상기 데이터 라인과 중첩되며 상기 데이터 라인의 폭보다 더 크게 형성된 광차단막을 형성하는 단계를 더 포함하는 반투과형 액정표시장치의 제조방법.
제 19 항에 있어서,

상기 광차단막을 형성하는 단계는

상기 게이트 패턴을 형성하는 단계에서 상기 게이트 패턴과 동일 평면상에 동일 금속으로 형성되는 단계를 포함하는 반투과형 액정표시장치의 제조방법.
제 20 항에 있어서,

상기 제1 기판을 마련하는 단계는

하부 기판 위에 상기 게이트 라인 및 데이터 라인과 접속되며, 상기 화소 전극 및 상기 반사 전극 중 적어도 어느 하나와 연결된 박막 트랜지스터를 형성하는 단계를 포함하는 반투과형 액정표시장치의 제조방법.
제 21 항에 있어서,

상기 게이트 라인과 나란하며 스토리지 전압이 공급되는 스토리지 라인을 형성하는 단계;

상기 반사 영역에 상기 스토리지 라인과 연결되며, 상기 화소 전극 및 반사 전극 중 어느 하나와 중첩되어 스토리지 커패시터를 형성하는 스토리지 전극을 형성하는 단계를 포함하는 반투과형 액정표시장치의 제조방법.
제 22 항에 있어서,

상기 화소 전극 및 반사 전극 위에 상기 액정의 배향을 위한 배향막을 형성하는 단계; 및

상기 배향막을 러빙하여 프리틸트 각을 형성하는 단계를 더 포함하는 반투과형 액정표시장치의 제조방법.
제 23 항에 있어서,

상기 화소 영역에 투명 도전층으로 상기 화소 전극을 형성하는 단계;

상기 반사 영역에 상기 화소 전극 위에 불투명 도전층으로 상기 반사 전극을 형성하는 단계를 포함하는 반투과형 액정표시장치의 제조방법.
제 24 항에 있어서,

상기 화소 영역에 상기 투명 도전층을 형성하는 단계;

상기 투명 도전층 위에 불투명 도전층을 형성하는 단계; 및

상기 투과 영역에 형성된 상기 불투명 도전층을 식각하여 상기 반사 영역에 상기 불투명 도전층으로 형성된 반사 전극을 형성하는 단계를 더 포함하는 반투과형 액정표시장치의 제조방법.
제 25 항에 있어서,

상기 화소 전극 및 상기 반사 전극 중 적어도 어느 한 전극은 상기 광차단막과 중첩되게 형성되는 단계를 더 포함하는 반투과형 액정표시장치의 제조방법.
제 23 항에 있어서,

상기 반사 영역에 상기 반사 전극을 형성하는 단계;

상기 화소 영역에 상기 반사 전극 위에 상기 화소 전극을 형성하는 단계를 포함하는 반투과형 액정표시장치의 제조방법.
제 27 항에 있어서,

상기 화소 전극 및 상기 반사 전극 중 적어도 어느 한 전극은 상기 광차단막과 중첩되게 형성되는 단계를 더 포함하는 반투과형 액정표시장치의 제조방법.
제 19 항에 있어서,

상기 제 2 기판을 마련하는 단계는

상부 기판에 상기 화소 영역과 대응되는 컬러 필터를 형성하는 단계;

상기 컬러 필터 위에 상기 컬러 필터를 평탄화하는 오버코트를 형성하는 단계; 및

상기 오버 코트 위에 공통전압이 인가되는 공통전극을 형성하는 단계를 포함하는 반투과형 액정표시장치의 제조방법.
제 29 항에 있어서,

상기 오버 코트를 형성하는 단계에서 상기 화소 영역과 대응되는 영역에 형 성되는 제1 오버 코트를 형성하는 단계; 및

상기 스페이서가 형성될 영역에 상기 제1 오버 코트보다 두께가 더 큰 제2 오버 코트를 형성하는 단계를 더 포함하는 반투과형 액정표시장치의 제조방법.
제 30 항에 있어서,

상기 제1 오버 코트의 두께는 1.4 내지 2㎛ 사이로 형성되고,

상기 제2 오버 코트의 두께는 1.5 내지 1.9㎛ 사이로 형성되는 단계를 더 포함하는 반투과형 액정표시장치의 제조방법.
제 31 항에 있어서,

상기 스페이서의 두께는 1.7 내지 2.1㎛로 형성되어 상기 제2 오버 코트의 두께와 상기 스페이서의 두께의 합이 3.6㎛로 형성되는 단계를 더 포함하는 반투과형 액정표시장치의 제조방법.
제 32 항에 있어서,

상기 공통 전극 위에 상기 액정의 배향을 위한 제2 배향막을 형성하는 단계; 및

상기 제2 배향막을 러빙하여 프리틸트 각을 형성하는 단계를 더 포함하는 반투과형 액정표시장치의 제조방법.
제 33 항에 있어서,

상기 상부 기판 위에 상기 화소 영역을 분할하는 블랙 매트릭스를 형성하는 단계를 더 포함하는 반투과형 액정표시장치의 제조방법.