KR100945139B1 - 박막 트랜지스터 및 그의 제조 방법과, 비정질 실리콘박막의 결정화 방법 - Google Patents
박막 트랜지스터 및 그의 제조 방법과, 비정질 실리콘박막의 결정화 방법 Download PDFInfo
- Publication number
- KR100945139B1 KR100945139B1 KR1020070109623A KR20070109623A KR100945139B1 KR 100945139 B1 KR100945139 B1 KR 100945139B1 KR 1020070109623 A KR1020070109623 A KR 1020070109623A KR 20070109623 A KR20070109623 A KR 20070109623A KR 100945139 B1 KR100945139 B1 KR 100945139B1
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- amorphous silicon
- hole
- region
- gate
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 57
- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000010408 film Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims abstract description 39
- 239000002184 metal Substances 0.000 claims abstract description 39
- 239000013078 crystal Substances 0.000 claims abstract description 38
- 238000002425 crystallisation Methods 0.000 claims abstract description 32
- 230000008025 crystallization Effects 0.000 claims abstract description 27
- 239000002923 metal particle Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 10
- 230000007547 defect Effects 0.000 abstract description 7
- 238000001914 filtration Methods 0.000 abstract description 6
- 230000002950 deficient Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 238000010586 diagram Methods 0.000 description 5
- 239000012705 liquid precursor Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막 트랜지스터 및 그의 제조 방법과, 비정질 실리콘 박막의 결정화 방법에 관한 것으로, 비정질 실리콘 영역에 관통홀 및 금속 입자가 포함되어 있는 영역을 형성하고, 금속 입자가 포함되어 있는 영역에서 금속 입자가 포함되어 있지 않은 영역으로 금속 유도 측면 결정화(Metal Induced Lateral Crystallization, MILC)를 진행시켜, 관통홀에 의해 방향이 동일한 침상 결정을 필터링하여 비정질 실리콘을 결정화시킬 수 있는 장점이 있다.
또한, 본 발명은 의사 결정립들이 관통홀에 차단될 수 있어, 상기 관통홀 측면에 있는 결정화된 영역은 결함을 줄일 수 있어, 결정 특성을 우수하게 할 수 있다.
더불어, 본 발명은 결정질이 우수한 채널을 박막 트랜지스터를 제조할 수 있으므로, 소자의 균일도 및 재현성을 높일 수 있는 장점이 있다.
비정질, 다결정, 관통홀, 필터, 결함
Description
본 발명은 결정화된 영역의 결정질을 우수하게 할 수 있는 박막 트랜지스터 및 그의 제조 방법과, 비정질 실리콘 박막의 결정화 방법에 관한 것이다.
차세대 디스플레이로 주목받고 있는 유기 이엘을 구동하기 위한 소자로서, 특성이 우수한 다결정 실리콘 박막 트랜지스터(Poly-Si TFT)의 개발이 요구되고 있다.
다결정 실리콘 박막을 제조하기 위해서는, 레이저를 조사하여 비정질 실리콘(a-Si) 박막을 결정화시키는 방법이 각광받아왔지만, 비싼 공정비와 공정 안정성이 저하되는 단점은 여전히 극복하지 못하고 있다.
레이저를 사용하는 방법에 대한 대안 중 하나가 비정질 실리콘(a-Si) 박막에 소량의 금속을 가한 후, 열처리해서 결정화시키는 방법이다.
이러한, 방법을 금속 유도 결정화(Metal Induced Crystallization, MIC)라고 부른다.
이것의 변형된 형태로, 비정질 실리콘 박막의 일부 영역에 금속을 가한 후 열처리하여 금속 유도 결정화에 의한 결정화가 금속을 가하지 않은 주변 비정질 실리콘 박막 영역으로 전파되도록 하는 금속 유도 측면 결정화(Metal Induced Lateral Crystallization, MILC) 방법이 있다.
상기 금속 유도 측면 결정화 방법은 금속 유도 결정화 방법에 비해, 금속에 의한 오염을 감소시키고, 결정 배향성을 향상시킬 수 있다고 알려져 있다.
최근, 금속 유도 측면 결정화 방법을 이용해, 제조한 다결정 실리콘 박막은 거시적으로는 동일한 결정 배향성을 가지는 단결정처럼 보이지만 실제는 수십 ㎚의 침상 결정립으로 이루어져 있다.
이들 침상 결정립들은 동일한 결정 배향성 및 방향성을 가지고 있고, 이들 사이의 결정립계는 결함밀도가 낮은 소각입계이다.
이러한, 침상 결정립들이 모여서 수 ㎛의 의사 결정립을 이룬다.
이 의사 결정립들이 모여서 금속 유도 측면 결정화 다결정 실리콘(MILC poly-Si)을 이루는데, 이들 의사 결정립들은 결정 배향성은 같지만 방향성이 서로 다르다.
따라서, 종래의 기술에서는 결정화된 다결정 실리콘 박막 내부에 결함 밀도가 높은 대각입계가 존재하게 되는 문제점이 있다.
본 발명은 다결정 실리콘 박막 내부에 결함 밀도가 높은 문제점을 해결하는 것이다.
본 발명의 바람직한 제 1 양태(樣態)는,
소스 및 드레인과;
상기 소스와 드레인 사이에 형성되고, 적어도 하나 이상의 관통홀이 형성되어 있고, 다결정 실리콘으로 이루어진 채널과;
상기 채널에 형성된 게이트 절연막과;
상기 게이트 절연막에 형성된 게이트를 포함하여 구성된 박막 트랜지스터가 제공된다.
본 발명의 바람직한 제 2 양태(樣態)는,
기판과;
상기 기판 상부에 형성된 버퍼층과;
상기 버퍼층 중앙 상부에, 적어도 하나 이상의 관통홀이 형성되어 있는 채널과;
상기 채널 영역 양측으로 형성된 소스와 드레인과;
상기 채널 영역 상부에 형성된 게이트 절연막과;
상기 게이트 절연막 상부에 형성된 게이트와;
상기 게이트 및 소스와 드레인 영역 각각의 일부를 노출시키는 절연막과;
상기 노출된 게이트에 형성된 게이트 전극과;
상기 소스와 드레인 영역 각각에 형성된 소스 전극 및 드레인 전극으로 구성된 박막 트랜지스터가 제공된다.
본 발명의 바람직한 제 3 양태(樣態)는,
기판 상부에 버퍼층을 형성하는 단계와;
상기 버퍼층 중앙 상부에, 적어도 하나 이상의 관통홀이 형성되어 있는 채널 영역과 상기 채널 영역 양측으로 소스와 드레인 영역을 형성하는 단계와;
상기 채널 영역 상부에 게이트 절연막과 게이트를 적층하는 단계와;
상기 게이트 및 소스와 드레인 영역 각각의 일부를 노출시키는 절연막을 형성하는 단계와;
상기 노출된 게이트에 게이트 전극을 형성하고, 상기 소스와 드레인 영역 각각에 소스 전극 및 드레인 전극을 형성하는 단계로 구성된 박막 트랜지스터의 제조 방법이 제공된다.
본 발명의 바람직한 제 4 양태(樣態)는,
지지층 상부에 비정질 실리콘 박막을 형성하는 단계와;
상기 비정질 실리콘 박막 중앙에 적어도 하나 이상의 관통홀을 형성하는 단계와;
상기 관통홀이 형성되어 있지 않은 비정질 실리콘 박막의 일부에 금속 입자를 가하여, 금속 입자가 포함되어 있는 영역을 형성하는 단계와;
열처리 공정을 수행하여, 상기 금속 입자가 포함되어 있는 영역에서 상기 금속 입자가 포함되어 있지 않은 영역으로 금속 유도 측면 결정화(Metal Induced Lateral Crystallization, MILC)하여 상기 관통홀에 의해 방향이 동일한 침상 결정을 필터링하여 비정질 실리콘 박막을 결정화하는 단계로 구성된 비정질 실리콘 박막의 결정화 방법이 제공된다.
본 발명은 비정질 실리콘 박막의 결정화 방법에 관한 것으로, 비정질 실리콘 영역에 관통홀 및 금속 입자가 포함되어 있는 영역을 형성하고, 금속 입자가 포함되어 있는 영역에서 금속 입자가 포함되어 있지 않은 영역으로 금속 유도 측면 결정화(Metal Induced Lateral Crystallization, MILC)를 진행시켜, 관통홀에 의해 방향이 동일한 침상 결정을 필터링하여 비정질 실리콘을 결정화시킬 수 있는 효과가 있다.
또한, 본 발명은 의사 결정립들이 관통홀에 차단될 수 있어, 상기 관통홀 측면에 있는 결정화된 영역은 결함을 줄일 수 있어, 결정 특성을 우수하게 할 수 있는 효과가 있다.
더불어, 본 발명은 결정질이 우수한 채널을 박막 트랜지스터를 제조할 수 있으므로, 소자의 균일도 및 재현성을 높일 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 1a 내지 1d은 본 발명에 따른 비정질 실리콘 박막의 결정화 방법을 설명하기 위한 개략적인 단면도로서, 먼저, 지지층(100) 상부에 비정질 실리콘 박막(110)을 형성한다.(도 1a)
그 후, 상기 비정질 실리콘 박막(110) 중앙에 적어도 하나 이상의 관통홀(120)을 형성한다.(도 1b)
그 다음, 상기 관통홀(120)이 형성되어 있지 않은 비정질 실리콘 박막(110)의 일부에 금속 입자를 가하여, 금속 입자가 포함되어 있는 영역(131,132)을 형성한다.(도 1c)
상기 비정질 실리콘 박막(110)에 금속 입자를 가하는 것은, 스퍼터링, 이온 임프랜트 등 다양한 방법으로 수행할 수 있다.
연이어, 열처리 공정을 수행하여, 상기 금속 입자가 포함되어 있는 영역(131,132)에서 상기 금속 입자가 포함되어 있지 않은 영역으로 금속 유도 측면 결정화(Metal Induced Lateral Crystallization, MILC)하여 상기 관통홀(120)에 의해 방향이 동일한 침상 결정을 필터링하여 비정질 실리콘 박막을 결정화한다.(도 1d)
상기 열처리 공정은 가열로(Furnace)에서 열처리 공정 수행, 급속 열처리(Rapid thermal annealing) 공정 수행, 전자파로 열처리 공정 수행 및 플라즈마로 열처리 공정 수행한다.
상술된 바와 같은, 도 1a 내지 도 1d의 공정을 수행한 후에, 표면에 잔류하고 있는 금속 입자를 제거하기 위한 세정 공정을 더 수행할 수 있다.
그리고, 경우에 따라 결정성을 향상시키기 위해 레이저 조사 또는 추가적인 열처리 공정을 수행할 수도 있다.
도 2는 본 발명에 따른 관통홀에 의해 필터링되는 것을 설명하기 위한 개념도로서, 금속 유도 측면 결정화(MILC)는 금속이 포함되어 있는 영역(130)에서 금속 입자가 포함되어 있지 않은 영역으로 결정화된다.
이때, 상기 금속은 비정질 실리콘이 결정화되는 촉매 역할을 수행하는 것으로 금속이 포함되어 있는 영역의 측면으로 결정화가 유도된다.
그러므로, 상기 금속 입자가 포함되어 있지 않은 영역에서 결정화가 진행되면서, 도 2의 필터링되지 않은 금속 유도 측면 결정화 영역으로 결정화가 전파된다.
여기서, 상기 필터링되지 않은 금속 유도 측면 결정화 영역에서는 다양한 방향의 침상 결정들이 형성된다.
즉, 도 2에 도시된, 'A','B','C','D','E','F','G'는 방향이 다른 침상 결정 들이다.
그리고, 상기 방향이 다른 침상 결정들이 관통홀들(121,122,123,124) 사이의 비정질 실리콘 영역으로 전파되면서 상기 관통홀들(121,122,123,124) 사이의 비정질 실리콘 영역도 결정화된다.
이때, 상기 관통홀들(121,122,123,124)은 상기 관통홀 사이의 비정질 실리콘 영역으로 상기 방향이 다른 침상 결정들이 모두 전파되는 것을 차단하게 된다.
그러므로, 상기 관통홀들(121,122,123,124)에 의해 상기 관통홀 사이의 비정질 실리콘 영역은 방향이 동일한 침상 결정들로 결정화가 진행되게 된다.
즉, 도 2에 도시된, 'A','C','D','E','G'의 침상 결정들은 섞이지 않고, 상기 관통홀 사이의 비정질 실리콘 영역들로 전파된다.
그러나, 'B','F'의 침상 결정들은 상기 관통홀들에 차단되어 상기 관통홀 사이의 비정질 실리콘 영역들로 전파되지 못한다.
따라서, 도 2의 필터링되지 않은 금속 유도 측면 결정화 영역에서는 다른 방향의 침상 결정들이 형성되고, 관통홀에 의해 필터링된 금속 유도 측면 결정화 영역에서는 동일한 방향의 침상 결정들이 형성된다.
결국, 본 발명은 비정질 실리콘 영역에 관통홀 및 금속 입자가 포함되어 있는 영역을 형성하고, 상기 금속 입자가 포함되어 있는 영역에서 상기 금속 입자가 포함되어 있지 않은 영역으로 금속 유도 측면 결정화(Metal Induced Lateral Crystallization, MILC)할 때, 상기 관통홀에 의해 방향이 동일한 침상 결정을 필 터링하여 결정화시킬 수 있는 장점이 있다.
도 3은 도 2의 일부를 도시한 개념도로서, 도 2에 도시된, 'A','B','C'의 침상 결정들이 금속 유도 측면 결정화되는 것을 나타낸 것으로, 'A','B','C'의 침상 결정들은 방향이 다르고, 관통홀(120)에 의해 'B' 침상 결정은 전파되는 것이 차단되고, 'B'와 'C'의 침상 결정은 상기 관통홀(120) 측면의 비정질 실리콘 영역들로 전파되어 결정화된다.
그러므로, 상기 관통홀 측면의 비정질 실리콘 영역들은 방향이 동일한 침상 결정으로 이루어진 다결정 실리콘으로 결정화됨으로써, 결정성을 우수히 할 수 있는 장점이 있는 것이다.
또한, 의사 결정립들(150)이 관통홀(120)에 차단될 수 있어, 상기 관통홀(120) 측면에 있는 결정화된 영역은 결함을 줄일 수 있어, 결정 특성을 우수하게 할 수 있다.
도 4는 본 발명에 따라 관통홀과 금속이 포함되어 있는 영역을 도시한 개략적인 평면도로서, 관통홀(120)은 적어도 하나 이상 형성하는 것이며, 관통홀(120)은 장방형 형상인 것이 바람직하다.
그리고, 도 4에 도시된 금속 입자가 포함된 영역은 관통홀(120)로부터 소정 거리('d1' 또는 'd2') 이격되어 있다.
여기서, 상기 'd1'과 'd2'는 동일한 값일 수도 있고, 다른 값일 수도 있다.
도 5a와 5b는 본 발명에 따라 금속이 포함되어 있는 영역의 위치를 설명하기 위한 평면도로서, 금속 입자가 포함된 영역은 도 5a와 같이, 관통홀들(120)의 좌측 또는 도 5b와 같이, 관통홀들(120)의 우측에 형성할 수 있다.
그리고, 도 4와 같이, 관통홀들(120)의 양측에 형성할 수 있다.
또한, 상기 관통홀들(120) 각각의 폭(W2)은 0.5㎛ ~ 4㎛인 것이 바람직하고, 상기 관통홀들(120) 사이의 영역의 폭(W1)은 1㎛ ~ 4㎛인 것이 바람직하다.
도 6은 본 발명에 따라 관통홀의 형상을 설명하기 위한 평면도로서, 관통홀들 사이 입구의 폭(W3)은 관통홀들(120) 사이 내부의 폭(W4)보다 작은 것이 바람직하다.
즉, 전술된 바와 같이, 관통홀들(120) 사이의 비정질 실리콘 영역들로 금속 유도 측면 결정화가 진행되기 때문에, 관통홀들(120) 사이 입구의 폭(W3)이 좁을수록 동일한 침상 결정들로 결정화될 가능성이 높아지게 된다.
그리고, 의사 결정립들도 더 차단될 수 있어, 상기 관통홀들(120) 사이에서 결정화된 영역에 결함을 줄일 수 있어, 결정 특성을 더 우수하게 할 수 있다.
도 7은 본 발명에 따른 결정화 방법으로 제조되는 박막 트랜지스터를 설명하기 위한 개념도로서, 소스 및 드레인과; 상기 소스와 드레인 사이에 형성되고, 적어도 하나 이상의 관통홀(120)이 형성되어 있고, 다결정 실리콘으로 이루어진 채널과; 상기 채널에 형성된 게이트 절연막과; 상기 게이트 절연막에 형성된 게이트로 구성된다.
전술된 바와 같이, 비정질 실리콘 박막을 금속 유도 측면 결정화시켜, 관통홀들 사이의 영역을 동일한 방향의 침상 결정들로 이루어진 다결정 실리콘으로 형성하여 채널로 사용할 수 있는 것이다.
즉, 도 7과 같이, 소스 영역 및 드레인 영역 사이에 적어도 하나 이상의 관통홀(120)이 형성되어 있는 채널 영역을 구현할 수 있다.
상기 관통홀(120)로, 채널 영역은 복수개의 단위채널로 형성된다.
그러므로, 본 발명의 박막 트랜지스터는 채널의 특성을 우수하게 할 수 있어, 소자의 균일도 및 재현성을 높일 수 있는 장점이 있다.
도 8a 내지 8e은 본 발명에 따라 박막 트랜지스터를 제조하는 방법을 설명하기 위한 개략적인 단면도로서, 먼저, 기판(200) 상부에 버퍼층(210)을 형성한다.(도 8a)
상기 버퍼층(210)은 진공증착법 또는 액상 전구체를 이용하여 형성되는 산화물 또는 질화물 등으로 사용한다.
그리고, 상기 기판(200)은 유리 기판, 스테인리스 스틸 기판과 플라스틱 기판으로 사용한다.
이때, 상기 버퍼층(210)은 상기 기판(200) 상부에서 전기적 절연, 표면 평탄화 및 불순물 침입을 차단하기 위해 형성하는 것이다.
그 후, 상기 버퍼층(210) 중앙 상부에, 적어도 하나 이상의 관통홀이 형성되 어 있는 채널 영역과 상기 채널 영역 양측으로 소스와 드레인 영역을 형성한다.(도 8b)
여기서, 상기 채널 영역과 상기 채널 영역 양측으로 소스와 드레인 영역을 형성하는 것은 상기 버퍼층(210) 상부에 비정질 실리콘 박막을 형성하고, 상기 비정질 실리콘 박막 중앙 상부에 적어도 하나 이상의 관통홀을 형성하고, 상기 관통홀로부터 이격된 비정질 실리콘 박막에 금속이 포함된 영역을 형성하고, 열처리공정을 수행하여 금속 유도 측면 결정화시켜 상기 비정질 실리콘 박막을 다결정 실리콘 박막으로 형성하는 공정을 수행하여, 상기 관통홀이 형성되어 있는 다결정 실리콘 박막을 채널 영역으로 정의하고, 상기 채널 영역 양측의 다결정 실리콘 박막을 소스 및 드레인 영역으로 정의하는 것으로 상기 채널 영역과 상기 소스와 드레인 영역을 형성하는 것이 바람직하다.
그러므로, 상기 채널 영역은 비정질 실리콘이 금속 유도 측면 결정화(Metal Induced Lateral Crystallization, MILC)되어 상기 관통홀에 의해 방향이 동일한 침상 결정으로 결정화된 다결정 실리콘으로 이루어진 것이다.
이어서, 상기 채널 영역 상부에 게이트 절연막(230)과 게이트(240)를 적층한다.(도 8c)
여기서, 상기 게이트 절연막(230)은 산화에 의해 형성되는 산화물, 진공 증착 또는 액상 전구체를 통해 형성되는 산화물 또는 질화물로 사용한다.
그리고, 상기 게이트(240)는 도핑된 실리콘 도는 금속으로 사용한다.
계속하여, 상기 게이트(240) 및 소스와 드레인 영역 각각의 일부를 노출시키 는 절연막(250)을 형성한다.(도 8d)
그 다음, 상기 노출된 게이트(240)에 게이트 전극(260)을 형성하고, 상기 소스와 드레인 영역 각각에 소스 전극(261) 및 드레인 전극(262)을 형성한다.(도 8e)
그러므로, 이 박막 트랜지스터는 기판(200)과; 상기 기판(200) 상부에 형성된 버퍼층(210)과; 상기 버퍼층(210) 중앙 상부에, 적어도 하나 이상의 관통홀이 형성되어 있는 채널과; 상기 채널 영역 양측으로 형성된 소스와 드레인과; 상기 채널 영역 상부에 형성된 게이트 절연막(230)과; 상기 게이트 절연막(230) 상부에 형성된 게이트(240)와; 상기 게이트 및 소스와 드레인 영역 각각의 일부를 노출시키는 절연막(250)과; 상기 노출된 게이트(240)에 형성된 게이트 전극(260)과; 상기 소스와 드레인 영역 각각에 형성된 소스 전극(261) 및 드레인 전극(262)으로 구성된다.
도 8e의 박막 트랜지스터는 탑 게이트(Top gate) 박막 트랜지스터이다.
본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
도 1a 내지 1d은 본 발명에 따른 비정질 실리콘 박막의 결정화 방법을 설명하기 위한 개략적인 단면도
도 2는 본 발명에 따른 관통홀에 의해 필터링되는 것을 설명하기 위한 개념도
도 3은 도 2의 일부를 도시한 개념도
도 4는 본 발명에 따라 관통홀과 금속이 포함되어 있는 영역을 도시한 개략적인 평면도
도 5a와 5b는 본 발명에 따라 금속이 포함되어 있는 영역의 위치를 설명하기 위한 평면도
도 6은 본 발명에 따라 관통홀의 형상을 설명하기 위한 평면도
도 7은 본 발명에 따른 결정화 방법으로 제조되는 박막 트랜지스터를 설명하기 위한 개념도
도 8a 내지 8e은 본 발명에 따라 박막 트랜지스터를 제조하는 방법을 설명하기 위한 개략적인 단면도
Claims (10)
- 삭제
- 기판과;상기 기판 상부에 형성된 버퍼층과;상기 버퍼층 중앙 상부에, 적어도 하나 이상의 관통홀이 형성되어 있는 채널과;상기 채널 영역 양측으로 형성된 소스와 드레인과;상기 채널 영역 상부에 형성된 게이트 절연막과;상기 게이트 절연막 상부에 형성된 게이트와;상기 게이트 및 소스와 드레인 영역 각각의 일부를 노출시키는 절연막과;상기 노출된 게이트에 형성된 게이트 전극과;상기 소스와 드레인 영역 각각에 형성된 소스 전극 및 드레인 전극으로 구성된 박막 트랜지스터.
- 청구항 2에 있어서,상기 채널 영역은,비정질 실리콘이 금속 유도 측면 결정화(Metal Induced Lateral Crystallization, MILC)되어 상기 관통홀에 의해 방향이 동일한 침상 결정으로 결정화된 다결정 실리콘으로 이루어진 것을 특징으로 하는 박막 트랜지스터.
- 청구항 2에 있어서,상기 관통홀은 장방형인 것을 특징으로 하는 박막 트랜지스터.
- 청구항 2에 있어서,상기 관통홀의 폭은,0.5㎛ ~ 4㎛인 것을 특징으로 하는 박막 트랜지스터.
- 청구항 2에 있어서,상기 관통홀들은 복수개이고,상기 관통홀들 사이의 영역의 폭은 1㎛ ~ 4㎛인 것을 특징으로 하는 박막 트랜지스터.
- 청구항 2에 있어서,상기 관통홀들은 복수개이고,상기 관통홀들 사이 입구의 폭은 관통홀들 사이 내부의 폭보다 작은 것을 특징으로 하는 박막 트랜지스터.
- 기판 상부에 버퍼층을 형성하는 단계와;상기 버퍼층 중앙 상부에, 적어도 하나 이상의 관통홀이 형성되어 있는 채널 영역과 상기 채널 영역 양측으로 소스와 드레인 영역을 형성하는 단계와;상기 채널 영역 상부에 게이트 절연막과 게이트를 적층하는 단계와;상기 게이트 및 소스와 드레인 영역 각각의 일부를 노출시키는 절연막을 형성하는 단계와;상기 노출된 게이트에 게이트 전극을 형성하고, 상기 소스와 드레인 영역 각각에 소스 전극 및 드레인 전극을 형성하는 단계로 구성된 박막 트랜지스터의 제조 방법.
- 지지층 상부에 비정질 실리콘 박막을 형성하는 단계와;상기 비정질 실리콘 박막 중앙에 적어도 하나 이상의 관통홀을 형성하는 단계와;상기 관통홀이 형성되어 있지 않은 비정질 실리콘 박막의 일부에 금속 입자를 가하여, 금속 입자가 포함되어 있는 영역을 형성하는 단계와;열처리 공정을 수행하여, 상기 금속 입자가 포함되어 있는 영역에서 상기 금속 입자가 포함되어 있지 않은 영역으로 금속 유도 측면 결정화(Metal Induced Lateral Crystallization, MILC)하여 상기 관통홀에 의해 방향이 동일한 침상 결정을 필터링하여 비정질 실리콘 박막을 결정화하는 단계로 구성된 비정질 실리콘 박막의 결정화 방법.
- 청구항 9에 있어서,상기 금속 입자가 포함된 영역은,상기 관통홀로부터 소정 거리 이격되어 있는 것을 특징으로 하는 비정질 실리콘 박막의 결정화 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070109623A KR100945139B1 (ko) | 2007-10-30 | 2007-10-30 | 박막 트랜지스터 및 그의 제조 방법과, 비정질 실리콘박막의 결정화 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070109623A KR100945139B1 (ko) | 2007-10-30 | 2007-10-30 | 박막 트랜지스터 및 그의 제조 방법과, 비정질 실리콘박막의 결정화 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090043841A KR20090043841A (ko) | 2009-05-07 |
| KR100945139B1 true KR100945139B1 (ko) | 2010-03-02 |
Family
ID=40854502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070109623A KR100945139B1 (ko) | 2007-10-30 | 2007-10-30 | 박막 트랜지스터 및 그의 제조 방법과, 비정질 실리콘박막의 결정화 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100945139B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060007093A (ko) * | 2004-07-19 | 2006-01-24 | 김성진 | 질화물계 반도체 전계효과 트랜지스터 및 그 제조 방법 |
| KR100726090B1 (ko) | 2004-12-30 | 2007-06-08 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR20070070806A (ko) * | 2005-12-29 | 2007-07-04 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
-
2007
- 2007-10-30 KR KR1020070109623A patent/KR100945139B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060007093A (ko) * | 2004-07-19 | 2006-01-24 | 김성진 | 질화물계 반도체 전계효과 트랜지스터 및 그 제조 방법 |
| KR100604465B1 (ko) | 2004-07-19 | 2006-07-25 | 김성진 | 질화물계 반도체 전계효과 트랜지스터 및 그 제조 방법 |
| KR100726090B1 (ko) | 2004-12-30 | 2007-06-08 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR20070070806A (ko) * | 2005-12-29 | 2007-07-04 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090043841A (ko) | 2009-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6410373B1 (en) | Method of forming polysilicon thin film transistor structure | |
| US6492213B1 (en) | Semiconductor device, thin film transistor and method for producing the same, and liquid crystal display apparatus and method for producing the same | |
| KR100555195B1 (ko) | 반도체 장치의 제조방법 및 반도체 장치 | |
| KR100816344B1 (ko) | 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법 | |
| KR100796758B1 (ko) | 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법 | |
| GB2338598A (en) | Method of crystallising an amorphous silicon layer for a thin film transistor by a laser scanning technique | |
| KR100496139B1 (ko) | 광학용 마스크, 이를 이용한 비정질 실리콘막의 결정화방법 및 어레이 기판의 제조 방법 | |
| KR101125565B1 (ko) | 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법 | |
| JP2010145984A (ja) | 有機電界発光表示装置及びその製造方法 | |
| KR20030069779A (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100646937B1 (ko) | 다결정 실리콘 박막트랜지스터 및 그 제조방법 | |
| JPH10289876A (ja) | レーザ結晶化方法及びそれを用いた半導体装置並びに応用機器 | |
| JP2010278116A (ja) | 半導体素子基板の製造方法及び半導体素子基板並びに表示装置 | |
| KR100945139B1 (ko) | 박막 트랜지스터 및 그의 제조 방법과, 비정질 실리콘박막의 결정화 방법 | |
| JP4165305B2 (ja) | 結晶質半導体材料の製造方法および半導体装置の製造方法 | |
| KR100721957B1 (ko) | 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법 | |
| KR100833956B1 (ko) | 비정질 실리콘 결정화용 광학 마스크 | |
| KR100860008B1 (ko) | 디렉셔널 결정화 방법을 이용한 평판 디스플레이 소자와그의 제조방법, 반도체 소자와 그의 제조방법 | |
| KR20030015617A (ko) | 결정질 실리콘의 제조방법 | |
| KR100611658B1 (ko) | 박막트랜지스터의 제조 방법 | |
| KR101054798B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조방법 | |
| KR101915692B1 (ko) | 비정질 실리콘의 결정화 방법 | |
| KR100751315B1 (ko) | 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 이를구비한 평판 디스플레이 소자 | |
| JP4271453B2 (ja) | 半導体結晶化方法および薄膜トランジスタの製造方法 | |
| JP2009194348A (ja) | 半導体製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130128 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20140124 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20150213 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160122 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170124 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180124 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190123 Year of fee payment: 10 |