KR100555195B1 - 반도체 장치의 제조방법 및 반도체 장치 - Google Patents

반도체 장치의 제조방법 및 반도체 장치 Download PDF

Info

Publication number
KR100555195B1
KR100555195B1 KR1019990034596A KR19990034596A KR100555195B1 KR 100555195 B1 KR100555195 B1 KR 100555195B1 KR 1019990034596 A KR1019990034596 A KR 1019990034596A KR 19990034596 A KR19990034596 A KR 19990034596A KR 100555195 B1 KR100555195 B1 KR 100555195B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor layer
polycrystalline
polycrystalline semiconductor
amorphous
Prior art date
Application number
KR1019990034596A
Other languages
English (en)
Other versions
KR20000034903A (ko
Inventor
하라아끼또
기따하라구니노리
무라까미사또시
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20000034903A publication Critical patent/KR20000034903A/ko
Application granted granted Critical
Publication of KR100555195B1 publication Critical patent/KR100555195B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

다결정 반도체층을 갖는 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이며, 고품질 다결정 반도체층이 얻어지는 반도체 장치의 제조 방법을 제공한다.
하지 기판을 준비하는 공정과, 상기 하지 기판의 표면 상에 제1 반도체층을 형성하는 공정과, 상기 제1 반도체층에 에너지 광을 조사하여 제1 다결정 반도체층을 얻는 공정과, 상기 제1 다결정 반도체층의 표면층을 에칭하는 공정과, 상기 에칭 공정 후 상기 제1 다결정 반도체층 표면을 대기에 노출하는 일없이 그 위에 제2 반도체층을 형성하는 공정을 포함한다.
반도체 장치

Description

반도체 장치의 제조 방법 및 반도체 장치{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND THE SEMICONDUCTOR DEVICE}
도1은 본 발명의 실시예에 의한 다결정 Si층의 작성 공정을 나타낸 기판의 단면도.
도2는 다결정 Si층 표면을 이온 도프하여 비정질화한 때의 라만 산란 측정의 결과를 나타낸 그래프.
도3은 표면을 비정질화한 다결정 Si층에 대해서 H 플라즈마 처리를 행한 때의 라만 산란 측정의 결과를 나타낸 그래프.
도4는 표면을 에칭한 다결정 Si층의 위에 다른 Si층을 형성하고 이어서 펄스 레이저 처리를 행하여 다결정화한 Si층에 대한 라만 산란 측정의 결과를 나타낸 그래프.
도5는 얻어진 적층 다결정 Si층의 구성을 개략적으로 나타낸 평면도 및 단면도.
도6은 얻어진 적층 다결정 Si층을 사용하여 반도체 장치를 형성하는 공정을 나타낸 개략 단면도.
도7은 액정 표시 장치의 구성을 개략적으로 나타낸 평면도.
도8은 시스템 온 패널의 개략 평면도.
부호의 설명
1 유리 기판
2 SiO2 막
3,5 실리콘층
4,6 레이저 광
7 입계(粒界)
11 유리 기판
12 다결정 Si층
12S 소스 영역
12D 드레인 영역
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이며, 특히 다결정 반도체층을 갖는 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
다결정 실리콘층은 각종 반도체 장치의 각종 부재로 사용되고 있다. 다결정 실리콘층의 제조 방법으로서 이하의 방법이 공지되어 있다.
(1) 비정질 Si층을 형성한 후, 이 비정질 Si층에 600℃ 정도의 열처리를 50시간 정도 가하여 다결정화한다. 이 방법은 열처리의 초기 단계에 결정의 성장핵을 형성하고, 이 성장핵으로부터 결정을 성장시킴으로써 다결정화를 행하고 있다.
(2) 비정질 Si층을 형성한 후, 이 비정질 Si층에 레이저 등의 레이저 광을 조사하여 비정질 Si층을 용융시키고, 다음에 냉각시킨다. 냉각시에 결정화가 일어나서 다결정 Si층이 형성된다.
(3) 약 600℃ 이상의 온도에서 하지 기판 상에 화학 기상 성장 혹은 물리 증착에 의해 Si층을 형성한다. 하지 기판이 충분한 고온이기 때문에 성장하는 Si층은 다결정층으로 된다.
그런데 유리판 상에 Si층을 형성하여 각종의 반도체 소자를 형성하는 방법이 액정 표시 장치, 태양 전지 등의 반도체 장치에 채용되고 있다. Si층을 다결정 Si층으로 하면, 비정질상의 Si층을 사용한 경우와 비교하여 반도체 소자의 성능을 향상시킬 수 있다. 통상 유리 기판은 600℃를 넘는 온도에는 견딜 수 없으므로, 이 같은 온도로 승온하면 변형 등이 일어난다.
상술한 방법(1)은 600℃ 정도의 열처리 온도를 필요로 하고, 유리 기판 상에 성장된 다결정 Si층 내에는 적층 결함이나 쌍정(雙晶)이 다수 포함되어 결정성이 양호한 다결정 Si층을 얻는 것은 곤란하다.
상술한 방법(3)은 성막시에 600℃ 이상의 온도를 필요로 하고, 다결정 Si층을 유리 기판 상에 성장시켰어도 상술한 방법(1)과 마찬가지로 결정성이 충분치 않아서 높은 이동도를 나타내는 결정을 성장하는 것이 곤란하다.
유리 기판 상에 다결정 Si층을 성장하는 방법으로서 남아있는 가능성은 상술한 방법(2)이다. 레이저 어닐링을 이용하여 작성된 다결정 Si층은 고품질로 할 수 있다. 그러나 고품질 다결정 Si층이 얻어지는 조건이 아주 좁다. 안정적으로 고 품질의 다결정 Si층을 얻는 방법이 요망된다.
본 발명의 목적은 고품질 다결정 반도체층이 얻어지는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 유리판을 포함하는 하지 기판 상에 고품질 다결정 반도체층을 구비한 반도체 장치를 제공하는 것이다.
본 발명의 하나의 관점에 의하면, (a) 하지 기판을 준비하는 공정과, (b) 상기 하지 기판의 표면 상에 제1 반도체층을 형성하는 공정과, (c) 상기 제1 반도체층에 레이저 광을 조사하여 제1 다결정 반도체층을 얻는 공정과, (d) 상기 제1 다결정 반도체층의 표면층을 에칭하는 공정과, (e) 상기 에칭후, 상기 제1 다결정 반도체층의 표면을 대기에 노출함이 없이 그 위에 제2 반도체층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 관점에 의하면, 유리판을 포함하는 하지 기판과, 상기 하지 기판 상에 형성된 다결정 반도체층으로서, 하면으로부터 상면에 이르는 다수의 입계와 두께 방향의 소정 깊이에서 전면(全面)에 걸쳐 분포하는 대기성 불순물(atmospheric impurity) 농도의 피크를 갖는 다결정 반도체 층을 갖는 반도체 장치가 제공된다. 여기에서, 상기 대기성 불순물은 대기중에 포함되어 있는 물질로서, 임의의 공정에 있어서 불순물로 간주되는 것을 의미한다.
소정 두께 이하의 반도체층에 레이저 광을 조사하면 결정 입경이 큰 다결정 반도체층을 얻을 수 있다. 이 다결정 반도체층의 표면층을 에칭하여 새로운 결정 표면을 노출시키고, 그 위에 다른 반도체층을 형성하고 다결정화하면, 하지 다결정 반도체층에 에피택시얼(epitaxially)하게 연속하는 다결정 반도체층을 얻을 수 있다.
이와 같이 형성한 복수의 반도체층의 적층으로 되는 다결정 반도체층은 하층으로부터 상층으로 연속하는 결정 배향을 갖고, 계면 근방에서 대기성 불순물 농도의 피크를 갖는다.
실시예
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 또 2층의 실리콘층을 적층하는 경우를 예를 들어 설명하지만, 제한적인 의미는 없다. 층수는 2층으로 한정되지 않으며 3층 이상이어도 좋다. 또 반도체로서도 실리콘으로 제한되지 않는다. 예를 들면 Ge층이나 SiGe 합금층 등을 형성하는 것도 가능할 것이다.
도1a에 나타낸 바와 같이, 두께 0.7mm 정도의 유리 기판(1)의 표면 상에 화학 기상 퇴적(CVD), 플라즈마 여기 CVD(PECVD) 등에 의해 SiO2막(2)을 퇴적한다. 예를 들어 두께 약 400nm의 SiO2막(2)을 플라즈마 CVD에 의해 성막한다. 유리 기판(1)은 평탄성은 양호하지만, 내열성은 그다지 높지 않아서 600℃를 넘는 온도에는 적합하지 않다. SiO2막(2)은 유리 기판(1)으로부터의 불순물 확산을 방지하기 위한 보호막이다.
이와 같이 표면에 SiO2막(2)을 형성한 유리 기판(1) 상에 비정질 Si막(3)을 두께 약 25nm 플라즈마 CVD에 의해 성막한다. 또 이 때의 기판 표면 온도는 예를 들어 350℃ 정도이다. 플라즈마 CVD에 의해 성막한 다결정 실리콘층(3)은 수소를 다량 포함한다. 이 수소를 감소시키기 위해서 약 450℃, 약 2시간의 열처리를 질 소 분위기 중에서 행한다.
도1b에 나타낸 바와 같이, 실온의 질소 분위기 중에서 비정질 Si층(3)의 표면에 펄스 발진 제논크로라이드(XeCl) 엑시머 레이저 광(파장 308nm, 펄스 폭 30ns, 반복 주파수 100Hz)을 조사하여 비정질 Si층(3)을 용융시키고, 다음에 냉각시켜서 다결정 Si층(3)으로 한다. 레이저 조사는 예를 들어 266mJ/㎠의 에너지 밀도로 1회의 조사에 1mm×100mm 영역을 조사하고, 0.05mm 폭방향으로 위치를 비켜서 다음의 레이저 조사를 행한다. 즉 동일 위치의 Si층은 20회의 펄스 레이저 광의 조사를 받는다.
여기서 처음에 형성하는 Si층(3)의 두께를 40nm 이하, 바람직하게는 30nm 이하로 설정한다. 이와 같은 소정 막 두께 이하의 Si층은 소정의 레이저 에너지 조사에 의해 큰 결정 입경을 갖는 다결정 실리콘막으로 변환된다. 어느 임계치 이상의 레이저 에너지를 조사하면, 냉각 후에 얻어지는 Si층은 비정질로 되어 버린다. 이 임계치 바로 밑의 에너지를 갖는 레이저 광을 조사하는 것이 큰 결정 입경을 갖는 다결정 실리콘층을 얻는 데 유효하다.
또 레이저 조사 후의 실리콘층이 다결정인가 비정질인가를 식별하는 것은 용이하다. 예를 들어 라만 산란, X선 해석, 전자선 해석, 전자 스핀 공명, 에칭 특성, 투과형 전자 현미경, 주사형 전자 현미경 등으로 측정하면 다결정인가 비정질인가를 용이하게 식별할 수 있다.
여러 조건에서 실리콘층에 대해서 레이저 조사를 행하여 임계치를 미리 찾아 내어 두는 것이 바람직하다. 이 임계치 에너지보다 약간 낮은 에너지의 레이저 광 을 조사함으로써, 큰 입경의 다결정 실리콘층을 용이하게 형성할 수 있다.
예를 들어 25nm의 막 두께의 비정질 실리콘층에 임계치 바로 밑의 에너지를 갖는 엑시머 레이저를 조사하여 400nm의 결정 입경의 다결정 실리콘층이 얻어졌다. 충분한 막 두께의 Si층을 얻기 위해서는 얻어진 다결정 Si층(3)의 위에 더욱 다결정 Si층을 성장시키는 것이 바람직하다. 본 발명자들의 앞선 연구에 의하면, 유리 기판 상에 퇴적한 비정질 Si층을 다결정화하고, 그 위에 다음의 Si층을 퇴적하여 다결정화하면, 제1층의 다결정 Si층과 제2층의 다결정 Si층에서는 입계의 위치가 어긋남을 알았다.
본 발명자들은 그 후의 연구에 의해, 하지 다결정 Si층의 표면을 청정화함으로써, 그 위에 성장하는 다결정 Si층이 하지 다결정 Si층과 입계가 일치됨을 알아 냈다.
도1c에 나타낸 바와 같이, 다결정화한 Si층(3)을 갖는 기판을 불산(HF)을 포함하는 수용액 중에서 처리한다. Si 표면이 대기에 노출되거나, 산에 접촉하면 자연 산화막이 형성된다. H2O+HF 액으로 표면을 처리하면, 표면에 형성되어 있는 자연 산화막 OX가 제거되어 Si 표면이 노출한다. 이 Si 표면은 소수성으로 된다.
도1d에 나타낸 바와 같이, 다결정 Si층의 표면을 HF 처리한 기판을 이온 도프 장치의 진공 용기 중에 반입하여, 이온 도프에 의해 표면을 비정질화 한다.
실험에서는 비정질화를 위한 가스로서 포스핀(PH3):수소=5:100의 혼합 가스를 이용했다. 가속 에너지는 3keV, 5keV, 10keV로 변화시켰다. 가속된 이온 충격 에 의해 다결정 Si층(3)의 표면은 비정질 Si층(3b)으로 변화한다. 또 비정질 Si층(3b)의 밑에는 다결정 Si층(3a)이 남는다. 또 이온 도프에서의 도우즈량은 모두 1.5×1015㎝-2로 했다.
도2는 이온 도프 처리한 반도체층의 표면에 대해서 라만 산란을 측정한 결과를 나타냈다. 약 520㎝-1의 라만 쉬프트 위치에 결정 Si의 피크가 있고, 약 480㎝-1의 라만 쉬프트 위치에 비정질 Si의 피크가 있다. 이온의 가속 에너지 증대와 함께, 다결정 Si의 피크가 감소하며 비정질 Si의 피크가 증대함을 알았다. 이 결과로부터 이온 도프에 의해 다결정 Si층의 표면층을 비정질화할 수 있음을 알았다.
또 실험에서 비정질화를 위한 가스로서 포스핀을 사용했지만, 포스핀은 P를 함유하므로 실리콘 중에 도입되면, 전기적으로 활성인 불순물로서 작용한다. 전기적인 영향을 피하기 위해서는 Si 중에서 전기적으로 활성이 아닌 가스 종, 예를 들어 불활성 가스를 사용하면 좋다.
도1c의 공정에서, Si층(3) 표면에 존재할 수 있는 자연 산화막 등의 산화막 OX를 제거하기 때문에, 이온 도프 공정에서의 Si층(3)의 표면에는 자연 산화막이 존재하여도 그 두께는 아주 얇다. 또한 대기성 불순물 등의 오염의 정도가 높음이 예상되는 표면층이 도1d의 공정에서 비정질화된다. 비정질 Si와 다결정 Si는 에칭 특성이 다르다.
도1e에 나타낸 바와 같이, 유리 기판(1)을 평행 평판형 고주파(RF) 플라즈마 장치에 반입하여 표면의 비정질 Si층(3b)을 수소 플라즈마에 의해 에칭한다. 수소 플라즈마 중에는 활성 수소 H*가 다수 존재하여 비정질 실리콘층을 에칭한다. 또 다결정 Si층(3a)은 비정질 Si층(3b)과 에칭 특성이 달라서 활성 수소에 접촉하여도 그다지 에칭되지 않는다.
도3은 수소에 의해 비정질 실리콘층을 에칭한 결과의 Si층 표면의 라만 산란 측정의 결과를 나타낸다. 횡축은 도2와 마찬가지로 라만 쉬프트를 파수(㎝-1)로 나타낸다. 파수 약 520㎝-1의 다결정 Si의 피크는 H 플라즈마의 처리 시간과 함께 약간 감소하고 있지만, 비정질 Si의 피크는 H 플라즈마의 처리 시간의 증가와 함께 명료하게 감소하고 있다. 즉 수소 플라즈마에 의해 비정질 Si층은 에칭되지만, 다결정 Si층은 그다지 에칭되지 않음을 알 수 있다.
또 도1c에 나타낸 HF 처리를 행하지 않은 경우, 수소 플라즈마에 노출하여도 비정질 Si층의 라만 피크의 감소는 그다지 확인되지 않았다.
도1f에 나타낸 바와 같이, 도1e에 나타낸 수소 플라즈마 처리를 하고 이어서 Si 표면을 대기에 노출하는 일없이 수소 플라즈마 처리한 다결정 Si층(3a) 표면 상에 비정질 Si층(5)을 퇴적한다. 예를 들어 진공 상태를 깨는 일없이 유리 기판을 반송할 수 있는 멀티 챔버 처리 장치 내에 RF 플라즈마 장치와 비정질 실리콘 성막실을 설치하여 수소 플라즈마 처리 후, 기판을 비정질 실리콘 성막실에 이송하여 비정질 실리콘층(5)을 두께 약 25nm로 성막한다.
그 후 기판을 대기중에 취출하여, 비정질 Si층(5)에 함유되는 수소를 배출시키기 위해서 약 450℃, 약 2시간 열처리를 행한다.
도1g에 나타낸 바와 같이, 비정질 Si층(5)로부터 수소를 빼낸 기판을 엑시머 레이저 조사실에 반입하여 XeCl 펄스 엑시머 레이저 광(6)을 비정질 Si층(5)에 조사하여서 다결정 Si층(5a)으로 변환시켰다. 또한 이 레이저 조사 공정은 상측의 비정질 Si층(5)은 용융시키지만, 하측의 다결정 Si층(3a)은 적어도 부분적으로 용융되지 않는 조건으로 행한다.
하지 다결정 Si층(3a)의 표면이 청정화되어 있기 때문에, 계면에 산화막이 거의 존재하지 않아서 하지 Si층(3a)과 퇴적 Si층(5)은 연속한 결정 구조를 형성하기 쉽다. 펄스 엑시머 레이저의 조사에 의해 비정질 Si층(5)은 다결정 Si층(5a)으로 변환된다.
도4는 펄스 엑시머 레이저 광 조사후의 다결정 Si층(5a)에 대한 라만 측정의 결과를 나타낸다. 도4a는 조사 레이저 에너지와 다결정 Si 라만 피크의 최대치 반값에서의 반폭 사이 관계를 나타내며, 도4b는 피크 위치와 조사 레이저 에너지 사이 관계를 나타낸다.
도4a는 최대치 반값에서의 반폭이 레이저 에너지 증대와 함께 감소하며, 약 280mJ/㎠ 이상의 영역에서는 거의 일정치를 취하는 것을 나타내고 있다.
도4b는 레이저 에너지의 증대와 함께 Si층의 라만 피크의 위치는 서서히 결정 Si 피크 위치에 근접하고, 320mJ/㎠ 이상의 레이저 에너지에서는 다시 결정 피크 위치로부터 떨어지는 것을 나타내고 있다.
도4a,b의 결과를 종합하면, 약 280~320mJ/㎠의 레이저 에너지를 조사하는 것이 바람직하다고 판단할 수 있다.
또 다결정 Si는 결정성이 단결정 실리콘에 가까운 품질이 될수록, 융점은 단결정 실리콘의 융점에 가까워져 XeCl 펄스 엑시머 레이저에 대한 흡수 계수는 작아진다. 하지 실리콘막은 레이저 조사한 막이므로, 결정성이 양호하며 또한 단결정 실리콘에 가까운 품질을 갖는다. 그 위에 비정질 Si층을 형성하고 펄스 엑시머 레이저 광을 조사한 경우, 하지 다결정 Si층은 레이저 조사에 의해 용이하게 완전 용융하지 않는다. 표면의 비정질 Si층은 레이저 광을 잘 흡수하여 용이하게 용융한다. 용융한 Si층은 하지의 다결정 Si층과 접촉하여 하지 다결정 Si층의 배향에 따라 에피택시얼하게 성장한다. 이 때문에 상측 Si층으로부터 형성되는 다결정 Si층의 결정 입경은 하지 다결정 Si층의 결정 입경과 동등하게 되는 것으로 사료된다.
이와 같이, 상측의 Si층은 완전 용융하고 또 하지 다결정 Si층이 불완전 용융하는 에너지 영역을 사용하여 레이저 광을 조사한 경우, 용융하지 않고 남은 하지 Si 결정이 종결정(種結晶)으로 작용하므로 큰 과냉각을 필요하는 일없이 종결정으로부터 우선적으로 결정 성장이 시작된다. 이 때문에 결정 입경이 클 수 있다. 하지 다결정 Si층의 결정 입경을 크게하면, 상측의 다결정 Si층도 동등의 큰 입경으로 된다.
만약 Si층이 완전 용융한 경우, 완전 용융 Si로부터 결정이 성장하게 된다. 이 경우, 완전 용융하고 있는 Si 용액내에 결정핵이 생길 필요가 있다. 펄스 엑시머 레이저 조사의 경우, 냉각 속도가 커서 약 300℃ 정도의 과냉각이 생긴 후에 핵발생이 일어난다. 용액의 냉각 속도가 크면, 용액이 약 300℃의 과냉각 상태를 통과한 때에 즉시 다수의 핵 형성이 일어나서 입경이 작은 다결정 Si층이 형성된다.
따라서 대입경의 다결정 Si층을 얻기 위해서는, 하측 다결정 Si층이 완전 용융하는 에너지 미만의 레이저 에너지를 조사하는 것이 바람직하다.
종합하면, 다결정 Si화 해야할 비정질 Si층은 완전 용융시키고 또 하지의 다결정 Si층은 완전 용융시키지 않는 에너지의 펄스 레이저 광을 조사하는 것이 바람직하다. 이와 같은 에너지 영역은 상당히 넓어서 레이저 광 조사의 조건 설정은 용이하다.
또 하지 Si층 표면을 에칭 처리하지 않는 경우, 하지 Si층 표면에는 대기성 불순물(대기중에 포함됨)이 부착하고 있음을 쉽게 예상할 수 있다. 그 위에 Si층을 형성하면, 불순물은 Si층 내에 갇혀서 상측 Si층이 용융한 때에 용융액 내에 용융되고, 결정화할 때에 결정 내에 도입된다. 이와 같은 불순물은 얻어진 다결정 Si층의 품질 열화로 이어진다.
또 하지 Si층의 표면에 불순물이 존재하면, 상측 Si층을 용융한 때에도 용융액과 하지 Si 결정의 접촉을 방해하는 작용을 하는 것이 예상된다. 표면층을 제거함으로써, Si 용융액이 직접 하지 Si층의 결정과 접촉하는 것을 확실히 하여 Si의 에피택시얼 성장(epitaxial growth)을 확실히 한다.
상술한 실시예에 의해 작성한 다결정 Si층의 결정 입경이 큼을 관측하기 위해서, 표면을 섹코 에칭(중크롬산칼륨과 불산과 물의 혼합액에 의한 에칭)하고, 그 후 주사형 전자 현미경으로 결정 입경을 관측했다. 결정 입경은 300~400 nm이어서 아주 크다는 것을 알았다.
도5a,b는 얻어진 Si층의 구성을 개략적으로 나타낸다. 도5a는 개략 상면도 이고, 도5b는 개략 단면도이다.
도5a에 나타낸 바와 같이, 다결정 Si층은 많은 입계(7)를 갖고, 입계의 각 부분은 거의 직선상이다. 또 그레인의 형상을 6각형으로 개략적으로 도시했지만, 6각형 이외의 형상, 예를 들어 5각형, 7각형, 8각형 등의 형상도 많이 존재한다. 또 이들 다각형의 형상도 불규칙하게 변화하고, 일부 오목한 다각형의 형상 등도 존재한다.
도5b는 예를 들어 5B-5B 선을 따른 단면의 형상을 개략적으로 나타낸다. SiO2막(2)의 표면 상에 제1 다결정 Si층(3a)과 제2 다결정 Si층(5a)을 형성했지만, 이들의 적층에서 입계(7)는 연속하고 있다. 단 하측 다결정 Si층(3a)과 상측 다결정 Si층(5a)의 계면 근방에는 완전히 제거되지 않았던 대기성 불순물의 분포의 피크(8)가 존재한다.
또 홀 효과를 사용하여, 얻어진 다결정 Si층에서의 이동도를 측정하였다. 캐리어 농도가 2×1019㎝-3의 다결정 Si층에서, 전자의 홀 이동도로서 28㎠/Vsec를 얻었다. 이 값은 캐리어 농도 2×1019cm-3의 다결정 Si층의 홀 이동도로는 충분히 높은 것이고, 결정성이 우수함을 나타낸다.
상술한 실시예에서는 다결정 Si층의 표면의 비정질화를 위하여 전기적으로 활성인 불순물 P를 사용했다. 전기적으로 불활성인 Ar을 사용하여 표면을 비정질화한 경우도 실험하였다. P 대신에 Ar을 가속 에너지 3keV로 가속하여 하지 다결정 Si층 표면에 조사함으로써 표면층을 비정질화시켰다. 다음에 수소 플라즈마에 노출함으로써, 표면의 비정질층을 제거했다.
수소 플라즈마에 의한 하지 다결정 Si층 표면의 비정질층의 에칭과, 상측 비정직 Si층의 성막은 상술한 실시예와 마찬가지로 일관되게 진공 프로세스로 행하였다. 그 후 기판을 300℃로 가열하고, 엑시머 레이저를 조사하여 비정질 Si층을 다결정화하였다.
얻어진 다결정 Si층에 섹코 에칭을 실시하고, 주사형 전자 현미경(SEM)에 의해 결정 입경을 관측했다. 평균 결정 입경으로서 300~400nm가 얻어졌다. 이 때의 Ar의 도우즈량은 3×1013cm-3이고, P를 이온 도프한 경우의 약 1/100이다.
적은 이온 도프량으로도 하지 다결정 Si층 표면을 충분히 비정질화할 수 있는 이유는 Ar의 질량이 P의 질량보다도 현저히 무겁기 때문이다. 도우즈량을 저감하면, 잔류 불순물로서 결정 중에 잔존하는 비정질화를 위한 이온(Ar)의 양도 감소한다. 따라서 불순물 산란의 감소도 기대할 수 있고, 이동도가 증가한다고 사료된다.
도6a~g는 이와 같이 작성한 다결정 Si층으로부터 반도체 소자를 형성하는 공정을 나타낸다. 반도체 소자의 대표예로서 MOS 트랜지스터를 작성하는 경우를 나타내지만, 다른 반도체 소자를 형성하는 것도 가능함은 당업자라면 자명할 것이다.
다음에 도6a~6g를 참조하여 상기 실시예 혹은 다른 실시예에 의한 실리콘층의 형성 방법을 적용한 박막 트랜지스터에 대하여 설명한다.
도6a는 박막 트랜지스터의 개략 평면도를 나타낸다. 유리 기판 상에 도면의 횡방향으로 연재하는 폴리실리콘막(12)이 배치되어 있다. 폴리실리콘막(12)의 길 이 방향의 거의 중앙부에 폴리실리콘막(12)과 교차하는 게이트 전극(14)이 배치되어 있다. 게이트 전극(14)의 일단은 도면의 횡방향으로 연재하는 게이트선에 연속하여 있다. 게이트 전극(14) 및 게이트선은 Al으로 형성된 저 저항부(14b)와 그 측면을 에워싸는 양극 산화막(14a)으로 구성되어 있다.
도6b~6g는 도6a의 일점 쇄선 VI-VI에서 나타내는 단면의 공정도를 나타낸다.
도6b에서 유리 기판(11) 위에, 상기 실시예 혹은 다른 실시예에 의한 방법을 사용하여 두께 약 40~50nm의 폴리실리콘층을 퇴적하고, 이 폴리실리콘층을 패터닝하여 폴리실리콘막(12)을 형성한다. 폴리실리콘층의 패터닝은 예를 들어 Cl2계 가스를 사용한 건식 에칭으로 행한다.
폴리실리콘막(12)을 덮도록 기판(11)의 전면에 SiO2로 되는 두께 약 120nm의 게이트 절연막(13)을 퇴적한다. 게이트 절연막(13)의 퇴적은 예를 들어 SiH4와 N2O를 사용한 PE-CVD로 행한다.
게이트 절연막(13) 위에 스퍼터링에 의해 두께 약 350nm의 Al막을 퇴적한다. 이 Al막 상에, 도6a의 폴리실리콘막(12)과 교차하는 게이트 전극(14)과 동일 패턴을 갖는 레지스트 패턴(15)을 형성한다. 레지스트 패턴(15)을 에칭 마스크로하고, Cl2계 가스를 사용한 건식 에칭에 의해 Al막을 패터닝하여, 레지스트 패턴(15)으로 덮여진 영역에 게이트 전극(14)을 남긴다.
도6c에 나타낸 바와 같이, 레지스트 패턴(15)을 마스크로서 사용하여 게이트 전극(14)의 노출 표면을 양극 산화한다. 게이트 전극(14)의 내부에 Al으로 되는 저 저항부(14b)가 남고, 그 측면에 두께 약 1~2㎛의 양극 산화막(14a)이 형성된다. 양극 산화는 옥살산을 성분으로 한 수용액 중에서 행한다. 양극 산화 후 레지스트 패턴(15)을 제거한다.
도6d에 나타낸 바와 같이, 게이트 전극(14)을 마스크로서 게이트 절연막(13)을 에칭하여 게이트 전극(14)의 바로 밑에만 게이트 절연막(13a)을 남긴다. 게이트 절연막(13)의 에칭은 예를 들어 불소계 가스를 사용한 건식 에칭에 의해 행한다. 게이트 절연막(13a)의 양측에 폴리실리콘막(12)의 표면 일부가 노출한다.
도6e에 나타낸 바와 같이, 기판 전면에 P+이온을 주입하고, 레이저 조사에 의한 활성화 어닐링을 행한다. 주입량은 폴리실리콘막(12)의 이온 주입 영역의 시트 저항이 약 1kΩ/□이하로 되는 양으로 한다. 폴리실리콘막(12) 중, 게이트 절연막(13a)의 양측에 노출한 부분에 n+형의 소스 영역(12S) 및 드레인 영역(12D)이 형성된다.
이와 같이 하여, Al으로 되는 저 저항부(14b)와 그 소스 영역(12S)측 및 드레인 영역(12D)측에 배치된 고 저항부(14a)로 되는 게이트 전극(14)이 형성된다.
도6f에 나타낸 바와 같이, 기판 전면에 두께 약 30nm의 SiO2막과 두께 약 270nm의 SiN막이 차례로 적층된 층간 절연막(16)을 퇴적한다. SiO2막의 퇴적은 예를 들어 가스로서 SiH4와 N2O를 사용하고, 성장 온도를 300℃로 한 PE-CVD에 의해 행하고, SiN막의 퇴적은 예를 들어 원료 가스로서 SiH4와 NH3를 사용하고, 성장 온 도를 300℃로 한 PE-CVD에 의해 행한다.
층간 절연막(16)에 소스 영역(12S) 및 드레인 영역(12D)의 각각의 표면 일부를 노출시키는 콘택트홀(17S,17D)을 형성한다. SiN막의 에칭은 예를 들어 불소계 가스를 사용한 건식 에칭에 의해 행하고, SiO2막의 에칭은 예를 들어 NH4F와 HF와 H2O을 혼합한 버퍼 불산을 사용한 습식 에칭으로 행한다.
도6g에서, 기판 전면에 두께 약 50nm의 Ti막과 두께 약 300nm의 Al막을 차례로 적층한다. 이 적층 구조를 패터닝하여 소스 영역(12S)에 접속된 소스 인출선(18S) 및 드레인 영역(12D)에 접속된 드레인 인출선(18D)을 형성한다. Ti막 및 Al막의 에칭은 예를 들어 염소계 가스를 사용한 건식 에칭에 의해 행한다.
이와 같이 하여, 상기 실시예 혹은 다른 실시예에 의한 실리콘층의 형성 방법을 적용한 박막 트랜지스터를 형성할 수 있다. 이 박막 트랜지스터의 오프 전류는 종래의 것에 비해서 적고, 또 전계 효과 이동도도 크다.
다결정 실리콘층(12)의 두께를 30nm보다도 얇게 하면, 소스 영역(12S)과 인출선(18S)의 접속, 및 드레인 영역(12D)과 인출선(18D)의 접속이 곤란하게 된다. 또한 실리콘층(12)의 두께를 100nm보다도 두껍게 하면, 리크 전류가 많아진다. 이 때문에 실리콘층(12)의 두께를 30~100nm로 하는 것이 바람직하다.
도7은 화소의 스윗칭용으로서 도6a에 나타낸 TFT를 사용한 액정 표시 장치의 TFT 기판의 1 화소 부분의 개략 평면도를 나타낸다. 도7의 종방향으로 연재하는 복수의 신호선(20)과 횡방향으로 연재하는 복수의 제어선(21)이 격자 모양을 구 성하고 있다. 신호선(20)과 제어선(21)은 그 교차 개소에서 층간 절연막에 의해 상호 절연되어 있다. 신호선(20)과 제어선(21)의 교차 개소에 대응하여 TFT(22)가 배치되어 있다.
TFT(22)의 게이트 전극(22G)은 대응하는 제어선(21)에 연속하고 있다. TFT(22)의 소스 영역(22S)은 TFT(22)를 덮는 층간 절연막 상에 형성된 투명 화소 전극(23)에, 콘택트홀(24S)을 통해서 접속되어 있다. 드레인 영역(22D)은 층간 절연막에 형성된 콘택트홀(24D)을 통해서, 대응하는 신호선(20)에 접속되어 있다.
도6a에 나타낸 TFT를 액정 표시 장치에 사용함으로써, TFT(22)의 오프 전류가 저감되어 표시 특성을 개선할 수 있다.
상기 실시예에서는 다결정의 실리콘층을 형성하는 경우를 예로 설명하였지만, 기타 다결정의 반도체층을 형성하는 것도 가능하다. 예를 들어 Ge, SiGe 합금 등의 다결정층의 형성에 적용할 수 있다.
도8은 시스템 온 패널(system-on-panel)의 구성을 나타낸다. 유리 기판(50) 상에 도7과 마찬가지의 액정 표시 장치(LCD)(51), 및 그 구동 회로(DR)(52,53)가 형성되어 있는 동시에, 다른 영역에는 CPU(55), RAM(56)도 형성된다. 연산 처리 회로나 기억 장치도 일체화함으로써, 유리 기판 상에 소정의 기능을 실현할 수 있는 시스템을 구성할 수 있다.
이상의 실시예를 따라 본 발명을 설명했으나, 본 발명이 이들에 한정되지 않음은 당업자에 자명할 것이다. 예를 들어, 각종의 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.
이상 설명한 바와 같이, 본 발명에 의하면 하지 기판 상에 고품질의 다결정 반도체층을 형성할 수 있다. 예를 들어 높은 이동도를 나타내는 다결정 Si층을 유리 기판 상에 형성할 수 있다. 또 결정성의 향상과 함께 다른 반도체 소자를 형성하는 것도 기대할 수 있고, 전 주변 회로 일체형의 액정 표시 장치나 시스템 온 패널 반도체 장치를 작성하는 것도 기대할 수 있다.

Claims (10)

  1. (a) 하지(base) 기판을 준비하는 공정;
    (b) 상기 하지 기판의 표면 상에 제1 반도체층을 형성하는 공정;
    (c) 상기 제1 반도체층에 레이저 광을 조사하여 제1 다결정 반도체층을 얻는 공정;
    (d) 상기 제1 다결정 반도체층의 표면층을 에칭하여, 상기 제1 다결정 반도체층의 표면을 청정화하는 공정; 및
    (e) 상기 공정 (d) 후, 상기 제1 다결정 반도체층의 표면을 대기에 노출함이 없이 상기 제1 다결정 반도체층의 표면 상에 제2 반도체층을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    (f) 상기 제2 반도체층에 레이저 광을 조사하여 제2 다결정 반도체층을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 공정 (f)는 상기 제1 다결정 반도체층의 입계(粒界)와 연속하는 입계를 갖는 상기 제2 다결정 반도체층을 형성하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 공정 (d)는, 상기 표면층을 비정질화하는 서브 공정 (d-1)과, 상기 비정질화된 표면층을 건식 에칭하는 서브 공정 (d-2)를 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 서브 공정 (d-1)은 질량 분석을 행한 이온 주입, 질량 분석을 행하지 않은 이온 주입, 플라즈마 이온 주입 및 스퍼터링 중의 어느 하나를 이용하여 행해지는 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 서브 공정(d-2)는 활성화된 수소로 상기 비정질화된 표면층을 선택적으로 건식 에칭하는 반도체 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 공정 (d)는 상기 서브 공정 (d-2) 전에 표면 산화층을 습식 에칭하는 서브 공정 (d-0)을 포함하는 반도체 장치의 제조 방법.
  8. 유리판을 포함하는 하지 기판; 및
    상기 하지 기판 상에 형성된 다결정 반도체층으로서, 상기 층 내의 중간 깊이에서 상기 층의 전면(全面)에 걸쳐서 분포된 대기성 불순물 농도의 피크와, 상기 피크와 교차하여 상기 층의 하면으로부터 상면에 이르는 다수의 입계를 갖는 다결정 반도체층
    을 포함하는 반도체 장치.
  9. 유리판을 포함하는 하지 기판; 및
    상기 하지 기판 상에 형성된 다결정 반도체층으로서, 각각 상기 하지 기판에 평행한 방향으로의 직경이 두께보다 크고 상기 층의 하면으로부터 상면에 이르는 그레인을 본질적으로 포함하고, 상기 층 내의 중간 깊이에서 상기 층의 전면(全面)에 걸쳐서 분포된 대기성 불순물 농도의 피크를 갖는 다결정 반도체층
    을 포함하는 반도체 장치.
  10. 유리판을 포함하는 하지 기판;
    상기 하지 기판 상에 형성된 다수의 그레인을 갖는 하부 다결정 반도체층; 및
    상기 하부 다결정 반도체층 상에 형성된 다수의 그레인을 갖는 상부 다결정 반도체층
    을 포함하고,
    상기 하부와 상부 다결정 반도체층 사이에 대기성 불순물 농도의 피크가 분포되고,
    상기 하부 및 상부 다결정 반도체층 양쪽의 상기 다수의 그레인의 결정 배향이 연속적으로 배열되는 반도체 장치.
KR1019990034596A 1998-11-19 1999-08-20 반도체 장치의 제조방법 및 반도체 장치 KR100555195B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-329764 1998-11-19
JP32976498A JP3658213B2 (ja) 1998-11-19 1998-11-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20000034903A KR20000034903A (ko) 2000-06-26
KR100555195B1 true KR100555195B1 (ko) 2006-03-03

Family

ID=18225018

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990034596A KR100555195B1 (ko) 1998-11-19 1999-08-20 반도체 장치의 제조방법 및 반도체 장치

Country Status (3)

Country Link
US (2) US6287944B1 (ko)
JP (1) JP3658213B2 (ko)
KR (1) KR100555195B1 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100404351B1 (ko) * 1999-05-20 2003-11-01 엔이씨 엘씨디 테크놀로지스, 엘티디. 박막 트랜지스터 및 그 제조방법
US6511898B1 (en) * 2000-05-24 2003-01-28 Advanced Micro Devices Inc. Method for controlling deposition parameters based on polysilicon grain size feedback
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
JP4562868B2 (ja) * 2000-06-28 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2012089878A (ja) * 2000-08-25 2012-05-10 Semiconductor Energy Lab Co Ltd 発光装置
TW541584B (en) * 2001-06-01 2003-07-11 Semiconductor Energy Lab Semiconductor film, semiconductor device and method for manufacturing same
KR100542982B1 (ko) * 2001-10-09 2006-01-20 삼성에스디아이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법
JP3643067B2 (ja) 2001-10-11 2005-04-27 株式会社半導体エネルギー研究所 半導体表示装置の設計方法
JP2003128411A (ja) * 2001-10-18 2003-05-08 Sharp Corp 板状シリコン、板状シリコンの製造方法および太陽電池
US7238557B2 (en) 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP4190798B2 (ja) * 2002-05-08 2008-12-03 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタ及びその製造方法
JP2004087535A (ja) * 2002-08-22 2004-03-18 Sony Corp 結晶質半導体材料の製造方法および半導体装置の製造方法
US6861339B2 (en) * 2002-10-21 2005-03-01 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating laminated silicon gate electrode
US6831355B2 (en) * 2002-12-04 2004-12-14 Minilogic Device Corporation Ltd. Flip-chip sub-assembly, methods of making same and device including same
KR100543655B1 (ko) * 2003-06-30 2006-01-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20050068207A (ko) * 2003-12-29 2005-07-05 엘지.필립스 엘시디 주식회사 ２-블록 레이저 마스크 및 이를 이용한 결정화방법
TWI256138B (en) * 2005-02-01 2006-06-01 Ind Tech Res Inst Method of fabricating a poly-silicon thin film transistor
CN100365889C (zh) * 2006-05-18 2008-01-30 中微光电子(潍坊)有限公司 一种防止垂直腔面发射半导体激光器在湿法氧化时开裂的方法
US8129215B1 (en) * 2011-04-01 2012-03-06 James P Campbell Method for producing high temperature thin film silicon layer on glass
CN103247519B (zh) * 2013-04-26 2016-01-20 京东方科技集团股份有限公司 低温多晶硅薄膜、薄膜晶体管、其制备方法及显示面板
CN103852951B (zh) * 2014-02-19 2016-11-16 南京大学 利用纳米硅和二氧化硅界面态来提高非线性光学性能的方法
US10083854B2 (en) * 2014-06-24 2018-09-25 Ev Group E. Thallner Gmbh Method and device for surface treatment of substrates
KR102274765B1 (ko) * 2014-12-17 2021-07-09 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20190006777A (ko) * 2017-07-11 2019-01-21 주식회사 유진테크 기판 처리 장치
US10964811B2 (en) 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors
US10923593B1 (en) * 2019-08-09 2021-02-16 Micron Technology, Inc. Transistor and methods of forming transistors
KR20220042416A (ko) 2019-08-09 2022-04-05 마이크론 테크놀로지, 인크 트랜지스터 및 트랜지스터의 형성 방법
US11024736B2 (en) 2019-08-09 2021-06-01 Micron Technology, Inc. Transistor and methods of forming integrated circuitry
US11637175B2 (en) 2020-12-09 2023-04-25 Micron Technology, Inc. Vertical transistors

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163408A (ja) * 1992-11-19 1994-06-10 Casio Comput Co Ltd 半導体薄膜の結晶化方法
JPH07235498A (ja) * 1994-02-23 1995-09-05 Nec Corp 結晶シリコン膜の形成方法
KR970024246A (ko) * 1995-10-17 1997-05-30 김광호 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
JPH09312258A (ja) * 1996-05-22 1997-12-02 Ricoh Co Ltd 多結晶シリコン薄膜積層体、その製造方法、シリコン薄膜太陽電池
JPH1092745A (ja) * 1996-09-13 1998-04-10 Toshiba Corp 結晶半導体の製造方法および製造装置
US5766989A (en) * 1994-12-27 1998-06-16 Matsushita Electric Industrial Co., Ltd. Method for forming polycrystalline thin film and method for fabricating thin-film transistor

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6185815A (ja) 1984-10-03 1986-05-01 Sony Corp 多結晶シリコン膜の形成方法
JPS6388826A (ja) 1986-10-01 1988-04-19 Mitsubishi Electric Corp 半導体装置の製造方法
KR910005401B1 (ko) * 1988-09-07 1991-07-29 경상현 비결정 실리콘을 이용한 자기정렬 트랜지스터 제조방법
US5190613A (en) * 1988-10-02 1993-03-02 Canon Kabushiki Kaisha Method for forming crystals
US5210050A (en) * 1990-10-15 1993-05-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a semiconductor film
JP3197557B2 (ja) * 1990-11-27 2001-08-13 株式会社半導体エネルギー研究所 被膜形成方法
JPH0824104B2 (ja) * 1991-03-18 1996-03-06 株式会社半導体エネルギー研究所 半導体材料およびその作製方法
JPH0582442A (ja) 1991-09-18 1993-04-02 Sony Corp 多結晶半導体薄膜の製造方法
US5581092A (en) * 1993-09-07 1996-12-03 Semiconductor Energy Laboratory Co., Ltd. Gate insulated semiconductor device
US5529951A (en) * 1993-11-02 1996-06-25 Sony Corporation Method of forming polycrystalline silicon layer on substrate by large area excimer laser irradiation
JP3621151B2 (ja) 1994-06-02 2005-02-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5773309A (en) * 1994-10-14 1998-06-30 The Regents Of The University Of California Method for producing silicon thin-film transistors with enhanced forward current drive
JP3174486B2 (ja) * 1995-09-08 2001-06-11 シャープ株式会社 太陽電池およびその製造方法
JP3645379B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH09293680A (ja) 1996-04-26 1997-11-11 Japan Steel Works Ltd:The 半導体結晶膜および該結晶膜の製造方法ならびに該結晶膜の製造装置
JPH1140501A (ja) * 1997-05-20 1999-02-12 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US6246070B1 (en) * 1998-08-21 2001-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06163408A (ja) * 1992-11-19 1994-06-10 Casio Comput Co Ltd 半導体薄膜の結晶化方法
JPH07235498A (ja) * 1994-02-23 1995-09-05 Nec Corp 結晶シリコン膜の形成方法
US5766989A (en) * 1994-12-27 1998-06-16 Matsushita Electric Industrial Co., Ltd. Method for forming polycrystalline thin film and method for fabricating thin-film transistor
KR970024246A (ko) * 1995-10-17 1997-05-30 김광호 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
JPH09312258A (ja) * 1996-05-22 1997-12-02 Ricoh Co Ltd 多結晶シリコン薄膜積層体、その製造方法、シリコン薄膜太陽電池
JPH1092745A (ja) * 1996-09-13 1998-04-10 Toshiba Corp 結晶半導体の製造方法および製造装置

Also Published As

Publication number Publication date
US20010046755A1 (en) 2001-11-29
JP3658213B2 (ja) 2005-06-08
US6287944B1 (en) 2001-09-11
US6566754B2 (en) 2003-05-20
JP2000156346A (ja) 2000-06-06
KR20000034903A (ko) 2000-06-26

Similar Documents

Publication Publication Date Title
KR100555195B1 (ko) 반도체 장치의 제조방법 및 반도체 장치
US5970369A (en) Semiconductor device with polysilicon layer of good crystallinity and its manufacture method
US5953597A (en) Method for producing insulated gate thin film semiconductor device
KR100431909B1 (ko) 박막 트랜지스터 및 그 제조 방법
US7067404B2 (en) Thin film semiconductor device having a gate electrode insulator formed through high-heat oxidization
JP3227980B2 (ja) 多結晶シリコン薄膜形成方法およびｍｏｓトランジスタのチャネル形成方法
US6391747B1 (en) Method for forming polycrystalline silicon film
JP2007035812A (ja) 多結晶シリコン膜の製造方法および薄膜トランジスタ
KR100282233B1 (ko) 박막트랜지스터 및 그 제조방법
JP4987198B2 (ja) 多結晶シリコン薄膜トランジスタの製造方法
JP3630593B2 (ja) 半導体装置、半導体装置の作製方法、及び液晶表示装置
JP3347340B2 (ja) 薄膜トランジスタの製造方法
JP3857085B2 (ja) 薄膜トランジスタ及びその作製方法
JPH11121765A (ja) 半導体装置の製造方法
JP4271453B2 (ja) 半導体結晶化方法および薄膜トランジスタの製造方法
JP3842082B2 (ja) 薄膜トランジスタ及びその作製方法
JP2007317841A (ja) 結晶質半導体膜の製造方法
JP2000068525A (ja) 半導体装置およびアクティブマトリクス型表示装置
JP2002043222A (ja) 絶縁ゲイト型薄膜半導体装置の作製方法
JP2008172150A (ja) 半導体装置、半導体装置の製造方法、液晶表示装置及び多結晶ケイ素膜
JPH04278546A (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120130

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee