JP4212148B2

JP4212148B2 - 液晶表示装置

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Publication number: JP4212148B2
Application number: JP16049898A
Authority: JP
Inventors: 泰之山田; 公俊扇一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-06-09
Filing date: 1998-06-09
Publication date: 2009-01-21
Anticipated expiration: 2018-06-09
Also published as: JPH11352514A

Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、液晶を介して互いに対向配置される透明基板を外囲器とし、該液晶の広がり方向に多数の画素が形成されて表示部を構成している。
【０００３】
そして、該透明基板の液晶側の面には各画素ごとに所定の電界を発生させる電子回路が組み込まれている。
【０００４】
すなわち、この電子回路によって所定の電界が発生された画素は、その液晶の光透過率が変化し、たとえば一方の透明基板側から該液晶を介して他方の透明基板側へ通過させる光の量を制御させることができるようになっている。
【０００５】
ここで、前記電子回路は、いわゆるフォトリソグラフィ技術による選択エッチングによって形成されるそれぞれ所定のパターンの複数の導電層および絶縁層が積層された構造によって構成されたものとなっている。
【０００６】
このため、導電層および絶縁層の各層は、それらが精度よいアライメントで形成されることが要求される。
【０００７】
従来では、透明基板の表示部を除く周辺の４角にそれぞれアラインメント用の位置決めマーク（以下、アライメントマークと称する場合がある。）を形成し、このアライメントマークを所定パターンの各層をフォトリソグラフィ技術による選択エッチングで順次形成する際の基準としている。
【０００８】
【発明が解決しようとする課題】
しかし、近年における液晶表示装置の表示部の精細化および大型化の傾向にともない、上述したアライメントマークを基準にして所定パターンの各層を形成した場合、充分なアライメントが達成できないという不都合が指摘されるに到っている。
【０００９】
このことは、上述したような表示部の精細化および大型化の傾向とともに、表示部の輝度むらの防止に関しても注目が注がれるが、充分なアライメントが達成できない場合、各画素間におけるアライメトのずれが輝度むらの大きな発生原因となってしまう。
【００１０】
また、透明基板の表示部を除く周辺の４角にアライメントマークを形成することは、そのアライメントマークを回避して形成する表示部の面積を狭めてしまうことになることも指摘されるに到った。
【００１１】
本発明はこのような事情に基づいてなされたもので、その目的は、充分なアライメントの達成を図った液晶表示装置を提供することにある。
【００１２】
また、他の目的は、表示部の面積の拡大を図った液晶表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
手段１．
すなわち、液晶を介して互いに対向配置される各透明基板のうち一方の透明基板の液晶側の面の各画素領域に、走査信号線への走査信号の供給によって駆動されるスイッチング素子と、このスイッチング素子を介して映像信号線からの映像信号が供給される画素電極とが形成されている液晶表示装置において、
各画素領域にアライメントずれを認識する手段が設けられていることを特徴とするものである。
【００１５】
手段２．
アライメントずれを認識する手段としての各パターンは、アライメント用の位置決めマークとして適用されることを特徴とするものである。
【００１６】
このように構成した液晶表示装置は、各画素領域ごとにアライメトずれを認識する手段が設けられていることから、各画素ごとのアライメントずれを分析しその対策を講じることによって、充分なアライメントを達成することができるようになるとともに、各画素間におけるアライメントずれを回避できるようになる。
【００１７】
また、アライメントずれを認識する手段はアライメントマークとして適用することができ、このようにした場合、従来のように透明基板の表示部を除く周辺の４角にアライメントマークを形成する必要がなくなる。したがって、表示部の面積の拡大を図ることができるようになる。
【００１８】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明する。
【００１９】
〔実施例１〕
ＴＦＴ基板の全体構成
まず、図１は、液晶を介して互いに対向配置される一対の透明基板のうち一方の透明基板、いわゆるＴＦＴ基板ＴＦＴＳＵＢと称される透明基板の液晶側の面の構成を示す平面図である。なお、ＴＦＴ基板ＴＦＴＳＵＢと対向配置される他の透明基板は図示していないが、図中一点鎖線の個所を外輪郭として対向配置され、その液晶側の面には画素ごとに共通な共通電極（透明電極）が形成されているとともに、対応する画素領域毎にカラーフィルタが形成されている。
【００２０】
このようなＴＦＴ基板ＴＦＴＳＵＢの面には、まず、図中ｘ方向に延在しｙ方向に並設された走査信号配線Ｇ０〜Ｇｉ〜Ｇｎが形成されている。これら各走査信号配線Ｇ０〜Ｇｉ〜Ｇｎのそれぞれの一端（図中左側）には、ＴＦＴ基板ＴＦＴＳＵＢの辺部にてその端子部ＧＰＡＤが備えられている。これら各端子部ＧＰＡＤは、走査信号を供給するためにたとえば外付けの駆動回路に接続される端子部となるものである。
【００２１】
さらに、これら各走査信号配線Ｇ０〜Ｇｉ〜Ｇｎと層間絶縁膜を介して図中ｙ方向に延在しｘ方向に並設された映像信号配線Ｄ１〜Ｄｊ〜Ｄｍが形成されている。
【００２２】
これら各映像信号配線Ｄ１〜Ｄｊ〜Ｄｍのそれぞれの一端（図中上側）には、ＴＦＴ基板ＴＦＴＳＵＢの辺部にてその端子部ＤＰＡＤが備えられている。これら各端子部ＤＰＡＤは、映像信号を供給するためのたとえば外付けの駆動回路に接続される端子部となるものである。
【００２３】
各走査信号配線Ｇ０〜Ｇｉ〜Ｇｎと各映像信号配線Ｄ１〜Ｄｉ〜Ｄｍによって囲まれた領域のそれぞれは画素領域を構成し、これら各画素領域（１，１）、（１，２）、…、（２，１）、（２，２）、…、（ｍ，ｎ）の集合によって表示部（図中点線で囲まれる部分）を構成するようになっている。この表示部における各画素領域の詳細な構成は後に詳述する。
【００２４】
各画素領域の構成
これら各画素領域（１，１）、（１，２）、…、（ｍ，ｎ）のそれぞれは図２に示すように構成されている。以下、製造工程順に各構成部材を説明する。
【００２５】
同図において、まず、ＴＦＴ基板ＴＦＴＳＵＢ上に走査信号配線Ｇｉ、Ｇｉ＋１が図中ｘ方向に延在されかつ互いに離間されて形成されている。この走査信号配線Ｇｉ、Ｇｉ＋１の材料としては特に限定されることはないが、この実施例では、たとえばＣｒとＭｏとの合金層を用いている。
【００２６】
そして、この走査信号配線Ｇｉ、Ｇｉ＋１と同一の材料から構成され、かつこの走査信号配線Ｇｉ、Ｇｉ＋１と同時に形成される遮光膜２が形成されている。この遮光膜２は、後に詳述するが、ＴＦＴ基板ＴＦＴＳＵＢと対向配置される他の基板に形成される遮光膜とともに、いわゆるブラックマトリックス層を形成するようになっている。
【００２７】
このように、各基板のそれぞれにブラックマトリックス層を構成する遮光膜を別個に形成しているのは、一方の基板に対する他方の基板のアライメントを正確かつ容易にするためである。
【００２８】
そして、このように走査信号配線Ｇｉ、Ｇｉ＋１および遮光膜２が形成されたＴＦＴ基板ＴＦＴＳＵＢの上面には該走査信号配線Ｇｉ、Ｇｉ＋１および遮光膜２をも被って第１絶縁膜３（図３、図４、図７参照）がたとえば窒化シリコン膜によって形成されている。
【００２９】
この第１絶縁膜３は、前記走査信号配線Ｇｉ、Ｇｉ＋１の後述する映像信号配線Ｄｊ、Ｄｊ＋１との交差部においては層間絶縁膜として、後述する薄膜トランジスタＴＦＴの形成領域ではそのゲート酸化膜として、また、後述する付加容量素子Ｃａｄｄの形成領域ではその誘電体膜として機能するようになっている。
【００３０】
この第１絶縁膜３上であって、前記走査信号配線Ｇｉ＋１（図中下側の走査信号配線）の一部と重畳する部分は、いわゆる逆スタガ構造の薄膜トランジスタＴＦＴが形成される領域となっており、この領域にはたとえばアモルファスＳｉ（ａ−Ｓｉ）からなる半導体層５が形成されている。
【００３１】
この半導体層５の上面にドレイン電極６およびソース電極７をそれぞれ離間させて形成することにより、前記走査信号配線Ｇｉ＋１の一部をゲート電極とする薄膜トランジスタＴＦＴが形成されることになるが、これら各電極は映像信号配線Ｄｊ、Ｄｊ＋１の形成時に同時に形成されるようになっている。
【００３２】
すなわち、映像信号配線Ｄｊは図中ｙ方向に延在されて形成され、たとえばＣｒとＭｏとの合金層から構成されている。
【００３３】
薄膜トランジスタＴＦＴのドレイン電極６はこの映像信号配線Ｄｊの一部が延在されて形成されることによって形成され、また、同時に、後述する画素電極１２との導通を図るべくソース電極７が形成されている。
【００３４】
なお、この映像信号配線Ｄｊは、前記走査信号配線Ｇｉ＋１との層間絶縁の信頼性の向上を図るため、その交差部において前記薄膜トランジスタＴＦＴの半導体層５と同時に形成される半導体層５’上に形成されるようになっている。
【００３５】
また、この実施例では、前記半導体層５、５’の表面の全域にはドレイン電極６およびソース電極７とのオーミックコンタクトをとるためのたとえばＮ型不純物層がドープされたコンタクト層が形成され、前記各電極６、７を形成した後に該各電極６、７をマスクとして該コンタクト層をエッチングするようにして、該コンタクト層を各電極６、７の下層に残存させるようになっている。
【００３６】
そして、このように加工されたＴＦＴ基板ＴＦＴＳＵＢの上面には、その全域に及んでたとえば窒化シリコン膜からなる第２絶縁膜１０（図３、図４、図７参照）が形成されている。この第２絶縁膜１０は薄膜トランジスタＴＦＴと液晶との直接の接触を回避して該薄膜トランジスタＴＦＴの特性劣化を防止する保護膜としての機能を有するようになっている。
【００３７】
さらに、この第２絶縁膜１０の上面には、画素電極１２がたとえばＩＴＯ（Indium-Tin-Oxide）からなる透明導電材によって形成され、その一部は、第２絶縁膜１０に形成したコンタクトホール１４を通して前記ソース電極７の延在部に接続されている。
【００３８】
このような画素電極１２は、それを第２絶縁膜１０の上面に形成することによって映像信号配線Ｄｊ、Ｄｊ＋１との電気的接触を憂えることがないので、その面積を大きくできいわゆる開口率を向上させることができる効果を有するようになる。
【００３９】
なお、画素電極１２はその一部が延在されて、図中の薄膜トランジスタＴＦＴをオンさせるための映像信号配線Ｇｉ＋１と隣接する他の映像信号配線Ｇｉに重畳されて、前記第１絶縁膜３及び第２絶縁膜１０を誘電体膜とする付加容量素子Ｃａｄｄが構成されている。この付加容量素子Ｃａｄｄは、薄膜トランジスタＴＦＴがオフした際に、画素電極ＩＴＯに映像信号が長く蓄積させるため等の目的で設けられたものである。
【００４０】
ソース電極の延在部の詳細構成
図３（ａ）は、図２に示す薄膜トランジスタおよびその近傍の拡大平面図を示し、同図（ｂ）は同図（ａ）のｂ−ｂ線における断面図を示している。
【００４１】
同図（ａ）、（ｂ）において、透明基板ＴＦＴＳＵＢ上にたとえば矩形状からなる第１導電層２１が形成されている。この第１導電層２１は走査信号配線Ｇｉ、Ｇｉ＋１と同材料からなり、該走査信号配線Ｇｉ、Ｇｉ＋１の形成と同時に形成されるようになっている。
【００４２】
そして、この第１導電層２１の上面には、この第１導電層２１をも被って第１絶縁膜３が形成されている。この第１絶縁膜３は、上述した第１絶縁膜３と同一のものである。
【００４３】
さらに、この第１絶縁膜３の上面には矩形状からなる半導体層２２が形成されている。この半導体層２２はその中心が前記第１導電層２１の中心とほぼ一致づけられて形成され、該第１導電層２１よりもたとえば小さく形成されている。
【００４４】
この半導体層２２は、薄膜トランジスタＴＦＴの半導体層５（および５’も含む）の形成と同時に形成されるようになっている。
【００４５】
そして、この半導体層２２上にはこの半導体層２２をも被って第２導電膜２３が形成されている。この第２導電膜２３は、薄膜トランジスタＴＦＴのソース電極７の延在部として機能し、後述する画素電極１２と接続される部分となっている。
【００４６】
そして、この第２導電膜２３はその輪郭が矩形状をなし、その中心は前記半導体層２２の中心とほぼ一致づけられて形成されている。
【００４７】
さらに、この第２導電層２３の上面には、この第２導電膜２３をも被って第２絶縁膜１０が形成されている。この第２絶縁膜２３は、上述した第２絶縁膜１０と同一のものである。
【００４８】
そして、この第２絶縁膜１０は、矩形状からなるコンタクトホール（スルホール）１０’が形成され、このコンタクトホール１０’はその中心が前記半導体層２２の中心とほぼ一致づけられて形成され、該コンタクトホール１０’よりもたとえば小さく形成されている。
【００４９】
そして、この第２絶縁膜１０の上面には画素電極１２が形成され、この画素電極１２は前記第２絶縁層１０に形成されたコンタクトホール１０’を介して第２導電層２３、すなわち薄膜トランジスタＴＦＴのソース電極７の延在部と接続されるようになっている。
【００５０】
このように構成された薄膜トランジスタＴＦＴのソース電極７の延在部２３には、同図に示すように、走査信号配線Ｇｉ、Ｇｉ＋１と同時に形成される第１導電層２１の輪郭（パターン）、薄膜トランジスタＴＦＴの半導体層５と同時に形成される半導体層２２の輪郭（パターン）、映像信号配線Ｄｊ、Ｄｊ＋１と同時に形成される第２導電層２３の輪郭（パターン）が目視でき、しかも、それらはそれぞれの中心をほぼ同じにして相似形をなすように配置されている。
【００５１】
このため、これらのパターンの認識によって、それらのアライメントのずれがどれだけ生じているかを画素ごとに認識することにができるようになる。
【００５２】
このことは、後にそれらのアライメントのずれを分析および解析することによって、その対策を講ずることができ、各画素の走査信号配線Ｇｉ、Ｇｉ＋１、半導体層５、および映像信号配線Ｄｊ、Ｄｊ＋１におけるアライメントのずれを防止できるようになる。
【００５３】
付加容量素子の詳細構成
図４（ａ）は、図２に示した付加容量素子Ｃａｄｄの部分を拡大して示した図で、そのｂ−ｂ線における断面図を図４（ｂ）に示している。
【００５４】
同図（ａ）、（ｂ）において、透明基板ＴＦＴＳＵＢ上に形成された走査信号配線Ｇｉにたとえば矩形状のスルホール３１が形成されている。
【００５５】
そして、この走査信号配線Ｇｉの上面には、該スルホール３１をも被って第１絶縁膜３が形成されている。この第１絶縁膜３は、上述した第１絶縁膜３と同一のものである。
【００５６】
さらに、この第１絶縁膜３の上面には第２絶縁膜１０が形成されている。この第２絶縁膜１０は、上述した第２絶縁膜１０と同一のものである。
【００５７】
そして、この第２絶縁膜１０の上面には画素電極１２の延在部３２が前記走査信号配線Ｇｉに重畳されるようにして形成され、この延在部３２にはスルホール３３が形成されている。このスルホール３３は矩形状からなり、その中心は前記走査信号配線Ｇｉのスルホール３１の中心とほぼ一致づけられ、かつ、該走査信号配線Ｇｉのスルホール３１よりもたとえば大きく形成されている。
【００５８】
このように形成された容量素子Ｃａｄｄの部分には、同図に示されるように、走査信号配線Ｇｉのスルホール３１の輪郭（パターン）および画素電極１２の延在部３２のスルホール３３の輪郭（パターン）が目視でき、それらはそれぞれの中心をほぼ同じにして相似形をなすように配置されている。
【００５９】
このため、これらのパターンの認識によって、それらのアライメントのずれがどれだけ生じているかを認識することができるようになる。
【００６０】
このことは、後にそれらのアライメントのずれを分析および解析することによって、その対策を講ずることができ、走査信号配線Ｇｉおよび画素電極１２におけるアライメントのずれを防止できるようになる。
【００６１】
そして、図３および図４に示した各アライメントのずれを認識する手段によって、正確なアライメントを要する各層、すなわち、走査信号配線Ｇ０、…、Ｇｉ、、…、Ｇｎ、半導体層５、５’、映像信号配線Ｄ１、…、Ｄｊ、…、Ｄｍ、第２絶縁膜１０、および画素電極１２のそれぞれのアライメントのずれを容易に認識することができるようになる。
【００６２】
ここで、上述した方法で各画素におけるアライメントのずれを防止できることによる顕著な効果を以下説明する。
【００６３】
▲１▼図５は、図２のVI−VI線における断面図である。走査信号配線Ｄｊと同時に形成される遮光膜２と、この遮光膜２上に一部重畳して形成される画素電極１２とのアライメントが充分でない場合、遮光膜２と画素電極１２の重畳領域における面積は各画素ごとに異なってしまうことになる。
【００６４】
この場合、映像信号配線Ｄｊと画素電極１２との間に前記遮光膜２を介して（Ｃ₁＋Ｃ₂）の容量が形成され、このうち特にＣ₂の容量が各画素によって異なってしまうため、映像信号配線Ｄｊと各画素電極１２との間の容量が異なることになる。
【００６５】
このようになった場合、図６に示すように、薄膜トランジスタＴＦＴがオフした場合、画素電極１２に印加されている映像信号の電位差は若干低く（ΔＶ）なってそのまま蓄積されるようになるが、その蓄積される電位差が各画素ごとにばらつきが生じて輝度むらの原因となる。
【００６６】
このことから、上述した実施例のように構成することによって、遮光膜２に対して重畳される画素電極１２の面積は、各画素ごとに等しくでき、表示の輝度むらの発生を防止することができるようになる。
【００６７】
▲２▼また、同様に、図３において、薄膜トランジスタＴＦＴのソース電極７のゲート信号配線Ｇｉ＋１に対して重畳する面積は、該薄膜トランジスタＴＦＴのＣｇｓに影響され、これが各画素ごとにばらつきが生じることによって輝度むらの原因となる。
【００６８】
このため、走査信号配線Ｇ０、…、Ｇｉ、…、Ｇｎと、映像信号配線Ｄ１、…、Ｄｊ、…、Ｄｍとのアライメントを正確に行い得ることによって、各画素毎に薄膜トランジスタＴＦＴのソース電極７のゲート信号配線Ｇｉ＋１に対して重畳する面積を均一化することができるようになる。
【００６９】
〔実施例２〕
図７（ａ）は、走査信号配線Ｇｉ＋１と映像信号配線Ｄｊとの交差部の拡大した平面図を示すものである。同図（ａ）のｂ−ｂ線における断面図を同図（ｂ）に示している。
【００７０】
まず、透明基板ＴＦＴＳＵＢ面にｘ方向に延在して形成される走査信号配線Ｇｉ＋１がある。そして、この走査信号配線Ｇｉ＋１の後述する映像信号配線Ｄｊと交差する個所に矩形状のスルホール４１が形成されている。
【００７１】
このスルホール４１は、図２に示した走査信号配線Ｇｉ＋１にも形成され、該走査信号配線Ｇｉ＋１と交差して形成される映像信号配線Ｄｊとの間で層間絶縁膜を通してショートが生じた場合の修復手段として形成されている。
【００７２】
すなわち、前記スルホール４１によって経路が２つに分岐された走査信号配線の一方において映像信号配線とショートが生じた場合に、該一方の走査信号配線のショート個所を間にした２個所の部分をたとえばレーザ光線で切断し、他方の走査信号配線のみを信号配線と機能させるようになっている。
【００７３】
しかし、この走査信号配線Ｇｉ＋１に形成されたスルホール４１は、本実施例の場合、アライメントのずれを認識する手段の一つを兼ねたものとなっている。
【００７４】
そして、このように形成された走査信号配線Ｇｉ＋１をも被って第１絶縁膜３が形成され、この第１絶縁膜３の上面には半導体層５’が形成されている。この半導体層５’は薄膜トランジスタＴＦＴの半導体層５が延在されて形成されたもので、後述の映像信号配線Ｄｊの交差部にまで及んで形成されている。
【００７５】
このような半導体層５’を形成することにより、後述の映像信号配線Ｄｊの走査信号配線に対する層間絶縁の機能を向上させるようになっている。
【００７６】
そして、この半導体層５’にはスルホール４３が形成されている。このスルホール４３はその中心が走査信号配線Ｇｉ＋１に形成された前記スルホール４１の中心とほぼ一致づけられており、かつ該スルホール４１よりも小さな相似形をなしている。
【００７７】
さらに、映像信号配線Ｄｊがｙ方向に延在して形成され、この映像信号線Ｄｊにもスルホール４５が形成されている。このスルホール４５はその中心が半導体層５’に形成された前記スルホール４３の中心とほぼ一致づけられ、かつ該スルホール４３よりも小さな相似形をなしている。
【００７８】
そして、このように構成された透明基板ＴＦＴＳＵＢの表面には第２絶縁膜１０が形成され、この第２絶縁膜１０の上面には画素電極１２が形成されている。
【００７９】
このように形成された走査信号配線Ｇｉ＋１と映像信号配線Ｄｊとの交差部には、同図に示されるように、走査信号配線Ｇｉ＋１のスルホール４３の輪郭（パターン）、半導体層５’のスルホール４５の輪郭（パターン）、および映像信号配線Ｄｊのスルホール４５の輪郭（パターン）が目視でき、それらはそれぞれの中心をほぼ同じにして相似形をなすように配置されている。
【００８０】
このため、これらのパターンの認識によって、それらのアライメントのずれがどれだけ生じているかを認識することができるようになる。
【００８１】
このことは、後にそれらのアライメントのずれを分析および解析することによって、その対策を講ずることができ、走査信号線Ｇ０、…、Ｇｉ、…、Ｇｎ、半導体層５、５’、および映像信号線Ｄ１、…、Ｄｊ、…、Ｄｍにおけるアライメントのずれを防止できるようになる。
【００８２】
このような構成は、図３に示した構成とともに、各画素内に組み込むようにしてもよいし、また、図３に示した構成の代わりに、各画素内に組み込むようにしてもよい。
【００８３】
〔他の実施例〕
上述した実施例では、アライメントのずれを認識する手段は、各層に形成された輪郭あるいはスルホールのパターンとし、このパターンは矩形状にしたものである。
【００８４】
しかし、この形状に限定されないことはいうまでもない。上下左右方向のアライメントずれを認識するためには、たとえば十字形状、星型形状等であってもできることから、これらの形状であってもよい。
【００８５】
また、アライメントのずれは、必ずしも上下左右方向全てにわたって行う必要がないことはいうまでもない。たとえば上下方向のみ、あるいは左右方向のみにおいてアライメントを正確に行う場合があるからである。この場合、輪郭あるいはスルホールのパターンとしては、たとえば棒状のようなものであってもよいことから、このようにしてもよいことはいうまでもない。
【００８６】
また、上述した液晶表示装置は、透明基板上に、走査信号配線、第１絶縁膜、半導体層、映像信号配線、第２絶縁膜、および画素電極が順次積層される構造のものについて説明したものである。
【００８７】
しかし、このような積層構造を有するものに限られないことはいうまでもない。たとえば走査信号配線と画素電極とが同層に位置づけられた液晶表示装置にも適用できるからである。
【００８８】
要は、各画素領域にアライメントのずれの対象となる各層の重畳する領域に、それら各層に形成された輪郭あるいはスルホールを形成し、これら輪郭あるいはスルホールの相対的ずれを認識できれば、それらの各層のアライメトのずれを容易に認識でき、正確なアライメントを行うための対策が講じられるからである。
【００８９】
この観点からすると、いわゆる横電界方式の液晶表示装置、すなわち、液晶を介して互いに対向配置される透明基板の一方の透明基板の液晶側の各画素領域に、互いに離間されて配置された表示電極と基準電極とが形成され、これら各電極の間に発生する電界（基板に対してほぼ平行になることから横電界方式と称される所以となっている）によって、該各電極の間を透過する光に対する液晶の光透過率を制御する液晶表示装置にも適用できることはもちろんである。
【００９０】
さらに、上述した実施例では、アライメントのずれを認識できる手段について説明したものである。しかし、上述した各パターンをアライメント用マークとして用い、各層のアライメントを正確に行うようにしてもよいことはもちろんである。
【００９１】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、充分なアライメントの達成を図ることができるようになる。
【００９２】
また、表示部の面積の拡大を図ることができるようになる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の一実施例を示す全体構成図である。
【図２】本発明による液晶表示装置の画素構成の一実施例を示す構成図である。
【図３】本発明による液晶表示装置の画素構成の一部の拡大した構成図である。
【図４】本発明による液晶表示装置の画素構成の他の部分の拡大した構成図である。
【図５】本発明の効果を説明するための説明図である。
【図６】本発明の効果を説明するための説明図である。
【図７】本発明による液晶表示装置の他の実施例を示す要部構成図である。
【符号の説明】
Ｇ０、…、Ｇｉ、…、Ｇｎ……走査信号配線、Ｄ１、…、Ｄｊ、…、Ｄｍ……映像信号配線、２……遮光膜、ＴＦＴ……薄膜トランジスタ、５、５’……半導体層、６……ドレイン電極、７……ソース電極、１２……画素電極、Ｃａｄｄ……付加容量素子。

Claims

液晶を介して互いに対向配置される各透明基板のうち一方の透明基板の液晶側の面の複数の各画素領域に、走査信号線への走査信号の供給によって駆動されるスイッチング素子と、このスイッチング素子を介して映像信号線からの映像信号が供給される画素電極とが形成されている液晶表示装置において、
前記一方の透明基板上の前記各画素領域に、前記走査信号線と同層かつ同材料からなる第１のアライメントマークと、前記スイッチング素子の半導体層と同層かつ同材料からなる第２のアライメントマークと、前記スイッチング素子のソース電極あるいはドレイン電極と同層かつ同材料からなる第３のアライメントマークとが形成され、
前記第３のアライメントマークの上層にスルホールを有する絶縁膜が形成され、
前記第１のアライメントマークと前記第２のアライメントマークと前記第３のアライメントマークとは、島状に形成されたパターンあるいは輪郭を有するパターンであり、
前記第１のアライメントマークと前記第２のアライメントマークと前記第３のアライメントマークと前記スルホールとが、平面的に見て互いに重畳していることを特徴とする液晶表示装置。
前記第１のアライメントマークの輪郭、前記第２のアライメントマークの輪郭、前記第３のアライメントマークの輪郭、前記スルホールは、それらの中心が一致していることを特徴する請求項１に記載の液晶表示装置。