KR20010082609A - 액티브매트릭스기판 및 그 제조방법 - Google Patents

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KR20010082609A
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    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]

Abstract

4회의 포토리소그래피조작으로 생산성이 높고, 특성이 우수한 액티브매트릭스기판을 얻는다. 제1공정에서 유리기판(1)상에 주사선(11)과 주사선으로부터 연장되는 게이트전극(12)을 형성하고, 제2공정에서 게이트절연층(2)과, 비결정질 실리콘층(21) 및 비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 적층하여, TFT부(Tf)의 반도체층(20)을 형성하고, 제3공정에서 투명도전층(40)과 금속층(30)을 적층하여, 신호선(31)과 신호선으로부터 연장되는 드레인전극(32)과 화소전극(41)과 화소전극으로부터 연장되는 소스전극(33)을 형성하고, 이어서 채널갭(23)의 n+비결정질 실리콘층(22)을 에칭제거하고, 제4공정에서 보호절연층(3)을 형성하여, 화소전극(41)상의 보호절연층(3)과 금속층(30)을 에칭제거한다.

Description

액티브매트릭스기판 및 그 제조방법{Active matrix substrate and method for manufacturing the same}
본 발명은 액정표시장치에 사용하는 액티브매트릭스기판 및 그 제조방법에 관한 것으로서, 특히 제조공정이 간략화되면서 더욱 특성이 우수한 액티브매트릭스기판 및 생산성이 개선된 그 제조방법에 관한 것이다.
박막트랜지스터(이하「TFT」라 함)를 스위칭소자로서 사용하는 액티브매트릭스형액정표시장치는 각각 독립된 TFT 및 화소전극을 가지는 화소영역이 매트릭스형상으로 배치된 액티브매트릭스기판과 칼라필터기판과가 액정을 개재하여 대향배치되어 구성되어 있다. 또한 각 화소영역의 TFT부 및 경계영역에는 칼라필터기판 또는 액티브매트릭스기판에 차광층이 형성되어 있다.
액티브매트릭스기판의 회로구성의 배치를 모방한 일례를 도 182에 나타낸다. 도 182에 있어서 이 액티브매트릭스기판은 투명절연성기판상에 복수의 주사선(1011)이 형성되고, 상기 투명절연성기판상에 도시하지 않은 게이트절연층을 끼고 상기 주사선과 교차하도록 복수의 병렬하는 신호선(1031)이 형성되고, 이 주사선과 신호선과의 교점부근에 게이트전극(1012)과, 이 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 이 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극(1032) 및 소스전극(1033)과로 이루어지는 역스타가형의 TFT(1060)가 형성되어 있다. 또한 주사선(1011)과 신호선(1031)과에 둘러싸인 창문부(Wd)에 화소전극(1041)과 축적용량부(1070)가 형성되며, 게이트전극(1012)은 주사선(1011)에, 드레인전극(1032)은 신호선(1031)에, 소스전극(1033)은 화소전극(1041)에 각각 접속되어 있다.
창문부(Wd)와 이것을 둘러싸는 주사선(1011) 및 신호선(1031)과 TFT(1060)를 포함하는 영역을 이하「화소영역(Px)」이라 한다. 그리고 이들 복수의 화소영역(Px)이 매트릭스형상으로 종횡으로 인접하여 배열되어 액정표시장치의 표시면(Dp)을 구성하고 있다.
각각의 주사선(1011)은 표시면(Dp)의 외측에 연장되고, 그 앞단의 시단부에는 액티브매트릭스기판의 표면에 노출된 주사선단자(1015)가 형성되어 있다. 또한 각각의 신호선(1031)은 표시면(Dp)의 외측에 연장되어, 그 앞단의 시단부에는 액티브매트릭스기판의 표면에 노출된 신호선단자(1035)가 형성되어 있다.
표시면(Dp)의 외측에는 과전류발생시에 각 주사선, 신호선에 접속되는 TFT를 보호하는 보호트랜지스터(1080)가 부속되어 있는 경우도 있다. 또한 인접하는 신호선(1031)은 불의의 전격을 분산시켜 화소영역의 TFT를 보호할 목적으로, 표시면(Dp)의 외측에서 서로 고저항선에 의해서 전기적으로 접속되어 있는 경우도 있다.
표시면(Dp)의 외주부에는 제조중에 액티브매트릭스기판에 발생하는 불의의 전격을 전배선에 분산시켜 층간쇼트등의 폐해를 방지하거나, 회로결함을 검사하는 등의 목적으로, 각 주사선(1011)을 연결하는 게이트분로버스선(1091), 각 신호선(1031)을 연결하는 드레인분로버스선(1092), 게이트분로버스선과 드레인분로버스선을 접속하는 접속부, 주사선과 신호선의 검사패드 각각(1094, 1095)등 각종주변회로가 설치되고, 제조종료시에는 검사패드이외의 상기 주변회로는 기판주변과 함께 절단제거된다.
검사패드이외의 상기 주변회로를 절제하여 얻어진 액티브매트릭스기판은 각각의 주사선단자(1015)가 도시하지않은 주사선드라이버에 접속되고, 신호선단자(1035)가 도시하지 않은 신호선드라이버에 접속되어, 각각의 드라이버로부터의 신호에 의해서 화소영역의 각 TFT(1060)를 개재하고 화소전극(1041)에는 각각특정한 화소신호가 기록된다.
화소전극(1041)은 공통전극(1014)과 대향하여 배치되고, 이 쌍방의 전극사이에 전위차가 인가됨으로써 당해 화소영역의 액정이 구동된다. 이 화소전극과 공통전극과의 배치형태에는 두 가지가 있다. 그 하나는 도 183a에 나타낸 바와 같이, 액티브매트릭스기판에 형성된 화소전극(1041)과 칼라필터기판에 표시영역전체에 걸쳐 형성된 공통전극(1014)과가 액정(Lc)을 끼고 대향배치되는 형태이고, 이 형태는 일반적으로 투이스트네마티크형(이하, 'TN형'라고 한다)이라고 불리고 있다. 또 하나는, 도 183(b)에 나타낸 바와 같이, 액티브매트릭스기판상에서 빗치형상으로 형성된 화소전극(1041)과 빗치형상으로 형성된 공통전극(1014)이 서로 비접촉으로 대향배치되는 형태이고, 이 형태는 일반적으로 "In Plane Switching 방식(이하,'IPS형'이라고 한다)"이라고 불리고 있다.
TFT(1060)는 각 화소영역(Px)에서 주사선(1011)으로부터 연장되는 게이트전극(1012)과, 신호선(1031)으로부터 연장되는 전극(이하 본 명세서에서는 "드레인전극"이라고 한다)(1032)과, 화소전극(1041)에 접속된 전극(이하 본명세서에서는 "소스전극" 이라고한다)(1033)을 가지고, 게이트전극(1012)에 전달되는 주사선신호에 의해 드레인전극(1032)과 소스전극(1033)과가 선택적으로 도통하고, 신호선(1031)으로부터 주어지는 화상신호가 화소전극(1041)에 전달되어, 화소전극(1041)과 공통전극(1014)과의 사이에 생기는 전위차에 의해서 액정이 구동된다.
축적용량부(1070)는 축적용량전극(1071)과 축적공통전극(1072)과로 이루어지고, 주사선(1011)이 비선택이 되었을 때에 화소전극(1041)에 인가되어 있던 액정구동전위가 TFT(1060)등을 통하여 리크하는 것에 의한 전위변동을 방지하기 위해서, 게이트전극(1012)에 다음 번의 선택신호가 인가될 때까지 액정구동전위를 유지하기 위해서 설치되어 있다. 도 182에서는 축적공통전극(1072)이 전단주사선에 접속되는 게이트 스토리지(storage)방식의 축적용량이 형성되어 있지만, 축적공통전극(1072)이 공통배선(1013)에 접속되는 캄몬스토리지(common storage)방식의 축적용량이 형성되는 일도 있다.
상기 회로구성을 가지는 종래의 TN형액정표시장치에 있어서의 액티브매트릭스기판의 제조방법의 일례(예컨대, 일본특개평9-120083호 공보)를, 도 1841a∼도 184e를 참조하고 설명한다. 여기서는 막형성조작과 포토리소그래피기술을 사용한 패터닝, 에칭조작(이하 간단히「에칭」이라고 한다)과의 조합을 1공정으로서 나타낸다. 또, 이하의 설명에 있어서 액티브매트릭스기판의 화소전극(1041)이 형성되는 부위를 창문부(Wd), TFT(1060)가 형성되는 부위를 TFT부(Tf), 축적용량전극(1071)이 형성되는 부위를 축적용량부(Cp), 단자등의 주변회로가 형성되는 표시면(Dp)의 외주를 외주부(Ss)라 표기한다.
(제1공정) 도 184a에 나타낸 바와 같이, 유리기판(1001)상에 금속층(1010)을 형성하고, 이어서 도시하지 않은 주사선(1011)과, 이 주사선으로부터 TFT부(Tf)로
연장되는 게이트전극(1012)과, 외주부(Ss)로 연장되는 주사선단자(1015)와, 축적용량부(Cp)의 축적공통전극(1072)을 남겨, 금속층(1010)을 에칭제거한다.
(제2공정) 도 184b에 나타낸 바와 같이, 상기 투명절연성기판상에 순차 게이트절연층(1002)과, 비결정질 실리콘층(1021) 및 n+비결정질 실리콘층(1022)으로 이루어지는 반도체층(1020)을 적층하여, TFT부(Tf)를 남겨 반도체층(1020)을 에칭제거한다.
(제3공정) 도 184c에 나타낸 바와 같이, 상기 투명절연성기판상에 금속층(1030)을 형성하고, 신호선(1031)과, 신호선으로부터 외주부(Ss)로 연장되는 신호선단자(1035)와, 드레인전극(1032)과, 소스전극(1033)을 남겨, 금속층(1030)을 에칭제거한다. 다음에 남겨진 금속층을 마스크로하여 TFT부의 채널갭(1023)에 노출된 n+비결정질 실리콘층(1022)을 제거한다.
(제4공정) 도 184d에 나타낸 바와 같이, 상기 투명절연성기판상에 보호절연층(1003)을 형성하고, 외주부(Ss)에서 보호절연층(1003)을 관통하여 신호선단자(1035)에 달하는 제1개구(1061)와, TFT부(Tf)에서 보호절연층(1003)을 관통하여 소스전극(1033)에 달하는 제2개구(1062)와, 외주부(Ss)에서 보호절연층(1003) 및 게이트절연층(1002)을 관통하여 주사선단자(1015)에 달하는 제3개구(1063)를 에칭하여 형성한다.
(제5공정) 도 184e에 나타낸 바와 같이, 상기 투명절연성기판상에 투명도전층(1040)을 형성하고, TFT부(Tf)에서 제2개구(1062)를 통해서 소스전극(1033)에 접속되어 창문부(Wd)로 퍼지는 화소전극(1041)과, 축적용량부(Cp)에서 축적공통전극(1072)의 위에 화소전극으로부터 연장되는 축적용량전극(1071)과, 외주부(Ss)에서 제1개구(1061)를 통해서 신호선단자(1035)상 및 제3개구(1063)를 통해서 주사선단자(1015)상의 표면에 노출되는 단자패드(1095)를 남겨, 투명도전층(1040)을 에칭제거하고, 공정을 완료한다.
액티브매트릭스기판의 제조방법에 관하여는 상기 이외에도 많은 방법이 제안되어 있지만, 종래방법은 막형성조작과 패터닝, 에칭과의 조합을 1공정으로 할 때, 어느 것이나 5공정이상을 요하는 것이었다. 그러나, 최근 퍼스널컴퓨터나 모니터등의 표시장치로서 음극선관을 대신하여 액정표시장치가 많이 사용되게 되어, 이것에 따라 대형화면의 액정표시장치의 저가격화가 강력하게 요구되게 되어 왔다. 액정표시장치의 저가격화에는 종합적인 비용절감이 필요하지만, 그 한 수단으로서 제조공정의 간략화를 들 수 있다. 특히 포토리소그래피의 증가에 의한 공정수의 증가는 다대한 설비투자와 생산성의 저하를 수반함으로, 에칭회수를 삭감하는 방법이 탐색되었다.
이 종래의 제조방법으로서는, 보호트랜지스터등의 주변회로를 형성하기 위해서, 더욱 여분의 공정을 필요로 하는 경우도 있고, 또한 에칭조작에 의해서 하층의 남겨야 할 막이 침식되어 생산성을 저하시키는 경우도 있었다.
에칭회수를 삭감하는 방법에 관하여는 종래부터도 각종제안되어 있다. 예컨대, 일본특허제2570255호공보나 특개소63-15472호공보는 제1공정에서 주사선과 게이트전극을 형성하고, 제2공정에서 게이트절연층과 반도체층과 금속층을 막형성후, 신호선과 드레인전극과 소스전극이 연속된 부분을 남겨 금속층 및 반도체층을 에칭제거하고, 제3공정에서 투명도전층을 막형성후 신호선과 드레인전극과 소스전극과 이 소스전극으로부터 연장되는 화소전극을 남겨 투명도전층 및 채널갭의 금속층을 에칭제거하고, 이어서 남겨진 투명도전층을 마스크로하여 n+비결정질 실리콘층을 제거하고, 제4공정에서 보호절연층을 형성후, 화소전극상의 보호절연층을 에칭제거하는 4공정법을 제안하고 있다. 그러나, 이 방법으로는 일반적으로 게이트금속층과 드레인금속층의 전기적인 변환을 할 수 없기 때문에, 보호트랜지스터가 형성될 수 없고, 생산성에 문제가 있다.
또한, 일본국특개평7-175084호공보는 제1공정에서 주사선과 게이트전극을 형성하고, 제2공정에서 게이트절연층과 반도체층을 막형성후, TFT부의 반도체층을 남겨 게이트절연층 및 반도체층을 에칭제거하고, 제3공정에서 투명도전층을 막형성후, 신호선과 화소전극과 드레인전극과 소스전극을 남겨 투명도전층을 에칭제거하고, 이어서 남겨진 투명도전층을 마스크로하여 n+비결정질 실리콘층을 제거하고, 제4공정에서 보호절연층을 형성후, 화소전극상의 보호절연층을 에칭제거하는 4공정법을 제안하고 있다. 그러나, 이 방법은 신호선, 드레인전극, 소스전극등이 저항이 높고 막결함이 일어나기 쉬운 투명도전층(ITO)만에 의해서 형성되기 때문에, 표시품위나 생산성에 문제가 있다.
더욱이, 일본국특개평8-146462호공보는 제1공정에서 주사선과 게이트전극을 형성하고, 제2공정에서 게이트절연층과 반도체층과 금속실리사이드층을 막형성후,신호선과 드레인전극과 및 소스전극과가 연속된 부분을 남겨 금속실리사이드층 및 반도체층 및 게이트절연층을 에칭제거하고, 제3공정에서 투명도전층과 금속층을 막형성 후, 신호선과 드레인전극과 소스전극 및 이 소스전극과 연결하는 화소전극을 남겨 금속층 및 투명도전층을 에칭제거하고, 이어서 남겨진 금속층을 마스크로하여 n+비결정질 실리콘층을 제거하고, 제4공정에서 보호절연층을 형성후, 화소전극상의 보호절연층 및 금속층을 에칭제거하는 4공정법을 제안하고 있다.
그러나, 일본국특개평7-175084호공보나 일본국특개평8-146462호공보의 방법은 신호선의 금속층이나 투명도전층 혹은 보호절연층의 에칭 중에 에칭액의 스며듦으로 인해 신호선이 단선되거나, 하층의 주사선이나 게이트전극등의 회로요소가 침식되거나, 혹은, 주사선과 신호선이 쇼트하기도 하여, 생산성이나 액티브매트릭스기판으로서의 특성에 문제가 있기 때문에, 실용화가 곤란하였다.
본 발명은 상기한 과제를 해결하기 위해서 이루어진 것이고, 따라서, 그 목적은, 특성이 우수하며 게다가 적은 제조공정으로 생산성이 좋게 제조할 수가 있는 액티브매트릭스기판 및 그 제조방법을 제공하는 것에 있다.
상기의 과제를 해결하기 위해서, 본 발명의 청구항 1은, 투명절연성기판상에 있어 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판(이하 같은 액티브매트릭스기판을「TN형액티브매트릭스기판」이라고 한다)에 있어서, 상기 신호선, 상기 소스전극, 및 상기 드레인전극이 어느 것이나 투명도전층상에 금속층을 적층하여 형성되어, 상기 소스전극의 하층의 상기 투명도전층이 창문부의 상기 게이트절연층상으로 연장되어 상기 화소전극이 형성된 액티브매트릭스기판을 제공한다.
이 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 원료에 대한 제품비율이 향상한다.
또한 이 액티브매트릭스기판은 신호선이 금속층과 투명도전층과로 적층되어 형성되어 있기 때문에, 신호선의 배선저항을 저감할 수 있음과 동시에 단선불량등에의한 생산성의 저하가 억제되고, 또한 소스전극과 화소전극과가 투명도전층에 의해서 일체로 형성되어 있기 때문에, 접속에 의한 전기저항의 증대가 억제되어 특성이 향상된다.
본 발명의 청구항 2는, 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 이 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하여 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되며 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되고, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판(이하 같은 액티브매트릭스기판을「IPS형액티브매트릭스기판」이라고 한다)에 있어서, 상기 공통배선과 상기 공통전극과가 모두 주사선과 동층에 형성되며, 또한 상기 투명절연성기판의 적어도 한편의 변부에서 상기 공통배선의 단부가 상기 주사선의 같은 변부의 단부보다 외측으로 연장되어 형성되고, 상기 공통배선의 단부가 서로 상기 주사선과 동층에 있어서 연결되어 있는 액티브매트릭스기판을 제공한다.
이 IPS형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 원료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 공통배선이 투명절연성기판의 한편 또는 마주 대하는 양쪽의 변부에서 단부가 주사선의 같은 변부의 단부보다 외측으로 연장되어 있고, 이들의 공통배선의 단부를 공통배선연결선이 서로 연결하고, 이 연결선에 공통배선단자부가 형성되어 있기 때문에, 주사선단자가 투명절연성기판의 한 쪽에 형성되어 있는 경우도 양측에 형성되어 있는 경우도 공통배선단자의 취출이 가능하게 되어, IPS 형의 액티브매트릭스기판이 단독으로 실현된다.
또한 이 액티브매트릭스기판은 공통전극과 화소전극부의 단차를 작게할 수있기 때문에, 패널공정에서의 배향제어가 용이하다.
본 발명의 청구항 3은, TN형액티브매트릭스기판에 있어서, 상기 신호선의 하층에 상기 신호선과 동일형상의 반도체층이 형성되고, 상기 반도체층과 상기 신호선을 투명도전층이 피복함과 동시에, 상기 소스전극과 상기 드레인전극과가 금속층상에 상기 투명도전층을 적층하여 형성되고, 상기 소스전극의 상층의 상기 투명도전층이 창문부의 상기 게이트절연층상으로 연장되어 상기 화소전극이 형성된 액티브매트릭스기판을 제공한다.
이 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 원료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 신호선이 금속층과 투명도전층과로 적층되어 형성되어 있기 때문에, 신호선의 배선저항을 저감할 수 있음과 동시에 단선불량등에 의한 생산성의 저하가 억제되며, 또한 소스전극과 화소전극과가 투명도전층에 의해서 일체로 형성되어 있기 때문에, 접속에 의한 전기저항의 증대가 억제되어지고 특성이 향상된다.
또한 이 액티브매트릭스기판은 신호선의 하층의 반도체층의 측면이 투명도전층으로 피복되어 있기 때문에, TFT의 채널을 형성하는 n+비결정질 실리콘층의 에칭시에, 반도체층의 비결정질 실리콘층이 횡방향으로 침식되는 것을 저지할 수 있고, 보호절연막의 피복형상악화에 의한 배향제어의 불량을 방지할 수가 있다. 또한 신호선의 금속층의 측면이 투명도전층으로 피복되어 있기 때문에, 투명도전층의 에칭시에 포토레지스트가 신호선의 금속층과 반도체층을 덮어 형성되어 있기때문에, 금속층상에 티끌이나 이물질이 있더라도 투명도전층과 금속층의 계면에 에칭액이 스며 드는 일이 없고, 신호선의 단선을 방지할 수가 있다.
본 발명의 청구항 4는, TN형액티브매트릭스기판에 있어서, 상기 신호선의 하층에 형성된 상기 반도체층이 하측이 폭이 넓게 되도록 단면철형으로 형성되고, 철형상부의 상기 반도체층과 상기 신호선을 형성하는 금속층 및 투명도전층과는 각각의 측면이 일치하도록 형성됨과 동시에, 상기 소스전극과 상기 드레인전극과가 상기 금속층상에 상기 투명도전층을 적층하여 형성되고, 상기 소스전극의 상층의 상기 투명도전층이 창문부의 상기 게이트절연층상으로 연장되어 상기 화소전극이 형성된 액티브매트릭스기판을 제공한다.
이 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 원료에 대한 제품비용이 향상된다.
또한 이 액티브매트릭스기판은 신호선이 금속층과 투명도전층과로 적층되어 형성되어 있기 때문에, 신호선의 배선저항이 저감될 수 있음과 동시에 단선불량등에 의한 생산성의 저하가 억제되며, 또한 소스전극과 화소전극과가 투명도전층에 의해서 일체로 형성되어 있기 때문에, 접속에 의한 전기저항의 증대가 억제되어 특성이 향상된다.
또한 이 액티브매트릭스기판은 TFT의 채널을 형성함과 동시에 투명도전층을 마스크로 하여 신호선의 금속층을 에칭하기 때문에, 신호선의 치수제어를 용이하게 행할 수 있다.
본 발명의 청구항 5는, 청구항 2 내지 청구항 4 중 어느 한 항에 기재된 TN형액티브매트릭스기판에 있어서, 상기 소스전극 및 상기 드레인전극의 하층에 배치된 상기 반도체층상층의 오믹콘택트층의 두께가 3nm∼6nm의 범위내인 액티브매트릭스기판을 제공한다.
이들의 TN형액티브매트릭스기판은 상기의 효과에 더하여, 드레인전극 및 소스전극의 에칭시에 반도체층상층의 오믹콘택층도 동시에 에칭할 수 있고, 더욱이 반도체층의 막두께를 엷게 할 수 있기 때문에, 생산효율을 올릴수 있음과 동시에, 반도체층의 종방향의 저항치가 저감될 수 있고, TFT의 기록 능력을 향상시킬 수 있다.
본 발명의 창구항 6항은, 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 액티브매트릭스기판에 있어서, 상기 주사선이 Al 또는 Al을 주체로 하는 합금의 단층막 또는 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층한 적층막으로 형성된 액티브매트릭스기판을 제공한다.
이들의 액티브매트릭스기판은 주사선의 배선저항을 저감할 수 있음과 동시 에 주사선단자부에서의 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 7은, 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 액티브매트릭스기판에 있어서, 상기 주사선이 2층이상의 도전막으로 이루어지는 적층막으로 형성되고, 이 적층막의 최상층이 금속의 질화막 또는 투명도전막으로 형성된 액티브매트릭스기판을 제공한다.
이들의 액티브매트릭스기판은 주사선단자부에서의 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 8, 9는, 각각 청구항 2, 5에 기재된 액티브매트릭스기판에 있어서, 상기 신호선이 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층한 적층막으로 형성된 액티브매트릭스기판을 제공한다.
이들의 액티브매트릭스기판은 신호선의 배선저항을 저감할 수 있음과 동시에, 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 10, 11은, 각각 청구항 2, 5에 기재된 액티브매트릭스기판에 있어서, 상기 신호선이 2층이상의 도전막으로 이루어지는 적층막으로 형성되고, 이 적층막의 최상층이 금속의 질화막 또는 투명도전막으로 형성된 액티브매트릭스기판을 제공한다.
이들의 액티브매트릭스기판은 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 12, 13, 14는, 각각 청구항 7, 10, 11에 기재된 액티브매트릭스기판에 있어서, 상기 금속의 질화막이 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막인 액티브매트릭스기판을 제공한다.
이들의 액티브매트릭스기판은 주사선단자부 및 신호선단자부에서의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 15, 16, 17은, 각각 청구항 12, 13, 14에 기재된 액티브매트릭스기판에 있어서, 상기 금속의 질화막의 질소농도가 25원자% 이상인 액티브매트릭스기판을 제공한다.
이 액티브매트릭스기판은 주사선단자부 및 신호선단자부에서의 접속신뢰성을양호하게 확보할 수가 있다.
본 발명의 청구항 18은, TN형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선선단부에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 주사선으로부터 상기 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 게이트전극을 남겨 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 박막트랜지스터부를 남겨 상기 반도체층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 순차 투명도전층과 금속층을 적층하고, 신호선과, 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서 신호선으로부터 박막트랜지스터부로 연장되는 드레인전극과, 화소전극과, 이 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 소스전극을 남겨 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거한 후, 상기 화소전극 및 상기 신호선단자부상의 상기 금속층을 에칭제거하여, 투명도전층으로 이루어지는 화소전극 및 신호선단자와, 도체층으로 이루어지는 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 1의 액티브매트릭스기판을 4공정으로 제조할 수가 있다.
본 발명의 청구항 19는, IPS형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 제1도체층을 형성하고, 주사선과, 주사선의 시단부에 형성되는 주사선단자부와, 상기 투명절연성기판의 적어도 한편의 변부에서 단부가 상기 주사선의 같은 변부의 단부보다 외측으로 연장되는 공통배선과, 상기 공통배선의 단부를 서로 연결하는 공통배선연결선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 공통전극을 남겨 상기 제1도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하여, 각각의 화소영역에서 박막트랜지스터의 게이트전극이 되는 상기 주사선의 부분을 남겨 상기 반도체층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 제2도체층을 형성하고, 신호선과, 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 게이트전극상으로 연장되는 드레인전극과, 상기 게이트절연층을 개재하여 상기 공통전극에 대향하여 연장되는 화소전극과, 상기 화소전극으로부터 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 배치되는 소스전극을 남겨 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부 및 상기 공통배선단자부상의 보호절연층 및 게이트절연층을 에칭제거하고, 제2도체층으로 이루어지는 신호선단자와, 제1도체층으로 이루어지는주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 2의 액티브매트릭스기판을 4공정으로 제조할 수가 있다.
본 발명의 청구항 20은, TN형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선선단부에 형성되는 주사선단자부와, 각각의 화소영역에서 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하고, 신호선 또는 신호선을 덮는 부분과, 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서 신호선으로부터 박막트랜지스터부를 통하여 화소전극부로 연장되는 돌출부를 남겨 상기 금속층과 상기 반도체층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부로 연장되는 드레인전극과, 상기 드레인전극과 채널갭을 두고 대향배치되는 소스전극과, 상기 화소전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층과 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하여, 투명도전층으로 이루어지는 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 신호선단자와, 도체층으로 이루어지는 상기 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 3 또는 청구항 4의 액티브매트릭스기판을 4공정으로 제조할 수가 있다.
본 발명의 청구항 21은, TN형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선선단부에 형성되는 주사선단자부와, 각각의 화소영역에서 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, V속원소의 도핑처리을 하고 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하여, 신호선 또는 신호선을 덮는 부분과, 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서 신호선으로부터 박막트랜지스터부를 통하여 화소전극부로 연장되는 돌출부를 남겨 상기 금속층 및 상기 반도체층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 상기 신호선으로부터 박막트랜지스터부로 연장되는 드레인전극과, 상기 드레인전극과 채널갭을 두고 대향배치되는 소스전극과, 상기 화소전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하여, 이어서 상기 화소전극 및 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하고, 투명도전층으로 이루어지는 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 신호선단자와, 도체층으로 이루어지는 주사선 단자를 노출시키는 액티브메트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은, 청구항 5의 액티브매트릭스기판을 4공정으로 제조할 수가 있다.
본 발명의 청구항 22는, IPS형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선시단부에 형성되는 주사선단자부와, 상기 투명절연성기판의 적어도 한편의 변부에서 단부가 상기 주사선의 같은 변부의 단부보다 외측으로 연장되는 공통배선과, 상기 공통배선의 단부를 서로 연결하는 공통배선연결선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 공통전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과 금속층을 적층하여, 상기 신호선 또는 신호선을 덮는 부분과, 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부를 통하여 화소전극부로 연장되는 돌출부를 남겨 상기 금속층과 상기 반도체층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층 또는 금속의 질화막층 또는 제2의 금속층을 형성하고, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선단부에 형성되는 신호선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 게이트전극상에 형성되는 박막트랜지스터부에 연장되는 드레인전극과, 상기 게이트절연층을 개재하여 상기 공통전극에 대향하여 연장되는 화소전극과, 상기 화소전극으로부터 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 소스전극을 남겨 상기 투명도전층 또는 상기 금속의 질화막층 또는 상기 제2의 금속층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하여, 금속층과 투명도전층 또는 금속의 질화막층과의 적층막, 투명도전층, 금속의 질화막층, 제2의 금속층의 어느 것인가로 이루어지는 신호선단자와, 도체층으로 이루어지는 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 2의 액티브매트릭스기판을 4공정으로 제조할 수가 있다.
본 발명의 청구항 23은, IPS형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선선단부에 형성되는 주사선단자부와, 상기 투명절연성기판의 적어도 한편의 변부에서 단부가 상기 주사선의 같은 변부의 단부보다 외측으로 연장되는 공통배선과, 상기 공통배선의 단부를 서로 연결하는 공통배선연결선과, 각각의 화소영역에서 상기 주사선의일부를 공유하는 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 공통전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, V속원소의 도핑처리을 하여 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하여, 상기 신호선 또는 신호선을 덮는 부분과, 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부를 통하여 화소전극부로 연장되는 돌출부를 남겨 상기 금속층 및 상기 반도체층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층 또는 금속의 질화막층 또는 제2의 금속층을 형성하고, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 상기 신호선으로부터 상기 게이트전극상에 형성되는 박막트랜지스터부로 연장되는 드레인전극과, 상기 게이트절연층을 개재하여 상기 공통전극에 대향하여 연장되는 화소전극과, 상기 화소전극으로부터 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 배치되는 소스전극을 남기고 상기 투명도전층 또는 상기 금속의 질화막층 또는 상기 제2의 금속층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하여, 금속층과 투명도전층 또는 금속의 질화막층과의 적층막, 투명도전층, 금속의 질화막층, 제2의 금속층의 어느 것 인가로 이루어지는 신호선단자와, 도체층으로 이루어지는주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 5의 액티브매트릭스기판을 4공정으로 제조할 수가 있다.
본 발명의 청구항 24는, IPS형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선선단부에 형성되는 주사선단자부와, 상기 투명절연성기판의 적어도 한편의 변부에서 단부가 상기 주사선의 같은 변부의 단부보다 외측으로 연장되는 공통배선과, 상기 공통배선의 단부를 서로 연결하는 공통배선연결선과, 각각의 화소영역에서, 상기 주사선의 일부를 공유하는 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 공통전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하고, 상기 신호선 또는 신호선을 덮는 부분과, 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 상기 신호선으로부터 박막트랜지스터부를 통하여 화소전극부로 연장되는 돌출부와, 상기 돌출부로부터 상기 게이트절연층을 개재하여 상기 공통전극에 대향하여 연장되는 화소전극 또는 화소전극을 덮는 부분을 남기고 상기 금속층 및 상기 반도체층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층 또는 금속의 질화막층 또는 제2의 금속층을 형성하여, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 상기 신호선으로부터 상기 게이트전극상에 형성되는 박막트랜지스터부로 연장되는 드레인전극과, 상기 화소전극 또는 화소전극을 덮는 부분과, 상기 화소전극으로부터 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 배치되는 소스전극을 남기고 상기 투명도전층 또는 상기 금속의 질화막층 또는 상기 제2의 금속층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하여, 금속층과 투명도전층 또는 금속의 질화막층과의 적층막, 투명도전층, 금속의 질화막층, 제2의 금속층의 어느 것인가로 이루어지는 신호선단자와, 도체층으로 이루어지는 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 2의 액티브매트릭스기판을 4공정으로 제조할 수가 있다.
본 발명의 청구항 25는, IPS형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선선단부에 형성되는 주사선단자부와, 상기 투명절연성기판의 적어도 한편의 변부에서 단부가 상기 주사선의 같은 변부의 단부보다 외측으로 연장되는 공통배선과, 상기 공통배선의 단부를 서로 연결하는 공통배선연결선과, 각각의 화소영역에서, 상기 주사선의 일부를 공유하는 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 공통전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차, 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, V속원소의 도핑처리을 하여 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한후, 금속층을 적층하고, 상기 신호선 또는 신호선을 덮는 부분과, 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 신호선으로부터 박막트랜지스터부를 통하여 화소전극부로 연장되는 돌출부와, 이 돌출부로부터 게이트절연층을 개재하여 공통전극에 대향하여 연장되는 화소전극 또는 화소전극을 덮는 부분을 남겨 금속층 및 반도체층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층 또는 금속의 질화막층 또는 제2의 금속층을 형성하고, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 상기 신호선으로부터 상기 게이트전극상에 형성되는 박막트랜지스터부로 연장되는 드레인전극과, 상기 화소전극 또는 화소전극을 덮는 부분과, 상기 화소전극으로부터 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 배치되는 소스전극을 남겨 상기 투명도전층 또는 상기 금속의 질화막층 또는 상기 제2의 금속층을 에칭제거하고, 이어서 노출한 금속층 및 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하고, 금속층과 투명도전층 또는 금속의 질화막층과의 적층막, 투명도전층, 금속의 질화막층, 제2의 금속층의 어느 것인가로 이루어지는 신호선단자와, 도체층으로 이루어지는 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 5의 액티브매트릭스기판을 4공정으로 제조할 수가 있다.
본 발명의 청구항 26은, 청구항 18 내지 청구항 25 중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제1공정에서, 상기 투명절연성기판상에 Al 또는 Al을 주체로 하는 합금에 의해, 또는 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층하여, 상기 도체층을 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이들의 액티브매트릭스기판의 제조방법은, 주사선의 배선저항을 저감할 수 있음과 동시에, 주사선단자부에서의 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 27은, 청구항 18 내지 청구항 25 중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제1공정에서, 상기 투명절연성기판상에 1층이상의 도전막과 그 위에 금속의 질화막 또는 투명도전막을 적층하여 상기 도체층을 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이들의 액티브매트릭스기판의 제조방법은 주사선단자부에서의 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 28은, 청구항 19, 청구항 22 내지 청구항 25 중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제3공정에서, 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층하여 상기 제2도체층 또는 제2의 금속층을 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이들의 액티브매트릭스기판의 제조방법은 신호선의 배선저항을 저감할 수 있음과 동시에, 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가있다.
본 발명의 청구항 29는, 청구항 19에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제3공정에서, 1층이상의 도전막과 그 위에 금속의 질화막 또는 투명도전막을 적층하여 상기 제2도체층을 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 30, 31은, 각각 청구항 27 또는 청구항 29에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 금속의 질화막을 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막의 어느 것인가부터 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이들의 액티브매트릭스기판의 제조방법은 주사선단자부 및 신호선단자부에서의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 32, 33은, 각각 청구항 30 또는 청구항 31에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 금속의 질화막을 반응성스패터링에 의해 형성하고, 질소농도를 25원자% 이상으로 하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 주사선단자부 및 신호선단자부에서의 접속신뢰성을 양호하게 확보할 수가 있다.
본 발명의 청구항 34는, 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 액티브매트릭스기판에 있어서, 신호선이 비결정질 실리콘으로 이루어지는 고저항선으로 서로 연결된 액티브매트릭스기판을 제공한다.
이들 액티브매트릭스기판은 제조공정 중에서 신호선에 불의의 전격이 가해지더라도, 전위를 인접하는 신호선으로 분산할 수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
본 발명의 청구항 35는, 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 액티브매트릭스기판에 있어서, 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘층을 개재하여 서로 연결된 액티브매트릭스기판을 제공한다.
이들의 액티브매트릭스기판은 상기 와 같은 효과가 있다.
본 발명의 청구항 36, 37은, 각각 청구항 34 또는 청구항 35에 기재된 액티브매트릭스기판에 있어서, 인접하는 상기 신호선이 화소영역보다 입력측으로, 1조 또는 복수조가 대향하는 돌출부를 가져, 상기 돌출부가 비결정질 실리콘층에서 서로 연결된 액티브매트릭스기판을 제공한다.
이것들의 액티브매트릭스기판은 제조공정중에 신호선에 불의의 전격이 가해지더라도, 전위를 인접하는 신호선으로 용이하게 분산할 수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 보다 효과적으로 방지할 수가 있다.
본 발명의 청구항 38은, 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 액티브매트릭스기판에 있어서, 신호선이 비결정질 실리콘으로 이루어지는 고저항선으로 공통배선에 연결된 액티브매트릭스기판을 제공한다.
이들의 액티브매트릭스기판은 제조공정 중에서 신호선에 불의의 전격이 가해지더라도, 전위를 공통배선으로 도망가게 할 수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
본 발명의 청구항 39는, 청구항 1 내지 청구항 4 중 어느 한 항에 기재된 액티브매트릭스기판에 있어서, 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘층을 개재하여 공통배선에 연결된 액티브매트릭스기판을 제공한다.
이들의 액티브매트릭스기판은 상기 와 같은 효과가 있다.
본 발명의 청구항 40, 41은, 각각 청구항 38 또는 청구항 39에 기재된 액티브매트릭스기판에 있어서, 상기 신호선과, 상기 신호선과 동층에 형성된 상기 공통배선, 또는 상기 주사선과 동층에 형성된 상기 공통배선에 접속되어 상기 신호선과 동층에 형성된 신호선연결선과가, 상기 신호선의 종단부에서, 1조 또는 복수조의 대향하는 돌출부를 가져, 상기 돌출부가 비결정질 실리콘층에서 서로 연결된 액티브매트릭스기판을 제공한다.
이들 액티브매트릭스기판은 제조공정 중에서 신호선에 불의의 전격이 가해지더라도, 전위를 공통배선으로 도망하게 할 수 있기 때문에, 절연파괴에의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 보다 효과적으로 방지할 수가 있다.
본 발명의 청구항 42는, 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판에 있어서, 상기 드레인전극 및 상기 소스전극이 투명도전층상에 금속층을 적층하여 형성되고, 상기 소스전극의 상기 투명도전층과 상기 금속층과의 적층막이, 상기 게이트절연층 및 상기 반도체층이 적층된 적층막의 측면을 덮도록 상기 투명절연성기판상에 수하하고, 나아가 상기 금속층하층의 투명도전층이 상기 투명절연성기판상을 상기 창문부에 연장되어 상기 화소전극을 형성하며, 또한 상기 주사선과 함께 형성된 상기 투명절연성기판상의 도체층의 측면이 모두 상기 게이트절연층으로 피복된 액티브매트릭스기판을 제공한다.
이 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 원료에대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 주사선과 함께 형성된 투명절연성기판상의 도체층이 투명도전층과의 접속부를 제외하여 모두 게이트절연층으로 피복되어 있기때문에, 신호선의 금속층이나 투명도전층의 에칭중에 하층의 주사선이나 게이트전극등의 회로요소가 침식되거나, 주사선과 신호선이 쇼트하거나 하는 일이 없고, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 보호트랜지스터가 형성가능하고, 제조공정 중에서의 불의의 전격으로부터 화소영역의 TFT를 보호할 수가 있다. 또한 주사선과 신호선간의 절연파괴를 방지할 수가 있어, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 신호선이 금속층과 투명도전층과로 적층되어 형성되어 있기 때문에, 신호선의 배선저항이 저감될 수 있음과 동시에 단선불량등에 의한 생산성의 저하가 억제되고, 또한 소스전극과 화소전극과가 투명도전층에 의해서 일체로 형성되어 있기 때문에, 접속에 의한 전기저항의 증대가 억제되어 신뢰성이 향상된다.
본 발명의 청구항 43은, 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하여 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되어, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판에 있어서, 상기 소스전극의 도체층이 상기 게이트절연층 및 상기 반도체층이 적층된 적층막의 측면을 덮도록 상기 투명절연성기판상에 수하하고, 나아가 상기 투명절연성기판상을 상기 창문부로 연장되어 상기 화소전극을 형성하고, 또한 상기 주사선과 함께 형성된 상기 투명절연성기판상의 도체층의 측면이 모두 상기 게이트절연층으로 피복된 것을 특징으로 하는 액티브매트릭스기판을 제공한다.
이 IPS형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 원료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 주사선과 함께 형성된 투명절연성기판상의 도체층이 신호선와 함께 형성된 도체층과의 접속부를 제외하여 모두 게이트절연층으로 피복되어 있기 때문에, 신호선의 도체층의 에칭중에 하층의 주사선이나 공통배선등의 회로요소가 침식되거나, 주사선이나 공통배선과 신호선이 쇼트하거나 하는 일이 없고, 생산성을 향상할 수가 있다.
또한 이 액티브매트릭스기판은 보호트랜지스터가 형성가능하고, 제조공정 중에 불의의 전격으로부터 화소영역의 TFT를 보호할 수가 있다. 또한 주사선과 신호선간의 절연파괴를 방지할 수가 있어, 생산성을 향상시킬 수가 있다.
본 발명의 청구항 44는, 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판에 있어서, 상기 드레인전극 및 상기 소스전극이 어느 것이나 금속층상에 투명도전층을 적층하여 형성되고, 상기 소스전극상층의 상기 투명도전층이, 상기 게이트절연층과 상기 반도체층과 상기 금속층과가 적층된 적층막의 측면을 덮도록 상기 투명절연성기판상에 수하하고, 나아가 상기 투명절연성기판상을 상기 창문부로 연장되어 상기 화소전극을 형성하며, 또한 상기 주사선과 함께 형성된 상기 투명절연성기판상의 도체층의 측면이 모두 상기 게이트절연층으로 피복된 액티브매트릭스기판을 제공한다.
이 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 원률에 대한 제픔비율이 향상된다.
또한 이 액티브매트릭스기판은, 주사선과 함께 형성된 투명절연성기판상의 도체층이 투명도전층과의 접속부를 제외하여 모두 게이트절연층으로 피복되어 있기 때문에, 신호선의 금속층이나 투명도전층의 에칭 중에 하층의 주사선이나 게이트전극등의 회로요소가 침식되거나, 주사선과 신호선이 쇼트하거나 하는 일이 없고, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 보호트랜지스터가 형성가능하고, 제조공정 중에 불의의 전격으로부터 화소영역의 TFT를 보호할 수가 있다. 또한 주사선과 신호선간의 절연파괴를 방지할 수가 있어, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 신호선이 금속층과 투명도전층과로 적층되어 형성되어 있기 때문에, 신호선의 배선저항을 저감할 수 있음과 동시에 단선불량등에 의한 생산성의 저하를 억제할 수 있고, 또한 소스전극과 화소전극과가 투명도전층에 의해서 일체로 형성되어 있기 때문에, 접속에 의한 전기저항의 증대가 억제되어 신뢰성이 향상된다.
본 발명의 청구항 45는, 청구항 44에 기재된 액티브매트릭스기판에 있어서, 상기 소스전극 및 상기 드레인전극의 하층에 배치된 상기 반도체층상층의 오믹콘택층의 두께가 3 nm∼6 nm의 범위내인 액티브매트릭스기판을 제공한다.
이 TN형액티브매트릭스기판은 상기의 효과에 더하여, 드레인전극 및 소스전극의 에칭시에 반도체층상층의 오믹콘택층도 동시에 에칭할 수 있고, 반도체층의 막두께를 엷게 할 수 있기 때문에, 생산효율을 상승시킬 수 있고, 더욱이 TFT의 기록 능력을 향상시킬 수 있다.
본 발명의 청구항 46은, 청구항 43에 기재된 액티브매트릭스기판에 있어서, 상기 신호선이 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층한 적층막으로 형성된 액티브매트릭스기판을 제공한다.
이 액티브매트릭스기판은 신호선의 배선저항을 저감할 수 있음과 동시에 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 47은, 청구항 43에 기재된 액티브매트릭스기판에 있어서, 상기 신호선이 2층이상의 도전막으로 이루어지는 적층막으로 형성되고, 상기 적층막의 최상층이 금속의 질화막 또는 투명도전막으로 형성된 액티브매트릭스기판을 제공한다.
이 액티브매트릭스기판은 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 48은, 청구항 47에 기재된 액티브매트릭스기판에 있어서, 상기 금속의 질화막이, Ti, Ta, Nb, Cr 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막인 액티브매트릭스기판을 제공한다.
이 액티브매트릭스기판은 상기 와 같은 효과가 있다.
본 발명의 청구항 49는, 청구항 48에 기재된 액티브매트릭스기판에 있어서, 상기 금속의 질화막의 질소농도가 25원자%이상인 액티브매트릭스기판을 제공한다.
이 액티브매트릭스기판은 신호선선단자부에서의 신호선드라이버와의 접속신뢰성을 양호하게 확보할 수가 있다.
본 발명의 청구항 50은, 청구항 42 내지 청구항 45 중 어느 한 항에 기재된 액티브매트릭스기판에 있어서, 상기 박막트랜지스터부의 채널갭이 연장되는 방향의 상기 반도체층의 양측측면의 일부가 상기 보호절연층으로 피복된 액티브매트릭스기판을 제공한다.
이들 액티브매트릭스기판은, TFT부의 채널갭이 연장되는 방향의 반도체층의 양측측면의 일부가 보호절연층으로 피복되어 있기 때문에, 반도체층의 측면을 경로로 하는 리크를 방지할 수 있어, 박막트랜지스터의 신뢰성을 확보할 수가 있다.
본 발명의 청구항 51은, 청구항 42 내지 청구항 45 중 어느 한 항에 기재된 액티브매트릭스기판에 있어서, 상기 주사선이 2층이상의 도전막으로 이루어지는 적층막으로 형성되고, 상기 적층막의 최상층이 하층의 상기 도전막의 에칭보호층으로 되어 있는 액티브매트릭스기판을 제공한다.
이들 액티브매트릭스기판은, 신호선의 금속층이나 투명도전층의 에칭시에 게이트전극상의 게이트절연층과 반도체층을 관통하는 개구부를 통해서 에칭액이 스며 들어, 게이트전극이나 주사선의 하층의 도전막이 침식되는 일을 방지할 수 있어, 생선성을 향상시킬 수가 있다.
본 발명의 청구항 52는, 청구항 51에 기재된 액티브매트릭스기판에 있어서, 상기 하층의 도전막의 적어도 1층이 Al 또는 Al을 주체로 하는 합금으로 이루어져, 상기 최상층의 도전막이 Ti, Ta, Nb, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금, 또는 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막의 어느 것인가로 이루어지는 액티브매트릭스기판을 제공한다.
이 액티브매트릭스기판은 상기와 같은 효과가 있다.
본 발명의 청구항 53은, 청구항 42, 청구항 44 또는 청구항 45의 어느 한 항에 기재된 액티브매트릭스기판에 있어서, 상기 주사선이 형성되는 제1도체층과 상기 신호선이 형성되는 제2도체층과가 접속하는 접속부가 형성되고, 상기 접속부가 상기 보호절연층의 개구부와 겹치지 않도록 배치된 액티브매트릭스기판을 제공한다.
청구항 42의 액티브매트릭스기판은 제1도체층이 제2도체층의 금속층과 같은 금속으로 이루어지는 경우, 또는 다른 금속이라도 제1도체층이 제2도체층의 금속층의 에칭에 대하여 선택성이 없는 경우, 보호절연층의 개구 후 투명도전층상의 금속층을 에칭제거 할 시에 에칭액이 투명도전층을 통해서 스며 들어, 제1도체층이 침식되는 것을 방지할 수가 있어, 생산성을 향상시킬 수가 있다.
또한 청구항 44, 청구항 45의 액티브매트릭스기판은 제1도체층중 적어도 1층이 알루미늄 또는 알루미늄을 주체로 하는 합금으로 이루어지며, 또한 보호절연층의 개구 시에 플루오르화수소산계의 에칭액을 사용하는 경우, 보호절연층의 개구 시에 에칭액이 투명도전층을 통해서 스며들어, 제1도체층의 알루미늄 또는 알루미늄을 주체로 하는 합금이 침식되는 것을 방지할 수가 있어, 생산성을 향상시킬 수가 있다.
본 발명의 청구항 54는, 청구항 42 또는 청구항 43에 기재된 액티브매트릭스기판에 있어서, 상기 주사선이 형성되는 제1도체층과 상기 신호선이 형성되는 제2도체층과가, 상기 게이트절연층과 상기 반도체층을 관통하는 개구부를 통해서 직접접속된 액티브매트릭스기판을 제공한다.
이들 액티브매트릭스기판은 제1도체층과 제2도체층의 전기적접속을 상기 구조로 행하도록 하였기 때문에, 4공정으로 제조할 수 있고, 생산효율과 원료에 대한 제품비율이 향상된다.
또한 이들 액티브매트릭스기판은 보호트랜지스터가 형성가능하고, 제조공정 중에서 불의의 전격으로부터 화소영역의 TFT를 보호할 수가 있다. 또한 주사선과 신호선간의 절연파괴를 방지할 수가 있어, 생산성을 향상시킬 수가 있다.
본 발명의 청구항 55은, 청구항 44 또는 청구항 45에 기재된 액티브매트릭스기판에 있어서, 상기 주사선이 형성되는 제1도체층과 상기 신호선이 형성되는 제2도체층과가, 상기 게이트절연층과 상기 반도체층을 관통하는 개구부를 통해서 상기 투명도전층에 의해 접속된 액티브매트릭스기판을 제공한다.
이들의 액티브매트릭스기판은 상기와 같은 효과가 있다.
본 발명의 청구항 56은, 청구항 42에 기재의 액티브매트릭스기판에 있어서, 상기 게이트절연층과 반도체층과로 이루어지는 적층막을 개재하여 서로 대향하는 전단주사선의 도체층과 당해 화소전극으로부터 연장되는 투명도전층과에 의해 축적용량부가 형성되고, 이 축적용량부에서 투명도전층 및 반도체층의 말단측면이 일치하고 있는 액티브매트릭스기판을 제공한다.
이 액티브매트릭스기판은 축적용량부를 상기 구조로 하였기 때문에, 4공정에서 제조할 수 있고, 생산효율과 원료에 대한 제품비율이 향상된다.
본 발명의 청구항 57은, 청구항 44 또는 청구항 45에 기재의 액티브매트릭스기판에 있어서, 게이트절연층과 반도체층과로 이루어지는 적층막을 개재하여 서로 대향하는 전단주사선의 도체층과 당해 화소영역의 금속층 및 그 위에 적층된 투명도전층과에 의해 축적용량부가 형성되고, 이 축적용량부에서 투명도전층 및 금속층 및 반도체층의 말단측면이 일치하고 있는 액티브매트릭스기판을 제공한다.
이들의 액티브매트릭스기판은 상기와 같은 효과가 있다.
본 발명의 청구항 58은, TN형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 제1공정에서 패턴형성된 도체층상의 소정의 개구부를 제외하고, 적어도 상기 도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 순차 투명도전층과 금속층을 적층하고, 상기 신호선과, 신호선단자부 위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 박막트랜지스터부의 상기 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거한 후, 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층에 형성된 개구부에 노출된 상기 금속층을 에칭제거하여, 상기 투명도전층으로 이루어지는 상기 화소전극 및 상기 신호선단자와, 상기 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 상기 개구부를 통해서 상기 투명도전층이 적층된 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 42의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 59는, TN형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하여, 제1공정에서 패턴형성된 도체층상의 소정의 개구부를 제외하고, 적어도 상기 도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 순차 투명도전층과 금속층을 적층하여, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 주사선단자부위에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하며, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 박막트랜지스터부의 상기 반도체층이 형성되도록 남기고 상기 보호절연층 및 상기 반도체층을 순차 에칭제거한 후, 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층에 형성된 개구부에 노출된 상기 금속층을 에칭제거하여, 투명도전층으로 이루어지는 상기 화소전극 및
상기 주사선단자 및 상기 신호선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 42의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 60은, TN형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극과, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 상기 신호선의 일부가 되는 하층신호선을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 제1공정에서 패턴형성된 도체층상의 소정의 개구부를 제외하여, 적어도 상기 도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 순차 투명도전층과 금속층을 적층하고, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 인접하는 화소영역의 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 접속하는 상층신호선과, 각각의 화소영역에서 상기 상층신호선으로부터 박막트랜지스터부에 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 금속층과 상기 투명도전층을 에칭제거하고, 이어서 노출한 상기 n+비결정질 실리콘층을 에칭제거하며, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 박막트랜지스터부의 상기 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거한 후, 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층에 형성된 개구부에 노출된 상기 금속층을 에칭제거하고, 상기 투명도전층으로 이루어지는 상기 화소전극 및 상기 신호선단자와, 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 상기 투명도전층이 적층된 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 42의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 61은, TN형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극과, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 상기 신호선의 일부가 되는 하층신호선을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 제1공정에서 패턴형성된 도체층상의 소정의 개구부를 제외하여, 적어도 상기 도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 순차 투명도전층과 금속층을 적층하고, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱연장되어 주사선단자부위에 형성되는 주사선단자부와, 인접하는 화소영역의 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 접속하는 상층신호선과, 각각의 화소영역에서 상기 상층신호선으로부터 상기 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 박막트랜지스터의 상기 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거한 후, 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층의 개구부에 노출된 상기 금속층을 에칭제거하여, 투명도전층으로 이루어지는 상기 화소전극 및 상기 주사선단자 및 상기 신호선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 42의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 62는, IPS형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 제1도체층을 형성하고, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 상기 공통배선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 제1도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 상기 제1공정에서 패턴형성된 상기 제1도체층상의 소정의 개구부를 제외하고, 적어도 상기 제1도체층의 상면 및 측면전체가 반도체층 및 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 제2도체층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 상기 공통배선단부상에 형성된 상기 개구부를 통해서 상기 공통배선단부에 접속하여 이들을 연결하는 공통배선연결선과, 상기 공통배선연결선에 접속하는 공통배선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 게이트전극상으로 연장되는 상기 드레인전극과, 상기 반도체층 및 상기 게이트절연층을 관통하는 상기 개구부를 통해서 기부가 상기 공통배선에 접속되는 복수의 공통전극과, 상기 공통전극에 끼워지도록 연장되는 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남기고 상기 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 접속전극부 및 상기 신호선단자부 및 상기 공통배선단자부상의 상기 보호절연층과, 적어도 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 상기 제1도체층상에 반도체층 및 게이트절연층을 관통하는 개구부를 통해서 상기 제2도체층이 적층되어 이루어지는 주사선단자와, 상기 제2도체층으로 이루어지는 신호선단자 및 공통배선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 43의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 63은, IPS형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 제1도체층을 형성하고, 적어도 상기 주사선과, 상기 공통배선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 제1도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하여, 상기 제1공정에서 패턴형성된 상기 제1도체층상의 소정의 개구부를 제외하여, 적어도 상기 제1도체층의 상면 및 측면전체가 반도체층 및 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 제2도체층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 상기 공통배선단부상에 형성된 상기 개구부를 통해서 상기 공통배선단부에 접속하여 이들을 연결하는 공통배선연결선과, 상기 공통배선연결선에 접속하는 공통배선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 주사선상에 형성되는 박막트랜지스터부로 연장되는 상기 드레인전극과, 반도체층 및 게이트절연층을 관통하는 상기 개구부를 통해서 기부가 상기 공통배선에 접속되는 복수의 상기 공통전극과, 상기 공통전극에 끼워지도록 연장되는 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남기고 상기 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하며, 이어서 상기 신호선단자부 및 상기 주사선단자부 및 상기 공통배선단자부상의 보호절연층과, 적어도 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하여, 상기 제2도체층으로 이루어지는 주사선단자 및 신호선단자 및 공통배선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 43의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 64는, IPS형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 제1도체층을 형성하고, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 상기 공통배선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 상기 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 상기 공통전극을 남겨 상기 제1도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 상기 제1공정에서 패턴형성된 상기 제1도체층상의 소정의 개구부를 제외하여, 적어도 상기 제1도체층의 상면 및 측면전체가 반도체층 및 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 제2도체층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 상기 공통배선단부상에 형성된 상기 개구부를 통해서 상기 공통배선단부에 접속하여 이들을 연결하는 공통배선연결선과, 상기 공통배선연결선에 접속하는 공통배선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 게이트전극상으로 연장되는 상기 드레인전극과, 상기 공통전극에 대향하여 연장되는 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 접속전극부 및 상기 신호선단자부 및 상기 공통배선단자부상의 상기 보호절연층과, 적어도 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 상기 제1도체층상에 반도체층 및 게이트절연층을 관통하는 개구부를 통해서 상기 제2도체층이 적층되어 이루어지는 주사선단자와, 상기 제2도체층으로 이루어지는 신호선단자 및 공통배선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 43의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 65는, IPS형액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 제1도체층을 형성하고, 적어도 상기 주사선과, 상기 공통배선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 상기 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 상기 공통전극을 남겨 상기 제1도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 상기 제1공정에서 패턴형성된 상기 제1도체층상의 소정의 개구부를 제외하여, 적어도 상기 제1도체층의 상면 및 측면전체가 반도체층 및 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하며, 제3공정에서, 상기 투명절연성기판상에 제2도체층을 형성하고, 상기 신호선과, 신호선단자부위에형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 상기 공통배선단부상에 형성된 상기 개구부를 통해서 상기 공통배선단부에 접속하여 이들을 연결하는 공통배선연결선과, 상기 공통배선연결선에 접속하는 공통배선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 주사선상에 형성되는 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 공통전극에 끼워지도록 연장되는 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하며, 이어서 상기 신호선단자부 및 상기 주사선단자부 및 상기 공통배선단자부상의 보호절연층과, 적어도 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하여, 상기 제2도체층으로 이루어지는 주사선단자 및 신호선단자 및 공통배선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 43의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 66은, 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하여, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부에 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하여, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 각각의 화소영역에서, 상기 신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출한 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하며, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남기고 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 상기 신호선단자와, 상기 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 상기 개구부를 통해서 투명도전층이 적층되어 이루어지는 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 44의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 67은, 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하고, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하여, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하며, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남기고 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 주사선단자 및 신호선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 44의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 68은, 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되어, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 신호선의 일부가 되는 하층신호선과, 각각의 화소영역에서, 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하여, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 인접하는 화소영역의 상기 주사선을 끼고대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 상기 개구부를 통해서 서로 접속하는 상층신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 각각의 화소영역에서, 상기 상층신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출한 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 상층신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하여, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 신호선단자와, 상기 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 투명도전층이 적층되어 이루어지는 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 44의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 69는, 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고,당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 신호선의 일부가 되는 하층신호선과, 각각의 화소영역에서, 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하고, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하여, 인접하는 화소영역의 상기 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 서로 접속하는 상층신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 각각의 화소영역에서, 상기 상층신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출한 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 상층신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하여, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 주사선단자 및 신호선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 44의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 70은, 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도 체층을 형성하고, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, V속원소의 도핑처리를 하여 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하고, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하며, 제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하여, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 각각의 화소영역에서, 상기 신호선으로부터 박막트랜지스터부에 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 신호선단자와, 상기 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 투명도전층이 적층되어 이루어지는 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 45의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 71은, 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하여, 적어도 상기 주사선과, 각각의 화소영역에서, 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하여, V속원소의 도핑처리를 하고 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하여, 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하여, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하여, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 주사선단자 및 신호선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 45의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 72는, 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 인접하는 주사선의 사이에 상기 주사선과 비접촉에 형성되어 신호선의 일부가 되는 하층신호선과, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, V속원소의 도핑처리를 하여 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하고, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하여, 인접하는 화소영역의 상기 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 상기 개구부를통해서 서로 접속하는 상층신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 각각의 화소영역에서, 상기 상층신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 상층신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 신호선단자와, 상기 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 투명도전층이 적층되어 이루어지는 주사선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 45의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 73은, 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되어, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서, 제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 신호선의 일부가 되는 하층신호선과, 각각의 화소영역에서, 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하며, 제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, V속원소의 도핑처리를 하여 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하고, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고, 제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하여, 인접하는 화소영역의 상기 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 서로 접속하는 상층신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱연장되어 형성되는 주사선단자부와, 각각의 화소영역에서, 상기 상층신호선으로부터 박막트랜지스터부에 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출한 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고, 제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 상층신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박 막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 주사선단자 및 신호선단자를 노출시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 청구항 45의 액티브매트릭스기판을 4공정에서 제조할 수가 있다.
본 발명의 청구항 74는, 청구항 62 내지 청구항 65 중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제3공정에서, 상기 제2도체층을 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층하여 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은 신호선의 배선저항을 저감할 수 있음과 동시에 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가 있다. 주사선단자가 신호선단자와 같은 구조인 경우는 같이 주사선단자부에서의 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 75는, 청구항 62 내지 청구항 65중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제3공정에서, 상기 제2도체층을 1층이상의 도전막과 그 위에 금속의 질화막 또는 투명도전막을 적층하여 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가 있다. 주사선단자가 신호선단자와 같은 구조의 경우는, 동시에 주사선단자부에서의 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
본 발명의 청구항 76은, 청구항 75에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 금속의 질화막을 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막의 어느 것 인가로부터 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 77은, 청구항 76에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 금속의 질화막을 반응성스패터링에 의해 형성하고, 질소농도를 25원자% 이상으로 하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 양호하게 확보할 수가 있다. 주사선단자가 신호선단자와 같은 구조의 경우는, 동시에 주사선단자부에서의 주사선드라이버와의 접속신뢰성을 양호하게 확보할 수가 있다.
본 발명의 청구항 78은, 청구항 18에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에 각각의 상기 주사선을 연결하는 게이트 분로버스선이 형성되고, 또한 상기 표시면의 외측에 각각의 상기 신호선을 연결하는 드레인 분로버스선이 형성되고, 상기 게이트 분로버스선과 상기 드레인 분로버스선과가 적어도 1점에서 접속된 액티브매트릭스기판을 제조함에 있어서, 상기 제1공정에서, 각각의 상기 주사선을 연결하는 게이트 분로버스선을 남겨 상기 도체층을 에칭제거하고, 상기 제3공정에서, 각각의 상기 신호선을 연결하는 드레인 분로버스선을 상기 게이트 분로버스선과 적어도 1점에서 중첩하도록 남겨 상기 금속층 및 상기 투명도전층을 에칭제거하고, 상기 제4공정에서, 상기 게이트 분로버스선과 상기 드레인 분로버스선과의 상기 중첩부상의 상기 보호절연층 및 상기 금속층을 에칭제거하고, 이어서 상기 중첩부에 레이저광을 조사하고, 상기 게이트 분로버스선과 상기 드레인 분로버스선을 상기 게이트절연층을 관통하여 융착하여 단락시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 게이트 분로버스선과 드레인 분로버스선의 융착이 용이하게 되고, 이후 이들이 절단제거되기 까지의 제조공정중에서 불의의 전격이 가해지더라도, 주사선과 신호선의 사이에 전위차가 생기지 않도록 할 수가 있어, 절연파괴에 의한 주사선과 신호선간의 쇼트를 방지할 수가 있다.
본 발명의 청구항 79는, 청구항 19에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에 각각의 상기 주사선을 연결하는 게이트 분로버스선이 형성되고, 또한 상기 표시면의 외측에 각각의 상기 신호선을 연결하는 드레인 분로버스선이 형성되며, 상기 게이트 분로버스선과 상기 드레인 분로버스선과가 적어도 1점에서 접속된 액티브매트릭스기판을 제조함에 있어서, 상기 제1공정에서, 각각의 상기 주사선을 연결하는 게이트 분로버스선을 남겨 상기 제1도체층을 에칭제거하여, 상기 제3공정에서, 각각의 상기 신호선을 연결하는 드레인 분로버스선을 상기 게이트 분로버스선과 적어도 1점에서 중첩하도록 남겨 상기 제2도체층을 에칭제거하고, 상기 제4공정에서, 상기 게이트 분로버스선과 상기 드레인 분로버스선과의 상기 중첩부상의 상기 보호절연층을 에칭제거하고, 이어서 상기 중첩부에 레이저광을 조사하여, 상기 게이트 분로버스선과 상기 드레인 분로버스선을 상기 게이트절연층을 관통하여 융착하여 단락시키는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 80은, 청구항 20 내지 청구항 25중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에 각각의 상기 주사선을 연결하는 게이트 분로버스선이 형성되며, 또한 상기 표시면의 외측에 각각의 상기 신호선을 연결하는 드레인 분로버스선이 형성되고, 상기 게이트 분로버스선과 상기 드레인 분로버스선과가 적어도 1점에서 접속된 액티브매트릭스기판을 제조함에 있어서, 상기 제1공정에서, 각각의 상기 주사선을 연결하는 게이트 분로버스선을 남겨 상기 도체층을 에칭제거하고, 상기제2공정에서, 상기 게이트 분로버스선상의 상기 금속층 및 상기 반도체층을 에칭제거하며, 상기 제3공정에서, 각각의 상기 신호선을 연결하는 드레인 분로버스선을 상기 게이트 분로버스선과 적어도 1점에서 중첩하도록 남겨 상기 투명도전층과, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고, 상기 제4공정에서, 상기 게이트 분로버스선과 상기 드레인 분로버스선과의 상기 중첩부상의 상기 보호절연층을 에칭제거하고, 이어서 상기 중첩부에 레이저광을 조사하여, 상기 게이트 분로버스선과 상기 드레인 분로버스선을 상기 게이트절연층을 관통하여 융착하여 단락시키는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 81은, 청구항 18에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 화소영역이 매트릭스상에 배치된 표시면의 외측에, 각각 인접하는 상기 신호선을 연결하는 고저항선 또는 상기 신호선과 공통배선을 연결하는 고저항선이 형성된 액티브매트릭스기판을 제조함에 있어서, 상기 제2공정에서, 상기 고저항선이 되는 부분을 남겨 상기 반도체층을 에칭제거하고, 상기 제3공정에서, 상기 고저항선이 되는 부분상의 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 이후의 제조공정속에서 신호선에 불의의 전격이 가해지더라도, 전위를 인접하는 신호선에 분산시키거나, 공통배선에 달아나게 할 수가 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
본 발명의 청구항 82는, 청구항 19에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선을 연결하는 고저항선 또는 상기 신호선과 공통배선에 접속되는 신호선연결선을 연결하는 고저항선이 형성된 액티브매트릭스기판을 제조함에 있어서, 상기 제2공정에서, 상기 고저항선이 되는 부분을 남겨 상기 반도체층을 에칭제거하고, 상기 제3공정에서, 상기 신호선연결선을 남기고, 상기 고저항선이 되는 부분상의 상기 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 상기 제4공정에서, 상기 신호선연결선상의 보호절연층의 일부와 상기 공통배선상의 보호절연층 및 게이트절연층의 일부를 에칭제거하고, 이후의 공정에서, 상기 신호선연결선상의 보호절연층의 개구부와 상기 공통배선상의 보호절연층 및 게이트절연층의 개구부를 개재하여, 상기 신호선연결선과 상기 공통배선을 은에 의해 접속하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 83은, 청구항 20 또는 청구항 21에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선을 연결하는 고저항선 또는 상기 신호선과 공통배선을 연결하는 고저항선이 형성된 액티브매트릭스기판을 제조함에 있어서, 상기 제2공정에서, 상기 고저항선이 되는 부분을 남겨 상기 금속층 및 상기 반도체층을 에칭제거하고, 상기 제3공정에서, 상기 고저항선이 되는 부분상의 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층과 상기 n+비결정질 실리콘층을 에칭제거하는 것에 의해 상기 신호선과 상기 고저항선을 동일공정에서 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 84는, 청구항 22 내지 청구항 25중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선을 연결하는 고저항선 또는 상기 신호선과 공통배선에 접속되는 신호선연결선을 연결하는 고저항선이 형성된 액티브매트릭스기판을 제조함에 있어서, 상기 제2공정에서, 상기 신호선연결선 및 고저항선이 되는 부분을 남겨 상기 금속층 및 상기 반도체층을 에칭제거하고, 상기 제3공정에서, 상기 고저항선이 되는 부분상의 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층과 상기 n+비결정질 실리콘층을 에칭제거하는 것에 의해 상기 신호선과 상기 고저항선을 동일공정에서 형성하고, 상기 제4공정에서, 상기 신호선연결선상의 보호절연층의 일부와 상기 공통배선상의 보호절연층 및 게이트절연층의 일부를 에칭제거하고, 이후의 공정에서, 상기 신호선연결선상의 보호절연층의 개구부와 상기 공통배선상의 보호절연층 및 게이트절연층의 개구부를 개재하고, 상기 신호선연결선과 상기 공통배선을 은에 의해 접속하는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 85는, 청구항 18 기재의 액티브매트릭스기판의 제조방법에있어서, 상기 화소영역이 매트릭스상에 배치된 표시면의 외측에, 각각 인접하는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 섬형상의 반도체층을 개재하여 서로 연결된, 또는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 섬형상의 반도체층을 개재하여 공통배선에 연결된 액티브매트릭스기판을 제조함에 있어서, 상기 제1공정에서, 상기 부유전극을 남기고 도체층을 에칭제거하고, 상기 제2공정에서, 상기 부유전극상의 일부분에 상기 섬형상의 반도체층을 남겨 상기 반도체층을 에칭제거하고, 상기 제3공정에서, 인접하는 신호선 또는 신호선과 공통배선과가 상기 섬형상의 반도체층을 개재하여 연결하도록 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 86은, 청구항 19에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 화소영역이 매트릭스상에 배치된 표시면의 외측에, 각각 인접하는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 섬형상의 반도체층을 개재하여 서로 연결된, 또는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 섬형상의 반도체층을 개재하여 공통배선연결선에 접속되는 신호선연결선에 연결된 액티브매트릭스기판을 제조함에 있어서, 상기 제1공정에서, 상기 부유전극을 남겨 도체층을 에칭제거하고, 상기 제2공정에서, 상기 부유전극상의 일부분에 상기 섬형상의 반도체층을남겨 상기 반도체층을 에칭제거하고, 상기 제3공정에서, 인접하는 신호선 또는 신호선과 상기 신호선연결선과가 상기 섬형상의 반도체층을 개재하여 연결하도록 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고, 상기 제4공정에서, 상기 신호선연결선상의 보호절연층의 일부와 상기 공통배선상의 보호절연층 및 게이트절연층의 일부를 에칭제거하고, 이후의 공정에서, 상기 신호선연결선상의 보호절연층의 개구부와 상기 공통배선상의 보호절연층 및 게이트절연층의 개구부를 개재하여, 상기 신호선연결선과 상기 공통배선을 은에 의해 접속하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 87은, 청구항 20 내지 청구항 21 중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 화소영역이 매트릭스상에 배치된 표시면의 외측에, 각각 인접하는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 반도체층을 개재하여 서로 연결된, 또는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 반도체층을 개재하여 공통배선에 연결된 액티브매트릭스기판을 제조함에 있어서, 상기 제1공정에서, 상기 부유전극을 남기고 도체층을 에칭제거하고, 상기 제2공정에서, 인접하는 신호선 또는 신호선과 공통배선과가 연결하도록 상기 금속층 및 반도체층을 에칭제거하고, 상기 제3공정에서, 인접하는 신호선 또는 신호선과 공통배선과가 연결한 부분의 일부분상의 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층과 n+비결정질 실리콘층을 에칭제거하는 것에 의해 상기 신호선과상기 공통배선과 상기 연결부분의 반도체층을 동일공정에서 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이것들의 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 88은, 청구항 22 내지 청구항 25 중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 반도체층을 개재하여 서로 연결된, 또는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 반도체층을 개재하여 공통배선연결선에 접속되는 신호선연결선에 연결된 액티브매트릭스기판을 제조함 에 있어서, 상기 제1공정에서, 상기 부유전극을 남겨 도체층을 에칭제거하고, 상기 제2공정에서, 인접하는 신호선 또는 신호선과 상기 공통배선연결선과가 연결하도록 상기 금속층 및 반도체층을 에칭제거하고, 상기 제3공정에서, 인접하는 신호선 또는 신호선과 상기 공통배선연결선과가 연결한 부분의 일부분상의 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층과 n+비결정질 실리콘층을 에칭제거하는 것에 의해 상기 신호선과 상기 공통배선연결선과 상기 연결부분의 반도체층을 동일공정에서 형성하고, 상기 제4공정에서, 상기 신호선연결선상의 보호절연층의 일부와 상기 공통배선상의 보호절연층 및 게이트절연층의 일부를 에칭제거하고, 이후의 공정에서, 상기 신호선연결선상의 보호절연층의 개구부와 상기 공통배선상의 보호절연층 및 게이트절연층의 개구부를 개재하여, 상기 신호선연결선과 상기 공통배선을 은에 의해 접속하는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 89는, 청구항 58 내지 청구항 73 중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제4공정에서, 상기 채널갭측부의 비결정질 실리콘층이 노출된 측면의 일부를, 상기 보호절연층의 변부가 수하하여 덮도록 상기 보호절연층을 남겨, 그 외측의 상기 보호절연층 및 상기 반도체층을 에칭제거하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은, TFT부의 채널갭이 연장되는 방향의 반도체층의 양측측면의 일부가 보호절연층으로 피복되기 때문에, 반도체층의 측면을 경로로 하는 리크를 방지할 수 있고, TFT의 신뢰성을 확보할 수가 있다.
본 발명의 청구항 90은, 청구항 89에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제2공정에서, 상기 채널갭의 적어도 한편의 단부외측의 상기 반도체층 및 상기 게이트절연층을 에칭제거하여 상기 게이트전극 또는 상기 주사선에 달하는 개구부를 형성하여, 상기 제4공정에서, 상기 개구부와 상기 보호절연층을 형성한 변부를 교차시켜, 상기 개구부에 노출된 상기 비결정질 실리콘층의 상기 채널갭측의 측면의 일부를 상기 보호절연층의 변부가 수하하여 덮도록, 상기 박막트랜지스터상의 상기 보호절연층을 남겨, 그 외측의 상기 보호절연층 및 상기 반도체층을 에칭제거하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 91은, 청구항 90에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제2공정에서, 상기 개구부를 상기 채널갭의 쌍방의 측부외측에 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 92는, 청구항 58 내지 청구항 61, 청구항 66 내지 청구항 73중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제2공정에서, 상기 채널갭의 적어도 상기 주사선측의 단부외측의 상기 반도체층 및 상기 게이트절연층을 에칭제거하고 적어도 일부가 상기 주사선에 포함되는 상기 개구부를 형성하고, 상기 제4공정에서, 상기 개구부와 상기 보호절연층에 형성한 변부를 교차시켜, 상기 개구부에 노출된 상기 비결정질 실리콘층의 상기 채널갭측의 측면의 일부를 상기 보호절연층의 변부가 수하하여 덮도록, 상기 박막트랜지스터상의 상기 보호절연층을 남겨, 그 외측의 상기 보호절연층 및 상기 반도체층을 에칭제거하는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은 신호선의 금속층이나 투명도전층의 에칭시에 게이트전극상의 게이트절연층과 반도체층을 관통하는 개구부를 통해서 에칭액이 스며들어 도체층의 일부가 침식되었다고 해도, 주사선측의 개구부가 주사선에 포함되어 형성되어 있기 때문에, 게이트전극의 기부에서 도전막이 크게 침식되는 일은 없고, 주사선드라이버로부터의 신호를 TFT의 게이트전극으로 정상으로 보낼 수 있다.
본 발명의 청구항 93, 94는, 각각 청구항 89 또는 92에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제1공정에서, 상기 투명절연성기판상에 1층이상의 도전층과 그 위에 도전성에칭보호층을 적층하여 상기 도체층을 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은 신호선의 금속층이나 투명도전층의 에칭 시에 게이트전극상의 게이트절연층과 반도체층을 관통하는 개구부를 통해서 에칭액이 스며들어, 게이트전극이나 주사선의 하층의 도전막이 침식되는 것을 방지할 수 있고, 게이트전극기부나 주사선의 단선을 방지할 수가 있다.
본 발명의 청구항 95, 96은, 각각 청구항 93 또는 94에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 도전층의 적어도 1층을 Al 또는 Al을 주체로 하는 합금으로부터 형성하고, 상기 도전성에칭보호층을 Ti, Ta, Nb, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금, 또는 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막의 어느 것 인가로부터 형성하는 액티브매트릭스기판의 제조방법을 제공한다.
이 액티브매트릭스기판의 제조방법은 상기와 같은 효과가 있다.
본 발명의 청구항 97은, 청구항 59, 청구항 61, 청구항 67, 청구항 69, 청구항 71, 또는 청구항 73 중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제4공정에서, 상기 도체층과 상기 투명도전층과의 접속부를 덮도록 상기 보호절연층을 남기는 액티브매트릭스기판의 제조방법을 제공한다.
청구항 59 또는 청구항 61의 액티브매트릭스기판의 제조방법에 있어서는, 제1도체층이 제2도체층의 금속층과 동종의 금속으로 이루어지는 경우, 또는 같은에칭액으로 에칭되는 경우, 제1도체층과 투명도전층과의 접속부에서, 보호절연층의 개구후 투명도전층상의 금속층을 에칭제거 할 시에 에칭액이 투명도전층을 통해서 스며들어, 제1도체층이 침식되는 것을 방지할 수가 있다.
또한 청구항 67, 청구항 69, 청구항 71, 또는 청구항 73의 액티브매트릭스기판의 제조방법에 있어서는, 제1도체층중 적어도 1층이 알루미늄 또는 알루미늄을 주체로 하는 합금으로 이루어지며, 또한 보호절연층의 개구 시에 플루오르화수소산계의 에칭액을 사용하는 경우, 제1도체층과 투명도전층과의 접속부에서, 보호절연층의 개구시에 에칭액이 투명도전층을 통해서 스며들어, 제1도체층의 알루미늄 또는 알루미늄을 주체로 하는 합금이 침식되는 것을 방지할 수가 있다.
본 발명의 청구항 98은, 청구항 18, 청구항 20, 청구항 21, 청구항 58 내지 청구항 61, 청구항 66 내지 청구항 73 중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제1공정에서, 각 화소전극의 변부의 적어도 일부와 중첩하는 차광층을 남겨 상기 도체층을 에칭제거하는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은 액티브매트릭스기판측에 차광층을 설치하고 있기 때문에, 중첩어긋남 마진을 크게 잡지 않으면 안되는 칼라필터기판의 블랙(black)매트릭스를 축소할 수 있고, 개구율을 향상시킬 수가 있다.
본 발명의 청구항 99는, 청구항 18, 청구항 19, 청구항 58 내지 청구항 65 중 어느 한 항에 기재된 액티브매트릭스기판의 제조방법에 있어서, 상기 제2공정에서, 상기 주사선과 상기 신호선과가 교차하는 부분을 남겨 상기 반도체층을 에칭제거하는 액티브매트릭스기판의 제조방법을 제공한다.
이들 액티브매트릭스기판의 제조방법은 주사선과 신호선과의 교차부에서 게이트절연층에 반도체층이 적층되어 있기 때문에, 양자간의 절연내압을 향상시킬 수가 있다.
도 1a는 실시형태1의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 1b는 선 A-A’에서 잘라낸 단면도, 도 1c는 선 B-B’에서 잘라낸 단면도이다.
도 2a는 실시형태1의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 2b는 선 A-A’에서 잘라낸 단면도, 도 2c는 선 B-B’에서 잘라낸 단면도이다.
도 3a는 실시형태1의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 3b는 선 A-A’에서 잘라낸 단면도, 도 3c는 선 B-B’에서 잘라낸 단면도이다.
도 4a는 실시형태1의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 4b는 선 A-A’에서 잘라낸 단면도, 도 4c는 선 B-B’에서 잘라낸 단면도이다.
도 5는 실시형태1의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성 후의 단면도이고, 도 5a는 도 4a의 선 A-A’에서 잘라낸 단면도, 도 5b는 도 4a의 선 B-B’에서 잘라낸 단면도이다.
도 6a는 실시형태1의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 5b∼도 5d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 7a는 실시형태2의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 7b는 선 A-A’에서 잘라낸 단면도, 도 7c는 선 B-B’에서 잘라낸 단면도이다.
도 8a는 실시형태2의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 8b는 선 A-A’에서 잘라낸 단면도, 도 8c는 선 B-B’에서 잘라낸 단면도이다.
도 9a는 실시형태2의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 9b는 선 A-A’에서 잘라낸 단면도, 도 9c는 선 B-B’에서 잘라낸 단면도이다.
도 10a는 실시형태2의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 10b는 선 A-A’에서 잘라낸 단면도, 도 10c는 선 B-B’에서 잘라낸 단면도이다.
도 11은 실시형태2의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 11a는 도 10a의 선 A-A’에서 잘라낸 단면도, 도 11b는 도 10a의 선 B-B’에서 잘라낸 단면도이다.
도 12a는 실시형태2의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 중앙이 신호선단자부의, 오른쪽이 공통배선단자부의 단면도 이며, 도 12b 내지 도 12d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 13a는 실시형태3의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 13b는 선 A-A’에서 잘라낸 단면도, 도 13c는 선 B-B’에서 잘라낸 단면도이다.
도 14a는 실시형태3의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 14b는 선 A-A’에서 잘라낸 단면도, 도 14c는 선 B-B’에서 잘라낸 단면도이다.
도 15a는 실시형태3의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 15b는 선 A-A’에서 잘라낸 단면도, 도 15c는 선 B-B’에서 잘라낸 단면도이다.
도 16a는 실시형태3의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 16b는 선 A-A’에서 잘라낸 단면도, 도 16c는 선 B-B’에서 잘라낸 단면도이다.
도 17은 실시형태3의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 17a는 도 16a의 선 A-A’에서 잘라낸 단면도, 도 17b는 도 16a의 선 B-B’에서 잘라낸 단면도이다.
도 18a는 실시형태3의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 18b 내지 도
18d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 19a는 실시형태4의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 19b는 선 A-A’에서 잘라낸 단면도, 도 19c는 선 B-B’에서 잘라낸 단면도이다.
도 20a는 실시형태4의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 20b는 선 A-A’에서 잘라낸 단면도, 도 20c는 선 B-B’에서 잘라낸 단면도이다.
도 21a는 실시형태4의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 21b는 선 A-A’에서 잘라낸 단면도, 도 21c는 선 B-B’에서 잘라낸 단면도이다.
도 22a는 실시형태4의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 22b는 선 A-A’에서 잘라낸 단면도, 도 22c는 선 B-B’에서 잘라낸 단면도이다.
도 23은 실시형태4의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 23a는 도 22a의 선 A-A’에서 잘라낸 단면도, 도 23b는 도 22a의 선 B-B’에서 잘라낸 단면도이다.
도 24a는 실시형태4의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 24b 내지 도 24d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 25a는 실시형태5의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 25b는 선 A-A’에서 잘라낸 단면도, 도 25c는 선 B-B’에서 잘라낸 단면도이다.
도 26a는 실시형태5의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 26b는 선 A-A’에서 잘라낸 단면도, 도 26c는 선 B-B’에서 잘라낸 단면도이다.
도 27a는 실시형태5의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 27b는 선 A-A’에서 잘라낸 단면도, 도 27c는 선 B-B’에서 잘라낸 단면도이다.
도 28a는 실시형태5의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 28b는 선 A-A’에서 잘라낸 단면도, 도 28c는 선 B-B’에서 잘라낸 단면도이다.
도 29a는 실시형태5의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 29b 내지 도 29d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 30a는 실시형태6의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 30b는 선 A-A’에서 잘라낸 단면도, 도 30c는 선 B-B’에서 잘라낸 단면도이다.
도 31a는 실시형태6의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 31b는 선 A-A’에서 잘라낸 단면도, 도 31c는 선 B-B’에서 잘라낸 단면도이다.
도 32a는 실시형태6의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 32b는 선 A-A’에서 잘라낸 단면도, 도 32c는 선 B-B’에서 잘라낸 단면도이다.
도 33a는 실시형태6의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 33b는 선 A-A’에서 잘라낸 단면도, 도 33c는 선 B-B’에서 잘라낸 단면도이다.
도 34는 실시형태6의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 34a는 도 33a의 선 A-A’에서 잘라낸 단면도, 도 34b는 도 33a의 선 B-B’에서 잘라낸 단면도이다.
도 35a는 실시형태6의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 중앙이 신호선단자부의, 오른쪽이 공통배선단자부의 단면도이며, 도 35b 내지 도 35d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 36a는 실시형태7의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 36b는 선 A-A’에서 잘라낸 단면도, 도 36c는 선 B-B’에서 잘라낸 단면도이다.
도 37a는 실시형태7의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 37b는 선 A-A’에서 잘라낸 단면도, 도 37c는 선 B-B’에서 잘라낸 단면도이다.
도 38a는 실시형태7의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 38b는 선 A-A’에서 잘라낸 단면도, 도 38c는 선 B-B’에서 잘라낸 단면도이다.
도 39a는 실시형태7의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 39b는 선 A-A’에서 잘라낸 단면도, 도 39c는 선 B-B’에서 잘라낸 단면도이다.
도 40은 실시형태7의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 40a는 도 39a의 선 A-A’에서 잘라낸 단면도, 도 40b는 도 39a의 선 B-B’에서 잘라낸 단면도이다.
도 41a는 실시형태7의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 중앙이 신호선단자부의, 오른쪽이 공통배선단자부의 단면도이며, 도 41b 내지 도 41d는 그 제조공정을 나타내는 단면도이고 , 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 42a는 실시형태8의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 42b는 선 A-A’에서 잘라낸 단면도, 도 42c는 선 B-B’에서 잘라낸 단면도이다.
도 43a는 실시형태8의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 43b는 선 A-A’에서 잘라낸 단면도, 도43c는 선 B-B’에서 잘라낸 단면도이다.
도 44a는 실시형태8의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 44b는 선 A-A’에서 잘라낸 단면도, 도 44c는 선 B-B’에서 잘라낸 단면도이다.
도 45a는 실시형태8의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 45b는 선 A-A’에서 잘라낸 단면도, 도 45c는 선 B-B’에서 잘라낸 단면도이다.
도 46a는 실시형태8의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 중앙이 신호선단자부의, 오른쪽이 공통배선단자부의 단면도이며, 도 46b 내지 도 46d는 그 제조공정을 나타내는 단면도이고 , 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 47a는 실시형태9의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 47b는 선 A-A’에서 잘라낸 단면도, 도 47c는 선 B-B’에서 잘라낸 단면도이다.
도 48a는 실시형태9의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 48b는 선 A-A’에서 잘라낸 단면도, 도 48c는 선 B-B’에서 잘라낸 단면도이다.
도 49a는 실시형태9의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 49b는 선 A-A’에서 잘라낸 단면도, 도 49c는 선 B-B’에서 잘라낸 단면도이다.
도 50a는 실시형태9의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 50b는 선 A-A’에서 잘라낸 단면도, 도 50c는 선 B-B’에서 잘라낸 단면도이다.
도 51a는 실시형태9의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 중앙이 신호선단자부의, 오른쪽이 공통배선단자부의 단면도이며, 도 51b 내지 도 51d는 그 제조공정을 나타내는 단면도이고 , 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 52a 내지 52c는 IPS형액티브매트릭스기판에 있어서의 주사선과 공통배선과의 상대적배치를 나타내는 개념도이다.
도 53a는 실시형태10의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 53b는 선 A-A’에서 잘라낸 단면도, 도 53c는 선 B-B’에서 잘라낸 단면도, 도 53d는 선 C-C’에서 잘라낸 단면도이다.
도 54a는 실시형태10의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 54b는 선 A-A’에서 잘라낸 단면도, 도 54c는 선 B-B’에서 잘라낸 단면도, 도 54d는 선 C-C’에서 잘라낸 단면도이다.
도 55a는 실시형태10의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 55b는 선 A-A’에서 잘라낸 단면도, 도 55c는 선 B-B’에서 잘라낸 단면도, 도 55d는 선 C-C’에서 잘라낸 단면도이다.
도 56a는 실시형태10의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 56b는 선 A-A’에서 잘라낸 단면도, 도56c는 선 B-B’에서 잘라낸 단면도, 도 56d는 선 C-C’에서 잘라낸 단면도이다.
도 57은 실시형태10의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 57a는 도 56a의 선 A-A’에서 잘라낸 단면도, 도 57b는 도 56a의 선 B-B’에서 잘라낸 단면도, 도 57c는 도 56a의 선 C-C’에서 잘라낸 단면도이다.
도 58a는 실시형태10의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 58b 내지 도 58d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 59a는 실시형태11의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 59b는 선 A-A’에서 잘라낸 단면도, 도 59c는 선 B-B’에서 잘라낸 단면도, 도 59d는 선 C-C’에서 잘라낸 단면도이다.
도 60a는 실시형태11의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 60b는 선 A-A’에서 잘라낸 단면도, 도 60c는 선 B-B’에서 잘라낸 단면도, 도 60d는 선 C-C’에서 잘라낸 단면도이다.
도 61a는 실시형태11의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 61b는 선 A-A’에서 잘라낸 단면도, 도 61c는 선 B-B’에서 잘라낸 단면도, 도 61d는 선 C-C’에서 잘라낸 단면도이다.
도 62a는 실시형태11의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 62b는 선 A-A’에서 잘라낸 단면도, 도62c는 선 B-B’에서 잘라낸 단면도, 도 62d는 선 C-C’에서 잘라낸 단면도이다.
도 63은 실시형태11의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 63a는 도 62a의 선 A-A’에서 잘라낸 단면도, 도 63b는 도 62a의 선 B-B’에서 잘라낸 단면도, 도 63c는 도 62a의 선 C-C’에서 잘라낸 단면도이다.
도 64a는 실시형태11의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 64b∼도64d 제조공정을 나타내는 단면도이고 , 각각 제1공정∼제3공정을 나타내는 단면도이다 .
도 65는 실시형태12의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 65b는 선 A-A’에서 잘라낸 단면도, 도 65c는 선 B-B’에서 잘라낸 단면도, 도 65d는 선 C-C’에서 잘라낸 단면도이다.
도 66a는 실시형태12의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 66b는 선 A-A’에서 잘라낸 단면도, 도 66c는 선 B-B’에서 잘라낸 단면도, 도 66d는 선 C-C’에서 잘라낸 단면도이다.
도 67a는 실시형태12의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 67b는 선 A-A’에서 잘라낸 단면도, 도 67c는 선 B-B’에서 잘라낸 단면도, 도 67d는 선 C-C’에서 잘라낸 단면도이다.
도 68a는 실시형태12의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 68b는 선 A-A’에서 잘라낸 단면도, 도68c는 선 B-B’에서 잘라낸 단면도, 도 68d는 선 C-C’에서 잘라낸 단면도이다.
도 69는 실시형태12의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 69a는 도 68a의 선 A-A’에서 잘라낸 단면도, 도 69b는 도 68a의 선 B-B’에서 잘라낸 단면도, 도 69c는 도 68a의 선 C-C’에서 잘라낸 단면도이다.
도 70a는 실시형태12의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 70b 내지 도 70d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 71a는 실시형태13의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 71b는 선 A-A’에서 잘라낸 단면도, 도 71c는 선 B-B’에서 잘라낸 단면도, 도 71d는 선 C-C’에서 잘라낸 단면도이다.
도 72a는 실시형태13의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 72b는 선 A-A’에서 잘라낸 단면도, 도 72c는 선 B-B’에서 잘라낸 단면도, 도 72d는 선 C-C’에서 잘라낸 단면도이다.
도 73a는 실시형태13의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 73b는 선 A-A’에서 잘라낸 단면도, 도 73c는 선 B-B’에서 잘라낸 단면도, 도 73d는 선 C-C’에서 잘라낸 단면도이다.
도 74a는 실시형태13의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 74b는 선 A-A’에서 잘라낸 단면도, 도
74c는 선 B-B’에서 잘라낸 단면도, 도 74d는 선 C-C’에서 잘라낸 단면도이다.
도 75는 실시형태13의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 75a는 도 74a의 선 A-A’에서 잘라낸 단면도, 도 75b는 도 74a의 선 B-B’에서 잘라낸 단면도, 도 75c는 도 74a의 선 C-C’에서 잘라낸 단면도이다.
도 76a는 실시형태13의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 76b 내지 도 76d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 77a는 실시형태14의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 77b는 선 A-A’에서 잘라낸 단면도, 도 77c는 선 B-B’에서 잘라낸 단면도, 도 77d는 선 C-C’에서 잘라낸 단면도이다.
도 78a는 실시형태14의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 78b는 선 A-A’에서 잘라낸 단면도, 도 78c는 선 B-B’에서 잘라낸 단면도, 도 78d는 선 C-C’에서 잘라낸 단면도이다.
도 79a는 실시형태14의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 79b는 선 A-A’에서 잘라낸 단면도, 도 79c는 선 B-B’에서 잘라낸 단면도, 도 79d는 선 C-C’에서 잘라낸 단면도이다.
도 80a는 실시형태14의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 80b는 선 A-A’에서 잘라낸 단면도, 도 80c는 선 B-B’에서 잘라낸 단면도, 도 80d는 선 C-C’에서 잘라낸 단면도이다.
도 81은 실시형태14의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 81a는 도 80a의 선 A-A’에서 잘라낸 단면도, 도 81b는 도 80a의 선 B-B’에서 잘라낸 단면도, 도 81c는 도 80a의 선 C-C’에서 잘라낸 단면도이다.
도 82a는 실시형태14의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 중앙이 신호선단자부의, 오른쪽이 공통배선단자부의 단면도이며, 도 82b 내지 도 82d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 83a는 실시형태15의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 83b는 선 A-A’에서 잘라낸 단면도, 도 83c는 선 B-B’에서 잘라낸 단면도, 도 83d는 선 C-C’에서 잘라낸 단면도이다.
도 84a는 실시형태15의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 84b는 선 A-A’에서 잘라낸 단면도, 도 84c는 선 B-B’에서 잘라낸 단면도, 도 84d는 선 C-C’에서 잘라낸 단면도이다.
도 85a는 실시형태15의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 85b는 선 A-A’에서 잘라낸 단면도, 도 85c는 선 B-B’에서 잘라낸 단면도, 도 85d는 선 C-C’에서 잘라낸 단면도이다.
도 86a는 실시형태15의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 86b는 선 A-A’에서 잘라낸 단면도, 도 86c는 선 B-B’에서 잘라낸 단면도, 도 86d는 선 C-C’에서 잘라낸 단면도이다.
도 87은 실시형태15의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 87a는 도 86a의 선 A-A’에서 잘라낸 단면도, 도 87b는 도 86a의 선 B-B’에서 잘라낸 단면도, 도 87c는 도 86a의 선 C-C’에서 잘라낸 단면도이다.
도 88a는 실시형태15의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 중앙이 신호선단자부의, 오른쪽이 공통배선단자부의 단면도이며, 도 88b 내지 도 88d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 89a는 실시형태16의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 89b는 선 A-A’에서 잘라낸 단면도, 도 89c는 선 B-B’에서 잘라낸 단면도, 도 89d는 선 C-C’에서 잘라낸 단면도이다.
도 90a는 실시형태16의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 90b는 선 A-A’에서 잘라낸 단면도, 도 90c는 선 B-B’에서 잘라낸 단면도, 도 90d는 선 C-C’에서 잘라낸 단면도이다.
도 91a는 실시형태16의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 91b는 선 A-A’에서 잘라낸 단면도, 도 91c는 선 B-B’에서 잘라낸 단면도, 도 91d는 선 C-C’에서 잘라낸 단면도이다.
도 92a는 실시형태16의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 92b는 선 A-A’에서 잘라낸 단면도, 도 92c는 선 B-B’에서 잘라낸 단면도, 도 92d는 선 C-C’에서 잘라낸 단면도이다.
도 93은 실시형태16의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 93a는 도 92a의 선 A-A’에서 잘라낸 단면도, 도 93b는 도 92a의 선 B-B’에서 잘라낸 단면도, 도 93c는 도 92a의 선 C-C’에서 잘라낸 단면도이다.
도 94a는 실시형태16의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 중앙이 신호선단자부의, 오른쪽이 공통배선단자부의 단면도이며, 도 94b 내지 도 94d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 95a는 실시형태17의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 95b는 선 A-A’에서 잘라낸 단면도, 도 95c는 선 B-B’에서 잘라낸 단면도, 도 95d는 선 C-C’에서 잘라낸 단면도이다.
도 96a는 실시형태17의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 96b는 선 A-A’에서 잘라낸 단면도, 도 96c는 선 B-B’에서 잘라낸 단면도, 도 96d는 선 C-C’에서 잘라낸 단면도이다.
도 97a는 실시형태17의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 97b는 선 A-A’에서 잘라낸 단면도, 도 97c는 선 B-B’에서 잘라낸 단면도, 도 97d는 선 C-C’에서 잘라낸 단면도이다.
도 98a는 실시형태17의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 98b는 선 A-A’에서 잘라낸 단면도, 도 98c는 선 B-B’에서 잘라낸 단면도, 도 98d는 선 C-C’에서 잘라낸 단면도이다.
도 99는 실시형태17의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 99a는 도 98a의 선 A-A’에서 잘라낸 단면도, 도 99b는 도 98a 의 선 B-B’에서 잘라낸 단면도, 도 99c는 도 98a의 선 C-C’에서 잘라낸 단면도이다.
도 100a는 실시형태17의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 중앙이 신호선단자부의, 오른쪽이 공통배선단자부의 단면도이며, 도 100b 내지 도 100d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 101a는 실시형태18의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 101b는 선 A-A’에서 잘라낸 단면도, 도 101c는 선 B-B’에서 잘라낸 단면도, 도 101d는 선 C-C’에서 잘라낸 단면도이다.
도 102a는 실시형태18의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 102b는 선 A-A’에서 잘라낸 단면도, 도 102c는 선 B-B’에서 잘라낸 단면도, 도 102d는 선 C-C’에서 잘라낸 단면도이다.
도 103a는 실시형태18의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 103b는 선 A-A’에서 잘라낸 단면도, 도 103c는 선 B-B’에서 잘라낸 단면도, 도 103d는 선 C-C’에서 잘라낸 단면도이다.
도 104a는 실시형태18의 액티브매트릭스기판의 제조에 있어서의 제3공정을나타내는 1화소영역의 투시평면도이고, 도 104b는 선 A-A’에서 잘라낸 단면도, 도 104c는 선 B-B’에서 잘라낸 단면도, 도 104d는 선 C-C’에서 잘라낸 단면도이다.
도 105는 실시형태18의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 105a는 도 104a의 선 A-A’에서 잘라낸 단면도, 도 104b는 도 104a의 선 B-B’에서 잘라낸 단면도, 도 105c는 도 104a의 선 C-C’에서 잘라낸 단면도이다.
도 106a는 실시형태18의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 106b 내지 도 106d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 107a는 실시형태19의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 107b는 선 A-A’에서 잘라낸 단면도, 도 107c는 선 B-B’에서 잘라낸 단면도, 도 107d는 선 C-C’에서 잘라낸 단면도이다.
도 108a는 실시형태19의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 108b는 선 A-A’에서 잘라낸 단면도, 도 108c는 선 B-B’에서 잘라낸 단면도, 도 108d는 선 C-C’에서 잘라낸 단면도이다.
도 109a는 실시형태19의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 109b는 선 A-A’에서 잘라낸 단면도, 도 109c는 선 B-B’에서 잘라낸 단면도, 도 109d는 선 C-C’에서 잘라낸 단면도이다.
도 110a는 실시형태19의 액티브매트릭스기판의 제조에 있어서의 제3공정을나타내는 1화소영역의 투시평면도이고, 도 110b는 선 A-A’에서 잘라낸 단면도, 도 110c는 선 B-B’에서 잘라낸 단면도, 도 110d는 선 C-C’에서 잘라낸 단면도이다.
도 111은 실시형태19의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 111a는 도 110a의 선 A-A’에서 잘라낸 단면도, 도 111b는 도 110a의 선 B-B’에서 잘라낸 단면도, 도 111c는 도 110a의 선 C-C’에서 잘라낸 단면도이다.
도 112a는 실시형태19의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 112b 내지 도 112d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 113a는 실시형태20의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 113b는 선 A-A’에서 잘라낸 단면도, 도 113c는 선 B-B’에서 잘라낸 단면도, 도 113d는 선 C-C’에서 잘라낸 단면도이다.
도 114a는 실시형태20의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 114b는 선 A-A’에서 잘라낸 단면도, 도 114c는 선 B-B’에서 잘라낸 단면도, 도 114d는 선 C-C’에서 잘라낸 단면도이다.
도 115a는 실시형태20의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 115b는 선 A-A’에서 잘라낸 단면도, 도 115c는 선 B-B’에서 잘라낸 단면도, 도 115d는 선 C-C’에서 잘라낸 단면도이다.
도 116a는 실시형태20의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 116b는 선 A-A’에서 잘라낸 단면도, 도
116c는 선 B-B’에서 잘라낸 단면도, 도 116d는 선 C-C’에서 잘라낸 단면도이다.
도 117은 실시형태20의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 117a는 도 116a의 선 A-A’에서 잘라낸 단면도, 도 117b는 도 116a의 선 B-B’에서 잘라낸 단면도, 도 117c는 도 116a의 선 C-C’에서 잘라낸 단면도이다.
도 118a는 실시형태20의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 118b 내지 도 118d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 119a는 실시형태21의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 119b는 선 A-A’에서 잘라낸 단면도, 도 119c는 선 B-B’에서 잘라낸 단면도, 도 119d는 선 C-C’에서 잘라낸 단면도이다.
도 120a는 실시형태21의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 120b는 선 A-A’에서 잘라낸 단면도, 도 120c는 선 B-B’에서 잘라낸 단면도, 도 120d는 선 C-C’에서 잘라낸 단면도이다.
도 121a는 실시형태21의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 121b는 선 A-A’에서 잘라낸 단면도, 도 121c는 선 B-B’에서 잘라낸 단면도, 도 121d는 선 C-C’에서 잘라낸 단면도이다.
도 122a는 실시형태21의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 122b는 선 A-A’에서 잘라낸 단면도, 도 122c는 선 B-B’에서 잘라낸 단면도, 도 122d는 선 C-C’에서 잘라낸 단면도이다.
도 123은 실시형태21의 액티브매트릭스기판의 제조에 있어서의 TFT의 채널형성후의 단면도이고, 도 123a는 도 122a의 선 A-A’에서 잘라낸 단면도, 도 123b는 도 122a의 선 B-B’에서 잘라낸 단면도, 도 123c는 도 122a의 선 C-C’에서 잘라낸 단면도이다.
도 124a는 실시형태21의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 124b 내지 도 124d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 125a는 실시형태22의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 125b는 선 A-A’에서 잘라낸 단면도, 도 125c는 선 B-B’에서 잘라낸 단면도, 도 125d는 선 C-C’에서 잘라낸 단면도이다.
도 126a는 실시형태22의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 126b는 선 A-A’에서 잘라낸 단면도, 도 126c는 선 B-B’에서 잘라낸 단면도, 도 126d는 선 C-C’에서 잘라낸 단면도이다.
도 127a는 실시형태22의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 127b는 선 A-A’에서 잘라낸 단면도, 도 127c는 선 B-B’에서 잘라낸 단면도, 도 127d는 선 C-C’에서 잘라낸 단면도이다.
도 128a는 실시형태22의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 128b는 선 A-A’에서 잘라낸 단면도, 도 128c는 선 B-B’에서 잘라낸 단면도, 도 128d는 선 C-C’에서 잘라낸 단면도이다.
도 129a는 실시형태22의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 129b 내지 도 129d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 130a는 실시형태23의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 130b는 선 A-A’에서 잘라낸 단면도, 도 130c는 선 B-B’에서 잘라낸 단면도, 도 130d는 선 C-C’에서 잘라낸 단면도이다.
도 131a는 실시형태23의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 131b는 선 A-A’에서 잘라낸 단면도, 도 131c는 선 B-B’에서 잘라낸 단면도, 도 131d는 선 C-C’에서 잘라낸 단면도이다.
도 132a는 실시형태23의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 132b는 선 A-A’에서 잘라낸 단면도, 도 132c는 선 B-B’에서 잘라낸 단면도, 도 132d는 선 C-C’에서 잘라낸 단면도이다.
도 133a는 실시형태23의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 133b는 선 A-A’에서 잘라낸 단면도, 도 133c는 선 B-B’에서 잘라낸 단면도, 도 133d는 선 C-C’에서 잘라낸 단면도이다.
도 134a는 실시형태23의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 134b 내지 도 134d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 135a는 실시형태24의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 135b는 선 A-A’에서 잘라낸 단면도, 도 135c는 선 B-B’에서 잘라낸 단면도, 도 135d는 선 C-C’에서 잘라낸 단면도이다.
도 136a는 실시형태24의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 136b는 선 A-A’에서 잘라낸 단면도, 도 136c는 선 B-B’에서 잘라낸 단면도, 도 136d는 선 C-C’에서 잘라낸 단면도이다.
도 137a는 실시형태24의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 137b는 선 A-A’에서 잘라낸 단면도, 도 137c는 선 B-B’에서 잘라낸 단면도, 도 137d는 선 C-C’에서 잘라낸 단면도이다.
도 138a는 실시형태24의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 138b는 선 A-A’에서 잘라낸 단면도, 도 138c는 선 B-B’에서 잘라낸 단면도, 도 138d는 선 C-C’에서 잘라낸 단면도이다.
도 139a는 실시형태24의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 139b 내지 도 139d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 140a는 실시형태25의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 140b는 선 A-A’에서 잘라낸 단면도, 도 140c는 선 B-B’에서 잘라낸 단면도, 도 140d는 선 C-C’에서 잘라낸 단면도이다.
도 141a는 실시형태25의 액티브매트릭스기판의 제조에 있어서의 제1공정을 나타내는 1화소영역의 투시평면도이고, 도 141b는 선 A-A’에서 잘라낸 단면도, 도 141c는 선 B-B’에서 잘라낸 단면도, 도 141d는 선 C-C’에서 잘라낸 단면도이다.
도 142a는 실시형태25의 액티브매트릭스기판의 제조에 있어서의 제2공정을 나타내는 1화소영역의 투시평면도이고, 도 142b는 선 A-A’에서 잘라낸 단면도, 도 142c는 선 B-B’에서 잘라낸 단면도, 도 142d는 선 C-C’에서 잘라낸 단면도이다.
도 143a는 실시형태25의 액티브매트릭스기판의 제조에 있어서의 제3공정을 나타내는 1화소영역의 투시평면도이고, 도 143b는 선 A-A’에서 잘라낸 단면도, 도 143c는 선 B-B’에서 잘라낸 단면도, 도 143d는 선 C-C’에서 잘라낸 단면도이다.
도 144a는 실시형태25의 액티브매트릭스기판의 단자부의 장변방향의 단면도이고, 좌측이 주사선단자부의, 오른쪽이 신호선단자부의 단면도이며, 도 144b 내지 도 144d는 그 제조공정을 나타내는 단면도이고, 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 145a는 실시형태26의 액티브매트릭스기판의 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 145b는 선 D-D’에서 잘라낸 단면도이다.
도 146은 실시형태26의 액티브매트릭스기판의 외주부(Ss)의 일부의 제조공정을 나타내는 상기 선 D-D’에서 잘라낸 단면도이고, 도 146a 내지 도 146c는 각각 제1공정∼제3공정을 나타내는 단면도이다.
도 147a는 실시형태27의 액티브매트릭스기판에 있어서의 신호선입력측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 147b는 선 E-E’에서 잘라낸 단면도이다.
도 148은 실시형태27의 액티브매트릭스기판의 외주부(Ss)의 제조공정을 나타내는 상기 선 E-E’에서 잘라낸 단면도이고, 도 148a 내지 도 148d는 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타내는 단면도이다.
도 149a는 실시형태28의 액티브매트릭스기판에 있어서의 신호선입력측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 149b는 선 F-F’에서 잘라낸 단면도이다.
도 150은 실시형태28의 액티브매트릭스기판의 외주부(Ss)의 제조공정을 나타내는 상기 선 F-F’에서 잘라낸 단면도이고, 도 150a 내지 도 150d는 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타내는 단면도이다.
도 151a는 실시형태29의 액티브매트릭스기판에 있어서의 신호선입력측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 151b는 선 G-G’에서 잘라낸 단면도이다.
도 152는 실시형태29의 액티브매트릭스기판의 외주부(Ss)의 제조공정을 나타내는 상기 선 G-G’에서 잘라낸 단면도이고, 도 152a 내지 도 152d는 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타내는 단면도이다.
도 153a는 실시형태30의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고,도 153b는 선H-H’에서 잘라낸 단면도이다 .
도 154는 실시형태30의 액티브매트릭스기판의 외주부(Ss)의 제조공정을 나타내는 상기 선H-H’에서 잘라낸 단면도이고, 도 154a 내지 도 154d는 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타내는 단면도이다.
도 155a는 실시형태31의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 155b는 선 J-J’에서 잘라낸 단면도이다.
도 156은 실시형태31의 액티브매트릭스기판의 외주부(Ss)의 제조공정을 나타내는 상기 선 J-J’에서 잘라낸 단면도이고, 도 156a 내지 도 156d는 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타내는 단면도이다.
도 157a는 실시형태32의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 157b는 선 K-K’에서 잘라낸 단면도이다.
도 158은 실시형태32의 액티브매트릭스기판의 외주부(Ss)의 제조공정을 나타내는 상기 선 K-K’에서 잘라낸 단면도이고, 도 158a 내지 도 158d는 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타내는 단면도이다.
도 159a는 실시형태33의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 159b는 선 L-L’에서 잘라낸 단면도이다.
도 160은 실시형태33의 액티브매트릭스기판의 외주부(Ss)의 제조공정을 나타내는 상기 선 L-L’에서 잘라낸 단면도이고, 도 160a 내지 도 160d는 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타내는 단면도이다.
도 161a는 실시형태34의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 161b는 선 M-M’에서 잘라낸 단면도이다.
도 162는 실시형태34의 액티브매트릭스기판의 외주부(Ss)의 제조공정을 나타내는 상기 선 M-M’에서 잘라낸 단면도이고, 도 162a 내지 도 162d는 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타내는 단면도이다.
도 163a는 실시형태35의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 163b는 선 N-N’에서 잘라낸 단면도이다.
도 164는 실시형태35의 액티브매트릭스기판의 외주부(Ss)의 제조공정을 나타내는 상기 선 N-N’에서 잘라낸 단면도이고, 도 164a 내지 도 164d는 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타내는 단면도이다.
도 165는 실시형태33∼실시형태35의 액티브매트릭스기판의 외주부(Ss)에 형성된 배선을 나타내는 개략도이다.
도 166a는 실시형태33∼실시형태35의 액티브매트릭스기판의 외주부(Ss)에 형성된 은치기부를 나타내는 투시평면도이고, 도 166b는 선 D-D’에서 잘라낸 단면도이다.
도 167은 실시형태33∼실시형태35의 액티브매트릭스기판의 외주부(Ss)에 형성되는 은치기부의 제조공정을 나타내는 상기 선 D-D’에서 잘라낸 단면도이고, 도 167a 내지 도 167c는 각각 제1공정∼제3공정을 나타내는 단면도이다 .
도 168은 실시형태36, 실시형태37의 액티브매트릭스기판의 외주부(Ss)에 형성된 배선을 나타내는 개략도이다.
도 169는 실시형태36의 액티브매트릭스기판의 외주부(Ss)에 형성된 보호트랜지스터부를 나타내는 투시평면도이다.
도 170a는 실시형태36의 액티브매트릭스기판의 외주부(Ss)에 형성된 보호트랜지스터부의 선 A-A’에서 잘라낸 단면도이고, 도 170b 내지 도 170e는 이 보호트랜지스터부의 제조공정을 나타내는 상기 선 A-A’에서 잘라낸 단면도이며, 각각 제1공정∼제3공정 및 TFT의 후를 나타내는 단면도이다.
도 171a는 실시형태36의 액티브매트릭스기판의 외주부(Ss)에 형성된 보호트랜지스터부의 선 B-B’에서 잘라낸 단면도이고, 도 171b 내지 도 171e는 이 보호트랜지스터부의 제조공정을 나타내는 상기 선 B-B’에서 잘라낸 단면도이며, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타내는 단면도이다.
도 172는 실시형태36의 액티브매트릭스기판의 보호트랜지스터부의 작용을 나타내는 등가회로도이다.
도 173은 실시형태37의 액티브매트릭스기판의 외주부(Ss)에 형성된 보호트랜지스터부를 나타내는 투시평면도이다.
도 174a는 실시형태37의 액티브매트릭스기판의 외주부(Ss)에 형성된 보호트랜지스터부의 선 A-A’에서 잘라낸 단면도이며, 도 174b 내지 도 174e는 이 보호트랜지스터부의 제조공정을 나타내는 상기 선 A-A’에서 잘라낸 단면도이고, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타내는 단면도이다.
도 175a는 실시형태37의 액티브매트릭스기판의 외주부(Ss)에 형성된 보호트랜지스터부의 선 B-B’에서 잘라낸 단면도이며, 도 175b 내지 도 175e는 이 보호트랜지스터부의 제조공정을 나타내는 상기 선 B-B’에서 잘라낸 단면도이고 , 각각 제1공정∼제3공정 및 TFT의 채널형성 후를 나타내는 단면도이다.
도 176은 실시형태37의 액티브매트릭스기판의 보호트랜지스터부의 작용을 나타내는 등가회로도이다.
도 177은 실시형태38의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 177b는 선 D-D’에서 잘라낸 축적용량부(Cp)의 단면도이다.
도 178은 실시형태38의 액티브매트릭스기판의 축적용량부(Cp)의 제조공정을 나타내는 단면도이고, 도 178a 내지 도 178d는 각각 제1공정∼제3공정 및 TFT의 채널형성 후를 나타내는 단면도이다.
도 179는 실시형태39의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 179b는 선 D-D’에서 잘라낸 축적용량부(Cp)의 단면도이다.
도 180은 실시형태39의 액티브매트릭스기판의 축적용량부(Cp)의 제조공정을 나타내는 단면도이고, 도 180a 내지 도 180d는 각각 제1공정∼제3공정 및 TFT의 채널형성 후를 나타내는 단면도이다.
도 181은 질소함유량과 접속저항의 관계의 일례를 나타내는 그래프이다.
도 182는 액티브매트릭스기판의 회로구성의 일례를 나타내는 개략도이다.
도 183은 화소전극과 공통전극의 배치형태를 나타내는 도면으로, 도 183a는 TN형액티브매트릭스기판, 도 183b는 IPS형액티브매트릭스기판의 경우를 나타낸다.
도 184는 종래의 TN 형액티브매트릭스기판의 제조방법의 일례를 나타내는 단면공정도이고, 184a 내지 184e는 각각 제1공정 ∼ 제5공정을 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 유리기판 2 : 게이트절연층
3 : 보호절연층 10 : 제1도체층,
11 : 주사선 12 : 게이트전극
13 : 공통배선 14 : 공통전극
15 : 주사선단자 16 : 공통배선단자
17 : 차광층 19 : 공통배선연결선,
20 : 반도체층 21 : 비결정질 실리콘층,
22 : n+비결정질 실리콘층 23 : 채널갭
25 : 강화층 30 : 금속층
31 :신호선 32 : 드레인전극
33 : 소스전극 35 : 신호선단자
40 : 투명도전층 41 : 화소전극
50 : 제2도체층 71 : 축적용량전극
72 : 축적공통전극
다음에 본 발명의 실시의 형태를 도면을 사용하여 설명하지만, 본 발명은 어떠한 관점으로도 이들의 실시형태에 의해서 제한되는 것은 아니다.
(실시형태1)
도 1a는 실시형태1의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 1b는 선 A-A’에서 절단한 단면도, 도 1c는 선 B-B’에서 절단한 단면도이다. 또한 도 2∼도 5는 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다. 도 1과 같이, 도 2∼도 4a는 1화소영역을 나타내는 투시평면도, 도 2∼도 4의b, c와 도 5a, b는 각각 상기 선 A-A’, 선 B-B’에서 절단한 단면도이다. 또한 도 6a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 6b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태 1의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 제2도체층(50)으로 이루어지는 복수의 신호선(31)과가 게이트절연층(2)을 개재하여 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 주사선(11), 게이트전극(12)을 형성하는 제1의 도체층(10)은, Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti, Ta, Nb, Cr등의 고융점금속이나 이들 합금의 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 상층금속층(10B)의 질소농도는 25원자% 이상이라고 되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은, ITO로 이루어지는 투명도전층(40)상에 Cr나 Mo로 이루어지는 금속층(30)을 적층하여 형성되며, 소스전극(33)의 하층의 투명도전층(40)이 창문부(Wd)의 게이트절연층(2)상으로 연장되어 화소전극(41)을 형성하고 있다.
화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는, 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다. 더욱이 주사선(11)과 신호선(31)과가 교차하는 부분에는, 게이트절연층(2)과 신호선(31)과의 사이에 반도체층(20)으로 이루어지는 강화층(25)이 형성되어 있다.
이 실시형태1의 액티브매트릭스기판은, 순차 이하에 나타내는 4공정에서 제조할 수가 있다.
(제1공정) 도 2a∼c 및 도 6b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남기고 제1도체층(10)을 에칭제거한다. 여기서 Ti의 질화막은 반응성스패터링에 의해 형성하고, Ar가스와 질소가스와의 유량비를 조정하여, 질소가 25원자%이상 함유되도록 한다.
(제2공정) 도 3a∼c 및 도 6c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약250 nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성하여, 포토리소그래피공정을 통해서, 각각의 화소영역에서 TFT부(Tf)와 강화층(25)을 남겨 반도체층(20)을 에칭제거한다.
(제3공정) 도 4a∼c 및 도 6d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 연속하여 약 50nm의 ITO로 이루어지는 투명도전층(40)과 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하여 제2도체층(50)을 형성하여, 포토리소그래피공정을 통해서, 신호선(31)과, 외주부(Ss)에서 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 창문부(Wd)에서 화소전극(41)과, 이 화소전극(41)으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 제2도체층(50)을 에칭제거한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
다음에 도 5a, b에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로하여 노출된 n+비결정질 실리콘층(22)을 에칭제거하여 채널갭(23)을 형성한다. 이 조작은 포토리소그래피가 불필요하다.
(제4공정)도 1a∼c 및 도 6a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하여, 포토리소그래피공정을 통해서, 화소전극(41) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 주사선단자부(11a) 상의 보호절연층(3) 및 게이트절연층(2)을 에칭제거한 후, 이 에칭에 사용한 마스크패턴 또는 마스크를제거한 후의 보호절연층(3)을 마스크로하여 화소전극(41) 및 신호선단자부(31a) 및 공통배선단자부상의 금속층(30)을 에칭제거하고, 투명도전층(40)으로 이루어지는 화소전극(41) 및 신호선단자(35) 및 공통배선단자(도시하지 않음)와, 제1도체층(10)으로 이루어지는 주사선단자(15)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성한다.
또 여기서는 제1도체층에 Al과 Ti의 질화막의 적층막을 사용한 형태를 나타내었지만, Al의 밑으로 더욱 Ti 등의 고융점금속의 깔판막을 형성하고 Ti와 Al과 Ti의 질화막의 3층의 적층막으로 하여도 좋다. 또한 Al-Nd 합금등의 힐록을 억제할 수 있고, 단자부의 접속신뢰성을 확보할 수 있는 Al을 주체로 하는 합금막이나, Cr의 위에 ITO를 적층한 막이어도 좋다.
또한 본 실시형태로서는 게이트전극이 주사선으로부터 화소부로 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT 이어도 좋다.
실시형태1의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 신호선이 금속층과 투명도전층과로 적층되어 형성되어 있기 때문에, 신호선의 배선저항이 저감할 수 있음과 동시에 단선불량등에 의한 생산성의 저하가 억제되고, 또한 소스전극과 화소전극과가 투명도전층에 의해서 일체로 형성되어 있기 때문에, 접속에 의한 전기저항의 증대가 억제되어 특성이 향상된다.
또한 이 액티브매트릭스기판은 주사선이 Al과 Ti 등의 고융점금속의 질화막과 적층막으로 형성되어 있기 때문에, 주사선의 배선저항을 저감할 수 있음과 동시에 주사선단자부에서의 표면산화를 방지할 수 있고, 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
상기 고융점금속의 질화막의 질소농도는 25원자% 이상인 것이 바람직하다. 도 181에 그 근거가 되는 데이터를 나타낸다. 본 발명자의 실험에 의해, 질소농도가 25원자%이상일 때, 접속저항이 현저하게 저하되는 사실을 알았다. 이에 의해서 주사선단자부에서의 접속신뢰성을 양호하게 확보할 수가 있다.
또한 이 액티브매트릭스기판은 주사선과 신호선과의 교차부분에 강화층이 형성되어 있기 때문에, 주사선과 신호선과의 절연내압이 향상된다. 또한 화소전극과 차광층과가 적어도 부분적으로 중첩하도록 형성되어 있기 때문에, 중첩어긋남 마진을 크게 잡지 않으면 안되는 칼라필터기판의 블랙매트릭스를 축소할 수 있고, 개구율을 향상시킬 수가 있다.
(실시형태2)
도 7a는 실시형태2의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 7b는 선 A-A’에서 절단한 단면도, 도 7c는 선 B-B’에서 절단한 단면도이다. 또한 도 8∼도 11은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성 후를 나타낸다. 도 7과 같이, 도 8∼도 10의a는 1화소영역을 나타내는 투시평면도, 도 8∼도 10의b, c와 도 11a, b는 각각 상기 선 A-A’, 선 B-B’에서 절단한 단면도이다. 또한 도 12a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 중앙이 신호선단자부위(DS)의, 오른쪽이 공통배선단자부위(CS)의 각각 장변방향의 단면도이다. 도 12b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태2의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 공통배선(13)과가 교대로 평행히 배열되고, 복수의 신호선(31)이 게이트절연층(2)을 개재하여 상기 주사선에 직교하여 배열되며, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)로, 주사선(11)의 일부를 게이트전극(12)으로 하여, 이 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 창문부(Wd)에 빗치형상의 화소전극(41)과, 화소전극에 대향하여 공통배선(13)에 접속된 빗치형상의 공통전극(14)과가 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어, 화소전극(41)과 공통전극(14)과의 사이에 유리기판(1)에 대하여 횡방향의 전계를 형성하는 IPS형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 공통배선(13)과 공통전극(14)이란 주사선(11)과 동층에 형성되고, 또한 공통배선(13)이 유리기판(1)의 적어도 한편의 변부에서 단부가 주사선(11)의 같은 변부의 단부보다 외측으로 연장되도록 형성되고, 도 52a, b, c에 나타낸 바와 같이, 이 공통배선(13)의 단부가 서로 공통배선연결선(19)에 의해서 연결되고, 이 공통배선연결선(19)에 접속되어 공통배선단자(16)가 형성되어 있다. 예컨대, 도 52a에 나타낸 바와 같이, 주사선단자가 유리기판(1)이 마주 대하는 변부의 한쪽에 형성되고, 주사선드라이버로부터의 신호를 한 쪽에서 입력하는 경우는, 주사선(11)의 반대측의 단부의 외측의 외주부에서 공통배선(13)이 서로 공통배선연결선(19)으로 연결되고, 이 공통배선연결선(19)과 신호선단자측의 공통배선(13)의 어느 것인가 한편 또는 쌍방에 접속되어 공통배선단자(16)가 형성되어 있다. 이 경우 각 주사선(11)은 주사선단자(15)의 외측의 외주부(Ss)에서 게이트 분로버스선에 접속되어 있다. 또한 도 52b에 나타낸 바와 같이, 공통배선(13)은 유리기판(1)의 표시면(Dp)을 끼는 양측의 변부에서 단부가 주사선(11)의 쌍방의 단부에서 외측으로 연장되고, 이 양쪽의 공통배선단부가 각각 공통배선연결선(19)에 의해서 연결되어 있어도 좋다. 이 경우 쌍방의 공통배선연결선(19)의 어느 것인가 한편 또는 쌍방에 접속되어 공통배선단자(16)가 형성되어 있다. 더욱이 도 52c에 나타낸 바와 같이, 주사선(11)이 표시면(Dp)을 끼는 양측으로 연장되어, 각각의 측에 주사선단자가 형성되어, 주사선드라이버로부터의 신호를 양측에서 입력하는 경우는, 쌍방의 주사선선단부보다 외측으로 공통배선(13)이 연장되고, 그 단부가 공통배선연결선(19)으로 연결되며, 이 공통배선연결선의 어느 것인가 한편 또는 쌍방에 접속되고 공통배선단자(16)가 형성되어 있다. 도 52b, c의 경우 각 주사선(11)은 게이트 분로버스선에는 접속되지 않고, 각각 독립하여 형성되어 있다.
주사선(11), 게이트전극(12), 공통배선(13)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)상에 Ti, Ta, Nb, Cr 등의 고융점금속이나 이것들의 합금의 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 상층금속층(10B)의 질소농도는 25원자% 이상인 것이 바람직하다. 또한 신호선(31), 드레인전극(32), 소스전극(33), 화소전극(41)을 형성하는 제2도체층(50)은, 어느 것이나 Mo나 Cr로 이루어지는 하층금속층(30A)상에 Al 또는 Al을 주체로 하는 합금으로 이루어지는 상층금속층(30B)을 적층하여 형성되어 있다.
화소전극(41)은 그 빗치형상의 선단부가 게이트절연층(2)을 개재하여 공통배선(13)상에 중첩하도록 연결하여 축적용량전극(71)을 형성하고, 공통배선(13)의 일부를 공유하는 축적공통전극(72)과 대향하여 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 주사선(11) 및 공통배선(13)과 신호선(31)과가 교차하는 부분에는, 게이트절연층(2)과 신호선(31)과의 사이에 반도체층(20)으로 이루어지는 강화층(25)이 형성되어 있다.
이 실시형태2의 액티브매트릭스기판은 순차 이하에 나타내는 4공정으로 제조할 수가 있다.
(제1공정) 도 8a∼c및 도 12b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에형성되는 주사선단자부(11a)와, 공통배선(13)과, 외주부(Ss)에서 공통배선(13)을 서로 결속하는 공통배선연결선(도시하지 않음)과, 이 공통배선연결선에 접속되고 공통배선단자부위(CS)에 형성되는 공통배선단자부(13a)와, 각각의 화소영역에서 주사선의 일부를 공유하는 게이트전극(12)과, 공통배선(13)으로부터 연장되는 복수의 공통전극(14)을 남겨 제1도체층(10)을 에칭제거한다. 여기서 Ti의 질화막은 반응성스패터링에 의해 형성하고, Ar가스와 질소가스와의 유량비를 조정하여, 질소가 25원자%이상 함유되도록 한다.
(제2공정) 도 9a∼c 및 도 12c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성하고, 포토리소그래피공정을 통해서, 각각의 화소영역에서 TFT부(Tf)와 강화층(25)을 남겨 반도체층(20)을 에칭제거한다.
(제3공정) 도 10a∼c 및 도 12d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 연속하여 약 50nm의 Mo로 이루어지는 하층금속층(30A)과 약 150nm의 Al로 이루어지는 상층금속층(30B)을 막형성하여 제2도체층(50)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 각각의 화소영역에서 신호선(31)으로부터 게이트전극상에 연장되는 드레인전극(32)과, 게이트절연층(2)을 개재하여 공통전극(14)에 대향하여 창문부(Wd)에 연장되는 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 배치되는 소스전극(33)을 남겨제2도체층(50)을 에칭제거한다. 이때, 화소전극(41)의 일부는 축적용량부(Cp) 에서 공통배선(13)의 일부분과 중첩하도록 연장시켜 축적용량전극(71)을 형성한다.
다음에 도 11a, b에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로서 노출된 n+비결정질 실리콘층(22)을 에칭제거하여 채널갭(23)을 형성한다.
(제4공정) 도 7a∼c 및 도 12a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 이어서 신호선단자부(31a)상의 보호절연층(3)과, 주사선단자부(11a) 및 공통배선단자부(13 a)상의 보호절연층(3) 및 게이트절연층(2)을 에칭제거하고, 제2도체층(50)으로 이루어지는 신호선단자(35)와, 제1도체층(10)으로 이루어지는 주사선단자(15) 및 공통배선단자(16)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성한다.
또 여기서는 제1도체층에 Al과 Ti의 질화막의 적층막, 제2도체층에 Mo와 Al의 적층막을 사용한 형태를 나타내었지만, 제1도체층은 Al의 밑으로 다시 Ti 등의 고융점금속의 깔판막을 형성하고 Ti와 Al과 Ti의 질화막의 3층의 적층막으로해도 좋다. 또한 Al-Nd 합금등의 힐록을 억제할 수 있고, 단자부의 접속신뢰성을 확보할 수 있는 Al을 주체로 하는 합금막이나, Cr의 위에 ITO를 적층한 막이어도 좋다. 또한 제2도체층은 Mo와 Al의 위에 다시 Ti의 질화막을 적층한 막이나, Cr의 위에 ITO를 적층한 막이어도 좋다.
또한 상기에서는 공통배선단자를 주사선단자와 같은 구조로 하는 형태를 나타내었지만, 후술하는 은치기방법을 사용하여 신호선단자와 같은 구조로 할 수도 있다.
실시형태2의 IPS형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 유리기판(1)의 적어도 한편의 변부에서 공통배선의 단부가 공통배선연결선에 의해 서로 연결되어 있기 때문에, 공통배선단자의 취출이 가능하게 되어, IPS형의 액티브매트릭스기판이 단독으로 실현된다.
또한 이 액티브매트릭스기판은 공통전극과 화소전극부의 단차를 작게 할 수 있으므로, 패널공정에서의 배향제어가 용이하다.
또한 이 액티브매트릭스기판은 신호선이 Mo로 이루어지는 하층금속층상에 Al로 이루어지는 상층금속층이 적층되어 있기 때문에, 신호선의 배선저항이 저감됨과 동시에 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가 있다.
또한 이 액티브매트릭스기판은 주사선이 Al과 Ti 등의 고융점금속의 질화막과의 적층막으로 형성되어 있기 때문에, 실시형태1과 같이 주사선의 배선저항을 저감할 수 있음과 동시에 주사선단자부에서의 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
또한 이 액티브매트릭스기판은 주사선과 신호선 및 공통배선과 신호선과의 교차부분에 강화층이 형성되어 있기 때문에, 주사선, 공통배선과 신호선과의 절연내압이 향상된다.
(실시형태3)
도 13a는 실시형태3의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 13b는 선 A-A’에서 절단한 단면도, 도 13c는 선 B-B’에서 절단한 단면도이다. 또한 도 14∼도 17은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성 후를 나타낸다. 도 13과 같이, 도 14∼도 16a는 1화소영역을 나타내는 투시평면도, 도 14∼도 16b, c와 도 17a, b는 각각 상기 선 A-A’, 선 B-B’에서 절단한 단면도이다. 또한 도 18a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 18b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태3의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 제2도체층(50)으로 이루어지는 복수의 신호선(31)과가 게이트절연층(2)을 개재하여 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 주사선(11),게이트전극(12)을 형성하는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은, 어느 것이나 Cr로 이루어지는 금속층(30)의 위에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되고, 신호선(31)의 하층에는 신호선과 동일형상의 반도체층(20)이 형성되어 있고, 이 반도체층(20) 및 신호선의 금속층(30)이 투명도전층(40)으로 피복되어 있다. 소스전극(33)의 상층을 이루는 투명도전층(40)은 창문부(Wd)의 게이트절연층(2)상으로 연장되어 화소전극(41)을 형성하고 있다.
화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는, 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
실시형태3의 액티브매트릭스기판은 순차 이하에 나타내는 4공정으로 제조할 수가 있다.
(제1공정) 도 14a∼c 및 도 18b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과,차광층(17)을 남겨 도체층(10)을 에칭제거한다.
(제2공정) 도 15a∼c 및 도 18c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)를 지나서 창문부(Wd)로 연장되는 돌출부(34)를 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다. 이때 신호선(31)의 측면에는 금속층(30)의 아래로 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)이 측면을 일치시켜 노출하고 있다. 그와 같이 신호선단자부(31a) 및 공통배선단자부에도 금속층(30)과 반도체층(20)과가 적층되어 형성된다.
(제3공정) 도 16a∼c 및 도 18d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO를 막형성하여 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31) 및 그 측면을 덮는 부분과, 신호선단자부(31a)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 드레인전극과 채널갭(23)을 사이를 막아 대향배치되는 소스전극(33)과, 화소전극(41)을 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다. 이때, 화소전극(41)의 변부는축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
다음에 도 17a, b에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 투명도전층(40)을 마스크로하여 노출된 n+비결정질 실리콘층(22)을 에칭제거하여 채널갭(23)을 형성한다.
(제4공정) 도 13a∼c 및 도 18a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 막형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 주사선단자부(11a)상의 보호절연층(3) 및 게이트절연층(2)을 에칭제거하고, 투명도전층(40)으로 이루어지는 화소전극(41)과, 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 신호선단자(35) 및 공통배선단자(도시하지 않음)와, 제1도체층(10)으로 이루어지는 주사선단자(15)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태1과 같이 Al과 Ti 등의 고융점금속의 질화막의 적층막이나, Al의 아래에 다시 Ti등의 고융점금속의 받침막을 형성하여 Ti와 Al과 Ti의 질화막의 3층의 적층막으로 하여도 좋다. 또한 Cr의 위에 ITO를 적층한 막이어도 좋다. 여기서 Ti등의 고융점금속의 질화막은 질소농도를 25원자% 이상으로 하는 것이 바람직하다.
또한 신호선단자나 공통배선단자는 금속층과 투명도전층의 적층막으로 한 형태를 나타내었지만, 화소전극과 같이 투명도전층만으로 형성하여도 좋다. 이 경우는 신호선의 금속층에 Mo 등의 부식내성이 나쁜 금속을 사용할 수가 있다.
또한 본 실시형태에서는 게이트전극이 주사선으로부터 화소부로 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태3의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 신호선의 하층의 반도체층의 측면이 투명도전층으로 피복되어 있기 때문에, TFT의 채널을 형성하는 n+비결정질 실리콘층의 에칭 시에, 반도체층의 비결정질 실리콘층이 횡방향으로 침식되는 것을 방지할 수 있고, 보호절연층의 피복형상 악화에의한 배향제어의 불량을 방지할 수가 있다. 또한 신호선의 금속층의 측면이 투명도전층으로 피복되어 있기 때문에, 투명도전층의 에칭 시에 포토레지스트가 신호선의 금속층과 반도체층을 덮어 형성되어 있기 때문에, 금속층상에 티끌이나 이물질이 있더라도 투명도전층과 금속층의 계면에 에칭액이 스며 드는 일이 없고, 신호선의 단선을 방지할 수가 있다.
또한 이 액티브매트릭스기판은 신호선이 금속층과 투명도전층과로 적층되어 형성되어 있기 때문에, 신호선의 배선저항이 저감할 수 있음과 동시에 단선불량등에 의한 생산성의 저하가 억제되고, 또한 소스전극과 화소전극과가 투명도전층에 의해서 일체로 형성되어 있기 때문에, 접속에 의한 전기저항의 증대가 억제되어 특성이 향상된다.
또한 이 액티브매트릭스기판은 주사선이 Al-Nd 합금으로 형성되어 있기 때문에, 주사선의 배선저항을 저감할 수 있음과 동시에 주사선단자부에서의 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
또한 이 액티브매트릭스기판은 신호선의 하층에 반도체층이 형성되어 있기 때문에, 주사선과 신호선과의 절연내압이 향상된다. 또한 화소전극과 차광층과가 적어도 부분적으로 중첩하도록 형성되어 있기 때문에, 중첩어긋남 마진을 크게 잡지 않으면 안되는 칼라필터기판의 블랙매트릭스를 축소할 수 있고, 개구율을 향상시킬 수가 있다.
(실시형태4)
도 19a는 실시형태4의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 19b는 선 A-A’에서 절단한 단면도, 도 19(c)는 선 B-B’에서 절단한 단면도이다. 또한 도 20∼도 23은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성 후를 나타낸다. 도 19와 같이, 도 20∼도 22의a는 1화소영역을 나타내는 투시평면도, 도 20∼도 22의b, c와 도 23a, b는 각각 상기 선 A-A’, 선 B-B’에서 절단한 단면도이다. 또한 도 24a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 24b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태4의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로이루어지는 복수의 주사선(11)과 제2도체층(50)으로 이루어지는 복수의 신호선(31)과가 게이트절연층(2)을 개재하여 직교하여 배열되어, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형(TFT)이 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 주사선(11), 게이트전극(12)을 형성하는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 어느 것이나 Cr로 이루어지는 금속층(30)의 위에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있고, 신호선(31)의 하층에 형성된 반도체층(20)이 하측의 비결정질 실리콘층(21)이 폭이 넓어지되도록 단면철형으로 형성되고, 철형상부의 n+비결정질 실리콘층(22)과 신호선(31)을 형성하는 금속층(30) 및 투명도전층(40)과 각각의 측면이 일치하도록 형성되고, 양측의 측면이 보호절연층(3)으로 피복되어있다. 소스전극(33)의 상층을 이루는투명도전층(40)이 창문부(Wd)의 게이트절연층(2)상으로 연장되어 화소전극(41)을 형성하고 있다.
화소전극(41)은, 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는, 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
이 실시형태4의 액티브매트릭스기판은 순차 이하에 나타내는 4공정으로 제조할 수가 있다.
(제1공정) 도 20a∼c 및 도 24b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨 도체층(10)을 에칭제거한다.
(제2공정) 도 21a∼c 및 도 24c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 신호선(31)을 포함하고 그 양측에 폭이 넓어지는 부분(31w)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선으로부터 TFT부(Tf)를 지나서 창문부(Wd)로 연장되는 돌출부(34)를 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 22a∼c 및 도 24d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부(31a)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 드레인전극과 채널갭(23)을 두고 대향배치되는 소스전극(33)과, 이 소스전극으로부터 연속하는 화소전극(41)을 남기고 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
다음에 도 23a, b에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 투명도전층(40)을 마스크로하여 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이에 의해서 채널갭(23)이 형성됨과 동시에 신호선(31)의 어깨부에 남은 금속층(30) 및 n+비결정질 실리콘층(22)이 에칭제거되고, 신호선(31)의 하층에 형성된 반도체층(20)이 하측의 비결정질 실리콘층(21)이 폭이 넓어지되도록 단면철형으로 형성된다.
(제4공정) 도 19a∼c 및 도 24a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 신호선단자(35) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 주사선단자부(11a)상의 보호절연층(3) 및 게이트절연층(2)을 에칭제거하고, 투명도전층(40)으로 이루어지는 화소전극(41)과 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 신호선단자(35) 및 공통배선단자(도시하지 않음)와, 도체층(10)으로 이루어지는 주사선단자(15)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태1과 같이 Al과 Ti 등의 고융점금속의 질화막의 적층막이나, Al의 아래로 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 질화막의 3층의 적층막으로하여도 좋다. 또한 Cr의 위에 ITO를 적층한 막이어도 좋다. 여기서 Ti 등의 고융점금속의 질화막은 질소농도를 25원자% 이상으로 하는 것이 바람직하다.
또한 신호선단자나 공통배선단자는 금속층과 투명도전층의 적층막으로 한 형태를 나타내었지만, 화소전극과 같이 투명도전층만으로 형성하여도 좋다. 이 경우는 신호선의 금속층에 Mo 등의 부식내성이 나쁜 금속을 사용할 수가 있다.
또한 본 실시형태에서는 게이트전극이 주사선으로부터 화소부로 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태4의 액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 신뢰성이 대폭 향상된다.
또한 이 액티브매트릭스기판은 TFT의 채널을 형성함과 동시에 투명도전층을 마스크로 하여 신호선의 금속층을 에칭하기 때문에, 신호선의 치수제어를 용이하게 행할 수 있다.
또한 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태3과 완전히 동일하다.
(실시형태5)
도 25a는 실시형태5의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 25b는 선 A-A’에서 절단한 단면도, 도 25c는 선 B-B’에서 절단한 단면도이다. 또한 도 26∼도 28은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정을 나타낸다. 도 25와 같이, 도 26∼도 28a는 1화소영역을 나타내는 투시평면도, 도 26∼도 28b, c는 각각 상기 선 A-A’, 선 B-B’에서 절단한 단면도이다. 또한 도 29a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 29b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태5의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 제2도체층(50)으로 이루어지는 복수의 신호선(31)과가 게이트절연층(2)을 개재하여 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)로, 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 채널갭(23)을 두고 형성된 제2도체층(50)으로 이루어지는 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 주사선(11), 게이트전극(12)을 형성하는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 어느 것이나 Cr로 이루어지는 금속층(30)의 위에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되고, 신호선(31)의 하층에는 신호선과 동일형상의 반도체층(20)이 형성되어 있고, 이 반도체층(20) 및 신호선의 금속층(30)이 투명도전층(40)으로 피복되어 있다. 소스전극(33)의 상층을 이루는 투명도전층(40)은 창문부(Wd)의 게이트절연층(2)상으로 연장되어 화소전극(41)을 형성하고 있다.
이 실시형태에서는, TFT부(Tf)에서의 n+비결정질 실리콘층(22)은 V속원소인 인의 도핑처리에 의해 형성되어, 그 오믹콘택층의 두께가 3nm∼6 nm의 범위내로 되어 있다.
화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는, 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
이 실시형태5의 액티브매트릭스기판은 순차 이하에 나타내는 4공정으로 제조할 수가 있다.
(제1공정) 도 26a∼c 및 도 29b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨 도체층(10)을 에칭제거한다.
(제2공정) 도 27a∼c 및 도 29c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 100nm의 비결정질 실리콘층(21)을 막형성하여, 동일진공속에서 PH3플라즈마처리에 의한 인의 도핑처리를 하여 비결정질 실리콘층(21)의 표층에 3nm∼6nm의 범위내의 n+비결정질 실리콘층으로 이루어지는 오믹콘택층을 형성한 후, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는신호선단자부(31a)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)를 지나서 창문부(Wd)로 연장되는 돌출부(34)를 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 28a∼c 및 도 29d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO를 막형성하여 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31) 및 그 측면을 덮는 부분과, 신호선단자부(31a)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 드레인전극과 채널갭(23)을 두고 대향배치되는 소스전극(33)과, 화소전극(41)을 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30) 및 인의 도핑처리에 의해 형성된 n+비결정질 실리콘층(22)을 순차 에칭제거하여 채널갭(23)을 형성한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
(제4공정) 도 25a∼c 및 도 29a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 주사선단자부(11a)상의 보호절연층(3) 및 게이트절연층(2)을 에칭제거하고, 투명도전층(40)으로 이루어지는 화소전극(41)과, 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 신호선단자(35) 및 공통배선단자(도시하지 않음)와, 제1도체층(10)으로 이루어지는 주사선단자(15)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 신호선의 구조가 실시형태3의 경우에 관해서 오믹콘택층의 두께를 3nm∼6nm의 범위내로 한 형태를 나타내었지만, 실시형태4의 경우에 관해서도 같은 제조방법을 적용하여, 오믹콘택층의 두께를 이 범위내로 할 수 있다.
또한 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태1과 같이 Al과 Ti 등의 고융점금속의 질화막의 적층막이나, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 질화막의 3층의 적층막으로 하여도 좋다. 또한 Cr의 위에 ITO를 적층한 막이어도 좋다. 여기서 Ti 등의 고융점금속의 질화막은 질소농도를 25원자% 이상으로 하는 것이 바람직하다.
또한 신호선단자나 공통배선단자는 금속층과 투명도전층의 적층막으로 한 형태를 나타내었지만, 화소전극과 같이 투명도전층만으로 형성하여도 좋다. 이 경우는 신호선의 금속층에 Mo 등의 부식내성이 나쁜 금속을 사용할 수가 있다.
또한 본 실시형태로서는 게이트전극이 주사선으로부터 화소부로 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태5의 TN 형액티브매트릭스기판은 4공정으로 제조할 수 있기때문에, 생산효율과 신뢰성이 향상된다.
또한 이 액티브매트릭스기판은 드레인전극 및 소스전극의 에칭 시에 반도체층상층의 오믹콘택층도 동시에 에칭할 수 있고, 나아가 반도체층의 막두께를 100nm 정도로 엷게 할 수 있기 때문에, 생산효율을 올릴 수 있으면서 동시에, 반도체층의 종방향의 저항치를 저감할 수 있고, TFT의 기록 능력을 향상시킬 수 있다.
또한 이 액티브매트릭스기판은 실시형태3과 같이 신호선의 하층의 반도체층의 측면이 투명도전층으로 피복되어 있기 때문에, TFT의 채널을 형성하는 n+비결정질 실리콘층의 에칭 시에, 반도체층의 비결정질 실리콘층이 횡방향으로 침식되는 것을 방지할 수 있고, 보호절연층의 피복형상 악화에의한 배향제어의 불량을 방지할 수가 있다. 또한 신호선의 금속층의 측면이 투명도전층으로 피복되어 있기 때문에, 투명도전층의 에칭 시에 포토레지스트가 신호선의 금속층과 반도체층을 덮어 형성되어 있기 때문에, 금속층상에 티끌이나 이물질이 있더라도 투명도전층과 금속층의 계면에 에칭액이 스며 드는 일이 없고, 신호선의 단선을 방지할 수가 있다.
또한 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태3과 완전히 동일하다.
(실시형태6)
도 30a는 실시형태6의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 30b는 선 A-A’에서 절단한 단면도, 도 30c은 선 B-B’에서 절단한 단면도이다. 또한 도 31∼도 34는 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다. 도 30과 같이, 도 31∼도 33a는 1화소영역을 나타내는 투시평면도, 도 31∼도 33b, c와 도 34a, b는 각각 상기 선 A-A’, 선 B-B’에서 절단한 단면도이다. 또한 도 35a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 중앙이 신호선단자부위(DS)의, 오른쪽이 공통배선단자부위(CS)의 각각 장변방향의 단면도 이다. 도 35b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태6의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 공통배선(13)과가 교대로 평행히 배열되어, 복수의 신호선(31)이 게이트절연층(2)을 개재하여 상기 주사선에 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)의 일부를 게이트전극(12)으로 하여, 이 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되며, 주사선(11)과 신호선(31)으로 둘러싸인 창문부(Wd)에 빗치형상의 화소전극(41)과, 화소전극에 대향하여 공통배선(13)에 접속된 빗치형상의 공통전극(14)과가 형성되어, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되고, 화소전극(41)과 공통전극(14)과의 사이에 유리기판(1)에 대하여 횡방향의 전계를 형성하는 IPS형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 공통배선(13)과 공통전극(14)과는 주사선(11)과 동층에 형성되며, 또한 공통배선(13)이 유리기판(1)의 적어도 한편의 변부에서 단부가 주사선(11)과 같은 변부의 단부보다 외측으로 연장되도록 형성되고, 도 52a, b, c에 나타낸 바와 같이, 이 공통배선(13)의 단부가 서로 공통배선연결선(19)에 의해서 연결되고, 이 공통배선연결선(19)에 접속되어 공통배선단자(16)가 형성되어 있다. 예컨대, 도 52a에 나타낸 바와 같이, 주사선단자가 유리기판(1)의 마주 대하는 변부의 한쪽에 형성되고, 주사선드라이버로부터의 신호를 한쪽에서 입력하는 경우는, 주사선(11)의 반대측의 단부의 외측의 외주부에서 공통배선(13)이 서로 공통배선연결선(19)으로 연결되어, 이 공통배선연결선(19)과 신호선단자측의 공통배선(13)의 어느 것인가 한편 또는 쌍방에 접속되고 공통배선단자(16)가 형성되어 있다. 이 경우 각 주사선(11)은 주사선단자(15)의 외측의 외주부(Ss)에서 게이트 분로버스선에 접속되어 있다. 또한 도 52b에 나타낸 바와 같이, 공통배선(13)은 유리기판(1)의 표시면(Dp)을 끼는 양측의 변부에서 단부가 주사선(11)의 쌍방의 단부에서 외측으로 연장되고, 이 양쪽의 공통배선단부가 각각 공통배선연결선(19)에 의해서 연결되어 있어도 좋다. 이 경우 쌍방의 공통배선연결선(19)의 어느 것인가 한편 또는 쌍방에 접속되고 공통배선단자(16)가 형성되어 있다. 나아가 도 52c에 나타낸 바와 같이, 주사선(11)이 표시면(Dp)을 끼는 양측에 연장되어, 각각의 측에 주사선단자가 형성되어, 주사선드라이버로부터의 신호를 양측에서 입력하는 경우는, 쌍방의 주사선선단부에서 외측에 공통배선(13)이 연장되어, 그 단부가 공통배선연결선(19)으로 연결되고, 이 공통배선연결선의 어느 것인가 한편 또는 쌍방에 접속되어 공통배선단자(16)가 형성되어 있다. 도 52b, c의 경우 각 주사선(11)은 게이트 분로버스선에는 접속되지 않고, 각각 독립하여 형성되어 있다.
주사선(11), 게이트전극(12), 공통배선(13)을 형성하는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은, 어느 것이나 Mo나 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다. 또한 신호선(31)의 하층에는 신호선과 동일형상의 반도체층(20)이 형성되어 있고, 이 반도체층(20) 및 신호선의 금속층(30)이 투명도전층(40)으로 피복되어 있다. 또한 화소전극(41)은 ITO로 이루어지는 투명도전층(40)으로부터 형성되어 있다.
화소전극(41)은 그 일부가 게이트절연층(2)을 개재하여 공통배선(13)상에 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 공통배선(13)의 일부를 공유하는 축적공통전극(72)과 대향하여 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다.
이 실시형태6의 액티브매트릭스기판은 순차 이하에 나타내는 4공정으로 제조할 수가 있다.
(제1공정) 도 31a∼c 및 도 35b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 공통배선(13)과, 외주부(Ss)에서 공통배선(13)을 서로 결속하는 공통배선연결선(도시하지 않음)과, 이 공통배선연결선에 접속되어 공통배선단자부위(CS)에 형성되는 공통배선단자부(13a)와, 각각의 화소영역에서 주사선의 일부를 공유하는 게이트전극(12)과, 공통배선(13)으로부터 연장되는 복수의 공통전극(14)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 32a∼c 및 도 35c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 Mo로 이루어지는 약 250nm의 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)를 지나서 창문부(Wd)로 연장되는 돌출부(34)를 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 33a∼c 및 도 35d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO를 막형성하여 투명도전층(40)을 형성하여, 포토리소그래피공정을 통해서, 신호선(31) 및 그 측면을 덮는 부분과, 신호선단자부(31a)를 덮는 부분과, 각각의 화소영역에서 신호선(31)으로부터 게이트전극(12)상에 형성되는 TFT부(Tf)로 연장되는 드레인전극(32)과, 게이트절연층(2)을 개재하여 공통전극(14)에 대향하여 창문부(Wd)로 연장되는 화소전극(41)과, 화소전극(41)으로부터 TFT부(Tf)로 연장되고 드레인전극(32)과 채널갭(23)을 두고 배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다. 이때, 화소전극(41)의 일부는 축적용량부(Cp)에서 공통배선(13)의 일부분과 중첩하도록 연장시켜 축적용량전극(71)을 형성한다.
다음에 도 34a, b에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 투명도전층(40)을 마스크로하여 노출된 n+비결정질 실리콘층(22)을 에칭제거하여 채널갭(23)을 형성한다.
(제4공정) 도 30a∼c 및 도 35a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 신호선단자부(31a)상의 보호절연층과, 주사선단자부(11a) 및 공통배선단자부(13a)상의 보호절연층(3) 및 게이트절연층(2)을 에칭제거하여, 투명도전층(40)으로 이루어지는 신호선단자(35)와, 제1도체층(10)으로 이루어지는 주사선단자(15) 및 공통배선단자(16)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 신호선의 구조가 실시형태3과 같은 형태에 관해서 나타내었지만, 실시형태4와 같은 구조로 하여도 좋다.
또한 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태1과 같이 Al과 Ti 등의 고융점금속의 질화막의 적층막이나, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 질화막의 3층의 적층막으로 하여도 좋다. 또한 Cr의 위에 ITO를 적층한 막이어도 좋다. 여기서 Ti 등의 고융점금속의 질화막은 질소농도를 25원자% 이상으로 하는 것이 바람직하다.
더욱이 제3공정에서 투명도전층의 대신에 Ti 등의 고융점금속의 질화막을 사용하여도 좋다. 또한 제2공정에서 금속층(30)의 막두께를 약 50nm으로 하고, 제3공정에서 투명도전층 대신에 예컨대 약 50nm의 Mo 등의 고융점금속상에 약 200nm의 Al 또는 Al을 주체로 하는 합금을 적층한 막을 사용하여도 좋다.
또한 상기에서는 공통배선단자를 주사선단자와 같은 구조로 하는 형태를 나타내었지만, 후술하는 은치기방법을 사용하여 신호선단자와 같은 구조로 하는 것도 가능하다.
실시형태6의 IPS 형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 유리기판(1)의 적어도 한편의 변부에서 공통배선의 단부가 공통배선연결선에 의해 서로 연결되어 있기 때문에, 공통배선단자의 취출이 가능하게 되어, IPS형의 액티브매트릭스기판이 단독으로 실현된다.
또한 이 액티브매트릭스기판은 공통전극과 화소전극부의 단차를 작게 할 수 있기 때문에, 패널공정에서의 배향제어가 용이하다.
또한 이 액티브매트릭스기판은 화소전극이 투명도전막으로 형성되어 있기 때문에, 개구율이 향상된다. 거꾸로 화소전극에 불투명한 고융점금속의 질화막이나 고융점금속과 Al 또는 Al을 주체로 하는 합금의 적층막을 사용한 경우는 전압인가 시에 배향의 어지러움의 영향을 피하는 수 있어, 콘트라스트가 향상된다.
또한 이 액티브매트릭스기판은 신호선의 하층의 반도체층의 측면이 투명도전층 또는 금속의 질화막층 또는 금속층으로 피복되어 있기 때문에, TFT의 채널을 형성하는 n+비결정질 실리콘층의 에칭 시에, 반도체층의 비결정질 실리콘층이 횡방향으로 침식되는 것을 방지할 수 있고, 보호절연층의 피복형상 악화에의한 배향제어의 불량을 방지할 수가 있다. 또한 이러한 구조로서는 제3공정에서 투명도전층 또는 금속의 질화막층 또는 금속층의 에칭 시에 포토레지스트가 신호선의 금속층과반도체층을 덮어 형성되어 있기 때문에, 신호선의 금속층상에 티끌이나 이물질이 있더라도 투명도전층과 금속층의 계면에 에칭액이 스며드는 일이 없어, 신호선의 단선을 방지할 수가 있다.
또한 이 액티브매트릭스기판은 주사선이 Al-Nd 합금으로 형성되어 있기 때문에, 주사선의 배선저항을 저감할 수 있음과 동시에 주사선단자부에서의 주사선드라이버와의 접속신뢰성을 확보할 수가 있다. 또한 특히 제3공정에서 투명도전층을 사용하지 않은 경우는, 신호선에 Al 또는 Al을 주체로 하는 합금을 사용할 수 있어, 신호선의 배선저항을 저감할 수 있음과 동시에 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가 있다.
또한 이 액티브매트릭스기판은 실시형태3과 같이 신호선의 하층에 반도체층이 형성되어 있기때문에, 주사선, 공통배선과 신호선과의 절연내압이 향상된다.
(실시형태7)
도 37a는 실시형태7의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 36b는 선 A-A’에서 절단한 단면도, 도 36c는 선 B-B’에서 절단한 단면도이다. 또한 도 37∼도 40은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성 후를 나타낸다. 도 36와 같이, 도 37∼도 39a는 1화소영역을 나타내는 투시평면도, 도 37∼도 39b, c와 도 40a, b는 각각 상기 선 A-A’, 선 B-B’에서 절단한 단면도이다. 또한 도 41a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 중앙이 신호선단자부위(DS)의, 오른쪽이 공통배선단자부위(CS)의 각각 장변방향의 단면도이다.도 41b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태7의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 공통배선(13)과가 교대로 평행히 배열되고, 복수의 신호선(31)이 게이트절연층(2)을 개재하여 상기 주사선에 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)의 일부를 게이트전극(12)으로 하여, 이 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 창문부(Wd)에 빗치형상의 화소전극(41)과, 화소전극에 대향하여 공통배선(13)에 접속된 빗치형상의 공통전극(14)과가 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어, 화소전극(41)과 공통전극(14)과의 사이에 유리기판(1)에 대하여 횡방향의 전계를 형성하는 IPS 형의 액티브매트릭스기판을 구성하고 있다.
실시형태6과 같이, 이 액티브매트릭스기판에 있어서, 공통배선(13)과 공통전극(14)은 주사선(11)과 동층에 형성되고, 또한 공통배선(13)이 유리기판(1)의 적어도 한편의 변부에서 단부가 주사선(11)의 같은 변부의 단부에서 외측으로 연장되도록 형성되고, 도 52a, b, c에 나타낸 바와 같이, 이 공통배선(13)의 단부가 서로 공통배선연결선(19)에 의해서 연결되고, 이 공통배선연결선(19)에 접속되어 공통배선단자(16)가 형성되어 있다.
주사선(11),게이트전극(12),공통배선(13)을 형성하는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 또한 신호선(31),드레인전극(32), 소스전극(33),화소전극(41)을 형성하는 제2도체층(50)은, 어느 것이나 Mo나 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다. 또한 신호선(31)과 화소전극(41)의 하층에는 각각 동일형상의 반도체층(20)이 형성되어 있고, 이 반도체층(20)과 신호선 및 화소전극의 금속층(30)과가 투명도전층(40)으로 피복되어 있다.
화소전극(41)은 그 일부가 게이트절연층(2)을 개재하여 공통배선(13)상에 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 공통배선(13)의 일부를 공유하는 축적공통전극(72)과 대향하여 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다.
이 실시형태7의 액티브매트릭스기판은 순차 이하에 나타내는 4공정으로 제조할 수가 있다.
(제1공정) 도 37a∼c 및 도 41b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 공통배선(13)과, 외주부(Ss)에서 공통배선(13)을 서로 결속하는 공통배선연결선(도시하지 않음)과, 이 공통배선연결선에 접속되어 공통배선단자부위(CS)에 형성되는 공통배선단자부(13a)와, 각각의 화소영역에서, 주사선(11)의 일부를 공유하는 게이트전극(12)과, 공통배선(13)으로부터 연장되는 복수의공통전극(14)을 남겨 도체층(10)을 에칭제거한다.
(제2공정) 도 38a∼c 및 도 41c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 250nm의 Mo로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)의 신호선단자부(31a)와, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)를 지나서 창문부(Wd)로 연장되는 돌출부(34)와, 이 돌출부(34)로부터 게이트절연층(2)을 개재하여 공통전극(14)에 대향하여 연장되는 화소전극(41)을 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 39a∼c 및 도 41d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO를 막형성하여 투명도전층(40)을 형성하여, 포토리소그래피공정을 통해서, 신호선(31) 및 그 측면을 덮는 부분과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)를 덮는 부분과, 각각의 화소영역에서 신호선(31)으로부터 게이트전극(12)상에 형성되는 TFT부(Tf)로 연장되는 드레인전극(32)과, 게이트절연층(2)을 개재하여 공통전극(14)에 대향하여 창문부(Wd)로 연장되는 화소전극(41)을 덮는 부분과, 화소전극(41)으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다. 이때, 화소전극(41)의 일부는 축적용량부(Cp)에서 공통배선(13)의 일부분과 중첩하도록 연장시켜 축적용량전극(71)을 형성한다.
다음에 도 40a, b에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 투명도전층(40)을 마스크로하여 노출된 n+비결정질 실리콘층(22)을 에칭제거하여 채널갭(23)을 형성한다.
(제4공정) 도 36a∼c 및 도 41a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하여, 포토리소그래피공정을 통해서, 신호선단자부(31a) 상의 보호절연층과, 주사선단자부(11a) 및 공통배선단자부(13a)상의 보호절연층(3) 및 게이트절연층(2)을 에칭제거하고, 투명도전층(40)으로 이루어지는 신호선단자(35)와, 제1도체층(10)으로 이루어지는 주사선단자(15) 및 공통배선단자(16)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 신호선의 구조가 실시형태3과 같은 형태에 관해서 나타내었지만, 실시형태4와 같은 구조로 하여도 좋다.
또한 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태1과 같이 Al과 Ti 등의 고융점금속의 질화막의 적층막이나, Al의 아래로 다시 Ti등의 고융점금속의 받침막을 형성하여 Ti와 Al과 Ti의 질화막의 3층의 적층막이어도 좋다. 또한 Cr의 위에 ITO를 적층한 막이어도 좋다. 여기서 Ti 등의 고융점금속의 질화막은 질소농도를 25원자% 이상으로 하는 것이 바람직하다.
나아가 제3공정에서 투명도전층의 대신에 Ti등의 고융점금속의 질화막을 사용하여도 좋다. 또한 제2공정에서 금속층(30)의 막두께를 약 50nm으로 하고, 제3공정에서 투명도전층 대신에 예컨대 약 50nm의 Mo 등의 고융점금속상에 약 200nm의 Al 또는 Al을 주체로 하는 합금을 적층한 막을 사용하여도 좋다.
또한 상기에서는 공통배선단자를 주사선단자와 같은 구조로 하는 형태를 나타내었지만, 후술하는 은치기방법을 사용하여 신호선단자와 같은 구조로 하는 것도 가능하다.
실시형태7의 IPS형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 유리기판의 적어도 한편의 변부에서 공통배선의 단부가 공통배선연결선에 의해 서로 연결되어 있기 때문에, 공통배선단자의 취출이 가능하게 되어, IPS형의 액티브매트릭스기판이 단독으로 실현된다.
또한 투명도전층 또는 금속의 질화막층 또는 금속층에 의한 신호선 및 반도체층의 피복의 효과, 주사선이나 신호선의 저저항화나 단자부에서의 접속신뢰성향상의 효과, 절연내압향상의 효과에 관하여는 실시형태6과 완전하게 동일하다.
(실시형태8)
도 42a는 실시형태8의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 42b는 선 A-A’에서 절단한 단면도, 도 42c는 선 B-B’에서 절단한 단면도이다. 또한 도 43∼도 45는 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정을 나타낸다. 도 42와 같이, 도 43 ∼ 도 45a는 1화소영역을 나타내는 투시평면도, 도 43 ∼ 도 45b, c는 각각 상기 선 A-A’, 선 B-B’에서 절단한 단면도이다. 또한 도 46a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 중앙이 신호선단자부위(DS)의, 오른쪽이 공통배선단자부위(CS)의 각각 장변방향의 단면도이다. 도 46b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태8의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 공통배선(13)과가 교대로 평행히 배열되고, 복수의 신호선(31)이 게이트절연층(2)을 개재하여 상기 주사선에 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)의 일부를 게이트전극(12)으로 하여, 이 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 창문부(Wd)에 빗치형상의 화소전극(41)과, 화소전극에 대향하여 공통배선(13)에 접속된 빗치형상의 공통전극(14)과가 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어, 화소전극(41)과 공통전극(14)과의 사이에 유리기판(1)에 대하여 횡방향의 전계를 형성하는 IPS형의 액티브매트릭스기판을 구성하고 있다.
실시형태6과 같이, 이 액티브매트릭스기판에 있어서, 공통배선(13)과 공통전극(14)은 주사선(11)과 동층에 형성되고, 또한 공통배선(13)이 유리기판(1)의 적어도 한편의 변부에서 단부가 주사선(11)의 같은 변부의 단부에서 외측으로 연장되도록 형성되고, 도 52a, b, c에 나타낸 바와 같이, 이 공통배선(13)의 단부가 서로 공통배선연결선(19)에 의해서 연결되고, 이 공통배선연결선(19)에 접속되고 공통배선단자(16)가 형성되어 있다.
주사선(11), 게이트전극(12), 공통배선(13)을 형성하는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 또한 신호선(31),드레인전극(32),소스전극(33)을 형성하는 제2도체층(50)은 어느 것이나 Mo나 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다. 또한 신호선(31)의 하층에는 신호선과 동일형상의 반도체층(20)이 형성되어 있고, 이 반도체층(20) 및 신호선의 금속층(30)이 투명도전층(40)으로 피복되어 있다. 또한 화소전극(41)은 ITO로 이루어지는 투명도전층(40)으로부터 형성되어 있다.
이 실시형태에서는, TFT부(Tf)에서의 n+비결정질 실리콘층(22)은 V속원소인 인의 도핑처리에 의해 형성되어, 그 오믹콘택층의 두께가 3nm∼6nm의 범위내로 되어 있다.
화소전극(41)은 그 일부가 게이트절연층(2)을 개재하여 공통배선(13)상에 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 공통배선(13)의 일부를 공유하는 축적공통전극(72)과 대향하여 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다.
이 실시형태8의 액티브매트릭스기판은 순차 이하에 나타내는 4공정으로 제조할 수가 있다.
(제1공정) 도 43a∼c 및 도 46b에 나타낸 바와 같이, 우선 유리기판(1)상에스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 공통배선(13)과, 외주부(Ss) 에서 공통배선(13)을 서로 결속하는 공통배선연결선(도시하지 않음)과, 이 공통배선연결선에 접속되어 공통배선단자부위(CS)에 형성되는 공통배선단자부(13a)와, 각각의 화소영역에서, 주사선(11)의 일부를 공유하는 게이트전극(12)과, 공통배선(13)으로부터 연장되는 복수의 공통전극(14)을 남겨 도체층(10)을 에칭제거한다.
(제2공정) 도 44a∼c 및 도 46c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 100nm의 비결정질 실리콘층(21)을 막형성하여, 동일진공속에서 PH3플라즈마처리에의한 인의 도핑처리를 하여 비결정질 실리콘층(21)의 표층에 3nm∼6 nm의 범위내의 n+비결정질 실리콘층으로 이루어지는 오믹콘택층을 형성한 후, 계속해서 스패터링에 의해 약 250nm의 Mo로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위 DS에 형성되는 신호선단자부(31a)와, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)를 지나서 창문부(Wd)로 연장되는 돌출부(34)를 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 45a∼c 및 도 46d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO를 막형성하여 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31) 및 그 측면을 덮는 부분과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)를 덮는 부분과, 각각의 화소영역에서 신호선(31)으로부터 게이트전극(12)상에 형성되는 TFT부(Tf)로 연장되는 드레인전극(32)과, 게이트절연층(2)을 개재하여 공통전극(14)에 대향하여 창문부(Wd)에 연장되는 화소전극(41)과, 화소전극(41)으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30) 및 인의 도핑처리에 의해 형성된 n+비결정질 실리콘층(22)을 순차 에칭제거하여 채널갭(23)을 형성한다. 이때, 화소전극(41)의 일부는 축적용량부(Cp)에서 공통배선(13)의 일부분과 중첩하도록 연장시켜 축적용량전극(71)을 형성한다.
(제4공정) 도 42a∼c 및 도 46a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 신호선단자부(31a)상의 보호절연층과, 주사선단자부(11a) 및 공통배선단자부(13a)상의 보호절연층(3) 및 게이트절연층(2)을 에칭제거하고, 투명도전층(40)으로 이루어지는 신호선단자(35)와, 제1도체층(10)으로 이루어지는 주사선단자(15) 및 공통배선단자(16)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 신호선의 구조가 실시형태3과 같은 형태에 관해서 나타내었지만, 실시형태4와 같은 구조로 하여도 좋다.
또한 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태1과 같이 Al과 Ti 등의 고융점금속의 질화막의 적층막이나, Al의 아래로 다시 Ti 등의 고융점금속의 받침막을 형성하고 Ti와 Al과 Ti의 질화막의 3층의 적층막으로 하여도 좋다. 또한 Cr의 위에 ITO를 적층한 막이어도 좋다. 여기서 Ti 등의 고융점금속
의 질화막은 질소농도를 25원자% 이상으로 하는 것이 바람직하다.
더욱이 제3공정에서 투명도전층 대신에 Ti 등의 고융점금속의 질화막을 사용하여도 좋다. 또한 제2공정에서 금속층(30)의 막두께를 약 50nm으로 하고, 제3공정에서 투명도전층 대신에 예컨대 약 50nm의 Mo 등의 고융점금속상에 약 200nm의 Al 또는 Al을 주체로 하는 합금을 적층한 막을 사용하여도 좋다.
또한 상기에서는 공통배선단자를 주사선단자와 같은 구조로 하는 형태를 나타내었지만, 후술하는 은치기방법을 사용하여 신호선단자와 같은 구조로 하는 것도 가능하다.
실시형태8의 IPS형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 유리기판의 적어도 한편의 변부에서 공통배선의 단부가 공통배선연결선에 의해 서로 연결되어 있기 때문에, 공통배선단자의 취출이 가능하게 되어, IPS형의 액티브매트릭스기판이 단독으로 실현된다.
또한 이 액티브매트릭스기판은 공통전극과 화소전극부의 단차를 작게할 수 있기 때문에, 패널공정에서의 배향제어가 용이하다.
또한 이 액티브매트릭스기판은 화소전극이 투명도전막으로 형성되어 있기 때문에, 개구율이 향상된다. 거꾸로 화소전극에 불투명한 고융점금속의 질화막이나 고융점금속과 Al 또는 Al을 주체로 하는 합금의 적층막을 사용한 경우는 전압인가시에 배향의 어지러움의 영향을 피할 수 있어, 콘트래스트가 향상된다.
또한 이 액티브매트릭스기판은 드레인전극 및 소스전극의 에칭 시에 반도체층상층의 오믹콘택층도 동시에 에칭할 수 있고, 더욱이 반도체층의 막두께를 100nm 정도로 엷게 할 수 있기 때문에, 생산효율을 상승시킬 수 있으면서 동시에, 반도체층의 종방향의 저항치를 저감할 수 있고, TFT의 기록 능력을 향상시킬 수 있다.
또한 투명도전층 또는 금속의 질화막층 또는 금속층에 의한 신호선 및 반도체층의 피복의 효과, 주사선이나 신호선의 저저항화나 단자부에서의 접속신뢰성향상의 효과, 절연내압향상의 효과에 관하여는 실시형태6과 완전히 동일하다.
(실시형태9)
도 47a는 실시형태9의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 47b는 선 A-A’에서 절단한 단면도, 도 47c는 선 B-B’에서 절단한 단면도이다. 또한 도 48 ∼ 도 50은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정을 나타낸다. 도 47과 같이, 도48 ∼ 도 50a는 1화소영역을 나타내는 투시평면도, 도 48 ∼ 도 50b, c는 각각 상기 선 A-A’, 선 B-B’에서 절단한 단면도이다. 또한 도 51a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 중앙이 신호선단자부위(DS)의, 오른쪽이 공통배선단자부위(CS)의 각각 장변방향의 단면 이다. 도 51b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태9의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 공통배선(13)과가 교대로 배열되고, 복수의 신호선(31)이 게이트절연층(2)을 개재하여 상기 주사선에 직교하여 평행히 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)의 일부를 게이트전극(12)으로 하여, 이 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 창문부(Wd)에 빗치형상의 화소전극(41)과, 화소전극에 대향하여 공통배선(13)에 접속된 빗치형상의 공통전극(14)과가 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어, 화소전극(41)과 공통전극(14)과의 사이에 유리기판(1)에 대하여 횡방향의 전계를 형성하는 IPS형의 액티브매트릭스기판을 구성하고 있다.
실시형태6과 같이, 이 액티브매트릭스기판에 있어서, 공통배선(13)과 공통전극(14)은 주사선(11)과 동층에 형성되고, 또한 공통배선(13)이 유리기판(1)의 적어도 한편의 변부에서 단부가 주사선(11)의 같은 변부의 단부에서 외측으로 연장되도록 형성되고, 도 52a, b, c에 나타낸 바와 같이, 이 공통배선(13)의 단부가 서로 공통배선연결선(19)에 의해서 연결되고, 이 공통배선연결선(19)에 접속되어 공통배선단자(16)가 형성되어 있다.
주사선(11), 게이트전극(12), 공통배선(13)을 형성하는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 또한신호선(31), 드레인전극(32), 소스전극(33), 화소전극(41)을 형성하는 제2도체층(50)은 어느 것이나 Mo나 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다. 또한 신호선(31)과 화소전극(41)의 하층에는 각각 동일형상의 반도체층(20)이 형성되어 있고, 이 반도체층(20)과 신호선 및 화소전극의 금속층(30)과가 투명도전층(40)이 피복되어 있다. 이 실시형태에서는, TFT부(Tf)에서의 n+비결정질 실리콘층(22)은 V속원소인 인의 도핑처리에 의해 형성되고, 그 오믹콘택층의 두께가 3 nm∼6nm의 범위내로 되어 있다.
화소전극(41)은 그 일부가 게이트절연층(2)을 개재하여 공통배선(13)상에 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 공통배선(13)의 일부를 공유하는 축적공통전극(72)과 대향하여 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다.
이 실시형태9의 액티브매트릭스기판은 순차 이하에 나타내는 4공정으로 제조할 수가 있다.
(제1공정) 도 48a∼c 및 도 51b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 공통배선(13)과, 외주부(Ss)에서 공통배선(13)을 서로 결속하는 공통배선연결선(도시하지 않음)과, 이 공통배선연결선에 접속되어 공통배선단자부위(CS)에 형성되는 공통배선단자부(13a)와, 각각의 화소영역에서, 주사선(11)의 일부를 공유하는 게이트전극(12)과, 공통배선(13)으로부터 연장되는 복수의 공통전극(14)을 남겨 도체층(10)을 에칭제거한다.
(제2공정) 도 49a∼c 및 도 51c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 100nm의 비결정질 실리콘층(21)을 막형성하여, 동일진공속에서 PH3플라즈마처리에의한 인의 도핑처리를 하여 비결정질 실리콘층(21)의 표층에 3nm∼6nm의 범위내의 n+비결정질 실리콘층으로 이루어지는 오믹콘택층을 형성한 후, 계속해서 스패터링에 의해 약 250nm의 Mo로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)를 지나서 창문부(Wd)로 연장되는 돌출부(34)와, 이 돌출부(34)로부터 게이트절연층(2)을 개재하여 공통전극(14)에 대향하여 연장되는 화소전극(41)을 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 50a∼c 및 도 51d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO를 막형성하여 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31) 및 그 측면을 덮는 부분과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)를 덮는 부분과, 각각의 화소영역에서 신호선(31)으로부터 게이트전극(12)상에 형성되는 TFT부(Tf)로 연장되는 드레인전극(32)과, 게이트절연층(2)을 개재하여 공통전극(14)에 대향하여 창문부(Wd)로 연장되는 화소전극(41)을 덮는 부분과, 화소전극(41)으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30) 및 인의 도핑처리에 의해 형성된 n+비결정질 실리콘층(22)을 순차 에칭제거하여 채널갭(23)을 형성한다. 이때, 화소전극(41)의 일부는 축적용량부(Cp)에서 공통배선(13)의 일부분과 중첩하도록 연장시켜 축적용량전극(71)을 형성한다.
(제4공정) 도 47a∼c 및 도 51a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 신호선단자부(31a)상의 보호절연층과, 주사선단자부(11a) 및 공통배선단자부(13a)상의 보호절연층(3) 및 게이트절연층(2)을 에칭제거하고, 투명도전층(40)으로 이루어지는 신호선단자(35)와, 제1도체층(10)으로 이루어지는 주사선단자(15) 및 공통배선단자(16)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 신호선의 구조가 실시형태3과 같은 형태에 관해서 나타내었지만, 실시형태4와 같은 구조로 하여도 좋다.
또한 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태1과 같이 Al과 Ti 등의 고융점금속의 질화막의 적층막이나, Al의 아래로 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 질화막의 3층의 적층막으로 하여도 좋다. 또한 Cr의 위에 ITO를 적층한 막이어도 좋다. 여기서 Ti 등의 고융점금속의 질화막은 질소농도를 25원자% 이상으로 하는 것이 바람직하다. 제3공정에서 투명도전층을 대신해서 Ti 등의 고융점금속의 질화막을 사용하여도 좋다. 또한 제2공정에서 금속층(30)의 막두께를 약 50nm으로 하고, 제3공정에서 투명도전층 대신에 예컨대 약 50nm의 Mo 등의 고융점금속상에 약 200nm의 Al 또는 Al을 주체로 하는합금을 적층한 막을 사용하여도 좋다.
또한 상기에서는 공통배선단자를 주사선단자와 같은 구조로 하는 형태를 나타내었지만, 후술하는 은치기방법을 사용하여 신호선단자와 같은 구조로 하는 것도 가능하다.
실시형태9의 IPS형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 유리기판(1)의 적어도 한편의 변부에서 공통배선의 단부가 공통배선연결선에 의해 서로 연결되어 있기 때문에, 공통배선단자의 취출이 가능하게 되어, IPS 형의 액티브매트릭스기판이 단독으로 실현된다.
또한 이 액티브매트릭스기판은 실시형태8과 같이 드레인전극 및 소스전극의 에칭시에 반도체층상층의 오믹콘택층도 동시에 에칭할 수 있고, 더욱이 반도체층의 막두께를 100nm정도로 엷게 할 수 있기 때문에, 생산효율을 상승시킬 수 있으면서 동시에, 반도체층의 종방향의 저항치를 저감할 수 있어, TFT의 기록 능력을 향상시킬 수 있다.
또한 투명도전층 또는 금속의 질화막층 또는 금속층에 의한 신호선 및 반도체층의 피복의 효과, 주사선이나 신호선의 저저항화나 단자부에서의 접속신뢰성향상의 효과, 절연내압향상의 효과에 관하여는 실시형태6과 완전히 동일하다.
(실시형태10)
도 53a는 실시형태10의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 53b는 선 A-A’에서 절단한 단면도, 도 53c는 선 B-B’에서 절단한단면도, 도 53d는 선 C-C’에서 절단한 단면도이다. 또한 도 54 ∼도 57은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성 후를 나타낸다. 도 53과 같이, 도 54 ∼도 57a는 1화소영역을 나타내는 투시평면도, 도 54 ∼도 57b, c, d와 도 57a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 58a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 58b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태10의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 제2도체층(50)으로 이루어지는 복수의 신호선(31)과가 게이트절연층(2)을 개재하여 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 주사선(11), 게이트전극(12)을 형성하는제1의 도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti, Ta, Nb, Cr나 이것들의 합금등의 고융점금속 또는 이것들의 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 이하의 실시형태10∼실시형태25에 있어서, 제1도체층을 적층구조로 하여 최상층의 금속층을 고융점금속의 질화막으로 한 경우, 실시형태1∼실시형태9와 달리, 질화막의 질소농도는 25원자% 미만이어도 좋다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 ITO로 이루어지는 투명도전층(40)상에 Cr나 Mo로 이루어지는 금속층(30)을 적층하여 형성되어 있다.
화소전극(41)은 투명도전층(40)과 금속층(30)과로 이루어지는 제2도체층(50)이 게이트절연층(2) 및 반도체층(20)의 적층막의 측면을 덮도록 소스전극(33)으로부터 유리기판(1)상에 수하하여, 나아가 금속층(30)의 하층에 적층된 투명도전층(40)이 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하여, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는, 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록,제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다. 나아가 주사선(11)과 신호선(31)과가 교차하는 부분에는, 게이트절연층(2)과 신호선(31)과의 사이에 반도체층(20)이 남겨져 형성되어 있다.
이 실시형태10의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 54a∼d 및 도 58b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100 nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남기고 제1도체층(10)을 에칭제거한다.
(제2공정) 도 55a∼d 및 도 58c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이 방향선단측의 개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62) 및 주사선단자부(11a)상에 형성되는 개구부(63)를 제외하여, 적어도 상기 제1도체층(10){주사선(11), 주사선단자부(11a), 게이트전극(12),차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 게이트전극(12)상 및 주사선(11)상의 2개소에 제1도체층(10)에 달하는 개구부(61, 62)가 형성되며, 또한 주사선단자부(11a) 상에 제1도체층(10)에 달하는 개구부(63)가 형성된다.
(제3공정) 도 56a∼d 및 도 58d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 연속하여 약 50nm의 ITO로 이루어지는 투명도전층(40)과 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하여 제2도체층(50)을 형성한다. 다음에 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 주사선단자부(11a)상에 형성된 개구부(63)를 통해서 주사선단자부(11a)에 접속하는 접속전극부(42)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 제2도체층(50)을 에칭제거한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하며, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
다음에 도 57a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로하여, 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 53a∼d 및 도 58a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 상기 접속전극부(42) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 신호선(31)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 다음에 화소전극(41) 및 접속전극부(42) 및 신호선단자부(31a) 및 공통배선단자부상의 보호절연층에 형성된 개구부에 노출된 금속층(30)을 에칭제거하여, 투명도전층(40)으로 이루어지는 화소전극(41) 및 신호선단자 및 공통배선단자(도시하지 않음)와, 제1도체층(10)상에 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(63)를 통해서 투명도전층(40)이 적층된 주사선단자(15)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래로 다시 Ti등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋고, Cr의 단층막이어도 좋다.
또한 본 실시형태에서는 게이트전극이 주사선으로부터 화소부로 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태10의 TN형액티브매트릭스기판은 4공정에서 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 주사선과 같이 형성된 투명절연성기판상의 도체층이 투명도전층과의 접속부를 제외하여 모두 게이트절연층으로 피복되어 있기 때문에, 신호선의 금속층이나 투명도전층의 에칭 중에 하층의 주사선이나 게이트전극등의 회로요소가 침식되거나, 주사선과 신호선이 쇼트하거나 하는 일이 없고, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 보호트랜지스터가 형성가능하고, 제조공정중에서의 불의의 전격으로부터 화소영역의 TFT를 보호할 수가 있다. 또한 주사선과 신호선간의 절연파괴를 방지할 수가 있어, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 TFT부의 채널갭이 연장되는 방향의 반도체층의 양측측면의 일부가 보호절연층으로 피복되어 있기 때문에, 반도체층의 측면을 경로로 하는 리크를 방지할 수 있고, 박막트랜지스터의 신뢰성을 확보할 수가 있다.
또한 이 액티브매트릭스기판은 신호선의 금속층이나 투명도전층의 에칭 시에 게이트전극상의 게이트절연층과 반도체층을 관통하는 개구부를 통해서 에칭액이 스며 들어, 게이트전극이나 주사선의 하층의 도전막이 침식되는 것을 방지할 수 있어, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 신호선이 금속층과 투명도전층과로 적층되어 형성되어 있기 때문에, 신호선의 배선저항을 저감할 수 있음과 동시에 단선불량등에 의한 생산성의 저하가 억제되고, 또한 소스전극과 화소전극과가 투명도전층에 의해서 일체로 형성되어 있기 때문에, 접속에 의한 전기저항의 증대가 억제되어 신뢰성이 향상한다.
또한 이 액티브매트릭스기판은 주사선이 Al과 Ti 등의 고융점금속과의 적층막으로 형성되어 있기 때문에, 주사선의 배선저항을 저감할 수 있다. 또한 주사선단자의 주사선드라이버와의 접속부가 ITO로 형성되어 있기 때문에, 단자부에서의 표면산화를 방지할 수 있고, 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
또한 이 액티브매트릭스기판은 주사선과 신호선과의 교차부분에 반도체층이 형성되어 있기 때문에, 주사선과 신호선과의 절연내압이 향상된다. 또한 화소전극과 차광층과가 적어도 부분적으로 중첩하도록 형성되어 있기 때문에, 중첩어긋남 마진을 크게 잡지 않으면 안 되는 칼라필터기판의 블랙매트릭스를 축소할 수 있어, 개구율을 향상시킬 수가 있다.
(실시형태11)
도 59a는 실시형태11의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 59b는 선 A-A’에서 절단한 단면도, 도 59c는 선 B-B’에서 절단한 단면도, 도 59d는 선 C-C’에서 절단한 단면도이다. 또한 도 60 ∼도 63은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의채널형성후를 나타낸다. 도 59와 같이, 도 60 ∼도 63a는 1화소영역을 나타내는 투시평면도, 도60 ∼도 62b, c, d와 도63a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 64a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 64b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태11의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 제2도체층(50)으로 이루어지는 복수의 신호선(31)과가 게이트절연층(2)을 개재하여 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 사이를 두고 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되어, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 주사선(11),게이트전극(12)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti 등의 고융점금속 또는 그 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은, ITO로 이루어지는 투명도전층(40)상에 Cr나 Mo로 이루어지는 금속층(30)을 적층하여 형성되어 있다.
화소전극(41)은 투명도전층(40)과 금속층(30)과로 이루어지는 제2도체층(50)이 게이트절연층(2) 및 반도체층(20)의 적층막의 측면을 덮도록 소스전극(33)으로부터 유리기판(1)상에 수하하여, 더욱이 금속층(30)의 하층에 적층된 투명도전층(40)이 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
또한 본 실시형태에서는, 주사선단자부와같이 제1도체층(10)과 제2도체층(50)의 접속부상에서는 보호절연층(3)의 개구부가 형성되지 않게 되어 있다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는, 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다. 나아가 주사선(11)과 신호선(31)과가 교차하는 부분에는, 게이트절연층(2)과 신호선(31)과의 사이에 반도체층(20)이 남겨지고 형성되어 있다.
이 실시형태11의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 60a∼d 및 도 64b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(1(2))과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 61a∼d 및 도 64c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이 방향선단측의 개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62) 및 주사선단부(11b)상에 형성되는 개구부(63)를 제외하여, 적어도 상기 제1도체층(10){주사선(11), 게이트전극(12), 차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 반도체층(20) 및 게이트절연층(2)를 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 게이트전극(12)상 및 주사선(11)상의 2개소에 제1도체층(10)에 달하는 개구부(61, 62)가 형성되고, 또한 주사선단부(11b)상에 제1도체층(10)에 달하는 개구부(63)가 형성된다.
(제3공정) 도 62a∼d 및 도 64d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 연속하여 약 50nm의 ITO로 이루어지는 투명도전층(40)과 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하여 제2도체층(50)을 형성한다. 다음에 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 주사선단자부(11a)상에 형성된 개구부(63)를 통해서 주사선단부(11b)에 접속하는 접속전극부(42)와, 이 접속전극부에서 더욱 연장되어 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 제2도체층(50)을 에칭제거한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다. 다음에 도 63a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로하여, 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 59a∼d 및 도 64a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 상기 주사선단자부(11a) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 신호선(31)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 다음에 화소전극(41) 및 주사선단자부(11a) 및 신호선단자부(31a) 및 공통배선단자부상의 보호절연층에 형성된 개구부에 노출된 금속층(30)을 에칭제거하여, 투명도전층(40)으로 이루어지는 화소전극(41) 및 주사선단자(15) 및 신호선단자(35) 및 공통배선단자(도시하지 않음)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하고 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋고, Cr나 Mo의 단층막이어도 좋다.
또한 본 실시형태에서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태11의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에,생산효율과 재료에 대한 제품비율이 향상한다.
또한 이 액티브매트릭스기판은 제1도체층과 제2도체층의 접속부상에 보호절연층의 개구부가 설치되고 있지 않기 때문에, 제1도체층과 제2도체층의 금속층에 같은 금속을 사용하거나, 다른 금속을 사용한 경우라도 제1도체층이 제2도체층의 금속층의 에칭에 대하여 선택성이 없는 경우, 보호절연층의 개구후 제2도체층의 금속층을 에칭제거할 때에, 상기 접속부에서 에칭액이 투명도전층을 통해서스며 들고, 제1도체층이 침식되는 것을 방지할 수가 있다.
또한 신호선의 금속층이나 투명도전층의 에칭 시에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태10과 완전히 동일하다.
(실시형태12)
도 65a는 실시형태12의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 65b는 선 A-A’에서 절단한 단면도, 도 65c는 선 B-B’에서 절단한 단면도, 도 65d는 선 C-C’에서 절단한 단면도이다. 또한 도 66 ∼도 69는 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다. 도 65와 같이, 도 66 ∼도 68a는 1화소영역을 나타내는 투시평면도, 도66 ∼도 68b, c, d와 도 69a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 70a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각장변방향의 단면도이다. 도 70b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태12의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과, 복수의 신호선(31)과가 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)를 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는역스타가형TFT가 형성되어, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 신호선(31)은 유리기판(1)상에서 인접하는 주사선(11)의 사이에 주사선과 비접촉으로 형성된 제1도체층(10)으로 이루어지는 하층신호선(18)과, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 게이트절연층(2) 및 반도체층(20)을 관통하는 개구부(65)를 통해서 접속하는 제2도체층(50)으로 이루어지는 상층신호선(36)과로 형성되어 있다.
주사선(11), 게이트전극(12), 하층신호선(18)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)와 Ti 등의 고융점금속 또는 그 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다.
또한 상층신호선(36), 드레인전극(32),소스전극(33)을 형성하는 제2도체층(50)은 ITO로 이루어지는 투명도전층(40)상에 Cr나 Mo로 이루어지는 금속층(30)을 적층하여 형성되어 있다.
화소전극(41)은 투명도전층(40)과 금속층(30)과로 이루어지는 제2도체층(50)이 게이트절연층(2) 및 반도체층(20)의 적층막의 측면을 덮도록 소스전극(33)으로부터 유리기판(1)상에 수하하고, 나아가 금속층(30)의 하층에 적층된 투명도전층(40)이 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)를 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하여, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는, 게이트절연층(2)를 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다. 더욱이 주사선(11)과 신호선(31)과가 교차하는 부분에는, 게이트절연층(2)와 신호선(31)과의 사이에 반도체층(20)이 남겨져 형성되어 있다.
이 실시형태(12)의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 66a∼d 및 도 70b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 상기 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 인접하는 주사선(11)의 사이에 상기 주사선과 비접촉으로 형성되어 신호선(31)의 일부가 되는 하층신호선(18)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 67a∼d 및 도 70c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이 방향선단측의 개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62), 하층신호선(18)의 양단부상에 형성되는 개구부(65) 및 주사선단자부(11a)상에 형성되는 개구부(63)를 제외하여, 적어도 상기 제1도체층(10){주사선(11),주사선단자부(11a), 하층신호선(18), 게이트전극(12), 차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 반도체층(20) 및 게이트절연층(2)를 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 각각 제1도체층(10)에 달하는 개구부(61, 62, 63, 65)가 형성된다.
(제3공정) 도 68a∼d 및 도 70d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 연속하여 약 50nm의 ITO로 이루어지는 투명도전층(40)과 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하여 제2도체층(50)을 형성한다. 다음에 포토리소그래피공정을 통해서, 주사선단자부(11a)상의 개구부(63)를 통해서 주사선단자부(11a)에 접속하는 접속전극부(42)와, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 반도체층(20) 및 게이트절연층(2)를 관통하는 개구부(65)를 통해서 접속하는 상층신호선(36)과, 공통배선과 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 상층신호선(36)으로부터 TFT부(Tf)에 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)에 연장되어 드레인전극과 채널갭(23)을 사이를 막아 대향배치되는 소스전극(33)을 남겨 제2도체층(50)을 에칭제거한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp) 에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부 에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다. 다음에 도 69a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로하여 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 65a∼d 및 도70a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하여, 포토리소그래피공정을 통해서, 화소전극(41) 및 접속전극부(42) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 상층신호선(36)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되 도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 다음에 화소전극(41) 및 접속전극부(42) 및 신호선단자부(31a) 및 공통배선단자부상의 보호절연층(3)에 형성된 개구부에 노출된 금속층(30)을 에칭제거하여, 투명도전층(40)으로 이루어지는 화소전극(41) 및 신호선단자(35) 및 공통배선단자(도시하지 않음)와, 제1도체층(10)상에 반도체층(20) 및 게이트절연층(2)를 관통하는 개구부(63)를 통해서 투명도전층(40)이 적층된 주사선단자(15)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋고, Cr의 단층막이어도 좋다.
또한 본 실시형태로서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태12의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상한다.
또한 이 액티브매트릭스기판은 신호선의 일부가 하층신호선으로서 화소전극과 다른 층에 형성되어 있기 때문에, 신호선과 화소전극과의 쇼트를 저감할 수 있고, 생산성을 향상시킬 수가 있다.
또한 신호선의 금속층이나 투명도전층의 에칭 시에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태10과 완전히 동일하다.
(실시형태13)
도 71a는 실시형태13의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 71b는 선 A-A’에서 절단한 단면도, 도 71c는 선 B-B’에서 절단한 단면도, 도 71d는 선 C-C’에서 절단한 단면도이다. 또한 도 72∼도 75는 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다. 제71도 와 같이, 도 72∼도 74a는 1화소영역을 나타내는 투시평면도, 도 72∼도 74b, c, d와 도 75a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 76a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의각각 장변방향의 단면도이다. 도 76b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태13의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과, 복수의 신호선(31)과가 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)를 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 신호선(31)은 유리기판(1)상에서 인접하는 주사선(11)의 사이에 주사선과 비접촉으로 형성된 제1도체층(10)으로 이루어지는 하층신호선(18)과, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 게이트절연층(2) 및 반도체층(20)을 관통하는 개구부(65)를 통해서 접속하는 제2도체층(50)으로 이루어지는 상층신호선(36)과로 형성되어 있다.
주사선(11), 게이트전극(12), 하층신호선(18)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti 등의 고융점금속 또는 그 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 또한 상층신호선(36), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 ITO로 이루어지는 투명도전층(40)상에 Cr나 Mo로 이루어지는 금속층(30)을 적층하여 형성되어 있다.
화소전극(41)은 투명도전층(40)과 금속층(30)과로 이루어지는 제2도체층(50)이 게이트절연층(2) 및 반도체층(20)의 적층막의 측면을 덮도록 소스전극(33)으로부터 유리기판(1)상에 수하하고, 나아가 금속층(30)의 하층에 적층된 투명도전층(40)이 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
또한 본 실시형태로서는, 주사선단자부와같이 제1도체층(10)과 제2도체층(50)의 접속부상에서는 보호절연층(3)의 개구부가 형성되지 않게 되어 있다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하여, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는, 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다. 나아가 주사선(11)과신호선(31)과가 교차하는 부분에는, 게이트절연층(2)과 신호선(31)과의 사이에 반도체층(20)이 남겨지고 형성되어 있다.
이 실시형태13의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 72a∼d 및 도 76b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 인접하는 주사선(11)의 사이에 주사선과 비접촉으로 형성되어 신호선(31)의 일부가 되는 하층신호선(18)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 73a∼d 및 도 76c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이 방향선단측의 개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62), 하층주사선(18)의 양단부상에 형성되는 개구부(65) 및 주사선단부(11b)의 위에 형성되는 단자개구부(63)를 제외하여, 적어도 상기 제1도체층(10){주사선(11),게이트전극(12), 하층주사선(18), 차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 반도체층(20) 및 게이트절연층(2)를 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 각각 제1도체층(10)에 달하는 개구부(61, 62, 63, 65)가 형성된다.
(제3공정) 도 74a∼d 및 도 76d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 연속하여 약 50nm의 ITO로 이루어지는 투명도전층(40)과 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하여 제2도체층(50)을 형성한다. 다음에 포토리소그래피공정을 통해서, 주사선단부(11b)상에서 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(63)를 통해서 주사선단부(11b)에 접속하는 접속전극부(42)와, 이 접속전극부에서 더욱 연장되어 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(65)를 통해서 접속하는 상층신호선(36)과, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 상층신호선(36)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)에 연장되어 드레인전극과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 제2도체층(50)을 에칭제거한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
다음에 도 75a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로하여 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 71a∼d 및 도 76a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 주사선단자부(11a) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 상층신호선(36)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 다음에 화소전극(41) 및 주사선단자부(11a) 및 신호선단자부(31a) 및 공통배선단자부상의 보호절연층(3)의 개구부에 노출된 금속층(30)을 에칭제거하여, 투명도전층(40)으로 이루어지는 화소전극(41) 및 주사선단자(15) 및 신호선단자(35) 및 공통배선단자(도시하지 않음)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋고, Cr나 Mo의 단층막이어도 좋다.
또한 본 실시형태에서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태13의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상한다.
또한 이 액티브매트릭스기판은 제1도체층과 제2도체층의 접속부상에 보호절연층의 개구부가 설치되고 있지 않기 때문에, 제1도체층과 제2도체층의 금속층에 같은 금속을 사용하거나, 다른 금속을 사용한 경우라도 제1도체층이 제2도체층의 금속층의 에칭에 대하여 선택성이 없는 경우, 보호절연층의 개구후 제2도체층의 금속층을 에칭제거할 때에, 상기 접속부에서 에칭액이 투명도전층을 통해서스며 들어, 제1도체층이 침식되는 것을 방지할 수가 있다.
또한 이 액티브매트릭스기판은 신호선의 일부가 하층신호선으로서 화소전극과 다른 층에 형성되어 있기 때문에, 신호선과 화소전극과의 쇼트를 저감할 수 있고, 생산성을 향상시킬 수가 있다.
또한 신호선의 금속층이나 투명도전층의 에칭 시에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태10과 완전히 동일하다.
(실시형태14)
도 77a는 실시형태14의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 77b는 선 A-A’에서 절단한 단면도, 도 77c는 선 B-B’에서 절단한 단면도, 도 77d는 선 C-C’에서 절단한 단면도이다. 또한 도 78∼도 81은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성 후를 나타낸다. 도 77과 같이, 도 78∼도 80a는 1화소영역을 나타내는 투시평면도, 도 78∼도 80b, c, d와 도 81a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 82a는 좌측이 주사선단자부위(GS)의, 중앙이 신호선단자부(DS)의, 오른쪽이 공통배선단자부위(CS)의 각각 장변방향의 단면도이다. 도 82b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태14의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 공통배선(13)과가 교대로 평행히 배열되고, 복수의 신호선(31)이 게이트절연층(2)을 개재하여 상기 주사선에 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)의 일부를 게이트전극(12)으로 하여, 이 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)를 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되어, 주사선(11)과 신호선(31)과에 둘러싸인 창문부(Wd)에 빗치형상의 화소전극(41)과, 화소전극에 대향하여 공통배선(13)에 접속된 빗치형상의 공통전극(14)과가 형성되어, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어, 화소전극(41)과 공통전극(14)과의 사이에 유리기판(1)에 대하여 횡방향의 전계를 형성하는 IPS형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 공통전극(14)과 화소전극(41)과는 유리기판(1)상에서 신호선(31)과 동층에 형성되고, 또한 유리기판(1)상에서 주사선(11)과 동층에 형성된 공통배선(13)은 게이트절연층(2) 및 반도체층(20)을 관통하여 형성된 개구부(67)를 통해서 공통전극(14)과 서로 접속되어 있다. 신호선(31)과 주사선(11) 및 공통배선(13)과는 그 교차부에서 게이트절연층(2) 및 반도체층(20)에 의해 절연되어 있다.
주사선(11)과 공통배선(13)이 형성되는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 신호선(31), 드레인전극(32), 소스전극(33), 화소전극(41), 공통전극(14)을 형성하는 제2도체층(50)은 Mo나 Cr로 이루어지는 하층금속층(30A)상에 Al 또는 Al을 주체로 하는 합금으로 이루어지는 상층금속층(30B)을 적층하여 형성되어 있다.
공통전극(14)과 화소전극(41)은 제2도체층이 게이트절연층(2) 및 반도체층(20)의 적층막의 측면을 덮도록 공통배선(13)에 접속된 공통전극의 기부와 소스전극(33)으로부터 각각유리기판(1)상에 수하하여, 나아가 유리기판상을 창문부(Wd)로 연장되어 빗치형상에 대향하고 형성되며 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
또 화소전극(41)은 공통배선(13)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하여, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다.
이 실시형태14의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 78a∼d 및 도 82b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 공통배선(13)과, 공통배선단자부위(CS)에 형성되는 공통배선단자부(13a)와, 각각의 화소영역에서 주사선의 일부를 공유하는 게이트전극(12)과, 공통배선(13)으로부터 연장되는 복수의 공통전극접속부(13b)와, 공통배선내에 형성되는 축적공통전극(72)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 79a∼c 및 도 82c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성한다. 다음에 포토리소그래피공정을 통해서, TFT부(Tf)에서 게이트전극(12)을 끼도록 주사선(11)상에 형성되는 개구부(62), 공통전극접속부(13b) 상에 각각 형성되는 공통전극개구부(67), 주사선단자부(11a)와 공통배선단자부(13a) 가 각각 형성되는 개구부(63) 및 각 공통배선을 결속하기위해서 공통배선단부상에 각각 형성되는 개구부(도시하지 않음)를 제외하고, 적어도 상기 제1도체층(10){주사선(11), 주사선단자부(11a), 공통배선(13), 공통배선단자부(13a), 공통전극접속부(13b), 게이트전극(12)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 반도체층(20) 및 게이트절연층(2)를 순차 에칭제거한다.
(제3공정) 도 80a∼d 및 도 82d에 나타낸 바와 같이, 상기 기판상에 동일진공속에서 스패터에칭후 스패터링에 의해 연속하여 약 50nm의 Mo로 이루어지는 하층금속층(30A)과 약 150nm의 Al로 이루어지는 상층금속층(30B)을 막형성하여 제2도체층(50)을 형성한다. 다음에 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS) 상에 형성되는 신호선단자부(31a)와, 주사선단자부(11a)상에 형성된 개구부(63)를 통해서 주사선단자부(11a)에 접속하는 접속전극부(42)와, 공통배선단자부(13a)상에 형성된 개구부(63)를 통해서 공통배선단자부(13a)에 접속하는 접속전극부(42)와, 각 공통배선단부상에 형성된 개구부(도시하지 않음)를 통해서 각 공통배선을 결속하여, 상기 공통배선단자부(13a)상의 접속전극부(42)에 연결하는 공통배선연결선(도시하지 않음)과, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 공통전극접속부(13b)상에 형성된 개구부(67)를 통해서 기부가 공통배선(13)에 접속되는 복수의 공통전극(14)과, 이 공통전극에 대향하여 연장되는 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)에 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 제2도체층(50)을 에칭제거한다. 이때, 화소전극(41)의 일부는 축적용량부(Cp)에서 공통배선(13)의 일부분과 중첩하도록 연장시켜 축적용량전극(71)을 형성한다.
다음에 도 81a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로서, 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 77a∼d 및 도 82a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 주사선단자부(11a) 및 공통배선단자부(13a)상의 접속전극부(42) 및 신호선단자부(31a)상의 보호절연층(3)과, 적어도 제2도체층{신호선(31),드레인전극(32), 소스전극(33), 화소전극(41), 공통배선연결선}의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층(20)이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 제1도체층(10)상에 반도체층(20)및 게이트절연층(2)를 관통하는 개구부(63)를 통해서 제2도체층(50)이 적층된 주사선단자(15) 및 공통배선단자(16)와, 제2도체층(50)으로 이루어지는 신호선단자(35)를 노출시킨다. 최후에 약 280℃의 아닐공정을 지나서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태10과 같이 Al과 Ti 등의 고융점금속이나 그 질화막과의 적층막이나, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여, 예컨대 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋다. 또한 제2도체층에 Mo나 Cr의 위에 Al이나 Al을 주체로 하는 합금을 적층한 형태를 나타내었지만, Ti 등의 고융점금속의 질화막을 최상층에 사용한 막구조, 예컨대 아래로부터 Ti, Al, Ti의 질화막을 적층하였던것 같은 구조로 하여도 좋고, 또한 Cr의 위에 ITO를 적층한 구조로 하여도 좋다. 여기서 Ti 등의 고융점금속의 질화막을 최상층에 사용한 경우는, 실시형태1에서 설명한 바와 같이 질화막의 질소농도를 25원자% 이상으로 하는 것이 바람직하다.
실시형태14의 IPS형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 주사선과 함께 형성된 투명절연성기판상의 제1도체층이 제2도체층과의 접속부를 제외하고 모두 게이트절연층으로 피복되어 있기 때문에, 제2도체층의 에칭중에 하층의 주사선이나 게이트전극등의 회로요소가 침식되거나, 주사선과 신호선이 쇼트하거나 하는 일이 없어, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 보호트랜지스터가 형성가능하고, 제조공정중에서의 불의의 전격으로부터 화소영역의 TFT를 보호할 수가 있다. 또한 주사선과 신호선간의 절연파괴를 방지할 수가 있어, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 TFT부의 채널갭이 연장되는 방향의 반도체층의 양측측면의 일부가 보호절연층으로 피복되어 있기 때문에, 반도체층의 측면을 경로로 하는 리크를 방지할 수 있고, 박막트랜지스터의 신뢰성을 확보할 수가 있다.
또한 이 액티브매트릭스기판은 공통전극과 화소전극부의 단차를 작게 할 수 있기 때문에, 패널공정에서의 배향제어가 용이하다.
또한 이 액티브매트릭스기판은 주사선 및 신호선에 Al 또는 Al을 주체로 하는 합금을 사용할 수 있어, 주사선 및 신호선의 배선저항을 저감할 수 있음과 동시에 주사선단자부에서의 주사선드라이버와의 접속신뢰성 및 신호선단자부에서의 신호선드라이버와의 접속신뢰성을 확보할 수가 있다.
또한 이 액티브매트릭스기판은 주사선과 신호선과의 교차부분에 반도체층이 형성되어 있기 때문에, 주사선과 신호선과의 절연내압이 향상된다.
(실시형태15)
도 83a는 실시형태15의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 83b는 선 A-A’에서 절단한 단면도, 도 83c는 선 B-B’에서 절단한 단면도, 도 83d는 선 C-C’에서 절단한 단면도이다. 또한 도 84∼도 87은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의채널형성후를 나타낸다. 도 83과 같이, 도 84∼도 86a는 1화소영역을 나타내는 투시평면도, 도 84∼도 86b, c, d와 도 87a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 88a는 좌측이 주사선단자부위(GS)의, 중앙이 신호선단자부(DS)의, 오른쪽이 공통배선단자부위(CS)의 각각 장변방향의 단면도이다. 도 88b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태15의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 공통배선(13)과가 교대로 평행하게 배열되어, 복수의 신호선(31)이 게이트절연층(2)을 개재하여 상기 주사선에 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)의 일부를 게이트전극(12)으로 하여, 이 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 창문부(Wd)에 빗치형상의 화소전극(41)과, 화소전극에 대향하여 공통배선(13)에 접속된 빗치형상의 공통전극(14)과가 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어, 화소전극(41)과 공통전극(14)과의 사이에 유리기판(1)에 대하여 횡방향의 전계를 형성하는 IPS형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 공통전극(14)과 화소전극(41)과는 유리기판(1)상에서 신호선(31)과 동층에 형성되고, 또한 유리기판(1)상에서 주사선(11)과 동층에 형성된 공통배선(13)은 게이트절연층(2) 및 반도체층(20)을 관통하여 형성된 개구부(67)를 통해서 공통전극(14)과 서로 접속되어 있다. 신호선(31)과 주사선(11) 및 공통배선(13)과는 그 교차부에서 게이트절연층(2) 및 반도체층(20)에 의해 절연되어 있다.
주사선(11)과 공통배선(13)이 형성되는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 신호선(31), 드레인전극(32), 소스전극(33), 화소전극(41), 공통전극(14)을 형성하는 제2도체층(50)은 Mo나 Cr로 이루어지는 하층금속층(30A)상에 Al 또는 Al을 주체로 하는 합금으로 이루어지는 상층금속층(30B)을 적층하여 형성되어 있다.
공통전극(14)과 화소전극(41)은 제2도체층이 게이트절연층(2) 및 반도체층(20)의 적층막의 측면을 덮도록 공통배선(13)에 접속된 공통전극의 기부와 소스전극(33)으로부터 각각유리기판(1)상에 수하하고, 나아가 유리기판상을 창문부(Wd)로 연장되어 빗치형상에 대향하여 형성되어 있다.
또한 주사선(11)과 같이 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어있다.
또 화소전극(41)은 공통배선(13)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다.
이 실시형태15의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 84a∼d 및 도 88b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 공통배선(13)과, 각각의 화소영역에서 주사선의 일부를 공유하는 게이트전극(12)과, 공통배선(13)으로부터 창문부(Wd)로 연장되는 복수의 공통전극접속부(13b)와, 공통배선내에 형성되는 축적공통전극(72)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 85a∼d 및 도 88c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성한다. 다음에 포토리소그래피공정을 통해서, TFT부(Tf)에서 게이트전극(12)을 끼도록 주사선(11)상에 형성되는 개구부(62), 공통전극접속부(13b) 상에 각각 형성되는 공통전극개구부(67), 주사선단부(11b)와 공통배선단부(13c)가 각각 형성되는 개구부(63) 및 각 공통배선을 결속하기 위해서 공통배선단부상에 각각 형성되는 개구부(도시하지 않음)를 제외하고, 적어도 상기 제1도체층(10){주사선(11), 공통배선(13), 공통전극접속부(13b), 게이트전극(12)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남기고 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다.
(제3공정) 도 86a∼d 및 도 88d에 나타낸 바와 같이, 상기 기판상에 동일진공속에서 스패터에칭후 스패터링에 의해 연속하여 약 50nm의 Mo로 이루어지는 하층금속층(30A)과 약 150nm의 Al로 이루어지는 상층금속층(30B)을 막형성하여 제2도체층(50)을 형성한다. 다음에 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS) 상에 형성되는 신호선단자부(31a)와, 주사선단부(11b)상에 형성된 개구부(63)를 통해서 주사선단부(11b)에 접속하는 접속전극부(42)와, 이 접속전극부에서 더욱 연장되어 주사선단자부위(DS)에 형성되는 주사선단자부(11a)와, 외주부(Ss)에 인접하는 공통배선단부(13c)상에 형성된 개구부(63)를 통해서 이 공통배선단부에 접속하는 접속전극부(42)와, 이 접속전극부에서 더욱 연장되어 공통배선선단부(CS)에 형성되는 공통전극단자부(13a)와, 각 공통배선단부상에 형성된 개구부(도시하지 않음)를 통해서 각 공통배선을 결속하여, 상기 공통배선단부(13c)상의 접속전극부(42)에 연결하는 공통배선연결선(도시하지 않음)과, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 공통전극접속부(13b)상에 형성된 개구부(67)를 통해서 기부가 공통배선(13)에 접속되는 복수의 공통전극(14)과, 이 공통전극에 대향하여 연장되는 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)에 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 제2도체층(50)을 에칭제거한다. 이때, 화소전극(41)의 일부는 축적용량부(Cp)에서 공통배선(13)의 일부분과 중첩하도록 연장시켜 축적용량전극(71)을 형성한다.
다음에 도 87a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는마스크를 제거한 후의 제2도체층(50)을 마스크로하여, 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향에 개구부(62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 83a∼d 및 도 88a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 주사선단자부(11a) 및 공통배선단자부(13a) 및 신호선단자부(31a)상의 보호절연층(3)과, 적어도 제2도체층{신호선(31), 드레인전극(32), 소스전극(33), 화소전극(41), 공통전극(14), 공통배선연결선}의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층(20)이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 제2도체층으로 이루어지는 주사선단자(15) 및 공통배선단자(16) 및 신호선단자(35)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태10과 같이 Al과 Ti 등의 고융점금속이나 그 질화막과의 적층막이나, Al의 아래로 다시 Ti 등의 고융점금속의 깔판막을 형성하여, 예컨대 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋다. 또한 제2도체층에 Mo나 Cr의 위에 Al이나 Al을 주체로 하는 합금을 적층한 형태를 나타내었지만, Ti 등의 고융점금속의 질화막을 최상층에 사용한 막구조, 예컨대 아래로부터 Ti, Al, Ti의 질화막을 적층하였던것 같은 구조로 하여도 좋고, 또한 Cr의 위에 ITO를 적층한 구조이어도 좋다. 여기서 Ti 등의 고융점금속의 질화막을 최상층에 사용한 경우는, 질화막의 질소농도를 25원자% 이상으로 하는 것이 바람직하다.
실시형태15의 IPS형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
신호선의 도체층의 에칭 시에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 배향제어의 용이화의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압의 향상의 효과에 관하여는, 실시형태14와 완전히 동일하다.
(실시형태16)
도 89a는 실시형태16의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 89b는 선 A-A’에서 절단한 단면도, 도 89c는 선 B-B’에서 절단한 단면도, 도 89d는 선 C-C’에서 절단한 단면도이다. 또한 도 90∼도 93은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다. 도 89와 같이, 도 90∼도 92a는 1화소영역을 나타내는 투시평면도, 도 90∼도 92b, c, d와 도 93a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 94a는 좌측이 주사선단자부위(GS)의, 중앙이 신호선단자부(DS)의, 오른쪽이 공통배선단자부위(CS)의 각각 장변방향의 단면도 이다. 도 94b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태16의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 공통배선(13)과가 교대로 평행히 배열되어, 복수의 신호선(31)이 게이트절연층(2)를 개재하여 상기 주사선에 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)의 일부를 게이트전극(12)으로 하여, 이 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)를 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 창문부(Wd)에 빗치형상의 화소전극(41)과, 화소전극에 대향하여 공통배선(13)에 접속된 빗치형상의 공통전극(14)과가 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어, 화소전극(41)과 공통전극(14)과의 사이에 유리기판(1)에 대하여 횡방향의 전계를 형성하는 IPS형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 공통배선(13)과 공통전극(14)은 유리기판(1)상에서 주사선(11)과 동층에 형성되고, 또한 화소전극(41)은 유리기판(1)상에서 신호선(31)과 동층에 형성되어 있다. 또한 신호선(31)과 주사선(11) 및 공통배선(13)과는 그 교차부에서 게이트절연층(2) 및 반도체층(20)에 의해 절연되어 있다.
주사선(11), 공통배선(13), 공통전극(14)이 형성되는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 신호선(31), 드레인전극(32), 소스전극(33), 화소전극(41)을 형성하는 제2도체층(50)은 Mo나 Cr로 이루어지는 하층금속층(30A)상에 Al 또는 Al을 주체로 하는 합금으로 이루어지는 상층금속층(30B)을 적층하여 형성되어 있다.
화소전극(41)은 제2도체층이 게이트절연층(2) 및 반도체층(20)의 적층막의 측면을 덮도록 소스전극(33)으로부터 유리기판(1)상에 수하하고, 나아가 유리기판상을 창문부(Wd)로 연장되어 공통전극(14)과 대향하여 빗치형상으로 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어있다.
또 화소전극(41)은 공통배선(13)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)를 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다.
이 실시형태16의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 90a∼d 및 도 94b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고,포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)의 주사선단자부(11a)와, 공통배선(13)과, 공통배선단자부위(CS)의 공통배선단자부(13a)와, 각각의 화소영역에서 주사선의 일부를 공유하는 게이트전극(12)과, 공통배선으로부터 창문부(Wd)로 연장되는 복수의 공통전극(14)과, 공통배선내에 형성되는 축적공통전극(72)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 91a∼c 및 도 94c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성한다. 다음에 포토리소그래피공정을 통해서, TFT부(Tf)에서 게이트전극(12)을 끼도록 주사선(11)상에 형성되는 개구부(62), 주사선단자부(11a)와 공통배선단자부(13a)과 각각 형성되는 개구부(63) 및 각 공통배선을 결속하기 위해서 공통배선단부상에 각각 형성되는 개구부(도시하지 않음)를 제외하여, 적어도 상기 제1도체층(10){주사선(11), 주사선단자부(11a), 공통배선(13), 공통배선단자부(13a), 공통전극(14), 게이트전극(12)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도 록 남기고 반도체층(20) 및 게이트절연층(2)를 순차 에칭제거한다.
(제3공정) 도 92a∼d 및 도 94d에 나타낸 바와 같이, 상기 기판상에 동일진공속에서 스패터에칭후 스패터링에 의해 연속하여 약 50nm의 Mo로 이루어지는 하층금속층(30A)과 약 150nm의 Al로 이루어지는 상층금속층(30B)을 막형성하여 제2도체층(50)을 형성한다. 다음에 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 주사선단자부(11a)상에 형성된 개구부(63)를 통해서 주사선단자부에 접속하는 접속전극부(42)와, 공통배선단자부(13a)상에 형성된 개구부(63)를 통해서 공통배선단자부에 접속하는 접속전극부(42)와, 각 공통배선단부상에 형성된 개구부(도시하지 않음)를 통해서 각 공통배선을 결속하여, 상기 공통배선단자부(13a)상의 접속전극부(42)에 연결하는 공통배선연결선(도시하지 않음)과, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 공통전극(14)에 대향하여 연장되는 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 제2도체층(50)을 에칭제거한다. 이때, 화소전극(41)의 일부는 축적용량부(Cp)에서 공통배선(13)의 일부분과 중첩하도록 연장시켜 축적용량전극(71)을 형성한다.
다음에 도 93a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로하여, 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 91a∼d 및 도 94a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 주사선단자부(11a) 및 공통배선단자부(13a)상의 접속전극부(42) 및 신호선단자부(31a) 상의 보호절연층(3)과, 적어도 제2도체층{신호선(31),드레인전극(32), 소스전극(33), 화소전극(41), 공통배선연결선}의 상면 및 측면이 모두 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층(20)이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 개구부(62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 제1도체층(10)상에 반도체층(20) 및 게이트절연층(2)를 관통하는 개구부(63)를 통해서 제2도체층(50)이 적층된 주사선단자(15) 및 공통배선단자(16)와, 제2도체층(50)으로 이루어지는 신호선단자(35)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태10과 같이 Al과 Ti 등의 고융점금속이나 그 질화막과의 적층막이나, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여, 예컨대 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋다. 또한 제2도체층에 Mo나 Cr의 위에 Al이나 Al을 주체로 하는 합금을 적층한 형태를 나타내었지만, Ti 등의 고융점금속의 질화막을 최상층에 사용한 막구조, 예컨대 아래로부터 Ti, Al, Ti의 질화막을 적층하였던것 같은 구조로도 좋고 , 또한 Cr의 위에 ITO를 적층한 구조이어도 좋다. 여기서 Ti 등의 고융점금속의 질화막을 최상층에 사용한 경우는, 질화막의 질소농도를 25원자% 이상으로 하는 것이 바람직하다.
실시형태16의 IPS형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 공통전극과 화소전극이 다른 층에 형성되어 있기 때문에, 공통전극과 화소전극의 쇼트를 저감할 수 있어, 생산성을 향상시킬 수가 있다.
신호선의 도체층의 에칭 시에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압의 향상의 효과에 관하여는, 실시형태14와 완전히 동일하다.
(실시형태17)
도 95a는 실시형태17의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 95b는 선 A-A’에서 절단한 단면도, 도 95c는 선 B-B’에서 절단한 단면도, 도 95d는 선 C-C’에서 절단한 단면도이다. 또한 도 96∼도 99는 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다. 도 95와 같이, 도 96∼도 98a는 1화소영역을 나타내는 투시평면도, 도 96∼도 98b, c, d와 도 99a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 100a는 좌측이 주사선단자부위(GS)의, 중앙이 신호선단자부(DS)의, 오른쪽이 공통배선단자부위(CS)의 각각 장변방향의 단면도이다. 도 100b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태17의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로이루어지는 복수의 주사선(11)과 복수의 공통배선(13)과가 교대로 평행하게 배열되고, 복수의 신호선(31)이 게이트절연층(2)를 개재하여 상기 주사선에 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에 주사선(11)의 일부를 게이트전극(12)으로 하여, 이 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되어, 주사선(11)과 신호선(31)과 둘러싸인 창문부(Wd)에 빗치형상의 화소전극(41)과, 화소전극에 대향하여 공통배선(13)에 접속된 빗치형상의 공통전극(14)과가 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어, 화소전극(41)과 공통전극(14)과의 사이에 유리기판(1)에 대하여 횡방향의 전계를 형성하는 IPS형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 공통배선(13)과 공통전극(14)은 유리기판(1)상에서 주사선(11)과 동층에 형성되고, 또한 화소전극(41)은 유리기판(1)상에서 신호선(31)과 동층에 형성되어 있다. 또한 신호선(31)과 주사선(11) 및 공통배선(13)과는 그 교차부에서 게이트절연층(2) 및 반도체층(20)에 의해 절연되어 있다.
주사선(11), 공통배선(13), 공통전극(14)이 형성되는 제1도체층(10)은 Al을 주체로 하여 예컨대 Nd를 포함하는 합금으로부터 형성되어 있다. 신호선(31), 드레인전극(32), 소스전극(33), 화소전극(41)을 형성하는 제2도체층(50)은 Mo나 Cr로 이루어지는 하층금속층(30A)상에 Al 또는 Al을 주체로 하는 합금으로 이루어지는 상층금속층(30B)을 적층하여 형성되어 있다.
화소전극(41)은 제2도체층이 게이트절연층(2) 및 반도체층(20)의 적층막의 측면을 덮도록 소스전극(33)으로부터 유리기판(1)상에 수하하고, 나아가 유리기판상을 창문부(Wd)로 연장되어 공통전극(14)과 대향하여 빗치형상으로 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
또 화소전극(41)은 공통배선(13)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다.
이 실시형태17의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 96a∼d 및 도 100b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 약 250nm의 Al-Nd 합금을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 공통배선(13)과, 각각의 화소영역에서 주사선의 일부를 공유하는 게이트전극(12)과, 공통배선으로부터 창문부(Wd)에연장되는 복수의 공통전극(14)과, 공통배선내에 형성되는 축적공통전극(72)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 97a∼d 및 도 100c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성한다. 다음에 포토리소그래피공정을 통해서, TFT부(Tf)에서 게이트전극(12)을 끼도록 주사선(11)상에 형성되는 개구부(62), 주사선단부(11b) 상과 공통배선단부(13c)상과 각각 형성되는 개구부(63) 및 각 공통배선을 결속하기 위해서 공통배선단부상에 각각 형성되는 개구부(도시하지 않음)를 제외하여, 적어도 상기 제1도체층(10){주사선(11), 공통배선(13), 공통전극(14), 게이트전극(12)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다.
(제3공정) 도 98a∼d 및 도 100d에 나타낸 바와 같이, 상기 기판상에 동일진공속에서 스패터에칭후 스패터링에 의해 연속하여 약 50nm의 Mo로 이루어지는 하층금속층(30A)과 약 150nm의 Al로 이루어지는 상층금속층(30B)을 막형성하여 제2도체층(50)을 형성한다. 다음에 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 주사선단부(11b)상에 형성된 개구부(63)를 통해서 주사선단부에 접속하는 접속전극부(42)와, 이 접속전극부에서 더욱 연장되어 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 외주부(Ss)에 인접하는 공통배선단부(13c)상에 형성된 개구부(63)를 통해서 이 공통배선단부에접속하는 접속전극부(42)와, 이 접속전극부에서 더욱 연장되어 공통배선단자부위(CS)에 형성되는 공통배선단자부(13a)와, 각 공통배선단부상에 형성된 개구부(도시하지 않음)를 통해서 각 공통배선을 결속하여, 상기 공통배선단부(13c)상의 접속전극부(42)에 연결하는 공통배선연결선(도시하지 않음)과, 각각의 화소영역에서 신호선(31)으로부터 TFT부(Tf)에 연장되는 드레인전극(32)과, 공통전극(14)에 대향하여 연장되는 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)에 연장되어 드레인전극(32)과 채널갭(23)을 사이를 막아 대향배치되는 소스전극(33)을 남겨 제2도체층(50)을 에칭제거한다. 이때, 화소전극(41)의 일부는 축적용량부(Cp) 에서 공통배선(13)의 일부분과 중첩하도록 연장시켜 축적용량전극(71)을 형성한다.
다음에 도 99a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로서, 노출한 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 같이 이 채널갭이 연장되는 방향에 개구부(62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 95a∼d 및 도 100a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 주사선단자부(11a) 및 공통배선단자부(13a) 및 신호선단자부(31a)상의 보호절연층(3)과, 적어도 제2도체층{신호선(31), 드레인전극(32), 소스전극(33), 화소전극(41), 공통배선연결선}의 상면 및 측면이 모두 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층(20)이 형성되도록 남겨,보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(62)와 보호절연층(3)의 변부를 교차시켜, 개구부(62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 제2도체층으로 이루어지는 주사선단자(15) 및 신호선단자(35) 및 공통배선단자(16)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al-Nd 합금을 사용한 형태를 나타내었지만, 실시형태(10)와 같이 Al과 Ti 등의 고융점금속이나 그 질화막과의 적층막이나, Al의 아래로 다시 Ti 등의 고융점금속의 깔판막을 형성하여, 예컨대 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋다. 또한 제2도체층에 Mo나 Cr의 위에 Al이나 Al을 주체로 하는 합금을 적층한 형태를 나타내었지만, Ti 등의 고융점금속의 질화막을 최상층에 사용한 막구조, 예컨대 아래로부터 Ti, Al, Ti의 질화막을 적층하였던것 같은 구조로 하여도 좋고, 또한 Cr의 위에 ITO를 적층한 구조이어도 좋다. 여기서 Ti 등의 고융점금속의 질화막을 최상층에 사용한 경우는, 질화막의 질소농도를 25원자% 이상으로 하는 것이 바람직하다.
실시형태17의 IPS형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 공통전극과 화소전극이 다른 층에 형성되어 있기 때문에, 공통전극과 화소전극의 쇼트를 저감할 수 있고, 생선성을 향상시킬수가 있다.
신호선의 도체층의 에칭 시에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압의 향상의 효과에 관하여는, 실시형태14와 완전히 동일하다.
(실시형태18)
도 101a는 실시형태18의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 101b는 선 A-A’에서 절단한 단면도, 도 101c는 선 B-B’에서 절단한 단면도, 도 101d는 선 C-C’에서 절단한 단면도이다. 또한 도 102∼도 105는 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성 후를 나타낸다. 도 101과 같이, 도 102∼도 104a는 1화소영역을 나타내는 투시평면도, 도 102∼도 104b, c, d와 도 105a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 106a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 106b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태18의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 제2도체층(50)으로 이루어지는 복수의 신호선(31)과가 게이트절연층(2)을 개재하여 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN 형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 주사선(11),게이트전극(12)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti, Ta, Nb, Cr나 이들 합금등의 고융점금속 또는 이들 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다.
화소전극(41)은 소스전극(33)상층의 투명도전층(40)이 게이트절연층(2)과 반도체층(20)과 금속층(30)과의 적층막의 측면을 덮도록 유리기판(1)상에 수하하여, 나아가 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는, 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
이 실시형태18의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 102a∼d 및 도 106b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남기고 제1도체층(10)을 에칭제거한다.
(제2공정) 도 103a∼d 및 도 106c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성한다. 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이방향 선단측의 개구부(61), 게이트전극 기부의 주사선(11)상의 개구부(62) 및 주사선단자부(11a) 상에 형성되는 개구부(63)를 제외하고, 적어도상기 제1도체층(10){주사선(11),주사선단자부(11a), 게이트전극(12), 차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 금속층(30) 및 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 게이트전극(12)상 및 주사선(11)상의 2개소에 제1도체층(10)에 달하는 개구부(61, 62)가 형성되고, 또한 주사선단자부(11a)상에 제1도체층(10)에 달하는 개구부(63)가 형성된다.
(제3공정) 도 104a∼d 및 도 106d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 주사선단자부(11a)상에 형성된 개구부(63)를 통해서 주사선단자부(11a)에 접속하는 접속전극부(42)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
다음에 도 105a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 투명도전층(40)을 마스크로하여, 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 101a∼d 및 도 106a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 주사선단자부(11a)상의 접속전극부(42) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 신호선(31)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남기고, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 투명도전층(40)으로 이루어지는 화소전극(41)과, 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 신호선단자(35) 및 공통배선단자(도시하지 않음)와, 제1도체층(10)상에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(63)를 통해서 투명도전층(40)이 적층된 주사선단자(15)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋고, Cr의 단층막이어도 좋다.
또한 본 실시형태로서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태18의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상한다.
또한 이 액티브매트릭스기판은 주사과 함께 형성된 투명절연성기판상의 도체층이 투명도전층과의 접속부를 제외하여 모두 게이트절연층으로 피복되어 있기 때문에, 신호선의 금속층이나 투명도전층의 에칭중에 하층의 주사선이나 게이트전극등의 회로요소가 침식되거나, 주사선과 신호선이 쇼트하는 일이 없어, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 보호트랜지스터가 형성가능하고, 제조공정중에서의 불의의 전격으로부터 화소영역의 TFT를 보호할 수가 있다. 또한 주사선과 신호선간의 절연파괴를 방지할 수가 있어, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 TFT부의 채널갭이 연장되는 방향의 반도체층의 양측측면의 일부가 보호절연층으로 피복되어 있기 때문에, 반도체층의 측면을 경로로 하는 리크를 방지할 수 있고, 박막트랜지스터의 신뢰성을 확보할 수가 있다.
또한 이 액티브매트릭스기판은 신호선의 금속층이나 투명도전층의 에칭 시에 게이트전극상의 게이트절연층과 반도체층을 관통하는 개구부를 통해서 에칭액이 스며들어 게이트전극이나 주사선의 하층의 도전막이 침식되는 것을 방지할 수 있고, 생산성을 향상시킬 수가 있다.
또한 이 액티브매트릭스기판은 신호선이 금속층과 투명도전층과로 적층되어 형성되어 있기 때문에, 신호선의 배선저항이 저감과 동시에 단선불량등에 의한 생산성의 저하가 억제되고, 또한 소스전극과 화소전극과가 투명도전층에 의해서 일체로 형성되어 있기 때문에, 접속에 의한 전기저항의 증대가 억제되어 신뢰성이 향상된다.
또한 이 액티브매트릭스기판은 주사선이 Al과 Ti 등의 고융점금속과의 적층막으로 형성되어 있기 때문에, 주사선의 배선저항을 저감할 수 있다. 또한 주사선단자의 주사선드라이버와의 접속부가 ITO로 형성되어 있기 때문에, 단자부에서의 표면산화를 방지할 수 있고, 주사선드라이버와의 접속신뢰성을 확보할 수가 있다.
또한 이 액티브매트릭스기판은 신호선의 하층에 반도체층이 형성되어 있기 때문에, 주사선과 신호선과의 절연내압이 향상된다. 또한 화소전극과 차광층과가 적어도 부분적으로 중첩하도록 형성되어 있기 때문에, 중첩어긋남 마진을 크게 잡지 않으면 안되는 칼라필터기판의 블랙매트릭스를 축소할 수 있고, 개구율을 향상시킬 수가 있다.
(실시형태19)
도 107a는 실시형태19의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 107b는 선 A-A’에서 절단한 단면도, 도 107c는 선 B-B’에서 절단한 단면도, 도 107d는 선 C-C’에서 절단한 단면도이다. 또한 도 108∼도 111은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다. 도 107과 같이, 도 108∼도 110a는 1화소영역을 나타내는 투시평면도, 도 108∼도 110b, c, d와 도 111a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 112a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 112b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태19의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 제2도체층(50)으로 이루어지는 복수의 신호선(31)과가 게이트절연층(2)를 개재하여 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)를 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 주사선(11), 게이트전극(12)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti 등의 고융점금속 또는 그 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다.
화소전극(41)은 소스전극(33)상층의 투명도전층(40)이 게이트절연층(2)과 반도체층(20)과 금속층(30)과의 적층막의 측면을 덮도록 유리기판(1)상에 수하하고, 나아가 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
이 실시형태19의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 108a∼d 및 도 112b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)에 연장되는 게이트전극(12)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 109a∼d 및 도 112c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이 방향선단측의 개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62) 및 주사선단부(11b)상에 형성되는 개구부(63)를 제외하고, 적어도 상기 제1도체층(10){주사선(11), 게이트전극(12), 차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 금속층(30) 및 반도체층(20) 및 게이트절연층(2)를 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 금속층(30) 및 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 게이트전극(12)상 및 주사선(11)상의 2개소에 제1도체층(10)에 달하는 개구부(61, 62)가 형성되고, 또한 주사선단부(11b)상에 제1도체층(10)에 달하는 개구부(63)가 형성된다.
(제3공정) 도 110a∼d 및 도 112d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 주사선단부(11b)상에 형성된 개구부(63)를 통해서 주사선단부(11b)에 접속하는 접속전극부(42)와, 이 접속전극부에서 더욱 금속층(30)상을 주사선단자부위(GS)로 연장되어 형성되는 주사선단자부(11a)와, 공통배선 및 공통배선단자부(도시않음)와, 각각의 화소영역에서 신호선으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
다음에 도 111a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 투명도전층(40)을 마스크로하여 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향에 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출한다.
(제4공정) 도 107a∼d 및 도 112a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하여, 포토리소그래피공정을 통해서, 화소전극(41) 및 주사선단자부(11a) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 신호선(31)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 투명도전층(40)으로 이루어지는 화소전극(41)과, 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 신호선단자(35) 및 주사선단자15및 공통배선단자(도시하지 않음)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋고, Cr나 Mo의 단층막이어도 좋다.
또한 본 실시형태로서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태19의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
신호선의 금속층이나 투명도전층의 에칭 시에 주사선등의 회로요소의 침식이방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태18과 완전히 동일하다.
(실시형태20)
도 113a는 실시형태20의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 113b는 선 A-A’에서 절단한 단면도, 도 113c는 선 B-B’에서 절단한 단면도, 도 113d는 선 C-C’에서 절단한 단면도이다. 또한 도 114∼도 117은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다. 도 113과 같이, 도 114∼도 116a는 1화소영역을 나타내는 투시평면도, 도 114∼도 116b, c, d와 도 117a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 118a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 118b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태20의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 신호선(31)과가 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 신호선(31)은 유리기판(1)상에서 인접하는 주사선(11)의 사이에 주사선과 비접촉에 형성된 제1도체층(10)으로 이루어지는 하층신호선(18)과, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(65)를 통해서 투명도전층(40)이 접속하는 제2도체층(50)으로 이루어지는 상층신호선(36)과로 형성되어 있다.
주사선(11), 게이트전극(12), 하층신호선(18)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti 등의 고융점금속 또는 그 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 또한 상층신호선(36), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다.
화소전극(41)은 소스전극(33)상층의 투명도전층(40)이 게이트절연층(2)과 반도체층(20)과 금속층(30)과의 적층막의 측면을 덮도록 유리기판(1)상에 수하하여, 더욱 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
이 실시형태20의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 114a∼d 및 도 118b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 인접하는 주사선(11)의 사이에 이 주사선과 비접촉으로 형성되어 신호선(31)의 일부가 되는 하층신호선(18)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 115a∼d 및 도 118c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이 방향선단측의 개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62), 하층신호선(18)의 양단부상에 형성되는 개구부(65) 및 주사선단자부(11a)상에 형성되는 개구부(63)를 제외하고, 적어도 상기 제1도체층(10){주사선(11),주사선단자부(11a), 게이트전극(12), 하층신호선(18), 차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 금속층(30) 및 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 각각 제1도체층(10)에 달하는 개구부(61, 62, 63, 65)가 형성된다.
(제3공정) 도 116a∼d 및 도 118d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 주사선단자부(11a)상에 형성된 개구부(63)를 통해서 주사선단자부(11a)에 접속하는 접속전극부(42)와, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(65)를 통해서 접속하는 상층신호선(36)과, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 상층신호선(36)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
다음에 도 117a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 투명도전층(40)을 마스크로하여 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 113a∼d 및 도 118a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 주사선단자부(11a)상의 접속전극부(42) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 상층신호선(36)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남기고, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 투명도전층(40)으로 이루어지는 화소전극(41)과, 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 신호선단자(35) 및 공통배선단자(도시하지 않음)와, 제1도체층(10)상에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(63)를 통해서 투명도전층(40)이 적층된 주사선단자(15)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋고, Cr의 단층막이어도 좋다.
또한 본 실시형태로서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태20의 TN 형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품의 비율이 향상된다.
또한 이 액티브매트릭스기판은 신호선의 일부가 하층신호선으로서 화소전극과 다른 층에 형성되어 있기 때문에, 신호선과 화소전극과의 쇼트를 저감할 수 있고, 생산성을 향상시킬 수가 있다.
신호선의 금속층이나 투명도전층의 에칭 시에 주사선등의 회로요소의 침식이방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태18과 완전히 동일하다.
(실시형태21)
도 119a는 실시형태21의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 119b는 선 A-A’에서 절단한 단면도, 도 119c는 선 B-B’에서 절단한 단면도, 도 119d는 선 C-C’에서 절단한 단면도이다. 또한 도 120∼도 123은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다. 도 119와 같이, 도 120∼도 122a는 1화소영역을 나타내는 투시평면도, 도 120∼도 122b, c, d와 도 123a, b, c는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 124a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 124b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태21의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 신호선(31)이 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
이 액티브매트릭스기판에 있어서, 신호선(31)은 유리기판(1)상에서 인접하는 주사선(11)의 사이에 주사선과 비접촉으로 형성된 제1도체층(10)으로 이루어지는 하층신호선(18)과, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(65)를 통해서 투명도전층(40)이 접속하는 제2도체층(50)으로 이루어지는 상층신호선(36)과로 형성되어 있다.
주사선(11), 게이트전극(12), 하층신호선(18)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti 등의 고융점금속 또는 그 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 또한 상층신호선(36), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다.
화소전극(41)은 소스전극(33)상층의 투명도전층(40)이 게이트절연층(2)과 반도체층(20)과 금속층(30)과의 적층막의 측면을 덮도록 유리기판(1)상에 수하하고, 나아가 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
이 실시형태21의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 120a∼d 및 도 124b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 인접하는 주사선(11)의 사이에 이 주사선과 비접촉으로 형성되어 신호선(31)의 일부가 되는 하층신호선(18)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 121a∼d 및 도 124c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이방향선단측의 개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62), 하층신호선(18)의 양단부상에 형성되는 개구부(65) 및 주사선단부(11b)상에 형성되는 개구부(63)를 제외하고, 적어도 상기 제1도체층(10){주사선(11), 게이트전극(12), 하층신호선(18), 차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 금속층(30) 및 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 각각 제1도체층(10)에 달하는 개구부(61, 62, 63, 65)가 형성된다.
(제3공정) 도 122a∼d 및 도 124d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 주사선단부(11b)상에 형성된 개구부(63)를 통해서 주사선단부(11b)에 접속하는 접속전극부(42)와, 이 접속전극부에서 더욱 금속층(30)상을 주사선단자부위(GS)로 연장되어 형성되는 주사선단자부(11a)와, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(65)를 통해서 접속하는 상층신호선(36)과, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서, 상층신호선(36)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
다음에 도 123a∼c에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 투명도전층(40)을 마스크로하여 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 119a∼d 및 도 123a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하여, 포토리소그래피공정을 통해서, 화소전극(41) 및 주사선단자부(11a) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 상층신호선(36)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 투명도전층(40)으로 이루어지는 화소전극(41)과, 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 주사선단자(15) 및 신호선단자(35) 및 공통배선단자(도시하지 않음)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래로 다시 Ti 등의 고융점금속의 깔판막을 형성하고 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋고, Cr나 Mo의 단층막이어도 좋다.
또한 본 실시형태로서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태21의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 신호선의 일부가 하층신호선으로서 화소전극과 다른 층에 형성되어 있기 때문에, 신호선과 화소전극과의 쇼트를 저감할 수 있고, 생산성을 향상시킬 수가 있다.
신호선의 금속층이나 투명도전층의 에칭 시에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태18과 완전히 동일하다.
(실시형태22)
도 125a는 실시형태22의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 125b는 선 A-A’에서 절단한 단면도, 도 125c는 선 B-B’에서 절단한 단면도, 도 125d는 선 C-C’에서 절단한 단면도이다. 또한 도 126∼도 128은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정을 나타낸다. 도 125와 같이, 도 126∼도 128a는 1화소영역을 나타내는 투시평면도, 도 126∼도 128b, c, d는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 129a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 129b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태22의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 제2도체층(50)으로 이루어지는 복수의 신호선(31)과가 게이트절연층(2)을 개재하여 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN 형의 액티브매트릭스기판을 구성하고 있다.
실시형태18과 같이, 이 액티브매트릭스기판에 있어서, 주사선(11), 게이트전극(12)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti, Ta, Nb, Cr나 이들 합금등의 고융점금속 또는 이들의 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다.
화소전극(41)은 소스전극(33)상층의 투명도전층(40)이 게이트절연층(2)과 반도체층(20)과 금속층(30)과의 적층막의 측면을 덮도록 유리기판(1)상에 수하하고, 나아가 유리기판(1)상을 창문부(Wd)로 연장되고 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
본 실시형태가 실시형태18과 다른 점은 TFT부(Tf)에서의 n+비결정질 실리콘층(22)이 V속원소인 인의 도핑처리에 의해 형성되고, 그 오믹콘택층의 두께가 3nm∼6nm의 범위내로 되어 있는 것이다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
이 실시형태22의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 126a ∼d 및 도 129b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남기고 제1도체층(10)을 에칭제거한다.
(제2공정) 도 127a∼d 및 도 129c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 100nm의 비결정질 실리콘층(21)을 막형성하여, 동일진공속에서 PH3플라즈마처리에의한 인의 도핑처리를 하여 비결정질 실리콘층(21)의 표층에 3nm∼6nm의 범위내의 n+비결정질 실리콘층으로 이루어지는 오믹콘택층을 형성한 후, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이 방향선단측의개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62) 및 주사선단자부(11a)상에 형성되는 개구부(63)를 제외하고, 적어도 상기 제1도체층(10){주사선(11), 주사선단자부(11a), 게이트전극(12),차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 금속층(30) 및 반도체층(20) 및 게이트절연층(2)를 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 금속층(30) 및 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 게이트전극(12)상 및 주사선(11)상의 2개소에 도체층(10)에 달하는 개구부(61, 62)가 형성되고, 또한 주사선단자부(11a)상에 도체층(10)에 달하는 개구부(63)가 형성된다.
(제3공정) 도 128a∼d 및 도 129d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 주사선단자부(11a)상에 형성된 개구부(63)를 통해서 주사선단자부(11a)에 접속하는 접속전극부(42)와, 공통배선과 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선으로부터 TFT부(Tf)에 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거한다. 이어서 노출된 금속층(30) 및 n+비결정질 실리콘층(22)을 순차 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
(제4공정) 도 125a∼d 및 도 129a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 주사선단자부(11a)상의 접속전극부(42) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 신호선(31)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남기고, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 투명도전층(40)으로 이루어지는 화소전극(41)과, 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 신호선단자(35) 및 공통배선단자(도시하지 않음)와, 제1도체층(10)상에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(63)를 통해서 투명도전층(40)이 적층된 주사선단자(15)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래로 다시 Ti 등의 고융점금속의 깔판막을 형성하고 Ti와 Al과 Ti의 3층의적층막으로 하여도 좋고, Cr의 단층막이어도 좋다.
또한 본 실시형태에서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태22의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 드레인전극 및 소스전극의 에칭 시에 반도체층상층의 오믹콘택층도 동시에 에칭할 수 있고, 더욱이 반도체층의 막두께를 100nm 정도 에 엷게 할 수 있기 때문에, 생산효율을 상승시킬 수 있으면서 동시에, 반도체층의 종방향의 저항치를 저감할 수 있고, TFT의 기록 능력을 향상시킬 수 있다.
신호선의 금속층이나 투명도전층의 에칭 시에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태18과 완전히 동일하다.
(실시형태23)
도 130a는 실시형태23의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 130b는 선 A-A’에서 절단한 단면도, 도 130c는 선 B-B’에서 절단한 단면도, 도 130d는 선 C-C’에서 절단한 단면도이다. 또한 도 131∼도 133은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정을 나타낸다. 도 130과 같이, 도 131∼도 133a는 1화소영역을 나타내는 투시평면도, 도131∼도 133b, c, d는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 134a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 134b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태23의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 제2도체층(50)으로 이루어지는 복수의 신호선(31)과가 게이트절연층(2)을 개재하여 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
실시형태19와 같이, 이 액티브매트릭스기판에 있어서, 주사선(11), 게이트전극(12)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti 등의 고융점금속 또는 그 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 Cr로 이루어지는 금속층(30)상에 ITO로이루어지는 투명도전층(40)을 적층하여 형성되어 있다.
화소전극(41)은 소스전극(33)상층의 투명도전층(40)이 게이트절연층(2)과 반도체층(20)과 금속층(30)과의 적층막의 측면을 덮도록 유리기판(1)상에 수하하고, 나아가 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두 게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
본 실시형태가 실시형태19와 다른 점은, TFT부(Tf)에서의 n+비결정질 실리콘층(22)이 V속원소인 인의 도핑처리에 의해 형성되고, 그 오믹콘택층의 두께가 3nm∼6nm의 범위내로 되어 있는 것이다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
이 실시형태23의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 131a∼d 및 도 134b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)에 연장되는 게이트전극(12)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 132a∼d 및 도 134c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 100nm의 비결정질 실리콘층(21)을 막형성하여, 동일진공속에서 PH3플라즈마처리에 의한 인의 도핑처리를 하여 비결정질 실리콘층(21)의 표층에 3nm∼6nm의 범위내의 n+비결정질 실리콘층으로 이루어지는 오믹콘택층을 형성한 후, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이 방향선단측의 개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62) 및 주사선단부(11b)상에 형성되는 개구부(63)를 제외하고, 적어도 상기 제1도체층(10){주사선(11), 게이트전극(12), 차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 금속층(30) 및 반도체층(20) 및 게이트절연층(2)를 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 금속층(30) 및 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 게이트전극(12)상 및 주사선(11)상의 2개소에 도체층(10)에 달하는 개구부(61, 62)가 형성되며, 또한 주사선단부(11b)상에 도체층(10)에 달하는 개구부(63)가 형성된다.
(제3공정) 도 133a∼d 및 도 134d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 주사선단부(11b)상에 형성된 개구부(63)를 통해서 주사선단자부(11b)에 접속하는 접속전극부(42)와, 이 접속전극부에서 더욱 금속층(30)상을 주사선단자부위(GS)로 연장되어 형성되는 주사선단자부(11a)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 신호선으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거한다. 이어서 노출된 금속층(30) 및 n+비결정질 실리콘층(22)을 순차 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
(제4공정) 도 130a∼d 및 도 134a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 주사선단자부(11a) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 신호선(31)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 투명도전층(40)으로 이루어지는 화소전극(41)과, 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 신호선단자(35) 및 주사선단자(15) 및 공통배선단자(도시하지 않음)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하고 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋고, Cr의 단층막이어도 좋다.
또한 본 실시형태에서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태23의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 드레인전극 및 소스전극의 에칭 시에 반도체층상층의 오믹콘택층도 동시에 에칭할 수 있고, 더욱이 반도체층의 막두께를 100nm 정도 에 엷게 할 수 있기 때문에, 생산효율을 상승시킬 수 있으면서 동시에, 반도체층의 종방향의 저항치를 저감할 수 있고, TFT의 기록 능력을 향상시킬 수 있다.
신호선의 금속층이나 투명도전층의 에칭 시에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태19와 완전히 동일하다.
(실시형태24)
도 135a는 실시형태24의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 135b는 선 A-A’에서 절단한 단면도, 도 135c는 선 B-B’에서 절단한 단면도, 도 135d는 선 C-C’에서 절단한 단면도이다. 또한 도 136∼도 138은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정을 나타낸다. 도 135와 같이, 도 136∼도 138a는 1화소영역을 나타내는 투시평면도, 도 136∼도 138b, c, d는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 139a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 139b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태24의 액티브매트릭스기판은 유리기판1상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 신호선(31)과가 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가 형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
실시형태20과 같이, 이 액티브매트릭스기판에 있어서, 신호선(31)은 유리기판(1)상에서 인접하는 주사선(11)의 사이에 주사선과 비접촉으로 형성된 제1도체층(10)으로 이루어지는 하층신호선(18)과, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(65)를 통해서 투명도전층(40)이 접속하는 제2도체층(50)으로 이루어지는 상층신호선(36)과로 형성되어 있다.
주사선(11), 게이트전극(12)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10A)과 Ti 등의 고융점금속 또는 그 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다.
화소전극(41)은 소스전극(33)상층의 투명도전층(40)이 게이트절연층(2)과 반도체층(20)과 금속층(30)과의 적층막의 측면을 덮도록 유리기판(1)상에 수하하고, 나아가 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
본 실시형태가 실시형태(20)와 다른 점은, TFT부(Tf)에서의 n+비결정질 실리콘층(22)이 V속원소인 인의 도핑처리에 의해 형성되고, 그 오믹콘택층의 두께가 3nm∼6nm의 범위내로 되어 있는 것이다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
이 실시형태24의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 136a∼d 및 도 139b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 주사선단자부위(GS)에 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)로 연장되는 게이트전극(12)과, 인접하는 주사선(11)의 사이에 이 주사선과 비접촉으로 형성되어 신호선(31)의 일부가 되는 하층신호선(18)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 137a∼d 및 도 139c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 100nm의 비결정질 실리콘층(21)을 막형성하여, 동일진공속에서 PH3플라즈마처리에 의한 인의 도핑처리를 하여 비결정질 실리콘층(21)의 표층에 3nm∼6nm의 범위내의 n+비결정질 실리콘층으로 이루어지는 오믹콘택층을 형성한 후, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이방향선단측의 개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62), 하층신호선(18)의 양단부상에 형성되는 개구부(65) 및 주사선단자부(11a)상에 형성되는 개구부(63)를 제외하고, 적어도 상기 제1도체층(10){주사선(11),주사선단자부(11a), 게이트전극(12), 하층신호선(18), 차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 금속층(30) 및 반도체층(20) 및 게이트절연층(2)를 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 금속층(30) 및 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 각각 제1도체층(10)에 달하는 개구부(61, 62, 63, 65)가 형성된다.
(제3공정) 도 138a∼d 및 도 139d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 주사선단자부(11a)상에 형성된 개구부(63)를 통해서 주사선단자부(11a)에 접속하는 접속전극부(42)와, 신호선단자부위(DS)에 형성되는 신호선단자부(31a)와, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(65)를 통해서 접속하는 상층신호선(36)과, 공통배선 및 공통배선단자부(도시하지 않음)와, 각각의 화소영역에서 상층신호선(36)으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거한다. 이어서 노출된 금속층(30) 및 n+비결정질 실리콘층(22)을 순차 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
(제4공정) 도 135a∼d 및 도 139a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 화소전극(41) 및 상기 접속전극부(42) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 상층신호선(36)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(61, 62)에 노출된 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 투명도전층(40)으로 이루어지는 화소전극(41)과, 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 신호선단자(35) 및 공통배선단자(도시하지 않음)와, 제1도체층(10)상에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)를 관통하는 개구부(63)를 통해서 투명도전층(40)이 적층된 주사선단자(15)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 거쳐서 액티브매트릭스기판을 완성시킨다.
또 여기서는 도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 3층의 적층막으로 하여도 좋고, Cr의 단층막이어도 좋다.
또한 본 실시형태에서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT이어도 좋다.
실시형태24의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 드레인전극 및 소스전극의 에칭 시에 반도체층상층의 오믹콘택층도 동시에 에칭할 수 있고, 더욱이 반도체층의 막두께를 100nm정도로 엷게 할 수 있기 때문에, 생산효율을 상승시킬 수 있으면서 동시에, 반도체층의 종방향의 저항치를 저감할 수 있고, TFT의 기록 능력을 향상시킬 수 있다.
신호선과 화소전극과의 쇼트저감의 효과, 신호선의 금속층이나 투명도전층의에칭때에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태20과 완전히 동일하다.
(실시형태25)
도 140a는 실시형태25의 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도 이고, 도 140b는 선 A-A’에서 절단한 단면도, 도 140c는 선 B-B’에서 절단한 단면도, 도 140d는 선 C-C’에서 절단한 단면도이다. 또한 도 141∼도 143은 이 액티브매트릭스기판의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정을 나타낸다. 도 140과 같이, 도 141∼도 143a는 1화소영역을 나타내는 투시평면도, 도 141∼도 143b, c, d는 각각 상기 선 A-A’, 선 B-B’, 선 C-C’에서 절단한 단면도이다. 또한 도 144a는 이 액티브매트릭스기판의 단자부의 단면도로, 좌측이 주사선단자부위(GS)의, 오른쪽이 신호선단자부위(DS)의 각각 장변방향의 단면도이다. 도 144b∼d는 각각이 단자부분의 제1공정∼제3공정을 나타내는 도면이다.
이 실시형태25의 액티브매트릭스기판은 유리기판(1)상에 제1도체층(10)으로 이루어지는 복수의 주사선(11)과 복수의 신호선(31)과가 직교하여 배열되고, 이 주사선(11)과 신호선(31)과의 교점부근의 TFT부(Tf)에, 주사선(11)으로부터 연장되는 게이트전극(12)과, 이 게이트전극에 게이트절연층(2)을 개재하여 대향하는 섬형상의 비결정질 실리콘층(21) 및 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 이 반도체층상에 제2도체층(50)으로 이루어져 채널갭(23)을 두고 형성된 한쌍의 드레인전극(32) 및 소스전극(33)과로 이루어지는 역스타가형TFT가형성되고, 주사선(11)과 신호선(31)과에 둘러싸인 광이 투과하는 창문부(Wd)에, 투명도전층(40)으로 이루어지는 화소전극(41)이 형성되며, 드레인전극(32)은 신호선(31)에, 소스전극(33)은 화소전극(41)에 각각 접속되어 TN형의 액티브매트릭스기판을 구성하고 있다.
실시형태21과 같이, 이 액티브매트릭스기판에 있어서, 신호선(31)은 유리기판(1)상에서 인접하는 주사선(11)의 사이에 주사선과 비접촉에 형성된 제1도체층(10)으로 이루어지는 하층신호선(18)과, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(65)를 통해서 투명도전층(40)이 접속하는 제2도체층(50)으로 이루어지는 상층신호선(36)과로 형성되어 있다.
주사선(11), 게이트전극(12)을 형성하는 제1도체층(10)은 Al 또는 Al을 주체로 하는 합금으로 이루어지는 하층금속층(10) A와 Ti 등의 고융점금속 또는 그 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있다. 또한 신호선(31), 드레인전극(32), 소스전극(33)을 형성하는 제2도체층(50)은 Cr로 이루어지는 금속층(30)상에 ITO로 이루어지는 투명도전층(40)을 적층하여 형성되어 있다.
화소전극(41)은 소스전극(33)상층의 투명도전층(40)이 게이트절연층(2)과 반도체층(20)과 금속층(30)과의 적층막의 측면을 덮도록 유리기판(1)상에 수하하고, 나아가 유리기판(1)상을 창문부(Wd)로 연장되어 형성되어 있다.
또한 주사선(11)과 함께 형성된 유리기판(1)상의 도체층(10)의 측면은 모두게이트절연층(2)으로 피복되어 있다. 또한 TFT부(Tf)의 채널갭(23)이 연장되는 방향의 비결정질 실리콘층(21)의 양측의 측면의 일부가 보호절연층(3)으로 피복되어 있다.
본 실시형태가 실시형태21과 다른 점은, TFT부(Tf)에서의 n+비결정질 실리콘층(22)이 V속원소인 인의 도핑처리에 의해 형성되고, 그 오믹콘택층의 두께가 3nm∼6nm의 범위내로 되어 있는 것이다.
또 화소전극(41)은 전단의 주사선(11)내에 형성되는 축적공통전극(72)상에 게이트절연층(2)을 개재하여 중첩하도록 연장되어 축적용량전극(71)을 형성하고, 이 화소영역에서의 축적용량부(Cp)를 구성하고 있다. 또한 이 화소영역에는 게이트절연층(2)을 개재하여 일부가 화소전극(41)의 1변부와 중첩하도록, 제1도체층(10)으로 이루어지는 차광층(17)이 형성되어 있다.
이 실시형태25의 액티브매트릭스기판은 순차 이하의 4공정으로 제조할 수가 있다.
(제1공정) 도 141a∼d 및 도 144b에 나타낸 바와 같이, 우선 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선(11)과, 각각의 화소영역에서 주사선(11)으로부터 TFT부(Tf)에 연장되는 게이트전극(12)과, 인접하는 주사선(11)의 사이에 이 주사선과 비접촉으로 형성되어 신호선(31)의 일부가 되는 하층신호선(18)과, 전단의 주사선(11)내에 형성되는 축적공통전극(72)과, 차광층(17)을 남겨제1도체층(10)을 에칭제거한다.
(제2공정) 도 142a∼d 및 도 144c에 나타낸 바와 같이, 상기 기판상에 플라
즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 100nm의 비결정질 실리콘층(21)을 막형성하고, 동일진공속에서 PH3플라즈마처리에 의한 인의 도핑처리를 하여 비결정질 실리콘층(21)의 표층에 3nm∼6nm의 범위내의 n+비결정질 실리콘층으로 이루어지는 오믹콘택층을 형성한 후, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 게이트전극(12)상의 길이방향선단측의 개구부(61), 게이트전극기부의 주사선(11)상의 개구부(62), 하층신호선(18)의 양단부상에 형성되는 개구부(65) 및 주사선단부(11b)상에 형성되는 개구부(63)를 제외하고, 적어도 상기 제1도체층(10){주사선(11), 게이트전극(12), 하층신호선(18), 차광층(17)}의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다. 이것에 의해서 창문부(Wd)에서 금속층(30) 및 반도체층(20) 및 게이트절연층(2)이 제거되어 유리기판(1)이 노출됨과 동시에, 각각 제1도체층(10)에 달하는 개구부(61, 62, 63, 65)가 형성된다.
(제3공정) 도 143a∼d 및 도 144d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 주사선단부(11b)상에 형성된 개구부(63)를 통해서 주사선단부(11b)에 접속하는 접속전극부(42)와, 신호선단자부위(DS)로 형성되는 신호선단자부(31a)와, 공통배선 및 공통배선단자부(도시하지 않음)와, 인접하는 화소영역의 주사선(11)을 끼고 대향하는 하층신호선(18)에 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 관통하는 개구부(65)를 통해서 접속하는 상층신호선(36)과, 이 접속전극부에서 더욱 금속층(30)상을 주사선단자부위(GS)로 연장되어 형성되는 주사선단자부(11a)와, 각각의 화소영역에서 신호선으로부터 TFT부(Tf)로 연장되는 드레인전극(32)과, 화소전극(41)과, 이 화소전극으로부터 TFT부(Tf)로 연장되어 드레인전극(32)과 채널갭(23)을 두고 대향배치되는 소스전극(33)을 남겨 투명도전층(40)을 에칭제거한다. 이어서 노출된 금속층(30) 및 n+비결정질 실리콘층(22)을 순차 에칭제거한다. 이것에 의해서 채널갭(23)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(61, 62)를 넘어서 비결정질 실리콘층(21)이 노출된다. 이때, 화소전극(41)의 변부는 축적용량부(Cp)에서 축적공통전극(72)과 중첩하도록 연장시켜 축적용량전극(71)을 형성하고, 또한 이 변부에 인접하는 화소전극의 쌍방의 변부는 각각 차광층(17)과 적어도 일부가 중첩하도록 형성한다.
(제4공정) 도 140a∼d 및 도 144a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하여, 포토리소그래피공정을 통해서, 화소전극(41) 및 주사선단자부(11a) 및 신호선단자부(31a) 및 공통배선단자부(도시하지 않음)위의 보호절연층(3)과, 적어도 상층신호선(36)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 TFT부(Tf)의 반도체층이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(61, 62)와 보호절연층(3)의 변부를 교차시켜, 상기개구부(61,62)에 노출한 비결정질 실리콘층(21)의 채널갭(23)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 TFT부(Tf)의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다. 이것에 의해서 투명도전층(40)으로 이루어지는 화소전극(41)과, 금속층(30) 및 투명도전층(40)의 적층막으로 이루어지는 신호선단자(35) 및 주사선단자(15) 및 공통배선단자(도시하지 않음)를 노출시킨다. 마지막으로 약 280℃의 아닐공정을 지나서 액티브매트릭스기판을 완성시킨다.
또 여기서는 제1도체층에 Al과 Ti의 적층막을 사용한 형태를 나타내었지만, Al의 아래에 다시 Ti 등의 고융점금속의 깔판막을 형성하여 Ti와 Al과 Ti의 3층의 적층막이어도 좋고, Cr의 단층막이어도 좋다.
또한 본 실시형태에서는 게이트전극이 주사선으로부터 화소부에 연장되어 형성되는 종치형의 TFT의 형태를 나타내었지만, 게이트전극이 주사선의 일부를 공유하여 형성되는 횡치형의 TFT 이어도 좋다.
실시형태25의 TN형액티브매트릭스기판은 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율이 향상된다.
또한 이 액티브매트릭스기판은 드레인전극 및 소스전극의 에칭시에 반도체층상층의 오믹콘택층도 동시에 에칭할 수 있고, 더욱이 반도체층의 막두께를 100nm 정도로 엷게 할 수 있기 때문에, 생산효율을 상승시킬 수 있으면서 동시에, 반도체층의 종방향의 저항치를 저감할 수 있고, TFT의 기록 능력을 향상시킬 수 있다.
신호선과 화소전극과의 쇼트저감의 효과, 신호선의 금속층이나 투명도전층의에칭시에 주사선등의 회로요소의 침식이 방지되는 효과, 정전보호의 효과, TFT의 신뢰성향상의 효과, 주사선이나 신호선의 저저항화등의 효과 및 절연내압이나 개구율의 향상의 효과에 관하여는, 실시형태21과 동일하다.
(실시형태26)
도 145a는 실시형태26의 액티브매트릭스기판에 있어서의 외주부(Ss)의 일부를 나타내는 투시평면도 이고, 도 145b는 선 D-D’에서 절단한 단면도이다. 도 146a∼c는 이밖에 주부(Ss)의 제조공정을 나타내는 상기 선 D-D’에서 절단한 단면도이고, 각각 제1공정∼제3공정을 나타낸다.
실시형태26의 액티브매트릭스기판은 화소영역이 매트릭스상에 배치된 표시면(Dp)의 외측에 각각의 주사선(11)을 연결하는 게이트 분로버스선(91)과 각각의 신호선(31)을 연결하는 드레인 분로버스선(92)과가 형성되고, 상기 게이트 분로버스선(91)과 상기 드레인 분로버스선(92)과는 중첩부(93)에 있어서 접속되어 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태3에 나타낸 것과 같기 때문에, 여기서는 설명을 생략한다. 다만 실시형태26∼실시형태35에는, 주사선(11), 게이트(12)를 형성하는 제1도체층(10)이 Al로 이루어지는 하층금속층(10A)과 Ti 등의 고융점금속의 질화막으로 이루어지는 상층금속층(10B)을 적층하여 형성되어 있는 경우를 나타내었다.
이 액티브매트릭스기판은 실시형태3의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 145a, 도 146a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 주사선단자부(11a)의 외측에서 각각의 주사선(11)을 연결하는 게이트 분로버스선(91)과, 이 게이트 분로버스선의 한편의 단부에 형성되는 게이트측중첩부(93a)를 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 146b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하여, 포토리소그래피공정을 통해서, 게이트측중첩부(93a)상의 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 146c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선단자부(35a)의 외측에서 각각의 신호선(31)을 연결하는 드레인 분로버스선(92)과, 이 드레인 분로버스선의 한편의 단부에 게이트측중첩부(93a)와 게이트절연층(2)을 개재하여 대향하도록 형성되는 드레인측중첩부(93b)를 남겨 투명도전층(40) 및 금속층(30)을 순차 에칭제거하고, 이어서 노출된 n+비결정질 실리콘층(22)을 에칭제거한다.
(제4공정) 도 145a, b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 게이트 분로버스선(91)과 드레인 분로버스선(92)과의 상기 중첩부(93)상의 보호절연층(3)을 에칭제거한다. 다음에 상기 중첩부(93)에 레이저광을 조사하여, 게이트절연층(2)을 관통하여 게이트 분로버스선(91)과 드레인 분로버스선(92)과를 융착하여 단락시킨다.
이들 게이트 분로버스선(91) 및 드레인 분로버스선(92)은 이후의 제조공정에서 절단제거된다.
또 여기서는 레이저광선을 사용하여 게이트 분로버스선과 드레인 분로버스선을 단락시키는 형태를 나타내었지만, 후술하는 은치기를 하는 방법을 사용하더라도 동일하게 단락시킬 수 있다. 이 방법은 재현성을 좋게 잘 단락할 수 있다고 하는 이점이 있다.
또한 본 실시형태에서는 실시형태3의 경우의 주변회로의 제조방법에 관해서 설명하였지만, 실시형태4∼실시형태9에 관해서도 완전히 동일하게 제조할 수가 있다. 또한 실시형태1, 실시형태2에 관해서도, 그들의 제조방법에 따라 동일한 주변회로를 형성할 수가 있다.
실시형태26의 액티브매트릭스기판은 게이트 분로버스선과 드레인 분로버스선의 융착이 용이하게 이루어지고, 이후 이들이 절단제거되기까지의 제조공정중에서 불의의 전격이 가해지더라도, 주사선과 신호선의 사이에 전위차가 생기지 않도록 할 수가 있어, 절연파괴에 의한 주사선과 신호선간의 쇼트를 방지할 수가 있다.
(실시형태27)
도 147a는 실시형태27의 액티브매트릭스기판에 있어서의 신호선입력측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 147b는 선 E-E’에서 절단한 단면도이다. 도 148a∼d는 이밖에 주부(Ss)의 제조공정을 나타내는 상기 선 E-E’에서 절단한 단면도이고, 각각 제1공정∼제3공정 및 TFT의 채널형성 후의 상태를 나타낸다.
실시형태27의 액티브매트릭스기판은 신호선입력측의 외주부(Ss)에서 신호선(31)이 비결정질 실리콘으로 이루어지는 고저항선(95)으로 서로 연결되어 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태3에 나타낸 것과 같기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태3의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 148a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 적어도 고저항선(95)이 형성되는 부분의 제1도체층(10)을 에칭제거한다.
(제2공정) 도 148b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 적어도 외주부(Ss)의 신호선(31)과 고저항선(95)이 형성되는 부분을 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 148c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 각각의 신호선(31)을 덮도록 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다.
다음에 도 148d에 나타낸 바와 같이, TFT부(Tf)의 채널갭을 형성함과 동시에 n+비결정질 실리콘층(22)을 에칭제거하여, 고저항선(95)이 되는 부분의 비결정질 실리콘층(21)을 노출시킨다. 이것에 의해서 공정수를 늘리는 일없이 신호선(31)과 접속된 고저항선(95)이 일체적으로 형성된다.
(제4공정) 도 147a, b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성한다{포토리소그래피공정을 통과시키지만, 이 영역에서는 보호절연층(3)은 개구하지않는다}.
또 여기서는 각각의 신호선이 1개의 고저항선으로 연결되는 형태를 나타내었지만, 고저항선은 복수개 배설되어 있어도 좋다.
또한 본 실시형태로서는 실시형태3의 경우의 정전보호소자의 제조방법에 관해서 설명하였지만, 실시형태4∼실시형태9에 관해서도 완전히 동일하게 제조할 수가 있다. 또한 실시형태1, 실시형태2에 관해서도, 그들의 제조방법에 따라 동일한정전보호소자를 형성할 수가 있다.
실시형태27의 액티브매트릭스기판은 이후의 제조공정속에서 신호선에 불의의 전격이 가해지더라도, 전위를 인접하는 신호선에 분산시킬 수 있기 때문에, 절연파괴에의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
(실시형태28)
도 149a는 실시형태28의 액티브매트릭스기판에 있어서의 신호선입력측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 149b는 선 F-F’에서 절단한 단면도이다. 도 150a∼d는 이밖에 주부(Ss)의 제조공정을 나타내는 상기 선 F-F’에서 절단한 단면도이고, 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타낸다.
실시형태28의 액티브매트릭스기판은 신호선입력측의 외주부(Ss)에서 신호선(31)이 비결정질 실리콘으로 이루어지는 고저항선(95)으로 서로 연결되어 있다. 더욱이 본 실시형태에서는 실시형태27과 달리, 각각의 신호선(31)으로부터 고저항선(95)상을 인접하는 신호선을 향해서 연장되는 신호선연장부(38)가 형성되어 있다. 또한 고저항선(95)은 2개병렬로 설치되고, 신호선연장부(38)는 인접하는 신호선간에서 신호선을 종방향로 하여 좌우비대칭으로 또한 서로 점대칭이 되도록 형성되어 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태3에 나타낸 바와 같기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태3의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 150a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 적어도 고저항선(95)이 형성되는 부분의 제1도체층(10)을 에칭제거한다.
(제2공정) 도 150b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 적어도 외주부(Ss)의 신호선(31)과 고저항선(95)이 형성되는 부분을 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 150c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 각각의 신호선(31) 및 각각의 신호선으로부터 고저항선(95)이 되는 비결정질 실리콘층(21)상을 인접하는 신호선을 향하여 서로 비접촉으로 연장되는 신호선연장부(38)를 덮도록 남겨, 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다.
다음에 도 150d에 나타낸 바와 같이, TFT부(Tf)의 채널갭을 형성함과 동시에 n+비결정질 실리콘층(22)을 에칭제거하여, 고저항선(95)이 되는 부분의 비결정질 실리콘층(21)을 노출시킨다. 이것에 의해서 공정수를 늘리는 일 없이 신호선(31)과 접속된 고저항선(95)이 일체적으로 형성된다.
(제4공정) 도 149a, b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성한다. {포토리소그래피공정을 통과시키지만, 이 영역에서는 보호절연층(3)은 개구하지 않는다.}
또 여기서는 각각의 신호선이 2개의 고저항선으로 연결되는 형태를 나타내었지만, 물론 1개의 고저항선이라도 좋고, 이 경우는 신호선연장부는 좌우대칭으로에 형성된다. 더욱이 3개이상의 고저항선이 배설되어 있어도 좋다. 또한 본 실시형태에서는 실시형태3의 경우의 정전보호소자의 제조방법에 관해서 설명하였지만, 실시형태4∼실시형태9에 관해서도 완전히 동일하게 제조할 수가 있다. 또한 실시형태1, 실시형태2에 관해서도, 그들의 제조방법에 따라 동일한 정전보호소자를 형성할 수가 있다.
실시형태28의 액티브매트릭스기판은 인접하는 신호선을 향해서 신호선연장부가 연장되어 형성되어 있기 때문에, 연결부의 고저항선의 거리가 짧아지고 , 또한 고저항선을 2개설치하는 것으로, 고저항선의 저항치를 저하시킬 수 있다. 이것 때문에 이후의 제조공정중에서 신호선에 불의의 전격이 가해지더라도, 전위를 인접하는 신호선으로 유효히 분산시킬 수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
(실시형태29)
도 151a는 실시형태29의 액티브매트릭스기판에 있어서의 신호선입력측의 인접하는 두개의 화소영역(Px)과 그 외주부(Ss)의 일부를 나타내는 투시평면도 이고, 도 151b는 선 G-G’에서 절단한 단면도이다. 도 152a∼d는 이외 주부(Ss)의 제조공정을 나타내는 상기 선 G-G’에서 절단한 단면도이고, 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타낸다.
실시형태29의 액티브매트릭스기판은 실시형태28과 같이 신호선입력측의 외주부(Ss)에서 신호선(31)에 인접하는 신호선을 향해서 연장되는 신호선연장부(38)가 형성되고, 더욱이 인접하는 신호선(31)의 사이에 비접촉에 제1도체층(10)으로 이루어지는 부유전극(96)이 형성되어, 이 부유전극(96)의 각각의 단부가 게이트절연층(2) 및 비결정질 실리콘층(21)을 개재하여 대향하는 신호선연장부(38)와 중첩하도록 배치되어 있다. 이들 신호선연장부(38)는 인접하는 신호선간에서 신호선을 종방향로 하여 좌우비대칭으로 또한 서로 점대칭이 되도록 형성되어 있다.
이 액티브매트릭스의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태3에 나타낸 바와 동일함으로, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태3의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 152a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 인접하는 신호선사이에 비접촉으로 연장되는 부유전극(96)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 152b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하여, 포토리소그래피공정을 통해서, 적어도 부유전극(96)을 덮도록 또한 외주부(Ss)의 신호선(31)과, 인접하는 신호선을 향해서 연장되는 신호선연장부(38)와, 그 간극부를 남기고 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 152c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 각각의 신호선(31) 및 신호선연장부(38)를 덮도록 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다.
다음에 도 152d에 나타낸 바와 같이, TFT부(Tf)의 채널갭을 형성함과 동시에 n+비결정질 실리콘층(22)을 에칭제거하여, 대향하는 신호선연장부(38)의 간극부의 비결정질 실리콘층(21)을 노출시킨다.
(제4공정) 도 151a, b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성한다. {포토리소그래피공정을 통과시키지만, 이 영역에서는 보호절연층(3)은 개구하지 않는다.}
또 여기서는 부유전극을 게이트전극으로 하는 정전보호소자가 2개 병렬로 배설되는 형태를 나타내었지만, 1개 또는 3개이상 배설되어 있어도 좋다. 또한 본 실시형태에서는 실시형태3의 경우의 정전보호소자의 제조방법에 관해서 설명하였지만, 실시형태4∼실시형태9에 관해서도 완전히 동일하게 제조할 수가 있다. 또한 실시형태1, 실시형태2에 관해서도, 그들 제조방법에 따라 동일한 정전보호소자를 형성할 수가 있다.
실시형태29의 액티브매트릭스기판은 부유전극을 게이트전극으로 하는 정전보호소자가 보호트랜지스터로서 기능하고, 이후의 제조공정속에서 신호선에 불의의 전격이 가해지더라도, 실시형태28과 같이 전위를 인접하는 신호선에 유효하게 분산시킬 수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
(실시형태30)
도 153a는 실시형태30의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 153b는 선 H-H’에서 절단한 단면도이다. 도 154a∼d는 이 외주부(Ss)의 제조공정을 나타내는 상기 선H-H’에서 절단한 단면도이고, 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타낸다.
실시형태30의 액티브매트릭스기판은 신호선종단측의 외주부(Ss)에서 각각의 신호선(31)의 단부와 공통배선(13)과가 비결정질 실리콘으로 이루어지는 고저항선(95)으로 서로 연결되어 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태3에 나타낸 것과 동일하기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태3의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 154a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 적어도 고저항선(95)이 형성되는 부분의 제1도체층(10)을 에칭제거한다.
(제2공정) 도 154b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 적어도 외주부(Ss)의 신호선(31)과, 고저항선(95)과, 신호선(31)의 단부에 대향하는 공통배선(13)이 되는 부분을 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 154c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 각각의 신호선(31) 및 공통배선(13)을 덮도록 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다.
다음에 도 154d에 나타낸 바와 같이, TFT부(Tf)의 채널갭을 형성함과 동시에n+비결정질 실리콘층(22)을 에칭제거하여, 신호선(31)단부와 공통배선(13)과의 틈부의 고저항선(95)이 되는 부분의 비결정질 실리콘층(21)을 노출시킨다. 이것에 의해서 공정수를 늘리는 일없이 신호선(31)단부와 공통배선(13)과 접속된 고저항선(95)이 일체적으로 형성된다.
(제4공정) 도 153a, b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성한다. {포토리소그래피공정을 통과시키지만, 이 영역에서는 보호절연층3은 개구하지 않는다. }
또 여기서는 각각의 신호선과 공통배선과가 1개의 고저항선으로 연결되는 형태를 나타내었지만, 고저항선은 복수개배설되어 있더라도 좋다.
또한 본 실시형태로서는 실시형태3의 경우의 정전보호소자의 제조방법에 관해서 설명하였지만, 실시형태4∼실시형태9에 관해서도 완전히 동일하게 제조할 수가 있다. 또한 실시형태1, 실시형태2에 관해서도, 그들 제조방법에 따라 동일한 정전보호소자를 형성할 수가 있다.
실시형태30의 액티브매트릭스기판은 이후의 제조공정속에서 신호선에 불의의 전격이 가해지더라도, 전위를 공통배선으로 달아나게 할수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
(실시형태31)
도 155a는 실시형태31의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 외주부(Ss)의 일부를 나타내는 투시평면도 이고, 도155b는 선 J-J’에서 절단한 단면도이다. 도 156a∼d는 이 외주부(Ss)의 제조공정을 나타내는 상기 선 J-J’에서 절단한 단면도이고, 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타낸다.
실시형태31의 액티브매트릭스기판은 신호선종단측의 외주부(Ss)에서 각각의 신호선(31)의 단부에 각각 두개의 측단부(31T)가 배열되고, 또한 신호선과 직각방향으로 연장되는 공통배선(13)으로부터 신호선의 측단부(31T)에 각각 간극부를 두고 대향하는 측단부(13T)를 가지는 공통배선연장부(13E)가 연장되어 나와 있다. 그리고 신호선(31)의 두개의 측단부(31T)와 각각 대향하는 공통배선(13)의 측단부(13T)와가 비결정질 실리콘으로 이루어지는 고저항선(95)으로 서로 연결되어 있다. 또한 고저항선(95)은 2개 병렬로 설치되고, 상기 측단부(31T)와 (13T)와는 신호선(31)단부와 공통배선연장부(13E)와의 사이에서 신호선을 종방향로 하여 대략 좌우대칭이 되도록 형성되어 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태3에 나타낸 바와 동일하기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태3의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 156a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 적어도 고저항선(95)이 형성되는 부분의 제1도체층(10)을에칭제거한다.
(제2공정) 도 156b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 적어도 외주부(Ss)의 신호선(31)과, 신호선의 측단부(31T)와, 공통배선의 측단부(13T)와, 공통배선연장부(13E)와, 공통배선(13)이 되는 부분을 남기고 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 156c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하여, 포토리소그래피공정을 통해서, 각각의 신호선(31)과, 공통배선(13)과, 공통배선연장부(13E)를 덮도록 남겨, 또한 신호선의 측단부(31T)와 공통배선의 측단부(13T)와의 사이에 간극부가 형성되도록 투명도전층(40)을 에칭제거하고, 이어서 상기 간극부에 노출된 금속층(30)을 에칭제거한다.
다음에 도 156d에 나타낸 바와 같이, TFT부(Tf)의 채널갭을 형성함과 동시에 n+비결정질 실리콘층(22)을 에칭제거하여, 신호선측단부(31T)와 공통배선측단부(13T)와의 간극부의 고저항선(95)이 되는 부분의 비결정질 실리콘층(21)을 노출시킨다. 이에 의해서 공정수를 늘리는 일 없이 신호선측단부(31T)와 공통배선측단부(13T)가 접속된 고저항선(95)이 일체적으로 형성된다.
(제4공정) 도 155a, b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성한다. {포토리소그래피공정을 통과시키지만, 이 영역에서는 보호절연층(3)은 개구하지 않는다.}
또 여기서는 각각의 신호선측단부와 공통배선측단부가 2개의 고저항선으로 연결되는 형태를 나타내었지만, 물론 1개의 고저항선이라도 좋고 더욱이 3개이상의 고저항선이 배설되어 있더라도 좋다. 또한 본 실시형태에서는 실시형태3의 경우의 정전보호소자의 제조방법에 관해서 설명하였지만, 실시형태4∼실시형태9에 관해서도 완전히 동일하게 제조할 수가 있다. 또한 실시형태1,실시형태2에 관해서도, 그들 제조방법에 따라 동일한 정전보호소자를 형성할 수가 있다.
실시형태31의 액티브매트릭스기판은 신호선과 공통배선연장부에서 각각 신호선측단부와 공통배선측단부가 연장되어 형성되어 있기 때문에, 연결부의 고저항선의 거리가 짧아지고, 또한 고저항선을 2개 설치하는 것으로, 고저항선의 저항치를 저하시킬 수 있다. 이것 때문에 이후의 제조공정속에서 신호선에 불의의 전격이 가해지더라도, 전위를 공통배선으로 유효하게 달아나게 할 수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
(실시형태32)
도 157a는 실시형태32의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 157b는 선 K-K’에서 절단한 단면도이다. 도 158a∼d는 이 외주부(Ss)의 제조공정을 나타내는 상기 선 K-K’에서 절단한 단면도이고, 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타낸다.
실시형태32의 액티브매트릭스기판은 신호선종단측의 외주부(Ss)에서 각각의 신호선(31)의 단부에 각각 두개의 측단부(31T)가 배열되고, 또한 신호선과 직각방향에 연장되는 공통배선(13)으로부터 신호선의 측단부(31T)에 각각 간극부를 두고 대향하는 측단부(13T)를 가지는 공통배선연장부(13E)가 연장되어 나와 있다. 또한 유리기판(1)상에 제1도체층(10)으로 이루어지는 부유전극(96)이 형성되고, 이 부유전극(96)의 각각의 단부는 게이트절연층(2) 및 비결정질 실리콘층(21)을 개재하여 전기의 대향하는 신호선측단부(31T)와 공통배선측단부(13T)과 중첩하도록 배치되어 있다. 이들 측단부는 신호선(31)단부와 공통배선연장부(13E)와의 사이에서 신호선을 종방향로 하여 대략 좌우대칭이 되도록 형성되어 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태3에 나타낸 것과 동일하기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태3의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 158a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 양단부가 각각 후에 형성되는 신호선측단부(31T) 및 공통배선측단부(13T)와 중첩하도록 연장되는 부유전극(96)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 158b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 적어도 외주부(Ss)의 신호선(31)과, 신호선측단부(31T)와, 공통배선측단부(13T)와, 공통배선연장부(13E)와, 공통배선(13)이 되는 부분을 남기고 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 158c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 각각의 신호선(31)과, 공통배선(13)과, 공통배선연장부(13E)를 덮도록 남겨, 또한 신호선측단부(31T)와 공통배선측단부(13T)와의 사이에 간극부가 형성되도록 투명도전층(40)을 에칭제거하고, 이어서 상기 간극부에 노출된 금속층(30)을 에칭제거한다.
다음에 도 158d에 나타낸 바와 같이, TFT부(Tf)의 채널갭을 형성함과 동시에 n+비결정질 실리콘층(22)을 에칭제거하여, 신호선측단부(31T)와 공통배선측단부(13T)와의 틈부의 비결정질 실리콘층(21)을 노출시킨다.
(제4공정) 도 157a, b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성한다. {포토리소그래피공정을 통과시키지만, 이 영역에서는 보호절연층(3)은 개구하지 않는다.}
또 여기서는 부유전극을 게이트전극으로 하는 정전보호소자가 2개 병렬 배설되는 형태를 나타내었지만, 1개 또는 3개 이상 배설되어 있더라도 좋다. 또한 본 실시형태로서는 실시형태3의 경우의 정전보호소자의 제조방법에 관해서 설명하였지만, 실시형태4∼실시형태9에 관해서도 완전히 동일하게 제조할 수가 있다. 또한 실시형태1, 실시형태2에 관해서도, 그들 제조방법에 따라 동일한 정전보호소자를 형성할 수가 있다.
실시형태32의 액티브매트릭스기판은 부유전극을 게이트전극으로 하는 정전보호소자가 보호트랜지스터로서 기능하고, 이후의 제조공정속에서 신호선에 불의의 전격이 가해지더라도, 실시형태31과 같이 전위를 인접하는 신호선으로 유효하게 분산시킬 수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
(실시형태33)
도 159a는 실시형태33의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 외주부(Ss)의 일부를 나타내는 투시평면도 이고, 도 159b는 선 L-L’에서 잘라낸 단면도이다. 도 160a∼d는 이 외주부(Ss)의 제조공정을 나타내는 상기 선 L-L’에서 잘라낸 단면도이고, 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타낸다.
또한 도 165는 이 액티브매트릭스기판의 외주부(Ss)에 형성된 배선을 나타내는 개략도면이고, 도 166a는 도 165에 있어서의 은치기부(97)를 나타내는 투시평면도, 도 166b는 선 D-D’에서 잘라낸 단면도이다. 또한 도 167a∼c는 은치기부(97)의 제조공정을 나타내는 상기 선 D-D’에서 잘라낸 단면도이고, 각각 제1공정∼제3공정을 나타낸다.
실시형태33의 액티브매트릭스기판은 신호선종단측의 외주부(Ss)에서 각각의 신호선(31)의 단부와 신호선(31)과 직각방향으로 연장되는 신호선연결선(39)과가 비결정질 실리콘으로 이루어지는 고저항선(95)으로 서로 연결되어 있다. 또한 신호선연결선(39)은 표시면(Dp)의 각 공통배선(13)이 유리기판(1)의 한편의 단부로 결속된 공통배선연결선(19)과 은치기부(97)에 의해서 접속되어 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태6에 나타낸 것과 동일하기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태6의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 160a, 도 167a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 외주부(Ss)의 공통배선연결선(19) 및 그 말단에 형성되는 공통배선은치기부(97C)를 남겨, 적어도 고저항선(95) 및 신호선연결선(39)이 형성되는 부분의 제1도체층(10)을 에칭제거한다.
(제2공정) 도 160b, 도 167b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과,약 250 nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 250nm의 Mo로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 적어도 외주부(Ss)의 신호선(31)과, 고저항선(95)과, 신호선(31)의 단부와 대향하는 신호선연결선(39)을 남기고 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 160c, 도 167c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 각각의 신호선(31)과 신호선연결선(39)을 덮도록 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다. 이때, 투명도전층(40)이 신호선연결선(39)의 단부측면을 수하하여 게이트절연층(2)상을 연장되어, 신호선은치기부(97D)를 형성하도록 투명도전층(40)을 남긴다.
다음에 도 160d에 나타낸 바와 같이, TFT부(Tf)의 채널갭을 형성함과 동시에 n+비결정질 실리콘층(22)을 에칭제거하여, 신호선(31)의 단부와 신호선연결선(39)과의 간극부의 고저항선(95)이 되는 부분의 비결정질 실리콘층(21)을 노출시킨다. 이것에 의해서 공정수를 늘리는 일없이 신호선(31)단부와 신호선연결선(39)과 접속된 고저항선(95)이 일체적으로 형성된다.
(제4공정) 도 159a, b 및 도 166a, b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 신호선은치기부(97D) 상의 보호절연층(3)을 관통하는 개구부(68)와, 공통배선은치기부(97C)상의 보호절연층(3) 및 게이트절연층(2)을 관통하는 개구부(69)를 형성한다.
마지막으로 이후의 공정에서 개구부(68, 69)를 통해서 각각 신호선은치기부(97D)와 공통배선은치기부(97C)와가 접속하도록 은치기부(97)에 Ag를 용융하여 메어 넣는다.
또 여기서는 각각의 신호선과 공통배선과가 1개의 고저항선으로 연결되는 형태를 나타내었지만, 고저항선은 복수개 배설되어 있더라도 좋다.
또한 본 실시형태에서는 실시형태6의 경우의 정전보호소자의 제조방법에 관해서 설명하였지만, 실시형태7∼실시형태9에 관해서도 완전히 동일하게 제조할 수가 있다. 또한 실시형태2에 관해서도, 그 제조방법에 따라 동일한 정전보호소자를 형성할 수가 있다.
실시형태33의 액티브매트릭스기판은 이후의 제조공정속에서 신호선에 불의의 전격이 가해지더라도, 전위를 공통배선으로 달아나게 할 수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
(실시형태34)
도 161a는 실시형태34의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 161b는 선 M-M’에서 잘라낸 단면도이다. 도 162a∼d는 이 외주부(Ss)의 제조공정을 나타내는 상기 선 M-M’에서 잘라낸 단면도이고, 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타낸다. 도 165∼도 167은 실시형태33과 같다.
실시형태34의 액티브매트릭스기판은 신호선종단측의 외주부(Ss)에서 각각의 신호선(31)의 단부에 각각 두개의 측단부(31T)가 배열되고, 또한 신호선과 직각방향으로 연장되는 신호선연결선(39)으로부터 신호선의 측단부(31T)에 각각 간극부를 두고 대향하는 측단부(39T)를 가지는 신호선연결선연장부(39E)가 연장되어 나와 있다. 그리고 신호선(31)의 두개의 측단부(31T)와 각각 대향하는 신호선연결선(39)의 측단부(39T)와가 비결정질 실리콘으로 이루어지는 고저항선(95)으로 서로 연결되어 있다. 고저항선(95)은 2개 병렬로 설치되고, 상기 측단부(31T)와 (39T)와는 신호선(31)단부와 신호선연결선연장부(39E)와의 사이에서 신호선을 종방향으로 하여 대략 좌우대칭이 되도록 형성되어 있다. 또한 신호선연결선(39)은 표시면(Dp)의 각 공통배선(13)이 유리기판(1)의 한편의 단부로 결속된 공통배선연결선(19)과 은치기부(97)에 의해서 접속되어 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태6에 나타낸 것과 동일하기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태6의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 162a, 도 167a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 외주부(Ss)의 공통배선연결선(19) 및 그 말단에 형성되는 공통배선은치기부(97C)를 남겨, 적어도 고저항선(95) 및 신호선연결선(39)이 형성되는 부분의 제1도체층(10)을 에칭제거한다.
(제2공정) 도 162b, 도 167b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 250nm의 Mo로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 적어도 외주부(Ss)의 신호선(31)과, 신호선측단부(31T)와, 신호선연결선측단부(39T)와, 신호선연결선연장부(39E)와, 신호선연결선(39)이 되는 부분을 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 162c, 도 167c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 각각의 신호선(31)과, 신호선연결선(39)과, 신호선연결선연장부(39E)를 덮도록 남겨, 또한 신호선측단부(31T)와 신호선연결선측단부(39T)와의 사이에 간극부가 형성되도록 투명도전층(40)을 에칭제거하고, 이어서 상기 간극부에 노출된 금속층(30)을 에칭제거한다. 이때, 투명도전층(40)이 신호선연결선(39)의 단부측면을 수하하여 게이트절연층(2)상을 연장되어, 신호선은 치기부(97D)를 형성하도록 투명도전층(40)을 남긴다.
다음에 도 162d에 나타낸 바와 같이, TFT부(Tf)의 채널갭을 형성함과 동시에 n+비결정질 실리콘층(22)을 에칭제거하여, 신호선측단부(31T)와 신호선연결선측단부(39T)와의 간극부의 고저항선이 되는 부분의 비결정질 실리콘층(21)을 노출시킨다. 이것에 의해서 공정수를 늘리는 일없이 신호선측단부(31T)와 신호선연결선측단부(39T)과 접속된 고저항선(95)이 일체적으로 형성된다.
(제4공정) 도 161a, b 및 도 166a, b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 신호선은치기부(97D)상의 보호절연층(3)을 관통하는 개구부(68)와, 공통배선은치기부(97C)상의 보호절연층(3) 및 게이트절연층(2)을 관통하는 개구부(69)를 형성한다.
마지막으로 이후의 공정에서 개구부(68, 69)를 통해서 각각 신호선은치기부(97D)와 공통배선은치기부(97C)와가 접속하도록 은치기부(97)에 Ag를 용융하여 메어 넣는다.
또 여기서는 각각의 신호선측단부와 신호선연결선측단부가 2개의 고저항선으로 연결되는 형태를 나타내었지만, 물론 1개의 고저항선이라도 좋고, 더욱이 3개이상의 고저항선이 배설되어 있더라도 좋다. 또한 본 실시형태로서는 실시형태6의 경우의 정전보호소자의 제조방법에 관해서 설명하였지만, 실시형태7∼실시형태9에 관해서도 완전히 동일하게 제조할 수가 있다. 또한 실시형태2에 관해서도, 그 제조방법에 따라 동일한 정전보호소자를 형성할 수가 있다.
실시형태34의 액티브매트릭스기판은 이후의 제조공정속에서 신호선에 불의의 전격이 가해지더라도, 전위를 공통배선으로 달아나게 할 수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
(실시형태35)
도 163a는 실시형태35의 액티브매트릭스기판에 있어서의 신호선종단측의 인접하는 두개의 화소영역(Px)과 외주부(Ss)의 일부를 나타내는 투시평면도이고, 도 163(b)는 선 N-N’에서 잘라낸 단면도이다. 도 164a∼d는 이 외주부(Ss)의 제조공정을 나타내는 상기 선 N-N’에서 잘라낸 단면도이고, 각각 제1공정∼제3공정 및 TFT의 채널형성후의 상태를 나타낸다. 도 165∼도 167은 실시형태33과 동일하다.
실시형태35의 액티브매트릭스기판은 신호선종단측의 외주부(Ss)에서 각각의 신호선(31)의 단부에 각각 두개의 측단부(31T)가 배열되고, 또한 신호선과 직각방향으로 연장되는 신호선연결선(39)으로부터 신호선의 측단부(31T)에 각각 간극부를 두고 대향하는 측단부(39T)를 가지는 신호선연결선연장부(39E)가 연장되어 나와 있다. 또한 유리기판(1)상에 제1도체층(10)으로 이루어지는 부유전극(96)이 형성되고, 이 부유전극의 각각의 단부는 게이트절연층(2) 및 비결정질 실리콘층(21)을 개재하여 전기의 대향하는 신호선측단부(31T)와 신호선연결선측단부(39T)가 중첩하도록 배치되어 있다. 이들 측단부는 신호선(31)단부와 신호선연결선연장부(39E)와의 사이에서 신호선을 종방향으로 하여 대략 좌우대칭이 되도록 형성되어 있다. 또한 신호선연결선(39)은 표시면(Dp)의 각 공통배선(13)이 유리기판(1)의 한편의 단부로 결속된 공통배선연결선(19)과 은치기부(97)에 의해서 접속되어 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태6에 나타낸 것과 동일하기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태6의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 164a, 도 167a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti의 질화막으로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 적어도 외주부(Ss)의 공통배선연결선(19) 및 그 말단에 형성되는 공통배선은치기부(97C) 및 양단부가 각각 후에 형성되는 신호선측단부(31T) 및 신호선연결선측단부(39T)와 중첩하도록 연장되는 부유전극(96)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 164b, 도 167b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 250nm의 Mo로 이루어지는 금속층(30)을 막형성하고, 포토리소그래피공정을 통해서, 적어도 외주부(Ss)의 신호선(31)과, 신호선측단부(31T)와, 신호선연결선측단부(39T)와, 신호선연결선연장부(39E)와, 신호선연결선(39)이 되는 부분을 남겨 금속층(30) 및 반도체층(20)을 순차 에칭제거한다.
(제3공정) 도 164c, 도 167c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하여, 포토리소그래피공정을 통해서, 각각의 신호선(31)과, 신호선연결선(39)과, 신호선연결선연장부(39E)를 덮도록 남겨, 또한 신호선측단부(31T)와 신호선연결선측단부(39T)와의 사이에 간극부가 형성되도록 투명도전층(40)을 에칭제거하고, 이어서 상기 간극부에 노출된 금속층(30)을 에칭제거한다. 이때, 투명도전층(40)이 신호선연결선(39)의 단부측면을 수하하여 게이트절연층(2)상으로 연장되어, 신호선은치기부(97D)를 형성하도록 투명도전층(40)을 남긴다.
다음에 도 164d에 나타낸 바와 같이, TFT부(Tf)의 채널갭을 형성함과 동시에 n+비결정질 실리콘층(22)을 에칭제거하여, 신호선측단부(31T)와 신호선연결선측단부(39T)와의 간극부의 비결정질 실리콘층(21)을 노출시킨다.
(제4공정) 도 163a, b 및 도 166a, b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 300nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 신호선은치기부(97D)상의 보호절연층(3)을 관통하는 개구부(68)와, 공통배선은치기부(97C)상의 보호절연층(3) 및 게이트절연층(2)을 관통하는 개구부(69)를 형성한다.
마지막으로 이후의 공정에서 개구부(68, 69)를 통해서 각각 신호선은치기부(97D)와 공통배선은치기부(97C)와가 접속하도록 은치기부(97)에 Ag를 용융하여 메어 넣는다.
또 여기서는 부유전극을 게이트전극으로 하는 정전보호소자가 2개 병렬 배설되는 형태를 나타내었지만, 1개 또는 3개 이상배설되어 있더라도 좋다. 또한 본 실시형태로에서는 실시형태6의 경우의 정전보호소자의 제조방법에 관해서 설명하였지만, 실시형태7∼실시형태9에 관해서도 완전히 동일하게 제조할 수가 있다. 또한 실시형태2에 관해서도, 그 제조방법에 따라 동일한 정전보호소자를 형성할 수가 있다.
실시형태35의 액티브매트릭스기판은 부유전극을 게이트전극으로 하는 정전보호소자가 보호트랜지스터로서 기능하며, 이후의 제조공정속에서 신호선에 불의의 전격이 가해지더라도, 전위를 공통배선으로 달아날 수 있기 때문에, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다.
(실시형태36)
도 168은 이 액티브매트릭스기판의 외주부(Ss)에 형성된 배선을 나타내는 개략도면이고, 도 169는 도 168에 있어서의 보호트랜지스터부(80)를 나타내는 투시평면도, 도 170a는 선 A-A’에서 잘라낸 단면도, 도 171a는 선 B-B’에서 잘라낸 단면도이다. 도 170b∼e 및 도 171b∼e는 각각 보호트랜지스터부(80)의 제조공정을 나타내는 상기 선 A-A’, 선 B-B’에서 잘라낸 단면도 이고, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다. 또한 도 172는 보호트랜지스터부(80)의 작용을 나타내는 등가회로도면이다.
실시형태36의 액티브매트릭스기판은 각 화소영역(Px)에서 외주부(Ss)로 연장되는 신호선(31)과, 외주부(Ss)에서 이들 신호선(31)과 교차하도록 형성된 공통배선(13)과의 교차부에 각각 보호트랜지스터부(80)가 형성되어 있다. 보호트랜지스터부(80)는 제1트랜지스터부(81) 및 제2트랜지스터부(82)로 구성된다. 제1트랜지스터부(81)는 공통배선(13)의 전위가 어떤 한계치를 넘어서 신호선(31)의 전위보다 높게 되었을 때, 제1트랜지스터가 ON 동작하여 공통배선(13)으로부터 신호선(31)에 전류가 도통된다. 한편 제2트랜지스터부(82)는 신호선(31)의 전위가 어떤 한계치를넘어서 공통배선(13)의 전위보다 높게 되었을 때, 제2트랜지스터가 ON 동작하여 신호선(31)으로부터 공통배선(13)에 전류가 도통된다. 전격에 의해 신호선(31)과 공통배선(13)과의 사이에 전위차가 생기더라도, 상기 작용으로 이 전위차를 해소하여, 절연파괴에 의한 주사선과 신호선간의 쇼트나 화소영역의 TFT의 특성변동을 방지할 수가 있다. 같은 보호트랜지스터부(80)를 주사선(11)과 공통배선(13)과의 사이에도 형성할 수가 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태10에 나타낸 바와 같기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태10의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 170b, 도 171b에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 보호트랜지스터부(80)에 공통배선(13)과, 공통배선(13)에 접속하는 제1트랜지스터게이트전극(81G)과, 공통배선(13)으로부터 독립한 위치에 형성되는 제2트랜지스터게이트전극(82G)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 170c, 도 171c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 공통배선(13)에 달하는 개구부(83)와, 제1트랜지스터게이트전극(81G)에 달하는 마주 대하는 두개의 개구부(81H)와, 제2트랜지스터게이트전극(82G)에 달하는 개구부(84) 및 마주 대하는 두개의 개구부(82H)를 제외하여, 공통배선(13) 및 제1트랜지스터게이트전극(81G) 및 제2트랜지스터게이트전극(82G)의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다.
(제3공정) 도 170d, 도 171d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 연속하여 약 50nm의 ITO로 이루어지는 투명도전층(40)과 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하여 제2도체층(50)을 형성한다. 다음에 포토리소그래피공정을 통해서, 신호선(31)과, 이 신호선으로부터 각각 제1트랜지스터부(81) 및 제2트랜지스터부(82)로 연장되어 형성되는 제1트랜지스터드레인전극(81D) 및 제2트랜지스터소스전극(82S)과, 개구부(83)의 상부에 독립되어 형성되는 분배전극(85)과, 이 분배전극으로부터 각각 제1트랜지스터부(81) 및 제2트랜지스터부(82)로 연장되어 형성되는 제1트랜지스터소스전극(81S) 및 제2트랜지스터드레인전극(82D)을 남겨 금속층(30) 및 투명도전층(40)을 순차 에칭제거한다. 이것에 의해서 개구부(83, 84)를 통해서 각각 공통배선(13)과 분배전극(85), 제2트랜지스터게이트전극(82G)과 제2트랜지스터소스전극(82 S)이 접속된다.
다음에 도 170e 및 도 171e에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로 하여, 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 각각 제1트랜지스터부(81) 및 제2트랜지스터부(82)의 채널갭(81Ch, 82Ch)이 형성됨과 동시에, 이 채널갭이 연장되는 방향으로 개구부(81H, 82H)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 169, 도 170a, 도 171a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 적어도 신호선(31) 및 분배전극(85)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 제1트랜지스터부(81) 및 제2트랜지스터부(82)의 반도체층이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(81H, 82H)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(81H, 82H)에 노출된 비결정질 실리콘층(21)의 채널갭(81Ch, 82Ch)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 제1트랜지스터부(81) 및 제2트랜지스터부(82)상의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다.
또 본 실시형태로서는 실시형태10의 보호트랜지스터의 제조방법에 관해서 설명하였지만, 실시형태11∼실시형태17에 관해서도 완전히 동일하게 하여 보호트랜지스터를 형성할 수가 있다.
실시형태36의 액티브매트릭스기판은 제2공정에서 제1도체층에 달하는 개구부를 형성하기 때문에, 제1도체층과 제2도체층과의 전기적인 접속을 할수 있기 때문에, 보호트랜지스터를 포함해서 4공정으로 제조할 수가 있다.
(실시형태37)
도 168은 이 액티브매트릭스기판의 외주부(Ss)에 형성된 배선을 나타내는 개략도면이고, 도 173은 도 168에 있어서의 보호트랜지스터부(80)를 나타내는 투시평면도, 도 174a는 선 A-A’에서 잘라낸 단면도, 도 175a는 선 B-B’에서 잘라낸 단면도이다. 도 174b∼e 및 도 175b∼e는 각각 보호트랜지스터부(80)의 제조공정을 나타내는 상기 선 A-A’, 선 B-B’에서 잘라낸 단면도이고, 각각 제1공정∼제3공정 및 채널형성후를 나타낸다. 또한 도 176은 보호트랜지스터부(80)의 작용을 나타내는 등가회로도면이다.
실시형태37의 액티브매트릭스기판은 각 화소영역(Px)에서 외주부(Ss)로 연장되는 신호선(31)과, 외주부(Ss)에서 이들의 신호선(31)이 교차하도록 형성된 공통배선(13)과의 교차부에 각각 보호트랜지스터부(80)가 형성되어 있다. 보호트랜지스터부(80)는 제1트랜지스터부(81) 및 제2트랜지스터부(82)로 구성된다. 보호트랜지스터의 동작에 관하여는 실시형태36과 마찬가지다. 동일한 보호트랜지스터부(80)를 주사선(11)과 공통배선(13)과의 사이에도 형성할 수가 있다.
이 액티브매트릭스기판의 표시면(Dp) 및 단자부의 구성, 제조방법은 실시형태18에 나타낸 것과 동일하기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태18의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 174b, 도 175b에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 보호트랜지스터부(80)에 공통배선(13)과, 공통배선(13)에 접속하는 제1트랜지스터게이트전극(81G)과, 공통배선(13)으로부터 독립된 위치에 형성되는 제2트랜지스터게이트전극(82G)을 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 174c, 도 175c에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 공통배선(13)에 달하는 개구부(83)와, 제1트랜지스터게이트전극(81G)에 달하는 마주 대하는 두개의 개구부(81H)와, 제2트랜지스터게이트전극(82G)에 달하는 개구부(84) 및 마주 대하는 두개의 개구부(82H)를 제외하여, 공통배선(13) 및 제1트랜지스터게이트전극(81G) 및 제2트랜지스터게이트전극(82G)의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다.
(제3공정) 도 174d, 도 175d에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하고, 포토리소그래피공정을 통해서, 신호선(31)과, 이 신호선으로부터 각각 제1트랜지스터부(81) 및 제2트랜지스터부(82)로 연장되어 형성되는 제1트랜지스터드레인전극(81D) 및 제2트랜지스터소스전극(S)과, 개구부(83)의 상부에 독립되어 형성되는 분배전극(85)과, 이 분배전극으로부터 각각 제1트랜지스터부(81) 및 제2트랜지스터부(82)로 연장되어 형성되는 제1트랜지스터소스전극(81S) 및 제2트랜지스터드레인전극(82D)을 남겨,투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다. 이것에 의해서 개구부(83, 84)를 통해서 각각 공통배선(13)과 분배전극(85), 제2트랜지스터게이트전극(82G)과 제2트랜지스터소스전극(82S)이 접속된다.
다음에 도 174d, 도 175d에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 투명도전층(40)을 마스크하여, 노출된 n+비결정질 실리콘층(22)을 에칭제거한다. 이것에 의해서 각각 제1트랜지스터부(81) 및 제2트랜지스터부(82)의 채널갭(81Ch, 82Ch)이 형성됨과 동시에 이 채널갭이 연장되는 방향으로 개구부(81H, 82H)를 넘어서 비결정질 실리콘층(21)이 노출된다.
(제4공정) 도 173, 도 174a, 도 175a에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 적어도 신호선(31) 및 분배전극(85)의 상면 및 측면전체가 보호절연층(3)으로 덮어지도록 또한 제1트랜지스터부(81) 및 제2트랜지스터부(82)의 반도체층이 형성되도록 남겨, 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이때, 상기 개구부(81H, 82H)와 보호절연층(3)의 변부를 교차시켜, 상기 개구부(81H, 82H)에 노출된 비결정질 실리콘층(21)의 채널갭(81Ch, 82Ch)측의 측면의 일부를 보호절연층의 변부가 수하하여 덮도록 제1트랜지스터부(81) 및 제2트랜지스터부(82)상의 보호절연층(3)을 남겨, 그 외측의 보호절연층 및 비결정질 실리콘층을 에칭제거한다.
또 본 실시형태에서는 실시형태18의 보호트랜지스터의 제조방법에 관해서 설명하였지만, 실시형태19∼실시형태25에 관해서도 완전히 동일하게 하여 보호트랜지스터를 형성할 수가 있다.
실시형태37의 액티브매트릭스기판은 제2공정에서 제1도체층에 달하는 개구부를 형성하기 때문에, 제1도체층과 제2도체층과의 전기적인 접속을 할수 있기 때문에, 보호트랜지스터를 포함해서 4공정으로 제조할 수가 있다.
(실시형태38)
도 177a는 이 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 177b는 선 D-D’에서 잘라낸 축적용량부(Cp)의 단면도이다. 또한 도 178a∼d는 이 액티브매트릭스기판에 있어서의 축적용량부(Cp)의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다.
실시형태38의 액티브매트릭스기판은 축적용량부(Cp)가 전단의 주사선(11)의 도체층(10)과 당해 화소영역(Px)의 화소전극(41)으로부터 연장되는 투명도전층(40)과가 게이트절연층(2) 및 반도체층(20)으로 이루어지는 적층막을 개재하여 서로 대향배치되어 형성되어 있다. 그리고 이 축적용량부(Cp)에서는 투명도전층(40) 및 반도체층(20)의 말단측면이 일치하고 있다.
이 액티브매트릭스기판의 축적용량부(Cp) 이외의 구성, 제조방법은 실시형태10에 나타낸 것과 동일하기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태10의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 178a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 당해 화소영역(Px)의 전단의 주사선(11)을 각 화소영역의 축적용량부(Cp)에 축적공통전극(72)이 형성되도록 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 178b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 주사선(11)의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다.
(제3공정) 도 178c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 연속하여 약 50nm의 ITO로 이루어지는 투명도전층(40)과 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성하여 제2도체층(50)을 형성한다. 다음에 포토리소그래피공정을 통해서, 화소전극(41)으로부터 축적용량부(Cp)에 연장되는 축적용량전극(71)이 형성되도 록 남겨 금속층(30) 및 투명도전층(40)을 순차 에칭제거한다.
다음에 도 178d에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 제2도체층(50)을 마스크로 하여, 노출된 n+비결정질 실리콘층(22)을 에칭제거한다.
(제4공정) 도 177b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 축적용량부(Cp)가 형성된 부분의 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다. 이어서 노출된 투명도전층(40)상의 금속층(30)을 에칭제거하여, 투명도전층(40)을 노출시킨다.
또 본 실시형태로서는 실시형태10의 축적용량의 제조방법에 관해서 설명하였지만, 실시형태11∼실시형태17에 관해서도 완전히 동일하게 하여 축적용량을 형성할 수가 있다.
실시형태38의 액티브매트릭스기판은 축적용량부에서 투명도전층 및 반도체층의 말단측면이 일치하도록 형성하였기 때문에, 축적용량을 포함해서 4공정으로 제조할 수가 있다.
(실시형태39)
도 179a는 이 액티브매트릭스기판의 1화소영역을 나타내는 투시평면도이고, 도 179b는 선 D-D’에서 절단한 축적용량부(Cp)의 단면도이다. 또한 도 180a∼d는 이 액티브매트릭스기판에 있어서의 축적용량부(Cp)의 제조공정을 나타내는 도면으로, 각각 제1공정∼제3공정 및 TFT의 채널형성후를 나타낸다.
실시형태39의 액티브매트릭스기판은 축적용량부(Cp)가 전단의 주사선(11)의 도체층(10)과 당해 화소영역(Px)의 화소전극(41)으로부터 연장되는 투명도전층(40)과가 게이트절연층(2) 및 반도체층(20)으로 이루어지는 적층막을 개재하여 서로 대향배치로 형성되어 있다. 그리고 이 축적용량부(Cp)에서는 투명도전층(40) 및 금속층(30) 및 반도체층(20)의 말단측면이 일치하고 있다.
이 액티브매트릭스기판의 축적용량부(Cp) 이외의 구성, 제조방법은실시형태18에 나타낸 것과 동일하기 때문에, 여기서는 설명을 생략한다.
이 액티브매트릭스기판은 실시형태18의 제조공정내에서 순차 하기의 4공정으로 제조할 수가 있다.
(제1공정) 도 180a에 나타낸 바와 같이, 유리기판(1)상에 스패터링에 의해 연속하여 약 200nm의 Al로 이루어지는 하층금속층(10A)과 약 100nm의 Ti로 이루어지는 상층금속층(10B)을 막형성하여 제1도체층(10)을 형성하고, 포토리소그래피공정을 통해서, 당해 화소영역(Px)의 전단의 주사선(11)을 각 화소영역의 축적용량부(Cp)에 축적공통전극(72)이 형성되도록 남겨 제1도체층(10)을 에칭제거한다.
(제2공정) 도 180b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 연속하여 약 400nm의 실리콘질화막으로 이루어지는 게이트절연층(2)과, 약 250nm의 비결정질 실리콘층(21) 및 약 50nm의 n+비결정질 실리콘층(22)으로 이루어지는 반도체층(20)과, 계속해서 스패터링에 의해 약 200nm의 Cr로 이루어지는 금속층(30)을 막형성한다. 다음에 포토리소그래피공정을 통해서, 주사선(11)의 상면 및 측면전체가 게이트절연층(2)으로 덮어지도록 남겨 금속층(30) 및 반도체층(20) 및 게이트절연층(2)을 순차 에칭제거한다.
(제3공정) 도 180c에 나타낸 바와 같이, 상기 기판상에 스패터링에 의해 약 50nm의 ITO로 이루어지는 투명도전층(40)을 형성하여, 포토리소그래피공정을 통해서, 화소전극(41)으로부터 축적용량부(Cp)에 연장되는 축적용량전극(71)이 형성되도록 남겨 투명도전층(40)을 에칭제거하고, 이어서 노출된 금속층(30)을 에칭제거한다.
다음에 도 180d에 나타낸 바와 같이, 상기 에칭에 사용한 마스크패턴 또는 마스크를 제거한 후의 투명도전층(40)을 마스크로하여, 노출된 n+비결정질 실리콘층(22)을 에칭제거한다.
(제4공정) 도 179b에 나타낸 바와 같이, 상기 기판상에 플라즈마 CVD에 의해 약 150nm의 실리콘질화막으로 이루어지는 보호절연층(3)을 형성하고, 포토리소그래피공정을 통해서, 축적용량부(Cp)가 형성된 부분의 보호절연층(3) 및 비결정질 실리콘층(21)을 순차 에칭제거한다.
또 본 실시형태에서는 실시형태18의 축적용량의 제조방법에 관해서 설명하였지만, 실시형태19∼실시형태25에 관해서도 완전히 동일하게 하여 축적용량을 형성할 수가 있다.
실시형태39의 액티브매트릭스기판은 축적용량부에서 투명도전층 및 금속층 및 반도체층의 말단측면이 일치하도록 형성하였기 때문에, 축적용량을 포함해서 4공정에서 제조할 수가 있다.
이상 설명한 바와 같이, 본 발명의 액티브매트릭스기판은 포토리소그래피를 각 1회 포함하는 4공정으로 제조할 수 있기 때문에, 생산효율과 재료에 대한 제품비율을 향상시킬 수 있음과 동시에 제품의 특성과 신뢰성을 향상시킬 수 있다.

Claims (99)

  1. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판에 있어서,
    상기 신호선, 상기 소스전극, 및 상기 드레인전극이 어느 것이나 투명도전층상에 금속층을 적층하여 형성되고, 상기 소스전극의 하층의 상기 투명도전층이 창문부의 상기 게이트절연층상에 연장되어 상기 화소전극이 형성된 것을 특징으로 하는 액티브매트릭스기판.
  2. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하여 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되고, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판에 있어서,
    상기 공통배선과 상기 공통전극이 함께 상기 주사선과 동층에 형성되며, 또한 상기 투명절연성기판의 적어도 한편의 변부에서 상기 공통배선의 단부가 상기 주사선의 같은 변부의 단부보다 외측으로 연장되어 형성되고, 상기 공통배선의 단부가 서로 상기 주사선과 동층에 있어서 전기적으로 접속되어 있는 것을 특징으로 하는 액티브매트릭스기판.
  3. 투명절연성기판상에 있어, 직교하는 주사선과 신호선이 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판에 있어서,
    상기 신호선의 하층에 상기 신호선과 동일형상의 반도체층이 형성되고, 상기 반도체층과 상기 신호선을 투명도전층이 피복함과 동시에, 상기 소스전극과 상기 드레인전극이 금속층상에 상기 투명도전층을 적층하여 형성되고, 상기 소스전극의 상층의 상기 투명도전층이 창문부의 상기 게이트절연층상에 연장되어 상기 화소전극이 형성된 것을 특징으로 하는 액티브매트릭스기판.
  4. 투명절연성기판상에 있어, 직교하는 주사선과 신호선에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판에 있어서,
    상기 신호선의 하층에 형성된 상기 반도체층이 하측이 폭이 넓음이 되도록 단면철형으로 형성되고, 철형상부의 상기 반도체층과 상기 신호선을 형성하는 금속층 및 투명도전층이라는 각각의 측면이 일치하도록 형성됨과 동시에, 상기 소스전극과 상기 드레인전극과가 상기 금속층상에 상기 투명도전층을 적층하여 형성되고, 상기 소스전극의 상층의 상기 투명도전층이 창문부의 상기 게이트절연층상에 연장되어 상기 화소전극이 형성된 것을 특징으로 하는 액티브매트릭스기판.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 소스전극 및 상기 드레인전극의 하층에 배치된 상기 반도체층상층의 오믹콘택층의 두께가 3nm∼6nm의 범위내인 것을 특징으로 하는 액티브매트릭스기판.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 주사선이 Al 또는 Al을 주체로 하는 합금의 단층막 또는 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층한 적층막으로 형성된 것을 특징으로 하는 액티브매트릭스기판.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 주사선이 2층이상의 도전막으로 이루어지는 적층막으로 형성되고, 이 적층막의 최상층이 금속의 질화막 또는 투명도전막으로 형성된 것을 특징으로 하는 액티브매트릭스기판.
  8. 제2항에 있어서, 상기 신호선이 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층한 적층막으로 형성된 것을 특징으로 하는 액티브매트릭스기판.
  9. 제5항에 있어서, 상기 신호선이 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층한 적층막으로 형성된 것을 특징으로 하는 액티브매트릭스기판.
  10. 제2항에 있어서, 상기 신호선이 2층이상의 도전막으로 이루어지는 적층막으로 형성되고, 이 적층막의 최상층이 금속의 질화막 또는 투명도전막으로 형성된 것을 특징으로 하는 액티브매트릭스기판.
  11. 제5항에 있어서, 신호선이 2층이상의 도전막으로 이루어지는 적층막으로 형성되고, 이 적층막의 최상층이 금속의 질화막 또는 투명도전막으로 형성된 것을 특징으로 하는 액티브매트릭스기판.
  12. 제7항에 있어서, 상기 금속의 질화막이 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막인 것을 특징으로 하는 액티브매트릭스기판.
  13. 제10항에 있어서, 상기 금속의 질화막이 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막인 것을 특징으로 하는 액티브매트릭스기판.
  14. 제11항에 있어서, 상기 금속의 질화막이 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막인 것을 특징으로 하는 액티브매트릭스기판.
  15. 제12항에 있어서, 상기 금속의 질화막의 질소농도가 25원자% 이상인 것을 특징으로 하는 액티브매트릭스기판.
  16. 제13항에 있어서, 상기 금속의 질화막의 질소농도가 25원자% 이상인 것을 특징으로 하는 액티브매트릭스기판.
  17. 제 14항에 있어서, 상기 금속의 질화막의 질소농도가 25원자% 이상인 것을 특징으로 하는 액티브매트릭스기판.
  18. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선시단부에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 주사선으로부터 상기 박막트랜지스터부로 연장되는 또는 상기 주사선의 일부를 공유하는 게이트전극을 남겨 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 박막트랜지스터부를 남겨 상기 반도체층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 순차 투명도전층과 금속층을 적층하여, 신호선과, 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서 신호선으로부터 박막트랜지스터부로 연장되는 드레인전극과, 화소전극과, 이 화소전극으로부터 상기 박막트랜지스터부로 연장되고 상기 드레인전극과 채널갭을 두고 대향배치되는 소스전극을 남겨 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거한 후, 상기 화소전극 및 상기 신호선단자부상의 상기 금속층을 에칭제거하여, 투명도전층으로 이루어지는 화소전극 및 신호선단자와, 도체층으로 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  19. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하고 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되어, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 제1도체층을 형성하고, 주사선과, 주사선의 시단부에 형성되는 주사선단자부와, 상기 투명절연성기판의 적어도 한편의 변부에서 단부가 상기 주사선의 같은 변부의 단부로부터 외측으로 연장되는 공통배선과, 상기 공통배선의 단부를 서로 전기적으로 접속하는 공통배선연결선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 공통전극을 남겨 상기 제1도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 각각의 화소영역에서 박막트랜지스터의 게이트전극이 되는 상기 주사선의 부분을 남겨 상기 반도체층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 제2도체층을 형성하고, 신호선과, 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 게이트전극상으로 연장되는 드레인전극과, 상기 게이트절연층을 개재하여 상기 공통전극에 대향하여 연장되는 화소전극과, 상기 화소전극으로부터 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 배치되는 소스전극을 남겨 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하고, 제2도체층으로 이루어지는 신호선단자와, 제1도체층으로 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  20. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선시단부에 형성되는 주사선단자부와, 각각의 화소영역에서 주사선으로부터 박막트랜지스터부에 연장되는, 또는 상기 주사선의 일부를 공유하는 게이트전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하고, 신호선 또는 신호선을 덮는 부분과, 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서 신호선으로부터 박막트랜지스터부를 지나서 화소전극부로 연장되는 돌출부를 남겨 상기 금속층과 상기 반도체층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부로 연장되는 드레인전극과, 상기 드레인전극과 채널갭을 두고 대향배치되는 소스전극과, 상기 화소전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층과 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하고, 투명도전층으로 이루어지는 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 신호선단자와, 도체층으로 이루어지는 상기 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  21. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선시단부에 형성되는 주사선단자부와, 각각의 화소영역에서 주사선으로부터 박막트랜지스터부에 연장되는, 또는 상기 주사선의 일부를 공유하는 게이트전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, V속원소의 도핑처리를 행하여 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하고, 신호선 또는 신호선을 덮는 부분과, 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서 신호선으로부터 박막트랜지스터부를 지나서 화소전극부로 연장되는 돌출부를 남겨 상기 금속층 및 상기 반도체층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 상기 신호선으로부터 박막트랜지스터부로 연장되는 드레인전극과, 상기 드레인전극과 채널갭을 두고 대향배치되는 소스전극과, 상기 화소전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하고, 투명도전층으로 이루어지는 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 신호선단자와, 도체층으로 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  22. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하여 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되고, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선시단부에 형성되는 주사선단자부와, 상기 투명절연성기판의 적어도 한편의 변부에서 단부가 상기 주사선의 같은 변부의 단부보다 외측으로 연장되는 공통배선과, 상기 공통배선의 단부를 서로 전기적으로 접속하는 공통배선연결선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 공통전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과 금속층을 적층하고, 상기 신호선 또는 신호선을 덮는 부분과, 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부를 지나서 화소전극부로 연장되는 돌출부를 남겨 상기 금속층과 상기 반도체층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층 또는 금속의 질화막층 또는 제2금속층을 형성하고, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 게이트전극상에 형성되는 박막트랜지스터부로 연장되는 드레인전극과, 상기 게이트절연층을 개재하여 상기 공통전극에 대향하여 연장되는 화소전극과, 상기 화소전극으로부터 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 배치되는 소스전극을 남겨 상기 투명도전층 또는 상기 금속의 질화막층 또는 상기 제2금속층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하고, 금속층과 투명도전층 또는 금속의 질화막층과의 적층막, 투명도전층, 금속의 질화막층, 제2금속층의 어느 것 인가로 이루어지는 신호선단자와, 도체층으로 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  23. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 주사선과 신호선이 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하여 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되고, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선시단부에 형성되는 주사선단자부와, 상기 투명절연성기판의 적어도 한편의 변부에서 단부가 상기 주사선의 같은 변부의 단부보다 외측으로 연장되는 공통배선과, 상기 공통배선의 단부를 서로 전기적으로 접속하는 공통배선연결선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 공통전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하여, V속원소의 도핑처리을 행하여 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하고, 상기 신호선 또는 신호선을 덮는 부분과, 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부를 지나서 화소전극부로 연장되는 돌출부를 남겨 상기 금속층 및 상기 반도체층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층 또는 금속의 질화막층 또는 제2금속층을 형성하고, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 상기 신호선으로부터 상기 게이트전극상에 형성되는 박막트랜지스터부로 연장되는 드레인전극과, 상기 게이트절연층을 개재하여 상기 공통전극에 대향하여 연장되는 화소전극과, 상기 화소전극으로부터 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 배치되는 소스전극을 남겨 상기 투명도전층 또는 상기 금속의 질화막층 또는 상기 제2금속층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해형성된 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하고, 금속층과 투명도전층 또는 금속의 질화막층과의 적층막, 투명도전층, 금속의 질화막층, 제2금속층의 어느 것인가로 이루어지는 신호선단자와, 도체층으로 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  24. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하여 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되며, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하여, 주사선과, 주사선시단부에 형성되는 주사선단자부와, 상기 투명절연성기판의 적어도 한편의 변부에서 단부가 상기 주사선의 같은 변부의 단부보다 외측으로 연장되는 공통배선과, 상기 공통배선의 단부를 서로 전기적으로 접속하는 공통배선연결선과, 각각의 화소영역에서, 상기 주사선의 일부를 공유하는 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 공통전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하여, 상기 신호선 또는 신호선을 덮는 부분과, 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 상기 신호선으로부터 박막트랜지스터부를 지나서 화소전극부로 연장되는 돌출부와, 상기 돌출부로부터 상기 게이트절연층을 개재하여 상기 공통전극에 대향하여 연장되는 화소전극 또는 화소전극을 덮는 부분을 남겨 상기 금속층 및 상기 반도체층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층 또는 금속의 질화막층 또는 제2금속층을 형성하여, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 상기 신호선으로부터 상기 게이트전극상에 형성되는 박막트랜지스터부로 연장되는 드레인전극과, 상기 화소전극 또는 화소전극을 덮는 부분과, 상기 화소전극으로부터 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 배치되는 소스전극을 남겨 상기 투명도전층 또는 상기 금속의 질화막층 또는 상기 제2금속층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하고, 금속층과 투명도전층 또는 금속의 질화막층과의 적층막, 투명도전층, 금속의 질화막층, 제2금속층의 어느 것인가로 이루어지는 신호선단자와, 도체층으로 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  25. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하여 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되며, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 주사선과, 주사선선단부에 형성되는 주사선단자부와, 상기 투명절연성기판의 적어도 한편의 변부에서 단부가 상기 주사선의 같은 근처부의 단부보다 외측으로 연장되는 공통배선과, 상기 공통배선의 단부를 서로 전기적으로 접속하는 공통배선연결선과, 각각의 화소영역에서, 상기 주사선의 일부를 공유하는 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 공통전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차, 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하여, V속원소의 도핑처리을 하여 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하고, 상기 신호선 또는 신호선을 덮는 부분과, 신호선시단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 신호선으로부터 박막트랜지스터부를 지나서 화소전극부로 연장되는 돌출부와, 이 돌출부로부터 게이트절연층을 개재하여 공통전극에 대향하여 연장되는 화소전극 또는 화소전극을 덮는 부분을 남겨 금속층 및 반도체층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층 또는 금속의 질화막층 또는 제2금속층을 형성하고, 상기 신호선 또는 신호선을 덮는 부분과, 상기 신호선선단부에 형성되는 신호선단자부와, 각각의 화소영역에서, 상기 신호선으로부터 상기 게이트전극상에 형성되는 박막트랜지스터부로 연장되는 드레인전극과, 상기 화소전극 또는 화소전극을 덮는 부분과, 상기 화소전극으로부터 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 배치되는 소스전극을 남겨 상기 투명도전층 또는 상기 금속의 질화막층 또는 상기 제2금속층을 에칭제거하고, 이어서 노출된 금속층 및 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부상의 보호절연층과, 상기 주사선단자부상의 보호절연층 및 게이트절연층을 에칭제거하고, 금속층과 투명도전층 또는 금속의 질화막층과의 적층막, 투명도전층, 금속의 질화막층, 제2금속층의 어느 것 인가로 이루어지는 신호선단자와, 도체층으로 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  26. 제18항 내지 제25항 중 어느 한 항에 있어서, 상기 제1공정에서, 상기 투명절연성기판상에 Al 또는 Al을 주체로 하는 합금에 의해, 또는 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층하여, 상기 도체층을 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  27. 제18항 내지 제25항 중 어느 한 항에 있어서, 상기 제1공정에서, 상기 투명절연성기판상에 1층이상의 도전막과 그 위에 금속의 질화막 또는 투명도전막을 적층하여 상기 도체층을 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  28. 제19항, 제22항 내지 제25항 중 어느 한 항에 있어서, 상기 제3공정에서, 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층하여 상기 제2도체층 또는 제2금속층을 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  29. 제19항에 있어서, 상기 제3공정에서, 1층이상의 도전막과 그 위에 금속의 질화막 또는 투명도전막을 적층하여 상기 제2도체층을 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  30. 제27항에 있어서, 상기 금속의 질화막을 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막의 어느 것인가로부터 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  31. 제29항에 있어서, 상기 금속의 질화막을 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막의 어느 것인가로부터 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  32. 제30항에 있어서, 상기 금속의 질화막을 반응성스패터링에 의해 형성하고, 질소농도를 25원자% 이상으로 하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  33. 제31항에 있어서, 상기 금속의 질화막을 반응성스패터링에 의해 형성하고, 질소농도를 25원자% 이상으로 하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  34. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 신호선이 비결정질 실리콘으로 이루어지는 고저항선으로 서로 전기적으로 접속된 것을 특징으로 하는 액티브매트릭스기판.
  35. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 신호선이 상기 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘층을 개재하여 서로 전기적으로 접속되는 것을 특징으로 하는 액티브매트릭스기판.
  36. 제34항에 있어서, 인접하는 상기 신호선이 화소영역에서 신호입력측으로, 1조 또는 복수조가 대향하는 돌출부를 가져, 상기 돌출부가 비결정질 실리콘층으로 서로 전기적으로 접속되는 것을 특징으로 하는 액티브매트릭스기판.
  37. 제35항에 있어서, 인접하는 상기 신호선이, 화소영역에서 신호입력측으로, 1조 또는 복수조가 대향하는 돌출부를 가져, 상기 돌출부가 비결정질 실리콘층으로 서로 전기적으로 접속되는 것을 특징으로 하는 액티브매트릭스기판.
  38. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 신호선이 비결정질 실리콘으로 이루어지는 고저항선으로 공통배선에 전기적으로 접속되는 것을 특징으로 하는 액티브매트릭스기판.
  39. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 신호선이 상기 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘층을 개재하여 공통배선에 전기적으로 접속되는 것을 특징으로 하는 액티브매트릭스기판.
  40. 제38항에 있어서, 상기 신호선과, 상기 신호선과 동층에 형성된 상기 공통배선, 또는 상기 주사선과 동층에 형성된 상기 공통배선에 접속되어 상기 신호선과 동층에 형성된 신호선연결선과가, 상기 신호선의 종단부에서, 1조 또는 복수조의 대향하는 돌출부를 가져, 상기 돌출부가 비결정질 실리콘층으로 서로 전기적으로 접속된 것을 특징으로 하는 액티브매트릭스기판.
  41. 제39항에 있어서, 상기 신호선과, 상기 신호선과 동층에 형성된 상기 공통배선, 또는 상기 주사선과 동층에 형성된 상기 공통배선에 접속되어 상기 신호선과 동층에 형성된 신호선연결선과가, 상기 신호선의 종단부에서, 1조 또는 복수조의 대향하는 돌출부를 가져, 상기 돌출부가 비결정질 실리콘층으로 서로 전기적으로 접속된 것을 특징으로 하는 액티브매트릭스기판.
  42. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판에 있어서,
    상기 드레인전극 및 상기 소스전극이 투명도전층상에 금속층을 적층하여 형성되고, 상기 소스전극의 상기 투명도전층과 상기 금속층과의 적층막이, 상기 게이트절연층 및 상기 반도체층이 적층된 적층막의 측면을 덮도록 상기 투명절연성기판상에 수하되며, 나아가, 상기 금속층 하층의 투명도전층이 상기 투명절연성기판상을 상기 창문부로 연장되어 상기 화소전극을 형성하며, 또한 상기 주사선과 같이 형성된 상기 투명절연성기판상의 도체층의 측면이 모두 상기 게이트절연층으로 피복된 것을 특징으로 하는 액티브매트릭스기판.
  43. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 상기 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하여 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되고, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판에 있어서,
    상기 소스전극의 도체층이, 상기 게이트절연층 및 상기 반도체층이 적층된 적층막의 측면을 덮도록 상기 투명절연성기판상에 수하되며, 나아가 상기 투명절연성기판상을 상기 창문부로 연장되어 상기 화소전극을 형성하고, 또한 상기 주사선과 함께 형성된 상기 투명절연성기판상의 도체층의 측면이 모두 상기 게이트절연층으로 피복된 것을 특징으로 하는 액티브매트릭스기판.
  44. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판에 있어서,
    상기 드레인전극 및 상기 소스전극이 어느 것이나 금속층상에 투명도전층을적층하여 형성되고, 상기 소스전극 상층의 상기 투명도전층이, 상기 게이트절연층과 상기 반도체층과 상기 금속층과가 적층된 적층막의 측면을 덮도록 상기 투명절연성기판상에 수하되며, 나아가 상기 투명절연성기판상을 상기 창문부로 연장되어 상기 화소전극을 형성하며, 또한 상기 주사선과 함께 형성된 상기 투명절연성기판상의 도체층의 측면이 모두 상기 게이트절연층으로 피복된 것을 특징으로 하는 액티브매트릭스기판.
  45. 제44항에 있어서, 상기 소스전극 및 상기 드레인전극의 하층에 배치된 상기 반도체층 상층의 오믹콘택층의 두께가 3nm∼6nm의 범위내인 것을 특징으로 하는 액티브매트릭스기판.
  46. 제43항에 있어서, 상기 신호선이 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층한 적층막으로 형성된 것을 특징으로 하는 액티브매트릭스기판.
  47. 제43항에 있어서, 상기 신호선이 2층이상의 도전막으로 이루어지는 적층막으로 형성되고, 상기 적층막의 최상층이 금속의 질화막 또는 투명도전막으로 형성된 것을 특징으로 하는 액티브매트릭스기판.
  48. 제47항에 있어서, 상기 금속의 질화막이 Ti, Ta, Nb, Cr 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막인 것을 특징으로 하는 액티브매트릭스기판.
  49. 제48항에 있어서, 상기 금속의 질화막의 질소농도가 25원자% 이상인 것을 특징으로 하는 액티브매트릭스기판.
  50. 제42항 내지 제45항 중 어느 한 항에 있어서, 상기 박막트랜지스터부의 채널갭이 연장되는 방향의 상기 반도체층의 양측측면의 일부가 상기 보호절연층으로 피복된 것을 특징으로 하는 액티브매트릭스기판.
  51. 제42항 내지 제45항 중 어느 한 항에 있어서, 상기 주사선이 2층이상의 도전막으로 이루어지는 적층막으로 형성되고, 상기 적층막의 최상층이 하층의 상기 도전막의 에칭보호층으로 되어 있는 것을 특징으로 하는 액티브매트릭스기판.
  52. 제51항에 있어서, 상기 하층의 도전막의 적어도 1층이 Al 또는 Al을 주체로 하는 합금으로 이루어져, 상기 최상층의 도전막이 Ti, Ta, Nb, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금, 또는 Ti, Ta, Nb, Cr, 또는 이것들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막의 어느 것인가로 이루어지는 것을 특징으로 하는 액티브매트릭스기판.
  53. 제42항, 제44항 또는 제45항 중 어느 한 항에 있어서, 상기 주사선이 형성되는 제1도체층과 상기 신호선이 형성되는 제2도체층과가 접속하는 접속부가 형성되고, 상기 접속부가 상기 보호절연층의 개구부와 겹치지 않도록 배치된 것을 특징으로 하는 액티브매트릭스기판.
  54. 제42항 또는 제43항에 있어서, 상기 주사선이 형성되는 제1도체층과 상기 신호선이 형성되는 제2도체층과가 상기 게이트절연층과 상기 반도체층을 관통하는 개구부를 통해서 직접접속된 것을 특징으로 하는 액티브매트릭스기판.
  55. 제44항 또는 제45항에 있어서, 상기 주사선이 형성되는 제1도체층과 상기 신호선이 형성되는 제2도체층과가 상기 게이트절연층과 상기 반도체층을 관통하는 개구부를 통해서 상기 투명도전층에 의해 접속된 것을 특징으로 하는 액티브매트릭스기판.
  56. 제 42항에 있어서, 상기 게이트절연층과 반도체층과로 이루어지는 적층막을 개재하여 서로 대향하는 전단주사선의 도체층과 해당 화소전극으로부터 연장되는 투명도전층과에 의해 축적용량부가 형성되고, 이 축적용량부에서 투명도전층 및 반도체층의 말단측면이 일치되어 있는 것을 특징으로 하는 액티브매트릭스기판.
  57. 제44항 또는 제45항에 있어서, 게이트절연층과 반도체층과로 이루어지는 적층막을 개재하여 서로 대향하는 전단주사선의 도체층과 해당 화소영역의 금속층 및그 위에 적층된 투명도전층과에 의하여 축적용량부가 형성되고, 이 축적용량부에서 투명도전층 및 금속층 및 반도체층의 말단측면이 일치되어 있는 것을 특징으로 하는 액티브매트릭스기판.
  58. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하여, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하여,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 제1공정에서 패턴형성된 도체층상의 소정의 개구부를 제외하여, 적어도 상기 도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 순차 투명도전층과 금속층을 적층하여, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 박막트랜지스터부의 상기 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거한 후, 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층에 형성된 개구부에 노출된 상기 금속층을 에칭제거하고, 상기 투명도전층으로 이루어지는 상기 화소전극 및 상기 신호선단자와, 상기 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 상기 개구부를 통해서 상기 투명도전층이 적층된 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  59. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하여, 적어도 상기 주사선과, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 제1공정에서 패턴형성된 도체층상의 소정의 개구부를 제외하여, 적어도 상기 도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 순차 투명도전층과 금속층을 적층하여, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 다시 연장되어 주사선단자부위에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 박막트랜지스터부의 상기 반도체층이 형성되도록 남기고 상기 보호절연층 및 상기 반도체층을 순차 에칭제거한 후, 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층에 형성된 개구부에 노출된 상기 금속층을 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극 및 상기 주사선단자 및 상기 신호선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  60. 투명절연성기판상에 있어, 직교하는 신호선과 주사선과에 둘러싸여 상기 신호선과 상기 주사선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하여, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극과, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 상기 신호선의 일부가 되는 하층신호선을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 제1공정에서 패턴형성된 도체층상의 소정의 개구부를 제외하고, 적어도 상기 도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 순차 투명도전층과 금속층을 적층하여, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 인접하는 화소영역의 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 접속하는 상층신호선과, 각각의 화소영역에서 상기 상층신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 금속층과 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 박막트랜지스터부의 상기 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거한 후, 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층에 형성된 개구부에 노출된 상기 금속층을 에칭제거하고, 상기 투명도전층으로 이루어지는 상기 화소전극 및 상기 신호선단자와, 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 상기 투명도전층이 적층된 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  61. 투명절연성기판상에 있어, 직교하는 신호선과 주사선과에 둘러싸여 상기 신호선과 상기 주사선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하여, 적어도 상기 주사선과, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부에 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극과, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 상기 신호선의 일부가 되는 하층신호선을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 제1공정에서 패턴형성된 도체층상의 소정의 개구부를 제외하고, 적어도 상기 도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 순차 투명도전층과 금속층을 적층하고, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 주사선단자부위에 형성되는 주사선단자부와, 인접하는 화소영역의 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 접속하는 상층신호선과, 각각의 화소영역에서 상기 상층신호선으로부터 상기 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 박막트랜지스터의 상기 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거한 후, 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층의 개구부에 노출된 상기 금속층을 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극 및 상기 주사선단자 및 상기 신호선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  62. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 상기 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하고 상기 공통배선에 접속된 빗치상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되어, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 제1도체층을 형성하여, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 상기 공통배선과, 각각의화소영역에서 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 제1도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 상기 제1공정에서 패턴형성된 상기 제1도체층상의 소정의 개구부를 제외하고, 적어도 상기 제1도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 제2도체층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 상기 공통배선의 단부상에 형성된 상기 개구부에 접속하여 상기 공통배선의 단부를 전기적으로 접속하는 공통배선연결선과, 상기 공통배선연결선에 접속하는 공통배선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 게이트전극상에 연장되는 상기 드레인전극과, 상기 반도체층 및 상기 게이트절연층을 관통하는 상기 개구부를 통해서 기부가 상기 공통배선에 접속되는 복수의 공통전극과, 상기 공통전극에 끼워지도록 연장되는 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기
    접속전극부 및 상기 신호선단자부 및 상기 공통배선단자부상의 상기 보호절연층과, 적어도 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 상기 제1도체층상에 반도체층 및 게이트절연층을 관통하는 개구부를 통해서 상기 제2도체층이 적층되어서되는 주사선단자와, 상기 제2도체층으로 이루어지는 신호선단자 및 공통배선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  63. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하고 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되며, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 제1도체층을 형성하여, 적어도 상기 주사선과, 상기 공통배선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는상기 게이트전극을 남기고 상기 제1도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하여, 상기 제1공정에서 패턴형성된 상기 제1도체층상의 소정의 개구부를 제외하고, 적어도 상기 제1도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 제2도체층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 상기 공통배선단부상에 형성된 상기 개구부를 통해서 상기 공통배선단부에 접속하여, 이들을 전기적으로 접속하는 공통배선연결선과, 상기 공통배선연결선에 접속하는 공통배선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 주사선상에 형성되는 박막트랜지스터부로 연장되는 상기 드레인전극과, 반도체층 및 게이트절연층을 관통하는 상기 개구부를 통해서 기부가 상기 공통배선에 접속되는 복수의 상기 공통전극과, 상기 공통전극에 끼워지도록 연장되는 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기신호선단자부 및 상기 주사선단자부 및 상기 공통배선단자부상의 보호절연층과, 적어도 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 상기 제2도체층으로 이루어지는 주사선단자 및 신호선단자 및 공통배선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  64. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하고 상기 공통배선에 접속된 빗치상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되며, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판에 있어서,
    제1공정에서, 상기 투명절연성기판상에 제1도체층을 형성하고, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 상기 공통배선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 상기 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 상기 공통전극을 남겨 상기 제1도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, 상기 제1공정에서 패턴형성된 상기 제1도체층상의 소정의 개구부를 제외하여, 적어도 상기 제1도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 제2도체층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 상기 공통배선단부상에 형성된 상기 개구부를 통해서 상기 공통배선단부에 접속하여, 이들을 전기적으로 접속하는 공통배선연결선과, 상기 공통배선연결선에 접속하는 공통배선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 게이트전극상으로 연장되는 상기 드레인전극과, 상기 공통전극에 대향하여 연장되는 상기 화소전극과, 상기 화소전극으로부터 상기 박 막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 접속전극부 및 상기 신호선단자부 및 상기 공통배선단자부상의 상기 보호절연층과, 적어도 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 상기 제1도체층상에 반도체층 및 게이트절연층을 관통하는 개구부를 통해서 상기 제2도체층이 적층되어되는 주사선단자와, 상기 제2도체층으로 이루어지는 신호선단자 및 공통배선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  65. 투명절연성기판상에 주사선과 공통배선과가 교대로 복수배열되고, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 창문부에 배설된 빗치형상의 화소전극과, 상기 화소전극에 대향하여 상기 공통배선에 접속된 빗치형상의 공통전극과가 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속되며, 상기 화소전극과 상기 공통전극과의 사이에 상기 투명절연성기판면에 대하여 횡방향의 전계를 형성하는 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 제1도체층을 형성하고, 적어도 상기 주사선과, 상기 공통배선과, 각각의 화소영역에서 상기 주사선의 일부를 공유하는 상기 게이트전극과, 상기 공통배선으로부터 연장되는 복수의 상기 공통전극을 남겨 상기 제1도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층을 적층하여, 상기 제1공정에서 패턴형성된 상기 제1도체층상의 소정의 개구부를 제외하고, 적어도 상기 제1도체층의 상면 및 측면전체가 상기 게이트절연층으로 덮어지도록 남겨 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 제2도체층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 상기 공통배선단부상에 형성된 상기 개구부를 통해서 상기 공통배선단부에 접속하여, 이들을 전기적으로 접속하는 공통배선연결선과, 상기 공통배선연결선에 접속하는 공통배선단자부와, 각각의 화소영역에서 상기 신호선으로부터 상기 주사선상에 형성되는 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 공통전극에 끼워지도록 연장되는 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 신호선단자부 및 상기 주사선단자부 및 상기 공통배선단자부상의 보호절연층과, 적어도 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 상기 제2도체층으로 이루어지는 주사선단자 및 신호선단자 및 공통배선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의제조방법.
  66. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하여, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하고, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 각각의 화소영역에서, 상기 신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 상기 신호선단자와, 상기 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 상기 개구부를 통해서 투명도전층이 적층되어 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  67. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되고, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하여, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남기고 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 주사선단자 및 신호선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  68. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하여, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 신호선의 일부가 되는 하층신호선과, 각각의 화소영역에서, 상기 주사선으로부터 박막트랜지스터부에 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하여, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 인접하는 화소영역의 상기 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 상기 개구부를 통해서 서로 접속하는 상층신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 각각의 화소영역에서, 상기 상층신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 상층신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 신호선단자와, 상기 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 투명도전층이 적층되어 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  69. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸이고 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 신호선의 일부가 되는 하층신호선과, 각각의 화소영역에서, 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층 및 n+비결정질 실리콘층으로 이루어지는 반도체층과, 금속층을 적층하고, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 인접하는 화소영역의 상기 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 서로 접속하는 상층신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 각각의 화소영역에서, 상기 상층신호선으로부터 박막트랜지스터부에 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 상층신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 주사선단자 및 신호선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  70. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, V속원소의 도핑처리를 하고 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하고, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 각각의 화소영역에서, 상기 신호선으로부터 박막트랜지스터부에 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 신호선단자와, 상기 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 투명도전층이 적층되어 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  71. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 각각의 화소영역에서, 상기 주사선으로부터 박막트랜지스터부로 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하고, V속원소의 도핑처리를 하고 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하여, 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 상기 신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 각각의 화소영역에서 상기 신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부로 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하여, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 주사선단자 및 신호선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  72. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하고, 적어도 상기 주사선과, 주사선단자부위에 형성되는 주사선단자부와, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 신호선의 일부가 되는 하층신호선과, 각각의 화소영역에서 상기 주사선으로부터 박막트랜지스터부에 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하여, V속원소의 도핑처리를 하여 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하여, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하고, 인접하는 화소영역의 상기 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 상기 개구부를 통해서 서로 접속하는 상층신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단자부상에 형성된 상기 개구부를 통해서 상기 주사선단자부에 접속하는 접속전극부와, 각각의 화소영역에서, 상기 상층신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성된 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 접속전극부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 상층신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하여, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 신호선단자와, 상기 도체층상에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 투명도전층이 적층되어 이루어지는 주사선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  73. 투명절연성기판상에 있어, 직교하는 주사선과 신호선과에 둘러싸여 상기 주사선과 상기 신호선을 포함하는 화소영역이 배열되고, 당해 영역에 게이트전극과, 상기 게이트전극에 게이트절연층을 개재하여 대향하는 섬형상의 반도체층과, 상기 반도체층상에 채널갭을 두고 형성된 한쌍의 드레인전극 및 소스전극과로 이루어지는 역스타가형박막트랜지스터가 형성되고, 상기 주사선과 상기 신호선과에 둘러싸인 광이 투과하는 창문부에 화소전극이 형성되며, 상기 게이트전극은 상기 주사선에, 상기 드레인전극은 상기 신호선에, 상기 소스전극은 상기 화소전극에 각각 접속된 액티브매트릭스기판의 제조방법에 있어서,
    제1공정에서, 상기 투명절연성기판상에 도체층을 형성하여, 적어도 상기 주사선과, 인접하는 주사선의 사이에 상기 주사선과 비접촉으로 형성되어 신호선의 일부가 되는 하층신호선과, 각각의 화소영역에서, 상기 주사선으로부터 박막트랜지스터부에 연장되는, 또는 상기 주사선의 일부를 공유하는 상기 게이트전극을 남겨 상기 도체층을 에칭제거하고,
    제2공정에서, 상기 투명절연성기판상에 순차 게이트절연층과, 비결정질 실리콘층으로 이루어지는 반도체층을 적층하여, V속원소의 도핑처리를 하여 상기 반도체층의 표층에 n+비결정질 실리콘층을 형성한 후, 금속층을 적층하여, 적어도 상기 제1공정에서 패턴형성된 상기 도체층상의 소정의 개구부 및 화소전극이 형성되는 부위의 상기 금속층 및 상기 반도체층 및 상기 게이트절연층을 에칭제거하고,
    제3공정에서, 상기 투명절연성기판상에 투명도전층을 형성하여, 인접하는 화소영역의 상기 주사선을 끼고 대향하는 상기 하층신호선에 상기 반도체층 및 상기 게이트절연층을 관통하는 개구부를 통해서 서로 접속하는 상층신호선과, 신호선단자부위에 형성되는 신호선단자부와, 상기 주사선단부상에 형성된 상기 개구부를 통해서 상기 주사선단부에 접속하는 접속전극부와, 상기 접속전극부에서 더욱 연장되어 형성되는 주사선단자부와, 각각의 화소영역에서, 상기 상층신호선으로부터 박막트랜지스터부로 연장되는 상기 드레인전극과, 상기 화소전극과, 상기 화소전극으로부터 상기 박막트랜지스터부에 연장되어 상기 드레인전극과 채널갭을 두고 대향배치되는 상기 소스전극을 남겨 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층 및 상기 V속원소의 도핑처리에 의해 형성되는 n+비결정질 실리콘층을 에칭제거하고,
    제4공정에서, 상기 투명절연성기판상에 보호절연층을 형성하고, 이어서 상기 화소전극 및 상기 주사선단자부 및 상기 신호선단자부상의 상기 보호절연층과, 적어도 상기 상층신호선의 상면 및 측면전체가 상기 보호절연층으로 덮어지도록 또한 상기 박막트랜지스터의 반도체층이 형성되도록 남겨 상기 보호절연층 및 상기 반도체층을 순차 에칭제거하고, 투명도전층으로 이루어지는 상기 화소전극과, 금속층 및 투명도전층의 적층막 또는 투명도전층으로 이루어지는 주사선단자 및 신호선단자를 노출시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  74. 제62항 내지 제65항 중 어느 한 항에 있어서, 상기 제3공정에서, 상기 제2도체층을 고융점금속과 그 위에 Al 또는 Al을 주체로 하는 합금을 적층하여 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  75. 제62항 내지 제65항 중 어느 한 항에 있어서, 상기 제3공정에서, 상기 제2도체층을 1층이상의 도전막과 그 위에 금속의 질화막 또는 투명도전막을 적층하여 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  76. 제75항에 있어서, 상기 금속의 질화막을 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막의 어느 것인가로부터 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  77. 제76항에 있어서, 상기 금속의 질화막을 반응성스패터링에 의해 형성하고, 질소농도를 25원자% 이상으로 하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  78. 제18항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에 각각의 상기 주사선을 전기적으로 접속하는 게이트 분로버스선이 형성되고, 또한 상기 표시면의 외측에 각각의 상기 신호선을 전기적으로 접속하는 드레인 분로버스선이 형성되며, 상기 게이트 분로버스선과 상기 드레인 분로버스선과가 적어도 1점에서 접속된 액티브매트릭스기판을 제조하는 데에 있어서,
    상기 제1공정에서, 각각의 상기 주사선을 전기적으로 접속하는 게이트 분로버스선을 남겨 상기 도체층을 에칭제거하고,
    상기 제3공정에서, 각각의 상기 신호선을 전기적으로 접속하는 드레인분로버스선을 상기 게이트 분로버스선과 적어도 1점에서 중첩되도록 남겨 상기 금속층 및 상기 투명도전층을 에칭제거하고,
    상기 제4공정에서, 상기 게이트 분로버스선과 상기 드레인분로버스선과의 상기 중첩부상의 상기 보호절연층 및 상기 금속층을 에칭제거하고, 이어서 상기 중첩부에 레이저광을 조사하여, 상기 게이트 분로버스선과 상기 드레인분로버스선을 상기 게이트절연층을 관통하여 융착하여 단락시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  79. 제19항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에 각각의 상기 주사선을 전기적으로 접속하는 게이트 분로버스선이 형성되고, 또한 상기 표시면의 외측에 각각의 상기 신호선을 전기적으로 접속하는 드레인 분로버스선이 형성되고, 상기 게이트 분로버스선과 상기 드레인 분로버스선과가 적어도 1점에서 접속된 액티브매트릭스기판을 제조하는 데에 있어서,
    상기 제1공정에서, 각각의 상기 주사선을 전기적으로 접속하는 게이트 분로버스선을 남겨 상기 제1도체층을 에칭제거하고,
    상기 제3공정에서, 각각의 상기 신호선을 전기적으로 접속하는 드레인 분로버스선을 상기 게이트 분로버스선과 적어도 1점에서 중첩되도록 남겨 상기 제2도체층을 에칭제거하고,
    상기 제4공정에서, 상기 게이트 분로버스선과 상기 드레인 분로버스선과의 상기 중첩부상의 상기 보호절연층을 에칭제거하고, 이어서 상기 중첩부에 레이저광을 조사하여, 상기 게이트 분로버스선과 상기 드레인 분로버스선을 상기 게이트절연층을 관통하여 융착하여 단락시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  80. 제20항 내지 제25항 중 어느 한 항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에 각각의 상기 주사선을 전기적으로 접속하는 게이트 분로버스선이 형성되고, 또한 상기 표시면의 외측에 각각의 상기 신호선을 전기적으로 접속하는 드레인 분로버스선이 형성되고, 상기 게이트 분로버스선과 상기 드레인 분로버스선과가 적어도 1점에서 접속된 액티브매트릭스기판을 제조하는 데에 있어서,
    상기 제1공정에서, 각각의 상기 주사선을 전기적으로 접속하는 게이트 분로버스선을 남겨 상기 도체층을 에칭제거하고,
    상기 제2공정에서, 상기 게이트 분로버스선상의 상기 금속층 및 상기 반도체층을 에칭제거하고,
    상기 제3공정에서, 각각의 상기 신호선을 전기적으로 접속하는 드레인 분로버스선을 상기 게이트 분로버스선과 적어도 1점에서 중첩되도록 남겨 상기 투명도전층과, 이어서 노출된 상기 금속층 및 상기 n+비결정질 실리콘층을 에칭제거하고,
    상기 제4공정에서, 상기 게이트 분로버스선과 상기 드레인 분로버스선과의 상기 중첩부상의 상기 보호절연층을 에칭제거하고, 이어서 상기 중첩부에 레이저광을 조사하여, 상기 게이트 분로버스선과 상기 드레인 분로버스선을 상기 게이트절연층을 관통하여 융착하여 단락시키는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  81. 제18항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선을 전기적으로 접속하는 고저항선 또는 상기 신호선과 공통배선을 전기적으로 접속하는 고저항선이 형성된 액티브매트릭스기판을 제조함에 있어서,
    상기 제2공정에서, 상기 고저항선이 되는 부분을 남겨 상기 반도체층을 에칭제거하고,
    상기 제3공정에서, 상기 고저항선이 되는 부분상의 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  82. 제19항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선을 전기적으로 접속하는 고저항선 또는 상기 신호선과 공통배선에 접속되는 신호선연결선과를 전기적으로 접속하는 고저항선이 형성된 액티브매트릭스기판을 제조함에 있어서,
    상기 제2공정에서, 상기 고저항선이 되는 부분을 남겨 상기 반도체층을 에칭제거하고,
    상기 제3공정에서, 상기 신호선연결선을 남겨, 상기 고저항선이 되는 부분상의 상기 제2도체층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    상기 제4공정에서, 상기 신호선연결선상의 보호절연층의 일부와 상기 공통배선상의 보호절연층 및 게이트절연층의 일부를 에칭제거하고,
    이후의 공정에서, 상기 신호선연결선상의 보호절연층의 개구부와 상기 공통배선상의 보호절연층 및 게이트절연층의 개구부를 개재하여, 상기 신호선연결선과 상기 공통배선을 은에 의해 접속하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  83. 제20항 또는 제21항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선을 전기적으로 접속하는 고저항선 또는 상기 신호선과 공통배선과를 전기적으로 접속하는 고저항선이 형성된 액티브매트릭스기판을 제조하는 것에 있어서,
    상기 제2공정에서, 상기 고저항선이 되는 부분을 남겨 상기 금속층 및 상기 반도체층을 에칭제거하고,
    상기 제3공정에서, 상기 고저항선이 되는 부분상의 상기 투명도전층을 에칭제거하고, 이어서 노출한 상기 금속층과 상기 n+비결정질 실리콘층과를 에칭제거하는 것에 의해 상기 신호선과 상기 고저항선을 동일공정에서 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  84. 제22항 내지 제25항 중 어느 한 항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선을 전기적으로 접속하는 고저항선 또는 상기 신호선과 공통배선에 접속되는 신호선연결선과를 전기적으로 접속하는 고저항선이 형성된 액티브매트릭스기판을 제조함에 있어서,
    상기 제2공정에서, 상기 신호선연결선 및 고저항선이 되는 부분을 남겨 상기 금속층 및 상기 반도체층을 에칭제거하고,
    상기 제3공정에서, 상기 고저항선이 되는 부분상의 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층과 상기 n+비결정질 실리콘층과를 에칭제거하는 것에 의해 상기 신호선과 상기 고저항선을 동일공정에서 형성하고,
    상기 제4공정에서, 상기 신호선연결선상의 보호절연층의 일부와 상기 공통배선상의 보호절연층 및 게이트절연층의 일부를 에칭제거하고,
    이후의 공정에서, 상기 신호선연결선상의 보호절연층의 개구부와 상기 공통배선상의 보호절연층 및 게이트절연층의 개구부를 개재하고, 상기 신호선연결선과 상기 공통배선을 은에 의해 접속하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  85. 제18항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 섬형상의 반도체층을 개재하여 서로 전기적으로 접속된, 또는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 섬형상의 반도체층을 개재하여 공통배선에 전기적으로 접속된 액티브매트릭스기판을 제조함에 있어서,
    상기 제1공정에서, 상기 부유전극을 남겨 도체층을 에칭제거하고,
    상기 제2공정에서, 상기 부유전극상의 일부분에 상기 섬형상의 반도체층을 남겨 상기 반도체층을 에칭제거하고,
    상기 제3공정에서, 인접하는 신호선 또는 신호선과 공통배선과가 상기 섬형상의 반도체층을 개재하여 전기적으로 접속하도록 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하는 것을특징으로 하는 액티브매트릭스기판의 제조방법.
  86. 제19항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 섬형상의 반도체층을 개재하여 서로 연결된, 또는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 섬형상의 반도체층을 개재하여 공통배선연결선에 접속되는 신호선연결선에 전기적으로 접속된 액티브매트릭스기판을 제조함에 있어서,
    상기 제1공정에서, 상기 부유전극을 남겨 도체층을 에칭제거하고,
    상기 제2공정에서, 상기 부유전극상의 일부분에 상기 섬형상의 반도체층을 남겨 상기 반도체층을 에칭제거하고,
    상기 제3공정에서, 인접하는 신호선 또는 신호선과 상기 신호선연결선과가 상기 섬형상의 반도체층을 개재하여 전기적으로 접속하도록 상기 금속층 및 상기 투명도전층을 에칭제거하고, 이어서 노출된 상기 n+비결정질 실리콘층을 에칭제거하고,
    상기 제4공정에서, 상기 신호선연결선상의 보호절연층의 일부와 상기 공통배선상의 보호절연층 및 게이트절연층의 일부를 에칭제거하고,
    이후의 공정에서, 상기 신호선연결선상의 보호절연층의 개구부와 상기 공통배선상의 보호절연층 및 게이트절연층의 개구부를 개재하여, 상기 신호선연결선과 상기 공통배선을 은에 의해 접속하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  87. 제20항 또는 제21항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 반도체층을 개재하여 서로 연결된, 또는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 반도체층을 개재하여 공통배선에 전기적으로 접속된 액티브매트릭스기판을 제조함에 있어서,
    상기 제1공정에서, 상기 부유전극을 남겨 도체층을 에칭제거하고,
    상기 제2공정에서, 인접하는 신호선 또는 신호선과 공통배선과가 연결하도록 상기 금속층 및 반도체층을 에칭제거하고,
    상기 제3공정에서, 인접하는 신호선 또는 신호선과 공통배선과가 전기적으로 접속된 부분의 일부분상의 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층과 n+비결정질 실리콘층과를 에칭제거하는 것에 의해 상기 신호선과 상기 공통배선과 상기 연결부분의 반도체층을 동일공정에서 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  88. 제22항 내지 제25항 중 어느 한 항에 있어서, 상기 화소영역이 매트릭스형상으로 배치된 표시면의 외측에, 각각 인접하는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 반도체층을 개재하여 서로 전기적으로 접속된, 또는 상기 신호선이 주사선과 동시에 형성되는 부유전극상의 비결정질 실리콘으로 이루어지는 반도체층을 개재하여 공통배선연결선에 접속되는 신호선연결선에 전기적으로 접속된 액티브매트릭스기판을 제조함에 있어서,
    상기 제1공정에서, 상기 부유전극을 남겨 도체층을 에칭제거하고,
    상기 제2공정에서, 인접하는 신호선 또는 신호선과 상기 공통배선연결선과가 전기적으로 접속하도록 상기 금속층 및 반도체층을 에칭제거하고,
    상기 제3공정에서, 인접하는 신호선 또는 신호선과 상기 공통배선연결선과가 연결된 부분의 일부분상의 투명도전층을 에칭제거하고, 이어서 노출된 상기 금속층과 n+비결정질 실리콘층을 에칭제거하는 것에 의해 상기 신호선과 상기 공통배선연결선과 상기 연결부분의 반도체층을 동일공정에서 형성하고,
    상기 제4공정에서, 상기 신호선연결선상의 보호절연층의 일부와 상기 공통배선상의 보호절연층 및 게이트절연층의 일부를 에칭제거하고,
    이후의 공정에서, 상기 신호선연결선상의 보호절연층의 개구부와 상기 공통배선상의 보호절연층 및 게이트절연층의 개구부를 개재하여, 상기 신호선연결선과 상기 공통배선을 은에 의해 접속하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  89. 제58항 내지 제73항 중 어느 한 항에 있어서, 상기 제4공정에서, 상기 채널갭측부의 비결정질 실리콘층이 노출된 측면의 일부를 상기 보호절연층의 변부가 수하하여 덮도록 상기 보호절연층을 남겨, 그 외측의 상기 보호절연층 및 상기 반도체층을 에칭제거하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  90. 제89항에 있어서, 상기 제2공정에서, 상기 채널갭의 적어도 한편의 단부외측의 상기 반도체층 및 상기 게이트절연층을 에칭제거하여 상기 게이트전극 또는 상기 주사선에 달하는 개구부를 형성하고,
    상기 제4공정에서, 상기 개구부와 상기 보호절연층을 형성한 변부를 교차시켜, 상기 개구부에 노출된 상기 비결정질 실리콘층의 상기 채널갭측의 측면의 일부를 상기 보호절연층의 변부가 수하하여 덮도록, 상기 박막트랜지스터상의 상기 보호절연층을 남기고, 그 외측의 상기 보호절연층 및 상기 반도체층을 에칭제거하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  91. 제90항에 있어서, 상기 제2공정에서, 상기 개구부를 상기 채널갭의 쌍방의 측부외측에 형성하는 것을 특징으로 액티브매트릭스기판의 제조방법.
  92. 제58항 내지 제61항, 제66항 내지 제73항 중 어느 한 항에 있어서, 상기 제2공정에서, 상기 채널갭의 적어도 상기 주사선측의 단부외측의 상기 반도체층 및 상기 게이트절연층을 에칭제거하여 적어도 일부가 상기 주사선에 포함되는 상기 개구부를 형성하고,
    상기 제4공정에서, 상기 개구부와 상기 보호절연층에 형성한 변부를 교차시켜, 상기 개구부에 노출된 상기 비결정질 실리콘층의 상기 채널갭측의 측면의 일부를 상기 보호절연층의 변부가 수하하여 덮도록, 상기 박막트랜지스터상의 상기 보호절연층을 남기고, 그 외측의 상기 보호절연층 및 상기 반도체층을 에칭제거하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  93. 제89항에 있어서, 제1공정에서, 상기 투명절연성기판상에 1층이상의 도전층과 그 위에 도전성에칭보호층을 적층하여 상기 도체층을 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  94. 제92항에 있어서, 상기 제1공정에서, 상기 투명절연성기판상에 1층이상의 도전층과 그 위에 도전성에칭보호층을 적층하여 상기 도체층을 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  95. 제93항에 있어서, 상기 도전층의 적어도 1층을 Al 또는 Al을 주체로 하는 합금으로부터 형성하고, 상기 도전성에칭보호층을 Ti, Ta, Nb, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금, 또는 Ti, Ta, Nb, Cr, 또는 이것 중 적어도 1종의 금속을 주체로 하는 합금의 질화막의 어느 것으로부터 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  96. 제94항에 있어서, 상기 도전층의 적어도 1층을 Al 또는 Al을 주체로 하는 합금으로부터 형성하여, 상기 도전성에칭보호층을 Ti, Ta, Nb, 또는 이들 중 적어도1종의 금속을 주체로 하는 합금, 또는 Ti, Ta, Nb, Cr, 또는 이들 중 적어도 1종의 금속을 주체로 하는 합금의 질화막의 어느 것인가부터 형성하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  97. 제59항, 제61항, 제67항, 제69항, 제71항 내지 제73항 중 어느 한 항에 있어서, 상기 제4공정에서, 상기 도체층과 상기 투명도전층과의 접속부를 덮도록 상기 보호절연층을 남기는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  98. 제18항, 제20항, 제21항, 제58항 내지 제61항, 제66항 내지 제73항 중 어느 한 항에 있어서, 상기 제1공정에서, 각 화소전극의 변부의 적어도 일부와 중첩되는 차광층을 남겨 상기 도체층을 에칭제거하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
  99. 제18항, 제19항, 제58항 내지 제65항 중 어느 한 항에 있어서, 제2공정에서, 상기 주사선과 상기 신호선이 교차하는 부분을 남겨 상기 반도체층을 에칭제거하는 것을 특징으로 하는 액티브매트릭스기판의 제조방법.
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