KR102003523B1 - 금속 플러그를 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

금속 플러그와 갭필 절연막이 포함된 반도체 장치가 제공된다. 상기 반도체 장치는 기판 상의 제1 층간 절연막, 상기 제1 층간 절연막을 관통하고 상기 기판을 노출하는 제1 콘택홀의 측벽과 바닥에 형성된 제1 장벽 금속층, 및 상기 제1 장벽 금속층 상에 형성되고 상기 제1 콘택홀을 채우는 제1 금속 플러그를 포함하고, 상기 제1 장벽 금속층의 상면은 상기 제1 층간 절연막과 상기 제1 금속 플러그의 상면보다 낮은 제1 콘택, 상기 제1 금속 플러그의 측면, 상기 제1 층간 절연막의 측면, 및 상기 제1 장벽 금속층의 상면에 의하여 정의된 리세스 영역을 채우는 갭필 절연막, 상기 갭필 절연막 상의 제2 층간 절연막, 그리고 상기 제2 층간 절연막을 관통하되 상기 리세스 영역을 채우는 갭필 절연막과 상기 제1 금속 플러그를 노출하는 제2 콘택홀을 채우는 제2 콘택을 포함한다.

Description

금속 플러그를 포함하는 반도체 장치 및 그 제조 방법{Semiconductor device having metal plug and method thereof}
본 발명은 금속 플러그를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 기판 상에 형성된 하부 금속 플러그와 이와 전기적으로 접속하는 상부 금속 플러그를 포함한다.
본 발명이 해결하고자 하는 과제는, 기판 상에 형성된 하부 금속 플러그와 이와 전기적으로 접속하는 상부 금속 플러그를 포함하는 반도체 장치에서, 그 제조 방법 및 접속 구조를 개선하여 반도체 장치의 신뢰성을 개선하기 위한 것이다.
본 발명이 해결하려는 과제들은 상기에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 기판 상의 제1 층간 절연막; 상기 제1 층간 절연막을 관통하고 상기 기판을 노출하는 제1 콘택홀의 측벽과 바닥에 형성된 제1 장벽 금속층, 및 상기 제1 장벽 금속층 상에 형성되고 상기 제1 콘택홀을 채우는 제1 금속 플러그를 포함하고, 상기 제1 장벽 금속층의 상면은 상기 제1 층간 절연막과 상기 제1 금속 플러그의 상면보다 낮은 제1 콘택; 상기 제1 금속 플러그의 측면, 상기 제1 층간 절연막의 측면, 및 상기 제1 장벽 금속층의 상면에 의하여 정의된 리세스 영역을 채우는 갭필 절연막; 상기 갭필 절연막 상의 제2 층간 절연막; 및 상기 제2 층간 절연막을 관통하되 상기 갭필 절연막과 상기 제1 금속 플러그를 노출하는 제2 콘택홀을 채우는 제2 콘택을 포함한다.
상기 과제를 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 층간 절연막을 형성하고; 상기 제1 층간 절연막을 관통하여 상기 기판을 노출하는 제1 콘택홀을 형성하고; 상기 제1 콘택홀의 측벽과 바닥의 제1 장벽 금속층 및 상기 제1 장벽 금속층 상의 상기 제1 콘택홀을 채우는 제1 금속 플러그를 포함하는 제1 콘택을 형성하고; 상기 제1 장벽 금속층의 상부를 제거하여 상기 제1 층간 절연막과 상기 제1 금속 플러그 사이에 리세스 영역을 형성하고; 상기 리세스 영역을 갭필 절연막으로 채우고; 상기 갭필 절연막 상에 제2 층간 절연막을 형성하고; 상기 제2 층간 절연막을 관통하여, 상기 제1 금속 플러그와 상기 리세스영역에 채워진 갭필 절연막을 노출하는 제2 콘택홀을 형성하고; 그리고 상기 제2 콘택홀 내에 제2 콘택을 형성하는 것을 포함한다.
반도체 장치에서, 기판 상에 형성된 하부 금속 플러그와 이와 전기적으로 접속하는 상부 금속 플러그의 접속 구조를 개선할 수 있다. 이에 따라, 금속 플러그를 포함하는 반도체 장치의 신뢰성을 확보할 수 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 21은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 22 내지 도 25는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26 내지 도 29는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 30 내지 도 33은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 본 발명은 청구항의 범주에 의해 정의될 뿐이며, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1 내지 도 8은, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 도면들은 편의를 위해, 트랜지스터(transistor)의 소오스(source)/드레인(drain) 영역 및 금속 플러그(metal plug)가 형성되는 기판 하부의 저저항 접합 영역등의 도시는 생략한다.
도 1을 참조하여, 기판(10)이 제공된다. 기판(10)은 실리콘 기판, 예를 들어 벌크 실리콘(Bulk Silicon) 또는 SOI(silicon-on-insulator)일 수 있다. 제1 층간 절연막(12)이 기판(10) 상에 형성된다. 제1 층간 절연막(12)은 실리콘 산화막일 수 있다.
도 2를 참조하여, 제1 콘택홀(14)이 제1 층간 절연막(12) 내에 형성된다. 제1 콘택홀(14)은 제1 층간 절연막(12)을 관통하여 기판(10)을 노출한다.
도 3을 참조하여, 제1 장벽 금속층(22)이 제1 콘택홀(14)의 측벽과 바닥에 형성된다. 제1 장벽 금속층(22)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 화합물로 형성될 수 있다. 제1 금속 플러그(24)가 제1 장벽 금속층(22) 상에 제1 콘택홀(14)을 채우도록 형성될 수 있다. 제1 금속 플러그(24)는 텅스텐(W)으로 형성될 수 있다. 제1 금속 플러그(24)의 형성은 제1 콘택홀(14)에 텅스텐(W)과 같은 금속 물질을 채운 후, CMP(Chemical Mechanical Polishing)와 같은 평탄화 공정을 이용하여 형성될 수 있다. 이로써, 제1 장벽 금속층(22)과 제1 금속 플러그(24)를 포함하는 제1 콘택(20)이 형성된다.
도 4를 참조하여, 제2 층간 절연막(34)이 제1 층간 절연막(12) 및 제1 콘택(20) 상에 형성된다. 제2 층간 절연막(34)은 실리콘 산화막일 수 있다.
이때, 제1 식각 정지막(32)이 제2 층간 절연막(34) 형성 전에 미리 형성될 수 있다. 제1 식각 정지막(32)은 실리콘 나이트라이드(SiN)일 수 있다.
제2 식각 정지막(36)이 제2 층간 절연막(34) 상에 형성될 수 있다. 제2 식각 정지막(36)은 실리콘 산화 나이트라이드(SiON) 또는 실리콘 나이트라이드(SiN)일 수 있다. 금속 하드마스크층(38)이 제2 식각 정지막(36) 상에 형성된다. 금속 하드마스크층(38)은 티타늄 나이트라이드(TiN)일 수 있다.
도 5를 참조하여, 제2 콘택홀(31)이 제2 층간 절연막(34) 내에 형성된다. 제2 콘택홀(31)은 금속 하드마스크층(38), 제2 식각 정지막(36), 그리고 제2 층간 절연막(34)을 관통하여 제1 장벽 금속층(22)과 제1 금속 플러그(24)를 노출 시킨다. 제2 콘택홀(31)은 건식식각(dry etch) 방법으로 형성될 수 있다.
도 6을 참조하여, 금속 하드마스크층(38)이 제거된다. 금속 하드마스크층(38)의 제거를 위해 건식식각(dry etch) 또는 습식식각(wet etch) 방법이 이용될 수 있다. 금속 하드마스크층(38)을 제거하는 목적은, 후속 공정인 제2 금속 플러그층(44, 도 7 참조)을 화학기상증착(Chemical Vapor Deposition) 방법으로 제2 콘택홀(31)을 채울 때 콘택홀의 종횡비(aspect ratio)를 줄여 보이드 없이 금속 플러그층을 원활하게 채우기 위함이다.
금속 하드마스크층(38)이 제거 될 때, 제2 콘택홀(31)에 의해 노출된 제1 장벽 금속층(22)의 일부가 식각되어 제1 리세스 영역(25)이 형성될 수 있다. 제1 장벽 금속층(22)이 식각되는 것은, 금속 하드마스크층(38)과 제1 장벽 금속층(22)이 동일하거나 유사한 물질일 경우 발생할 수 있다.
도 7을 참조하여, 제2 장벽 금속층(42)이 제2 콘택홀(31)의 측벽과 바닥에 형성된다. 제2 장벽 금속층(42)은 탄탈늄(Ta), 탄탈늄 나이트라이드(TaN), 또는 이들의 화합물로 형성될 수 있다.
이때, 보이드(27)가 제1 리세스 영역(25)에 형성될 수 있다. 제1 리세스 영역(25)은 보이드(27)를 형성할 뿐만 아니라, 제2 장벽 금속층(42)의 증착을 불안정하게 할 수 있다. 나아가 제1 리세스 영역(25)은 제2 장벽 금속층(42)을 단락시킬 수 있다.
제2 금속 플러그층(44)이 제2 장벽 금속층(42) 상에 제2 콘택홀(31)을 채우도록 형성된다. 제2 금속 플러그층(44)은 구리(Cu)와 같은 금속물질일 수 있다.
도 8을 참조하여, 제2 장벽 금속층(42)과 제2 금속 플러그층(44)을 평탄화할 수 있다. 평탄화를 위해 CMP(Chemical Mechanical Polishing) 공정이 이용될 수 있다. 이러한 평탄화에 의하여 제2 장벽 금속층(42)과 제2 금속 플러그층(44)를 포함하는 제2 콘택(40)이 형성된다. 제2 식각 정지막(36)은 평탄화 공정시 정지막으로 사용될 수 있고, 평탄화 공정 진행 후 제거될 수 있다.
도 9 내지 도 21을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법들을 설명한다. 도 9 내지 도 21은, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 도면들에서는 편의를 위해서, 트랜지스터의 소오스/드레인 영역 및 금속 플러그가 형성되는 기판 하부의 저저항 접합 영역등의 도시는 생략한다.
도 9를 참조하여, 기판(10)이 제공된다. 기판(10)은 실리콘 기판, 예를 들어 벌크 실리콘(Bulk Silicon) 또는 SOI(silicon-on-insulator)일 수 있다. 기판(10)은 실리콘 기판과는 다른 물질, 예를 들어, 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또한, 기판(10)은 트랜지스터를 포함한 인터커넥션(interconnection) 공정등이 일부 진행된 상태일 수 있다. 제1 층간 절연막(12)이 기판(10) 상에 형성된다. 제1 층간 절연막(12)은 HDP(High Density Plasma) 또는 FCVD(Flowable Chemical Vapor Deposition) 방법으로 형성된 실리콘 산화막일 수 있다.
도 10을 참조하여, 제1 콘택홀(14)이 제1 층간 절연막(12) 내에 형성된다. 제1 콘택홀(14)은 제1 층간 절연막(12)을 관통하여 기판(10)을 노출한다. 제1 콘택홀(14)은 건식식각 방법으로 형성될 수 있다. 제1 콘택홀(14)은 원형, 타원형, 라인(line) 형태의 긴 막대(bar) 형태일 수 있고, 구부러진 막대 형태일 수도 있다.
도 11을 참조하여, 제1 장벽 금속층(22)이 제1 콘택홀(14)의 측벽과 바닥에 형성된다. 제1 장벽 금속층(22)은 티타늄(Ti), 티타늄 나이트라이드(TiN), 또는 이들의 화합물로 형성될 수 있다. 제1 금속 플러그(24)가 제1 장벽 금속층(22)상에 제1 콘택홀(14)을 채우도록 형성될 수 있다. 제1 금속 플러그(24)는 텅스텐(W)으로 형성될 수 있다.
제1 금속 플러그(24)을 형성하기 전에, 시드층(23)이 제1 장벽 금속층(22) 상에 형성될 수 있다. 시드층(23)은, 제1 금속 플러그(24)가 텅스텐(W)일 경우, 얇은 텅스텐층일 수 있으며, 텅스텐(W)이 제1 콘택홀(14) 내에 원활하게 채워지면서 증착될 수 있도록 한다.
제1 층간 절연막(12)의 상면이 드러날 때까지 제1 장벽 금속층(22), 시드층(23), 그리고 제1 금속 플러그(24)을 평탄화할 수 있다. 평탄화를 위해 CMP(Chemical Mechanical Polishing) 공정이 이용될 수 있다. 이로써, 제1 장벽 금속층(22), 시드층(23)과 제1 금속 플러그(24)를 포함하는 제1 콘택(20)이 형성된다.
도 12를 참조하여, 제2 리세스 영역(26)이 제1 층간절연막(12)과 제1 금속 플러그(24) 사이에 형성된다. 제2 리세스 영역(26)은 제1 장벽 금속층(22)과 시드층(23)의 상부를 부분적으로 식각하여 형성될 수 있다. 이를 위하여, 건식식각 또는 습식식각 방법이 이용될 수 있다. 제2 리세스 영역(26)의 깊이는 50Å 내지 60Å 정도가 적절하나 이에 한정되지 않는다.
제2 리세스 영역(26)을 위한 건식식각 방법은 육불화황(SF6), 삼염화붕소(BCl3), 오존(O3), 염소(Cl2), 사불화탄소(CF4), 또는 아르곤(Ar) 중 적어도 하나의 가스를 이용할 수 있다. 제2 리세스 영역(26)을 위한 습식식각 방법은 황산(H2SO4), 과산화수소수(H2O2), 물(H2O), 또는 이들의 혼합액을 이용할 수 있다.
나아가, 제2 리세스 영역(26)을 추가적으로 식각하여 확장된 리세스 영역(27)이 형성될 수 있다. 확장된 리세스 영역(27)에 인접한 제1 층간 절연막(12)의 측면은 경사질 수 있다.
일 예로, 도 13A를 참조하여, 확장된 리세스 영역(27)의 폭과 깊이는 제2 리세스 영역(26)의 그것들보다 넓고 깊어질 수 있다. 확장된 리세스 영역(27)을 형성하는 목적은, 후속 갭필 절연막(16, 도 14 참조)을 증착할 때 보이드 없이 리세스 영역을 채우기 위함이다.
확장된 리세스 영역(27)은 헬륨(He), 수소(H2), 삼불화질소(NF3), 또는 아르곤(Ar) 중 적어도 하나의 가스를 이용한 라디오 프리컨시(RF: Radio Frequency) 식각 방법으로 형성되거나, 육불화황(SF6), 삼염화붕소(BCl3), 오존(O3), 염소(Cl2), 사불화탄소(CF4), 또는 아르곤(Ar) 중 적어도 하나의 가스를 이용한 건식식각 방법으로 형성될 수 있다.
다른 예로, 도 13B 및 도 13C를 참조하여, 확장된 리세스 영역(27)은 그 형성 조건에 따라, 시드층(23)의 상면의 높이가 제1 장벽 금속층(22)의 상면의 높이보다 높거나 낮게 형성될 수 있다.
또 다른 예로, 도 13D는 제1 콘택(20)이 시드층(23)을 포함하지 않는 경우의 확장된 리세스 영역(27)을 도시한다.
도 14를 참조하여, 갭필 절연막(16)이 제2 리세스 영역(26)을 채우면서 제1 층간 절연막(12) 상에 형성될 수 있다. 갭필 절연막(16)은 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN), 또는 실리콘 나이트라이드(SiN)일 수 있다. 갭필 절연막(16)은 화학기상증착(CVD; Chemical Vapor Deposition) 방법 또는 원자층 증착 (Atomic Layer Deposition) 방법으로 형성될 수 있다.
도 15를 참조하여, 제1 식각 정지막(32)이 갭필 절연막(16) 상에 형성될 수 있다. 제1 식각 정지막(32)은 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN) 또는 실리콘 나이트라이드(SiN)일 수 있다. 제1 식각 정지막(32)은 화학기상증착(CVD; Chemical Vapor Deposition) 방법으로 형성될 수 있다.
도 16을 참조하여, 제2 층간 절연막(34)이 제1 식각 정지막(32) 상에 형성 된다. 제2 층간 절연막(34)은 저유전상수(low-k) 또는 초저유전상수(Ultra low-k) 값을 갖는 실리콘 산화막 일 수 있다. 일반적으로, 유전상수(k)가 3이하인 막질을 저유전상수(low-k) 막이라 하고, 유전상수(k)가 2.5이하인 막질은 초저유전상수(Ultra low-k) 막이라 한다. 저유전상수(low-k)를 갖는 산화막은, 예를 들어 실리콘 옥시 카바이드(SiOC), 실리콘 옥시 플루오르(SiOF), 그리고 수소가 포함된 실리콘 옥시 카바이드(SiOCH)을 포함한다. 초저유전상수(Ultra low-k)를 갖는 산화막은 다공성의 수소가 포함된 실리콘 옥시 카바이드(Porous hydrogen-containing Silicon-Oxy-Carbide)을 포함한다.
제2 식각 정지막(36)이 제2 층간 절연막(34) 상에 형성된다. 제2 식각 정지막(36)은 실리콘 카바이드(SiC), 실리콘 카본 나이트라이드(SiCN), 또는 실리콘 나이트라이드(SiN)일 수 있다. 제2 식각 정지막(36)은 화학기상증착(CVD; Chemical Vapor Deposition) 방법으로 형성될 수 있다.
금속 하드마스크층(38)이 제2 식각 정지막(36) 상에 형성된다. 금속 하드마스크층(38)은 티타늄 나이트라이드(TiN)일 수 있다.
도 17을 참조하여, 제2 콘택홀(31)이 제2 층간 절연막(34) 내에 형성된다. 제2 콘택홀(31)은 금속 하드마스크층(38), 제2 식각 정지막(36), 제2 층간 절연막(34) 그리고 제1 식각 정지막(32)을 관통하여 제1 금속 플러그(24)와 제2 리세스 영역(26)에 채워진 갭필 절연막(16)을 노출한다. 제2 콘택홀(31)은 건식식각 방법으로 형성될 수 있다. 제2 콘택홀(31)은 원형, 타원형, 라인(line) 형태의 긴 막대(bar) 형태일 수 있고, 구부러진 막대 형태일 수도 있다.
도 18을 참조하여, 금속 하드마스크층(38)이 제거 된다. 금속 하드마스크층(38)의 제거를 위해 건식식각 또는 습식식각 방법이 이용될 수 있다. 금속 하드마스크층(38)이 제거될 때, 제2 리세스 영역(26)에 갭필 절연막(16)이 채워져 있기 때문에 제1 장벽 금속층(22)이 보호될 수 있다. 이에 따라. 도 6과 같은 제1 리세스 영역(25)이 형성되지 않는다.
도 19를 참조하여, 제2 장벽 금속층(42)이 제2 콘택홀(31)의 측벽과 바닥에 형성된다. 제2 장벽 금속층(42)은 탄탈늄(Ta), 탄탈늄 나이트라이드(TaN), 또는 이들의 화합물로 형성될 수 있다. 이 때, 제2 리세스 영역(도 12의 26)을 채우는 갭필 절연막의 일 부분이 정의될 수 있다. 갭필 절연막의 일 부분은 제1 층간 절연막(12), 제1 장벽 금속층(22), 제1 금속 플러그(24), 및 제2 장벽 금속층(42)으로 둘러싸일 수 있다. 갭필 절연막의 일 부분은 제1 층간 절연막(12), 제1 장벽 금속층(22), 제1 금속 플러그(24), 시드층(23), 및 제2 장벽 금속층(42)으로 둘러싸일 수 있다.
본 실시예에 따르면 도 6과 같은 제1 리세스 영역(25)이 형성되지 않기 때문에, 제2 장벽 금속층(42)의 증착이 안정되어 단락이 발생하지 않을 수 있다. 일 예예로, 갭필 절연막의 일 부분에 의해 제2 장벽 금속층(42)의 증착이 안정되어 단락이 발생하지 않을 수 있다. 이에 따라, 반도체 장치의 신뢰성이 개선될 수 있다.
도 20을 참조하여, 제2 금속 플러그층(44)이 제2 장벽 금속층(42) 상에 제2 콘택홀(31)을 채우도록 형성된다. 제2 금속 플러그층(44)은 구리(Cu)와 같은 금속물질일 수 있다.
도 21을 참조하여, 제2 장벽 금속층(42)과 제2 금속 플러그층(44)을 평탄화할 수 있다. 평탄화를 위해 CMP(Chemical Mechanical Polishing) 공정이 이용될 수 있다. 이러한 평탄화에 의하여 제2 장벽 금속층(42)과 제2 금속 플러그층(44)를 포함하는 제2 콘택(40)이 형성된다. 제2 식각 정지막(36)은 평탄화 공정시 정지막으로 사용될 수 있고, 평탄화 공정 진행 후 제거될 수 있다.
도 22 내지 도 25를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법들을 설명한다. 도 22 내지 도 25는, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 전술한 도 9 내지 도 21을 참조하여 설명된 본 발명의 다른 실시예와의 차이점을 중심으로 설명하고, 동일한 구성의 설명은 생략한다.
도 22를 참조하여, 도 14의 갭필 절연막(16)은 평탄화 공정을 통해 제2 리세스 영역(26)에 채워진 부분을 제외한 나머지 부분이 제거될 수 있다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch Back)에 의하여 수행될 수 있다.
이후, 도 23 내지 도 25를 참조하여, 전술한 도 15 내지 도 21의 방법으로 제2 장벽 금속층(42)과 제2 금속 플러그층(44)를 포함하는 제2 콘택(40)이 형성된다.
도 26 내지 도 29를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법들을 설명한다. 도 26 내지 도 29는, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 전술한 도 9 내지 도 21을 참조하여 설명된 본 발명의 다른 실시예와의 차이점을 중심으로 설명하고, 동일한 구성의 설명은 생략한다.
도 26을 참조하여, 갭필 절연막(16) 내에 보이드(17)가 형성될 수 있다. 갭필 절연막(16)은 제1 층간절연막(12) 상부로 연장되어 형성될 수 있다.
이후, 도 27 내지 도 29를 참조하여, 전술한 도 15 내지 도 21의 방법으로 제2 장벽 금속층(42)과 제2 금속 플러그층(44)를 포함하는 제2 콘택(40)이 형성된다. 이때, 보이드(17)는 갭필 절연막(16) 내에 완전히 감싸져 있기 때문에 제2 장벽 금속층(42)과 제2 금속 플러그(44)가 형성될 때 구조적 불량을 유발하지 않으므로 반도체 장치의 신뢰성을 개선할 수 있다.
도 30 내지 도 32를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법들을 설명한다. 도 30 내지 도 32는, 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 전술한 도 9 내지 도 21을 참조하여 설명된 본 발명의 다른 실시예와의 차이점을 중심으로 설명하고, 동일한 구성의 설명은 생략한다.
도 30을 참조하여, 도 26의 보이드(17)를 포함하는 갭필 절연막(16)은 평탄화 공정을 통해 제2 리세스 영역(26)에 채워진 부분을 제외한 나머지 부분이 제거될 수 있다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch Back)에 의하여 수행될 수 있다.
이후, 도 31 및 도 32를 참조하여, 전술한 도 15 내지 도 21의 방법으로 제2 장벽 금속층(42)과 제2 금속 플러그층(44)를 포함하는 제2 콘택(40)이 형성된다. 이때, 보이드(17)는 갭필 절연막(16) 내에 완전히 감싸져 있기 때문에 제2 장벽 금속층(42)과 제2 금속 플러그(44)가 형성될 때 구조적 불량을 유발하지 않으므로 반도체 장치의 신뢰성을 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상의 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하고 상기 기판을 노출하는 제1 콘택홀의 측벽과 바닥에 형성된 제1 장벽 금속층, 및 상기 제1 장벽 금속층 상에 형성되고 상기 제1 콘택홀을 채우는 제1 금속 플러그를 포함하고, 상기 제1 장벽 금속층의 상면은 상기 제1 층간 절연막과 상기 제1 금속 플러그의 상면보다 낮은 제1 콘택;
    상기 제1 금속 플러그의 측면, 상기 제1 층간 절연막의 측면, 및 상기 제1 장벽 금속층의 상면에 의하여 정의된 리세스 영역을 채우는 일 부분을 포함하는 갭필 절연막;
    상기 갭필 절연막 상의 제2 층간 절연막; 및
    상기 제2 층간 절연막을 관통하되 상기 갭필 절연막의 일 부분과 상기 제1 금속 플러그를 노출하는 제2 콘택홀의 측벽과 바닥에 형성된 제2 장벽 금속층, 및 상기 제2 장벽 금속층 상에 형성되고 상기 제2 콘택홀을 채우는 제2 금속 플러그를 포함하는 제2 콘택을 포함하되,
    상기 갭필 절연막의 일 부분은 상기 제1 층간 절연막, 상기 제1 금속 플러그, 상기 제1 장벽 금속층, 및 상기 제2 장벽 금속층에 의해 둘러싸이는 반도체 장치.
  2. 제1 항에 있어서,
    상기 갭필 절연막은 상기 제1 금속 플러그 및 상기 제1 층간 절연막 상으로 연장되어 있는 반도체 장치.
  3. 제1 항에 있어서,
    상기 갭필 절연막과 상기 제2 층간 절연막 사이의 식각 정지막을 더 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 장벽 금속층과 상기 제1 금속 플러그 사이의 텅스텐 시드층을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 갭필 절연막은 상기 리세스 영역 내의 보이드를 포함하는 반도체 장치.
  6. 기판 상에 제1 층간 절연막을 형성하고;
    상기 제1 층간 절연막을 관통하여 상기 기판을 노출하는 제1 콘택홀을 형성하고;
    상기 제1 콘택홀의 측벽과 바닥의 제1 장벽 금속층 및 상기 제1 장벽 금속층 상의 상기 제1 콘택홀을 채우는 제1 금속 플러그를 포함하는 제1 콘택을 형성하고;
    상기 제1 장벽 금속층의 상부를 제거하여 상기 제1 층간 절연막과 상기 제1 금속 플러그 사이에 리세스 영역을 형성하고;
    상기 리세스 영역을 갭필 절연막으로 채우고;
    상기 갭필 절연막 상에 제2 층간 절연막을 형성하고;
    상기 제2 층간 절연막을 관통하여, 상기 제1 금속 플러그와 상기 리세스영역에 채워진 갭필 절연막의 일 부분을 노출하는 제2 콘택홀을 형성하고; 그리고
    상기 제2 콘택홀의 측벽과 바닥의 제2 장벽 금속층 및 상기 제2 장벽 금속층 상의 상기 제2 콘택홀을 채우는 제2 금속 플러그를 포함하는 제2 콘택을 형성하는 것을 포함하되,
    상기 갭필 절연막의 일 부분은 상기 제1 층간 절연막, 상기 제1 금속 플러그, 상기 제1 장벽 금속층, 및 상기 제2 장벽 금속층에 의해 둘러싸이는 반도체 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 금속 플러그를 형성하기 전에,
    상기 제1 장벽 금속층 상에 시드층을 형성하는 것을 더 포함하고, 상기 리세스 영역에 인접한 상기 시드층의 상부의 일부는 제거되는 반도체 장치의 제조 방법.
  8. 제6 항에 있어서,
    상기 제2 콘택홀을 형성하기 전에,
    상기 제2 층간 절연막상에, 식각 정지막과 금속 하드마스크층을 형성하는 것을 더 포함하고, 상기 제2 콘택홀은 상기 금속 하드마스크층과 상기 식각 정지막, 그리고 상기 제2 층간 절연막을 관통하도록 형성되는 반도체 장치의 제조 방법.
  9. 제6 항에 있어서,
    상기 리세스 영역을 형성하는 것은, 건식식각 또는 습식식각 방법으로 수행되는 반도체 장치의 제조 방법.
  10. 제6 항에 있어서,
    상기 리세스 영역을 형성한 후,
    라디오 프리컨시(RF: Radio Frequency) 식각을 추가하여 상기 리세스 영역을 확장하는 공정을 수행하는 것을 더 포함하는 반도체 장치의 제조 방법.
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