CN101924118B - 具有电路部分和阵列部分的设备及其制备方法 - Google Patents
具有电路部分和阵列部分的设备及其制备方法 Download PDFInfo
- Publication number
- CN101924118B CN101924118B CN2009102216404A CN200910221640A CN101924118B CN 101924118 B CN101924118 B CN 101924118B CN 2009102216404 A CN2009102216404 A CN 2009102216404A CN 200910221640 A CN200910221640 A CN 200910221640A CN 101924118 B CN101924118 B CN 101924118B
- Authority
- CN
- China
- Prior art keywords
- phase transition
- transition storage
- cmos
- recessed
- equipment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 28
- 230000008569 process Effects 0.000 title claims description 15
- 230000008859 change Effects 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 14
- 238000003860 storage Methods 0.000 claims description 28
- 230000007704 transition Effects 0.000 claims description 27
- 150000004767 nitrides Chemical class 0.000 claims description 25
- 230000000295 complement effect Effects 0.000 claims description 10
- 239000012782 phase change material Substances 0.000 claims description 10
- 229910044991 metal oxide Inorganic materials 0.000 claims description 8
- 150000004706 metal oxides Chemical class 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 4
- 238000005259 measurement Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 8
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- -1 STI nitride Chemical class 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 238000009412 basement excavation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 229910052798 chalcogen Inorganic materials 0.000 description 1
- 150000001787 chalcogens Chemical class 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 201000006549 dyspepsia Diseases 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
- H10B63/32—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the bipolar type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
公开了一种嵌有PCM部分的CMOS逻辑部分，该CMOS逻辑部分被凹进以栅结构高度，以提供CMOS逻辑部分与PCM部分的平面度，所述栅结构高度与测量的栅氧化层和多晶硅栅的厚度一样。
Description
技术领域
本发明的实施方式涉及存储器，更特别地涉及相变存储器（PCM）。
背景技术
由于PCM具有较好的写速度、较小的单元尺寸以及更简单的电路，使得PCM成为用于下一代的有前途的非易失性存储器技术。PCM是基于硫族材料的相位转变，该相位转变可通过使用电流脉冲的电阻加热法被编程，该电流脉冲把存储器单元转变为高和低阻抗状态。需要工序上的改进来改进互补金属氧化物半导体（CMOS）工序与PCM工序的制作兼容性，该CMOS将存储设备嵌入组合逻辑设备。
发明内容
本发明提供了一种相变存储器（PCM）设备，该PCM设备包括：用于存储器存储的阵列部分，该阵列部分包括结设备；以及用于CMOS组合逻辑设备的电路部分，该电路部分在制作中被凹进以提供与所述阵列部分基本一致的平面度。
本发明还提供了一种设备，该设备包括：耦合到相变存储器（PCM）中的相变材料的选择器结设备；以及嵌有所述PCM的CMOS部件，该CMOS部件被凹进的高度基本与栅氧化层和多晶硅栅的高度相匹配，以提供所述CMOS部件与所述PCM的平面度。
本发明还提供了一种将CMOS逻辑部分嵌入相变存储器（PCM）部分的方法，该方法包括：在所述CMOS逻辑部分凹进核心处理器部件；使用氮化物层保护所述PCM部分不被氧化；以及在所述相变存储器部分的表面之下以栅氧化层和多晶硅栅的组合厚度除去凹进氧化。
本发明又提供了一种无线通信设备，该无线通信设备包括：接收调制信号的收发机；具有存储器单元的相变存储器（PCM）部分，该存储器单元具有耦合到相变材料的选择器双极结晶体管（BJT）设备；以及具有嵌有所述PCM部分的多处理器核的CMOS逻辑部分，该CMOS逻辑部分耦合到所述收发机以接收所述调制信号，其中所述CMOS逻辑部分被凹进以栅结构高度，以提供所述CMOS逻辑部分降低的表面与所述PCM部分的表面的平面度，所述栅结构高度与测量的栅氧化层和多晶硅栅的厚度一样。
附图说明
被认为是本发明的主题被特别指出并在本说明书的结束部分清楚地要求保护。然而，在阅读附图时通过下面的详细说明可以最好地理解本发明关于组织和操作方法，加之其中的目标、特征和优势，其中：
图1说明了依照本发明的制作与CMOS逻辑在相同的高度水平上的相变存储器（PCM）的工序流程步骤的无线体系结构；
图2说明了与CMOS逻辑电路集成的PCM存储器阵列，使用了工序流程步骤以消除在制作CMOS晶体管和BJT选择器中存在的高度差异；
图3说明了具有用于形成CMOS晶体管的电路部分以及用于形成BJT选择器的阵列部分的硅片，其中阵列部分被保护层覆盖，以允许该电路部分可被凹进；
图4显示了凹进高度“h”的电路部分；
图5说明了可被用于隔离电路部分中逻辑的有源区域或阵列部分中的存储器单元的氮化物硬掩模；
图6显示了被从阵列部分移开的第二氮化物层；
图7显示了被沉积在电路部分的场氧化层；
图8显示了在电路部分和阵列部分上的氮化物硬掩模被去掉了；
图9显示了CMOS单元、CMOS栅氧化层以及CMOS多硅门层的形成；
图10显示了CMOS多硅门层从阵列部分上去掉了以及缓冲氧化物和氮化物硬掩模沉积在电路部分和阵列部分之上；以及
图11显示了存储器阵列部分的工序，以为双极结晶体管（BJT）选择器设备形成双极结。
可以理解的是，为了说明的简化和清楚，图中说明的元件不必按规定比例绘制。例如，为了清楚起见，某些元件的尺寸相对于其它元件可能被夸大了。此外，在认为适当的地方，参考数字被重复用于图形之间以指出相应的或类似的元件。
具体实施方式
在下面的详细描述中，提出了众多详细资料以提供对于本发明的彻底理解。但是，可被本领域的技术人员理解的是，没有这些详细资料也可以实践本发明。在其它实例中，众所周知的方法、过程、成分和电路没有再详细描述，以免使本发明难以理解。
示于图1中的实施方式显示了具有嵌入式相变存储器（PCM）的通信设备10，该设备利用了依照本发明的制造步骤以控制CMOS电路和存储器阵列的相对高度。通信设备10可以包括一个或多个天线结构14，以允许无线电与其它无线通信设备通信。同样地，通信设备10可以如同蜂窝设备或运行在无线保真（Wi-Fi）、WiMax和移动WiMax、宽带码分多址（WCDMA）以及全球移动通信系统（GSM）网络等无线网络中的设备那样运行，尽管本发明不限于运行在仅仅这些网络中。配置在与通信设备10相同平台上的无线电子系统提供与在具有网络中其它设备的RF/位置空间中与不同频带通信的能力。
本实施方式说明了将天线结构14耦合到收发机12上以提供调制/解调。通常，模拟前端收发机12可以是单机射频（RF）离散或集成模拟电路，或者收发机12可以嵌入具有一个或多个处理器核16和18的处理器。多核允许在核间分配处理工作量以及处理基带功能和应用功能。数据和指令可以通过该处理器和系统存储器20中存储器存储之间的接口传递。
尽管该图说明了无线体系结构，应注意到本发明可被用于不包括无线通信的实施方式。例如，系统存储器20可以包括易失性的和具有相变材料的非易失性存储器22。非易失性存储器22或32也包括CMOS电路来控制存储器阵列和该存储器提供的任何其它功能的运行模式。因此，非易失性存储器22或32也可以利用依照本发明的制造步骤来控制该CMOS电路部分和具有相变材料的存储器阵列部分的相对高度。
图2说明了在电路部分210中有CMOS晶体管和在存储器阵列部分212中有双极结晶体管（BJT）的相变存储器。传统工序导致CMOS部分中的CMOS设备出现形成于底层的顶面之上的栅结构，然而集成的BJT选择器具有形成于底层的该表面之下的发射极、基极和集电极区域。因此，传统制作工序导致CMOS栅（gate）位于比阵列选择器更高的高度上。该高度不一致可能给平面度带来严重约束，尤其对建立存储元件、接触件和互联网络所需的深亚微米（sub-micron）技术。
PCM单元包括周期表第六族元素的合金；例如Te或Se等元素被称为硫族化物或硫族元素材料。硫族化物可方便地被用于相变存储单元来提供数据保留并保持稳定，即使在非易失性存储器被去掉电源后。以相变材料Ge2Sb2Te5为例，两个相位被展示出具有有益于存储器存储的截然不同的电特性，即非晶相（复位状态）显示出高阻抗和结晶相（设置状态）显示出低阻抗。
图3说明了硅片的剖视图，该硅片具有用于形成CMOS晶体管的电路部分210和结合相变材料用于形成BJT选择器的阵列部分212。如图所示，阵列部分212被保护层214（例如氮化物）所覆盖，然后电路部分210被凹进。氮化物掩膜覆盖存储器阵列未生长氧化物的所选择的部分，并且是防氧化物的保护层。但是，在电路部分210上，被控制的氧化在硅表面的所选择的部分上生长氧化物。作为实例，凹处可通过选择性的氧化而获得，其中适当数量的二氧化硅216被生长在电路部分210上，然后被侵蚀掉。凹进的氧化隔离结构涉及在凹进的氧化物隔离结构之下引进扩散区。
替换凹进的电路部分210，各向异性的湿法蚀刻工序（例如四甲基铵氢氧化物（TMAH））可被用作各向异性的蚀刻剂在电路部分210上使硅凹进。还有另一个可选的是干法蚀刻，干法蚀刻使用光抗蚀（photo-resist）工序代替使用保护层214来掩盖阵列部分212。
依照本发明的特征，对工序流程所做的特定改变帮助消除高度差异，否则高度差异会存在于制作CMOS晶体管和BJT选择器中。图4显示了有意存在于电路部分210凹进之后的具有高度“h”的梯级410。依照本发明，当二氧化硅被蚀刻掉，梯级410测量的电路部分210和阵列部分212之间剩余的高度差异是通过设计而预先确定的值。特定地，梯级410的高度“h”被设为等于CMOS栅氧化层的厚度与多晶硅CMOS栅的厚度之和。因此，二氧化硅被蚀刻预定的已知厚度，该厚度基本上与包括与多硅门结合的栅氧化层的CMOS栅结构的高度相匹配。
图5显示了被沉积于衬垫氧化物和缓冲氧化物之上的氮化物层510，该衬垫氧化物和缓冲氧化物被沉积于电路部分210和阵列部分212两者之上，并被用于隔离氮化物层510与具有厚度“h”的积淀得到的氮化物层520。
图6显示了第二个氮化物层，即氮化物层520，其被仅从阵列部分212移除。阵列部分212上的氮化物层510为CMP工序担当终止层。包括沟道挖掘（trench digging）、侧壁氧化、缝隙填充和场氧化层CMO的标准STI工序流程然后在电路部分210上被执行。
图7显示了阵列部分210之上的氮化物层510为CMP工序担当终止层（stop layer）。
图8显示了STI氮化物硬掩模，即电路部分210上的氮化物层510和520以及阵列部分212上的氮化物层510，已被移除。图9显示了以标准方式进行的工艺流程，具有沉积于电路部分210上的CMOS阱（well）902、CMOS栅氧化层904和CMOS多晶硅栅层906的形成。CMOS栅氧化层904和CMOS多晶硅栅层906也被沉积于阵列部分212上。
图10显示了CMOS多晶硅栅906被从阵列部分212移除，并且缓冲氧化物1002和STI氮化物硬掩模1004被沉积于电路部分210和阵列部分212之上。
图11说明了存储器阵列部分212中为双极结晶体管（BJT）选择器形成双极结的发射极1102、基极1104和集电极1106的STI工序。在电路部分210上，CMOS聚模式、轻掺杂漏极（LDD）结形成、隔离物和源/漏结形成构成了栅极以提供逻辑功能。
至此很明显通过依照本发明应用工序流程，BJT阵列的顶部和CMOS电路的顶部在前段工序流程的结束可被制作为大约相同的水平，因而保证存储单元和后段（BEOL）集成所需的平面度。CMOS设备可在电路部分形成，以及结设备可在阵列部分形成并具有足够的平面度。在这里描述的凹处允许存储单元中的加热件形成和硫族化物定义，以及允许金属层和接触件，金属层和接触件用于互连在晶片上制作的有源部分，而不再增加更多昂贵的极化层和/或额外的紧密树脂接触件。凹处还允许在发射极区域直接构造存储单元，不再通过进一步的接触件水平连接到它。
虽然在这里已说明和描述了本发明的某些特征，但本领域的技术人员现在可以想到许多修改、代替、改变和等价物。因此，应理解附加权利要求意图覆盖落入本发明真正本质的所有这一类的更改和改变。
在前述的说明书中，已在其中参考了特定的示例性的实施例描述了本发明。但是，很明显可以不背离附加权利要求中提出的本发明概括的本质和范围而进行各种修改和改变。因此在某种意义上说明书和附图应被看作说明性的而非限制性的。
Claims (14)
1.一种相变存储器设备，该相变存储器设备包括：
衬底；
形成在所述衬底上的阵列部分，所述阵列部分包括存储器存储和结设备；以及
包括互补金属氧化物半导体组合逻辑设备的电路部分，该电路部分至少部分地被凹进所述衬底中。
2.根据权利要求1所述的相变存储器设备，其中所述电路部分具有形成于所述电路部分上的栅氧化层和多晶硅栅，该栅氧化层和多晶硅栅的厚度与所述电路部分被凹进所述衬底中的量基本匹配，所述电路部分和形成于所述电路部分上的所述栅氧化层和多晶硅栅的最上部分具有与所述阵列部分的最上部分基本一致的平面度。
3.根据权利要求1所述的相变存储器设备，其中所述电路部分被凹进到所述阵列部分的表面之下的高度提供足够的平面度，以进一步允许金属层和接触件与有源元件互连。
4.根据权利要求1所述的相变存储器设备，其中所述结设备是双极结晶体管阵列，该双极结晶体管阵列的最上部分与前段工序流程结束时所述互补金属氧化物半导体电路的最上部分近似处于相同水平。
5.一种具有电路部分和阵列部分的设备，该设备包括：
位于所述阵列部分中的、形成在衬底上的选择器结设备，所述选择器结设备耦合到相变存储器中的相变材料；以及
位于所述电路部分中并嵌有所述相变存储器的互补金属氧化物半导体部件，该互补金属氧化物半导体部件被凹进所述衬底中，且凹进的高度与栅氧化层和多晶硅栅的高度基本匹配，以提供所述互补金属氧化物半导体部件的最上部分与所述相变存储器的最上部分的平面度。
6.根据权利要求5所述的设备，其中所述互补金属氧化物半导体部件包括多核处理器部件。
7.根据权利要求5所述的设备，其中所述选择器结设备是双极结晶体管，该双极结晶体管具有耦合到所述相变材料的发射极。
8.根据权利要求7所述的设备，其中包括所述双极结晶体管和相变材料的所述阵列部分的最上部分以及所述互补金属氧化物半导体部件的最上部分在前段工序流程的结束时被制作在近似相同的水平，从而在后段制程之前提供平面度。
9.一种将互补金属氧化物半导体逻辑部分嵌入相变存储器部分的方法，该方法包括：
通过在所述相变存储器部分上形成氮化物层来保护所述相变存储器部分不被氧化；
通过在所述互补金属氧化物半导体逻辑部分上形成凹进氧化物来凹进所述互补金属氧化物半导体逻辑部分；以及
移除位于所述相变存储器部分的最上表面之下的所述凹进氧化物，其中所述凹进氧化物的被移除厚度等于栅氧化层和多晶硅栅的组合厚度。
10.根据权利要求9所述的方法，该方法还包括：
在形成于所述互补金属氧化物半导体逻辑部分和所述相变存储器部分上的衬垫氧化物上形成第一氮化物层；
在所述互补金属氧化物半导体逻辑部分和所述相变存储器部分上形成缓冲氧化物；以及
在所述缓冲氧化物上形成第二氮化物层，所述第二氮化物层的厚度与所述栅氧化层和所述多晶硅栅的组合厚度基本匹配。
11.根据权利要求10所述的方法，该方法还包括：
将所述第二氮化物层从所述相变存储器部分除去，并将所述相变存储器部分上的所述第一氮化物层用作化学机械平坦化工序的终止层。
12.根据权利要求11所述的方法，该方法还包括：
在所述互补金属氧化物半导体逻辑部分中形成场氧化层；以及
从所述互补金属氧化物半导体逻辑部分中移除所述第一氮化物层和所述第二氮化物层以及从所述相变存储器部分中移除所述第一氮化物层，其中所述互补金属氧化物半导体逻辑部分的最上表面比所述相变存储器部分的最上表面低所述栅氧化层和所述多晶硅栅的组合厚度。
13.一种无线通信设备，该无线通信设备包括：
接收调制信号的收发机；
具有存储器单元的相变存储器部分，该存储器单元具有耦合到相变材料的选择器双极结晶体管设备，所述相变存储器部分形成在衬底的表面上；以及
具有嵌有所述相变存储器部分的多处理器核的互补金属氧化物半导体逻辑部分，该互补金属氧化物半导体逻辑部分耦合到所述收发机以接收所述调制信号，所述互补金属氧化物半导体逻辑部分被凹进所述衬底的表面之下栅结构高度，所述栅结构高度与测量的栅氧化层和多晶硅栅的厚度一样。
14.根据权利要求13所述的无线通信设备，其中所述互补金属氧化物半导体逻辑部分被凹进，以在形成任意金属层之前提供所述互补金属氧化物半导体逻辑部分的最上表面与所述相变存储器部分的最上表面的基本一致的平面度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/345,102 | 2008-12-29 | ||
| US12/345,102 US8154006B2 (en) | 2008-12-29 | 2008-12-29 | Controlling the circuitry and memory array relative height in a phase change memory feol process flow |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101924118A CN101924118A (zh) | 2010-12-22 |
| CN101924118B true CN101924118B (zh) | 2013-03-06 |
Family
ID=42221050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009102216404A Active CN101924118B (zh) | 2008-12-29 | 2009-11-11 | 具有电路部分和阵列部分的设备及其制备方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8154006B2 (zh) |
| JP (1) | JP2010157708A (zh) |
| KR (1) | KR101239791B1 (zh) |
| CN (1) | CN101924118B (zh) |
| DE (1) | DE102009051341B8 (zh) |
| TW (1) | TWI426599B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10622558B2 (en) | 2018-03-30 | 2020-04-14 | Intel Corporation | Non-volatile memory cell structures including a chalcogenide material having a narrowed end and a three-dimensional memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1670979A (zh) * | 2004-03-18 | 2005-09-21 | 国际商业机器公司 | 位于绝缘体上硅结构衬底上的相变存储器单元 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134085A (en) * | 1991-11-21 | 1992-07-28 | Micron Technology, Inc. | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
| JPH06163843A (ja) * | 1992-11-18 | 1994-06-10 | Hitachi Ltd | 半導体装置の製造方法 |
| US6281562B1 (en) * | 1995-07-27 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device which reduces the minimum distance requirements between active areas |
| JPH11261037A (ja) * | 1998-03-10 | 1999-09-24 | Nippon Steel Corp | 半導体装置及びその製造方法並びに記憶媒体 |
| US6795338B2 (en) * | 2002-12-13 | 2004-09-21 | Intel Corporation | Memory having access devices using phase change material such as chalcogenide |
| WO2004105253A1 (ja) * | 2003-05-21 | 2004-12-02 | Sony Corporation | データ処理装置、符号化装置および符号化方法、復号装置および復号方法、並びにプログラム |
| US20050018526A1 (en) * | 2003-07-21 | 2005-01-27 | Heon Lee | Phase-change memory device and manufacturing method thereof |
| EP1675183A1 (en) | 2004-12-21 | 2006-06-28 | STMicroelectronics S.r.l. | Phase change memory cell with diode junction selection and manufacturing method thereof |
| JP4345676B2 (ja) * | 2005-01-12 | 2009-10-14 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US7875513B2 (en) * | 2006-04-26 | 2011-01-25 | Fabio Pellizzer | Self-aligned bipolar junction transistors |
| KR100782482B1 (ko) * | 2006-05-19 | 2007-12-05 | 삼성전자주식회사 | ＧｅＢｉＴｅ막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 장치 및 그 제조방법 |
| DE102007052097B4 (de) * | 2007-10-31 | 2010-10-28 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode |
-
2008
- 2008-12-29 US US12/345,102 patent/US8154006B2/en not_active Expired - Fee Related
-
2009
- 2009-10-30 DE DE102009051341.8A patent/DE102009051341B8/de not_active Expired - Fee Related
- 2009-11-10 JP JP2009273924A patent/JP2010157708A/ja active Pending
- 2009-11-11 CN CN2009102216404A patent/CN101924118B/zh active Active
- 2009-11-13 KR KR1020090109651A patent/KR101239791B1/ko active IP Right Grant
- 2009-11-26 TW TW098140396A patent/TWI426599B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1670979A (zh) * | 2004-03-18 | 2005-09-21 | 国际商业机器公司 | 位于绝缘体上硅结构衬底上的相变存储器单元 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101239791B1 (ko) | 2013-03-06 |
| KR20100080351A (ko) | 2010-07-08 |
| US20100163835A1 (en) | 2010-07-01 |
| TW201027721A (en) | 2010-07-16 |
| TWI426599B (zh) | 2014-02-11 |
| US8154006B2 (en) | 2012-04-10 |
| JP2010157708A (ja) | 2010-07-15 |
| DE102009051341A1 (de) | 2010-07-01 |
| DE102009051341B8 (de) | 2021-06-17 |
| CN101924118A (zh) | 2010-12-22 |
| DE102009051341B4 (de) | 2021-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101226898B (zh) | 沟槽电容器及其制造方法 | |
| CN104716098A (zh) | 闪存的制作方法 | |
| US11251314B2 (en) | Memory devices and methods of manufacture thereof | |
| CN108109656B (zh) | 闪存阵列的制作方法及闪存阵列 | |
| CN105990359B (zh) | 分离栅式闪存器件及制备方法 | |
| KR20150065614A (ko) | 플래시 메모리 반도체 소자 및 그 제조 방법 | |
| KR101277147B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| CN101924118B (zh) | 具有电路部分和阵列部分的设备及其制备方法 | |
| CN105990358B (zh) | 分离栅式闪存器件及制备方法 | |
| CN211350659U (zh) | 多次可编程存储器的单元结构 | |
| WO2006118673A2 (en) | Method of forming shallow trench isolation structures in the logic and memory areas | |
| US6048768A (en) | Method of manufacturing flash memory | |
| JP2002110821A (ja) | メモリセル形成方法 | |
| US20090020801A1 (en) | Two-bit flash memory cell structure and method of making the same | |
| CN108780796B (zh) | 新型非挥发性存储器及其制造方法 | |
| CN101399234A (zh) | 制作快闪存储器的方法 | |
| US7842570B2 (en) | Semiconductor memory devices and methods of manufacturing the same | |
| CN101211857A (zh) | 快闪存储器件及其制造方法 | |
| CN108389790A (zh) | 浮栅的形成方法和浮栅型存储器 | |
| CN113224064A (zh) | 闪存器件的制作方法 | |
| US20070152264A1 (en) | Nonvolatile memory device and method for fabricating the same | |
| EP1420442A2 (en) | Process for self-aligned manufacture of integrated electronic devices | |
| KR100732391B1 (ko) | 비휘발성 메모리 소자의 제조 및 동작 방법 | |
| KR100877112B1 (ko) | 플래시 메모리소자의 제조방법 | |
| US7998809B2 (en) | Method for forming a floating gate using chemical mechanical planarization |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: HENGYI COMPANY Free format text: FORMER OWNER: MARCELLO MARIANI Effective date: 20150428 Owner name: MICRON TECHNOLOGY, INC. Free format text: FORMER OWNER: HENGYI COMPANY Effective date: 20150428 Free format text: FORMER OWNER: LORENZO FRATIN RITA ODORIZZI ANNA MICHELE MAGISTRETTI Effective date: 20150428 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20150428 Address after: Idaho Patentee after: Micron Technology, Inc. Address before: Swiss Rolle Patentee before: NUMONYX B.V. Effective date of registration: 20150428 Address after: Swiss Rolle Patentee after: NUMONYX B.V. Address before: Milan Italy Patentee before: M. Mariani Patentee before: L. Fratti Patentee before: Mariani Marcello Patentee before: Odorizzi Anna Rita |