KR20100080351A - 상 변화 메모리 ｆｅｏｌ 프로세스 플로우에서 회로 및 메모리 어레이 상대적 높이의 제어 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 38
- 230000008569 process Effects 0.000 title claims abstract description 26
- 230000008859 change Effects 0.000 title claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 239000012782 phase change material Substances 0.000 claims abstract description 9
- 239000011241 protective layer Substances 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 31
- 150000004767 nitrides Chemical class 0.000 claims description 22
- 238000004891 communication Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 230000005055 memory storage Effects 0.000 claims description 3
- 230000010354 integration Effects 0.000 claims description 2
- 238000003860 storage Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 4
- 238000003491 array Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 230000000295 complement effect Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 150000004770 chalcogenides Chemical class 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- -1 STI nitride Chemical class 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
- H10B63/32—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the bipolar type
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
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Abstract
PCM(Phase Change Memory) 부분과 함께 임베드된 CMOS 로직 부분은, 설명되는 PCM 부분과의 CMOS 로직 부분의 평면성(planarity)을 제공하기 위해 게이트 산화물(oxide) 및 폴리실리콘 게이트의 두께에 의해 측정되는 것과 같이 게이트 구조 높이만큼 레세스(recess)된다.
Description
본 발명의 실시예들은 메모리에 관한 것이고, 더욱 상세하게는 PCM(Phase Change Memory; 상 변화 메모리)에 관한 것이다.
PCM은 좋은 쓰기(write) 속도, 작은 셀 크기, 및 더 간단한 회로로 인해 다음 세대를 위한 떠오르는 비휘발성 메모리 기술이다. PCM은 메모리 셀의 하이(high) 및 로우(low) 저항 상태로 전이하는 전류 펄스들을 이용한 저항 가열에 의해 프로그래밍될 수 있는 칼코게나이드(chalcogenide) 물질(material)의 위상 전이에 기반한다. 프로세싱 개선들이 결합 로직 디바이스들을 이용하여 저장 디바이스들을 임베드하는 CMOS(Complementary Metal-Oxide-Semiconductor) 프로세스를 이용하여 PCM 프로세스의 제조 호환성(compatibility)을 개선시키기 위해 필요하다.
다음의 상세한 설명에서, 특정 숫자의 상세한 설명은 본 발명의 전체적인 이해를 제공하기 위해 설명된다. 그러나, 당해 기술 분야에 속한 통상의 지식을 가진 자에 의해 본 발명이 이러한 특정 상세한 설명 없이 실시될 수 있음이 이해될 것이다. 다른 예들에서, 널리 알려진 방법들, 절차들, 컴포넌트들 및 회로들이 본 발명을 흐리지 않도록 상세하게 설명된다.
도 1에서 설명되는 실시예는 CMOS 회로 및 메모리 어레이의 상대적 높이를 제어하기 위해 본 발명에 따른 제조 단계들을 이용하는 임베디드 PCM(Phase Change Memory)를 포함하는 통신 디바이스(10)를 도시한다. 통신 디바이스(10)는 라디오들이 다른 무선(over-the-air) 통신 디바이스들과 통신하는 것을 허용하기 위해 하나 이상의 안테나 구조들(14)을 포함할 수 있다. 이렇게, 통신 장치(10)는 예를 들어, Wi-Fi(Wireless Fidelity), WiMax 및 Mobile WiMax, WCDMA(Wideband Code Division Multiple Access), 및 GSM(Global System for Mobile Communications) 네트워크들과 같은 무선 네트워크들에서 동작하는 셀룰러 장치 또는 장치로서 동작할 수 있고, 본 발명은 이러한 네트워크들에서만 동작하는 것으로 한정되지 않는다. 통신 장치(10)의 동일한 플랫폼에서 코로케이트(collocate)된 라디오 서브시스템들은 네트워크에 있는 다른 장치들과 함께 RF/location 공간에서 상이한 주파수 대역들과 통신할 능력을 제공한다.
실시예는, 변조/복조를 제공하기 위해 트랜시버(12)로의 안테나 구조(14)의 연결을 도시한다. 일반적으로, 아날로그 프론트 엔드 트랜시버(12)는 독립형(stand-alone) RF(Radio Frequency) 개별 또는 집적 아날로그 회로일 수 있거나, 또는 트랜시버(12)는 하나 이상의 프로세서 코어들(16 및 18)을 가지는 프로세서에 임베디드될 수 있다. 복수의 코어들은 프로세싱 워크로드(workload)들을 코어들 사이에서 공유되도록 허용하고, 베이스밴드 기능들 및 애플리케이션 기능들을 다룬다(handle). 데이터 및 명령들은 프로세서 및 시스템 메모리(20)에 있는 메모리 저장소 사이의 인터페이스를 통해 전송될 수 있다.
도면이 무선 구조를 도시하더라도, 본 발명이 무선 통신을 포함하지 않는 실시예들에서 사용될 수 있음을 주목해야 한다. 예를 들어, 시스템 메모리(20)는 휘발성 및 상 변화 물질을 포함하는 비휘발성 메모리(22) 둘 다를 포함할 수 있다. 비휘발성 메모리(22)는 또한 메모리 어레이의 동작의 모드들 및 메모리에 의해 제공되는 다른 기능을 제어하기 위한 CMOS 회로를 포함한다. 따라서, 비-휘발성 메모리(22)는, 상 변화 물질을 가지는 메모리 어레이 부분 및 CMOS 회로 부분의 상대적 높이를 제어하기 위해 본 발명에 따른 제조 단계들을 이용할 수 있다.
도 2는 회로 부분(210)에 있는 CMOS 트랜지스터들 및 메모리 어레이 부분(212)에 위치한 BJT(Bipolar Junction Transistor) 셀렉터들을 포함하는 상 변화 메모리(phase change memory)를 도시한다. 종래의 프로세싱은 기판의 상부(top) 표면 위에 형성되는 CMOS 부분에 있는 CMOS 디바이스들의 게이트 구조들을 발생하고, 집적화된 BJT 셀렉터들은 기판의 표면 아래에 형성되는 이미터, 베이스, 및 콜렉터 영역들을 가진다. 따라서, 종래의 제조 프로세스는 CMOS 게이트들이 어레이 셀렉터들보다 더 높은 높이에 있도록 한다. 높이 불균형(disparity)은 평면성에 심각한 제약들을 유발할 수 있고, 특히 딥 서브-마이크론(deep sub-micron) 기술들이 메모리 엘리먼트들, 콘택츠, 및 인터커넥션들을 형성하기 위해 필요하다.
PCM 셀들은 주기율 표의 VI족 구성요소들의 알루미늄들을 포함하고; Te 또는 Se와 같은 구성요소들, 이들은 예를 들어 칼코게나이드들 또는 칼코게닉 물질들로 지칭된다. 칼코게나이드들은 데이터 보유(retention)를 제공하고, 전력이 비휘발성 메모리로부터 제거되었더라도 안정적으로 유지하기 위해 상 변화 메모리 셀들에 이익이되도록 사용될 수 있다. 상 변화 물질로 Ge2Sb2Te5를 예로써 사용하면, 두 상(phase)들이 메모리 저장소에 유용한 개별 전기 특성들을 가지도록 보여지며, 즉 높은 저항을 보이는 비결정 상(리셋 상태) 및 낮은 저항을 보이는 결정(crystalline) 상(셋 상태).
도 3은 CMOS 트랜지스터를 형성하기 위한 회로 부분(210) 및 상 변화 물질들과 결합하여 BJT 셀렉터들을 형성하기 위한 어레이 부분(212)을 가지는 실리콘 웨이퍼의 단면도를 도시한다. 도시된 바와 같이, 어레이 부분(212)은 예를 들어, 산화물, 보호 층(214)에 의해 덮혀지고, 그리고나서 회로 부분(210)은 레세스(recess)된다. 질화물 마스크는 메모리 어레이의 선택된 부분들을 덮고, 여기서 산화물은 증가되지(grow) 않고, 산화물을 통과시키지(impervious) 않는 보호 층이다. 그러나, 회로 부분(210) 상에서, 제어된 산화물은 실리콘 표면의 선택된 부분들 상에서 산화물을 증가시킨다. 예로써, 레세션은 선택적인 산화에 의해 획득되며, 여기서 적절한 양의 실리콘 산화물(216)이 회로 부분(210)에서 증가되고, 그리 고나서 에칭 되버린다. 레세스된 산화물 격리 구조들은 레세스된 산화물 격리 구조들 하에서 확산된(diffused) 영역들을 도입하는 것과 관련된다.
회로 부분(210)이 레세스되는 것에 대체적으로, 이방성(anisotropic)의 습식(wet) 에칭 프로세스, 예를 들어, TMAH(tetramethylammonium hydroxide)은 회로 부분(210) 상의 실리콘을 레세스하기 위해 이방성 에천트(etchant)로서 사용될 수 있다. 또 다른 대체적인 것은, 보호 층(214)을 사용하는 것 대신에 어레이 부분(212)을 마스크(mask)하기 위해 포토-레지스트 프로세스를 사용하는 건식 에칭이다.
본 발명의 특징들에 따라, 프로세스 플로우에 대하여 이루어지는 특정 변화들은 CMOS 트랜지스터들 및 BJT 셀렉터들을 제조하는데 존재하는 높이 차를 제거하는데 도움이 된다. 도 4는 회로 부분(210)에 있는 레세션 이후에 의도적으로(purposefully) 존재하는 높이 "h"를 가지는 스텝(410)을 도시한다. 실리콘 산화물이 에칭 되어버릴 때, 스텝(410)에 의해 측정되는 것과 같이 회로 부분(210) 및 어레이 부분(212) 사이의 남아있는 높이 차는, 본 발명에 따른 설계에 의해 미리 결정된 값이다. 특히, 스텝(410)의 높이 "h"는 CMOS 게이트 산화물의 두께 및 폴리실리콘 CMOS 게이트의 두께의 총합과 동일하게 설정된다. 따라서, 실리콘 산화물은, 게이트 폴리실리콘과 결합되는 게이트 산화물을 포함하는 CMOS 게이트 구조의 높이와 실질적으로 매치하는 미리 결정된, 알려진 두께만큼 에칭된다.
도 5는 회로 부분(210) 및 어레이 부분(212) 둘 모두에서 증착(deposition)된 그리고 두께 "h"를 가지는 증착된 질화물 층(520)으로부터 질화물 층(510)을 구 별하기 위해 사용되는, 패드(pad) 산화물 및 버퍼 산화물 위에 증착되는 질화물 층(510)을 도시한다.
도 6은 어레이 부분(212)으로부터만 제거된 제 2 질화물 층, 즉 질화물 층(520)을 도시한다. 어레이 부분(212) 상의 질화물 층(510)은 CMP 프로세스를 위한 정지(stopping) 층으로서 기능한다. 트렌치 디깅(trench digging), 측벽 산화(sidewall oxidation), 갭 필링(gap filling), 및 필드 산화 CMP를 포함하는 표준 STI 프로세스 플로우는 그리고나서 회로 부분(210) 상에서 수행된다.
도 7은 CMP 프로세스를 위해 정지 층으로서 기능하는 어레이 부분(212) 상의 질화물 층(510)을 도시한다.
도 8은 제거된 STI 산화물 하드 마스크, 즉 회로 부분(210) 상의 질화물 층들(510 및 520) 및 어레이 부분(212) 상의 질화물 층(510)을 도시한다. 도 9는 회로 부분(210)에 증착되는 CMOS 웰들(902), CMOS 게이트 산화물(904), 및 CMOS 게이트 폴리-실리콘 층(906)을 이용하는 표준 방법으로 진행하는 프로세스 플로우를 도시한다. CMOS 게이트 산화물(904) 및 CMOS 게이트 폴리-실리콘 층(906)은 또한 어레이 부분(212)에 증착된다.
도 10은 어레이 부분(212)으로부터 제거된 CMOS 게이트 폴리-실리콘(906) 및 버퍼 산화물(1002) 및 회로 부분(210) 및 어레이 부분(212) 모두에 증착된 STI 질화물 하드 마스크(1004)를 도시한다.
도 11은 BJT(Bipolar Junction Transistor) 셀렉터들에 대한 바이폴라 결합들의 이미터(1102), 베이스(1104), 및 콜렉터(1106)를 형성하는 메모리 어레이 부 분(212)에서의 STI 프로세스를 도시한다. 회로 부분(210) 상에서, CMOS 폴리 패터닝, LDD(Lightly Doped Drain) 결합 형성, 스페이서(spacer) 및 소스/드레인 결합 형성은 로직 기능을 제공하기 위해 게이트들을 형성한다.
이제, BJT 어레이의 상부 및 CMOS 회로의 상부가 프론트 엔드 프로세스 플로우의 끝에서 대략적으로 동일한 레벨로 제조될 수 있고, 그에 의해 메모리 셀 및 BEOL(Back End Of Line) 집적의 요구되는 평면성을 보장함이, 본 발명에 따른 프로세스 플로우에 의해 명백해진다. CMOS 디바이스들은 회로 부분에서 형성될 수 있고, 결합 디바이스들은 충분한 평면성을 이용하여 어레이 부분 상에 형성될 수 있다. 여기서 설명된 레세션은 추가적인 값비싼 평면 층들 및/또는 추가적인 타이트 피치(tight pitch) 콘택트(contact)들을 부가하지 않고, 웨이퍼 상에 제조되는 액티브 컴포넌트들을 상호 연결하기 위한 금속 층들 및 콘택트들뿐만 아니라, 메모리 셀에서 히터(heater) 형성 및 칼코게나이드 정의를 허용한다. 레세션은 추가적으로, 이미터 영역에 추가적인 콘택트 레벨에 의해 연결되지 않고, 메모리 셀이 이미터 영역 상에 직접적으로 형성되도록 허용한다.
본 발명의 특정 특징들이 도시되었고 여기서 설명되는 동안, 많은 변형들, 치환들, 변경들, 및 동등물들이 당해 기술 분야에 속한 자에게 이제 발생할 것이다. 그 결과, 첨부된 청구항들이 본 발명의 진실된 사상 내에 속하는 것처럼 모든 이러한 변형들 및 변경들을 커버하도록 의도됨을 이해해야 한다.
앞선 명세서에서, 본 발명은 특정 예시적 실시예들의 설명과 관련하여 설명되었다. 그러나, 다양한 변형들 및 변경들이 첨부된 청구항들에서 설명되는 본 발 명의 더 넓은 사상 및 범위로부터 벗어나지 않고 이루어질 수 있음이 명백할 것이다. 명세서 및 도면들은 따라서, 제한적인 측면보다는 예시적인 것으로 여겨져야 한다.
본 발명으로 권리로 보호받고자 하는 사항은 명세서의 마지막 부분에서 특별히 명시되고 명백하게 주장된다. 그러나, 동작의 조직 및 방법 둘 모두로서, 목적들, 특징들, 그들의 이점들과 함께, 본 발명은 다음의 첨부되는 도면들과 함께 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다:
도 1은 본 발명에 따른 CMOS 로직과 대략적으로 동일한 높이 레벨에서 PCM(Phase Change Memory)을 제조하기 위해 프로세스 플로우 스텝들을 이용한 무선 구조를 도시한다;
도 2는 CMOS 트랜지스터들 및 BJT 셀렉터들을 제조하는데 있어서 존재하는 높이 차를 제거하기 위한 프로세스 플로우 스텝들을 사용하여 CMOS 로직 회로를 이용하여 집적화된 PCM 메모리 어레이를 도시한다;
도 3은 CMOS 트랜지스터들을 형성하기 위한 회로 부분 및 회로 부분이 레세스되도록 허용하기 위한 보호 층에 의해 덮혀지는 BJT 셀렉터들을 형성하기 위한 어레이 부분을 가지는 실리콘 웨어퍼를 도시한다;
도 4는 높이 "h"만큼 레세스된 회로 부분을 도시한다;
도 5는 회로 부분에 있는 로직의 액티브 영역들 또는 어레이 부분에 있는 메모리 셀들을 격리시키기 위해 사용될 수 있는 질화물 하드 마스크를 도시한다;
도 6은 상기 어레이 부분으로부터 제거되는 제 2 질화물 층을 도시한다;
도 7은 회로 부분에 증착되는 필드 산화물을 도시한다;
도 8은 회로 부분 상에 그리고 제거된 어레이 부분 상의 질화물 하드 마스크 층들을 도시한다;
도 9는 CMOS 웰(well), CMOS 게이트 산화물, 및 CMOS 게이트 폴리-실리콘 층의 형성을 도시한다;
도 10은 어레이 부분으로부터 제거된 CMOS 게이트 폴리-실리콘 및 버퍼 산화물 및 회로 부분 및 어레이 부분 둘 모두 위에 증착된 산화물 하드 마스크를 도시한다; 그리고
도 11은 BJT 셀렉터 디바이스들을 위해 바이폴라(bipolar) 접합들을 형성하기 위한 메모리 어레이 부분에 있는 프로세스를 도시한다.
설명의 간략함 및 명확함을 위해 도면들에 설명된 구성요소들이 반드시 크기에 맞춰(scale) 도시된 것은 아님을 인식할 것이다. 예를 들어, 구성요소들의 몇몇의 디멘존들은 명확함을 위해 다른 구성요소들에 대하여 과장될 수 있다. 또한, 적절하게 고려되는 경우, 참조 부호들이 대응하는 또는 유사한 구성요소들을 표시하기 위해 도면들에서 반복되었다.
Claims (18)
- PCM(Phase Change Memory) 디바이스로서,접합(junction) 디바이스들을 포함하는 메모리 스토리지를 위한 어레이 부분; 및상기 어레이 부분과의 실질적인(substantial) 평면성(planarity)을 제공하기 위해 제조 공정 동안 레세스(recess)되는 CMOS 결합 로직 디바이스들을 위한 회로 부분을 포함하는, PCM 디바이스.
- 제1항에 있어서, 상기 회로 부분은, 제조 공정 동안 상기 회로 부분이 레세스되는 양과 실질적으로 매치(match)하는 두께를 가지는 게이트 산화물(oxide) 및 폴리실리콘 게이트를 포함하는, PCM 디바이스.
- 제1항에 있어서,레세션을 허용하기 위해 상기 회로 부분을 덮지(cover) 않는, 상기 어레이 부분을 레세스되는 것으로부터 보호하기 위해 제조 공정 동안 증착(deposit)된 보호 층을 더 포함하는, PCM 디바이스.
- 제3항에 있어서, 상기 어레이 부분을 덮는 상기 보호 층은 질화물(nitride) 층인, PCM 디바이스.
- 제1항에 있어서, 상기 회로 부분이 상기 어레이 부분의 표면 보다 아래로 레세스되는 높이(height)는, 액티브(active) 컴포넌트들을 상호 연결(interconnect)하기 위해 금속(metal) 층들 및 콘택트들(contacts)을 추가적으로 허용하기 위한 충분한 평면성을 제공하는, PCM 디바이스.
- 제1항에 있어서, 상기 접합 디바이스들은, 프론트 엔드 프로세스 플로우의 끝에서 상기 CMOS 회로의 상부(top)와 대략적으로 동일한 레벨에서 상부를 가지는 BJT(Bipolar Junction Transistor) 어레이인, PCM 디바이스.
- 디바이스로서,PCM(Phase Change Memory)에서 상(phase) 변화 물질에 연결되는 셀렉터 접합 디바이스; 및CMOS 섹션을 포함하고,상기 CMOS 섹션은, 상기 PCM과의 상기 CMOS 섹션의 평면성을 제공하기 위해 게이트 산화물 및 폴리실리콘 게이트의 높이와 실질적으로 매치하는 높이만큼 레세스된 상기 PCM과 함께 임베디드된(embedded), 디바이스.
- 제7항에 있어서, 질화물 층은, 상기 CMOS 섹션이 레세스될 때, 어레이 부분을 보호하기 위해 상기 PCM을 덮는, 디바이스.
- 제7항에 있어서, 상기 PCM은 에칭(etch)되는 상기 CMOS 섹션의 실리콘 산화물의 양을 증가(grow)시키는 선택적인 산화에 의해 레세스되는, 디바이스.
- 제7항에 있어서, 상기 CMOS 섹션은, 상기 CMOS 섹션 및 상기 PCM 사이의 금속 층들에 대하여 평면성을 제공하기 위해, 게이트 산화물 및 폴리실리콘 게이트의 두께만큼 상기 디바이스의 제조 공정에서 상기 PCM의 표면 보다 아래로 레세스되는 복수의 코어 프로세서 섹션을 포함하는, 디바이스.
- 제7항에 있어서, 상기 셀렉터 접합 디바이스는, 상기 상 변화 물질에 연결되는 이미터를 가지는 BJT(Bipolar Junction Transistor)인, 디바이스.
- 제11항에 있어서, 상기 BJT 및 상 변화 물질을 포함하는 저장 어레이의 상부 및 상기 CMOS 섹션의 상부는, BEOL(Back End Of Line) 집적(integration)을 위한 평면성을 제공하기 위해 프론트 엔드 프로세스 플로우의 끝에서 실질적으로 동일한 레벨에서 제조되는, 디바이스.
- CMOS 로직 부분과 함께 PCM(Phase Change Memory) 부분을 임베딩하는 방법으로서,상기 CMOS 로직 부분에서 코어 프로세서 섹션을 레세스하는 단계;질화물 층을 가지는 상기 PCM 부분을 산화로부터 보호하는 단계; 및게이트 산화물 및 폴리실리콘 게이트의 결합된 두께만큼 상기 PCM 부분의 표면 보다 아래로 레세션 산화를 제거하는 단계를 포함하는, CMOS 로직 부분과 함께 PCM 부분을 임베딩하는 방법.
- 제13항에 있어서,상기 CMOS 로직 부분 및 상기 PCM 부분 상의 패드 산화물 위에 제 1 질화물 층을 증착(deposition)하는 단계;상기 CMOS 로직 부분 및 상기 PCM 부분 둘 모두에서 버퍼 산화물을 증착하는 단계; 및상기 게이트 산화물 및 상기 폴리실리콘 게이트의 상기 결합된 두께와 실질적으로 매치하기 위해 상기 버퍼 산화물 위에 제 2 질화물 층을 증착하는 단계를 더 포함하는, CMOS 로직 부분과 함께 PCM 부분을 임베딩하는 방법.
- 제14항에 있어서,상기 PCM 부분으로부터 상기 제 2 질화물 층을 제거하고, 그리고 CMP(Chemical Mechanical Planarization) 프로세스를 위한 정지(stopping) 층으로서 상기 PCM 부분 위에 상기 제 1 질화물 층을 사용하는 단계를 더 포함하는, CMOS 로직 부분과 함께 PCM 부분을 임베딩하는 방법.
- 제15항에 있어서,상기 CMOS 로직 부분에 필드 산화물을 증착하는 단계; 및상기 CMOS 로직 부분에 있는 상기 제 1 및 제 2 질화물 층들 및 상기 PCM 부분에 있는 상기 제 1 질화물 층을 제거하는 단계를 더 포함하며, 상기 CMOS 로직 부분의 표면은 게이트 산화물 및 폴리실리콘 게이트의 계획된(planned) 두께만큼 상기 PCM 부분의 표면 보다 아래에 있는, CMOS 로직 부분과 함께 PCM 부분을 임베딩하는 방법.
- 무선 통신 장치로서,변조된 신호를 수신하기 위한 트랜시버;상 변화 물질에 연결되는 셀렉터 BJT(Bipolar Junction Transistor) 디바이스와 함께 메모리 셀들을 가지는 PCM(Phase-Change Memory) 부분; 및상기 변조된 신호를 수신하기 위해 상기 트랜시버에 연결되는 상기 PCM 부분과 함께 임베디드된 복수의 프로세서 코어들을 가지는 CMOS 로직 부분을 포함하며, 상기 CMOS 로직 부분은 상기 CMOS 로직 부분의 낮아진(lowered) 표면과 상기 PCM 부분의 표면과의 평면성을 제공하기 위해 게이트 산화물 및 폴리실리콘 게이트의 두께만큼 측정된 게이트 구조 높이만큼 레세스되는, 무선 통신 장치.
- 제17항에 있어서, 상기 게이트 산화물 및 상기 실리콘 게이트의 두께와 실질적으로 매치하는 높이만큼 상기 CMOS 로직 부분을 레세스하는 것은, 상기 CMOS 로 직 부분과 상기 PCM 부분과의 평면성을 제공하는, 무선 통신 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/345,102 | 2008-12-29 | ||
| US12/345,102 US8154006B2 (en) | 2008-12-29 | 2008-12-29 | Controlling the circuitry and memory array relative height in a phase change memory feol process flow |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100080351A true KR20100080351A (ko) | 2010-07-08 |
| KR101239791B1 KR101239791B1 (ko) | 2013-03-06 |
Family
ID=42221050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090109651A KR101239791B1 (ko) | 2008-12-29 | 2009-11-13 | 상변화 메모리 ｆｅｏｌ 프로세스 플로우에서 회로 및 메모리 어레이 상대적 높이의 제어 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8154006B2 (ko) |
| JP (1) | JP2010157708A (ko) |
| KR (1) | KR101239791B1 (ko) |
| CN (1) | CN101924118B (ko) |
| DE (1) | DE102009051341B8 (ko) |
| TW (1) | TWI426599B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10622558B2 (en) | 2018-03-30 | 2020-04-14 | Intel Corporation | Non-volatile memory cell structures including a chalcogenide material having a narrowed end and a three-dimensional memory device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134085A (en) * | 1991-11-21 | 1992-07-28 | Micron Technology, Inc. | Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories |
| JPH06163843A (ja) * | 1992-11-18 | 1994-06-10 | Hitachi Ltd | 半導体装置の製造方法 |
| US6281562B1 (en) * | 1995-07-27 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device which reduces the minimum distance requirements between active areas |
| JPH11261037A (ja) * | 1998-03-10 | 1999-09-24 | Nippon Steel Corp | 半導体装置及びその製造方法並びに記憶媒体 |
| US6795338B2 (en) * | 2002-12-13 | 2004-09-21 | Intel Corporation | Memory having access devices using phase change material such as chalcogenide |
| US7333034B2 (en) * | 2003-05-21 | 2008-02-19 | Sony Corporation | Data processing device, encoding device, encoding method, decoding device decoding method, and program |
| US20050018526A1 (en) * | 2003-07-21 | 2005-01-27 | Heon Lee | Phase-change memory device and manufacturing method thereof |
| US7005665B2 (en) * | 2004-03-18 | 2006-02-28 | International Business Machines Corporation | Phase change memory cell on silicon-on insulator substrate |
| EP1675183A1 (en) | 2004-12-21 | 2006-06-28 | STMicroelectronics S.r.l. | Phase change memory cell with diode junction selection and manufacturing method thereof |
| JP4345676B2 (ja) * | 2005-01-12 | 2009-10-14 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| US7875513B2 (en) * | 2006-04-26 | 2011-01-25 | Fabio Pellizzer | Self-aligned bipolar junction transistors |
| KR100782482B1 (ko) * | 2006-05-19 | 2007-12-05 | 삼성전자주식회사 | ＧｅＢｉＴｅ막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 장치 및 그 제조방법 |
| DE102007052097B4 (de) * | 2007-10-31 | 2010-10-28 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines SOI-Bauelements mit einer Substratdiode |
-
2008
- 2008-12-29 US US12/345,102 patent/US8154006B2/en not_active Expired - Fee Related
-
2009
- 2009-10-30 DE DE102009051341.8A patent/DE102009051341B8/de not_active Expired - Fee Related
- 2009-11-10 JP JP2009273924A patent/JP2010157708A/ja active Pending
- 2009-11-11 CN CN2009102216404A patent/CN101924118B/zh active Active
- 2009-11-13 KR KR1020090109651A patent/KR101239791B1/ko active IP Right Grant
- 2009-11-26 TW TW098140396A patent/TWI426599B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010157708A (ja) | 2010-07-15 |
| DE102009051341A1 (de) | 2010-07-01 |
| KR101239791B1 (ko) | 2013-03-06 |
| CN101924118B (zh) | 2013-03-06 |
| CN101924118A (zh) | 2010-12-22 |
| US8154006B2 (en) | 2012-04-10 |
| DE102009051341B4 (de) | 2021-04-29 |
| DE102009051341B8 (de) | 2021-06-17 |
| US20100163835A1 (en) | 2010-07-01 |
| TW201027721A (en) | 2010-07-16 |
| TWI426599B (zh) | 2014-02-11 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160127 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170202 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20180201 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190213 Year of fee payment: 7 |