JP2010157708A5 - - Google Patents

Claims (13)

1. 基板と
   該基板上に形成されたアレイ部分であって、メモリ記憶装置と接合装置とを含むアレイ部分と、
   相補型金属酸化膜半導体（ＣＭＯＳ）組み合わせ論理装置を含む回路部分であって、少なくとも部分的に前記基板内にリセス加工される回路部分と、
   を備えた相変化メモリ（ＰＣＭ）装置。
2. 前記回路部分がゲート酸化物およびポリシリコンゲートを含み、該ゲート酸化物およびポリシリコンゲートが、前記回路部分が前記基板内にリセス加工される量に一致する厚さを有する、請求項１に記載のＰＣＭ装置。
3. 前記回路部分が前記アレイ部分の表面より下にリセス加工される高さは、金属層及びコンタクトがアクティブなコンポーネントを相互接続するのを更に許すに充分な平坦性を与える、請求項１に記載のＰＣＭ装置。
4. 前記接合装置は、フロントエンドプロセスフローの終わりにＣＭＯＳ回路の頂部と同じレベルに頂部を有するバイポーラ接合トランジスタ（ＢＪＴ）アレイである、請求項
   １に記載のＰＣＭ装置。
5. 基板上に形成され、相変化メモリ（ＰＣＭ）の相変化材料に結合されたセレクタ接合装置と、
   前記ＰＣＭとともに埋設される相補型金属酸化膜半導体（ＣＭＯＳ）区分とを備え、
   該ＣＭＯＳセクションがゲート酸化物及びポリシリコンゲートの高さに一致する高さだけ、前記基板内にリセス加工されており、前記ＰＣＭがリセス加工されて複数の前記ＣＭＯＳ区分に最上部分に前記ＰＣＭの最上部分を与えるようになっている装置。
6. 前記ＣＭＯＳ区分は、マルチコアプロセッサ区分を含む、請求項５に記載の装置。
7. 前記セレクタ接合装置は、前記相変化材料にエミッタが結合されたバイポーラ接合トランジスタ（ＢＪＴ）である、請求項５に記載の装置。
8. 前記ＢＪＴ及び相変化材料を含む記憶アレイの頂部、及び前記ＣＭＯＳ区分の頂部は、フロントエンドプロセスフローの終わりに同じレベルに製造されて、バックエンドオブライン（ＢＥＯＬ）一体化のための平坦性を与える、請求項６に記載の装置。
9. 変調された信号を受信するためのトランシーバと、
   セレクタバイポーラ接合トランジスタ（ＢＪＴ）装置が相変化材料に結合されたメモリセルを有する、基板の表面上に形成されている相変化メモリ（ＰＣＭ）部分と、
   前記ＰＣＭ部分が埋設された複数のプロセッサコアを有し、前記変調された信号を受信するように前記トランシーバに結合された相補型金属酸化膜半導体（ＣＭＯＳ）論理部分と、
   を備え、前記ＣＭＯＳ論理部分は、ゲート酸化物及びポリシリコンゲートの厚みで測定されたゲート構造物の高さだけ前記基板の表面の下方にリセス処理されている、ワイヤレス通信装置。
10. 任意の金属層が形成される前に、前記ＣＭＯＳ部分はリセス処理されて複数の前記ＣＭＯＳ論理部分に前記ＰＣＭ部分の最上表面を与える、請求項９に記載のワイヤレス通信装置。
11. 前記接合装置が前記メモリアレイ部分内に１つ以上のメモリセルを選択するためのセレレクタを含む、請求項９に記載のＰＣＭ装置。
12. 前記基板が複数のシリコンを含む、請求項１に記載のＰＣＭ装置。
13. 前記ＣＭＯＳ部分が前記基板の表面の下方にリセス加工されている深さはゲート酸化物及びポリシリコンゲートの厚さと同じであり、前記複数のＣＭＯＳと前記ＰＣＭとの間に複数の金属層を与えるようになっている、請求項５に記載の装置。