JPH09162306A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09162306A JPH09162306A JP7324165A JP32416595A JPH09162306A JP H09162306 A JPH09162306 A JP H09162306A JP 7324165 A JP7324165 A JP 7324165A JP 32416595 A JP32416595 A JP 32416595A JP H09162306 A JPH09162306 A JP H09162306A
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Abstract
(57)【要約】
【課題】 半導体装置及びその製造方法に関し、メモリ
・セル面積を大きくしたり、又は、製造工程を複雑化せ
ずにソフト・エラーを抑止することが可能な半導体装置
を実現できるようにする。 【解決手段】 Ｓｉ半導体基板１にｎ- ソース領域４と
ｎ+ ソース領域４Ａ及びｎ- ドレイン領域５とｎ+ ドレ
イン領域５Ａが通常の深さに形成され、更に、α線など
の放射線が貫通する率を高める為にｎ+ ソース領域４Ａ
の部分に深いｎ型拡散層４Ｂが形成されてなるＳＲＡＭ
に於けるｎチャネル・トランジスタが含まれている。
・セル面積を大きくしたり、又は、製造工程を複雑化せ
ずにソフト・エラーを抑止することが可能な半導体装置
を実現できるようにする。 【解決手段】 Ｓｉ半導体基板１にｎ- ソース領域４と
ｎ+ ソース領域４Ａ及びｎ- ドレイン領域５とｎ+ ドレ
イン領域５Ａが通常の深さに形成され、更に、α線など
の放射線が貫通する率を高める為にｎ+ ソース領域４Ａ
の部分に深いｎ型拡散層４Ｂが形成されてなるＳＲＡＭ
に於けるｎチャネル・トランジスタが含まれている。
Description
【０００１】
【発明の属する技術分野】本発明は、ソフト・エラーに
対する耐性を向上したＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）からなるＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄ
ｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を製造するのに好
適な半導体装置及びその製造方法に関する。
対する耐性を向上したＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）からなるＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄ
ｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を製造するのに好
適な半導体装置及びその製造方法に関する。
【０００２】ＳＲＡＭを高集積化する為、メモリ・セル
面積を縮小すると、メモリ・キャパシタ容量が減少して
ソフト・エラーが増大するので、それを抑止する努力が
継続されている。
面積を縮小すると、メモリ・キャパシタ容量が減少して
ソフト・エラーが増大するので、それを抑止する努力が
継続されている。
【０００３】本発明では、複雑な製造工程に依存するこ
となく、ソフト・エラーを抑止する為の一手段が提供さ
れる。
となく、ソフト・エラーを抑止する為の一手段が提供さ
れる。
【０００４】
【従来の技術】ＳＲＡＭに於けるソフト・エラーを抑止
する為には、メモリ・セル面積を縮小した場合であって
も、メモリ・キャパシタの容量だけは減少しなければ良
いのであるから、例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓｍｅｍｏｒｙ）の分野で使
われているようなスタック型メモリ・キャパシタ、或い
は、トレンチ型メモリ・キャパシタを用いて容量を確保
する技術が提案されている。
する為には、メモリ・セル面積を縮小した場合であって
も、メモリ・キャパシタの容量だけは減少しなければ良
いのであるから、例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓｍｅｍｏｒｙ）の分野で使
われているようなスタック型メモリ・キャパシタ、或い
は、トレンチ型メモリ・キャパシタを用いて容量を確保
する技術が提案されている。
【０００５】
【発明が解決しようとする課題】メモリ・セルの平面的
な面積を縮小してＳＲＡＭの高集積化を図り、しかも、
メモリ・キャパシタをスタック型にするなどして大きな
容量を維持しようとする場合には、ＳＲＡＭの製造工程
が複雑になり、当然、製造歩留りは低下する。
な面積を縮小してＳＲＡＭの高集積化を図り、しかも、
メモリ・キャパシタをスタック型にするなどして大きな
容量を維持しようとする場合には、ＳＲＡＭの製造工程
が複雑になり、当然、製造歩留りは低下する。
【０００６】本発明は、メモリ・セル面積を大きくした
り、又は、製造工程を複雑化せずにソフト・エラーを抑
止することが可能な半導体装置を実現できるようにす
る。
り、又は、製造工程を複雑化せずにソフト・エラーを抑
止することが可能な半導体装置を実現できるようにす
る。
【０００７】
【課題を解決するための手段】一般に、ＳＲＡＭに於け
るソフト・エラーは、ｎチャネルＭＯＳトランジスタに
於けるドレイン拡散層に収集される電荷に依って生成さ
れるものである。
るソフト・エラーは、ｎチャネルＭＯＳトランジスタに
於けるドレイン拡散層に収集される電荷に依って生成さ
れるものである。
【０００８】ところで、α線などの放射線がｎ型ウエル
を貫通した場合、発生する電子−正孔対に起因する電荷
はｎ型ウエルに収集される為、ｎチャネルＭＯＳトラン
ジスタに於けるドレイン拡散層に収集される電荷量は少
なくなる。
を貫通した場合、発生する電子−正孔対に起因する電荷
はｎ型ウエルに収集される為、ｎチャネルＭＯＳトラン
ジスタに於けるドレイン拡散層に収集される電荷量は少
なくなる。
【０００９】図４は標準的なＣＭＯＳ−ＳＲＡＭを表す
等価回路図であって、Ｑ１はｎチャネル・トランジス
タ、Ｑ２はｐチャネル・トランジスタ、Ｑ３はｎチャネ
ル・トランジスタ、Ｑ４はｐチャネル・トランジスタ、
Ｑ５はｎチャネル・トランジスタ、Ｑ６はｎチャネル・
トランジスタ、ＶCCは正側電源電圧、Ｈは高電位、Ｌは
低電位をそれぞれ示している。
等価回路図であって、Ｑ１はｎチャネル・トランジス
タ、Ｑ２はｐチャネル・トランジスタ、Ｑ３はｎチャネ
ル・トランジスタ、Ｑ４はｐチャネル・トランジスタ、
Ｑ５はｎチャネル・トランジスタ、Ｑ６はｎチャネル・
トランジスタ、ＶCCは正側電源電圧、Ｈは高電位、Ｌは
低電位をそれぞれ示している。
【００１０】また、トランジスタを指示する記号に添字
を施した記号、例えばＱ１S はｎチャネル・トランジス
タＱ１のソース（或いはソース拡散層）を、また、Ｑ１
D はｎチャネル・トランジスタＱ１のドレイン（或いは
ドレイン拡散層）を指示し、その他のトランジスタにつ
いても同様な記号が使われている。
を施した記号、例えばＱ１S はｎチャネル・トランジス
タＱ１のソース（或いはソース拡散層）を、また、Ｑ１
D はｎチャネル・トランジスタＱ１のドレイン（或いは
ドレイン拡散層）を指示し、その他のトランジスタにつ
いても同様な記号が使われている。
【００１１】図５は図４に見られるＣＭＯＳ−ＳＲＡＭ
の具体的構成を説明する為の要部平面説明図であり、図
４に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
の具体的構成を説明する為の要部平面説明図であり、図
４に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
【００１２】図に於いて、ＷＮはｎ型ウエル、ＷＰはｐ
型ウエル、Ｘは放射線入射位置をそれぞれ示し、そし
て、ｎチャネル・トランジスタＱ１に於けるドレイン拡
散層Ｑ１D とｎチャネル・トランジスタＱ５のドレイン
拡散層Ｑ５D とは共通であり、また、ｎチャネル・トラ
ンジスタＱ３のドレイン拡散層Ｑ３D とｎチャネル・ト
ランジスタＱ６のドレイン拡散層Ｑ６D とは共通であ
る。
型ウエル、Ｘは放射線入射位置をそれぞれ示し、そし
て、ｎチャネル・トランジスタＱ１に於けるドレイン拡
散層Ｑ１D とｎチャネル・トランジスタＱ５のドレイン
拡散層Ｑ５D とは共通であり、また、ｎチャネル・トラ
ンジスタＱ３のドレイン拡散層Ｑ３D とｎチャネル・ト
ランジスタＱ６のドレイン拡散層Ｑ６D とは共通であ
る。
【００１３】ここで、図４及び図５に見られるＣＭＯＳ
−ＳＲＡＭに於いて、パッケージや配線材料などから放
出されるα線などの放射線が位置Ｘに入射したとする。
−ＳＲＡＭに於いて、パッケージや配線材料などから放
出されるα線などの放射線が位置Ｘに入射したとする。
【００１４】図６は放射線の飛跡をＣＭＯＳ−ＳＲＡＭ
の要部切断側面と共に表した線図である。尚、図６に於
けるＣＭＯＳ−ＳＲＡＭは、図５に見られる線Ｙ−Ｙに
沿って切断したものを表し、また、図４及び図５に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
の要部切断側面と共に表した線図である。尚、図６に於
けるＣＭＯＳ−ＳＲＡＭは、図５に見られる線Ｙ−Ｙに
沿って切断したものを表し、また、図４及び図５に於い
て用いた記号と同記号は同部分を表すか或いは同じ意味
を持つものとする。
【００１５】図に於いて、横軸にはＣＭＯＳ−ＳＲＡＭ
に於ける横方向の距離を、また、縦軸にはＣＭＯＳ−Ｓ
ＲＡＭの表面からの深さをそれぞれ採ってあり、ｎ型ウ
エルＷＮに依る接合の近傍に見られる複数の実線で表さ
れた曲線は等電位線を示し、矢印は放射線の飛跡であっ
て、入射角が３０度から８５度に亙る複数の場合につい
て示してある。
に於ける横方向の距離を、また、縦軸にはＣＭＯＳ−Ｓ
ＲＡＭの表面からの深さをそれぞれ採ってあり、ｎ型ウ
エルＷＮに依る接合の近傍に見られる複数の実線で表さ
れた曲線は等電位線を示し、矢印は放射線の飛跡であっ
て、入射角が３０度から８５度に亙る複数の場合につい
て示してある。
【００１６】図７は放射線の入射角と収集電荷量との関
係を表す線図であり、収集電荷量は図４及び図５に見ら
れるＣＭＯＳ−ＳＲＡＭに含まれているｎチャネル・ト
ランジスタＱ１に於けるドレイン領域Ｑ１D に係わるも
のである。
係を表す線図であり、収集電荷量は図４及び図５に見ら
れるＣＭＯＳ−ＳＲＡＭに含まれているｎチャネル・ト
ランジスタＱ１に於けるドレイン領域Ｑ１D に係わるも
のである。
【００１７】図に於いて、横軸には放射線の入射角度
を、また、縦軸には収集電荷量をそれぞれ採ってあり、
放射線の入射エネルギは２〔ＭｅＶ〕、放射線の入射か
ら電荷が収集されたとするまでの時間は２００〔ｐｓｅ
ｃ〕、破線は図６に於いてｎ型ウエルが存在しいな場
合、実線はｎ型ウエルが存在する場合をそれぞれ示して
いる。
を、また、縦軸には収集電荷量をそれぞれ採ってあり、
放射線の入射エネルギは２〔ＭｅＶ〕、放射線の入射か
ら電荷が収集されたとするまでの時間は２００〔ｐｓｅ
ｃ〕、破線は図６に於いてｎ型ウエルが存在しいな場
合、実線はｎ型ウエルが存在する場合をそれぞれ示して
いる。
【００１８】図７から明らかなように、ドレイン拡散層
に当たって放射線がｎ型ウエルを貫通した場合、ドレイ
ン拡散層Ｑ１D に収集される電荷量は低減されることが
看取されよう。
に当たって放射線がｎ型ウエルを貫通した場合、ドレイ
ン拡散層Ｑ１D に収集される電荷量は低減されることが
看取されよう。
【００１９】一般に、このような現象は、チャージ・シ
ェアリング（ｃｈａｒｇｅ−ｓｈａｒｉｎｇ）効果と呼
ばれている。
ェアリング（ｃｈａｒｇｅ−ｓｈａｒｉｎｇ）効果と呼
ばれている。
【００２０】ところで、このｎチャネル・トランジスタ
に於けるドレイン拡散層について、チャージ・シェアリ
ング効果が得られるのは、ドレイン拡散層に当たった放
射線がｎ型ウエルを貫通した場合のみではなく、ｎチャ
ネル・トランジスタのソース拡散層を貫通した場合であ
っても同様である。
に於けるドレイン拡散層について、チャージ・シェアリ
ング効果が得られるのは、ドレイン拡散層に当たった放
射線がｎ型ウエルを貫通した場合のみではなく、ｎチャ
ネル・トランジスタのソース拡散層を貫通した場合であ
っても同様である。
【００２１】そこで、本発明では、ソース領域の接合位
置を深くして、放射線がソース拡散層を貫通する確率を
高め、これに依って、ドレイン拡散層に於ける電荷収集
量を抑止し、ソフト・エラー率を低下させることが基本
になっている。
置を深くして、放射線がソース拡散層を貫通する確率を
高め、これに依って、ドレイン拡散層に於ける電荷収集
量を抑止し、ソフト・エラー率を低下させることが基本
になっている。
【００２２】前記したように、ソース拡散層の接合位置
を深くすると、短チャネル効果に依るしきい値変動が懸
念されるところであり、そのような場合には、ＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を採
用し、ｎ+ ソース拡散層の部分にのみ高エネルギでイオ
ン注入を行って接合位置を深くすれば良い。
を深くすると、短チャネル効果に依るしきい値変動が懸
念されるところであり、そのような場合には、ＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を採
用し、ｎ+ ソース拡散層の部分にのみ高エネルギでイオ
ン注入を行って接合位置を深くすれば良い。
【００２３】前記したところから、本発明に依る半導体
装置及びその製造方法に於いては、（１）通常の深さに
形成されたソース領域（例えばソース領域４並びに４
Ａ）及びドレイン領域（例えばドレイン領域５並びに５
Ａ）を備えると共に放射線（例えばα線）が貫通する率
を高める為に前記ソース領域の部分に形成された深いｎ
型拡散層（例えば深いｎ型拡散層４Ｂ）を備えるＳＲＡ
Ｍに於けるｎチャネル・トランジスタが含まれてなるこ
とを特徴とするか、或いは、
装置及びその製造方法に於いては、（１）通常の深さに
形成されたソース領域（例えばソース領域４並びに４
Ａ）及びドレイン領域（例えばドレイン領域５並びに５
Ａ）を備えると共に放射線（例えばα線）が貫通する率
を高める為に前記ソース領域の部分に形成された深いｎ
型拡散層（例えば深いｎ型拡散層４Ｂ）を備えるＳＲＡ
Ｍに於けるｎチャネル・トランジスタが含まれてなるこ
とを特徴とするか、或いは、
【００２４】（２）通常の深さに形成されたソース領域
及びドレイン領域を備えると共に放射線が貫通する率を
高める為に前記ソース領域の部分に形成された深いｐ型
拡散層を備えるラッチ回路に於けるｐチャネル・トラン
ジスタが含まれてなることを特徴とするか、或いは、
及びドレイン領域を備えると共に放射線が貫通する率を
高める為に前記ソース領域の部分に形成された深いｐ型
拡散層を備えるラッチ回路に於けるｐチャネル・トラン
ジスタが含まれてなることを特徴とするか、或いは、
【００２５】（３）半導体基板（例えばＳｉ半導体基板
１）に不純物（例えばＡｓ）を導入してＳＲＡＭに於け
るｎチャネル・トランジスタのソース領域（例えばソー
ス領域４並びに４Ａ）及びドレイン領域（例えばドレイ
ン領域５並びに５Ａ）を形成する工程と、次いで、ｎチ
ャネル・トランジスタのソース領域以外をマスク（例え
ばレジスト膜７）で覆ってからｎ型不純物イオン（例え
ばＡｓかＳｂ）を高エネルギ（例えば１００〔ｋｅ
Ｖ〕）で注入してドレイン領域よりも深いｎ型拡散層
（例えば深いｎ型拡散層４Ｂ）を形成する工程とが含ま
れてなることを特徴とするか、或いは、
１）に不純物（例えばＡｓ）を導入してＳＲＡＭに於け
るｎチャネル・トランジスタのソース領域（例えばソー
ス領域４並びに４Ａ）及びドレイン領域（例えばドレイ
ン領域５並びに５Ａ）を形成する工程と、次いで、ｎチ
ャネル・トランジスタのソース領域以外をマスク（例え
ばレジスト膜７）で覆ってからｎ型不純物イオン（例え
ばＡｓかＳｂ）を高エネルギ（例えば１００〔ｋｅ
Ｖ〕）で注入してドレイン領域よりも深いｎ型拡散層
（例えば深いｎ型拡散層４Ｂ）を形成する工程とが含ま
れてなることを特徴とするか、或いは、
【００２６】（４）半導体基板に不純物を導入してラッ
チ回路に於けるｐチャネル・トランジスタのソース領域
及びドレイン領域を形成する工程と、次いで、ｐチャネ
ル・トランジスタのソース領域以外をマスクで覆ってか
らｐ型不純物イオンを高エネルギで注入してドレイン領
域よりも深いｐ型拡散層を形成する工程とが含まれてな
ることを特徴とするか、或いは、
チ回路に於けるｐチャネル・トランジスタのソース領域
及びドレイン領域を形成する工程と、次いで、ｐチャネ
ル・トランジスタのソース領域以外をマスクで覆ってか
らｐ型不純物イオンを高エネルギで注入してドレイン領
域よりも深いｐ型拡散層を形成する工程とが含まれてな
ることを特徴とするか、或いは、
【００２７】（５）前記（３）に於いて、高エネルギで
イオン注入してドレイン領域よりも深いｎ型拡散層を形
成する為の不純物がＳｂであることを特徴とする。
イオン注入してドレイン領域よりも深いｎ型拡散層を形
成する為の不純物がＳｂであることを特徴とする。
【００２８】前記手段を採ることに依り、メモリ・セル
面積を広げたりすることなく、或いは、メモリ・キャパ
シタの構造が複雑化して工程数が増加することもなしに
ＣＭＯＳ−ＳＲＡＭに於けるソフト・エラー率を低減さ
せ、信頼性を向上させることができる。
面積を広げたりすることなく、或いは、メモリ・キャパ
シタの構造が複雑化して工程数が増加することもなしに
ＣＭＯＳ−ＳＲＡＭに於けるソフト・エラー率を低減さ
せ、信頼性を向上させることができる。
【００２９】
【発明の実施の形態】図１乃至図３は本発明の一実施の
形態を説明する為の工程要所に於けるＣＭＯＳ−ＳＲＡ
Ｍを表す要部切断側面図であり、以下、これ等の図を参
照しつつ解説する。
形態を説明する為の工程要所に於けるＣＭＯＳ−ＳＲＡ
Ｍを表す要部切断側面図であり、以下、これ等の図を参
照しつつ解説する。
【００３０】図１（Ａ）参照 １−（１） 例えばＳｉ3 Ｎ4 膜などを耐酸化性マスクとする選択酸
化法を適用することに依って、Ｓｉ半導体基板１上に能
動領域に開口をもつＳｉＯ2 からなる素子間分離絶縁膜
（図示せず）を形成する。
化法を適用することに依って、Ｓｉ半導体基板１上に能
動領域に開口をもつＳｉＯ2 からなる素子間分離絶縁膜
（図示せず）を形成する。
【００３１】１−（２） 耐酸化性マスクを除去してから、熱酸化法を適用するこ
とに依って、厚さが例えば８．５〔ｎｍ〕のＳｉＯ2 か
らなるゲート絶縁膜２を形成する。
とに依って、厚さが例えば８．５〔ｎｍ〕のＳｉＯ2 か
らなるゲート絶縁膜２を形成する。
【００３２】１−（３） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依って、
厚さが例えば２００〔ｎｍ〕の多結晶Ｓｉ膜を形成す
る。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依って、
厚さが例えば２００〔ｎｍ〕の多結晶Ｓｉ膜を形成す
る。
【００３３】１−（４） 通常のリソグラフィ技術を適用することに依り、前記多
結晶Ｓｉ膜のエッチングを行ってゲート電極３を形成
し、次いで、ゲート絶縁膜２のエッチングを行ってゲー
ト電極３と同じパターンに形成する。
結晶Ｓｉ膜のエッチングを行ってゲート電極３を形成
し、次いで、ゲート絶縁膜２のエッチングを行ってゲー
ト電極３と同じパターンに形成する。
【００３４】図１（Ｂ）参照 １−（５） イオン注入法を適用することに依り、加速エネルギを３
０〔ｋｅＶ〕とし、また、ドーズ量を４×１０13〔c
m-2〕としてＡｓイオンの打ち込みを行って、ＬＤＤ構
造に於けるｎ- ソース領域４及びｎ- ドレイン領域５を
形成する。
０〔ｋｅＶ〕とし、また、ドーズ量を４×１０13〔c
m-2〕としてＡｓイオンの打ち込みを行って、ＬＤＤ構
造に於けるｎ- ソース領域４及びｎ- ドレイン領域５を
形成する。
【００３５】図２（Ａ）参照 ２−（１） ＣＶＤ法を適用することに依り、厚さが２００〔ｎｍ〕
のＳｉＯ2 からなる絶縁膜を形成する。
のＳｉＯ2 からなる絶縁膜を形成する。
【００３６】２−（２） エッチング・ガスをＣＨＦ3 ：ＣＦ4 ：Ａｒ＝１：９：
６０の混合ガスとするドライ・エッチング法を適用する
ことに依り、前記工程２−（１）で形成したＳｉＯ2 か
らなる絶縁膜の異方性エッチングを行ってサイド・ウォ
ール６を形成する。
６０の混合ガスとするドライ・エッチング法を適用する
ことに依り、前記工程２−（１）で形成したＳｉＯ2 か
らなる絶縁膜の異方性エッチングを行ってサイド・ウォ
ール６を形成する。
【００３７】２−（３） イオン注入法を適用することに依り、加速エネルギを３
０〔ｋｅＶ〕、又、ドーズ量を４×１０15〔cm-2〕とし
てＡｓイオンの打ち込みを行って、ＬＤＤ構造に於ける
ｎ+ ソース領域４Ａ及びｎ+ ドレイン領域５Ａを形成す
る。
０〔ｋｅＶ〕、又、ドーズ量を４×１０15〔cm-2〕とし
てＡｓイオンの打ち込みを行って、ＬＤＤ構造に於ける
ｎ+ ソース領域４Ａ及びｎ+ ドレイン領域５Ａを形成す
る。
【００３８】図２（Ｂ）参照 ２−（４） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ＳＲＡＭセル端子と呼ばれるｎチャネル
・トランジスタに於けるドレイン周辺のソース領域４Ａ
を除いてレジスト膜７で覆う。
ることに依り、ＳＲＡＭセル端子と呼ばれるｎチャネル
・トランジスタに於けるドレイン周辺のソース領域４Ａ
を除いてレジスト膜７で覆う。
【００３９】図３（Ａ）参照 ３−（１） イオン注入法を適用することに依って、ｎチャネル・ト
ランジスタに於けるドレイン周辺のソース領域４Ａに高
エネルギのイオン打ち込みを行う。
ランジスタに於けるドレイン周辺のソース領域４Ａに高
エネルギのイオン打ち込みを行う。
【００４０】即ち、例えば加速エネルギを１００〔ｋｅ
Ｖ〕とし、また、ドーズ量を１×１０13〔cm-2〕として
Ａｓイオンの注入を行い、深いｎ型拡散層４Ｂを形成す
る。
Ｖ〕とし、また、ドーズ量を１×１０13〔cm-2〕として
Ａｓイオンの注入を行い、深いｎ型拡散層４Ｂを形成す
る。
【００４１】図３（Ｂ）参照 ３−（２） 深いｎ型拡散層４Ｂを形成する際のイオン注入マスクと
して用いたレジスト膜７（図２（Ａ）参照）を除去す
る。
して用いたレジスト膜７（図２（Ａ）参照）を除去す
る。
【００４２】３−（３） この後、通常の技法、例えば層間絶縁膜の形成、電極コ
ンタクト・ホールの形成、電極・配線材料膜の形成、リ
ソグラフィ技術を適用する電極・配線の形成などの工程
を経て完成させる。
ンタクト・ホールの形成、電極・配線材料膜の形成、リ
ソグラフィ技術を適用する電極・配線の形成などの工程
を経て完成させる。
【００４３】本発明者らは、前記のようにして製造した
半導体装置に於いて、チップ表面に放射線源が均一に存
在するとした場合のソフト・エラー率をソフト・エラー
・シミュレーション・システム（要すれば「ＩＥＥＥ
ＩｎｔｅｒｎａｔｉｏｎａｌＲｅｌｉａｂｉｌｉｔｙ
Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ，ｐ３３９−３４
３，１９９４」を参照）を利用してシミュレーションを
行った。
半導体装置に於いて、チップ表面に放射線源が均一に存
在するとした場合のソフト・エラー率をソフト・エラー
・シミュレーション・システム（要すれば「ＩＥＥＥ
ＩｎｔｅｒｎａｔｉｏｎａｌＲｅｌｉａｂｉｌｉｔｙ
Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ，ｐ３３９−３４
３，１９９４」を参照）を利用してシミュレーションを
行った。
【００４４】シミュレーションの対象としたメモリ・セ
ルは、６トランジスタＣＭＯＳ−ＳＲＡＭであって、そ
の回路構成や平面配置などについては、図４及び図５に
ついて説明した６トランジスタＣＭＯＳ−ＳＲＡＭを参
考にすると良く、ゲート長が０．３５〔μｍ〕世代のも
のである。
ルは、６トランジスタＣＭＯＳ−ＳＲＡＭであって、そ
の回路構成や平面配置などについては、図４及び図５に
ついて説明した６トランジスタＣＭＯＳ−ＳＲＡＭを参
考にすると良く、ゲート長が０．３５〔μｍ〕世代のも
のである。
【００４５】前記シミュレーションに依れば、ドレイン
拡散層の深さを０．１〔μｍ〕、ソース拡散層の深さを
１〔μｍ〕とした構造では、ソフト・エラー率は０．０
０２６７〔ｆｉｔ／ｂｉｔ〕であり（ｆｉｔ＝ｆａｉｌ
ｕｒｅ ｕｎｉｔｓ）、大略１ビット当たり１０12〔時
間〕に１回のソフト・エラー発生となる。
拡散層の深さを０．１〔μｍ〕、ソース拡散層の深さを
１〔μｍ〕とした構造では、ソフト・エラー率は０．０
０２６７〔ｆｉｔ／ｂｉｔ〕であり（ｆｉｔ＝ｆａｉｌ
ｕｒｅ ｕｎｉｔｓ）、大略１ビット当たり１０12〔時
間〕に１回のソフト・エラー発生となる。
【００４６】このようにソフト・エラー率が大きく低減
されるのは、発生電荷がソース拡散層に流れ易くなり、
そこから接地へと放出されてしまうので、ドレイン拡散
層に収集される電荷量が減少する為である。
されるのは、発生電荷がソース拡散層に流れ易くなり、
そこから接地へと放出されてしまうので、ドレイン拡散
層に収集される電荷量が減少する為である。
【００４７】因みに、ソース拡散層の深さがドレイン拡
散層の深さと同じ０．１〔μｍ〕である場合、即ち、従
来の構造のものに於いては、ソフト・エラー率は０．０
０３１４〔ｆｉｔ／ｂｉｔ〕であった。
散層の深さと同じ０．１〔μｍ〕である場合、即ち、従
来の構造のものに於いては、ソフト・エラー率は０．０
０３１４〔ｆｉｔ／ｂｉｔ〕であった。
【００４８】前記シミュレーション結果に依れば、ソー
ス拡散層の深さを０．１〔μｍ〕から１〔μｍ〕にする
だけで、ソフト・エラー率を約１５〔％〕程度も低減さ
せることが可能になるのである。
ス拡散層の深さを０．１〔μｍ〕から１〔μｍ〕にする
だけで、ソフト・エラー率を約１５〔％〕程度も低減さ
せることが可能になるのである。
【００４９】さて、本発明では、前記実施の形態に限ら
れず、他に多くの改変を実現することができる。
れず、他に多くの改変を実現することができる。
【００５０】例えば、前記説明した半導体装置の製造工
程に於ける工程３−（１）に於いてはＡｓイオンの注入
を行ったが、ＡｓをＳｂに代替しても良い。そのように
した場合、Ｓｂは活性化率が低いのであるが、拡散係数
が小さいので、熱処理工程に於ける拡散が抑えられ、従
って、短チャネル効果を抑制することができる。
程に於ける工程３−（１）に於いてはＡｓイオンの注入
を行ったが、ＡｓをＳｂに代替しても良い。そのように
した場合、Ｓｂは活性化率が低いのであるが、拡散係数
が小さいので、熱処理工程に於ける拡散が抑えられ、従
って、短チャネル効果を抑制することができる。
【００５１】ＳＲＡＭでは、ｎチャネル・トランジスタ
に於けるドレインに放射線が入射してソフト・エラーを
起こすのであるが、ラッチ回路では、ｐチャネル・トラ
ンジスタに於けるドレインに放射線が入射することでソ
フト・エラーを起こす。
に於けるドレインに放射線が入射してソフト・エラーを
起こすのであるが、ラッチ回路では、ｐチャネル・トラ
ンジスタに於けるドレインに放射線が入射することでソ
フト・エラーを起こす。
【００５２】そこで、ｐチャネル・トランジスタを製造
する場合、ＬＤＤ構造のｐ+ 拡散層に高エネルギのイオ
ン注入、例えば、加速エネルギを１００〔ｋｅＶ〕と
し、また、ドーズ量を１×１０13〔cm-2〕としてＢイオ
ンの打ち込みを行うことで、ソフト・エラーの発生を抑
止することができる。
する場合、ＬＤＤ構造のｐ+ 拡散層に高エネルギのイオ
ン注入、例えば、加速エネルギを１００〔ｋｅＶ〕と
し、また、ドーズ量を１×１０13〔cm-2〕としてＢイオ
ンの打ち込みを行うことで、ソフト・エラーの発生を抑
止することができる。
【００５３】
【発明の効果】本発明に依る半導体装置及びその製造方
法に於いては、通常の深さにソース領域及びドレイン領
域が形成されると共に放射線が貫通する率を高める為に
前記ソース領域の部分に深い拡散層が形成されたＳＲＡ
Ｍ或いはラッチ回路に於けるｎチャネル或いはｐチャネ
ル・トランジスタを実現する。
法に於いては、通常の深さにソース領域及びドレイン領
域が形成されると共に放射線が貫通する率を高める為に
前記ソース領域の部分に深い拡散層が形成されたＳＲＡ
Ｍ或いはラッチ回路に於けるｎチャネル或いはｐチャネ
ル・トランジスタを実現する。
【００５４】前記構成を採ることに依り、メモリ・セル
面積を広げたりすることなく、或いは、メモリ・キャパ
シタの構造が複雑化して工程数が増加することもなしに
ＣＭＯＳ−ＳＲＡＭに於けるソフト・エラー率を低減さ
せ、信頼性を向上させることができる。
面積を広げたりすることなく、或いは、メモリ・キャパ
シタの構造が複雑化して工程数が増加することもなしに
ＣＭＯＳ−ＳＲＡＭに於けるソフト・エラー率を低減さ
せ、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明する為の工程要所
に於けるＣＭＯＳ−ＳＲＡＭを表す要部切断側面図であ
る。
に於けるＣＭＯＳ−ＳＲＡＭを表す要部切断側面図であ
る。
【図２】本発明の一実施の形態を説明する為の工程要所
に於けるＣＭＯＳ−ＳＲＡＭを表す要部切断側面図であ
る。
に於けるＣＭＯＳ−ＳＲＡＭを表す要部切断側面図であ
る。
【図３】本発明の一実施の形態を説明する為の工程要所
に於けるＣＭＯＳ−ＳＲＡＭを表す要部切断側面図であ
る。
に於けるＣＭＯＳ−ＳＲＡＭを表す要部切断側面図であ
る。
【図４】標準的なＣＭＯＳ−ＳＲＡＭを表す等価回路図
である。
である。
【図５】図４に見られるＣＭＯＳ−ＳＲＡＭの具体的構
成を説明する為の要部平面説明図である。
成を説明する為の要部平面説明図である。
【図６】放射線の飛跡をＣＭＯＳ−ＳＲＡＭの要部切断
側面と共に表した線図である。
側面と共に表した線図である。
【図７】放射線の入射角と収集電荷量との関係を表す線
図である。
図である。
１ Ｓｉ半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ｎ- ソース領域 ４Ａ ｎ+ ソース領域 ４Ｂ 深いｎ型拡散層 ５ ｎ- ドレイン領域 ５Ａ ｎ+ ドレイン領域 ６ サイド・ウォール ７ レジスト膜
Claims (5)
- 【請求項１】通常の深さに形成されたソース領域及びド
レイン領域を備えると共に放射線が貫通する率を高める
為に前記ソース領域の部分に形成された深いｎ型拡散層
を備えるＳＲＡＭに於けるｎチャネル・トランジスタが
含まれてなることを特徴とする半導体装置。 - 【請求項２】通常の深さに形成されたソース領域及びド
レイン領域を備えると共に放射線が貫通する率を高める
為に前記ソース領域の部分に形成された深いｐ型拡散層
を備えるラッチ回路に於けるｐチャネル・トランジスタ
が含まれてなることを特徴とする半導体装置。 - 【請求項３】半導体基板に不純物を導入してＳＲＡＭに
於けるｎチャネル・トランジスタのソース領域及びドレ
イン領域を形成する工程と、 次いで、ｎチャネル・トランジスタのソース領域以外を
マスクで覆ってからｎ型不純物イオンを高エネルギで注
入してドレイン領域よりも深いｎ型拡散層を形成する工
程とが含まれてなることを特徴とする半導体装置の製造
方法。 - 【請求項４】半導体基板に不純物を導入してラッチ回路
に於けるｐチャネル・トランジスタのソース領域及びド
レイン領域を形成する工程と、 次いで、ｐチャネル・トランジスタのソース領域以外を
マスクで覆ってからｐ型不純物イオンを高エネルギで注
入してドレイン領域よりも深いｐ型拡散層を形成する工
程とが含まれてなることを特徴とする半導体装置の製造
方法。 - 【請求項５】高エネルギでイオン注入してドレイン領域
よりも深いｎ型拡散層を形成する為の不純物がＳｂであ
ることを特徴とする請求項３記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324165A JPH09162306A (ja) | 1995-12-13 | 1995-12-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7324165A JPH09162306A (ja) | 1995-12-13 | 1995-12-13 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162306A true JPH09162306A (ja) | 1997-06-20 |
Family
ID=18162836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7324165A Withdrawn JPH09162306A (ja) | 1995-12-13 | 1995-12-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162306A (ja) |
-
1995
- 1995-12-13 JP JP7324165A patent/JPH09162306A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |