JP2000332214A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

Info

Publication number
JP2000332214A
JP2000332214A JP11136657A JP13665799A JP2000332214A JP 2000332214 A JP2000332214 A JP 2000332214A JP 11136657 A JP11136657 A JP 11136657A JP 13665799 A JP13665799 A JP 13665799A JP 2000332214 A JP2000332214 A JP 2000332214A
Authority
JP
Japan
Prior art keywords
insulating film
connection hole
semiconductor region
region
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11136657A
Other languages
English (en)
Inventor
Yoshitaka Nakamura
吉孝 中村
Hisao Asakura
久雄 朝倉
Toshihiro Sekiguchi
敏宏 関口
Yoshitaka Tadaki
▲芳▼▲隆▼ 只木
Keizo Kawakita
惠三 川北
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP11136657A priority Critical patent/JP2000332214A/ja
Publication of JP2000332214A publication Critical patent/JP2000332214A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 半導体集積回路装置の高速化を実現すると同
時に、半導体チップの面積を小さくする。 【解決手段】 層間絶縁膜17および分離領域6を構成
する酸化シリコン膜と高いエッチング選択比を有する窒
化シリコン膜13をnチャネルMISFETQnのn+
形半導体領域14b上に設けることにより、nチャネル
MISFETQnのn+ 形半導体領域14b上に設けら
れる接続孔21aの孔底径d2の広がりを抑える一方
で、pチャネルMISFETQpのp+ 形半導体領域1
5b上に設けられた接続孔21bの孔径d1を広くし
て、第1層配線とp+ 形半導体領域15bとの相対的に
広い接触面積を得る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、接続孔を活性領域
に対して自己整合的に開孔する半導体集積回路装置の製
造技術に適用して有効な技術に関するものである。
【0002】
【従来の技術】半導体集積回路装置においては、基板と
層間絶縁膜上の配線等とを接続する接続孔が基板の分離
領域に囲まれた活性領域に接するように接続孔を形成す
る必要がある。
【0003】すなわち、一般に分離領域は酸化シリコン
膜で形成され、接続孔が穿孔加工される層間絶縁膜も一
般に酸化シリコン膜で構成されるため、層間絶縁膜への
接続孔加工のエッチングの条件において分離領域とのエ
ッチング選択比をとることは困難である。このため、接
続孔の位置合わせずれまたは接続孔内へ接続部材を埋め
込む前の洗浄等を考慮して、接続孔と分離領域との間隔
をある程度広くする必要がある。しかし、素子集積度の
向上やチップサイズの縮小が阻害されることから、半導
体集積回路装置の高集積化を実現するためには、高度な
合わせ技術や工程管理が必要となっている。
【0004】接続孔が活性領域から外れる目外れが生じ
れば、活性領域を構成するシリコンと分離領域を構成す
る酸化シリコン膜とのエッチングレートの相違に応じて
酸化シリコン膜(分離領域)が過剰にエッチングされる
状況が発生する。このような過剰エッチングは、活性領
域と分離領域との段差を生じ、この段差を有した接続孔
内に形成されることとなる接続部材と基板との間にリー
クを生じ、半導体集積回路装置の信頼度を低下させる。
【0005】そこで、このような問題を回避すべく、分
離領域の上面を窒化シリコン膜等による層間絶縁膜とは
異種の絶縁材料で被覆することにより、接続孔をエッチ
ング処理によって自己整合的に形成する加工方法が提案
されている。
【0006】この自己整合技術で接続孔をエッチング処
理によって開口する場合には、接続部材を接続孔内へ埋
め込む前の洗浄において、孔底径拡大を防ぐことができ
るので、接続孔と分離領域との間隔を広く設定すること
ができる。
【0007】なお、接続孔を自己整合的に形成する技術
については、特開平9−55479号公報に記載があ
る。
【0008】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところ、前記自己整合技術を採用したMI
SFET(Metal Insulator Semiconductor Field Effe
ct Transistor )では、約0. 25μm程度の孔径を有
する接続孔を形成することができて、nチャネルMIS
FETで500Ωの接続抵抗が得られる一方で、同じ孔
径の接続孔を有するpチャネルMISFETでは、その
接続抵抗が4kΩと増大することが明らかとなった。こ
のため、半導体集積回路装置の高集積化は実現できて
も、接続孔における接続抵抗の増加による動作速度の低
下によって高速化が得られないことが考えられた。
【0009】本発明の目的は、半導体集積回路装置の高
速化を実現すると同時に、半導体チップの面積を小さく
することのできる技術を提供することにある。
【0010】本発明の他の目的は、同じ孔径の穴パター
ンを有するフォトマスクを用いても、絶縁膜に形成され
た接続孔の孔径を異なるものとすることができる技術を
提供することにある。
【0011】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0012】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0013】(1)本発明の半導体集積回路装置は、半
導体基板の主面に形成された分離領域と、半導体基板の
活性領域に形成されたnチャネルMISFETとpチャ
ネルMISFETとを有し、nチャネルMISFETが
チャネル領域を挟んで形成された第1不純物半導体領域
を含み、pチャネルMISFETがチャネル領域を挟ん
で形成された第2不純物半導体領域を含むものであり、
第1不純物半導体領域上には、少なくとも2種類の絶縁
膜からなる層間絶縁膜に形成された第1接続孔が設けら
れており、第2不純物半導体領域上には、少なくとも1
種類の絶縁膜からなる層間絶縁膜に形成された第2接続
孔が設けられており、第1不純物半導体領域上の層間絶
縁膜を構成する少なくとも最下層の絶縁膜に形成された
第1接続孔の孔底径が、第2不純物半導体領域上の層間
絶縁膜に形成された第2接続孔の孔径よりも相対的に小
さいものである。
【0014】(2)本発明の半導体集積回路装置は、前
記(1)の半導体集積回路装置において、第1接続孔の
孔底径が、その他の部位の孔径よりも相対的に小さいも
のである。
【0015】(3)本発明の半導体集積回路装置は、前
記(1)、(2)の半導体集積回路装置において、第1
不純物半導体領域上の層間絶縁膜を構成する少なくとも
最下層の絶縁膜は、分離領域を構成する絶縁材料に対し
てエッチング選択比を有する材料からなるものである。
【0016】(4)本発明の半導体集積回路装置は、前
記(1)、(2)の半導体集積回路装置において、第1
接続孔および第2接続孔の底面にシリサイド層が形成さ
れているものである。
【0017】(5)本発明の半導体集積回路装置は、前
記(1)、(2)の半導体集積回路装置において、第2
不純物半導体領域を構成する不純物は、ボロンである。
【0018】(6)本発明の半導体集積回路装置は、前
記(1)、(2)の半導体集積回路装置において、第1
接続孔の接触抵抗率が、第2接続孔の接触抵抗率よりも
低いものである。
【0019】(7)本発明の半導体集積回路装置は、前
記(3)の半導体集積回路装置において、第1不純物半
導体領域上の層間絶縁膜を構成する少なくとも最下層の
絶縁膜は窒化シリコン膜であり、分離領域は酸化シリコ
ン物で構成されるものである。
【0020】(8)本発明の半導体集積回路装置は、前
記(4)の半導体集積回路装置において、シリサイド層
はチタンシリサイド層またはコバルトシリサイド層であ
る。
【0021】(9)本発明の半導体集積回路装置の製造
方法は、半導体基板の主面に分離領域を形成する工程
と、半導体基板の活性領域にnチャネルMISFETの
第1不純物半導体領域およびpチャネルMISFETの
第2不純物半導体領域をそれぞれ形成する工程と、第1
不純物半導体領域の上面を第1絶縁膜で覆う工程と、半
導体基板の全面に第2絶縁膜を堆積する工程と、第1不
純物半導体領域上の第2絶縁膜および第1絶縁膜を順次
加工して、第1不純物半導体領域に達する第1接続孔を
形成し、同時に第2不純物半導体領域上の第2絶縁膜を
加工して、第2不純物半導体領域に達する第2接続孔を
形成する工程と、第2絶縁膜に形成された第1接続孔お
よび第2接続孔の孔径を拡大する工程とを有するもので
ある。
【0022】(10)本発明の半導体集積回路装置の製
造方法は、半導体基板の主面に分離領域を形成する工程
と、半導体基板の活性領域にnチャネルMISFETの
第1不純物半導体領域およびpチャネルMISFETの
第2不純物半導体領域をそれぞれ形成する工程と、第1
不純物半導体領域の上面を第1絶縁膜で覆う工程と、半
導体基板の全面に第2絶縁膜を堆積する工程と、第1不
純物半導体領域上の第2絶縁膜および第1絶縁膜を順次
加工して、第1不純物半導体領域に達する第1接続孔を
形成し、同時に第2不純物半導体領域上の第2絶縁膜を
加工して、第2不純物半導体領域に達する第2接続孔を
形成する工程と、第2絶縁膜に形成された第1接続孔お
よび第2接続孔の孔径を拡大する工程と、第1接続孔お
よび第2接続孔の底面にシリサイド層を形成する工程と
を有するものである。
【0023】(11)本発明の半導体集積回路装置の製
造方法は、半導体基板の主面に分離領域を形成する工程
と、半導体基板の活性領域にnチャネルMISFETの
第1不純物半導体領域およびpチャネルMISFETの
第2不純物半導体領域をそれぞれ形成する工程と、第1
不純物半導体領域の上面を第1絶縁膜で覆う工程と、半
導体基板の全面に第2絶縁膜を堆積する工程と、第1不
純物半導体領域上の第2絶縁膜および第1絶縁膜を順次
加工して、第1不純物半導体領域に達する第1接続孔を
形成し、同時に第2不純物半導体領域上の第2絶縁膜を
加工して、第2不純物半導体領域に達する第2接続孔を
形成する工程と、第2絶縁膜に形成された第1接続孔お
よび第2接続孔の孔径を拡大する工程と、第1接続孔お
よび第2接続孔の底面にシリサイド層を形成する工程
と、半導体基板に700℃の熱処理が施される工程とを
有するものである。
【0024】(12)また、本発明の半導体集積回路装
置の製造方法は、前記(9)、(10)または(11)
の半導体集積回路装置の製造方法において、第1接続孔
と第2接続孔との形成が、フォトマスクに複数形成され
た同一孔径の穴パターンを用いて行われるものである。
【0025】上記した手段によれば、第2絶縁膜および
分離領域を構成する絶縁材料と高いエッチング選択比を
有する第1絶縁膜をnチャネルMISFETの第1不純
物半導体領域上に設けることにより、nチャネルMIS
FETの第1不純物半導体領域上に設けられる第1接続
孔の孔底径の広がりを抑える一方で、pチャネルMIS
FETFの第2不純物半導体領域上に設けられた第2接
続孔の孔径を広くして、配線と第2不純物半導体領域と
の相対的に広い接触面積を得ることができる。これによ
り、nチャネルMISFETの第1不純物半導体領域の
レイアウト面積を小さくできると同時に、pチャネルM
ISFETの第2接続孔の孔径が相対的に大きくでき
て、配線の接続抵抗を低減することができる。
【0026】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【0027】図1は、本発明の一実施の形態であるDR
AM(Dynamic Random Access Memory)を示す半導体基
板の要部断面図である。なお、実施の形態を説明するた
めの全図において同一機能を有するものは同一の符号を
付し、その繰り返しの説明は省略する。図1において、
A領域はメモリアレイの一部を示し、B領域は周辺回路
の一部を示す。
【0028】p形の単結晶シリコンからなる半導体基板
1の主面には、メモリアレイのp形ウェル2、周辺回路
のp形ウェル3およびn形ウェル4が形成されている。
また、p形ウェル2を囲むようにn形のディープウェル
5が形成されている。なお、各ウェルには、しきい値電
圧調整層が形成されていてもよい。
【0029】各ウェルの主面には、分離領域6が形成さ
れている。分離領域6は酸化シリコン膜からなり、半導
体基板1の主面に形成された浅溝7に熱酸化された酸化
シリコン膜8を介して形成されている。
【0030】p形ウェル2の主面にはDRAMのメモリ
セル選択用MISFETQsが形成されている。また、
p形ウェル3およびn形ウェル4の主面には各々nチャ
ネルMISFETQnおよびpチャネルMISFETQ
pが形成されている。
【0031】メモリセル選択用MISFETQsは、p
形ウェル2の主面上にゲート絶縁膜9を介して形成され
たゲート電極10と、ゲート電極10の両側のp形ウェ
ル2の主面に形成されたソース、ドレインを構成する不
純物半導体領域11とからなる。ゲート絶縁膜9は、例
えば7〜8nm程度の膜厚を有する熱酸化により形成さ
れた酸化シリコン膜からなる。ゲート電極10は、例え
ば膜厚70nm程度の多結晶シリコン膜10a、膜厚5
0nm程度のチタンナイトライド(TiN)膜10bお
よび膜厚100nm程度のタングステン(W)膜10c
の積層膜とすることができる。また、不純物半導体領域
11にはn形の不純物、例えば砒素(As)またはリン
(P)が導入されている。
【0032】メモリセル選択用MISFETQsのゲー
ト電極10の上層には窒化シリコン膜からなるキャップ
絶縁膜12が形成され、さらにその上層と側面を窒化シ
リコン膜13で覆われる。この窒化シリコン膜13は、
メモリアレイと周辺回路のnチャネルMISFETQn
が形成される領域に形成されている。
【0033】なお、メモリセル選択用MISFETQs
のゲート電極10は、DRAMのワード線として機能す
るものであり、分離領域6の上面にはワード線WLが形
成されている。
【0034】一方、nチャネルMISFETQnは、p
形ウェル3の主面上に形成され、ゲート絶縁膜9を介し
て形成されたゲート電極10と、ゲート電極10の両側
のp形ウェル3の主面に形成されたソース、ドレインを
構成する不純物半導体領域14とから構成される。ゲー
ト絶縁膜9およびゲート電極10は前記と同様である。
不純物半導体領域14は低濃度のn- 形半導体領域14
aと高濃度のn+ 形半導体領域14bとからなり、いわ
ゆるLDD(Lightly Doped Drain )構造を形成してい
る。
【0035】nチャネルMISFETQnのゲート電極
10の上層には窒化シリコン膜からなるキャップ絶縁膜
12が形成され、さらにその上層と側面を窒化シリコン
膜13で覆われている。
【0036】同様に、pチャネルMISFETQpは、
n形ウェル4の主面上に形成され、ゲート絶縁膜9を介
して形成されたゲート電極10と、ゲート電極10の両
側のn形ウェル4の主面に形成されたソース、ドレイン
を構成する不純物半導体領域15とから構成される。ゲ
ート絶縁膜9およびゲート電極10は前記と同様であ
る。不純物半導体領域15は高濃度のp+ 形半導体領域
15bからなる。
【0037】pチャネルMISFETQpのゲート電極
10の上層には窒化シリコン膜からなるキャップ絶縁膜
12が形成され、側面には、窒化シリコン膜13を加工
してなるサイドウォールスペーサ16が形成されてい
る。
【0038】メモリセル選択用MISFETQs、nチ
ャネルMISFETQnおよびpチャネルMISFET
Qpは、層間絶縁膜17で覆われている。層間絶縁膜1
7は、例えばSOG(Spin On Glass )膜17a、TE
OS(テトラエトキシシラン)を原料ガスとしプラズマ
CVD(Chemical Vapor Depostion)法により形成され
た酸化シリコン膜(以下TEOS酸化膜という)が化学
的機械研磨(ChemicalMechanical Polishing :CM
P)法により平坦化されたTEOS酸化膜17b、TE
OS酸化膜17cおよび酸化シリコン膜17dの積層膜
とすることができる。
【0039】層間絶縁膜17の上層にはビット線BLお
よび第1層配線18(M1)が形成されている。ビット
線BLおよび第1層配線18(M1)は、例えばチタン
(Ti)膜18a、チタンナイトライド膜18bおよび
タングステン膜18cの積層膜とすることができる。こ
れにより、ビット線BLおよび第1層配線18(M1)
を低抵抗化してDRAMの性能を向上することができ
る。また、ビット線BLと第1層配線18(M1)と
は、後に説明するように同時に形成される。これにより
工程を簡略化することができる。
【0040】ビット線BLはプラグ19を介して一対の
メモリセル選択用MISFETQsに共有される不純物
半導体領域11に接続される。プラグ19は、例えばn
形の不純物が導入された多結晶シリコン膜とすることが
できる。また、プラグ19とビット線BLとの接続部に
はチタンシリサイド(TiSi2 )膜20が形成されて
いる。これによりビット線BLとプラグ19との間の接
続抵抗を低減し、接続信頼性を向上することができる。
【0041】第1層配線18(M1)は、接続孔21
a,21bを介してnチャネルMISFETQnの不純
物半導体領域14およびpチャネルMISFETQpの
不純物半導体領域15に接続される。ここで、nチャネ
ルMISFETQnとpチャネルMISFETQpの層
間絶縁膜17に形成された接続孔21a,21bの孔径
は、ほぼ等しいが、nチャネルMISFETQnの不純
物半導体領域14に接する窒化シリコン膜13に開孔さ
れた接続孔21bの底部の孔径(孔底径)は、上記孔径
よりも相対的に小さい。
【0042】また、第1層配線18(M1)と不純物半
導体領域14,15との接続部にはチタンシリサイド膜
20が形成されている。これにより第1層配線18(M
1)と不純物半導体領域14,15との間の接続抵抗を
低減し、接続信頼性を向上することができる。
【0043】ビット線BLおよび第1層配線18(M
1)は窒化シリコン膜からなるキャップ絶縁膜22aお
よびサイドウォールスペーサ22bで覆われ、さらに層
間絶縁膜23で覆われている。層間絶縁膜23は、例え
ばSOG膜23a、CMP法により平坦化されたTEO
S酸化膜23bおよびTEOS酸化膜23cの積層膜と
することができる。
【0044】層間絶縁膜23の上層のメモリアレイには
情報蓄積用容量素子Cが形成されている。また、周辺回
路の層間絶縁膜23の上層には絶縁膜24が形成されて
いる。絶縁膜24は例えば酸化シリコン膜とすることが
でき、情報蓄積用容量素子Cと同層に形成することによ
り情報蓄積用容量素子Cの標高に起因するメモリアレイ
と周辺回路との間の段差の発生を防止することができ
る。これによりフォトリソグラフィの焦点深度に余裕を
持たせることができ、工程を安定にして微細加工に対応
することができる。
【0045】メモリセル選択用MISFETQsのプラ
グ19を介してビット線BLに接続される不純物半導体
領域11とは逆の不純物半導体領域11には、プラグ1
9と同一層によって構成されるプラグ25が接続されて
いる。さらに、プラグ25の上方にはプラグ26を介し
て情報蓄積用容量素子Cが形成されており、情報蓄積用
容量素子Cは、プラグ26に接続されて不純物がドープ
された多結晶シリコン膜からなる蓄積電極27と、酸化
タンタル膜28からなる容量絶縁膜と、チタンナイトラ
イド膜29からなるプレート電極とから構成される。
【0046】情報蓄積用容量素子Cの上層には、例えば
TEOS酸化膜からなる絶縁膜30を介して第2層配線
31(M2)が形成されている。第2層配線31(M
2)は、例えばチタン膜31a、アルミニウム(Al)
膜31bおよびチタンナイトライド膜31cの積層膜と
することができる。
【0047】第2層配線31(M2)は、プラグ32を
介して第1層配線18(M1)に接続される。プラグ3
2は、例えばチタン膜およびチタンナイトライド膜の積
層膜からなる接着層32aとCVD法によるタングステ
ン膜32bの積層膜とすることができる。
【0048】第2層配線31(M2)は、層間絶縁膜3
3で覆われ、層間絶縁膜33の上層には第2層配線31
(M2)と同様な第3層配線34(M3)が形成されて
いる。層間絶縁膜33は、例えばTEOS酸化膜33
a、SOG膜33bおよびTEOS酸化膜33cの積層
膜とすることができる。また、第3層配線34(M3)
と第2層配線31(M2)とはプラグ32と同様なプラ
グ35により接続されている。
【0049】次に、本実施の形態であるDRAMの製造
方法の一例を図2〜図14を用いて工程順に説明する。
【0050】まず、図2に示すように、p形で比抵抗が
10Ωcm程度のシリコン単結晶からなる半導体基板1
を用意し、この半導体基板1の主面に浅溝7を形成す
る。その後半導体基板1に熱酸化を施し、酸化シリコン
膜8を形成する。さらに酸化シリコン膜を堆積してこれ
をCMP法により研磨して浅溝7内にのみ酸化シリコン
膜を残し、分離領域6を形成する。
【0051】次に、メモリセルを形成する領域(A領
域:メモリアレイ)の半導体基板1にn形不純物、例え
ばリンをイオン打ち込みしてディープウェル5を形成
し、メモリアレイと周辺回路(B領域)の一部(nチャ
ネルMISFETQnを形成する領域)にp形不純物、
例えばホウ素(B)をイオン打ち込みしてp形ウェル
2,3を形成し、周辺回路の他の一部(pチャネルMI
SFETQpを形成する領域)にn形不純物、例えばリ
ンをイオン打ち込みしてn形ウェル4を形成する。ま
た、このイオン打ち込みに続いて、MISFETのしき
い値電圧を調整するための不純物、例えばフッ化ホウ素
(BF2 )をp形ウェル2,3およびn形ウェル4にイ
オン打ち込みする。ディープウェル5は、入出力回路な
どから半導体基板1を通じてメモリアレイのp形ウエル
2にノイズが侵入するのを防止するために形成される。
【0052】次に、図3に示すように、p形ウェル2,
3およびn形ウェル4の各表面をHF(フッ酸)系の溶
液を使って洗浄した後、半導体基板1を850℃程度で
ウェット酸化してp形ウェル2,3およびn形ウェル4
の各表面に膜厚7nm程度の清浄なゲート絶縁膜9を形
成する。
【0053】次に、ゲート絶縁膜9の上層にゲート電極
10A,10B,10Cを形成する。ゲート電極10A
は、メモリセル選択用MISFETQsの一部を構成
し、活性領域以外の領域ではワード線WLとして機能す
る。このゲート電極10A(ワード線WL)の幅、すな
わちゲート長は、メモリセル選択用MISFETQsの
短チャネル効果を抑制して、しきい値電圧を一定値以上
に確保できる許容範囲内の最小寸法で構成される。ま
た、隣接する2本のゲート電極10A(ワード線WL)
の間隔は、フォトリソグラフィの解像限界で決まる最小
寸法で構成される。ゲート電極10Bおよびゲート電極
10Cは、周辺回路のnチャネルMISFETQnおよ
びpチャネルMISFETQpの各一部を構成する。
【0054】ゲート電極10A(ワード線WL)および
ゲート電極10B,10Cは、例えばリンなどのn形不
純物がドープされた膜厚70nm程度の多結晶シリコン
膜10aを半導体基板1上にCVD法で堆積し、次いで
その上に膜厚50nm程度のチタンナイトライド膜10
bと膜厚100nm程度のタングステン膜10cとをス
パッタリング法で堆積する。さらにその上に膜厚150
nm程度のキャップ絶縁膜12、例えば窒化シリコン膜
をCVD法で堆積した後、フォトレジスト膜をマスクに
してこれらの膜をパターニングすることにより形成す
る。チタンナイトライド膜10bは、高温熱処理時にタ
ングステン膜10cと多結晶シリコン膜10aとが反応
して両者の界面に高抵抗のシリサイド層が形成されるの
を防止するバリア層として機能する。バリア層には、チ
タンナイドライド膜の他、タングステンナイトライド
(WN)膜などを使用することもできる。
【0055】ゲート電極10A(ワード線WL)の一部
を低抵抗の金属(タングステン)で構成した場合には、
そのシート抵抗を2〜2. 5Ω/□程度にまで低減でき
るので、ワード線遅延を低減することができる。また、
ゲート電極10A(ワード線WL)をアルミニウム配線
などで裏打ちしなくともワード線遅延を低減できるの
で、メモリセルの上部に形成される配線層の数を1層減
らすことができる。
【0056】次に、上記フォトレジスト膜を除去した
後、フッ酸などのエッチング液を使って、半導体基板1
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極10A(ワード線WL)およびゲート電
極10B,10Cの下方以外の領域のゲート絶縁膜9が
削られると同時に、ゲート側壁下方のゲート絶縁膜9も
等方的にエッチングされてアンダーカットが生じるた
め、そのままではゲート絶縁膜9の耐圧が低下する。そ
こで、半導体基板1を900℃程度で酸化することによ
って、削れたゲート絶縁膜9の膜質を改善する。
【0057】次に、p形ウェル2,3にn形不純物、例
えばリンをイオン打ち込みしてゲート電極10Bの両側
のp形ウェル3にn- 形半導体領域14aを形成し、ゲ
ート電極10Aの両側のp形ウェル2に不純物半導体領
域11を形成する。これにより、メモリアレイにメモリ
セル選択用MISFETQsが形成される。
【0058】次に、図4に示すように、半導体基板1上
にCVD法で膜厚50nm程度の窒化シリコン膜13を
堆積した後、メモリアレイおよび周辺回路のnチャネル
MISFETQnの窒化シリコン膜13をフォトレジス
ト膜で覆い、周辺回路のpチャネルMISFETQpの
窒化シリコン膜13を異方性エッチングすることによ
り、ゲート電極10Cの側壁にサイドウォールスペーサ
16を形成する。
【0059】このエッチングは、ゲート絶縁膜9や分離
領域6に埋め込まれた酸化シリコン膜の削れ量を最少と
するために、酸化シリコン膜に対する窒化シリコン膜1
3のエッチングレートが大きくなるようなエッチングガ
スを使用して行う。また、ゲート電極10C上の窒化シ
リコン膜によって構成されるキャップ絶縁膜12の削れ
量を最少とするために、オーバーエッチング量を必要最
小限にとどめるようにする。
【0060】上記窒化シリコン膜13は、後の工程にお
いて、nチャネルMISFETQnのn+ 形半導体領域
14bに達する接続孔21の孔底径の拡大防止の機能を
果たす。なお、半導体基板1上に堆積される膜は、窒化
シリコン膜13に限定されるものではなく、分離領域6
を構成する酸化シリコン膜6に対してエッチング選択比
を有する材料で構成される絶縁膜であればよい。
【0061】次に、上記フォトレジスト膜を除去した
後、周辺回路のn形ウェル4にp形不純物、例えばホウ
素をイオン打ち込みしてpチャネルMISFETQpの
+ 形半導体領域15bを形成し、周辺回路のp形ウエ
ル3にn形不純物、例えば砒素をイオン打ち込みしてn
チャネルMISFETQnのn+ 形半導体領域14bを
形成する。これにより、周辺回路にpチャネルMISF
ETQpおよびnチャネルMISFETQnが形成され
る。
【0062】次に、図5に示すように、半導体基板1上
に膜厚300nm程度のSOG膜17aをスピン塗布し
た後、半導体基板1を800℃、1分程度熱処理してS
OG膜17aをシンタリング(焼き締め)する。
【0063】次に、SOG膜17aの上層に膜厚600
nm程度のTEOS酸化膜17bを堆積した後、このT
EOS酸化膜17bをCMP法で研磨してその表面を平
坦化する。TEOS酸化膜17bは、例えばオゾン(O
3 )とテトラエトキシシランとをソースガスに用いたプ
ラズマCVD法で堆積する。
【0064】次に、TEOS酸化膜17bの上層に膜厚
100nm程度のTEOS酸化膜17cを堆積する。こ
のTEOS酸化膜17cは、CMP法で研磨されたとき
に生じた前記TEOS酸化膜17bの表面の微細な傷を
補修するために堆積する。TEOS酸化膜17cは、例
えばオゾンとテトラエトキシシランとをソースガスに用
いたプラズマCVD法で堆積する。TEOS酸化膜17
bの上層には、TEOS酸化膜17cに代えてPSG
(Phospho Silicate Glass)膜を堆積してもよい。
【0065】次に、TEOS酸化膜17c上に形成した
フォトレジスト膜をマスクにしたドライエッチングでメ
モリセル選択用MISFETQsの不純物半導体領域1
1の上方のTEOS酸化膜17c,17bおよびSOG
膜17aを除去する。
【0066】なお、上記エッチングは、窒化シリコン膜
13に対するTEOS酸化膜17c,17bおよびSO
G膜17aのエッチングレートが大きくなるような条件
で行い、不純物半導体領域11や分離領域6の上層を覆
っている窒化シリコン膜13が完全には除去されないよ
うにする。
【0067】続いて、上記フォトレジスト膜をマスクに
したドライエッチングでメモリセル選択用MISFET
Qsの不純物半導体領域11上の窒化シリコン膜13と
ゲート絶縁膜9とを除去することにより、不純物半導体
領域11の一方の上方に接続孔36を形成し、他方の上
方に接続孔37を形成する。このエッチングは、酸化シ
リコン膜(ゲート絶縁膜9および分離領域6内の酸化シ
リコン膜)に対する窒化シリコン膜13のエッチングレ
ートが大きくなるような条件で行い、不純物半導体領域
11や分離領域6が深く削れないようにする。また、こ
のエッチングは、窒化シリコン膜13が異方的にエッチ
ングされるような条件で行い、ゲート電極10A(ワー
ド線WL)の側壁に窒化シリコン膜13が残るようにす
る。これにより、フォトリソグラフィの解像限界以下の
微細な径を有する接続孔36,37がゲート電極10A
(ワード線WL)に対して自己整合で形成される。接続
孔36,37をゲート電極10A(ワード線WL)に対
して自己整合で形成するには、あらかじめ窒化シリコン
膜13を異方性エッチングしてゲート電極10A(ワー
ド線WL)の側壁にサイドウォールスペーサを形成して
おいてもよい。
【0068】次に、フォトレジスト膜を除去した後、図
6に示すように、接続孔36,37の内部にプラグ1
9,25をそれぞれ形成する。プラグ19,25は、T
EOS酸化膜17cの上層にn形不純物(例えばリン)
をドープした多結晶シリコン膜をCVD法で堆積した
後、この多結晶シリコン膜をCMP法で研磨して接続孔
36,37の内部に残すことにより形成する。
【0069】次に、図7に示すように、TEOS酸化膜
17cの上層に膜厚200nm程度の酸化シリコン膜1
7dを堆積した後、半導体基板1を800℃程度で熱処
理する。酸化シリコン膜17dは、例えばオゾンとテト
ラエトキシシランとをソースガスに用いたプラズマCV
D法で堆積されたTEOS酸化膜である。また、この熱
処理によって、プラグ19,25を構成する多結晶シリ
コン膜中のn形不純物が接続孔36,37の底部からメ
モリセル選択用MISFETQsの不純物半導体領域1
1に拡散し、不純物半導体領域11が低抵抗化される。
【0070】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記接続孔36の上方の酸化シリコン
膜17dを除去してプラグ19の表面を露出させる。次
に、上記フォトレジスト膜を除去した後、nチャネルM
ISFETQnとpチャネルMISFETQpとで同じ
径の穴パターンが開口されたフォトレジスト膜38をマ
スクにしたドライエッチングで、周辺回路の酸化シリコ
ン膜17d,17c,17b、SOG膜17a、窒化シ
リコン膜13およびゲート絶縁膜9を除去することによ
り、nチャネルMISFETQnのn+ 形半導体領域1
4bの上方に接続孔21aを形成し、同時に、酸化シリ
コン膜17d,17c,17b、SOG膜17aおよび
ゲート絶縁膜9を除去することにより、pチャネルMI
SFETQpのp+ 形半導体領域15bの上方に接続孔
21bを形成する。
【0071】この際、nチャネルMISFETQnの接
続孔21aの孔径とpチャネルMISFETQpの接続
孔21bの孔径とは同じであり、約0. 24μm程度で
ある。
【0072】次に、上記フォトレジスト膜38を除去し
た後、図8に示すように、洗浄工程を経て、酸化シリコ
ン膜17dの上層にビット線BLと周辺回路の第1層配
線18(M1)とを形成する。
【0073】図9に上記洗浄後の周辺回路を拡大した断
面図を示す。上記洗浄工程では、NH4 F/HF水溶液
などを用いて層間絶縁膜17をエッチングするため、層
間絶縁膜17に形成された接続孔21a,21bの孔径
d1が広がる。例えばNH4F:HF=20:1水溶液
で約10秒間の洗浄を行うと、孔径d1が約0. 3μm
(片側30nm×2)へ広がる。しかし、nチャネルM
ISFETQnの接続孔21aにおいては、上記洗浄工
程で窒化シリコン膜13はエッチングされず、窒化シリ
コン膜13に形成された接続孔21aは約0. 24μm
の孔底径d2を有する。
【0074】これによって、pチャネルMISFETQ
pでは、第1層配線18(M1)とp+ 形半導体領域1
5bとの相対的に広い接触面積を得ることができる。一
方、nチャネルMISFETQnでは、層間絶縁膜17
とn+ 形半導体領域14bとの間に設けられた窒化シリ
コン膜13によって、洗浄工程における接続孔21aの
広がりを抑えることができるので、p+ 形半導体領域1
5bよりもn+ 形半導体領域14bの面積を縮小するこ
とができる。
【0075】ビット線BLおよび第1層配線18(M
1)は、例えば酸化シリコン膜17dの上層に膜厚50
nm程度のチタン膜18aと膜厚50nm程度のチタン
ナイトライド膜18bとをスパッタリング法で堆積し、
さらにその上層に膜厚150nm程度のタングステン膜
18cと膜厚200nm程度の窒化シリコン膜22aと
をCVD法で堆積した後、フォトレジスト膜をマスクに
してこれらの膜をパターニングすることにより形成す
る。
【0076】ここで、酸化シリコン膜17dの上層にチ
タン膜を堆積した後、半導体基板1を650℃程度で熱
処理することにより、nチャネルMISFETQnのn
+ 形半導体領域14bの表面、pチャネルMISFET
Qpのp+ 形半導体領域15bの表面および接続孔36
に埋め込まれたプラグ19の表面に低抵抗のチタンシリ
サイド層20が形成される。
【0077】これにより、n+ 形半導体領域14b、p
+ 形半導体領域15bおよびプラグ19に接続される配
線(ビット線BL、第1層配線18(M1))の接続抵
抗を低減することができる。nチャネルMISFETQ
nの第1層配線18(M1)とn+ 形半導体領域14b
との接続抵抗は約500Ω、pチャネルMISFETQ
pの第1層配線18(M1)とp+ 形半導体領域15b
との接続抵抗は約2kΩが得られる。
【0078】また、ビット線BLをタングステン膜/チ
タンナイトライド膜/チタン膜で構成することにより、
そのシート抵抗を2Ω/□以下にまで低減できるので、
ビット線BLと周辺回路の第1層配線18(M1)とを
同一工程で同時に形成することができる。なお、シリサ
イド層はチタンシリサイド層20に限らず、例えばコバ
ルトシリサイド層などを形成してもよい。
【0079】次に、上記フォトレジスト膜を除去した
後、ビット線BLおよび第1層配線18(M1)の側壁
にサイドウォールスペーサ22bを形成する。サイドウ
ォールスペーサ22bは、ビット線BLおよび第1層配
線18(M1)の上層にCVD法で窒化シリコン膜を堆
積した後、この窒化シリコン膜を異方性エッチングして
形成する。
【0080】次に、図10に示すように、ビット線BL
および第1層配線18(M1)の上層に膜厚300nm
程度のSOG膜23aをスピン塗布した後、半導体基板
1を800℃、1分程度熱処理してSOG膜23aをシ
ンタリング(焼き締め)する。
【0081】次に、SOG膜23aの上層に膜厚600
nm程度のTEOS酸化膜23bを堆積した後、このT
EOS酸化膜23bをCMP法で研磨してその表面を平
坦化する。TEOS酸化膜23bは、例えばオゾンとテ
トラエトキシシランとをソースガスに用いたプラズマC
VD法で堆積する。
【0082】次に、TEOS酸化膜23bの上層に膜厚
100nm程度のTEOS酸化膜23cを堆積する。こ
のTEOS酸化膜23cは、CMP法で研磨されたとき
に生じた前記TEOS酸化膜23bの表面の微細な傷を
補修するために堆積する。TEOS酸化膜23cは、例
えばオゾンとテトラエトキシシランとをソースガスに用
いたプラズマCVD法で堆積する。
【0083】次に、フォトレジスト膜をマスクにしたド
ライエッチングで、接続孔37に埋め込まれたプラグ2
5の上層のTEOS酸化膜23c,23b、SOG膜2
3aおよび酸化シリコン膜17dを除去してプラグ25
の表面に達するスルーホール39を形成する。このエッ
チングは、TEOS酸化膜23c,23b、酸化シリコ
ン膜17dおよびSOG膜23aに対する窒化シリコン
膜のエッチングレートが大きくなるような条件で行い、
スルーホール39とビット線BLの合わせずれが生じた
場合でも、ビット線BL上の窒化シリコン膜22aやサ
イドウォールスペーサ22bが深く削れないようにす
る。これにより、スルーホール39がビット線BLに対
して自己整合で形成される。
【0084】次に、上記フォトレジスト膜を除去した
後、スルーホール39の内部にプラグ26を形成する。
プラグ26は、TEOS酸化膜23cの上層にn形不純
物(例えばリン)をドープした多結晶シリコン膜をCV
D法で堆積した後、この多結晶シリコン膜をエッチバッ
クしてスルーホール39の内部に残すことにより形成す
る。
【0085】次に、図11に示すように、TEOS酸化
膜23cの上層に膜厚100nm程度の窒化シリコン膜
40をCVD法で堆積した後、フォトレジスト膜をマス
クにしたドライエッチングで周辺回路の窒化シリコン膜
40を除去する。メモリアレイに残った窒化シリコン膜
40は、後述する情報蓄積用容量素子Cの蓄積電極27
を形成する工程で隣接する蓄積電極27間の酸化シリコ
ン膜をエッチングする際のエッチングストッパとして利
用される。
【0086】次に、上記フォトレジスト膜を除去した
後、窒化シリコン膜40の上層に膜厚1. 3μm程度の
絶縁膜24を堆積し、フォトレジスト膜をマスクにした
ドライエッチングで絶縁膜24および窒化シリコン膜4
0を除去することにより、スルーホール39の上方に溝
41を形成する。このとき同時に、メモリアレイの周囲
にメモリアレイを取り囲む枠状の溝41aを形成する。
絶縁膜24は、例えばオゾンとテトラエトキシシランと
をソースガスに用いたプラズマCVD法で堆積されたT
EOS酸化膜である。
【0087】次に、上記フォトレジスト膜を除去した
後、絶縁膜24の上層にn形不純物(例えばリン)をド
ープした膜厚60nm程度の多結晶シリコン膜42をC
VD法を用いて約600℃の温度で堆積する。この多結
晶シリコン膜42は、情報蓄積用容量素子Cの蓄積電極
材料として使用される。
【0088】次に、図12に示すように、多結晶シリコ
ン膜42の上層に溝41,41aの深さよりも厚い膜厚
(例えば2μm程度)のSOG膜43をスピン塗布した
後、SOG膜43をエッチバックし、さらに絶縁膜24
の上層の多結晶シリコン膜42をエッチバックすること
により、溝41,41aの内側(内壁および底部)に多
結晶シリコン膜42を残す。
【0089】次に、周辺回路の酸化シリコン膜24を覆
うフォトレジスト膜をマスクに溝41の内部のSOG膜
43と溝41の隙間の絶縁膜24とをウェットエッチン
グして情報蓄積用容量素子Cの蓄積電極27を形成す
る。このとき、溝41の隙間には窒化シリコン膜40が
残っているので、その下層のTEOS酸化膜23cがエ
ッチングされることはない。また、周辺回路の絶縁膜2
4を覆う上記フォトレジスト膜は、その一端をメモリア
レイの最も外側に形成される蓄積電極27と周辺回路と
の境界部、すなわち溝41aの上層に配置する。このよ
うにすると、フォトレジスト膜の端部に合わせずれが生
じた場合でも、メモリアレイの最も外側に形成される蓄
積電極27の溝41の内部にSOG膜43が残ったり、
周辺回路の絶縁膜24がエッチングされたりすることは
ない。
【0090】次に、図13に示すように、上記フォトレ
ジスト膜を除去した後、蓄積電極27の表面を窒化また
は酸窒化処理し、次いでこの上に酸化タンタル膜28を
CVD法を用いて堆積する。この酸化タンタル膜28
は、情報蓄積用容量素子Cの容量絶縁膜材料として使用
される。続いて、半導体基板1に800℃で約3分間の
熱処理を施して酸化タンタル膜28を結晶化する。この
熱処理の際、pチャネルMISFETQpの接続孔21
bの底部に形成されたチタンシリサイド層20とp+
半導体領域15bを構成するボロンとが反応して、接続
抵抗が低減する。
【0091】次に、酸化タンタル膜28の上層に膜厚1
50nm程度のチタンナイトライド膜29をCVD法を
用いて約500℃の温度で堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでチタンナイトライ
ド膜29および酸化タンタル膜28をパターニングする
ことにより、チタンナイトライド膜29からなるプレー
ト電極と、酸化タンタル膜28からなる容量絶縁膜と、
多結晶シリコン膜42からなる蓄積電極27とで構成さ
れる情報蓄積用容量素子Cを形成する。これにより、メ
モリセル選択用MISFETQsとこれに直列に接続さ
れた情報蓄積用容量素子Cとで構成されるDRAMのメ
モリセルが形成される。
【0092】次に、図14に示すように、TEOS酸化
膜を半導体基板1の全面に堆積して絶縁膜30とし、周
辺回路に第1層配線18(M1)に接続される接続孔を
開口し、プラグ32を形成する。プラグ32は、チタン
膜およびチタンナイトライド膜からなる接着層32aを
半導体基板1の全面に堆積し、さらにブランケットCV
D法によりタングステン膜32bを堆積して、その後タ
ングステン膜32bおよび接着層32aをエッチバック
することにより形成することができる。なお、チタン膜
およびチタンナイトライド膜はスパッタリング法により
形成することができるが、CVD法により形成すること
もできる。さらに、半導体基板1の全面にチタン膜31
a、アルミニウム膜31bおよびチタンナイトライド膜
31cをスパッタリング法により堆積し、これをパター
ニングして第2層配線31(M2)を形成する。
【0093】最後に、TEOS酸化膜33a、SOG膜
33bおよびTEOS酸化膜33cを堆積して層間絶縁
膜33を形成し、第2層配線31(M2)と同様にプラ
グ35を形成し、さらに第3層配線34(M3)を形成
して、図1に示すDRAMがほぼ完成する。その後、多
層配線および最上層の配線の上層にパッシベーション膜
を堆積するが、その図示は省略する。
【0094】なお、本実施の形態によれば、蓄積電極2
7を多結晶シリコン膜42で構成したが、多結晶シリコ
ン膜42の表面にシリコン粒からなる突起物を形成し、
この突起物を有する多結晶シリコン膜を容量絶縁膜材料
で被覆してもよい。
【0095】このように、本実施の形態によれば、nチ
ャネルMISFETQnのn+ 形半導体領域14bのレ
イアウト面積を小さくできると同時に、pチャネルMI
SFETQpの接続孔21bの孔径を相対的に大きくで
きて、接続孔21bにおける接続抵抗を動作速度を律速
しない程度まで低減することができる。
【0096】さらに、本実施の形態によれば、同じ孔径
の穴パターンが開口されたフォトレイスト膜38をマス
クにしたドライエッチングで、同じ孔径d1を有するn
チャネルMISFETQnの接続孔21aとpチャネル
MISFETQpの接続孔21bとが形成されるが、n
チャネルMISFETQnのn+ 形半導体領域14bの
みに窒化シリコン膜13を設けることにより、nチャネ
ルMISFETQnのn+ 形半導体領域14bの直上の
孔底径とpチャネルMISFETQpのp+ 形半導体領
域15bの直上の孔底径とを異なるものとすることがで
きる。
【0097】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【0098】例えば、前記実施の形態では、メモリセル
の情報蓄積用容量素子をクラウン型とした場合について
説明したが、これに限定されるものではなく種々変更可
能であり、例えばフィン型でも良い。
【0099】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるDRA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えば論理回路などを構成するCMO
S(Complementary Metal Oxide Semiconductor )FE
Tやその製造方法に適用できる。
【0100】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0101】本発明によれば、pチャネルMISFET
のソース、ドレインを構成する不純物半導体領域とこれ
に接続される配線層との接続抵抗を動作速度を律速しな
い程度に低減することができると同時に、nチャネルM
ISFETのソース、ドレインを構成する不純物半導体
領域のレイアウト面積を小さくできるので、半導体集積
回路装置の高速化を実現すると同時に、半導体チップの
面積を小さくすることが可能となる。
【0102】また、本発明によれば、同じ孔径を有する
フォトマスクを用いても、絶縁膜に形成された接続孔の
孔径を異なるものとすることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるDRAMを示す半
導体基板の要部断面図である。
【図2】本発明の一実施の形態であるDRAMの製造方
法を工程順に示す半導体基板の要部断面図である。
【図3】本発明の一実施の形態であるDRAMの製造方
法を工程順に示す半導体基板の要部断面図である。
【図4】本発明の一実施の形態であるDRAMの製造方
法を工程順に示す半導体基板の要部断面図である。
【図5】本発明の一実施の形態であるDRAMの製造方
法を工程順に示す半導体基板の要部断面図である。
【図6】本発明の一実施の形態であるDRAMの製造方
法を工程順に示す半導体基板の要部断面図である。
【図7】本発明の一実施の形態であるDRAMの製造方
法を工程順に示す半導体基板の要部断面図である。
【図8】本発明の一実施の形態であるDRAMの製造方
法を工程順に示す半導体基板の要部断面図である。
【図9】本発明の一実施の形態であるMISFETの接
続孔の製造方法を説明するための半導体基板の要部断面
図である。
【図10】本発明の一実施の形態であるDRAMの製造
方法を工程順に示す半導体基板の要部断面図である。
【図11】本発明の一実施の形態であるDRAMの製造
方法を工程順に示す半導体基板の要部断面図である。
【図12】本発明の一実施の形態であるDRAMの製造
方法を工程順に示す半導体基板の要部断面図である。
【図13】本発明の一実施の形態であるDRAMの製造
方法を工程順に示す半導体基板の要部断面図である。
【図14】本発明の一実施の形態であるDRAMの製造
方法を工程順に示す半導体基板の要部断面図である。
【符号の説明】
1 半導体基板 2 p形ウェル 3 p形ウェル 4 n形ウェル 5 ディープウェル 6 分離領域 7 浅溝 8 酸化シリコン膜 9 ゲート絶縁膜 10 ゲート電極 10A ゲート電極 10B ゲート電極 10C ゲート電極 10a 多結晶シリコン膜 10b チタンナイトライド膜 10c タングステン膜 11 不純物半導体領域 12 キャップア絶縁膜 13 窒化シリコン膜 14 不純物半導体領域 14a n- 形半導体領域 14b n+ 形半導体領域 15 不純物半導体領域 15b p+ 形半導体領域 16 サイドウォールスペーサ 17 層間絶縁膜 17a SOG膜 17b TEOS酸化膜 17c TEOS酸化膜 17d 酸化シリコン膜 18(M1) 第1層配線 18a チタン膜 18b チタンナイトライド膜 18c タングステン膜 19 プラグ 20 チタンシリサイド層 21a 接続孔 21b 接続孔 22a 窒化シリコン膜 22b サイドウォールスペーサ 23 層間絶縁膜 23a SOG膜 23b TEOS酸化膜 23c TEOS酸化膜 24 絶縁膜 25 プラグ 26 プラグ 27 蓄積電極 28 酸化タンタル膜 29 チタンナイトライド膜 30 絶縁膜 31(M2) 第2層配線 31a チタン膜 31b アルミニウム膜 31c チタンナイトライド膜 32 プラグ 32a 接着層 32b タングステン膜 33 層間絶縁膜 33a TEOS酸化膜 33b SOG膜 33c TEOS酸化膜 34(M3) 第3層配線 35 プラグ 36 接続孔 37 接続孔 38 フォトレジスト膜 39 スルーホール 40 窒化シリコン膜 41 溝 41a 溝 42 多結晶シリコン膜 43 SOG膜 A メモリアレイ領域 B 周辺回路領域 WL ワード線 BL ビット線 C 情報蓄積用容量素子 Qs メモリセル選択用MISFET Qn nチャネルMISFET Qp pチャネルMISFET d1 孔径 d2 孔底径
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関口 敏宏 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 (72)発明者 川北 惠三 東京都青梅市新町六丁目16番地の3 株式 会社日立製作所デバイス開発センタ内 Fターム(参考) 5F033 JJ04 KK27 KK34 MM05 MM08 PP15 RR04 SS15 XX08 XX09 XX10 5F048 AA01 AB01 AC03 BA01 BB05 BB08 BB09 BC06 BE02 BE03 BG01 BG13 BG14 DA23 DA27 5F083 AD24 JA32 JA35 JA39 JA40 JA53 KA01 KA05 MA02 MA06 MA17 NA01 PR05 PR12 PR21 PR40

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の主面に形成された分離領域
    と、前記半導体基板の活性領域に形成された第1MIS
    FETと、前記半導体基板の活性領域に形成された前記
    第1MISFETと逆チャネル型の第2MISFETと
    を有し、前記第1MISFETがチャネル領域を挟んで
    形成された第1不純物半導体領域を含み、前記第2MI
    SFETがチャネル領域を挟んで形成された第2不純物
    半導体領域を含む半導体集積回路装置であって、 前記第1不純物半導体領域上には、少なくとも2種類の
    絶縁膜からなる層間絶縁膜に形成された第1接続孔が設
    けられており、前記第2不純物半導体領域上には、少な
    くとも1種類の絶縁膜からなる層間絶縁膜に形成された
    第2接続孔が設けられており、前記第1不純物半導体領
    域上の層間絶縁膜を構成する少なくとも最下層の絶縁膜
    に形成された第1接続孔の孔底径が、前記第2不純物半
    導体領域上の層間絶縁膜に形成された第2接続孔の孔径
    よりも相対的に小さいことを特徴とする半導体集積回路
    装置。
  2. 【請求項2】 請求項1記載の半導体集積回路装置にお
    いて、前記第1接続孔の孔底径が、その他の部位の孔径
    よりも相対的に小さいことを特徴とする半導体集積回路
    装置。
  3. 【請求項3】 請求項1または2記載の半導体集積回路
    装置において、前記第1不純物半導体領域上の層間絶縁
    膜を構成する少なくとも最下層の絶縁膜は、前記分離領
    域を構成する絶縁材料に対してエッチング選択比を有す
    る材料からなることを特徴とする半導体集積回路装置。
  4. 【請求項4】 請求項1または2記載の半導体集積回路
    装置において、前記第1接続孔および前記第2接続孔の
    底面にシリサイド層が形成されていることを特徴とする
    半導体集積回路装置。
  5. 【請求項5】 請求項1または2記載の半導体集積回路
    装置であって、前記第2不純物半導体領域を構成する不
    純物は、ボロンであることを特徴とする半導体集積回路
    装置。
  6. 【請求項6】 請求項1または2記載の半導体集積回路
    装置であって、前記第1接続孔の接触抵抗率が、前記第
    2接続孔の接触抵抗率よりも低いことを特徴とする半導
    体集積回路装置。
  7. 【請求項7】 請求項3記載の半導体集積回路装置であ
    って、前記第1不純物半導体領域上の層間絶縁膜を構成
    する少なくとも最下層の絶縁膜は窒化シリコン膜であ
    り、前記分離領域は酸化シリコン物で構成されることを
    特徴とする半導体集積回路装置。
  8. 【請求項8】 (a).半導体基板の主面に分離領域を形成
    する工程と、(b).前記半導体基板の活性領域に第1不純
    物半導体領域および前記第1不純物半導体領域と反対の
    導電型の第2不純物半導体領域をそれぞれ形成する工程
    と、(c).前記第1不純物半導体領域の上面を第1絶縁膜
    で覆う工程と、(d).前記半導体基板の全面に第2絶縁膜
    を堆積する工程と、(e).前記第1不純物半導体領域上の
    第2絶縁膜および第1絶縁膜を順次加工して、前記第1
    不純物半導体領域に達する第1接続孔を形成し、同時に
    前記第2不純物半導体領域上の第2絶縁膜を加工して、
    前記第2不純物半導体領域に達する第2接続孔を形成す
    る工程と、(f).前記第2絶縁膜に形成された前記第1接
    続孔および前記第2接続孔の孔径を拡大する工程とを有
    することを特徴とする半導体集積回路装置の製造方法。
  9. 【請求項9】 (a).半導体基板の主面に分離領域を形成
    する工程と、(b).前記半導体基板の活性領域に第1不純
    物半導体領域および前記第1不純物半導体領域と反対の
    導電型の第2不純物半導体領域をそれぞれ形成する工程
    と、(c).前記第1不純物半導体領域の上面を第1絶縁膜
    で覆う工程と、(d).前記半導体基板の全面に第2絶縁膜
    を堆積する工程と、(e).前記第1不純物半導体領域上の
    第2絶縁膜および第1絶縁膜を順次加工して、前記第1
    不純物半導体領域に達する第1接続孔を形成し、同時に
    前記第2不純物半導体領域上の第2絶縁膜を加工して、
    前記第2不純物半導体領域に達する第2接続孔を形成す
    る工程と、(f).前記第2絶縁膜に形成された前記第1接
    続孔および前記第2接続孔の孔径を拡大する工程と、
    (g).前記第1接続孔および前記第2接続孔の底面にシリ
    サイド層を形成する工程とを有することを特徴とする半
    導体集積回路装置の製造方法。
  10. 【請求項10】 (a).半導体基板の主面に分離領域を形
    成する工程と、(b).前記半導体基板の活性領域に第1不
    純物半導体領域および前記第1不純物半導体領域と反対
    の導電型の第2不純物半導体領域をそれぞれ形成する工
    程と、(c).前記第1不純物半導体領域の上面を第1絶縁
    膜で覆う工程と、(d).前記半導体基板の全面に第2絶縁
    膜を堆積する工程と、(e).前記第1不純物半導体領域上
    の第2絶縁膜および第1絶縁膜を順次加工して、前記第
    1不純物半導体領域に達する第1接続孔を形成し、同時
    に前記第2不純物半導体領域上の第2絶縁膜を加工し
    て、前記第2不純物半導体領域に達する第2接続孔を形
    成する工程と、(f).前記第2絶縁膜に形成された前記第
    1接続孔および前記第2接続孔の孔径を拡大する工程
    と、(g).前記第1接続孔および前記第2接続孔の底面に
    シリサイド層を形成する工程と、(h).前記半導体基板に
    700℃以上の熱処理が施される工程とを有することを
    特徴とする半導体集積回路装置の製造方法。
  11. 【請求項11】 請求項8、9または10記載の半導体
    集積回路装置の製造方法において、前記(e) 工程では、
    フォトマスクに複数形成された同一孔径の穴パターンを
    用いて前記第1接続孔と前記第2接続孔との形成が行わ
    れることを特徴とする半導体集積回路装置の製造方法。
JP11136657A 1999-05-18 1999-05-18 半導体集積回路装置およびその製造方法 Pending JP2000332214A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11136657A JP2000332214A (ja) 1999-05-18 1999-05-18 半導体集積回路装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11136657A JP2000332214A (ja) 1999-05-18 1999-05-18 半導体集積回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2000332214A true JP2000332214A (ja) 2000-11-30

Family

ID=15180460

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11136657A Pending JP2000332214A (ja) 1999-05-18 1999-05-18 半導体集積回路装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2000332214A (ja)

Similar Documents

Publication Publication Date Title
US8536008B2 (en) Manufacturing method of vertical channel transistor array
US7576389B2 (en) Semiconductor device and manufacture method thereof
KR100579365B1 (ko) 메모리 어레이 및 지지 트랜지스터의 형성 방법, 및 이중일함수 지지 트랜지스터 및 매립형 dram 어레이를포함하는 반도체 장치
JP3445495B2 (ja) 半導体装置
US20040026787A1 (en) Semiconductor device and method for fabricating the same
JP2002118255A (ja) 半導体装置およびその製造方法
TWI533427B (zh) Semiconductor device and manufacturing method thereof
JP2002016237A (ja) 半導体集積回路装置およびその製造方法
JP2001077209A (ja) 半導体装置の製造方法
US6225155B1 (en) Method of forming salicide in embedded dynamic random access memory
US20050186743A1 (en) Method for manufacturing semiconductor device
US20080251824A1 (en) Semiconductor memory device and manufacturing method thereof
US7879703B2 (en) Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region
JPH1126713A (ja) 半導体集積回路装置およびその製造方法
JP3803960B2 (ja) 半導体メモリ素子の製造方法
US6734479B1 (en) Semiconductor integrated circuit device and the method of producing the same
US6642093B2 (en) Method for manufacturing a semiconductor device
KR20010030163A (ko) 반도체 장치 및 그 제조 방법
JPH1126719A (ja) 半導体集積回路装置の製造方法
JP4077966B2 (ja) 半導体装置の製造方法
JPH1117144A (ja) 半導体集積回路装置およびその製造方法
JP2004327517A (ja) 半導体装置およびその製造方法
JPH1126718A (ja) 半導体集積回路装置の製造方法
JPH1126715A (ja) 半導体集積回路装置およびその製造方法
JP2000332214A (ja) 半導体集積回路装置およびその製造方法