JP2000332214A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP2000332214A JP2000332214A JP11136657A JP13665799A JP2000332214A JP 2000332214 A JP2000332214 A JP 2000332214A JP 11136657 A JP11136657 A JP 11136657A JP 13665799 A JP13665799 A JP 13665799A JP 2000332214 A JP2000332214 A JP 2000332214A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- connection hole
- semiconductor region
- region
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 238
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000010410 layer Substances 0.000 claims abstract description 69
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 47
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 47
- 239000011229 interlayer Substances 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims description 109
- 239000000758 substrate Substances 0.000 claims description 69
- 238000000034 method Methods 0.000 claims description 28
- 229910021332 silicide Inorganic materials 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 11
- 238000010438 heat treatment Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 4
- 239000002210 silicon-based material Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 34
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 34
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 48
- 229920002120 photoresistant polymer Polymers 0.000 description 27
- 238000003860 storage Methods 0.000 description 23
- 230000002093 peripheral effect Effects 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 19
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 14
- 229910052721 tungsten Inorganic materials 0.000 description 14
- 239000010937 tungsten Substances 0.000 description 14
- 239000010936 titanium Substances 0.000 description 13
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 12
- 238000000151 deposition Methods 0.000 description 12
- 229910052719 titanium Inorganic materials 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910001936 tantalum oxide Inorganic materials 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 7
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 229910021341 titanium silicide Inorganic materials 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- -1 for example Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- 101000634707 Homo sapiens Nucleolar complex protein 3 homolog Proteins 0.000 description 1
- 102100029099 Nucleolar complex protein 3 homolog Human genes 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910000048 titanium hydride Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路装置の高速化を実現すると同
時に、半導体チップの面積を小さくする。 【解決手段】 層間絶縁膜１７および分離領域６を構成
する酸化シリコン膜と高いエッチング選択比を有する窒
化シリコン膜１３をｎチャネルＭＩＳＦＥＴＱｎのｎ+
形半導体領域１４ｂ上に設けることにより、ｎチャネル
ＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１４ｂ上に設けら
れる接続孔２１ａの孔底径ｄ２の広がりを抑える一方
で、ｐチャネルＭＩＳＦＥＴＱｐのｐ+ 形半導体領域１
５ｂ上に設けられた接続孔２１ｂの孔径ｄ１を広くし
て、第１層配線とｐ+ 形半導体領域１５ｂとの相対的に
広い接触面積を得る。
時に、半導体チップの面積を小さくする。 【解決手段】 層間絶縁膜１７および分離領域６を構成
する酸化シリコン膜と高いエッチング選択比を有する窒
化シリコン膜１３をｎチャネルＭＩＳＦＥＴＱｎのｎ+
形半導体領域１４ｂ上に設けることにより、ｎチャネル
ＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１４ｂ上に設けら
れる接続孔２１ａの孔底径ｄ２の広がりを抑える一方
で、ｐチャネルＭＩＳＦＥＴＱｐのｐ+ 形半導体領域１
５ｂ上に設けられた接続孔２１ｂの孔径ｄ１を広くし
て、第１層配線とｐ+ 形半導体領域１５ｂとの相対的に
広い接触面積を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、接続孔を活性領域
に対して自己整合的に開孔する半導体集積回路装置の製
造技術に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、接続孔を活性領域
に対して自己整合的に開孔する半導体集積回路装置の製
造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置においては、基板と
層間絶縁膜上の配線等とを接続する接続孔が基板の分離
領域に囲まれた活性領域に接するように接続孔を形成す
る必要がある。
層間絶縁膜上の配線等とを接続する接続孔が基板の分離
領域に囲まれた活性領域に接するように接続孔を形成す
る必要がある。
【０００３】すなわち、一般に分離領域は酸化シリコン
膜で形成され、接続孔が穿孔加工される層間絶縁膜も一
般に酸化シリコン膜で構成されるため、層間絶縁膜への
接続孔加工のエッチングの条件において分離領域とのエ
ッチング選択比をとることは困難である。このため、接
続孔の位置合わせずれまたは接続孔内へ接続部材を埋め
込む前の洗浄等を考慮して、接続孔と分離領域との間隔
をある程度広くする必要がある。しかし、素子集積度の
向上やチップサイズの縮小が阻害されることから、半導
体集積回路装置の高集積化を実現するためには、高度な
合わせ技術や工程管理が必要となっている。
膜で形成され、接続孔が穿孔加工される層間絶縁膜も一
般に酸化シリコン膜で構成されるため、層間絶縁膜への
接続孔加工のエッチングの条件において分離領域とのエ
ッチング選択比をとることは困難である。このため、接
続孔の位置合わせずれまたは接続孔内へ接続部材を埋め
込む前の洗浄等を考慮して、接続孔と分離領域との間隔
をある程度広くする必要がある。しかし、素子集積度の
向上やチップサイズの縮小が阻害されることから、半導
体集積回路装置の高集積化を実現するためには、高度な
合わせ技術や工程管理が必要となっている。
【０００４】接続孔が活性領域から外れる目外れが生じ
れば、活性領域を構成するシリコンと分離領域を構成す
る酸化シリコン膜とのエッチングレートの相違に応じて
酸化シリコン膜（分離領域）が過剰にエッチングされる
状況が発生する。このような過剰エッチングは、活性領
域と分離領域との段差を生じ、この段差を有した接続孔
内に形成されることとなる接続部材と基板との間にリー
クを生じ、半導体集積回路装置の信頼度を低下させる。
れば、活性領域を構成するシリコンと分離領域を構成す
る酸化シリコン膜とのエッチングレートの相違に応じて
酸化シリコン膜（分離領域）が過剰にエッチングされる
状況が発生する。このような過剰エッチングは、活性領
域と分離領域との段差を生じ、この段差を有した接続孔
内に形成されることとなる接続部材と基板との間にリー
クを生じ、半導体集積回路装置の信頼度を低下させる。
【０００５】そこで、このような問題を回避すべく、分
離領域の上面を窒化シリコン膜等による層間絶縁膜とは
異種の絶縁材料で被覆することにより、接続孔をエッチ
ング処理によって自己整合的に形成する加工方法が提案
されている。
離領域の上面を窒化シリコン膜等による層間絶縁膜とは
異種の絶縁材料で被覆することにより、接続孔をエッチ
ング処理によって自己整合的に形成する加工方法が提案
されている。
【０００６】この自己整合技術で接続孔をエッチング処
理によって開口する場合には、接続部材を接続孔内へ埋
め込む前の洗浄において、孔底径拡大を防ぐことができ
るので、接続孔と分離領域との間隔を広く設定すること
ができる。
理によって開口する場合には、接続部材を接続孔内へ埋
め込む前の洗浄において、孔底径拡大を防ぐことができ
るので、接続孔と分離領域との間隔を広く設定すること
ができる。
【０００７】なお、接続孔を自己整合的に形成する技術
については、特開平９−５５４７９号公報に記載があ
る。
については、特開平９−５５４７９号公報に記載があ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところ、前記自己整合技術を採用したＭＩ
ＳＦＥＴ（Metal Insulator Semiconductor Field Effe
ct Transistor ）では、約０. ２５μｍ程度の孔径を有
する接続孔を形成することができて、ｎチャネルＭＩＳ
ＦＥＴで５００Ωの接続抵抗が得られる一方で、同じ孔
径の接続孔を有するｐチャネルＭＩＳＦＥＴでは、その
接続抵抗が４ｋΩと増大することが明らかとなった。こ
のため、半導体集積回路装置の高集積化は実現できて
も、接続孔における接続抵抗の増加による動作速度の低
下によって高速化が得られないことが考えられた。
者が検討したところ、前記自己整合技術を採用したＭＩ
ＳＦＥＴ（Metal Insulator Semiconductor Field Effe
ct Transistor ）では、約０. ２５μｍ程度の孔径を有
する接続孔を形成することができて、ｎチャネルＭＩＳ
ＦＥＴで５００Ωの接続抵抗が得られる一方で、同じ孔
径の接続孔を有するｐチャネルＭＩＳＦＥＴでは、その
接続抵抗が４ｋΩと増大することが明らかとなった。こ
のため、半導体集積回路装置の高集積化は実現できて
も、接続孔における接続抵抗の増加による動作速度の低
下によって高速化が得られないことが考えられた。
【０００９】本発明の目的は、半導体集積回路装置の高
速化を実現すると同時に、半導体チップの面積を小さく
することのできる技術を提供することにある。
速化を実現すると同時に、半導体チップの面積を小さく
することのできる技術を提供することにある。
【００１０】本発明の他の目的は、同じ孔径の穴パター
ンを有するフォトマスクを用いても、絶縁膜に形成され
た接続孔の孔径を異なるものとすることができる技術を
提供することにある。
ンを有するフォトマスクを用いても、絶縁膜に形成され
た接続孔の孔径を異なるものとすることができる技術を
提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】（１）本発明の半導体集積回路装置は、半
導体基板の主面に形成された分離領域と、半導体基板の
活性領域に形成されたｎチャネルＭＩＳＦＥＴとｐチャ
ネルＭＩＳＦＥＴとを有し、ｎチャネルＭＩＳＦＥＴが
チャネル領域を挟んで形成された第１不純物半導体領域
を含み、ｐチャネルＭＩＳＦＥＴがチャネル領域を挟ん
で形成された第２不純物半導体領域を含むものであり、
第１不純物半導体領域上には、少なくとも２種類の絶縁
膜からなる層間絶縁膜に形成された第１接続孔が設けら
れており、第２不純物半導体領域上には、少なくとも１
種類の絶縁膜からなる層間絶縁膜に形成された第２接続
孔が設けられており、第１不純物半導体領域上の層間絶
縁膜を構成する少なくとも最下層の絶縁膜に形成された
第１接続孔の孔底径が、第２不純物半導体領域上の層間
絶縁膜に形成された第２接続孔の孔径よりも相対的に小
さいものである。
導体基板の主面に形成された分離領域と、半導体基板の
活性領域に形成されたｎチャネルＭＩＳＦＥＴとｐチャ
ネルＭＩＳＦＥＴとを有し、ｎチャネルＭＩＳＦＥＴが
チャネル領域を挟んで形成された第１不純物半導体領域
を含み、ｐチャネルＭＩＳＦＥＴがチャネル領域を挟ん
で形成された第２不純物半導体領域を含むものであり、
第１不純物半導体領域上には、少なくとも２種類の絶縁
膜からなる層間絶縁膜に形成された第１接続孔が設けら
れており、第２不純物半導体領域上には、少なくとも１
種類の絶縁膜からなる層間絶縁膜に形成された第２接続
孔が設けられており、第１不純物半導体領域上の層間絶
縁膜を構成する少なくとも最下層の絶縁膜に形成された
第１接続孔の孔底径が、第２不純物半導体領域上の層間
絶縁膜に形成された第２接続孔の孔径よりも相対的に小
さいものである。
【００１４】（２）本発明の半導体集積回路装置は、前
記（１）の半導体集積回路装置において、第１接続孔の
孔底径が、その他の部位の孔径よりも相対的に小さいも
のである。
記（１）の半導体集積回路装置において、第１接続孔の
孔底径が、その他の部位の孔径よりも相対的に小さいも
のである。
【００１５】（３）本発明の半導体集積回路装置は、前
記（１）、（２）の半導体集積回路装置において、第１
不純物半導体領域上の層間絶縁膜を構成する少なくとも
最下層の絶縁膜は、分離領域を構成する絶縁材料に対し
てエッチング選択比を有する材料からなるものである。
記（１）、（２）の半導体集積回路装置において、第１
不純物半導体領域上の層間絶縁膜を構成する少なくとも
最下層の絶縁膜は、分離領域を構成する絶縁材料に対し
てエッチング選択比を有する材料からなるものである。
【００１６】（４）本発明の半導体集積回路装置は、前
記（１）、（２）の半導体集積回路装置において、第１
接続孔および第２接続孔の底面にシリサイド層が形成さ
れているものである。
記（１）、（２）の半導体集積回路装置において、第１
接続孔および第２接続孔の底面にシリサイド層が形成さ
れているものである。
【００１７】（５）本発明の半導体集積回路装置は、前
記（１）、（２）の半導体集積回路装置において、第２
不純物半導体領域を構成する不純物は、ボロンである。
記（１）、（２）の半導体集積回路装置において、第２
不純物半導体領域を構成する不純物は、ボロンである。
【００１８】（６）本発明の半導体集積回路装置は、前
記（１）、（２）の半導体集積回路装置において、第１
接続孔の接触抵抗率が、第２接続孔の接触抵抗率よりも
低いものである。
記（１）、（２）の半導体集積回路装置において、第１
接続孔の接触抵抗率が、第２接続孔の接触抵抗率よりも
低いものである。
【００１９】（７）本発明の半導体集積回路装置は、前
記（３）の半導体集積回路装置において、第１不純物半
導体領域上の層間絶縁膜を構成する少なくとも最下層の
絶縁膜は窒化シリコン膜であり、分離領域は酸化シリコ
ン物で構成されるものである。
記（３）の半導体集積回路装置において、第１不純物半
導体領域上の層間絶縁膜を構成する少なくとも最下層の
絶縁膜は窒化シリコン膜であり、分離領域は酸化シリコ
ン物で構成されるものである。
【００２０】（８）本発明の半導体集積回路装置は、前
記（４）の半導体集積回路装置において、シリサイド層
はチタンシリサイド層またはコバルトシリサイド層であ
る。
記（４）の半導体集積回路装置において、シリサイド層
はチタンシリサイド層またはコバルトシリサイド層であ
る。
【００２１】（９）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面に分離領域を形成する工程
と、半導体基板の活性領域にｎチャネルＭＩＳＦＥＴの
第１不純物半導体領域およびｐチャネルＭＩＳＦＥＴの
第２不純物半導体領域をそれぞれ形成する工程と、第１
不純物半導体領域の上面を第１絶縁膜で覆う工程と、半
導体基板の全面に第２絶縁膜を堆積する工程と、第１不
純物半導体領域上の第２絶縁膜および第１絶縁膜を順次
加工して、第１不純物半導体領域に達する第１接続孔を
形成し、同時に第２不純物半導体領域上の第２絶縁膜を
加工して、第２不純物半導体領域に達する第２接続孔を
形成する工程と、第２絶縁膜に形成された第１接続孔お
よび第２接続孔の孔径を拡大する工程とを有するもので
ある。
方法は、半導体基板の主面に分離領域を形成する工程
と、半導体基板の活性領域にｎチャネルＭＩＳＦＥＴの
第１不純物半導体領域およびｐチャネルＭＩＳＦＥＴの
第２不純物半導体領域をそれぞれ形成する工程と、第１
不純物半導体領域の上面を第１絶縁膜で覆う工程と、半
導体基板の全面に第２絶縁膜を堆積する工程と、第１不
純物半導体領域上の第２絶縁膜および第１絶縁膜を順次
加工して、第１不純物半導体領域に達する第１接続孔を
形成し、同時に第２不純物半導体領域上の第２絶縁膜を
加工して、第２不純物半導体領域に達する第２接続孔を
形成する工程と、第２絶縁膜に形成された第１接続孔お
よび第２接続孔の孔径を拡大する工程とを有するもので
ある。
【００２２】（１０）本発明の半導体集積回路装置の製
造方法は、半導体基板の主面に分離領域を形成する工程
と、半導体基板の活性領域にｎチャネルＭＩＳＦＥＴの
第１不純物半導体領域およびｐチャネルＭＩＳＦＥＴの
第２不純物半導体領域をそれぞれ形成する工程と、第１
不純物半導体領域の上面を第１絶縁膜で覆う工程と、半
導体基板の全面に第２絶縁膜を堆積する工程と、第１不
純物半導体領域上の第２絶縁膜および第１絶縁膜を順次
加工して、第１不純物半導体領域に達する第１接続孔を
形成し、同時に第２不純物半導体領域上の第２絶縁膜を
加工して、第２不純物半導体領域に達する第２接続孔を
形成する工程と、第２絶縁膜に形成された第１接続孔お
よび第２接続孔の孔径を拡大する工程と、第１接続孔お
よび第２接続孔の底面にシリサイド層を形成する工程と
を有するものである。
造方法は、半導体基板の主面に分離領域を形成する工程
と、半導体基板の活性領域にｎチャネルＭＩＳＦＥＴの
第１不純物半導体領域およびｐチャネルＭＩＳＦＥＴの
第２不純物半導体領域をそれぞれ形成する工程と、第１
不純物半導体領域の上面を第１絶縁膜で覆う工程と、半
導体基板の全面に第２絶縁膜を堆積する工程と、第１不
純物半導体領域上の第２絶縁膜および第１絶縁膜を順次
加工して、第１不純物半導体領域に達する第１接続孔を
形成し、同時に第２不純物半導体領域上の第２絶縁膜を
加工して、第２不純物半導体領域に達する第２接続孔を
形成する工程と、第２絶縁膜に形成された第１接続孔お
よび第２接続孔の孔径を拡大する工程と、第１接続孔お
よび第２接続孔の底面にシリサイド層を形成する工程と
を有するものである。
【００２３】（１１）本発明の半導体集積回路装置の製
造方法は、半導体基板の主面に分離領域を形成する工程
と、半導体基板の活性領域にｎチャネルＭＩＳＦＥＴの
第１不純物半導体領域およびｐチャネルＭＩＳＦＥＴの
第２不純物半導体領域をそれぞれ形成する工程と、第１
不純物半導体領域の上面を第１絶縁膜で覆う工程と、半
導体基板の全面に第２絶縁膜を堆積する工程と、第１不
純物半導体領域上の第２絶縁膜および第１絶縁膜を順次
加工して、第１不純物半導体領域に達する第１接続孔を
形成し、同時に第２不純物半導体領域上の第２絶縁膜を
加工して、第２不純物半導体領域に達する第２接続孔を
形成する工程と、第２絶縁膜に形成された第１接続孔お
よび第２接続孔の孔径を拡大する工程と、第１接続孔お
よび第２接続孔の底面にシリサイド層を形成する工程
と、半導体基板に７００℃の熱処理が施される工程とを
有するものである。
造方法は、半導体基板の主面に分離領域を形成する工程
と、半導体基板の活性領域にｎチャネルＭＩＳＦＥＴの
第１不純物半導体領域およびｐチャネルＭＩＳＦＥＴの
第２不純物半導体領域をそれぞれ形成する工程と、第１
不純物半導体領域の上面を第１絶縁膜で覆う工程と、半
導体基板の全面に第２絶縁膜を堆積する工程と、第１不
純物半導体領域上の第２絶縁膜および第１絶縁膜を順次
加工して、第１不純物半導体領域に達する第１接続孔を
形成し、同時に第２不純物半導体領域上の第２絶縁膜を
加工して、第２不純物半導体領域に達する第２接続孔を
形成する工程と、第２絶縁膜に形成された第１接続孔お
よび第２接続孔の孔径を拡大する工程と、第１接続孔お
よび第２接続孔の底面にシリサイド層を形成する工程
と、半導体基板に７００℃の熱処理が施される工程とを
有するものである。
【００２４】（１２）また、本発明の半導体集積回路装
置の製造方法は、前記（９）、（１０）または（１１）
の半導体集積回路装置の製造方法において、第１接続孔
と第２接続孔との形成が、フォトマスクに複数形成され
た同一孔径の穴パターンを用いて行われるものである。
置の製造方法は、前記（９）、（１０）または（１１）
の半導体集積回路装置の製造方法において、第１接続孔
と第２接続孔との形成が、フォトマスクに複数形成され
た同一孔径の穴パターンを用いて行われるものである。
【００２５】上記した手段によれば、第２絶縁膜および
分離領域を構成する絶縁材料と高いエッチング選択比を
有する第１絶縁膜をｎチャネルＭＩＳＦＥＴの第１不純
物半導体領域上に設けることにより、ｎチャネルＭＩＳ
ＦＥＴの第１不純物半導体領域上に設けられる第１接続
孔の孔底径の広がりを抑える一方で、ｐチャネルＭＩＳ
ＦＥＴＦの第２不純物半導体領域上に設けられた第２接
続孔の孔径を広くして、配線と第２不純物半導体領域と
の相対的に広い接触面積を得ることができる。これによ
り、ｎチャネルＭＩＳＦＥＴの第１不純物半導体領域の
レイアウト面積を小さくできると同時に、ｐチャネルＭ
ＩＳＦＥＴの第２接続孔の孔径が相対的に大きくでき
て、配線の接続抵抗を低減することができる。
分離領域を構成する絶縁材料と高いエッチング選択比を
有する第１絶縁膜をｎチャネルＭＩＳＦＥＴの第１不純
物半導体領域上に設けることにより、ｎチャネルＭＩＳ
ＦＥＴの第１不純物半導体領域上に設けられる第１接続
孔の孔底径の広がりを抑える一方で、ｐチャネルＭＩＳ
ＦＥＴＦの第２不純物半導体領域上に設けられた第２接
続孔の孔径を広くして、配線と第２不純物半導体領域と
の相対的に広い接触面積を得ることができる。これによ
り、ｎチャネルＭＩＳＦＥＴの第１不純物半導体領域の
レイアウト面積を小さくできると同時に、ｐチャネルＭ
ＩＳＦＥＴの第２接続孔の孔径が相対的に大きくでき
て、配線の接続抵抗を低減することができる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２７】図１は、本発明の一実施の形態であるＤＲ
ＡＭ（Dynamic Random Access Memory）を示す半導体基
板の要部断面図である。なお、実施の形態を説明するた
めの全図において同一機能を有するものは同一の符号を
付し、その繰り返しの説明は省略する。図１において、
Ａ領域はメモリアレイの一部を示し、Ｂ領域は周辺回路
の一部を示す。
ＡＭ（Dynamic Random Access Memory）を示す半導体基
板の要部断面図である。なお、実施の形態を説明するた
めの全図において同一機能を有するものは同一の符号を
付し、その繰り返しの説明は省略する。図１において、
Ａ領域はメモリアレイの一部を示し、Ｂ領域は周辺回路
の一部を示す。
【００２８】ｐ形の単結晶シリコンからなる半導体基板
１の主面には、メモリアレイのｐ形ウェル２、周辺回路
のｐ形ウェル３およびｎ形ウェル４が形成されている。
また、ｐ形ウェル２を囲むようにｎ形のディープウェル
５が形成されている。なお、各ウェルには、しきい値電
圧調整層が形成されていてもよい。
１の主面には、メモリアレイのｐ形ウェル２、周辺回路
のｐ形ウェル３およびｎ形ウェル４が形成されている。
また、ｐ形ウェル２を囲むようにｎ形のディープウェル
５が形成されている。なお、各ウェルには、しきい値電
圧調整層が形成されていてもよい。
【００２９】各ウェルの主面には、分離領域６が形成さ
れている。分離領域６は酸化シリコン膜からなり、半導
体基板１の主面に形成された浅溝７に熱酸化された酸化
シリコン膜８を介して形成されている。
れている。分離領域６は酸化シリコン膜からなり、半導
体基板１の主面に形成された浅溝７に熱酸化された酸化
シリコン膜８を介して形成されている。
【００３０】ｐ形ウェル２の主面にはＤＲＡＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成されている。また、
ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐが形成されている。
セル選択用ＭＩＳＦＥＴＱｓが形成されている。また、
ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャ
ネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱ
ｐが形成されている。
【００３１】メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ
形ウェル２の主面上にゲート絶縁膜９を介して形成され
たゲート電極１０と、ゲート電極１０の両側のｐ形ウェ
ル２の主面に形成されたソース、ドレインを構成する不
純物半導体領域１１とからなる。ゲート絶縁膜９は、例
えば７〜８ｎｍ程度の膜厚を有する熱酸化により形成さ
れた酸化シリコン膜からなる。ゲート電極１０は、例え
ば膜厚７０ｎｍ程度の多結晶シリコン膜１０ａ、膜厚５
０ｎｍ程度のチタンナイトライド（ＴｉＮ）膜１０ｂお
よび膜厚１００ｎｍ程度のタングステン（Ｗ）膜１０ｃ
の積層膜とすることができる。また、不純物半導体領域
１１にはｎ形の不純物、例えば砒素（Ａｓ）またはリン
（Ｐ）が導入されている。
形ウェル２の主面上にゲート絶縁膜９を介して形成され
たゲート電極１０と、ゲート電極１０の両側のｐ形ウェ
ル２の主面に形成されたソース、ドレインを構成する不
純物半導体領域１１とからなる。ゲート絶縁膜９は、例
えば７〜８ｎｍ程度の膜厚を有する熱酸化により形成さ
れた酸化シリコン膜からなる。ゲート電極１０は、例え
ば膜厚７０ｎｍ程度の多結晶シリコン膜１０ａ、膜厚５
０ｎｍ程度のチタンナイトライド（ＴｉＮ）膜１０ｂお
よび膜厚１００ｎｍ程度のタングステン（Ｗ）膜１０ｃ
の積層膜とすることができる。また、不純物半導体領域
１１にはｎ形の不純物、例えば砒素（Ａｓ）またはリン
（Ｐ）が導入されている。
【００３２】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極１０の上層には窒化シリコン膜からなるキャップ
絶縁膜１２が形成され、さらにその上層と側面を窒化シ
リコン膜１３で覆われる。この窒化シリコン膜１３は、
メモリアレイと周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
が形成される領域に形成されている。
ト電極１０の上層には窒化シリコン膜からなるキャップ
絶縁膜１２が形成され、さらにその上層と側面を窒化シ
リコン膜１３で覆われる。この窒化シリコン膜１３は、
メモリアレイと周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
が形成される領域に形成されている。
【００３３】なお、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極１０は、ＤＲＡＭのワード線として機能す
るものであり、分離領域６の上面にはワード線ＷＬが形
成されている。
のゲート電極１０は、ＤＲＡＭのワード線として機能す
るものであり、分離領域６の上面にはワード線ＷＬが形
成されている。
【００３４】一方、ｎチャネルＭＩＳＦＥＴＱｎは、ｐ
形ウェル３の主面上に形成され、ゲート絶縁膜９を介し
て形成されたゲート電極１０と、ゲート電極１０の両側
のｐ形ウェル３の主面に形成されたソース、ドレインを
構成する不純物半導体領域１４とから構成される。ゲー
ト絶縁膜９およびゲート電極１０は前記と同様である。
不純物半導体領域１４は低濃度のｎ- 形半導体領域１４
ａと高濃度のｎ+ 形半導体領域１４ｂとからなり、いわ
ゆるＬＤＤ（Lightly Doped Drain ）構造を形成してい
る。
形ウェル３の主面上に形成され、ゲート絶縁膜９を介し
て形成されたゲート電極１０と、ゲート電極１０の両側
のｐ形ウェル３の主面に形成されたソース、ドレインを
構成する不純物半導体領域１４とから構成される。ゲー
ト絶縁膜９およびゲート電極１０は前記と同様である。
不純物半導体領域１４は低濃度のｎ- 形半導体領域１４
ａと高濃度のｎ+ 形半導体領域１４ｂとからなり、いわ
ゆるＬＤＤ（Lightly Doped Drain ）構造を形成してい
る。
【００３５】ｎチャネルＭＩＳＦＥＴＱｎのゲート電極
１０の上層には窒化シリコン膜からなるキャップ絶縁膜
１２が形成され、さらにその上層と側面を窒化シリコン
膜１３で覆われている。
１０の上層には窒化シリコン膜からなるキャップ絶縁膜
１２が形成され、さらにその上層と側面を窒化シリコン
膜１３で覆われている。
【００３６】同様に、ｐチャネルＭＩＳＦＥＴＱｐは、
ｎ形ウェル４の主面上に形成され、ゲート絶縁膜９を介
して形成されたゲート電極１０と、ゲート電極１０の両
側のｎ形ウェル４の主面に形成されたソース、ドレイン
を構成する不純物半導体領域１５とから構成される。ゲ
ート絶縁膜９およびゲート電極１０は前記と同様であ
る。不純物半導体領域１５は高濃度のｐ+ 形半導体領域
１５ｂからなる。
ｎ形ウェル４の主面上に形成され、ゲート絶縁膜９を介
して形成されたゲート電極１０と、ゲート電極１０の両
側のｎ形ウェル４の主面に形成されたソース、ドレイン
を構成する不純物半導体領域１５とから構成される。ゲ
ート絶縁膜９およびゲート電極１０は前記と同様であ
る。不純物半導体領域１５は高濃度のｐ+ 形半導体領域
１５ｂからなる。
【００３７】ｐチャネルＭＩＳＦＥＴＱｐのゲート電極
１０の上層には窒化シリコン膜からなるキャップ絶縁膜
１２が形成され、側面には、窒化シリコン膜１３を加工
してなるサイドウォールスペーサ１６が形成されてい
る。
１０の上層には窒化シリコン膜からなるキャップ絶縁膜
１２が形成され、側面には、窒化シリコン膜１３を加工
してなるサイドウォールスペーサ１６が形成されてい
る。
【００３８】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐは、層間絶縁膜１７で覆われている。層間絶縁膜１
７は、例えばＳＯＧ（Spin On Glass ）膜１７ａ、ＴＥ
ＯＳ（テトラエトキシシラン）を原料ガスとしプラズマ
ＣＶＤ（Chemical Vapor Depostion）法により形成され
た酸化シリコン膜（以下ＴＥＯＳ酸化膜という）が化学
的機械研磨（ChemicalMechanical Polishing ：ＣＭ
Ｐ）法により平坦化されたＴＥＯＳ酸化膜１７ｂ、ＴＥ
ＯＳ酸化膜１７ｃおよび酸化シリコン膜１７ｄの積層膜
とすることができる。
ャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴ
Ｑｐは、層間絶縁膜１７で覆われている。層間絶縁膜１
７は、例えばＳＯＧ（Spin On Glass ）膜１７ａ、ＴＥ
ＯＳ（テトラエトキシシラン）を原料ガスとしプラズマ
ＣＶＤ（Chemical Vapor Depostion）法により形成され
た酸化シリコン膜（以下ＴＥＯＳ酸化膜という）が化学
的機械研磨（ChemicalMechanical Polishing ：ＣＭ
Ｐ）法により平坦化されたＴＥＯＳ酸化膜１７ｂ、ＴＥ
ＯＳ酸化膜１７ｃおよび酸化シリコン膜１７ｄの積層膜
とすることができる。
【００３９】層間絶縁膜１７の上層にはビット線ＢＬお
よび第１層配線１８（Ｍ１）が形成されている。ビット
線ＢＬおよび第１層配線１８（Ｍ１）は、例えばチタン
（Ｔｉ）膜１８ａ、チタンナイトライド膜１８ｂおよび
タングステン膜１８ｃの積層膜とすることができる。こ
れにより、ビット線ＢＬおよび第１層配線１８（Ｍ１）
を低抵抗化してＤＲＡＭの性能を向上することができ
る。また、ビット線ＢＬと第１層配線１８（Ｍ１）と
は、後に説明するように同時に形成される。これにより
工程を簡略化することができる。
よび第１層配線１８（Ｍ１）が形成されている。ビット
線ＢＬおよび第１層配線１８（Ｍ１）は、例えばチタン
（Ｔｉ）膜１８ａ、チタンナイトライド膜１８ｂおよび
タングステン膜１８ｃの積層膜とすることができる。こ
れにより、ビット線ＢＬおよび第１層配線１８（Ｍ１）
を低抵抗化してＤＲＡＭの性能を向上することができ
る。また、ビット線ＢＬと第１層配線１８（Ｍ１）と
は、後に説明するように同時に形成される。これにより
工程を簡略化することができる。
【００４０】ビット線ＢＬはプラグ１９を介して一対の
メモリセル選択用ＭＩＳＦＥＴＱｓに共有される不純物
半導体領域１１に接続される。プラグ１９は、例えばｎ
形の不純物が導入された多結晶シリコン膜とすることが
できる。また、プラグ１９とビット線ＢＬとの接続部に
はチタンシリサイド（ＴｉＳｉ2 ）膜２０が形成されて
いる。これによりビット線ＢＬとプラグ１９との間の接
続抵抗を低減し、接続信頼性を向上することができる。
メモリセル選択用ＭＩＳＦＥＴＱｓに共有される不純物
半導体領域１１に接続される。プラグ１９は、例えばｎ
形の不純物が導入された多結晶シリコン膜とすることが
できる。また、プラグ１９とビット線ＢＬとの接続部に
はチタンシリサイド（ＴｉＳｉ2 ）膜２０が形成されて
いる。これによりビット線ＢＬとプラグ１９との間の接
続抵抗を低減し、接続信頼性を向上することができる。
【００４１】第１層配線１８（Ｍ１）は、接続孔２１
ａ，２１ｂを介してｎチャネルＭＩＳＦＥＴＱｎの不純
物半導体領域１４およびｐチャネルＭＩＳＦＥＴＱｐの
不純物半導体領域１５に接続される。ここで、ｎチャネ
ルＭＩＳＦＥＴＱｎとｐチャネルＭＩＳＦＥＴＱｐの層
間絶縁膜１７に形成された接続孔２１ａ，２１ｂの孔径
は、ほぼ等しいが、ｎチャネルＭＩＳＦＥＴＱｎの不純
物半導体領域１４に接する窒化シリコン膜１３に開孔さ
れた接続孔２１ｂの底部の孔径（孔底径）は、上記孔径
よりも相対的に小さい。
ａ，２１ｂを介してｎチャネルＭＩＳＦＥＴＱｎの不純
物半導体領域１４およびｐチャネルＭＩＳＦＥＴＱｐの
不純物半導体領域１５に接続される。ここで、ｎチャネ
ルＭＩＳＦＥＴＱｎとｐチャネルＭＩＳＦＥＴＱｐの層
間絶縁膜１７に形成された接続孔２１ａ，２１ｂの孔径
は、ほぼ等しいが、ｎチャネルＭＩＳＦＥＴＱｎの不純
物半導体領域１４に接する窒化シリコン膜１３に開孔さ
れた接続孔２１ｂの底部の孔径（孔底径）は、上記孔径
よりも相対的に小さい。
【００４２】また、第１層配線１８（Ｍ１）と不純物半
導体領域１４，１５との接続部にはチタンシリサイド膜
２０が形成されている。これにより第１層配線１８（Ｍ
１）と不純物半導体領域１４，１５との間の接続抵抗を
低減し、接続信頼性を向上することができる。
導体領域１４，１５との接続部にはチタンシリサイド膜
２０が形成されている。これにより第１層配線１８（Ｍ
１）と不純物半導体領域１４，１５との間の接続抵抗を
低減し、接続信頼性を向上することができる。
【００４３】ビット線ＢＬおよび第１層配線１８（Ｍ
１）は窒化シリコン膜からなるキャップ絶縁膜２２ａお
よびサイドウォールスペーサ２２ｂで覆われ、さらに層
間絶縁膜２３で覆われている。層間絶縁膜２３は、例え
ばＳＯＧ膜２３ａ、ＣＭＰ法により平坦化されたＴＥＯ
Ｓ酸化膜２３ｂおよびＴＥＯＳ酸化膜２３ｃの積層膜と
することができる。
１）は窒化シリコン膜からなるキャップ絶縁膜２２ａお
よびサイドウォールスペーサ２２ｂで覆われ、さらに層
間絶縁膜２３で覆われている。層間絶縁膜２３は、例え
ばＳＯＧ膜２３ａ、ＣＭＰ法により平坦化されたＴＥＯ
Ｓ酸化膜２３ｂおよびＴＥＯＳ酸化膜２３ｃの積層膜と
することができる。
【００４４】層間絶縁膜２３の上層のメモリアレイには
情報蓄積用容量素子Ｃが形成されている。また、周辺回
路の層間絶縁膜２３の上層には絶縁膜２４が形成されて
いる。絶縁膜２４は例えば酸化シリコン膜とすることが
でき、情報蓄積用容量素子Ｃと同層に形成することによ
り情報蓄積用容量素子Ｃの標高に起因するメモリアレイ
と周辺回路との間の段差の発生を防止することができ
る。これによりフォトリソグラフィの焦点深度に余裕を
持たせることができ、工程を安定にして微細加工に対応
することができる。
情報蓄積用容量素子Ｃが形成されている。また、周辺回
路の層間絶縁膜２３の上層には絶縁膜２４が形成されて
いる。絶縁膜２４は例えば酸化シリコン膜とすることが
でき、情報蓄積用容量素子Ｃと同層に形成することによ
り情報蓄積用容量素子Ｃの標高に起因するメモリアレイ
と周辺回路との間の段差の発生を防止することができ
る。これによりフォトリソグラフィの焦点深度に余裕を
持たせることができ、工程を安定にして微細加工に対応
することができる。
【００４５】メモリセル選択用ＭＩＳＦＥＴＱｓのプラ
グ１９を介してビット線ＢＬに接続される不純物半導体
領域１１とは逆の不純物半導体領域１１には、プラグ１
９と同一層によって構成されるプラグ２５が接続されて
いる。さらに、プラグ２５の上方にはプラグ２６を介し
て情報蓄積用容量素子Ｃが形成されており、情報蓄積用
容量素子Ｃは、プラグ２６に接続されて不純物がドープ
された多結晶シリコン膜からなる蓄積電極２７と、酸化
タンタル膜２８からなる容量絶縁膜と、チタンナイトラ
イド膜２９からなるプレート電極とから構成される。
グ１９を介してビット線ＢＬに接続される不純物半導体
領域１１とは逆の不純物半導体領域１１には、プラグ１
９と同一層によって構成されるプラグ２５が接続されて
いる。さらに、プラグ２５の上方にはプラグ２６を介し
て情報蓄積用容量素子Ｃが形成されており、情報蓄積用
容量素子Ｃは、プラグ２６に接続されて不純物がドープ
された多結晶シリコン膜からなる蓄積電極２７と、酸化
タンタル膜２８からなる容量絶縁膜と、チタンナイトラ
イド膜２９からなるプレート電極とから構成される。
【００４６】情報蓄積用容量素子Ｃの上層には、例えば
ＴＥＯＳ酸化膜からなる絶縁膜３０を介して第２層配線
３１（Ｍ２）が形成されている。第２層配線３１（Ｍ
２）は、例えばチタン膜３１ａ、アルミニウム（Ａｌ）
膜３１ｂおよびチタンナイトライド膜３１ｃの積層膜と
することができる。
ＴＥＯＳ酸化膜からなる絶縁膜３０を介して第２層配線
３１（Ｍ２）が形成されている。第２層配線３１（Ｍ
２）は、例えばチタン膜３１ａ、アルミニウム（Ａｌ）
膜３１ｂおよびチタンナイトライド膜３１ｃの積層膜と
することができる。
【００４７】第２層配線３１（Ｍ２）は、プラグ３２を
介して第１層配線１８（Ｍ１）に接続される。プラグ３
２は、例えばチタン膜およびチタンナイトライド膜の積
層膜からなる接着層３２ａとＣＶＤ法によるタングステ
ン膜３２ｂの積層膜とすることができる。
介して第１層配線１８（Ｍ１）に接続される。プラグ３
２は、例えばチタン膜およびチタンナイトライド膜の積
層膜からなる接着層３２ａとＣＶＤ法によるタングステ
ン膜３２ｂの積層膜とすることができる。
【００４８】第２層配線３１（Ｍ２）は、層間絶縁膜３
３で覆われ、層間絶縁膜３３の上層には第２層配線３１
（Ｍ２）と同様な第３層配線３４（Ｍ３）が形成されて
いる。層間絶縁膜３３は、例えばＴＥＯＳ酸化膜３３
ａ、ＳＯＧ膜３３ｂおよびＴＥＯＳ酸化膜３３ｃの積層
膜とすることができる。また、第３層配線３４（Ｍ３）
と第２層配線３１（Ｍ２）とはプラグ３２と同様なプラ
グ３５により接続されている。
３で覆われ、層間絶縁膜３３の上層には第２層配線３１
（Ｍ２）と同様な第３層配線３４（Ｍ３）が形成されて
いる。層間絶縁膜３３は、例えばＴＥＯＳ酸化膜３３
ａ、ＳＯＧ膜３３ｂおよびＴＥＯＳ酸化膜３３ｃの積層
膜とすることができる。また、第３層配線３４（Ｍ３）
と第２層配線３１（Ｍ２）とはプラグ３２と同様なプラ
グ３５により接続されている。
【００４９】次に、本実施の形態であるＤＲＡＭの製造
方法の一例を図２〜図１４を用いて工程順に説明する。
方法の一例を図２〜図１４を用いて工程順に説明する。
【００５０】まず、図２に示すように、ｐ形で比抵抗が
１０Ωｃｍ程度のシリコン単結晶からなる半導体基板１
を用意し、この半導体基板１の主面に浅溝７を形成す
る。その後半導体基板１に熱酸化を施し、酸化シリコン
膜８を形成する。さらに酸化シリコン膜を堆積してこれ
をＣＭＰ法により研磨して浅溝７内にのみ酸化シリコン
膜を残し、分離領域６を形成する。
１０Ωｃｍ程度のシリコン単結晶からなる半導体基板１
を用意し、この半導体基板１の主面に浅溝７を形成す
る。その後半導体基板１に熱酸化を施し、酸化シリコン
膜８を形成する。さらに酸化シリコン膜を堆積してこれ
をＣＭＰ法により研磨して浅溝７内にのみ酸化シリコン
膜を残し、分離領域６を形成する。
【００５１】次に、メモリセルを形成する領域（Ａ領
域：メモリアレイ）の半導体基板１にｎ形不純物、例え
ばリンをイオン打ち込みしてディープウェル５を形成
し、メモリアレイと周辺回路（Ｂ領域）の一部（ｎチャ
ネルＭＩＳＦＥＴＱｎを形成する領域）にｐ形不純物、
例えばホウ素（Ｂ）をイオン打ち込みしてｐ形ウェル
２，３を形成し、周辺回路の他の一部（ｐチャネルＭＩ
ＳＦＥＴＱｐを形成する領域）にｎ形不純物、例えばリ
ンをイオン打ち込みしてｎ形ウェル４を形成する。ま
た、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしき
い値電圧を調整するための不純物、例えばフッ化ホウ素
（ＢＦ2 ）をｐ形ウェル２，３およびｎ形ウェル４にイ
オン打ち込みする。ディープウェル５は、入出力回路な
どから半導体基板１を通じてメモリアレイのｐ形ウエル
２にノイズが侵入するのを防止するために形成される。
域：メモリアレイ）の半導体基板１にｎ形不純物、例え
ばリンをイオン打ち込みしてディープウェル５を形成
し、メモリアレイと周辺回路（Ｂ領域）の一部（ｎチャ
ネルＭＩＳＦＥＴＱｎを形成する領域）にｐ形不純物、
例えばホウ素（Ｂ）をイオン打ち込みしてｐ形ウェル
２，３を形成し、周辺回路の他の一部（ｐチャネルＭＩ
ＳＦＥＴＱｐを形成する領域）にｎ形不純物、例えばリ
ンをイオン打ち込みしてｎ形ウェル４を形成する。ま
た、このイオン打ち込みに続いて、ＭＩＳＦＥＴのしき
い値電圧を調整するための不純物、例えばフッ化ホウ素
（ＢＦ2 ）をｐ形ウェル２，３およびｎ形ウェル４にイ
オン打ち込みする。ディープウェル５は、入出力回路な
どから半導体基板１を通じてメモリアレイのｐ形ウエル
２にノイズが侵入するのを防止するために形成される。
【００５２】次に、図３に示すように、ｐ形ウェル２，
３およびｎ形ウェル４の各表面をＨＦ（フッ酸）系の溶
液を使って洗浄した後、半導体基板１を８５０℃程度で
ウェット酸化してｐ形ウェル２，３およびｎ形ウェル４
の各表面に膜厚７ｎｍ程度の清浄なゲート絶縁膜９を形
成する。
３およびｎ形ウェル４の各表面をＨＦ（フッ酸）系の溶
液を使って洗浄した後、半導体基板１を８５０℃程度で
ウェット酸化してｐ形ウェル２，３およびｎ形ウェル４
の各表面に膜厚７ｎｍ程度の清浄なゲート絶縁膜９を形
成する。
【００５３】次に、ゲート絶縁膜９の上層にゲート電極
１０Ａ，１０Ｂ，１０Ｃを形成する。ゲート電極１０Ａ
は、メモリセル選択用ＭＩＳＦＥＴＱｓの一部を構成
し、活性領域以外の領域ではワード線ＷＬとして機能す
る。このゲート電極１０Ａ（ワード線ＷＬ）の幅、すな
わちゲート長は、メモリセル選択用ＭＩＳＦＥＴＱｓの
短チャネル効果を抑制して、しきい値電圧を一定値以上
に確保できる許容範囲内の最小寸法で構成される。ま
た、隣接する２本のゲート電極１０Ａ（ワード線ＷＬ）
の間隔は、フォトリソグラフィの解像限界で決まる最小
寸法で構成される。ゲート電極１０Ｂおよびゲート電極
１０Ｃは、周辺回路のｎチャネルＭＩＳＦＥＴＱｎおよ
びｐチャネルＭＩＳＦＥＴＱｐの各一部を構成する。
１０Ａ，１０Ｂ，１０Ｃを形成する。ゲート電極１０Ａ
は、メモリセル選択用ＭＩＳＦＥＴＱｓの一部を構成
し、活性領域以外の領域ではワード線ＷＬとして機能す
る。このゲート電極１０Ａ（ワード線ＷＬ）の幅、すな
わちゲート長は、メモリセル選択用ＭＩＳＦＥＴＱｓの
短チャネル効果を抑制して、しきい値電圧を一定値以上
に確保できる許容範囲内の最小寸法で構成される。ま
た、隣接する２本のゲート電極１０Ａ（ワード線ＷＬ）
の間隔は、フォトリソグラフィの解像限界で決まる最小
寸法で構成される。ゲート電極１０Ｂおよびゲート電極
１０Ｃは、周辺回路のｎチャネルＭＩＳＦＥＴＱｎおよ
びｐチャネルＭＩＳＦＥＴＱｐの各一部を構成する。
【００５４】ゲート電極１０Ａ（ワード線ＷＬ）および
ゲート電極１０Ｂ，１０Ｃは、例えばリンなどのｎ形不
純物がドープされた膜厚７０ｎｍ程度の多結晶シリコン
膜１０ａを半導体基板１上にＣＶＤ法で堆積し、次いで
その上に膜厚５０ｎｍ程度のチタンナイトライド膜１０
ｂと膜厚１００ｎｍ程度のタングステン膜１０ｃとをス
パッタリング法で堆積する。さらにその上に膜厚１５０
ｎｍ程度のキャップ絶縁膜１２、例えば窒化シリコン膜
をＣＶＤ法で堆積した後、フォトレジスト膜をマスクに
してこれらの膜をパターニングすることにより形成す
る。チタンナイトライド膜１０ｂは、高温熱処理時にタ
ングステン膜１０ｃと多結晶シリコン膜１０ａとが反応
して両者の界面に高抵抗のシリサイド層が形成されるの
を防止するバリア層として機能する。バリア層には、チ
タンナイドライド膜の他、タングステンナイトライド
（ＷＮ）膜などを使用することもできる。
ゲート電極１０Ｂ，１０Ｃは、例えばリンなどのｎ形不
純物がドープされた膜厚７０ｎｍ程度の多結晶シリコン
膜１０ａを半導体基板１上にＣＶＤ法で堆積し、次いで
その上に膜厚５０ｎｍ程度のチタンナイトライド膜１０
ｂと膜厚１００ｎｍ程度のタングステン膜１０ｃとをス
パッタリング法で堆積する。さらにその上に膜厚１５０
ｎｍ程度のキャップ絶縁膜１２、例えば窒化シリコン膜
をＣＶＤ法で堆積した後、フォトレジスト膜をマスクに
してこれらの膜をパターニングすることにより形成す
る。チタンナイトライド膜１０ｂは、高温熱処理時にタ
ングステン膜１０ｃと多結晶シリコン膜１０ａとが反応
して両者の界面に高抵抗のシリサイド層が形成されるの
を防止するバリア層として機能する。バリア層には、チ
タンナイドライド膜の他、タングステンナイトライド
（ＷＮ）膜などを使用することもできる。
【００５５】ゲート電極１０Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（タングステン）で構成した場合には、
そのシート抵抗を２〜２. ５Ω／□程度にまで低減でき
るので、ワード線遅延を低減することができる。また、
ゲート電極１０Ａ（ワード線ＷＬ）をアルミニウム配線
などで裏打ちしなくともワード線遅延を低減できるの
で、メモリセルの上部に形成される配線層の数を１層減
らすことができる。
を低抵抗の金属（タングステン）で構成した場合には、
そのシート抵抗を２〜２. ５Ω／□程度にまで低減でき
るので、ワード線遅延を低減することができる。また、
ゲート電極１０Ａ（ワード線ＷＬ）をアルミニウム配線
などで裏打ちしなくともワード線遅延を低減できるの
で、メモリセルの上部に形成される配線層の数を１層減
らすことができる。
【００５６】次に、上記フォトレジスト膜を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１０Ａ（ワード線ＷＬ）およびゲート電
極１０Ｂ，１０Ｃの下方以外の領域のゲート絶縁膜９が
削られると同時に、ゲート側壁下方のゲート絶縁膜９も
等方的にエッチングされてアンダーカットが生じるた
め、そのままではゲート絶縁膜９の耐圧が低下する。そ
こで、半導体基板１を９００℃程度で酸化することによ
って、削れたゲート絶縁膜９の膜質を改善する。
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１０Ａ（ワード線ＷＬ）およびゲート電
極１０Ｂ，１０Ｃの下方以外の領域のゲート絶縁膜９が
削られると同時に、ゲート側壁下方のゲート絶縁膜９も
等方的にエッチングされてアンダーカットが生じるた
め、そのままではゲート絶縁膜９の耐圧が低下する。そ
こで、半導体基板１を９００℃程度で酸化することによ
って、削れたゲート絶縁膜９の膜質を改善する。
【００５７】次に、ｐ形ウェル２，３にｎ形不純物、例
えばリンをイオン打ち込みしてゲート電極１０Ｂの両側
のｐ形ウェル３にｎ- 形半導体領域１４ａを形成し、ゲ
ート電極１０Ａの両側のｐ形ウェル２に不純物半導体領
域１１を形成する。これにより、メモリアレイにメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成される。
えばリンをイオン打ち込みしてゲート電極１０Ｂの両側
のｐ形ウェル３にｎ- 形半導体領域１４ａを形成し、ゲ
ート電極１０Ａの両側のｐ形ウェル２に不純物半導体領
域１１を形成する。これにより、メモリアレイにメモリ
セル選択用ＭＩＳＦＥＴＱｓが形成される。
【００５８】次に、図４に示すように、半導体基板１上
にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を
堆積した後、メモリアレイおよび周辺回路のｎチャネル
ＭＩＳＦＥＴＱｎの窒化シリコン膜１３をフォトレジス
ト膜で覆い、周辺回路のｐチャネルＭＩＳＦＥＴＱｐの
窒化シリコン膜１３を異方性エッチングすることによ
り、ゲート電極１０Ｃの側壁にサイドウォールスペーサ
１６を形成する。
にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１３を
堆積した後、メモリアレイおよび周辺回路のｎチャネル
ＭＩＳＦＥＴＱｎの窒化シリコン膜１３をフォトレジス
ト膜で覆い、周辺回路のｐチャネルＭＩＳＦＥＴＱｐの
窒化シリコン膜１３を異方性エッチングすることによ
り、ゲート電極１０Ｃの側壁にサイドウォールスペーサ
１６を形成する。
【００５９】このエッチングは、ゲート絶縁膜９や分離
領域６に埋め込まれた酸化シリコン膜の削れ量を最少と
するために、酸化シリコン膜に対する窒化シリコン膜１
３のエッチングレートが大きくなるようなエッチングガ
スを使用して行う。また、ゲート電極１０Ｃ上の窒化シ
リコン膜によって構成されるキャップ絶縁膜１２の削れ
量を最少とするために、オーバーエッチング量を必要最
小限にとどめるようにする。
領域６に埋め込まれた酸化シリコン膜の削れ量を最少と
するために、酸化シリコン膜に対する窒化シリコン膜１
３のエッチングレートが大きくなるようなエッチングガ
スを使用して行う。また、ゲート電極１０Ｃ上の窒化シ
リコン膜によって構成されるキャップ絶縁膜１２の削れ
量を最少とするために、オーバーエッチング量を必要最
小限にとどめるようにする。
【００６０】上記窒化シリコン膜１３は、後の工程にお
いて、ｎチャネルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域
１４ｂに達する接続孔２１の孔底径の拡大防止の機能を
果たす。なお、半導体基板１上に堆積される膜は、窒化
シリコン膜１３に限定されるものではなく、分離領域６
を構成する酸化シリコン膜６に対してエッチング選択比
を有する材料で構成される絶縁膜であればよい。
いて、ｎチャネルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域
１４ｂに達する接続孔２１の孔底径の拡大防止の機能を
果たす。なお、半導体基板１上に堆積される膜は、窒化
シリコン膜１３に限定されるものではなく、分離領域６
を構成する酸化シリコン膜６に対してエッチング選択比
を有する材料で構成される絶縁膜であればよい。
【００６１】次に、上記フォトレジスト膜を除去した
後、周辺回路のｎ形ウェル４にｐ形不純物、例えばホウ
素をイオン打ち込みしてｐチャネルＭＩＳＦＥＴＱｐの
ｐ+ 形半導体領域１５ｂを形成し、周辺回路のｐ形ウエ
ル３にｎ形不純物、例えば砒素をイオン打ち込みしてｎ
チャネルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１４ｂを
形成する。これにより、周辺回路にｐチャネルＭＩＳＦ
ＥＴＱｐおよびｎチャネルＭＩＳＦＥＴＱｎが形成され
る。
後、周辺回路のｎ形ウェル４にｐ形不純物、例えばホウ
素をイオン打ち込みしてｐチャネルＭＩＳＦＥＴＱｐの
ｐ+ 形半導体領域１５ｂを形成し、周辺回路のｐ形ウエ
ル３にｎ形不純物、例えば砒素をイオン打ち込みしてｎ
チャネルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１４ｂを
形成する。これにより、周辺回路にｐチャネルＭＩＳＦ
ＥＴＱｐおよびｎチャネルＭＩＳＦＥＴＱｎが形成され
る。
【００６２】次に、図５に示すように、半導体基板１上
に膜厚３００ｎｍ程度のＳＯＧ膜１７ａをスピン塗布し
た後、半導体基板１を８００℃、１分程度熱処理してＳ
ＯＧ膜１７ａをシンタリング（焼き締め）する。
に膜厚３００ｎｍ程度のＳＯＧ膜１７ａをスピン塗布し
た後、半導体基板１を８００℃、１分程度熱処理してＳ
ＯＧ膜１７ａをシンタリング（焼き締め）する。
【００６３】次に、ＳＯＧ膜１７ａの上層に膜厚６００
ｎｍ程度のＴＥＯＳ酸化膜１７ｂを堆積した後、このＴ
ＥＯＳ酸化膜１７ｂをＣＭＰ法で研磨してその表面を平
坦化する。ＴＥＯＳ酸化膜１７ｂは、例えばオゾン（Ｏ
3 ）とテトラエトキシシランとをソースガスに用いたプ
ラズマＣＶＤ法で堆積する。
ｎｍ程度のＴＥＯＳ酸化膜１７ｂを堆積した後、このＴ
ＥＯＳ酸化膜１７ｂをＣＭＰ法で研磨してその表面を平
坦化する。ＴＥＯＳ酸化膜１７ｂは、例えばオゾン（Ｏ
3 ）とテトラエトキシシランとをソースガスに用いたプ
ラズマＣＶＤ法で堆積する。
【００６４】次に、ＴＥＯＳ酸化膜１７ｂの上層に膜厚
１００ｎｍ程度のＴＥＯＳ酸化膜１７ｃを堆積する。こ
のＴＥＯＳ酸化膜１７ｃは、ＣＭＰ法で研磨されたとき
に生じた前記ＴＥＯＳ酸化膜１７ｂの表面の微細な傷を
補修するために堆積する。ＴＥＯＳ酸化膜１７ｃは、例
えばオゾンとテトラエトキシシランとをソースガスに用
いたプラズマＣＶＤ法で堆積する。ＴＥＯＳ酸化膜１７
ｂの上層には、ＴＥＯＳ酸化膜１７ｃに代えてＰＳＧ
（Phospho Silicate Glass）膜を堆積してもよい。
１００ｎｍ程度のＴＥＯＳ酸化膜１７ｃを堆積する。こ
のＴＥＯＳ酸化膜１７ｃは、ＣＭＰ法で研磨されたとき
に生じた前記ＴＥＯＳ酸化膜１７ｂの表面の微細な傷を
補修するために堆積する。ＴＥＯＳ酸化膜１７ｃは、例
えばオゾンとテトラエトキシシランとをソースガスに用
いたプラズマＣＶＤ法で堆積する。ＴＥＯＳ酸化膜１７
ｂの上層には、ＴＥＯＳ酸化膜１７ｃに代えてＰＳＧ
（Phospho Silicate Glass）膜を堆積してもよい。
【００６５】次に、ＴＥＯＳ酸化膜１７ｃ上に形成した
フォトレジスト膜をマスクにしたドライエッチングでメ
モリセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１
１の上方のＴＥＯＳ酸化膜１７ｃ，１７ｂおよびＳＯＧ
膜１７ａを除去する。
フォトレジスト膜をマスクにしたドライエッチングでメ
モリセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１
１の上方のＴＥＯＳ酸化膜１７ｃ，１７ｂおよびＳＯＧ
膜１７ａを除去する。
【００６６】なお、上記エッチングは、窒化シリコン膜
１３に対するＴＥＯＳ酸化膜１７ｃ，１７ｂおよびＳＯ
Ｇ膜１７ａのエッチングレートが大きくなるような条件
で行い、不純物半導体領域１１や分離領域６の上層を覆
っている窒化シリコン膜１３が完全には除去されないよ
うにする。
１３に対するＴＥＯＳ酸化膜１７ｃ，１７ｂおよびＳＯ
Ｇ膜１７ａのエッチングレートが大きくなるような条件
で行い、不純物半導体領域１１や分離領域６の上層を覆
っている窒化シリコン膜１３が完全には除去されないよ
うにする。
【００６７】続いて、上記フォトレジスト膜をマスクに
したドライエッチングでメモリセル選択用ＭＩＳＦＥＴ
Ｑｓの不純物半導体領域１１上の窒化シリコン膜１３と
ゲート絶縁膜９とを除去することにより、不純物半導体
領域１１の一方の上方に接続孔３６を形成し、他方の上
方に接続孔３７を形成する。このエッチングは、酸化シ
リコン膜（ゲート絶縁膜９および分離領域６内の酸化シ
リコン膜）に対する窒化シリコン膜１３のエッチングレ
ートが大きくなるような条件で行い、不純物半導体領域
１１や分離領域６が深く削れないようにする。また、こ
のエッチングは、窒化シリコン膜１３が異方的にエッチ
ングされるような条件で行い、ゲート電極１０Ａ（ワー
ド線ＷＬ）の側壁に窒化シリコン膜１３が残るようにす
る。これにより、フォトリソグラフィの解像限界以下の
微細な径を有する接続孔３６，３７がゲート電極１０Ａ
（ワード線ＷＬ）に対して自己整合で形成される。接続
孔３６，３７をゲート電極１０Ａ（ワード線ＷＬ）に対
して自己整合で形成するには、あらかじめ窒化シリコン
膜１３を異方性エッチングしてゲート電極１０Ａ（ワー
ド線ＷＬ）の側壁にサイドウォールスペーサを形成して
おいてもよい。
したドライエッチングでメモリセル選択用ＭＩＳＦＥＴ
Ｑｓの不純物半導体領域１１上の窒化シリコン膜１３と
ゲート絶縁膜９とを除去することにより、不純物半導体
領域１１の一方の上方に接続孔３６を形成し、他方の上
方に接続孔３７を形成する。このエッチングは、酸化シ
リコン膜（ゲート絶縁膜９および分離領域６内の酸化シ
リコン膜）に対する窒化シリコン膜１３のエッチングレ
ートが大きくなるような条件で行い、不純物半導体領域
１１や分離領域６が深く削れないようにする。また、こ
のエッチングは、窒化シリコン膜１３が異方的にエッチ
ングされるような条件で行い、ゲート電極１０Ａ（ワー
ド線ＷＬ）の側壁に窒化シリコン膜１３が残るようにす
る。これにより、フォトリソグラフィの解像限界以下の
微細な径を有する接続孔３６，３７がゲート電極１０Ａ
（ワード線ＷＬ）に対して自己整合で形成される。接続
孔３６，３７をゲート電極１０Ａ（ワード線ＷＬ）に対
して自己整合で形成するには、あらかじめ窒化シリコン
膜１３を異方性エッチングしてゲート電極１０Ａ（ワー
ド線ＷＬ）の側壁にサイドウォールスペーサを形成して
おいてもよい。
【００６８】次に、フォトレジスト膜を除去した後、図
６に示すように、接続孔３６，３７の内部にプラグ１
９，２５をそれぞれ形成する。プラグ１９，２５は、Ｔ
ＥＯＳ酸化膜１７ｃの上層にｎ形不純物（例えばリン）
をドープした多結晶シリコン膜をＣＶＤ法で堆積した
後、この多結晶シリコン膜をＣＭＰ法で研磨して接続孔
３６，３７の内部に残すことにより形成する。
６に示すように、接続孔３６，３７の内部にプラグ１
９，２５をそれぞれ形成する。プラグ１９，２５は、Ｔ
ＥＯＳ酸化膜１７ｃの上層にｎ形不純物（例えばリン）
をドープした多結晶シリコン膜をＣＶＤ法で堆積した
後、この多結晶シリコン膜をＣＭＰ法で研磨して接続孔
３６，３７の内部に残すことにより形成する。
【００６９】次に、図７に示すように、ＴＥＯＳ酸化膜
１７ｃの上層に膜厚２００ｎｍ程度の酸化シリコン膜１
７ｄを堆積した後、半導体基板１を８００℃程度で熱処
理する。酸化シリコン膜１７ｄは、例えばオゾンとテト
ラエトキシシランとをソースガスに用いたプラズマＣＶ
Ｄ法で堆積されたＴＥＯＳ酸化膜である。また、この熱
処理によって、プラグ１９，２５を構成する多結晶シリ
コン膜中のｎ形不純物が接続孔３６，３７の底部からメ
モリセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１
１に拡散し、不純物半導体領域１１が低抵抗化される。
１７ｃの上層に膜厚２００ｎｍ程度の酸化シリコン膜１
７ｄを堆積した後、半導体基板１を８００℃程度で熱処
理する。酸化シリコン膜１７ｄは、例えばオゾンとテト
ラエトキシシランとをソースガスに用いたプラズマＣＶ
Ｄ法で堆積されたＴＥＯＳ酸化膜である。また、この熱
処理によって、プラグ１９，２５を構成する多結晶シリ
コン膜中のｎ形不純物が接続孔３６，３７の底部からメ
モリセル選択用ＭＩＳＦＥＴＱｓの不純物半導体領域１
１に拡散し、不純物半導体領域１１が低抵抗化される。
【００７０】次に、フォトレジスト膜をマスクにしたド
ライエッチングで前記接続孔３６の上方の酸化シリコン
膜１７ｄを除去してプラグ１９の表面を露出させる。次
に、上記フォトレジスト膜を除去した後、ｎチャネルＭ
ＩＳＦＥＴＱｎとｐチャネルＭＩＳＦＥＴＱｐとで同じ
径の穴パターンが開口されたフォトレジスト膜３８をマ
スクにしたドライエッチングで、周辺回路の酸化シリコ
ン膜１７ｄ，１７ｃ，１７ｂ、ＳＯＧ膜１７ａ、窒化シ
リコン膜１３およびゲート絶縁膜９を除去することによ
り、ｎチャネルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１
４ｂの上方に接続孔２１ａを形成し、同時に、酸化シリ
コン膜１７ｄ，１７ｃ，１７ｂ、ＳＯＧ膜１７ａおよび
ゲート絶縁膜９を除去することにより、ｐチャネルＭＩ
ＳＦＥＴＱｐのｐ+ 形半導体領域１５ｂの上方に接続孔
２１ｂを形成する。
ライエッチングで前記接続孔３６の上方の酸化シリコン
膜１７ｄを除去してプラグ１９の表面を露出させる。次
に、上記フォトレジスト膜を除去した後、ｎチャネルＭ
ＩＳＦＥＴＱｎとｐチャネルＭＩＳＦＥＴＱｐとで同じ
径の穴パターンが開口されたフォトレジスト膜３８をマ
スクにしたドライエッチングで、周辺回路の酸化シリコ
ン膜１７ｄ，１７ｃ，１７ｂ、ＳＯＧ膜１７ａ、窒化シ
リコン膜１３およびゲート絶縁膜９を除去することによ
り、ｎチャネルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１
４ｂの上方に接続孔２１ａを形成し、同時に、酸化シリ
コン膜１７ｄ，１７ｃ，１７ｂ、ＳＯＧ膜１７ａおよび
ゲート絶縁膜９を除去することにより、ｐチャネルＭＩ
ＳＦＥＴＱｐのｐ+ 形半導体領域１５ｂの上方に接続孔
２１ｂを形成する。
【００７１】この際、ｎチャネルＭＩＳＦＥＴＱｎの接
続孔２１ａの孔径とｐチャネルＭＩＳＦＥＴＱｐの接続
孔２１ｂの孔径とは同じであり、約０. ２４μｍ程度で
ある。
続孔２１ａの孔径とｐチャネルＭＩＳＦＥＴＱｐの接続
孔２１ｂの孔径とは同じであり、約０. ２４μｍ程度で
ある。
【００７２】次に、上記フォトレジスト膜３８を除去し
た後、図８に示すように、洗浄工程を経て、酸化シリコ
ン膜１７ｄの上層にビット線ＢＬと周辺回路の第１層配
線１８（Ｍ１）とを形成する。
た後、図８に示すように、洗浄工程を経て、酸化シリコ
ン膜１７ｄの上層にビット線ＢＬと周辺回路の第１層配
線１８（Ｍ１）とを形成する。
【００７３】図９に上記洗浄後の周辺回路を拡大した断
面図を示す。上記洗浄工程では、ＮＨ4 Ｆ／ＨＦ水溶液
などを用いて層間絶縁膜１７をエッチングするため、層
間絶縁膜１７に形成された接続孔２１ａ，２１ｂの孔径
ｄ１が広がる。例えばＮＨ4Ｆ：ＨＦ＝２０：１水溶液
で約１０秒間の洗浄を行うと、孔径ｄ１が約０. ３μｍ
（片側３０ｎｍ×２）へ広がる。しかし、ｎチャネルＭ
ＩＳＦＥＴＱｎの接続孔２１ａにおいては、上記洗浄工
程で窒化シリコン膜１３はエッチングされず、窒化シリ
コン膜１３に形成された接続孔２１ａは約０. ２４μｍ
の孔底径ｄ２を有する。
面図を示す。上記洗浄工程では、ＮＨ4 Ｆ／ＨＦ水溶液
などを用いて層間絶縁膜１７をエッチングするため、層
間絶縁膜１７に形成された接続孔２１ａ，２１ｂの孔径
ｄ１が広がる。例えばＮＨ4Ｆ：ＨＦ＝２０：１水溶液
で約１０秒間の洗浄を行うと、孔径ｄ１が約０. ３μｍ
（片側３０ｎｍ×２）へ広がる。しかし、ｎチャネルＭ
ＩＳＦＥＴＱｎの接続孔２１ａにおいては、上記洗浄工
程で窒化シリコン膜１３はエッチングされず、窒化シリ
コン膜１３に形成された接続孔２１ａは約０. ２４μｍ
の孔底径ｄ２を有する。
【００７４】これによって、ｐチャネルＭＩＳＦＥＴＱ
ｐでは、第１層配線１８（Ｍ１）とｐ+ 形半導体領域１
５ｂとの相対的に広い接触面積を得ることができる。一
方、ｎチャネルＭＩＳＦＥＴＱｎでは、層間絶縁膜１７
とｎ+ 形半導体領域１４ｂとの間に設けられた窒化シリ
コン膜１３によって、洗浄工程における接続孔２１ａの
広がりを抑えることができるので、ｐ+ 形半導体領域１
５ｂよりもｎ+ 形半導体領域１４ｂの面積を縮小するこ
とができる。
ｐでは、第１層配線１８（Ｍ１）とｐ+ 形半導体領域１
５ｂとの相対的に広い接触面積を得ることができる。一
方、ｎチャネルＭＩＳＦＥＴＱｎでは、層間絶縁膜１７
とｎ+ 形半導体領域１４ｂとの間に設けられた窒化シリ
コン膜１３によって、洗浄工程における接続孔２１ａの
広がりを抑えることができるので、ｐ+ 形半導体領域１
５ｂよりもｎ+ 形半導体領域１４ｂの面積を縮小するこ
とができる。
【００７５】ビット線ＢＬおよび第１層配線１８（Ｍ
１）は、例えば酸化シリコン膜１７ｄの上層に膜厚５０
ｎｍ程度のチタン膜１８ａと膜厚５０ｎｍ程度のチタン
ナイトライド膜１８ｂとをスパッタリング法で堆積し、
さらにその上層に膜厚１５０ｎｍ程度のタングステン膜
１８ｃと膜厚２００ｎｍ程度の窒化シリコン膜２２ａと
をＣＶＤ法で堆積した後、フォトレジスト膜をマスクに
してこれらの膜をパターニングすることにより形成す
る。
１）は、例えば酸化シリコン膜１７ｄの上層に膜厚５０
ｎｍ程度のチタン膜１８ａと膜厚５０ｎｍ程度のチタン
ナイトライド膜１８ｂとをスパッタリング法で堆積し、
さらにその上層に膜厚１５０ｎｍ程度のタングステン膜
１８ｃと膜厚２００ｎｍ程度の窒化シリコン膜２２ａと
をＣＶＤ法で堆積した後、フォトレジスト膜をマスクに
してこれらの膜をパターニングすることにより形成す
る。
【００７６】ここで、酸化シリコン膜１７ｄの上層にチ
タン膜を堆積した後、半導体基板１を６５０℃程度で熱
処理することにより、ｎチャネルＭＩＳＦＥＴＱｎのｎ
+ 形半導体領域１４ｂの表面、ｐチャネルＭＩＳＦＥＴ
Ｑｐのｐ+ 形半導体領域１５ｂの表面および接続孔３６
に埋め込まれたプラグ１９の表面に低抵抗のチタンシリ
サイド層２０が形成される。
タン膜を堆積した後、半導体基板１を６５０℃程度で熱
処理することにより、ｎチャネルＭＩＳＦＥＴＱｎのｎ
+ 形半導体領域１４ｂの表面、ｐチャネルＭＩＳＦＥＴ
Ｑｐのｐ+ 形半導体領域１５ｂの表面および接続孔３６
に埋め込まれたプラグ１９の表面に低抵抗のチタンシリ
サイド層２０が形成される。
【００７７】これにより、ｎ+ 形半導体領域１４ｂ、ｐ
+ 形半導体領域１５ｂおよびプラグ１９に接続される配
線（ビット線ＢＬ、第１層配線１８（Ｍ１））の接続抵
抗を低減することができる。ｎチャネルＭＩＳＦＥＴＱ
ｎの第１層配線１８（Ｍ１）とｎ+ 形半導体領域１４ｂ
との接続抵抗は約５００Ω、ｐチャネルＭＩＳＦＥＴＱ
ｐの第１層配線１８（Ｍ１）とｐ+ 形半導体領域１５ｂ
との接続抵抗は約２ｋΩが得られる。
+ 形半導体領域１５ｂおよびプラグ１９に接続される配
線（ビット線ＢＬ、第１層配線１８（Ｍ１））の接続抵
抗を低減することができる。ｎチャネルＭＩＳＦＥＴＱ
ｎの第１層配線１８（Ｍ１）とｎ+ 形半導体領域１４ｂ
との接続抵抗は約５００Ω、ｐチャネルＭＩＳＦＥＴＱ
ｐの第１層配線１８（Ｍ１）とｐ+ 形半導体領域１５ｂ
との接続抵抗は約２ｋΩが得られる。
【００７８】また、ビット線ＢＬをタングステン膜／チ
タンナイトライド膜／チタン膜で構成することにより、
そのシート抵抗を２Ω／□以下にまで低減できるので、
ビット線ＢＬと周辺回路の第１層配線１８（Ｍ１）とを
同一工程で同時に形成することができる。なお、シリサ
イド層はチタンシリサイド層２０に限らず、例えばコバ
ルトシリサイド層などを形成してもよい。
タンナイトライド膜／チタン膜で構成することにより、
そのシート抵抗を２Ω／□以下にまで低減できるので、
ビット線ＢＬと周辺回路の第１層配線１８（Ｍ１）とを
同一工程で同時に形成することができる。なお、シリサ
イド層はチタンシリサイド層２０に限らず、例えばコバ
ルトシリサイド層などを形成してもよい。
【００７９】次に、上記フォトレジスト膜を除去した
後、ビット線ＢＬおよび第１層配線１８（Ｍ１）の側壁
にサイドウォールスペーサ２２ｂを形成する。サイドウ
ォールスペーサ２２ｂは、ビット線ＢＬおよび第１層配
線１８（Ｍ１）の上層にＣＶＤ法で窒化シリコン膜を堆
積した後、この窒化シリコン膜を異方性エッチングして
形成する。
後、ビット線ＢＬおよび第１層配線１８（Ｍ１）の側壁
にサイドウォールスペーサ２２ｂを形成する。サイドウ
ォールスペーサ２２ｂは、ビット線ＢＬおよび第１層配
線１８（Ｍ１）の上層にＣＶＤ法で窒化シリコン膜を堆
積した後、この窒化シリコン膜を異方性エッチングして
形成する。
【００８０】次に、図１０に示すように、ビット線ＢＬ
および第１層配線１８（Ｍ１）の上層に膜厚３００ｎｍ
程度のＳＯＧ膜２３ａをスピン塗布した後、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜２３ａをシ
ンタリング（焼き締め）する。
および第１層配線１８（Ｍ１）の上層に膜厚３００ｎｍ
程度のＳＯＧ膜２３ａをスピン塗布した後、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜２３ａをシ
ンタリング（焼き締め）する。
【００８１】次に、ＳＯＧ膜２３ａの上層に膜厚６００
ｎｍ程度のＴＥＯＳ酸化膜２３ｂを堆積した後、このＴ
ＥＯＳ酸化膜２３ｂをＣＭＰ法で研磨してその表面を平
坦化する。ＴＥＯＳ酸化膜２３ｂは、例えばオゾンとテ
トラエトキシシランとをソースガスに用いたプラズマＣ
ＶＤ法で堆積する。
ｎｍ程度のＴＥＯＳ酸化膜２３ｂを堆積した後、このＴ
ＥＯＳ酸化膜２３ｂをＣＭＰ法で研磨してその表面を平
坦化する。ＴＥＯＳ酸化膜２３ｂは、例えばオゾンとテ
トラエトキシシランとをソースガスに用いたプラズマＣ
ＶＤ法で堆積する。
【００８２】次に、ＴＥＯＳ酸化膜２３ｂの上層に膜厚
１００ｎｍ程度のＴＥＯＳ酸化膜２３ｃを堆積する。こ
のＴＥＯＳ酸化膜２３ｃは、ＣＭＰ法で研磨されたとき
に生じた前記ＴＥＯＳ酸化膜２３ｂの表面の微細な傷を
補修するために堆積する。ＴＥＯＳ酸化膜２３ｃは、例
えばオゾンとテトラエトキシシランとをソースガスに用
いたプラズマＣＶＤ法で堆積する。
１００ｎｍ程度のＴＥＯＳ酸化膜２３ｃを堆積する。こ
のＴＥＯＳ酸化膜２３ｃは、ＣＭＰ法で研磨されたとき
に生じた前記ＴＥＯＳ酸化膜２３ｂの表面の微細な傷を
補修するために堆積する。ＴＥＯＳ酸化膜２３ｃは、例
えばオゾンとテトラエトキシシランとをソースガスに用
いたプラズマＣＶＤ法で堆積する。
【００８３】次に、フォトレジスト膜をマスクにしたド
ライエッチングで、接続孔３７に埋め込まれたプラグ２
５の上層のＴＥＯＳ酸化膜２３ｃ，２３ｂ、ＳＯＧ膜２
３ａおよび酸化シリコン膜１７ｄを除去してプラグ２５
の表面に達するスルーホール３９を形成する。このエッ
チングは、ＴＥＯＳ酸化膜２３ｃ，２３ｂ、酸化シリコ
ン膜１７ｄおよびＳＯＧ膜２３ａに対する窒化シリコン
膜のエッチングレートが大きくなるような条件で行い、
スルーホール３９とビット線ＢＬの合わせずれが生じた
場合でも、ビット線ＢＬ上の窒化シリコン膜２２ａやサ
イドウォールスペーサ２２ｂが深く削れないようにす
る。これにより、スルーホール３９がビット線ＢＬに対
して自己整合で形成される。
ライエッチングで、接続孔３７に埋め込まれたプラグ２
５の上層のＴＥＯＳ酸化膜２３ｃ，２３ｂ、ＳＯＧ膜２
３ａおよび酸化シリコン膜１７ｄを除去してプラグ２５
の表面に達するスルーホール３９を形成する。このエッ
チングは、ＴＥＯＳ酸化膜２３ｃ，２３ｂ、酸化シリコ
ン膜１７ｄおよびＳＯＧ膜２３ａに対する窒化シリコン
膜のエッチングレートが大きくなるような条件で行い、
スルーホール３９とビット線ＢＬの合わせずれが生じた
場合でも、ビット線ＢＬ上の窒化シリコン膜２２ａやサ
イドウォールスペーサ２２ｂが深く削れないようにす
る。これにより、スルーホール３９がビット線ＢＬに対
して自己整合で形成される。
【００８４】次に、上記フォトレジスト膜を除去した
後、スルーホール３９の内部にプラグ２６を形成する。
プラグ２６は、ＴＥＯＳ酸化膜２３ｃの上層にｎ形不純
物（例えばリン）をドープした多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をエッチバッ
クしてスルーホール３９の内部に残すことにより形成す
る。
後、スルーホール３９の内部にプラグ２６を形成する。
プラグ２６は、ＴＥＯＳ酸化膜２３ｃの上層にｎ形不純
物（例えばリン）をドープした多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をエッチバッ
クしてスルーホール３９の内部に残すことにより形成す
る。
【００８５】次に、図１１に示すように、ＴＥＯＳ酸化
膜２３ｃの上層に膜厚１００ｎｍ程度の窒化シリコン膜
４０をＣＶＤ法で堆積した後、フォトレジスト膜をマス
クにしたドライエッチングで周辺回路の窒化シリコン膜
４０を除去する。メモリアレイに残った窒化シリコン膜
４０は、後述する情報蓄積用容量素子Ｃの蓄積電極２７
を形成する工程で隣接する蓄積電極２７間の酸化シリコ
ン膜をエッチングする際のエッチングストッパとして利
用される。
膜２３ｃの上層に膜厚１００ｎｍ程度の窒化シリコン膜
４０をＣＶＤ法で堆積した後、フォトレジスト膜をマス
クにしたドライエッチングで周辺回路の窒化シリコン膜
４０を除去する。メモリアレイに残った窒化シリコン膜
４０は、後述する情報蓄積用容量素子Ｃの蓄積電極２７
を形成する工程で隣接する蓄積電極２７間の酸化シリコ
ン膜をエッチングする際のエッチングストッパとして利
用される。
【００８６】次に、上記フォトレジスト膜を除去した
後、窒化シリコン膜４０の上層に膜厚１. ３μｍ程度の
絶縁膜２４を堆積し、フォトレジスト膜をマスクにした
ドライエッチングで絶縁膜２４および窒化シリコン膜４
０を除去することにより、スルーホール３９の上方に溝
４１を形成する。このとき同時に、メモリアレイの周囲
にメモリアレイを取り囲む枠状の溝４１ａを形成する。
絶縁膜２４は、例えばオゾンとテトラエトキシシランと
をソースガスに用いたプラズマＣＶＤ法で堆積されたＴ
ＥＯＳ酸化膜である。
後、窒化シリコン膜４０の上層に膜厚１. ３μｍ程度の
絶縁膜２４を堆積し、フォトレジスト膜をマスクにした
ドライエッチングで絶縁膜２４および窒化シリコン膜４
０を除去することにより、スルーホール３９の上方に溝
４１を形成する。このとき同時に、メモリアレイの周囲
にメモリアレイを取り囲む枠状の溝４１ａを形成する。
絶縁膜２４は、例えばオゾンとテトラエトキシシランと
をソースガスに用いたプラズマＣＶＤ法で堆積されたＴ
ＥＯＳ酸化膜である。
【００８７】次に、上記フォトレジスト膜を除去した
後、絶縁膜２４の上層にｎ形不純物（例えばリン）をド
ープした膜厚６０ｎｍ程度の多結晶シリコン膜４２をＣ
ＶＤ法を用いて約６００℃の温度で堆積する。この多結
晶シリコン膜４２は、情報蓄積用容量素子Ｃの蓄積電極
材料として使用される。
後、絶縁膜２４の上層にｎ形不純物（例えばリン）をド
ープした膜厚６０ｎｍ程度の多結晶シリコン膜４２をＣ
ＶＤ法を用いて約６００℃の温度で堆積する。この多結
晶シリコン膜４２は、情報蓄積用容量素子Ｃの蓄積電極
材料として使用される。
【００８８】次に、図１２に示すように、多結晶シリコ
ン膜４２の上層に溝４１，４１ａの深さよりも厚い膜厚
（例えば２μｍ程度）のＳＯＧ膜４３をスピン塗布した
後、ＳＯＧ膜４３をエッチバックし、さらに絶縁膜２４
の上層の多結晶シリコン膜４２をエッチバックすること
により、溝４１，４１ａの内側（内壁および底部）に多
結晶シリコン膜４２を残す。
ン膜４２の上層に溝４１，４１ａの深さよりも厚い膜厚
（例えば２μｍ程度）のＳＯＧ膜４３をスピン塗布した
後、ＳＯＧ膜４３をエッチバックし、さらに絶縁膜２４
の上層の多結晶シリコン膜４２をエッチバックすること
により、溝４１，４１ａの内側（内壁および底部）に多
結晶シリコン膜４２を残す。
【００８９】次に、周辺回路の酸化シリコン膜２４を覆
うフォトレジスト膜をマスクに溝４１の内部のＳＯＧ膜
４３と溝４１の隙間の絶縁膜２４とをウェットエッチン
グして情報蓄積用容量素子Ｃの蓄積電極２７を形成す
る。このとき、溝４１の隙間には窒化シリコン膜４０が
残っているので、その下層のＴＥＯＳ酸化膜２３ｃがエ
ッチングされることはない。また、周辺回路の絶縁膜２
４を覆う上記フォトレジスト膜は、その一端をメモリア
レイの最も外側に形成される蓄積電極２７と周辺回路と
の境界部、すなわち溝４１ａの上層に配置する。このよ
うにすると、フォトレジスト膜の端部に合わせずれが生
じた場合でも、メモリアレイの最も外側に形成される蓄
積電極２７の溝４１の内部にＳＯＧ膜４３が残ったり、
周辺回路の絶縁膜２４がエッチングされたりすることは
ない。
うフォトレジスト膜をマスクに溝４１の内部のＳＯＧ膜
４３と溝４１の隙間の絶縁膜２４とをウェットエッチン
グして情報蓄積用容量素子Ｃの蓄積電極２７を形成す
る。このとき、溝４１の隙間には窒化シリコン膜４０が
残っているので、その下層のＴＥＯＳ酸化膜２３ｃがエ
ッチングされることはない。また、周辺回路の絶縁膜２
４を覆う上記フォトレジスト膜は、その一端をメモリア
レイの最も外側に形成される蓄積電極２７と周辺回路と
の境界部、すなわち溝４１ａの上層に配置する。このよ
うにすると、フォトレジスト膜の端部に合わせずれが生
じた場合でも、メモリアレイの最も外側に形成される蓄
積電極２７の溝４１の内部にＳＯＧ膜４３が残ったり、
周辺回路の絶縁膜２４がエッチングされたりすることは
ない。
【００９０】次に、図１３に示すように、上記フォトレ
ジスト膜を除去した後、蓄積電極２７の表面を窒化また
は酸窒化処理し、次いでこの上に酸化タンタル膜２８を
ＣＶＤ法を用いて堆積する。この酸化タンタル膜２８
は、情報蓄積用容量素子Ｃの容量絶縁膜材料として使用
される。続いて、半導体基板１に８００℃で約３分間の
熱処理を施して酸化タンタル膜２８を結晶化する。この
熱処理の際、ｐチャネルＭＩＳＦＥＴＱｐの接続孔２１
ｂの底部に形成されたチタンシリサイド層２０とｐ+ 形
半導体領域１５ｂを構成するボロンとが反応して、接続
抵抗が低減する。
ジスト膜を除去した後、蓄積電極２７の表面を窒化また
は酸窒化処理し、次いでこの上に酸化タンタル膜２８を
ＣＶＤ法を用いて堆積する。この酸化タンタル膜２８
は、情報蓄積用容量素子Ｃの容量絶縁膜材料として使用
される。続いて、半導体基板１に８００℃で約３分間の
熱処理を施して酸化タンタル膜２８を結晶化する。この
熱処理の際、ｐチャネルＭＩＳＦＥＴＱｐの接続孔２１
ｂの底部に形成されたチタンシリサイド層２０とｐ+ 形
半導体領域１５ｂを構成するボロンとが反応して、接続
抵抗が低減する。
【００９１】次に、酸化タンタル膜２８の上層に膜厚１
５０ｎｍ程度のチタンナイトライド膜２９をＣＶＤ法を
用いて約５００℃の温度で堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでチタンナイトライ
ド膜２９および酸化タンタル膜２８をパターニングする
ことにより、チタンナイトライド膜２９からなるプレー
ト電極と、酸化タンタル膜２８からなる容量絶縁膜と、
多結晶シリコン膜４２からなる蓄積電極２７とで構成さ
れる情報蓄積用容量素子Ｃを形成する。これにより、メ
モリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続さ
れた情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメ
モリセルが形成される。
５０ｎｍ程度のチタンナイトライド膜２９をＣＶＤ法を
用いて約５００℃の温度で堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでチタンナイトライ
ド膜２９および酸化タンタル膜２８をパターニングする
ことにより、チタンナイトライド膜２９からなるプレー
ト電極と、酸化タンタル膜２８からなる容量絶縁膜と、
多結晶シリコン膜４２からなる蓄積電極２７とで構成さ
れる情報蓄積用容量素子Ｃを形成する。これにより、メ
モリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続さ
れた情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメ
モリセルが形成される。
【００９２】次に、図１４に示すように、ＴＥＯＳ酸化
膜を半導体基板１の全面に堆積して絶縁膜３０とし、周
辺回路に第１層配線１８（Ｍ１）に接続される接続孔を
開口し、プラグ３２を形成する。プラグ３２は、チタン
膜およびチタンナイトライド膜からなる接着層３２ａを
半導体基板１の全面に堆積し、さらにブランケットＣＶ
Ｄ法によりタングステン膜３２ｂを堆積して、その後タ
ングステン膜３２ｂおよび接着層３２ａをエッチバック
することにより形成することができる。なお、チタン膜
およびチタンナイトライド膜はスパッタリング法により
形成することができるが、ＣＶＤ法により形成すること
もできる。さらに、半導体基板１の全面にチタン膜３１
ａ、アルミニウム膜３１ｂおよびチタンナイトライド膜
３１ｃをスパッタリング法により堆積し、これをパター
ニングして第２層配線３１（Ｍ２）を形成する。
膜を半導体基板１の全面に堆積して絶縁膜３０とし、周
辺回路に第１層配線１８（Ｍ１）に接続される接続孔を
開口し、プラグ３２を形成する。プラグ３２は、チタン
膜およびチタンナイトライド膜からなる接着層３２ａを
半導体基板１の全面に堆積し、さらにブランケットＣＶ
Ｄ法によりタングステン膜３２ｂを堆積して、その後タ
ングステン膜３２ｂおよび接着層３２ａをエッチバック
することにより形成することができる。なお、チタン膜
およびチタンナイトライド膜はスパッタリング法により
形成することができるが、ＣＶＤ法により形成すること
もできる。さらに、半導体基板１の全面にチタン膜３１
ａ、アルミニウム膜３１ｂおよびチタンナイトライド膜
３１ｃをスパッタリング法により堆積し、これをパター
ニングして第２層配線３１（Ｍ２）を形成する。
【００９３】最後に、ＴＥＯＳ酸化膜３３ａ、ＳＯＧ膜
３３ｂおよびＴＥＯＳ酸化膜３３ｃを堆積して層間絶縁
膜３３を形成し、第２層配線３１（Ｍ２）と同様にプラ
グ３５を形成し、さらに第３層配線３４（Ｍ３）を形成
して、図１に示すＤＲＡＭがほぼ完成する。その後、多
層配線および最上層の配線の上層にパッシベーション膜
を堆積するが、その図示は省略する。
３３ｂおよびＴＥＯＳ酸化膜３３ｃを堆積して層間絶縁
膜３３を形成し、第２層配線３１（Ｍ２）と同様にプラ
グ３５を形成し、さらに第３層配線３４（Ｍ３）を形成
して、図１に示すＤＲＡＭがほぼ完成する。その後、多
層配線および最上層の配線の上層にパッシベーション膜
を堆積するが、その図示は省略する。
【００９４】なお、本実施の形態によれば、蓄積電極２
７を多結晶シリコン膜４２で構成したが、多結晶シリコ
ン膜４２の表面にシリコン粒からなる突起物を形成し、
この突起物を有する多結晶シリコン膜を容量絶縁膜材料
で被覆してもよい。
７を多結晶シリコン膜４２で構成したが、多結晶シリコ
ン膜４２の表面にシリコン粒からなる突起物を形成し、
この突起物を有する多結晶シリコン膜を容量絶縁膜材料
で被覆してもよい。
【００９５】このように、本実施の形態によれば、ｎチ
ャネルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１４ｂのレ
イアウト面積を小さくできると同時に、ｐチャネルＭＩ
ＳＦＥＴＱｐの接続孔２１ｂの孔径を相対的に大きくで
きて、接続孔２１ｂにおける接続抵抗を動作速度を律速
しない程度まで低減することができる。
ャネルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１４ｂのレ
イアウト面積を小さくできると同時に、ｐチャネルＭＩ
ＳＦＥＴＱｐの接続孔２１ｂの孔径を相対的に大きくで
きて、接続孔２１ｂにおける接続抵抗を動作速度を律速
しない程度まで低減することができる。
【００９６】さらに、本実施の形態によれば、同じ孔径
の穴パターンが開口されたフォトレイスト膜３８をマス
クにしたドライエッチングで、同じ孔径ｄ１を有するｎ
チャネルＭＩＳＦＥＴＱｎの接続孔２１ａとｐチャネル
ＭＩＳＦＥＴＱｐの接続孔２１ｂとが形成されるが、ｎ
チャネルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１４ｂの
みに窒化シリコン膜１３を設けることにより、ｎチャネ
ルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１４ｂの直上の
孔底径とｐチャネルＭＩＳＦＥＴＱｐのｐ+ 形半導体領
域１５ｂの直上の孔底径とを異なるものとすることがで
きる。
の穴パターンが開口されたフォトレイスト膜３８をマス
クにしたドライエッチングで、同じ孔径ｄ１を有するｎ
チャネルＭＩＳＦＥＴＱｎの接続孔２１ａとｐチャネル
ＭＩＳＦＥＴＱｐの接続孔２１ｂとが形成されるが、ｎ
チャネルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１４ｂの
みに窒化シリコン膜１３を設けることにより、ｎチャネ
ルＭＩＳＦＥＴＱｎのｎ+ 形半導体領域１４ｂの直上の
孔底径とｐチャネルＭＩＳＦＥＴＱｐのｐ+ 形半導体領
域１５ｂの直上の孔底径とを異なるものとすることがで
きる。
【００９７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００９８】例えば、前記実施の形態では、メモリセル
の情報蓄積用容量素子をクラウン型とした場合について
説明したが、これに限定されるものではなく種々変更可
能であり、例えばフィン型でも良い。
の情報蓄積用容量素子をクラウン型とした場合について
説明したが、これに限定されるものではなく種々変更可
能であり、例えばフィン型でも良い。
【００９９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えば論理回路などを構成するＣＭＯ
Ｓ（Complementary Metal Oxide Semiconductor ）ＦＥ
Ｔやその製造方法に適用できる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えば論理回路などを構成するＣＭＯ
Ｓ（Complementary Metal Oxide Semiconductor ）ＦＥ
Ｔやその製造方法に適用できる。
【０１００】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０１】本発明によれば、ｐチャネルＭＩＳＦＥＴ
のソース、ドレインを構成する不純物半導体領域とこれ
に接続される配線層との接続抵抗を動作速度を律速しな
い程度に低減することができると同時に、ｎチャネルＭ
ＩＳＦＥＴのソース、ドレインを構成する不純物半導体
領域のレイアウト面積を小さくできるので、半導体集積
回路装置の高速化を実現すると同時に、半導体チップの
面積を小さくすることが可能となる。
のソース、ドレインを構成する不純物半導体領域とこれ
に接続される配線層との接続抵抗を動作速度を律速しな
い程度に低減することができると同時に、ｎチャネルＭ
ＩＳＦＥＴのソース、ドレインを構成する不純物半導体
領域のレイアウト面積を小さくできるので、半導体集積
回路装置の高速化を実現すると同時に、半導体チップの
面積を小さくすることが可能となる。
【０１０２】また、本発明によれば、同じ孔径を有する
フォトマスクを用いても、絶縁膜に形成された接続孔の
孔径を異なるものとすることができる。
フォトマスクを用いても、絶縁膜に形成された接続孔の
孔径を異なるものとすることができる。
【図１】本発明の一実施の形態であるＤＲＡＭを示す半
導体基板の要部断面図である。
導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を工程順に示す半導体基板の要部断面図である。
法を工程順に示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を工程順に示す半導体基板の要部断面図である。
法を工程順に示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を工程順に示す半導体基板の要部断面図である。
法を工程順に示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を工程順に示す半導体基板の要部断面図である。
法を工程順に示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を工程順に示す半導体基板の要部断面図である。
法を工程順に示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を工程順に示す半導体基板の要部断面図である。
法を工程順に示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を工程順に示す半導体基板の要部断面図である。
法を工程順に示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＭＩＳＦＥＴの接
続孔の製造方法を説明するための半導体基板の要部断面
図である。
続孔の製造方法を説明するための半導体基板の要部断面
図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ形ウェル ３ ｐ形ウェル ４ ｎ形ウェル ５ ディープウェル ６ 分離領域 ７ 浅溝 ８ 酸化シリコン膜 ９ ゲート絶縁膜 １０ ゲート電極 １０Ａ ゲート電極 １０Ｂ ゲート電極 １０Ｃ ゲート電極 １０ａ 多結晶シリコン膜 １０ｂ チタンナイトライド膜 １０ｃ タングステン膜 １１ 不純物半導体領域 １２ キャップア絶縁膜 １３ 窒化シリコン膜 １４ 不純物半導体領域 １４ａ ｎ- 形半導体領域 １４ｂ ｎ+ 形半導体領域 １５ 不純物半導体領域 １５ｂ ｐ+ 形半導体領域 １６ サイドウォールスペーサ １７ 層間絶縁膜 １７ａ ＳＯＧ膜 １７ｂ ＴＥＯＳ酸化膜 １７ｃ ＴＥＯＳ酸化膜 １７ｄ 酸化シリコン膜 １８（Ｍ１） 第１層配線 １８ａ チタン膜 １８ｂ チタンナイトライド膜 １８ｃ タングステン膜 １９ プラグ ２０ チタンシリサイド層 ２１ａ 接続孔 ２１ｂ 接続孔 ２２ａ 窒化シリコン膜 ２２ｂ サイドウォールスペーサ ２３ 層間絶縁膜 ２３ａ ＳＯＧ膜 ２３ｂ ＴＥＯＳ酸化膜 ２３ｃ ＴＥＯＳ酸化膜 ２４ 絶縁膜 ２５ プラグ ２６ プラグ ２７ 蓄積電極 ２８ 酸化タンタル膜 ２９ チタンナイトライド膜 ３０ 絶縁膜 ３１（Ｍ２） 第２層配線 ３１ａ チタン膜 ３１ｂ アルミニウム膜 ３１ｃ チタンナイトライド膜 ３２ プラグ ３２ａ 接着層 ３２ｂ タングステン膜 ３３ 層間絶縁膜 ３３ａ ＴＥＯＳ酸化膜 ３３ｂ ＳＯＧ膜 ３３ｃ ＴＥＯＳ酸化膜 ３４（Ｍ３） 第３層配線 ３５ プラグ ３６ 接続孔 ３７ 接続孔 ３８ フォトレジスト膜 ３９ スルーホール ４０ 窒化シリコン膜 ４１ 溝 ４１ａ 溝 ４２ 多結晶シリコン膜 ４３ ＳＯＧ膜 Ａ メモリアレイ領域 Ｂ 周辺回路領域 ＷＬ ワード線 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ ｄ１ 孔径 ｄ２ 孔底径
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関口 敏宏 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 川北 惠三 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 JJ04 KK27 KK34 MM05 MM08 PP15 RR04 SS15 XX08 XX09 XX10 5F048 AA01 AB01 AC03 BA01 BB05 BB08 BB09 BC06 BE02 BE03 BG01 BG13 BG14 DA23 DA27 5F083 AD24 JA32 JA35 JA39 JA40 JA53 KA01 KA05 MA02 MA06 MA17 NA01 PR05 PR12 PR21 PR40
Claims (11)
- 【請求項１】 半導体基板の主面に形成された分離領域
と、前記半導体基板の活性領域に形成された第１ＭＩＳ
ＦＥＴと、前記半導体基板の活性領域に形成された前記
第１ＭＩＳＦＥＴと逆チャネル型の第２ＭＩＳＦＥＴと
を有し、前記第１ＭＩＳＦＥＴがチャネル領域を挟んで
形成された第１不純物半導体領域を含み、前記第２ＭＩ
ＳＦＥＴがチャネル領域を挟んで形成された第２不純物
半導体領域を含む半導体集積回路装置であって、 前記第１不純物半導体領域上には、少なくとも２種類の
絶縁膜からなる層間絶縁膜に形成された第１接続孔が設
けられており、前記第２不純物半導体領域上には、少な
くとも１種類の絶縁膜からなる層間絶縁膜に形成された
第２接続孔が設けられており、前記第１不純物半導体領
域上の層間絶縁膜を構成する少なくとも最下層の絶縁膜
に形成された第１接続孔の孔底径が、前記第２不純物半
導体領域上の層間絶縁膜に形成された第２接続孔の孔径
よりも相対的に小さいことを特徴とする半導体集積回路
装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１接続孔の孔底径が、その他の部位の孔径
よりも相対的に小さいことを特徴とする半導体集積回路
装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記第１不純物半導体領域上の層間絶縁
膜を構成する少なくとも最下層の絶縁膜は、前記分離領
域を構成する絶縁材料に対してエッチング選択比を有す
る材料からなることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置において、前記第１接続孔および前記第２接続孔の
底面にシリサイド層が形成されていることを特徴とする
半導体集積回路装置。 - 【請求項５】 請求項１または２記載の半導体集積回路
装置であって、前記第２不純物半導体領域を構成する不
純物は、ボロンであることを特徴とする半導体集積回路
装置。 - 【請求項６】 請求項１または２記載の半導体集積回路
装置であって、前記第１接続孔の接触抵抗率が、前記第
２接続孔の接触抵抗率よりも低いことを特徴とする半導
体集積回路装置。 - 【請求項７】 請求項３記載の半導体集積回路装置であ
って、前記第１不純物半導体領域上の層間絶縁膜を構成
する少なくとも最下層の絶縁膜は窒化シリコン膜であ
り、前記分離領域は酸化シリコン物で構成されることを
特徴とする半導体集積回路装置。 - 【請求項８】 (a).半導体基板の主面に分離領域を形成
する工程と、(b).前記半導体基板の活性領域に第１不純
物半導体領域および前記第１不純物半導体領域と反対の
導電型の第２不純物半導体領域をそれぞれ形成する工程
と、(c).前記第１不純物半導体領域の上面を第１絶縁膜
で覆う工程と、(d).前記半導体基板の全面に第２絶縁膜
を堆積する工程と、(e).前記第１不純物半導体領域上の
第２絶縁膜および第１絶縁膜を順次加工して、前記第１
不純物半導体領域に達する第１接続孔を形成し、同時に
前記第２不純物半導体領域上の第２絶縁膜を加工して、
前記第２不純物半導体領域に達する第２接続孔を形成す
る工程と、(f).前記第２絶縁膜に形成された前記第１接
続孔および前記第２接続孔の孔径を拡大する工程とを有
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 (a).半導体基板の主面に分離領域を形成
する工程と、(b).前記半導体基板の活性領域に第１不純
物半導体領域および前記第１不純物半導体領域と反対の
導電型の第２不純物半導体領域をそれぞれ形成する工程
と、(c).前記第１不純物半導体領域の上面を第１絶縁膜
で覆う工程と、(d).前記半導体基板の全面に第２絶縁膜
を堆積する工程と、(e).前記第１不純物半導体領域上の
第２絶縁膜および第１絶縁膜を順次加工して、前記第１
不純物半導体領域に達する第１接続孔を形成し、同時に
前記第２不純物半導体領域上の第２絶縁膜を加工して、
前記第２不純物半導体領域に達する第２接続孔を形成す
る工程と、(f).前記第２絶縁膜に形成された前記第１接
続孔および前記第２接続孔の孔径を拡大する工程と、
(g).前記第１接続孔および前記第２接続孔の底面にシリ
サイド層を形成する工程とを有することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項１０】 (a).半導体基板の主面に分離領域を形
成する工程と、(b).前記半導体基板の活性領域に第１不
純物半導体領域および前記第１不純物半導体領域と反対
の導電型の第２不純物半導体領域をそれぞれ形成する工
程と、(c).前記第１不純物半導体領域の上面を第１絶縁
膜で覆う工程と、(d).前記半導体基板の全面に第２絶縁
膜を堆積する工程と、(e).前記第１不純物半導体領域上
の第２絶縁膜および第１絶縁膜を順次加工して、前記第
１不純物半導体領域に達する第１接続孔を形成し、同時
に前記第２不純物半導体領域上の第２絶縁膜を加工し
て、前記第２不純物半導体領域に達する第２接続孔を形
成する工程と、(f).前記第２絶縁膜に形成された前記第
１接続孔および前記第２接続孔の孔径を拡大する工程
と、(g).前記第１接続孔および前記第２接続孔の底面に
シリサイド層を形成する工程と、(h).前記半導体基板に
７００℃以上の熱処理が施される工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項１１】 請求項８、９または１０記載の半導体
集積回路装置の製造方法において、前記(e) 工程では、
フォトマスクに複数形成された同一孔径の穴パターンを
用いて前記第１接続孔と前記第２接続孔との形成が行わ
れることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136657A JP2000332214A (ja) | 1999-05-18 | 1999-05-18 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11136657A JP2000332214A (ja) | 1999-05-18 | 1999-05-18 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332214A true JP2000332214A (ja) | 2000-11-30 |
Family
ID=15180460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11136657A Pending JP2000332214A (ja) | 1999-05-18 | 1999-05-18 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000332214A (ja) |
-
1999
- 1999-05-18 JP JP11136657A patent/JP2000332214A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8536008B2 (en) | Manufacturing method of vertical channel transistor array | |
| US7576389B2 (en) | Semiconductor device and manufacture method thereof | |
| KR100579365B1 (ko) | 메모리 어레이 및 지지 트랜지스터의 형성 방법, 및 이중일함수 지지 트랜지스터 및 매립형 ｄｒａｍ 어레이를포함하는 반도체 장치 | |
| JP3445495B2 (ja) | 半導体装置 | |
| US20040026787A1 (en) | Semiconductor device and method for fabricating the same | |
| JP2002118255A (ja) | 半導体装置およびその製造方法 | |
| TWI533427B (zh) | Semiconductor device and manufacturing method thereof | |
| JP2002016237A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2001077209A (ja) | 半導体装置の製造方法 | |
| US6225155B1 (en) | Method of forming salicide in embedded dynamic random access memory | |
| US20050186743A1 (en) | Method for manufacturing semiconductor device | |
| US20080251824A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| US7879703B2 (en) | Method of fabricating semiconductor device for reducing thermal burden on impurity regions of peripheral circuit region | |
| JPH1126713A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3803960B2 (ja) | 半導体メモリ素子の製造方法 | |
| US6734479B1 (en) | Semiconductor integrated circuit device and the method of producing the same | |
| US6642093B2 (en) | Method for manufacturing a semiconductor device | |
| KR20010030163A (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH1126719A (ja) | 半導体集積回路装置の製造方法 | |
| JP4077966B2 (ja) | 半導体装置の製造方法 | |
| JPH1117144A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2004327517A (ja) | 半導体装置およびその製造方法 | |
| JPH1126718A (ja) | 半導体集積回路装置の製造方法 | |
| JPH1126715A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2000332214A (ja) | 半導体集積回路装置およびその製造方法 |