KR20190042977A - 반도체 장치의 제조 방법 - Google Patents

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KR20190042977A
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forming
drain region
insulating film
gate electrode
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궈 타이 황
이준곤
류지 토미타
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삼성전자주식회사
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Abstract

컨택 저항을 개선시키는 반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 기판 상에 핀형 패턴을 형성하고, 핀형 패턴 상에, 핀형 패턴과 교차하는 제1 게이트 전극을 형성하고, 핀형 패턴 내에, 제1 게이트 전극의 측벽에 인접하는 리세스를 형성하고, 소오스 가스 및 도핑 가스를 이용하는 화학기상증착 공정을 수행하여, 리세스 내에 소오스/드레인 영역을 형성하는 것을 포함하고, 소오스 가스는 실리콘 전구체 및 게르마늄 전구체를 포함하고, 도핑 가스는 갈륨 전구체 및 붕소 전구체를 포함한다.

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 생산 비용이 요구되고, 고품질을 위해 고집적화가 요구된다.
반도체 제품들이 고집적화됨에 따라, 트랜지스터의 소오스/드레인 컨택의 저항을 낮추기 위한 연구가 진행되고 있다. 소오스/드레인 컨택의 저항은, 쇼트키 장벽 높이를 얼마나 낮출 수 있느냐에 따라 결정될 수 있다. 이에 따라, 소오스/드레인 컨택의 저항을 줄이는 방법으로, 실리사이드의 일함수를 조절하거나 도핑을 이용하여 쇼트키 장벽 높이를 낮추는 방법이 사용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 컨택 저항을 개선시키는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 핀형 패턴을 형성하고, 핀형 패턴 상에, 핀형 패턴과 교차하는 제1 게이트 전극을 형성하고, 핀형 패턴 내에, 제1 게이트 전극의 측벽에 인접하는 리세스를 형성하고, 소오스 가스 및 도핑 가스를 이용하는 화학기상증착 공정을 수행하여, 리세스 내에 소오스/드레인 영역을 형성하는 것을 포함하고, 소오스 가스는 실리콘 전구체 및 게르마늄 전구체를 포함하고, 도핑 가스는 갈륨 전구체 및 붕소 전구체를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 핀형 패턴을 형성하고, 핀형 패턴 상에, 핀형 패턴과 교차하는 게이트 전극을 형성하고, 핀형 패턴 내에, 게이트 전극의 측벽에 인접하는 리세스를 형성하고, 선택적 에피 공정 및 선택적 에피 공정과 인시츄(in-situ)로 수행되는 도핑 공정을 이용하여, 리세스 내에 소오스/드레인 영역을 형성하는 포함하고, 소오스/드레인 영역은 갈륨(Ga) 및 붕소(B)가 도핑된 Si1 -xGex (여기서, x는 0<x<1임)를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 제1 핀형 패턴 내에 제1 리세스를 형성하고, 제1 선택적 에피 공정 및 제1 선택적 에피 공정과 인시츄로 수행되는 제1 도핑 공정을 이용하여, 제1 리세스 내에 p형 불순물을 포함하는 제1 소오스/드레인 영역을 형성하고, 제2 핀형 패턴 내에 제2 리세스를 형성하고, 제2 선택적 에피 공정을 수행하여, 제2 리세스 내에 제2 소오스/드레인 영역을 형성하고, 제2 소오스/드레인 영역을 형성한 후에, 제2 소오스/드레인 영역 내에 제1 n형 불순물을 도핑하는 제2 도핑 공정을 수행하고, 제1 소오스/드레인 영역을 형성한 후에, 제1 소오스/드레인 영역 내에 p형 불순물을 비도핑하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9 내지 도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 내지 도 25는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 1 내지 도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
참고적으로, 도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃도이다. 도 2 내지 도 8은 도 1의 A-A'를 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 핀형 패턴(F1)을 형성한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 패턴(F1)은 기판(100)으로부터 돌출되어 제1 방향(X1)을 따라 길게 연장될 수 있다. 제1 핀형 패턴(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
제1 핀형 패턴(F1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, 제1 핀형 패턴(F1)이 IV-IV족 화합물 반도체를 포함하는 경우를 예로 들면, 제1 핀형 패턴(F1)은 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 제1 핀형 패턴(F1)이 III-V족 화합물 반도체를 포함하는 경우를 예로 들면, 제1 핀형 패턴(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티몬(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(F1)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
이어서, 제1 핀형 패턴(F1) 상에 제1 게이트 절연막(111), 제2 게이트 절연막(112), 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 형성한다.
제1 게이트 절연막(111) 및 제2 게이트 절연막(112)은 서로 이격되도록 형성될 수 있다. 예를 들어, 제1 게이트 절연막(111) 및 제2 게이트 절연막(112)은 제1 방향(X1)에서 서로 이격될 수 있다. 또한, 제1 게이트 절연막(111) 및 제2 게이트 절연막(112)은 제1 핀형 패턴(F1)과 교차하도록 형성될 수 있다. 예를 들어, 제1 게이트 절연막(111) 및 제2 게이트 절연막(112)은 제1 방향(X1)과 교차하는 제2 방향(Y1)을 따라 길게 연장될 수 있다.
제1 게이트 전극(G1)은 제1 게이트 절연막(111) 상에 형성되고, 제2 게이트 전극(G2)은 제2 게이트 절연막(112) 상에 형성될 수 있다. 이에 따라, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제1 방향(X1)에서 서로 이격될 수 있다. 또한, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)은 제2 방향(Y1)을 따라 길게 연장될 수 있다.
예를 들어, 기판(100) 및 제1 핀형 패턴(F1) 상에 절연막 및 도전막을 차례로 형성할 수 있다. 이어서, 상기 절연막 및 상기 도전막을 패터닝할 수 있다. 이에 따라, 상술한 제1 게이트 절연막(111), 제2 게이트 절연막(112), 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 각각 형성할 수 있다.
제1 게이트 절연막(111) 및 제2 게이트 절연막(112)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(111) 및 제2 게이트 절연막(112)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1 및 도 2에서, 1개의 핀형 패턴(F1)과 2개의 게이트 전극(G1, G2)만이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 1개 이상의 핀형 패턴과 2개 이상의 게이트 전극에 대한 것일 수도 있다.
도 3을 참조하면, 제1 스페이서(121) 및 제2 스페이서(122)를 형성한다.
제1 스페이서(121)는 제1 게이트 절연막(111)의 양 측벽 및 제1 게이트 전극(G1)의 양 측벽 상에 형성될 수 있다. 제2 스페이서(122)는 제2 게이트 절연막(112)의 양 측벽 및 제2 게이트 전극(G2)의 양 측벽 상에 형성될 수 있다.
제1 스페이서(121) 및 제2 스페이서(122)는 단일막으로 도시되었으나, 제1 스페이서(121) 및 제2 스페이서(122)는 다중막의 구조를 가질 수도 있다.
제1 스페이서(121) 및 제2 스페이서(122)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 제1 핀형 패턴(F1) 내에 제1 리세스(R1)를 형성한다. 제1 리세스(R1)는 제1 게이트 전극(G1)의 측벽 및 제2 게이트 전극(G2)의 측벽에 인접하도록 형성될 수 있다.
제1 리세스(R1)는 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제1 스페이서(121) 및 제2 스페이서(122)를 식각 마스크로 이용하는 식각 공정에 의해 형성될 수 있다. 이에 따라, 제1 핀형 패턴(F1) 내에, 제1 게이트 전극(G1)의 측벽 및 제2 게이트 전극(G2)의 측벽에 인접하는 제1 리세스(R1)가 형성될 수 있다. 식각 공정은 예를 들어, 반응 이온 식각(RIE; reactive ion etching) 공정 또는 습식 식각 공정을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 리세스(R1)는 언더컷(undercut)을 포함할 수 있다. 예를 들어, 도시된 것처럼, 제1 리세스(R1)는 제1 스페이서(121)의 하단 및 제2 스페이서(122)의 하단에 형성되는 언더컷을 포함할 수 있다.
도 5 및 도 6을 참조하면, 제1 리세스(R1) 내에 p형 불순물을 포함하는 제1 소오스/드레인 영역(131)을 형성한다.
제1 소오스/드레인 영역(131)을 형성하는 것은, 선택적 에피(selective EPI) 공정 및 상기 선택적 에피 공정과 인시츄(in-situ)로 수행되는 도핑 공정을 이용할 수 있다.
예를 들어, 도 5에 도시된 것처럼, 제1 소오스 가스(SG) 및 제1 도핑 가스(DG)를 이용하는 화학기상증착(CVD; chemical vapor deposition) 공정을 수행하여, 상기 선택적 에피 공정 및 상기 도핑 공정을 수행할 수 있다.
몇몇 실시예에서, 제1 소오스 가스(SG)는 실리콘 전구체(P1; Si precursor) 및 게르마늄 전구체(P2; Ge precursor)를 포함할 수 있다. 이에 따라, Si1 - xGex (여기서, x는 0<x<1)을 포함하는 제1 소오스/드레인 영역(131)이 형성될 수 있다. 몇몇 실시예에서, 상기 x는 0.4 내지 0.7일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
실리콘 전구체(P1)는 예를 들어, SiCl2 (dichlorosilane)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게르마늄 전구체(P2)는 예를 들어, GeH4 (germane)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 도핑 가스(DG)는 p형 불순물 전구체를 포함할 수 있다. 예를 들어, 제1 도핑 가스(DG)는 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 또는 이들의 조합 중 적어도 하나의 전구체를 포함할 수 있다.
몇몇 실시예에서, 제1 소오스 가스(SG)는 실리콘 전구체(P1) 및 게르마늄 전구체(P2)를 포함하고, 제1 도핑 가스(DG)는 갈륨 전구체(P3; Ga precursor) 및 붕소 전구체(P4; B precursor)를 포함할 수 있다. 이에 따라, 갈륨(Ga) 및 붕소(B)가 도핑된 Si1 - xGex (여기서, x는 0<x<1)을 포함하는 제1 소오스/드레인 영역(131)이 형성될 수 있다. 몇몇 실시예에서, 제1 소오스/드레인 영역(131) 내의 갈륨(Ga)의 농도는 1E20 cm-3 이상일 수 있다. 또한, 몇몇 실시에에서, 제1 소오스/드레인 영역(131) 내의 붕소(B)의 농도는 0.1E20 cm-3 내지 5E20 cm-3일 수 있다.
갈륨 전구체(P3)는 예를 들어, 갈륨(Ga)을 포함하는 유기금속 화합물을 포함할 수 있다. 예를 들어, 갈륨 전구체(P3)는 Ga(CH3)3 (Trimethylgallium), Ga(C2H5)3 (Triethylgallium), DMGIP (dimethylgallium isopropoxide) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
붕소 전구체(P4)는 예를 들어, B2H6 (diborane)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 소오스/드레인 영역(131)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 즉, 제1 소오스/드레인 영역(131)의 최상부는 제1 핀형 패턴(F1)의 최상면보다 위로 돌출될 수 있다.
몇몇 실시예에서, 상기 선택적 에피 공정 및 상기 도핑 공정은, 약 10 torr 내지 250 torr의 공정 압력 및 약 550 ℃ 내지 740 ℃의 공정 온도에서 수행될 수 있다.
몇몇 실시예에서, 상기 선택적 에피 공정 및 상기 도핑 공정을 수행하기 전에, 베이킹(baking) 공정을 수행하는 것을 더 포함할 수 있다. 예를 들어, 베이킹 공정은, 수소(H2)를 이용하여, 약 150 torr 내지 600 torr의 공정 압력 및 약 650 ℃ 내지 800 ℃의 공정 온도에서, 약 3분 내지 5분간 수행될 수 있다.
도 7을 참조하면, 제1 소오스/드레인 영역(131)의 일부를 노출시키는 제1 층간 절연막(141)을 형성한다. 예를 들어, 제1 소오스/드레인 영역(131)의 일부를 노출시키는 제1 컨택홀(H1)을 포함하는 제1 층간 절연막(141)을 형성할 수 있다.
먼저, 도 6에 따른 결과물 상에 제1 층간 절연막(141)을 형성할 수 있다. 제1 층간 절연막(141)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 제1 층간 절연막(141)의 일부를 식각하여, 제1 소오스/드레인 영역(131)의 일부를 노출시키는 제1 컨택홀(H1)을 형성할 수 있다.
도 7에서, 제1 소오스/드레인 영역(131)의 상부의 일부가 식각되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 컨택홀(H1)을 형성하는 과정에서, 제1 소오스/드레인 영역(131)은 식각되지 않을 수 도 있다.
또한, 도 7에서, 제1 컨택홀(H1)의 측벽은 제1 스페이서(121) 및 제2 스페이서(122)와 접촉하지 않는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 컨택홀(H1)을 형성하는 과정에서, 제1 스페이서(121) 및 제2 스페이서(122)의 일부가 함께 식각될 수도 있다. 그러나, 제1 컨택홀(H1)의 측벽은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 접촉하지 않는다.
도 8을 참조하면, 제1 컨택홀(H1) 내에 제1 컨택(150)을 형성한다.
제1 컨택홀(H1)은 제1 소오스/드레인 영역(131)의 일부를 노출시키므로, 제1 컨택(150)은 제1 소오스/드레인 영역(131)의 일부와 접촉할 수 있다. 이에 따라, 제1 컨택(150)은 제1 소오스/드레인 영역(131)을 반도체 장치의 배선 등과 전기적으로 연결할 수 있다.
제1 컨택(150)은 예를 들어, 제1 실리사이드막(152), 제1 도전막(154) 및 제2 도전막(156)을 포함할 수 있다.
예를 들어, 제1 소오스/드레인 영역(131) 상에 제1 실리사이드막(152)을 형성할 수 있다. 제1 실리사이드막(152)은 예를 들어, Ti, Co, Ni, Mo, Pt 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 실리사이드막(152)의 상면 및 제1 컨택홀(H1)의 측벽을 따라 제1 도전막(154)을 형성할 수 있다. 제1 도전막(154)은 예를 들어, Ti, TiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 도전막(154) 상에 제1 컨택홀(H1)을 채우는 제2 도전막(156)을 형성할 수 있다. 제2 도전막(156)은 예를 들어, W, Al, Cu 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인 컨택의 저항은, 쇼트키 장벽 높이를 얼마나 낮출 수 있느냐에 따라 결정될 수 있다. 소오스/드레인 컨택의 저항을 줄이는 방법으로, 도핑을 이용하여 쇼트키 장벽 높이를 낮추는 방법이 사용되고 있다.
일례로, pFET의 제조 공정에서, 이온주입(ion implantation) 공정으로 소오스/드레인 영역 내에 p형 불순물(예를 들어, 갈륨(Ga))을 도핑하여, 쇼트키 장벽 높이를 낮출 수 있다. 예를 들어, 도 7의 제1 층간 절연막(141)을 형성한 후에, 이온주입 공정으로 제1 소오스/드레인 영역(131) 내에 p형 불순물을 도핑할 수 있다. 그러나, 이와 같은 방법은 공정이 복잡하고 비용 상 불리한 측면이 있다.
이와 달리, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 선택적 에피 공정 및 상기 선택적 에피 공정과 인시츄로 수행되는 도핑 공정을 이용하여 소오스/드레인 영역을 형성하므로, 간결한 방법으로 컨택 저항을 개선할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 도 7의 제1 층간 절연막(141)을 형성한 후에, 제1 소오스/드레인 영역(131) 내에 p형 불순물을 도핑하지 않을 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 갈륨(Ga) 및 붕소(B)가 도핑된 Si1 - xGex (여기서, x는 0<x<1)을 포함하는 소오스/드레인 영역을 형성할 수 있다. 실리콘 게르마늄(SiGe)에 대한 갈륨(Ga)의 고체 용해도(solid solubility)는 실리콘 게르마늄(SiGe)에 대한 붕소(B)의 고체 용해도보다 높으므로, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 보다 효율적으로 쇼트키 장벽 높이를 낮추는 소오스/드레인 영역을 제공할 수 있다. 즉, 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 붕소(B)만이 도핑된 실리콘 게르마늄(SiGe)보다 개선된 컨택 저항을 갖는 소오스/드레인 영역을 제공할 수 있다.
도 9 내지 도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 8을 참조하여 설명한 것과 중복되는 것은 간략히 설명하거나 생략한다.
참고적으로, 도 9 내지 도 14는 도 1의 A-A'를 따라 절단한 단면도들이다. 또한, 도 9 내지 도 14는 도 6 이후의 공정을 설명하기 위한 도면들이다.
도 9를 참조하면, 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 노출시키는 제2 층간 절연막(142)을 형성한다.
먼저, 도 6의 결과물 상에 제2 층간 절연막(142)을 형성할 수 있다. 제2 층간 절연막(142)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 제2 층간 절연막(142)에 평탄화 공정을 수행할 수 있다. 평탄화 공정은 제1 게이트 전극(G1)의 상면 및 제2 게이트 전극(G2)의 상면이 노출될 때까지 수행될 수 있다. 평탄화 공정은 예를 들어, CMP(chemical mechanical polishing) 공정을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 10을 참조하면, 제1 게이트 절연막(111), 제2 게이트 절연막(112), 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 제거한다.
이에 따라, 제1 게이트 절연막(111), 제2 게이트 절연막(112), 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)이 제거된 영역에 트렌치(TR)가 형성될 수 있다. 즉, 제1 핀형 패턴(F1)의 상면을 노출시키는 트렌치(TR)가 형성될 수 있다.
도 11을 참조하면, 트렌치(TR) 내에 제1 인터페이스막(105), 제2 인터페이스막(106), 제1 절연막(111a), 제1 금속막(MG1) 및 제2 금속막(MG2)을 형성한다.
먼저, 제1 스페이서(121) 사이의 제1 핀형 패턴(F1) 상에 제1 인터페이스막(105)을 형성하고, 제2 스페이서(122) 사이의 제1 핀형 패턴(F1) 상에 제2 인터페이스막(106)을 형성할 수 있다.
제1 인터페이스막(105) 및 제2 인터페이스막(106)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 핀형 패턴(F1)의 종류 또는 제1 절연막(111a)의 종류 등에 따라, 제1 인터페이스막(105) 및 제2 인터페이스막(106)은 다른 물질을 포함할 수도 있다.
몇몇 실시예에서, 제1 인터페이스막(105) 및 제2 인터페이스막(106)은 생략될 수도 있다.
이어서, 제2 층간 절연막(142)의 상면, 트렌치(TR)의 측벽, 제1 인터페이스막(105)의 상면 및 제2 인터페이스막(106)의 상면의 프로파일을 따라 연장되는 제1 절연막(111a)을 형성할 수 있다.
제1 절연막(111a)은 예를 들어, 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 절연막(111a)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제1 절연막(111a)의 상면 및 측벽의 프로파일을 따라 연장되는 제1 금속막(MG1)을 형성하고, 제1 금속막(MG1) 상에 제2 금속막(MG2)을 형성할 수 있다. 제1 금속막(MG1)은 일함수를 조절하고, 제2 금속막(MG2)은 제1 금속막(MG1)에 의해 형성된 공간을 채울 수 있다.
제1 금속막(MG1)은 예를 들어, TiN, TaN, TiC, TaC 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 제2 금속막(MG2)은 예를 들어, W, Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 제1 금속막(MG1) 또는 제2 금속막(MG2)은 금속이 아닌, 실리콘(Si) 또는 실리콘 게르마늄(SiGe) 등을 포함할 수도 있다.
도 12를 참조하면, 제2 층간 절연막(142)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다.
평탄화 공정은 예를 들어, CMP 공정을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이에 따라, 제1 인터페이스막(105) 상에 제3 게이트 절연막(113) 및 제3 게이트 전극(G3)이 형성될 수 있다. 또한, 제2 인터페이스막(106) 상에 제4 게이트 절연막(114) 및 제4 게이트 전극(G4)이 형성될 수 있다.
예를 들어, 제1 인터페이스막(105)의 상면 및 트렌치(도 10의 TR)의 측벽을 따라 연장되는 제3 게이트 절연막(113)이 형성될 수 있다. 또한, 제3 게이트 절연막(113)의 상면 및 측벽을 따라 연장되는 제1 금속막(MG1)과, 제1 금속막(MG1) 상의 제2 금속막(MG2)을 포함하는 제3 게이트 전극(G3)이 형성될 수 있다.
마찬가지로, 제2 인터페이스막(106)의 상면 및 트렌치(도 10의 TR)의 측벽을 따라 연장되는 제4 게이트 절연막(114)이 형성될 수 있다. 또한, 제4 게이트 절연막(114)의 상면 및 측벽을 따라 연장되는 제1 금속막(MG1)과, 제1 금속막(MG1) 상의 제2 금속막(MG2)을 포함하는 제4 게이트 전극(G4)이 형성될 수 있다.
도 13을 참조하면, 제2 층간 절연막(142), 제3 게이트 전극(G3) 및 제4 게이트 전극(G4) 상에 제3 층간 절연막(240)을 형성한다.
제3 층간 절연막(240)은 예를 들어, 제2 층간 절연막(142)과 동일한 물질을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제2 층간 절연막(142)의 일부 및 제3 층간 절연막(240)의 를 식각하여, 제1 소오스/드레인 영역(131)의 일부를 노출시키는 제2 컨택홀(H2)을 형성할 수 있다.
이에 따라, 제1 소오스/드레인 영역(131)의 일부를 노출시키는 제2 층간 절연막(142) 및 제3 층간 절연막(240)이 형성될 수 있다.
도 14를 참조하면, 제2 컨택홀(H2) 내에 제1 컨택(150)을 형성한다.
제1 컨택(150)을 형성하는 것은, 도 8에 관한 설명에서 상술한 것과 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
도 15 내지 도 25는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 8을 참조하여 설명한 것과 중복되는 것은 간략히 설명하거나 생략한다.
참고적으로, 도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃도이다. 도 16 내지 도 25는 도 15의 B-B' 및 C-C'를 따라 절단한 단면도들이다.
도 15 및 도 16을 참조하면, 기판(100) 상에 제2 핀형 패턴(F3) 및 제3 핀형 패턴(F4)을 형성한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II)은 서로 이격된 영역일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 영역(I) 및 제2 영역(II)은 서로 인접하는 영역일 수도 있다.
몇몇 실시예에서, 기판(100)의 제1 영역(I)은 pFET이 형성되는 영역이고, 기판(100)의 제2 영역(II)은 nFET이 형성되는 영역일 수 있다.
제2 핀형 패턴(F3)은 기판(100)의 제1 영역(I)으로부터 돌출되어 제3 방향(X2)을 따라 길게 연장될 수 있다. 제3 핀형 패턴(F4)은 기판(100)의 제2 영역(II)으로부터 돌출되어 제5 방향(X3)을 따라 길게 연장될 수 있다.
제2 핀형 패턴(F3) 및 제3 핀형 패턴(F4)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
이어서, 제2 핀형 패턴(F3) 상에 제3 게이트 절연막(113), 제4 게이트 절연막(114), 제3 게이트 전극(G3) 및 제4 게이트 전극(G4)을 형성한다. 또한, 제3 핀형 패턴(F4) 상에 제5 게이트 절연막(115), 제6 게이트 절연막(116), 제5 게이트 전극(G5) 및 제6 게이트 전극(G6)을 형성한다.
제3 게이트 절연막(113) 및 제4 게이트 절연막(114)은 제3 방향(X2)에서 서로 이격될 수 있다. 또한, 제3 게이트 절연막(113) 및 제4 게이트 절연막(114)은 제3 방향(X2)과 교차하는 제4 방향(Y2)을 따라 길게 연장될 수 있다.
제5 게이트 절연막(115) 및 제6 게이트 절연막(116)은 제5 방향(X3)에서 서로 이격될 수 있다. 또한, 제5 게이트 절연막(115) 및 제6 게이트 절연막(116)은 제5 방향(X3)과 교차하는 제6 방향(Y3)을 따라 길게 연장될 수 있다.
몇몇 실시예에서, 제3 방향(X2) 및 제5 방향(X3)은 실질적으로 동일하고, 제4 방향(Y2) 및 제6 방향(Y3)은 실질적으로 동일할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 방향(X2) 및 제5 방향(X3)이 서로 다를 수도 있고, 제4 방향(Y2) 및 제6 방향(Y3)이 서로 다를 수도 있다.
도 17을 참조하면, 도 16의 결과물 상에 제2 절연막(120)을 형성한다.
이에 따라, 제2 핀형 패턴(F3)의 상면, 제3 핀형 패턴(F4)의 상면, 제3 게이트 전극(G3)의 상면 및 측벽, 제4 게이트 전극(G4)의 상면 및 측벽의 프로파일을 따라 연장되는 제2 절연막(120)이 형성될 수 있다.
제2 절연막(120)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 기판(100)의 제1 영역(I) 상의 제2 절연막(120)을 노출시키는 제1 마스크 패턴(M1)을 형성한다. 즉, 제1 마스크 패턴(M1)은 기판(100)의 제2 영역(II) 상에 형성되어, 제1 영역(I) 상의 제2 절연막(120)을 노출시킬 수 있다.
제1 마스크 패턴(M1)은 예를 들어, 포토레지스트(photoresist)를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 18을 참조하면, 제3 스페이서(123), 제4 스페이서(124) 및 제2 리세스(R2)를 형성한다.
제3 스페이서(123) 및 제4 스페이서(124)는 제1 마스크 패턴(M1)을 식각 마스크로 이용하는 식각 공정에 의해 형성될 수 있다. 이에 따라, 제3 게이트 절연막(113)의 양 측벽 및 제3 게이트 전극(G3)의 양 측벽 상에 제3 스페이서(123)가 형성될 수 있다. 또한, 제4 게이트 절연막(114)의 양 측벽 및 제4 게이트 전극(G4)의 양 측벽 상에 제4 스페이서(124)가 형성될 수 있다.
제2 리세스(R2)는 제3 게이트 전극(G3), 제4 게이트 전극(G4), 제3 스페이서(123) 및 제4 스페이서(124)를 식각 마스크로 이용하는 식각 공정에 의해 형성될 수 있다. 이에 따라, 제2 핀형 패턴(F3) 내에, 제3 게이트 전극(G3)의 측벽 및 제4 게이트 전극(G4)의 측벽에 인접하는 제2 리세스(R2)가 형성될 수 있다.
이어서, 제1 마스크 패턴(M1)을 제거할 수 있다.
도 19를 참조하면, 제2 리세스(R2) 내에 p형 불순물을 포함하는 제2 소오스/드레인 영역(132)을 형성한다.
제2 소오스/드레인 영역(132)을 형성하는 것은, 제1 선택적 에피 공정 및 상기 제1 선택적 에피 공정과 인시츄로 수행되는 제1 도핑 공정을 이용할 수 있다.
제2 소오스/드레인 영역(132)을 형성하는 것은, 도 6의 제1 소오스/드레인 영역(131)을 형성하는 것과 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
도 20을 참조하면, 도 19의 결과물 상에 제3 절연막(220)을 형성한다.
기판(100)의 제1 영역(I)에서, 제3 절연막(220)은 제2 소오스/드레인 영역(132)의 상면, 제3 스페이서(123)의 상면, 제4 스페이서(124)의 상면, 제3 게이트 전극(G3)의 상면 및 제4 게이트 전극(G4)의 상면의 프로파일을 따라 연장될 수 있다. 기판(100)의 제2 영역(II)에서, 제3 절연막(220)은 제2 절연막(120)의 상면의 프로파일을 따라 연장될 수 있다.
제3 절연막(220)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 제2 영역(II) 상의 제3 절연막(220)을 노출시키는 제2 마스크 패턴(M2)을 형성한다. 즉, 제2 마스크 패턴(M2)은 기판(100)의 제1 영역(I) 상에 형성되어, 제2 영역(II) 상의 제3 절연막(220)을 노출시킬 수 있다.
제2 마스크 패턴(M2)은 예를 들어, 포토레지스트(photoresist)를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 21을 참조하면, 제5 스페이서(125), 제6 스페이서(126) 및 제3 리세스(R3)를 형성한다.
제5 스페이서(125) 및 제6 스페이서(126)는 제2 마스크 패턴(M2)을 식각 마스크로 이용하는 식각 공정에 의해 형성될 수 있다. 이에 따라, 제5 게이트 절연막(115)의 양 측벽 및 제5 게이트 전극(G5)의 양 측벽 상에 제5 스페이서(125)가 형성될 수 있다. 또한, 제6 게이트 절연막(116)의 양 측벽 및 제6 게이트 전극(G6)의 양 측벽 상에 제6 스페이서(126)가 형성될 수 있다.
도 21에서, 제5 스페이서(125)의 두께 및 제6 스페이서(126)의 두께는, 제3 스페이서(123)의 두께 및 제4 스페이서(124)의 두께와 유사한 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 리세스(R3)는 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제5 스페이서(125) 및 제6 스페이서(126)를 식각 마스크로 이용하는 식각 공정에 의해 형성될 수 있다. 이에 따라, 제3 핀형 패턴(F4) 내에, 제5 게이트 전극(G5)의 측벽 및 제6 게이트 전극(G6)의 측벽에 인접하는 제3 리세스(R3)가 형성될 수 있다.
이어서, 제2 마스크 패턴(M2)을 제거할 수 있다.
도 22를 참조하면, 제3 리세스(R3) 내에 제3 소오스/드레인 영역(134)을 형성한다.
예를 들어, 제2 선택적 에피 공정을 수행하여, 제3 리세스(R3) 내에 제3 소오스/드레인 영역(134)을 형성할 수 있다. 상기 제2 선택적 에피 공정은 예를 들어, 화학기상증착 공정을 포함할 수 있다.
몇몇 실시예에서, 제3 소오스/드레인 영역(134)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 즉, 제3 소오스/드레인 영역(134)의 최상부는 제3 핀형 패턴(F4)의 최상면보다 위로 돌출될 수 있다.
몇몇 실시예에서, 제3 소오스/드레인 영역(134)을 형성한 후에, 제4 절연막(미도시)을 형성하는 것을 더 포함할 수 있다. 예를 들어, 제3 소오스/드레인 영역(134)을 형성한 후에, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함하는 제4 절연막을 형성할 수 있다.
도 22에서, 제3 절연막(220) 및 상기 제4 절연막은 제거되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제3 절연막(220) 및 상기 제4 절연막은, 기판(100)의 제1 영역(I) 또는 제2 영역(II) 상에 남아 있을 수도 있다.
도 23을 참조하면, 제2 소오스/드레인 영역(132)의 일부 및 제3 소오스/드레인 영역(134)의 일부를 노출시키는 제4 층간 절연막(143)을 형성한다.
예를 들어, 제2 소오스/드레인 영역(132)의 일부를 노출시키는 제3 컨택홀(H3)과, 제3 소오스/드레인 영역(134)의 일부를 노출시키는 제4 컨택홀(H4)을 포함하는 제4 층간 절연막(143)을 형성할 수 있다.
먼저, 도 22에 따른 결과물 상에 제4 층간 절연막(143)을 형성할 수 있다. 제4 층간 절연막(143)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 제4 층간 절연막(143)의 일부를 식각하여, 제2 소오스/드레인 영역(132)의 일부를 노출시키는 제3 컨택홀(H3) 및 제3 소오스/드레인 영역(134)의 일부를 노출시키는 제4 컨택홀(H4)을 형성할 수 있다.
도 24를 참조하면, 기판(100)의 제2 영역(II) 상의 제4 층간 절연막(143) 및 제3 소오스/드레인 영역(134)의 일부를 노출시키는 제3 마스크 패턴(M3)을 형성한다. 즉, 제3 마스크 패턴(M3)은 기판(100)의 제1 영역(I) 상에 형성되어, 제3 소오스/드레인 영역(134)의 일부를 노출시킬 수 있다.
이어서, 노출된 제3 소오스/드레인 영역(134) 내에 제1 n형 불순물을 도핑하는 제2 도핑 공정을 수행할 수 있다. 예를 들어, 도시된 것처럼, 제4 컨택홀(H4)을 이용하여 제3 소오스/드레인 영역(134) 내에 제1 n형 불순물을 도핑할 수 있다.
상기 제1 n형 불순물은 예를 들어, 인(P), 비소(As), 안티몬(Sb) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 상기 제2 도핑 공정은 예를 들어, 이온주입 공정을 포함할 수 있다.
이어서, 제3 마스크 패턴(M3)을 제거할 수 있다.
도 25를 참조하면, 제3 컨택홀(H3) 내에 제2 컨택(250)을 형성하고, 제4 컨택홀(H4) 내에 제3 컨택(350)을 형성한다.
제2 컨택(250)은 예를 들어, 제2 실리사이드막(252), 제3 도전막(254) 및 제4 도전막(256)을 포함할 수 있다. 제3 컨택(350)은 예를 들어, 제3 실리사이드막(352), 제5 도전막(354) 및 제6 도전막(356)을 포함할 수 있다.
제2 컨택(250) 및 제3 컨택(350)을 형성하는 것은, 도 8의 제1 컨택(150)을 형성하는 것과 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제2 컨택(250) 및 제3 컨택(350)은 실질적으로 동일하게 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 컨택(250) 및 제3 컨택(350)은 동일한 물질로 구성될 수도 있고, 서로 다른 물질로 구성될 수도 있다.
도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 1 내지 도 25를 참조하여 설명한 것과 중복되는 것은 간략히 설명하거나 생략한다.
참고적으로, 도 26은 도 15의 B-B' 및 C-C'를 따라 절단한 단면도이다. 또한, 도 26은 도 21 이후의 공정을 설명하기 위한 도면이다.
도 26 및 도 22를 참조하면, 제3 리세스(R3) 내에 제2 n형 불순물을 포함하는 제3 소오스/드레인 영역(134)을 형성한다.
상기 제2 n형 불순물은 예를 들어, 인(P), 비소(As), 안티몬(Sb) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제3 소오스/드레인 영역(134)을 형성하는 것은, 상기 제2 선택적 에피 공정 및 상기 제2 선택적 에피 공정과 인시츄로 수행되는 제3 도핑 공정을 이용할 수 있다.
예를 들어, 도 26에 도시된 것처럼, 제2 소오스 가스(P5) 및 제2 도핑 가스(P6)를 이용하는 화학기상증착 공정을 수행하여, 상기 제2 선택적 에피 공정 및 상기 제3 도핑 공정을 수행할 수 있다.
몇몇 실시예에서, 제2 소오스 가스(P5)는 실리콘 전구체(Si precursor)를 포함할 수 있다. 이에 따라, 실리콘(Si)을 포함하는 제3 소오스/드레인 영역(134)이 형성될 수 있다. 실리콘 전구체는 예를 들어, SiCl2 (dichlorosilane)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 도핑 가스(P6)는 n형 불순물 전구체를 포함할 수 있다. 예를 들어, 제2 도핑 가스(P6)는 인(P), 비소(As), 안티몬(Sb) 또는 이들의 조합 중 적어도 하나의 전구체를 포함할 수 있다.
몇몇 실시예에서, 제2 소오스 가스(P5)는 실리콘 전구체를 포함하고, 제2 도핑 가스(P6)는 인 전구체를 포함할 수 있다. 이에 따라, 인(P)이 도핑된 실리콘(Si)을 포함하는 제3 소오스/드레인 영역(134)이 형성될 수 있다.
이어서, 도 22 내지 도 25를 참조하여 설명한 것과 동일한 공정이 수행될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 111, 112: 게이트 절연막
121, 122: 스페이서 131: 제1 소오스/드레인 영역
141: 제1 층간 절연막 150: 제1 컨택
F1: 제1 핀형 패턴 G1, G2: 게이트 전극
R1: 제1 리세스 SG: 제1 소오스 가스
DG: 제1 도핑 가스 H1: 제1 컨택홀

Claims (10)

  1. 기판 상에 핀형 패턴을 형성하고,
    상기 핀형 패턴 상에, 상기 핀형 패턴과 교차하는 제1 게이트 전극을 형성하고,
    상기 핀형 패턴 내에, 상기 제1 게이트 전극의 측벽에 인접하는 리세스를 형성하고,
    소오스 가스 및 도핑 가스를 이용하는 화학기상증착 공정을 수행하여, 상기 리세스 내에 소오스/드레인 영역을 형성하는 것을 포함하고,
    상기 소오스 가스는 실리콘 전구체 및 게르마늄 전구체를 포함하고,
    상기 도핑 가스는 갈륨 전구체 및 붕소 전구체를 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 소오스/드레인 영역을 형성한 후에,
    상기 소오스/드레인 영역의 일부를 노출시키는 컨택홀을 포함하는 층간 절연막을 형성하고,
    상기 컨택홀 내에 컨택을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 층간 절연막을 형성한 후에,
    상기 소오스/드레인 영역 내에 p형 불순물을 비도핑하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제 2항에 있어서,
    상기 컨택을 형성하는 것은, 상기 소오스/드레인 영역과 접촉하는 실리사이드막을 형성하고, 상기 실리사이드막 상에 도전막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 소오스/드레인 영역을 형성한 후에, 상기 제1 게이트 전극을 노출시키는 층간 절연막을 형성하고,
    상기 제1 게이트 전극을 제거하여 트렌치를 형성하고,
    상기 트렌치 내에 제2 게이트 전극을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  6. 기판 상에 핀형 패턴을 형성하고,
    상기 핀형 패턴 상에, 상기 핀형 패턴과 교차하는 게이트 전극을 형성하고,
    상기 핀형 패턴 내에, 상기 게이트 전극의 측벽에 인접하는 리세스를 형성하고,
    선택적 에피 공정 및 상기 선택적 에피 공정과 인시츄(in-situ)로 수행되는 도핑 공정을 이용하여, 상기 리세스 내에 소오스/드레인 영역을 형성하는 포함하고,
    상기 소오스/드레인 영역은 갈륨(Ga) 및 붕소(B)가 도핑된 Si1 - xGex (여기서, x는 0<x<1임)를 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 x는 0.4 내지 0.7인 반도체 장치의 제조 방법.
  8. 기판 상에 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고,
    상기 제1 핀형 패턴 내에 제1 리세스를 형성하고,
    제1 선택적 에피 공정 및 상기 제1 선택적 에피 공정과 인시츄로 수행되는 제1 도핑 공정을 이용하여, 상기 제1 리세스 내에 p형 불순물을 포함하는 제1 소오스/드레인 영역을 형성하고,
    상기 제2 핀형 패턴 내에 제2 리세스를 형성하고,
    제2 선택적 에피 공정을 수행하여, 상기 제2 리세스 내에 제2 소오스/드레인 영역을 형성하고,
    상기 제2 소오스/드레인 영역을 형성한 후에, 상기 제2 소오스/드레인 영역 내에 제1 n형 불순물을 도핑하는 제2 도핑 공정을 수행하고,
    상기 제1 소오스/드레인 영역을 형성한 후에, 상기 제1 소오스/드레인 영역 내에 p형 불순물을 비도핑하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 제1 소오스/드레인 영역은 갈륨(Ga) 및 붕소(B)가 도핑된 Si1 - xGex (여기서, x는 0<x<1임)를 포함하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 제2 소오스/드레인 영역을 형성한 후에, 상기 제1 소오스/드레인 영역의 일부를 노출시키는 제1 컨택홀과, 상기 제2 소오스/드레인 영역의 일부를 노출시키는 제2 컨택홀을 포함하는 층간 절연막을 형성하는 것을 더 포함하고,
    상기 제2 도핑 공정을 수행하는 것은, 상기 제2 컨택홀을 이용하여 상기 제2 소오스/드레인 영역 내에 상기 제1 n형 불순물을 도핑하는 것을 포함하는 반도체 장치의 제조 방법.
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