KR101224377B1 - 실리콘층의 형성방법 및 이를 이용한 표시기판의 제조방법 - Google Patents
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Abstract
실리콘 결정분율을 향상시키는 실리콘층의 형성방법 및 이를 이용한 표시기판의 제조방법이 개시된다. 실리콘층이 형성방법은 SiF4, NF3 및 SiF4-H2 가스들 중 선택된 가스를 제1 반응가스로 사용하는 플라즈마 화학기상증착 방법을 통해 기판에 형성된 실리콘 질화물층 표면을 플라즈마 전처리하는 단계와, SiF4, H2 및 Ar이 혼합된 제2 반응가스를 사용하는 플라즈마 화학기상증착방법을 통해 상기 전처리된 실리콘 질화물층 상에 실리콘층을 형성하는 단계를 포함한다. 따라서, 실리콘층에서 실리콘결정의 결정분율이 향상되고, 실리콘결정의 그레인 사이즈 및 분포의 균일성이 향상된 실리콘층을 제조할 수 있다.
실리콘, 결정, 플라즈마, 전처리, 균일성
Description
도 1 내지 도 4는 본 발명의 일 실시예에 따른 실리콘층의 형성방법을 도시한 공정도들이다.
도 5a 내지 도 5g는 서로 다른 반응가스들로 인터페이스층의 표면에 형성된 실리콘층들의 사진들이다.
도 6은 본 발명의 일 실시예에 따른 표시기판의 제조방법에 의해 제조된 표시기판의 평면도이다.
도 7 내지 도 11은 도 6에 도시된 표시기판 제조방법의 공정도들이다.
도 12는 본 발명의 다른 실시예에 따른 표시기판의 제조방법을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 310 : 기판 21 : 실리콘 질화물층
25, 325 : 인터페이스층 321 : 게이트 절연층
330 : 반도체층 331 : 실리콘층
335 : 저항성 접촉층 350 : 패시베이스션층
370 : 화소전극 SE : 소스 전극
GE : 게이트 전극 C : 채널층
DE : 드레인 전극 TFT : 박막트랜지스터
E1, E2 : 전극 CH : 챔버
P : 전원공급부
본 발명은 실리콘층의 형성방법 및 이를 이용한 박막트랜지스터의 형성방법에 관한 것이다. 보다 상세하게는, 실리콘결정의 분율 및 결정의 균일성을 향상시키는 실리콘층의 형성방법 및 이를 이용한 표시기판이 제조방법에 관한 것이다.
일반적으로, 휴대 전화기의 출현과 평판 디스플레이 패널에 대한 필요성 때문에, 박막트랜지스터를 포함하는 전자 디스플레이와 액정표시장치는 놀라운 성장을 해 오고 있고, CRT 디스플레이와 견줄 수 있는 전 색상 디스플레이가 실현되는 단계까지 성장하였다. 비정실 실리콘(a-Si:H)을 반도체층으로 사용하는 박막트랜지스터는 주로 큰 유리기판에 적용되고, 저가이며 액정 구동의 요구에 잘 부합하므로, 능동 매트릭스 액정 표시장치에서 화소충전 장치로서 널리 이용되고 있다.
그러나, 최근에는 보다 우수한 대비비, 컬러의 균일성, 고휘도 및 광시야각 등에 대한 요구와, 모바일 표시장치의 표시패널과 같이 작은 사이즈이면서 많은 정보를 표시하는 디스플레이에 대한 빠른 성장의 필요성 때문에, 유기 발광 다이오드 (organic light emissive diode) 및 폴리머 재료 기반 발광 다이오드와 같은 새로운 기술에 대한 관심이 증가하게 되었다.
이러한 요구는 능동 매트릭스 디스플레이 장치용 박막트랜지스터에 사용되는 반도체층 재료의 특성을 향상시키는 방향으로 나아가고 있다, 즉, 비정질 실리콘(a-Si:H) 박막이 제공할 수 있는 것 보다 높은 안정성과 더 급속한 충전 특성을 필요로 한다.
마이크로결정 실리콘은 능동매트릭스 유기 발광 다이오드를 사용하는 표시패널에서, 상기 박막트랜지스터의 반도체층 물질로 사용될 수 있는 잠재력을 가진 물질이다. 이 층은 상기 유기 발광 다이오드의 구동에 필수적인 이동도 및 안정성을 상기 박막트랜지스터에 제공할 수 있다.
마이크로결정 실리콘층은 SiF4, H2 및 Ar의 혼합가스를 사용한 표준 13.56MHz 플라즈마 화학기상증착 시스탬에서 발전되어 왔다. 상기 마이크로 결정 실리콘층이 상기 박막트랜지스터의 반도층으로 사용되기 위해서는 실리콘 결정의 사이즈 및 분포의 균일성이 요구되는 기준값 이상으로 향상되어야 하고, 실리콘층에서 상기 실리콘 결정이 차지하는 결정분율이 향상되어야 한다. 또한, 상기 실리콘 결정의 사이즈는 클수록 선호되지만, 상기 사이즈가 작더라도 상기 사이즈가 보다 균일한 경우가 보다 바람직하다.
상기 실리콘층의 증착은 플라즈마 화학기상증착 방법으로 형성될 수 있으며, 상기 박막트랜지스터의 반도체층으로서 아몰퍼스 실리콘층보다 우수한 특성을 갖는 실리콘층을 형성하기 위해서는 최적화된 공정조건이 요구된다. 상기 실리콘층 증착 의 공정조건은 플라즈마파워, 챔버압력, 기판온도, 반응 가스의 유량, 전극과 기판간의 간격 및 증착시간 등이다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 형성된 실리콘층에서 실리콘결정의 분율, 결정 사이즈 및 분포의 균일성을 향상시키는 실리콘층의 형성방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 실리콘층의 형성방법을 이용하여 보다 향상된 특성을 갖는 스위칭 소자가 형성된 표시기판의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 일 실시예에 따른 실리콘층의 형성방법은 SiF4, NF3 및 SiF4-H2 가스들 중 선택된 가스를 제1 반응가스로 사용하는 플라즈마 화학기상증착(plasma enhanced CVD)방법을 통해 기판에 형성된 실리콘 질화물층 표면을 플라즈마 전처리(Plasma pretreatment)하는 단계와, SiF4, H2 및 Ar이 혼합된 제2 반응가스를 사용하는 플라즈마 화학기상증착방법을 통해 상기 전처리된 실리콘 질화물층 상에 실리콘층을 형성하는 단계를 포함한다.
바람직하게는, 상기 제1 반응가스로 상기 SiF4 가스가 사용하여, 플라즈마파워가 540 내지 660 (W/cm2), 챔버압력이 1.1 내지 1.3 (Torr), 전극간 간격이 16 내지 20 (mm), 유량이 270 내지 330 (sccm) 및 전처리 시간이 108 내지 132 (second)인 공정조건에서 상기 플라즈마 전처리하는 단계를 수행한다. 바람직하게는, 플라 즈마파워가 600 (W/cm2), 챔버압력이 1.2 (Torr), 전극간 간격이 18 (mm), 가스 유량이 300 (sccm) 및 전처리 시간이 120 (second)인 공정조건에서 상기 플라즈마 전처리하는 단계를 수행한다.
바람직하게는, 플라즈마파워가 190 내지 230 (mW/cm2), 챔버압력이 3 내지 4 (Torr), 전극간 간격이 16 내지 20 (mm), 기판온도가 198 내지 242 및 SiF4:H2:Ar의 가스 유량이 45 내지 55 : 675 내지 825 : 450 내지 550인 공정조건에서 상기 실리콘층을 형성하는 단계를 수행한다. 바람직하게는, 플라즈마파워가 210 (mW/cm2), 챔버압력이 3 내지 5 (Torr), 전극간 간격이 18 (mm), 기판온도가 220(℃) 및 SiF4:H2:Ar의 가스 유량이 50 : 750 : 500인 공정조건에서 상기 실리콘층을 형성하는 단계를 수행한다.
바람직하게는, 상기 플라즈마 전처리하는 단계 및 실리콘층을 형성하는 단계를 동일한 챔버에서 연속적으로 수행한다.
상기한 본 발명의 다른 목적을 실현하기 위하여, 일 실시예에 따른 표시기판의 제조방법은 기판 상에 게이트 배선 및 게이트 전극을 형성하는 단계와, 상기 게이트 배선 및 게이트 전극을 커버하는 실리콘 질화물층을 형성하는 단계와, SiF4 가스를 제1 반응가스로 사용하는 플라즈마 화학기상증착(plasma enhanced CVD)방법을 통해 상기 실리콘 질화물층 표면을 플라즈마 전처리(Plasma pretreatment)하는 단계와, SiF4, H2 및 Ar이 혼합된 제2 반응가스를 사용하는 상기 플라즈마 화학기상증착(plasma enhanced CVD)방법을 통해 상기 전처리된 실리콘 질화물층 상에 실 리콘결정을 포함하는 반도체층을 형성하는 단계와, 상기 게이트 배선과 교차하는 소스 배선과, 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
바람직하게는, 상기 표시기판의 제조방법은 상기 소스 전극 및 드레인 전극이 형성된 기판 상에 패시베이션층을 형성하는 단계와, 상기 드레인 전극과 전기적으로 연결되는 화소전극을 형성하는 단계를 더 포함한다. 상기 플라즈마 전처리하는 단계 및 반도체층을 형성하는 단계는 13.56MHz 플라즈마 화학기상증착 반응기를 사용하여 수행한다.
이러한 실리콘층의 형성방법 및 이를 이용한 표시기판의 제조방법에 의하면, 전계효과 이동도 및 임계전압 안정성 등의 특성이 아몰퍼스 실리콘층보다 우수한 반도체층이 형성된 표시기판을 제공할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
실리콘층의 형성방법
도 1 내지 도 4는 본 발명의 일 실시예에 따른 실리콘층의 형성방법을 도시한 단면도들이다. 구체적으로, 도 1은 기판(10) 상에 형성된 실리콘 질화물층(21)을 도시한다. 도 2는 상기 실리콘 질화물층(21)을 플라즈마 전처리하는 공정을 도시한다. 도 3은 플라즈마 전처리된 실리콘 질화물층(25)(이하, '인터페이스층'으로 칭함)을 도시한다. 도 4는 인터페이스층(25) 상에 형성된 실리콘층(30)을 도시한다.
도 1 내지 도 4를 참조하면, 실리콘층(30) 형성방법은 SiF4, NF3 및 SiF4-H2 가스들 중 선택된 가스를 제1 반응가스로 사용하는 플라즈마 화학기상증착(plasma enhanced CVD) 방법을 통해 상기 기판(10)에 형성된 실리콘 질화물층(21) 표면을 플라즈마 전처리(Plasma pretreatment)하는 단계와, SiF4, H2 및 Ar이 혼합된 제2 반응가스를 사용하는 플라즈마 화학기상증착 방법을 통해 상기 전처리된 실리콘 질화물층(25) 상에 실리콘층(30)을 형성하는 단계를 포함한다.
먼저, 도 1에 도시된 바와 같이, 상기 실리콘 질화물층(21)이 형성된 기판(10)을 준비한다. 상기 기판(10)은 바람직하게는 유리 기판이며, 상기 실리콘 질화물층(21)은 고온 화학기상증착법 및 저온 화학기상증착법 등을 통하여 상기 기판(10) 상에 층착된다. 상기 실리콘 질화물층(21)은 물이나 나트륨의 확산이 잘 되지 않는 좋은 확산 방지막의 성질을 갖고 있기 때문에 실리콘 소자의 최종 보호막으로 사용된다.
이후, 상기 실리콘 질화물층(21)이 형성된 기판(10)을 도 2에 도시된 플라즈마 화학기상증착 장치로 플라즈마 전처리를 행한다. 구체적으로, 상기 플라즈마 화학기상증착 장치는 챔버(CH), 서로 대향하며 상기 챔버(CH)의 내부에 배치된 제1 전극(E1) 및 제2 전극(E2), 가스공급부 및 상기 제1 전극(E1)에 고주파 전원을 공급하는 전원공급부(P)를 포함한다.
상기 기판(10)을 접지된 제2 전극(E2) 상에 배치하고, SiF4, NF3 및 SiF4-H2 가스들 중 선택된 하나의 제1 반응가스를 상기 챔버(CH)의 내부로 공급하며, 제1 고주파 전원을 상기 제1 전극(E1)에 인가한다. 바람직하게는, 상기 전원공급부(P) 는 13.56MHz RF 전원을 상기 제1 전극(E1)에 인가한다.
상기 제1 전극(E1) 및 제2 전극(E2) 간의 글로우방전에 의해 생성된 자유전자가 충분한 에너지를 얻어 상기 제1 반응가스 분자들과 충돌할 때 상기 제1 반응가스의 이온이 생성되어 플라즈마가 형성된다. 이온화된 상기 제1 반응가스는 큰 에너지를 얻어, 도 2에 도시된 바와 같이, 상기 실리콘 질화물층(21)과 반응한다. 그 결과, 도 3에 도시된 바와 같이, 상기 실리콘 질화물층(21)의 표면의 조직 및 성질이 변화된 상기 인터페이스층(25)이 형성된다. 따라서, 상기 기판(10) 상에는 두께가 감소된 실리콘 질화물층(21) 및 상기 인터페이스층(25)이 형성된다.
상기 인터페이스층(25)의 조직특성 및 성질은 플라즈마파워, 챔버압력, 상기 제1 전극(E1)과 기판(10)간의 간격, 상기 제1 반응가스의 유량 및 상기 전처리 공정의 시간 등에 따라 변화된다. 상기 플라즈마 전처리로 인해 상기 인터페이스층(25)은 상기 실리콘 질화물층(21)보다 높은 에너지 레벨을 갖고, 표면에 요철을 형성하여 후술될 상기 실리콘층(30)이 보다 용이하게 형성되도록 한다.
계속해서, 동일한 상기 플라즈마 화학기상증착 장치를 사용하여, 상기 전처리된 실리콘 질화물(25)층, 즉 상기 인터페이스층(25) 위에 실리콘층(30)을 형성한다. 부산물과 상기 플라즈마 잔류물을 배기시키고 상기 챔버(CH)의 내부로 SiF4, H2 및 Ar이 혼합된 제2 반응가스를 공급하고, 상기 제1 전극(E1)에 제2 고주파 전원을 인가한다.
SiF4, H2 및 Ar의 이온, 전자 및 중성자로 이루어진 플라즈마에서, 상기 SiF4, H2는 상기 인터페이스층(25)의 표면에서 화학반응을 하며, 그 결과, 상기 인 터페이스층(25)의 표면에는, 도 4에 도시된 바와 같이, 실리콘층(30)이 형성된다. 상기 실리콘층(30)은 비정질 실리콘과 결정질 실리콘을 포함한다. 상기 결정질 실리콘의 결정화정도는 상기 비정질 실리콘보다는 크고, 폴리실리콘보다는 작을 수 있다.
상기 실리콘층(30)이 박막트랜지스터 등의 회로소자의 반도체층으로 사용되기 위해서는 전계효과 이동도 및 임계전압 안정성 등이 우수해야 한다. 상기 실리콘층(30)의 상기 반도체층으로서의 특성은 상기 실리콘층(30)에서 실리콘 결정분율 및 상기 실리콘결정의 그레인 사이즈가 균일할수록 향상된다. 여기서, 상기 실리콘결정의 결정분율은 형성된 실리콘층(30)에서 실리콘결정이 차지하는 부피비율로 정의된다.
한편, 상기 실리콘층(30)의 결정분율 및 상기 실리콘결정의 그레인 사이즈의 균일성은 상기 인터페이스층(25)의 조직 및 특성에 따라 좌우된다. 또한, 상기 인터페이스층(25)의 조직 및 특성은 상기 실리콘 질화물층(21)을 플라즈마 전처리하는 방법에 따라 좌우된다. 구체적으로, 전술한 바와 같이, 상기 인터페이스층(25)의 조직 및 특성은 플라즈마 전처리 공정에서 플라즈마파워, 챔버압력, 상기 제1 전극(E1) 및 제2 전극(E2) 간의 간격, 상기 제1 반응가스의 종류, 상기 제1 반응가스의 유량 및 상기 전처리 공정의 시간 등에 따라 변화된다.
도 5a 내지 도 5g는 서로 다른 반응가스들로 인터페이스층의 표면에 형성된 실리콘층들의 사진들이다.
구체적으로, 도 5a 내지 도 5g는 플라즈마파워가 600 (W/cm2), 챔버압력이 1.2 (Torr), 전극간 간격이 18 (mm), 가스 유량이 300 (sccm) 및 전처리 시간이 120 (second)인 공정조건에서, 상기 제1 반응가스의 종류를 달리하여 상기 실리콘 질화물층(21)의 표면을 플라즈마 전처리하고, 플라즈마파워가 210 (mW/cm2), 챔버압력이 3 내지 5 (Torr), 전극간 간격이 18 (mm), 기판온도가 220(℃) 및 SiF4:H2:Ar의 가스 유량이 50 : 750 : 500인 공정조건에서 상기 인터페이스층(25) 위에 형성된 실리콘층(30)의 사진들이다.
상기 제1 반응가스가 도 5a에서는 N2이고, 도 5b에서는 NF3이고, 도 5c에서는 SiF4/H2이고, 도 5d 및 도 5e에서는 SiF4이고, 도 5f에서는 H2이고, 도 5g에서는 플라즈마 전처리를 하지 않은 경우이다. 도 5d는 SiF4:H2:Ar의 가스 유량이 50 : 750 : 500인 공정조건에서 형성된 실리콘층(30)의 사진을 도시하고, 도 5e는 SiF4:H2:Ar의 가스 유량이 전술된 비율과 달리하여 형성된 실리콘층(30)의 사진을 도시한다.
하기 하는 표는 상기 실험결과를 정리한 데이터이다.
[표]
가스 | N2 | NF3 | SiF4-H2 | H2 | SiF4 |
결정분율 | 74-75% | 75% | 70% | ~50% | 72% |
그레인 사이즈 균일성 | 불량 | 양호 | 양호 | 우수 | 최우수 |
증착의 균일성 | 양호 | 불량 | 양호 | 양호 | 양호 |
상기 사진들 및 [표]를 참조하면, 상기 실리콘 질화물층(21)을 플라즈마 전처리하는 가스가 달라짐에 따라, 상기 실리콘 질화물층(21) 위에 형성된 상기 실리 콘층(30)의 표면조직은 매우 크게 변화된다.
구체적으로, 도 5a에 도시된 N2 플라즈마 전처리의 경우 실리콘 결정분율이 약 74(%)이고, 도 5b에 도시된 NF3 플라즈마 전처리의 경우 실리콘 결정분율이 약 75(%)이며, 도 5c에 도시된 SiF4-H2 플라즈마 전처리의 경우 실리콘 결정분율이 약 70(%)이고, 도 5d에서 SiF4 플라즈마 전처리의 경우 실리콘 결정분율이 약 72(%)이며, 도 5e에서 SiF4 플라즈마 전처리의 경우 실리콘 결정분율이 약 64(%)이며, 도 5f에서 H2 플라즈마 전처리의 경우 실리콘 결정분율이 약 50(%)이고, 도 5g에서 플라즈마 전처리하지 않은 경우 실리콘 결정분율이 약 66(%)이다.
또한, 반응가스의 종류가 달라짐에 따라, 실리콘 결정의 그레인 사이즈의 균일성 및 실리콘 결정이 증착되는 증착의 균일성이 크게 달라진다.
상기 실리콘결정의 그레인 사이즈의 불균일성은 표시기판에 형성되는 박막트랜지스터의 정상적인 동작을 저해하며, 그 결과 표시장치의 표시품질을 저하시킨다. 따라서, 상기 실리콘결정의 결정분율은 매우 높지만 불균일한 그레인 사이즈를 갖는 경우보다, 낮은 결정분율을 갖지만 보다 균일한 그레인 사이즈를 갖는 경우가 선호된다.
도 5a 내지 도 5g를 참조하면, N2를 상기 제1 반응가스로 사용하여 플라즈마 전처리를 하였을 경우, 가장 큰 결정분율을 얻을 수 있지만 그레인 사이즈가 상대적으로 불균일하다. 또한, SiF4를 상기 제1 반응가스로 사용하여 상기 실리콘 질화물층(21)을 전처리하는 경우가 상기 실리콘층(30)에서 실리콘결정의 결정분율의 향상, 실리콘결정의 그레인 사이즈의 균일성의 향상 및 상기 실리콘결정의 증착의 균 일성 향상에 가장 효과적인 것을 알 수 있다.
따라서, 상기 플라즈마 전처리 공정 및 실리콘 형성 공정의 공정조건에 약간의 오차를 고려하면, 상기 플라즈마 전처리 공정은 SiF4를 제1 반응가스로 사용하여 플라즈마파워가 약 540 내지 660 (W/cm2), 챔버압력이 1.1 내지 1.3 (Torr), 전극간 간격이 16 내지 20 (mm), 가스 유량이 270 내지 330 (sccm) 및 전처리 시간이 108 내지 132 (second)인 공정조건에서 수행할 수 있다.
또한, 상기 실리콘층(30)을 형성하는 공정은 플라즈마파워가 190 내지 230 (mW/cm2), 챔버압력이 3 내지 4 (Torr), 전극간 간격이 16 내지 20 (mm), 기판온도가 198 내지 242 및 SiF4:H2:Ar의 가스 유량이 45 내지 55 : 675 내지 825 : 450 내지 550인 공정조건에서 수행할 수 있다.
표시기판의 제조방법
도 6은 본 발명의 일 실시예에 따른 표시기판의 제조방법에 의해 제조된 표시기판의 평면도이다. 도 7 내지 도 11은 도 6에 도시된 표시기판 제조방법의 공정도들이다. 구체적으로, 도 7 내지 도 11은 도 6에 도시된 I-I' 선을 따라 절단한 단면도들로서 공정진행에 따른 단면들을 도시한다.
도 6 내지 도 11을 참조하면, 표시기판의 제조방법은 기판(310) 상에 게이트 배선(GL) 및 게이트 전극(GE)을 형성하는 단계와, 상기 게이트 배선(GL) 및 게이트 전극(GE)을 커버하는 실리콘 질화물층(321)을 형성하는 단계와, SiF4 가스를 제1 반응가스로 사용하는 플라즈마 화학기상증착 방법을 통해 상기 실리콘 질화물층(321) 표면을 플라즈마 전처리(Plasma pretreatment)하는 단계와, SiF4, H2 및 Ar이 혼합된 제2 반응가스를 사용하는 상기 플라즈마 화학기상증착 방법을 통해 상기 전처리된 실리콘 질화물층(321) 상에 실리콘결정을 포함하는 채널층(C)을 형성하는 단계와, 상기 게이트 배선(GL)과 교차하는 소스 배선(SL)과, 상기 채널층(C) 상에 소스 전극(SE) 및 드레인 전극(DE)을 형성하는 단계를 포함한다.
먼저, 도 6 및 도 7에 도시된 바와 같이, 게이트 금속을 유리기판(310) 위에 스퍼터 방식으로 증착하고, 포토리소그레피 공정 및 식각 공정을 통해 상기 게이트 배선(GL) 및 게이트 전극(GE)을 형성한다. 상기 게이트 배선(GL) 및 게이트 전극(GE)은 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 은(Ag) 등으로 이루어질 수 있다.
다음, 플라즈마 화학기상증착 방식으로 상기 게이트 배선(GL) 및 게이트 전극(GE)이 형성된 기판(310) 전체를 커버하는 게이트 절연층(321)을 형성한다. 상기 게이트 절연층(321)은 실리콘 질화물층(321)으로 이루어진다.
계속해서, 도 8을 참조하면, 상기 게이트 절연층(321)을 형성하는 공정에서 사용된 챔버와 동일한 챔버에서, SiF4 가스를 제1 반응가스로 사용하는 플라즈마 화학기상증착 방법을 통해, 상기 실리콘 질화물층(321) 표면을 플라즈마 전처리(Plasma pretreatment)한다. 상기 플라즈마 전처리 공정은 도 1 내지 도 5g에서 설명한 플라즈마 전처리 공정과 실질적으로 동일하다.
따라서, 플라즈마파워가 540 내지 660 (W/cm2), 챔버압력이 1.1 내지 1.3 (Torr), 전극간 간격이 16 내지 20 (mm), SiF4 가스의 유량이 270 내지 330 (sccm) 및 전처리 시간이 108 내지 132 (second)인 공정조건에서 상기 플라즈마 전처리 공정을 수행한다.
바람직하게는, 플라즈마파워가 600 (W/cm2), 챔버압력이 1.2 (Torr), 전극간 간격이 18 (mm), SiF4 가스의 유량이 300 (sccm) 및 전처리 시간이 120 (second)인 공정조건에서 상기 플라즈마 전처리 공정을 수행한다. 상기 플라즈마 전처리 결과, 상기 게이트 절연층(321), 즉 상기 실리콘 질화물층(321)의 표면에는 상기 실리콘 질화물층(321)의 조직 및 특성이 변화된 인터페이스층(325)이 형성된다.
이후, SiF4, H2 및 Ar이 혼합된 제2 반응가스를 사용하는 플라즈마 화학기상증착 방법을 통해, 도 9에 도시된 바와 같이, 상기 인터페이스층(321) 상에 실리콘결정을 포함하는 반도체층(330)을 형성한다. 상기 반도체층(330)은 실리콘층(331) 및 저항성 접촉층(335)을 포함한다. 상기 플라즈마 전처리하는 단계 및 반도체층(330)을 형성하는 단계는 13.56MHz 플라즈마 화학기상증착 반응기를 사용하여 수행한다.
구체적으로, 상기 제2 반응가스를 사용한 실리콘층(331) 및 n-type으로 도핑된 저항성 접촉층(335)을 연속적으로 증착한다. 상기 실리콘층(331)은 아몰포스 실리콘 및 결정화된 실리콘을 포함한다. 상기 실리콘층(331)의 조직 및 특성은 도 5d에 도시된 실리콘층(331)과 실질적으로 동일하다. 상기 저항성 접촉층(335)은 상기 제2 반응가스에 도핑 가스인 PH3(포스핀)을 미량 혼합하여 3가 원자인 P가 도핑되도록 한다.
이후, 포토리소그레피 공정 및 식각 공정을 통해, 박막트랜지스터가 형성될 영역, 상기 게이트 배선(GL) 및 축적용량 배선(ST)과 소스 배선(SL)이 교차되는 영역을 제외한 나머지 부분의 상기 실리콘층(331) 및 저항성 접촉층(335)을 제거하여 상기 채널층(C)을 형성한다.
계속해서, 도 6 및 도 10을 참조하면, 상기 채널층(C)이 형성된 상기 기판(310) 상에 상기 게이트 배선(GL)과 교차하는 소스 배선(SL)과, 상기 게이트 전극(GE)에 대응하는 상기 채널층(C) 상에 소스 전극(SE) 및 드레인 전극(DE)을 형성한다.
도 6 및 도 11을 참조하면, 상기 표시기판의 제조방법은 상기 소스 전극(SE) 및 드레인 전극(DE)이 형성된 기판(310) 상에 패시베이션층(350)을 형성하는 단계와, 상기 패시베이션층(350)에 형성된 콘택홀을 통해 상기 드레인 전극(DE)과 전기적으로 연결되는 화소전극(370)을 형성하는 단계를 더 포함한다.
상기 화소전극은 투명한 전도성 물질인 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)로 이루어진다.
도 12는 본 발명의 다른 실시예에 따른 표시기판의 제조방법을 도시한 단면도이다. 구체적으로, 도 12는 능동매트릭스 유기발광다이오드(AMOLED)를 이용한 표시기판을 도시한다.
도 12를 참조하면, 기판(510) 상에 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)은 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 은(Ag) 등으로 이루어질 수 있다. 또한, 상기 게이트 전극(GE)은 물리적 성질이 다른 두 개의 층으로 형성될 수 있다. 이 경우, 하부 금속층은 게이트 신호의 지연이나 전압 강하를 감소시킬 수 있는 비저항이 낮은 금속, 예컨대 알루미늄(Al), 또는 네오디뮴(Nd)과 같은 금속이 첨가된 알루미늄 합금 등 알루미늄 계열의 금속을 포함하는 것이 바람직하다. 상부 금속층은 하부 금속층과는 다른 물질, 특히 ITO 또는 IZO와 전기적 접촉 특성이 우수하면서도 하부 금속층과 식각 속도가 크게 차이가 나지 않는 물질이 적합하다. 이러한 조건을 만족하는 금속으로 몰리브덴(Mo), 질화몰리브덴(MoN) 또는 몰리브덴 합금(Mo-alloy) 등이 있다. 게이트 배선의 측면은 경사져 있으며, 상기 측면은 기판(510)에 대하여 30 내지 80도를 이룬다.
상기 게이트 전극(GE)과 동일한 물질을 사용하여 상기 게이트 전극(GE)과 동일한 층으로 보조전극(CE)을 형성한다.
상기 게이트 전극(GE) 상에는 상기 게이트 전극(GE)을 덮는 실리콘 질화물로 이루어진 게이트 절연층(521)을 형성한다.
이후, 상기 게이트 절연층(521)을 형성하는 공정에서 사용된 챔버와 동일한 챔버에서, SiF4 가스를 제1 반응가스로 사용하는 플라즈마 화학기상증착(plasma enhanced CVD)방법을 통해, 상기 게이트 절연층(521), 즉 실리콘 질화물층(521) 표면을 플라즈마 전처리(Plasma pretreatment)한다. 상기 플라즈마 전처리 공정은 도 1 내지 도 5g에서 설명한 플라즈마 전처리 공정과 동일하다.
따라서, 플라즈마파워가 600 (W/cm2), 챔버압력이 1.2 (Torr), 전극간 간격이 18 (mm), SiF4 가스의 유량이 300 (sccm) 및 전처리 시간이 120 (second)인 공정조건에서 상기 플라즈마 전처리 공정을 수행한다. 상기 플라즈마 전처리 결과, 상기 게이트 절연층(521), 즉 상기 실리콘 질화물층(521)의 표면에는 상기 실리콘 질화물층(521)의 조직 및 특성이 변화된 인터페이스층(525)이 형성된다.
계속해서, SiF4, H2 및 Ar이 혼합된 제2 반응가스를 사용하는 플라즈마 화학기상증착 방법을 통해, 상기 인터페이스층(525), 즉 전처리된 실리콘 질화물층(521) 상에 실리콘결정을 포함하는 채널층(C)을 형성한다. 상기 채널층(C)은 실리콘층 및 상기 실리콘층 위에 형성되는 저항성 접촉층을 포함한다. 상기 채널층(C) 형성 공정은 상기 플라즈마 전처리 공정을 수행한 챔버와 동일한 챔버를 사용하여 수행한다. 구체적으로, 상기 제2 반응가스를 사용한 실리콘층 및 n-type으로 도핑된 저항성 접촉층을 연속적으로 증착한다. 상기 실리콘층은 아몰포스 실리콘 및 결정화된 실리콘을 포함한다. 상기 실리콘층의 조직 및 특성은 도 5d에 도시된 실리콘층과 실질적으로 동일하다. 상기 저항성 접촉층은 상기 제2 반응가스에 도핑 가스인 PH3(포스핀)을 미량 혼합하여 3가 원자인 P가 도핑되도록 한다.
상기 저항성 접촉층 및 게이트 절연층(521) 위에는 소스 전극(SE) 및 드레인 전극(DE)을 형성한다. 상기 소스 전극(SE) 및 드레인 전극(DE)은 다중층으로 형성될 수 있다. 예를 들어 몰리브덴-니오븀(MoNb)으로 이루어지는 제1 금속층, 알루미 늄 합금으로 이루어지는 제2 금속층 및 몰리브덴-니오븀(MoNb)으로 이루어지는 제3 금속층으로 형성될 수 있다. 상기 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 상기 채널층(C)의 노출부와 함께 박막트랜지스터를 형성한다.
상기 소스 전극(SE), 드레인 전극(DE), 노출된 채널층(C) 위에는 패시베이션층(550)을 형성한다. 상기 패시베이션층(550)은 평탄화 특성이 우수하며 감광성을 가지는 유기물질 또는 플라즈마 화학기상증착(PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어질 수 있다. 상기 패시베이션층(550)을 유기 물질로 형성하는 경우에는 상기 채널층(C)이 노출된 부분에 유기 물질이 직접 접촉하는 것을 방지하기 위하여 유기층의 하부에 질화규소(SiNx) 또는 산화규소(SiO2)로 이루어진 무기 절연층이 추가로 형성될 수 있다.
상기 패시베이션층(550) 상에는 평탄화층(560)을 형성한다. 평탄화층(560)은 상기 박막트랜지스터 등이 형성된 기판(510) 표면을 평탄화하여, 후속 공정에서 형성될 유기층이 편평하게 형성되어 발광할 수 있도록 한다. 상기 평탄화층(560)은 실리콘 질화층, 실리콘 산화층 등의 유기층으로 형성할 수 있다.
상기 인터페이스층(525), 실리콘 질화물층(521), 패시베이션층(550) 및 평탄화층(560)을 식각하여 상기 소스 전극(SE) 및 보조전극(130)을 노출시키는 콘택홀을 형성한다.
이후, 상기 평탄화층(560) 상에 화소전극(570)을 형성한다. 상기 화소전극(570)은 예를 들어 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 금(Au) 등의 반사성 금속막, ITO, IZO 등의 투명 도전막, 상기 반사성 금속 상부 및/또는 하부 막에 ITO 또는 IZO를 적층한 다층막 등으로 형성된다. 화소전극(570)은 평면에서 보아 대략 사각형, 원형, 타원형 등으로 패터닝되어 형성된다.
이상에서 상세하게 설명한 바와 같이 본 발명에 따르면, SiF4를 반응가스로 사용한 특정한 공정조건을 이용하여, 플라즈마 화학기상증착 방법으로 게이트 절연층인 실리콘 질화물층을 전처리하면, 반도체층으로서의 특성이 아몰퍼스 실리콘층보다 우수한 반도체층을 상기 게이트 절연층 상에 형성할 수 있다.
또한, 상기 반도체층은 박막트랜지스터 형성공정에서 사용되는 플라즈마 화학기상증착 방식을 사용하여 증착되므로, 실리콘결정을 포함하는 반도체층을 형성하는 다른 방법, 예를 들어, 레이저로 아몰퍼스실리콘층을 폴리실리콘으로 변형시키는 LTPS 기술보다 별도의 설비없이 아몰퍼스 실리콘층보다 특성이 우수한 반도체층을 갖는 박막트랜지스터 및 이를 갖는 표시기판을 제조할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (9)
- SiF4, NF3 및 SiF4-H2 가스들 중 선택된 가스를 제1 반응가스로 사용하는 플라즈마 화학기상증착(plasma enhanced CVD)방법을 통해 기판에 형성된 실리콘 질화물층 표면을 플라즈마 전처리(Plasma pretreatment)하는 단계; 및SiF4, H2 및 Ar이 혼합된 제2 반응가스를 사용하는 상기 플라즈마 화학기상증착(plasma enhanced CVD)방법을 통해 상기 전처리된 실리콘 질화물층 상에 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 실리콘층 형성 방법.
- 제1항에 있어서, 상기 제1 반응가스로 상기 SiF4 가스를 사용하는 경우, 상기 플라즈마 전처리하는 단계는플라즈마파워가 540 내지 660 (W/cm2), 챔버압력이 1.1 내지 1.3 (Torr), 전극간 간격이 16 내지 20 (mm), 가스 유량이 270 내지 330 (sccm) 및 전처리 시간이 108 내지 132 (second)인 공정조건에서 수행하는 것을 특징으로 하는 실리콘층 형성 방법.
- 제2항에 있어서, 상기 플라즈마 전처리하는 단계는플라즈마파워가 600 (W/cm2), 챔버압력이 1.2 (Torr), 전극간 간격이 18 (mm), 가스 유량이 300 (sccm) 및 전처리 시간이 120 (second)인 공정조건에서 수 행하는 것을 특징으로 하는 실리콘층 형성 방법.
- 제2항에 있어서, 상기 실리콘층을 형성하는 단계는플라즈마파워가 190 내지 230 (mW/cm2), 챔버압력이 3 내지 4 (Torr), 전극간 간격이 16 내지 20 (mm), 기판온도가 198 내지 242 및 SiF4:H2:Ar의 가스 유량이 45 내지 55 : 675 내지 825 : 450 내지 550인 공정조건에서 수행하는 것을 특징으로 하는 실리콘층의 형성방법.
- 제4항에 있어서, 상기 실리콘층을 형성하는 단계는플라즈마파워가 210 (mW/cm2), 챔버압력이 3 내지 5 (Torr), 전극간 간격이 18 (mm), 기판온도가 220(℃) 및 SiF4:H2:Ar의 가스 유량이 50 : 750 : 500인 공정조건에서 수행되는 것을 특징으로 하는 실리콘층의 형성방법.
- 제5항에 있어서, 상기 플라즈마 전처리하는 단계 및 실리콘층을 형성하는 단계를 동일한 챔버에서 연속적으로 수행하는 것을 특징으로 하는 실리콘층의 형성방법.
- 기판 상에 게이트 배선 및 게이트 전극을 형성하는 단계;상기 게이트 배선 및 게이트 전극을 커버하는 실리콘 질화물층을 형성하는 단계;SiF4 가스를 제1 반응가스로 사용하는 플라즈마 화학기상증착(plasma enhanced CVD)방법을 통해 상기 실리콘 질화물층 표면을 플라즈마 전처리(Plasma pretreatment)하는 단계;SiF4, H2 및 Ar이 혼합된 제2 반응가스를 사용하는 상기 플라즈마 화학기상증착(plasma enhanced CVD)방법을 통해 상기 전처리된 실리콘 질화물층 상에 실리콘결정을 포함하는 반도체층을 형성하는 단계; 및상기 게이트 배선과 교차하는 소스 배선과, 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조방법.
- 제7항에 있어서,상기 소스 전극 및 드레인 전극이 형성된 기판 상에 패시베이션층을 형성하는 단계; 및상기 드레인 전극과 전기적으로 연결되는 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
- 제7항에 있어서, 상기 플라즈마 전처리하는 단계 및 반도체층을 형성하는 단계는 13.56MHz 플라즈마 화학기상증착 반응기를 사용하여 수행하는 것을 특징으로 하는 표시기판의 제조방법.
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