KR20090104896A - 공기―갭 ｉｌｄ를 위한 ｐｅｃｖｄ-증착된 희생 폴리머 필름의 ｕｖ 경화 - Google Patents

공기―갭 ｉｌｄ를 위한 ｐｅｃｖｄ-증착된 희생 폴리머 필름의 ｕｖ 경화 Download PDF

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아티프 누리
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복헌 김
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 발명의 구체예는 일반적으로 반도체 디바이스의 전도성 엘리먼트들 사이에 약 1의 유전 상수를 지니는 공기 갭을 형성시키는 방법을 제공한다. 공기 갭은 일반적으로 각각의 전도성 엘리먼트들 사이에 희생 재료를 증착시키고, 전도성 엘리먼트와 희생 재료 위에 다공성 층을 증착시키고, 이어서 다공성 층을 통해서 각각의 전도성 엘리먼트들 사이의 공간으로부터 희생재료를 스트리핑하여 각각의 전도성 엘리먼트들 사이에 공기 갭을 형성시킴으로써 형성될 수 있다. 희생 재료는, 예를 들어, 중합된 알페 테르피넨 층일 수 있으며, 다공성 층은, 예를 들어, 다공성 탄소 도핑된 산화물 층일 수 있으며, 스트리핑 공정은, 예를 들어, UV 기재 경화 공정을 이용할 수 있다.

Description

공기―갭 ＩＬＤ를 위한 ＰＥＣＶＤ-증착된 희생 폴리머 필름의 ＵＶ 경화{UV CURING OF PECVD-DEPOSITED SACRIFICIAL POLYMER FILMS FOR AIR-GAP ILD}
배경
발명의 분야
청구범위에 열거된 본 발명의 구체예는 일반적으로 반도체 디바이스의 전도성 엘리먼트들 사이에 약 1의 유전상수(k)를 지니는 공기 갭을 형성시키는 방법에 관한 것이다.
관련 분야에 대한 설명
반도체 기판상에 0.25 이하 마이크론 및 그 보다 더 작은 피쳐(feature)를 용이하게 생성시키는 것은 초대규모 집적(very large scale integration: VLSI) 디바이스 및 극초대규모 집적(ULSI) 디바이스의 차세대를 위한 주요 기술이다. 그러나, 회로기술의 주변 기술들이 진보됨에 따라서, 인터커넥트 피쳐의 치수 감소는 디바이스를 제조하는데 사용된 재료의 물리적인 특성 및 가공 기술에 대한 요구를 증가시키고 있다. 예를 들어, 집적회로 상의 반도체 디바이스의 밀도를 개선시키기 위해서, 피쳐의 크기가 0.25 마이크론 범위로 감소된다. 또한, 본질적으로 구리에 의해서 제공되는 낮은 저항으로 인해서 구리가 일차 전도체로서 알루미늄을 대신한다. 추가로, 치수 감소는 유전재료, 즉, 이전에 사용된 것들보다 낮은 유전상수로서 약 4.0 미만의 유전상수, 즉, 낮은 k를 지니는 전도성 피쳐들 사이에 정 위된 재료를 필수로 하는데, 그 이유는 전도성 엘리먼트의 치밀함으로부터 발생되는 층들 사이의 증가된 용량 결합(capacitive coupling)이 반도체 디바이스의 기능에 유해하게 영향을 줄 수 있기 때문이다.
현재 요구되는 다층 반도체 디바이스를 형성시키는데 사용되는 통상의 방법은 다마신 공정(damascene process) 또는 듀얼 다마신 공정(dual damascene process)이다. 다마신 방법에서, 예를 들어, 하나 이상의 낮은 k 유전 재료가 증착되고 패턴 에칭되어 수직 및 수평 인터커넥트(interconnect)를 형성시킨다. 전도성 재료, 예컨대, 구리-함유 재료 및 그 밖의 재료, 예컨대, 구리-함유 재료가 주변의 낮은 k 유전 재료로 확산되는 것을 억제하기 위해서 사용되는 배리어 층 재료(barrier layer material)가 에칭된 패턴 또는 피쳐내로 상감된다. 이들 전도성 재료는 일반적으로 유전층에 형성된 피쳐가 충분히 충전되게 하기 위해서 과량으로 증착된다. 그러나, 에칭된 패턴 외부, 예컨대, 기판의 면상의 과량의 구리-함유 재료 및 과량의 배리어 층 재료는, 예를 들어, 화학적 기계적 폴리싱(polishing) 공정에 의해서 일반적으로 제거된다. 과량의 증착물이 제거되면, 디바이스는 일반적으로 노출된 전도성 및 절연성 엘리먼트(element)를 포함하는 실질적으로 평탄한 상부 표면을 지니며, 그로 인해서 절연층이 그 위에 증착되어 첫 번째 층의 상부상에 증착될 수 있는 두 번째 층으로부터 첫 번째 피쳐 층을 절연시킨다.
그러나, 다마신 공정과 연관된 한 가지 과제는 증가하는 회로 밀도를 수용하기 위해서 개별적인 피쳐의 크기가 계속 작아진다는 것이다. 그 결과, 각각의 전도성 엘리먼트의 전기 절연을 유지시키기 위해서, 각각의 전도성 엘리먼트를 분리 하는 재료의 유전상수가 또한 감소해야 한다는 것이다. 현재의 낮은 k 유전 재료는 약 2.0 내지 약 3.5의 k 값을 제공할 수 있지만, 피쳐 크기의 계속된 감소 및 회로 밀도의 계속된 증가를 지지하기 위해서, 더 낮은 유전 상수를 지니는 재료가 요구될 것이다.
따라서, 반도체 디바이스의 전도성 엘리먼트들 사이에 사용될 스페이서로서, 약 2 미만의 유전상수를 제공하는 스페이서에 대한 요구가 존재한다.
발명의 요약
청구범위에 기재된 본 발명의 구체예는 일반적으로 반도체 디바이스의 전도성 엘리먼트들 사이에 공기 갭(air gap)을 형성시키는 방법으로서, 그러한 공기갭이 약 1의 유전상수를 지니는 방법을 제공한다. 공기 갭은 일반적으로 각각의 전도성 엘리먼트들 사이에 희생층을 증착시키고, 전도성 엘리먼트와 희생층상에 다공성 층을 증착시키고, 이어서, 다공성 층을 통해서 각각의 전도성 엘리먼트들 사이의 공간으로부터 희생층을 스트리핑시켜서 각각의 전도성 엘리먼트들 사이에 공기 갭을 생성시킴으로써 형성될 수 있다. 희생층은, 예를 들어, 폴리머, 예컨대, 알파 테르피넨일 수 있으며, 다공성 층은, 예를 들어, 다공성 산화물층일 수 있고, 스트리핑 공정은, 예를 들어, 자외선(UV) 경화 공정을 이용할 수 있다.
특정의 구체예에서, 전도성 인터커넥트들 사이에 낮은 k 스페이서(spacer)를 형성시키는 방법이 제공된다. 그러한 방법은 일반적으로 중합된 알파 테르피넨을 포함하며 기판상에 증착된 희생층내로 인터커넥트 피쳐를 형성시키고, 인터커넥트 피쳐를 전도성 재료로 충전시킴을 포함한다. 본 발명의 방법은 추가로 충전된 인 터커넥트 피쳐와 희생층 위에 정돈된 기공 구조를 지니는 다공성 층을 증착시키고, UV 기재 경화 공정을 포함하는 스트리핑 공정으로 다공성 층을 통해서 충전된 전도성 인터커넥트들 사이의 영역으로부터 희생층을 스트리핑하여 전도성 인터커넥트들 사이에 공기 갭을 형성시킴을 포함한다. 마지막으로, 본 발명의 방법은 다공성 층 위에 캡핑층(capping layer)을 증착시켜서 정돈된 기공 구조를 밀봉함을 포함할 수 있다.
특정의 구체예에서, 반도체 디바이스의 전도성 부재들 사이에 스페이서를 형성시키는 방법이 제공된다. 그러한 방법은, 일반적으로, 기판상에 희생층을 증착시키고, 희생층내로 피쳐를 형성시키고, 전도성 재료로 피쳐를 충전시킴을 포함한다. 그러한 방법은 추가로 충전된 인터커넥트 피쳐와 희생층 위에 정돈된 기공 구조를 지니는 다공성 층을 증착시키고, 다공성 층을 통해서 충전된 전도성 인터커넥트들 사이의 영역으로부터 희생층을 스트리핑시켜서 전도성 인터커넥트들 사이에 공기 갭을 형성시키고, 다공성 층 위에 캡핑층을 증착시켜서 정돈된 기공 구조를 밀봉함을 포함한다.
특정의 구체예에서, 반도체 디바이스의 전도성 피쳐들 사이에 약 1의 유전 상수를 지니는 스페이서를 형성시키는 방법이 제공된다. 그러한 방법은 화학 기상 증착 공정을 사용하여 기판상에 중합된 알파 테르피넨 층을 증착시키고, 중합된 알파 테르피넨 층내로 피쳐를 에칭하고, 전기화학적 도금 공정, 무전해 도금 공정, 물리적 기상 증착 공정, 및 화학적 기상 증착 공정중 하나 이상의 공정을 이용하여 중합된 알파 테르피넨 층으로 에칭된 피쳐를 전도성 재료로 충전시킴을 포함할 수 있다. 추가로, 방법은 화학적 기계적 폴리싱 공정을 이용하여 반도체 디바이스의 상부 표면을 평탄화시키고, 충전된 피쳐와 중합된 알파 테르피넨 층 위에 다공성 산화물 층을 증착시키고, 다공성 산화물 층내의 기공을 통해서 중합된 알파 테르피넨 층을 제거하도록 구성된 UV 스트리핑 공정으로 전도성 엘리먼트들 사이의 영역으로부터 중합된 알파 테르피넨 층을 스트리핑하여 전도체 엘리먼트들 사이에 공기 갭을 형성시키고, 다공성 산화물 층 위에 캡핑층을 증착시켜서 기공을 밀봉함을 포함할 수 있다.
특정의 구체예에서, 반도체 기판상의 희생층내로 형성된 전도성 인터커넥트 피쳐들 사이의 낮은 k 스페이서를 형성시키는 방법이 제공된다. 이러한 방법은 인터커넥트 피쳐와 희생층 위에 다공성 층을 증착시키고, 다공성 층을 통해서 전도성 인터커넥트 피쳐들 사이의 영역으로부터 희생층을 일부 또는 전부 제거하여 전도성 인터커넥트 피쳐들 사이에 공기갭을 형성시키고, 다공성 층 위에 캡핑층을 증착시켜서 다공성 층을 밀봉함을 포함할 수 있다. 인터커넥트 피쳐들 사이에 생성되는 공간이 공기로 충전되어 약 1의 유전상수를 생성시킨다.
도면의 간단한 설명
상기 간단히 요약된 본 발명이 첨부된 도면으로 일부 예시된 특정의 구체예를 참조로 하여 더 특정적으로 설명될 수 있다. 그러나, 첨부된 도면은 단지 특정의 구체예를 예시하고자 하는 것이며 이로써 본 발명의 범위를 제한하는 것이 아니라는 것을 주지해야 한다.
도 1은 다공성 층을 이용하여 반도체 디바이스의 전도성 엘리먼트들 사이에 낮은 k의 공기 갭을 형성시키는 예시적인 방법을 설명하고 있다.
도 2는 구멍이 있는 마스크층을 사용하여 반도체 디바이스의 전도성 엘리먼트들 사이에 낮은 k의 공기 갭을 형성시키는 예시적인 방법을 설명하고 있다.
도 3은 희생층을 사용하여 반도체 디바이스의 전도성 엘리먼트들 사이에 낮은 k의 공기 갭을 형성시키는 예시적인 방법을 설명하고 있다.
도 4는 희생층과 탄소 도핑된 산화물 층을 사용하여 반도체 디바이스의 전도성 엘리먼트들 사이에 낮은 k의 공기 갭을 형성시키는 예시적인 방법을 설명하고 있다.
이해를 용이하게 하기 위해서, 가능한 한 동일한 참조 번호를 사용하여 도면에서 공통인 동일한 엘리먼트를 지정하고 있다. 하나의 구체예에서의 엘리먼트 및/또는 공정 단계는 다른 구체예에서 추가의 인용 없이 유익하게 통합될 수 있는 것으로 여겨진다.
바람직한 구체예에 대한 상세한 설명
특정의 구체예에서, 반도체 디바이스의 전도성 엘리먼트들 사이에 공기 갭을 형성시키는 방법이 일반적으로 제공된다. 공기 갭은 일반적으로 전도체 엘리먼트들 사이에 제거 가능한 재료를 증착시키고, 제거 가능한 재료와 전도성 엘리먼트 위에 다공성 층을 증착시키고, 다공성 층을 통해서 전도성 엘리먼트들 사이의 공간으로부터 증착된 재료를 스트리핑하여 전도성 엘리먼트들 사이에 공기 갭을 형성시킴으로써 형성된다. 제거 가능한 재료가 알파 테르피닌을 참조로 하여 설명되고 있지만, 본원에서 기재된 예시적인 방법은 다른 제거 가능한 재료, 예컨대, 폴리 (메틸 메타크릴레이트) 또는 파릴렌을 사용함으로써 수행될 수 있음을 이해해야 한다.
특정의 구체예가 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 입수할 수 있는 CENTURA ULTIMA HDP-CVD™ 시스템, PRODUCER APF PECVD™ 시스템, PRODUCER BLACK DIAMOND™ 시스템, PRODUCER BLOK PECVD™ 시스템, PRODUCER DARC PECVD™ 시스템, PRODUCER HARP™ 시스템, PRODUCER PECVD™ 시스템, PRODUCER STRESS NITRIDE PECVD™ 시스템, 및 PRODUCER TEOS FSG PECVD™ 시스템과 같은 시스템을 포함한 어떠한 플라즈마 강화된 CVD 챔버 또는 시스템으로 실시될 수 있다. 예시적인 PRODUCER® 시스템이 추가로 1999년 1월 허여되고 공동 양도된 미국특허 제5,855,681호에 기재되어 있으며, 본원에서는 상기 특허를 참조로 통합한다.
도 1은 반도체 디바이스의 전도성 엘리먼트들 사이에 약 2 미만의 유전 상수를 지니는 갭 또는 공간을 형성시키는 예시적인 방법을 설명하고 있다. 그러한 방법은 단계(100)로부터 시작하여, 저유전 상수 재료 층(101), 예컨대, 탄소 도핑된 산화물 형태 층일 수 있는 첫 번째 층이, 예를 들어, 반도체 기판(도시되지 않음)상에 증착된다. 낮은 유전상수 재료 층(101)은, 예를 들어, 화학적 기상 증착 공정 또는 플라즈마 강화된 화학적 기상 증착 공정을 이용함으로써 증착될 수 있다. 희생층, 예컨대, 중합된 알파 테르피펜일 수 있는 제 2 층(102)이 저유전 상수 재료층(101)의 상부상에 증착될 수 있고, 예를 들어, 플라즈마 강화된 화학적 기상 증착 공정을 통해서 증착될 수 있다. 희생층(102)은 약 100mgm 내지 약 5000mgm 유속의 알파 테르피넨, 약 100sccm 내지 약 5000sccm 유속의 He, 약 100sccm 내지 약 2000sccm 유속의 O2, 약 2 torr 내지 약 8torr의 압력, 약 10와트 내지 약 1000와트의 전력, 약 100℃ 내지 약 300℃의 온도, 및 약 200mil 내지 약 1600mil의 공간을 제공함을 포함하는 증착 처리 레시피(recipe)를 통해서 형성될 수 있다.
그와 같이, 저유전 상수 재료 층(101)은 일반적으로 첫 번째 층, 즉, 비아(via), 플러그 및 멀티레벨 인터커넥트 피쳐를 위해 사용될 수 있는 층을 형성시킬 수 있으며, 두 번째 층(102)은 예를 들어 보다 큰 단일층 피쳐, 예컨대, 트렌치(trench)를 위해 사용될 수 있다. 첫 번째 및 두 번째 층이 기판상에 형성되면, 다양한 피쳐가, 단계(110)에 예시된 바와 같이, 공지된 에칭, 석판술, 또는 피쳐를 반도체 디바이스 층내로 형성시키기 위해서 계산된 그 밖의 방법을 통해서 각각의 층내로 형성될 수 있다. 예를 들어, 트렌치(103A)가 두 번째 층(102)내로 에칭될 수 있으며, 비아(103A)가 첫 번째 층(101)내로 에칭될 수 있다. 요구된 피쳐가 형성되고/거나 각각의 층내로 에칭되면, 피쳐는, 예를 들어, 단계(120)에 예시된 바와 같이 구리일 수 있는 전도성 재료(104)로 충전될 수 있다. 예시되지는 않았지만, 전도성 층이 인접 층내로 확산되는 것을 방지하기 위해서 배리어 층(barrier layer)이 전도성 층의 증착 전에 각각의 피쳐내로 증착될 수 있다. 전도성 재료(104)는 피쳐(103A) 및 피쳐(103B)를 충분히 충전시키기 위해서 과증착될 수 있으며, 그에 따라서, 전도성 재료(104) 및 두 번째 층(102)의 상부 표면이 평탄화되 어 단계(120)에 예시된 바와 같이 실질적으로 평탄한 표면을 형성시킬 수 있다.
전도성 재료(104) 및 두 번째 층(102)의 상부 표면이 평탄화되면, 다공성 층(105)이, 단계(130)에 예시된 바와 같이, 그 위에 증착될 수 있다. 일반적으로 두께가 충분하여 구조적 강성을 제공하고 그 위에 증착된 후속 층을 지지할 수 있는 다공성 층(105)은 일반적으로는 그 내부에 형성된 비교적 조밀한 분포의 기공을 포함한다. 기공은 조직화된 상호연결 방식으로 배열될 수 있다. 즉, 각각의 층내의 기공은 일반적으로 수직으로 정렬되어 분자가 조직화된 상호연결 기공을 통해서 용이하게 다공성 층의 한 면에서 다른 면으로 이동할 수 있게 한다. 조직화된 상호연결 기공은 일반적으로는 정렬된 기공, 즉 컬럼과 유사한 정렬된 기공을 나타내어 기공 직경보다 작은 직경을 지니는 분자가 다공성 층(105)을 통해서 소통될 수 있게 한다. 대안적으로, 기공은 비조직화된 방식, 즉, 기공이 일반적으로 수직으로 정렬되지 않는 방식으로 배열되고, 그에 따라서, 기공은 일반적으로 다공성 층을 통한 직선 전달 경로를 형성하지 않는다. 이러한 배열에서, 기공은 일반적으로 서로 오프셋(offset)될 수 있으며, 그에 따라서, 다공성 층을 통해서 이동하는 분자는 하나의 기공을 통해서 수직 거리를 이동하고, 이어서 층의 두께를 통한 수직으로의 진행 전에 다른 기공을 통해서 수평으로 이동할 것이다. 다공성 층(105)은 어떠한 수의 다공성 층, 이로 한정되는 것은 아니지만, 예를 들어, 다공성 산화물 층, 다공성 질화물 층, 다공성 BLOk 층, 상기된 층들의 조합, 또는 반도체 분야에서 공지된 그 밖의 다공성 층일 수 있다. 다공성 층(105)은, 예를 들어, 약 100옹스트롬 내지 약 1000옹스트롬 두께일 수 있으며, 약 10 옹스트롬 내지 약 200 옹스 트롬의 직경을 지니는 기공이 내부에 형성될 수 있다. 더욱 특히, 다공성 층(105)은 약 200옹스트롬 내지 약 600옹스트롬 두께일 수 있으며, 약 20 옹스트롬 내지 약 60 옹스트롬의 직경을 지니는 기공이 내부에 형성될 수 있다.
다공성 층(105)은 졸-겔 응축 공정으로 분자 자체-조립에 의해서 형성되는 고도로 조절되고 재현 가능한 정돈된 기공 크기 및 모양을 지니는 층일 수 있다. 그러한 공정에서, 예를 들어, 액체 용액은 적합한 수용성 용매, 예컨대, 프로필렌 글리콜 모노프로필 에테르로 구성되며 물과 적합한 산이 첨가되는 용액내에서 실리콘 알콕시드, 예컨대, 테트라에틸오르토실리케이트의 가수분해에 의해서 형성된다. 실리콘 알콕시드의 산-촉매화된 가수분해는 용액중에 현탁된 부분적으로 중합된 실라놀의 복합 혼합물을 생성시킨다. 용액에 첨가된 계면활성제는 분자 자체-조립을 위한 주형 구조체를 제공한다. 임계 범위의 계면활성제 농도가 후속 건조 동안 미셀(micelle)내로의 계면활성제의 적절한 격리를 위해서 일반적으로 요구된다. 낮은 농도의 테트라에틸암모늄 염이 또한 화학적 전구체 용액에 첨가되어 최종 하소 단계 동안에 요구되는 화학적 환경을 제공할 수 있다. 일반적으로 양쪽성인 계면활성제 분자는 소수성 및 친수성 부분의 조합을 포함할 수 있다. 조기 건조 단계 동안에, 양쪽성 분자는 분자의 짧은 친수성 부분이 수용성 환경과 접촉된 상태로 구조체의 외부 표면상에 정위되게 하면서 미셀의 내부 몸체를 포함한 연장된 소수성 부분이 함께 클러스터를 형성하도록 배향된 구조체로 자체 조립된다. 용매화된 실라놀은 자체-조립된 미셀의 외부 수용성 부분을 코팅하여, 초기 기공 필름 구조물을 형성시킨다. 용매의 증발동안, 구조체는 일반적으로 초분자 조립체를 형성한 다.
다공성 층(105)을 위한 층 증착 공정 동안에, 모든 요구된 성분을 함유하는 액체의 화학적 전구체가 스피닝 기판 표면에 적용되어 화학적 전구체가 전체 기판 표면을 코팅하게 할 수 있다. 기판 회전 속도는 이어서 필름 두께를 결정하는 소정의 최종 스핀 속도로 가속된다(필름 두께는 용액 점도를 포함한 특정의 첨가 인자에 의해서 영향을 받는다). 용매(대부분의 과도한 수분 함유물과 함께)는 스피닝 동안 증발되어, "점착성(tacky)" 필름을 생성시킨다. 필름은 이어서 고온 플레이트 상에서, 예를 들어, 140℃에서 1 분 동안 추가로 건조된다. 최종 필름 구조체는, 예를 들어, 약 350℃ 내지 약 400℃일 수 있는 상승된 온도를 이용하는 하소 단계에서 형성된다. 하소 동안, 계면활성제 주형이 절제(ablation)에 의해서 필름으로부터 제거되어, 상호연결 정돈된 기공을 지닌 요구된 필름을 생성시킨다. 상호연결된 기공 통로는 계면활성제의 추출을 돕는다. 정돈된 기공은 미셀 크기를 결정하는 사용된 계면활성제 분자의 균일한 크기뿐만 아니라 용매-증발-유도된 자체-조립된 미셀 형성에 의한 좁은 분포의 기공 크기로 잘 특성화된다. 미셀 크기는 계면활성제 분자 치수의 신중한 선택에 의해서 조정될 수 있으며, 전체 기공도는 화학적 전구체 용액내의 사용된 계면활성제 농도에 의해서 조절될 수 있다. 특정의 구체예에서, 다공성 층(105)과 희생층(102)은 인-시튜(in-situ)로 증착될 수 있다. 다른 구체예에서, 다공성 층(105)과 희생층(102)은 엑스-시튜(ex-situ)로 증착될 수 있다.
다공성 층(105)은 또한 공지된 반도체 층 증착 기술, 예컨대, 화학적 기상 증착 및 플라즈마 강화된 기상 증착 공정으로 증착될 수 있다. 다공성 층(105)이 증착되면, 각각의 피쳐들 사이에 정위된 두 번째 층(102), 즉, 두 번째 레벨에서 각각의 전도성 피쳐를 분리하는 중합된 알파 테르피넨 층의 부분들이 단계(140)에 예시된 바와 같은 스트리핑 공정에 의해서 제거될 수 있다. 두 번째 층(102)이 희생층, 예컨대, 중합된 알파 테르피넨인 경우의 UV 기재 경화 공정일 수 있는 스트리핑 공정은, 예를 들어, 일반적으로는, 각각의 전도성 엘리먼트들 사이에 희생층을 형성하는 분자를 해리시켜서 다공성 층(105)을 통해서 전도성 엘리먼트들 사이의 영역으로부터 흐르도록 작동한다. 그 결과, 전도성 엘리먼트들 사이의 영역에서 그 안에 있던 희생 재료가 제거되고, 그에 따라서, 공기 갭(106)이 각각의 전도성 엘리먼트들 사이에 형성된다. 공기는 일반적으로 1의 유전상수를 지니는 것으로 공지되어 있기 때문에, 공기 갭(106)이 형성되는 각각의 전도성 엘리먼트들 사이의 영역으로부터 희생층의 제거는 각각의 전도성 부재들 사이에 약 1의 유전상수를 생성시키도록 작용한다. 기공들을 통해서 유기층을 스트리핑하는 예시적인 공정은 UV 기재 경화 공정을 이용한다. 이러한 UV 경화는 단순히 열 경화시키는 시간의 몇 분의 1 시간 내에 수행될 수 있다. 공정은 미국 캘리포니아 산타 클라라 소재의 어플라이드 머티어리얼스에 의해서 제조된 UV 시스템, 예를 들어, 나노큐어 시스템(NanoCure system)을 사용함으로써 수행될 수 있다. 현재의 명세서와 불일치하는 범위로 참조로 통합되고 있는 발명의 명칭 "유전 재료를 경화시키는 탠덤 UV 챔버(TANDEM UV CHAMBER FOR CURING DIELECTRIC MATERIALS)"로 2005년 5월 9일자로 출원되고 U.S. 2006/0251827로서 공개된 미국특허출원 번호 제11/124,908호에 기재된 시스템과 같은 그 밖의 UV 시스템이 또한 사용될 수 있다. 이러한 공정은 정적 또는 듀얼-스위핑(dual-sweeping) 공급원을 사용함으로써 수행될 수 있다. 챔버 압력은 약 2 torr 내지 약 12torr일 수 있고, 챔버 온도는 약 50℃ 내지 약 600℃일 수 있다. UV 공급원의 파장은 약 200nm 내지 약 300nm일 수 있다. 헬륨 가스는 약 100 sccm 내지 20,000sccm의 유속으로 공급될 수 있다. 특정의 구체예에서, 추가의 가스, 예컨대, 아르곤, 질소, 및 산소 또는 이들의 어떠한 조합물이 사용될 수 있다. UV 파워는 약 25% 내지 약 100%일 수 있으며, 처리 기간은 약 0분 내지 약 200분일 수 있다. 스트리핑 공정이 완료되면, 낮은 k-타입 재료일 수 있는 캡핑 또는 밀봉 층(도시되지 않음)이 내부에 형성된 기공을 밀봉하고 재료의 공기 갭 영역으로의 역류를 방지시키기 위해서 다공성 층(105) 상에 증착될 수 있다.
특정의 구체예에서, 희생층이 위에 있는 층내로 형성된 구멍을 통해서 전도성 엘리먼트들 사이의 영역으로부터 제거됨에 따라서, 공기 스페이스가 스트리핑 공정 없이 형성될 수 있다. 이러한 구체예에서, 도 2에 예시된 바와 같이, 하나의 낮은 또는 저유전 상수 재료 층(201), 예컨대, 탄소 함유 규소 산화물 층이, 예를 들어, 반도체 기판상에 형성되고, 중합된 알파 테르피넨 층(202)일 수 있는 희생층이 단계(200)에 예시된 바와 같이 저유전 상수 재료 층(201)상에 증착된다. 도 1에 예시된 구체예와 유사한 양상으로, 층(201) 및 층(202)은 다수의 공지된 증착 공정, 예컨대, 화학적 기상 증착을 통해서 형성될 수 있다. 층(201)과 층(202)이 형성되면, 다양한 피쳐(203), 즉, 라인, 플러그, 비아, 트렌치, 등이 단계(210)에 예시된 바와 같이 제조되는 디바이스를 지지하는데 요구되는 만큼 층(201) 및 층(202)내로 형성될 수 있다. 피쳐(203)를 층(201) 및 층(202)내로 형성시키는 공정은 반도체 분야에서 공지된 많은 공정, 예컨대, 에칭 공정을 통해서 수행될 수 있다. 피쳐(203)가 형성되면, 전도성 재료(204), 예컨대, 구리가, 예를 들어, 단계(220)에 예시된 바와 같이 각각의 피쳐(203)내로 증착될 수 있다. 더욱 특히, 예를 들어, 구리 증착 공정, 예컨대, 물리적 기상 증착, 화학적 기상 증착, 및/또는 전기도금이 이용되어 중합된 알파 테르피넨을 포함하는 희생층(202)의 상부 표면 및 피쳐를 포함한 기판의 전체 표면상에 구리 충전 층을 형성시킬 수 있다. 추가로, 요구되는 경우, 배리어 층이 전도성 재료(204) 전에 증착될 수 있으며, 여기서, 그러한 배리어 층은 전도성 재료(204)가 주변 층내로 확산되는 것을 방지하도록 형성된다. 전도성 재료(204)는 일반적으로는 과증착 공정을 이용함으로써 형성된다. 즉, 구리가 피쳐(203)의 각각을 충전하기에 충분한 양으로 증착되고, 이러한 증착은 일반적으로 구리가 희생층(202)의 상부 표면상으로 과증착됨을 의미한다. 그에 의해서, 다양한 평탄화 기술, 예컨대, 화학적 기계적 폴리싱(polishing) 및 에치 백(etch back) 기술이, 예를 들어, 증착된 전도성 재료(204)를 지닌 피쳐(203)의 상부 전도성 표면뿐만 아니라 희생층(202)의 상부 표면을 평탄화시키기 위해서 이용될 수 있다. 사용된 평탄화 기술과는 무관하게, 최종 결과는 상부 표면이 단계(220)에 도시된 바와 같이 평탄화된다는 것이다. 특정의 구체예에서, 전도성 재료(204)는 금속 평탄화 전에 또는 그 후에 경화될 수 있다.
상부 표면이 평탄화되면, 마스크 층(205)이 단계(230)에 예시된 바와 같이 희생층(202)과 그 내부에 형성된 전도성 피쳐(204) 위에 증착될 수 있다. 마스크 층(205)은 일반적으로 탄화실리콘 층으로 일컬어지는 배리어 층 재료 및/또는 그 밖의 낮은 k 재료로 형성될 수 있다. 상기된 낮은 k 층들 중 어느 층과 함께 낮은 k 층은 약 300 mgm 내지 약 2,500 mgm의 트리메틸실란(TMS), 약 5000 sccm까지의 He, 약 1,000 sccm까지의 NH3, 약 1 torr 내지 약 14torr의 압력, 약 50 와트 내지 약 1,500 와트의 전력, 및 약 300℃ 내지 약 400℃의 온도를 포함하는 증착 처리 레시피를 통해서 형성될 수 있다. 마스크 층(205)은 일반적으로 약 100 옹스트롬 내지 약 1,000 옹스트롬의 두께를 지닐 수 있지만, 더 두껍거나 얇은 두께의 마스크가 또한 수행될 수 있다. 마스크 층(205)이 형성되면, 다수의 마스크 홀 또는 구멍(206)이 단계(240)에서 예시된 바와 같이 그 내부에 형성될 수 있다. 마스크 홀(206)은 일반적으로 각각의 전도성 부재(204)들을 분리하는 영역 위에 정위될 수 있다. 즉, 홀(206)은 일반적으로 희생층(202) 위에 정위되며 전도성 부재(204)로부터 오프셋된다. 마스크 홀(206)이 형성되면, 방법은 단계(250)으로 이어지며, 여기서, 각각의 전도성 부재들(204)을 분리하는 희생 재료가 각각의 전도성 부재들(204) 사이의 영역으로부터 제거된다. 구멍(206)은 희생층 위에 전략적으로 형성시킨 환형 홀 또는 침니(chimney)일 수 있거나, 대안적으로는, 구멍(206)은 그 아래에서 스트리핑되는 희생층의 일부를 추적하는 기다란 홀 또는 채널일 수 있다. 제거 공정은 일반적으로 각각의 전도성 부재들(204) 사이에 공기 갭 또는 공간(207)을 형성시키기 위해서 스트리핑 공정으로 각각의 전도성 부재들(204)을 분 리하는 희생 재료를 스트리핑함을 포함한다. 전도성 부재들(204)을 분리하는 희생 재료가 중합된 알파 테르피넨 층임을 가정하면, UV 기재 경화 공정이 전도성 부재들(204) 사이의 영역으로부터 중합된 알파 테르피넨을 제거하기 위해서 이용될 수 있다. 그로 인해서, 스트리핑 공정은 일반적으로 UV광을 마스크 홀(206)을 통해서 중합된 알파 테르피넨 층으로 가하여 중합된 알파 테르피넨이 비아 마스크 홀(via mask hole: 206)의 영역으로부터 이동함으로써 전도성 부재들(204) 사이의 영역으로부터 제거될 수 있다. 중합된 알파 테르피넨이 전도성 부재들(204) 사이의 영역으로부터 제거되는 경우의 스트리핑 공정의 결과는 공기 갭(207)이 각각의 전도성 부재들(204) 사이에 형성된다는 것이다. 중합된 알파 테르피넨의 잔기가 공기 갭 부위에 유지될 수 있지만, 전도성 부재들(204) 사이의 공간은 일반적으로 공기 공간이며, 그에 따라서 약 1의 유전상수를 제공한다. 추가로, 홀(206)을 밀봉하기 위해서, 캡핑 층(도시되지 않음)이 마스크 층(205)의 상부상에 증착될 수 있다. 캡핑층은 다공성 산화물 층, 다공성 질화물 층, 다공성 탄화실리콘 층, 또는 반도체 디바이스에서의 캡핑에 적합한 그 밖의 층일 수 있다.
도 3에 예시된 본 발명의 또 다른 구체예에서, 다마신 공정이 반도체 디바이스의 전도성 부재들 사이에 낮은 k 스페이서를 생성시키기 위해서 이용될 수 있다. 다마신 공정은 일반적으로 단계(300)에 예시된 바와 같이 중합된 알파 테르피넨 층(301)을 기판상에 증착시킴을 포함한다. 중합된 알파 테르피넨 층(301)은 일반적으로 그 내부에 형성된 반도체 디바이스 피쳐를 지니기에 충분한 두께이며, 공지된 반도체 증착 기술, 예컨대, 플라즈마 강화된 화학적 기상 증착을 통해서 증착될 수 있다. 중합된 알파 테르피넨 층이 형성되면, 방법은 단계(310)으로 이어지며, 여기서, 다양한 인터커넥트 피쳐(302)가 중합된 알파 테르피넨 층(301)내로 형성된다. 트렌치 및/또는 비아일 수 있는 다양한 인터커넥트 피쳐(302)가 중합된 알파 테르피넨 층(301)내로 에칭 공정을 통해서 형성될 수 있다. 피쳐(302)가 중합된 알파 테르피넨 층(301)내로 형성되면, 피쳐는 예를 들어 구리일 수 있는 전도성 재료(303)로 충전될 수 있다. 전도성 재료(303)가, 단계(320)에 예시된 바와 같이, 공지된 반도체 증착 기술, 예컨대, 물리적 기상 증착, 화학적 기상 증착, 무전해 증착(electroless deposition), 및/또는 전기화학적 증착 공정(electrochemical deposition process)을 통해서 중합된 알파 테르피넨 층(301)상으로 증착될 수 있다. 전도성 재료(303)을 피쳐(302)내로 증착시키는 공정은 일반적으로는 전도성 재료(303)를 과증착시키고, 이어서, 반도체 기술분야에 공지된 바와 같은 평탄화 또는 폴리싱 공정을 통해서 과증착물을 제거함을 포함한다. 이용된 충전 및/또는 평탄화 공정에 무관하게, 최종 결과는 피쳐(302)를 전도성 재료(303)로 충전시키고, 일반적으로 나머지 중합된 알파 테르피넨 층(301)의 상부 표면과 동일한 평면에 존재하는 피쳐(302) 위에 실질적으로 평탄한 상부 표면을 생성시키는 것이다.
피쳐(302)가 전도성 재료(303)로 충전되고 평탄화되면, 각각의 전도성 피쳐들(302) 사이에 정위된 중합된 알파 테르피넨 층이 그로부터 완전히 제거될 수 있다. 제거 공정은 일반적으로는 단계(330)에 예시된 바와 같이 중합된 알파 테르피넨 층(301)을 완전히 제거하도록 구성된 UV 기재 경화 공정을 포함할 수 있다. 틈 사이에 정위된 중합된 알파 테르피넨이 제거되면, 중합된 알파 테르피넨으로 앞서 점유된 공간이 극히 낮은 k 재료(304)로 충전될 수 있다. 다양한 낮은 k 재료가 본 발명의 범위 내에서 고려되고 있지만, 일반적으로 전도성 엘리먼트들(303) 사이에 증착된 재료의 유전상수는 약 1.7 내지 약 2.2 범위, 바람직하게는 약 2이다. 단계(320)에 기재된 금속 증착 공정과 유사한 양상으로, 중합된 알파 테르피넨으로 앞서 점유된 공간을 완전히 충전시키기 위해서, 극히 낮은 k 재료(304)의 증착은 또한 일반적으로 과증착을 포함한다. 그 결과, 단계(340)는 또한 일반적으로 재료 (303) 엘리먼트들 사이에 증착된 극히 낮은 k 재료(304) 및 전도성 재료(303)의 상부 표면을 평탄화시키도록 구성된 평탄화 단계, 예컨대, 화학적 기계적 폴리싱 공정을 포함한다. 평탄화 공정이 완료되면, 방법이 단계(350)로 이어지며, 여기서, 배리어 층(305)이 전도성 피쳐(303) 및 극히 낮은 k 층(301)의 상부에 증착된다. 배리어 층(305)은 일반적으로 그러한 층의 아래에 형성된 층으로 존재하는 전도성 엘리먼트를 배리어 층(305)의 상부에 층으로 증착된 후속 전도성 엘리먼트로부터 전기 절연시키는 작용을 한다.
특정의 구체예에서, 다마신 방법은 반도체 디바이스의 전도성 엘리먼트들 사이에 낮은 k 스페이서를 생성시킨다. 도 4에 예시된 바와 같이, 방법은 일반적으로 단계(400)에서 시작하여 낮은 k 재료 층(401)이 기판(도시되지 않음)상에 증착되고; 이어서, 중합된 알파 테르피넨 층(402)이 층(401)의 상부에 증착된다. 낮은 k 재료 층(401)은 일반적으로 탄소 함유 규소 산화물 형태의 층일 수 있다. 예시적인 탄소 함유 규소 산화물 재료는 본원의 명세서와 불일치하는 범위로 본원에서 참조로 통합되고 있는 발명의 명칭 "전자 빔을 이용하여 초저 K 필름을 형성시키는 방법(METHOD FOR FORMING ULTRA LOW K FILMS USING ELECTRON BEAM)"으로 2005년 3월 9일자로 출원되어 U.S. 2005/0153073호로 공개된 미국특허출원 번호 제11/076,181호에 기재되어 있다. 층(401)과 층(402)이 형성되면, 방법은 단계(410)로 이어지며, 여기서, 다양한 디바이스 피쳐(403)가 층(401) 및 층(402)내로 형성된다. 트렌치, 비아 또는 반도체 디바이스 형성을 지지하는 것으로 공지된 그 밖의 피쳐일 수 있는 디바이스 피쳐(403)는 예를 들어 에칭 공정을 통해서 형성될 수 있다. 각각의 피쳐(403)가 형성되면, 방법은 단계(420)로 이어지고, 여기서, 피쳐(403)가 전도성 재료(404)로 충전된다. 예를 들어 구리일 수 있는 전도성 재료가 공지된 반도체 층 형성 기술, 예컨대, 물리적 기상 증착, 화학적 기상 증착, 및/또는 전기화학적 도금 기술을 이용함으로써 피쳐(403)내로 충전될 수 있다. 사용된 증착 기술과 무관하게, 금속층이 일반적으로 피쳐(403)내로 증착되며, 그에 따라서, 일반적으로 증착에 후속하여 평탄화된다.
피쳐가 형성되고 전도성 재료로 충전되면, 방법은 일반적으로는 단계(430)로 이어지고, 여기서 중합된 알파 테르피넨 층(402)이 전도성 피쳐들(404) 사이의 영역으로부터 제거될 수 있다. 중합된 알파 테르피넨 층의 제거는 일반적으로는 UV 경화 공정 또는 중합된 알파 테르피넨 형태의 층을 제거하는데 효과적인 것으로 일반적으로 공지된 그 밖의 공정을 통해서 수행될 수 있다. 본질적으로 각각의 전도성 재료(404) 사이에 공기 공간을 생성시키는 중합된 알파 테르피넨이 제거되면, 방법은 단계(440)로 이어지고, 여기서 공기 공간이 중합된 알파 테르피넨 재료의 제거에 의해서 형성되고 극히 낮은 k 재료(406)로 충전된다. 금속 증착 공정과 유 사한 양상으로, 극히 낮은 k 재료의 증착은 일반적으로는 과증착 공정으로 수행되고, 그에 따라서, 과증착된 재료가, 일반적으로, 예를 들어, 화학적 기계적 폴리싱 공정을 통해서 디바이스의 표면으로부터 제거된다. 따라서, 단계(440)가 완료되면, 디바이스는 일반적으로는 극히 낮은 유전 상수를 지니는 재료가 사이에 정위된 전도성 부재(404)를 포함한다. 추가로, 디바이스의 상부 표면, 즉, 전도성 부재(404)의 상부 표면 및 극히 낮은 유전상수를 지니는 재료의 상부 표면은 화학적 기계적 평탄화 공정의 결과로 실질적으로 평탄하다. 그 후에, 방법은 단계(450)로 이어지고, 여기서, 배리어 층(407)이 전도성 피쳐(404) 및 극히 낮은 유전상수(406)를 지니는 재료 상에 증착된다.
상기된 설명은 본 발명의 구체예에 관한 것이지만, 본 발명의 그 밖의 특징 및 추가의 구체예가 이러한 기본 범위를 벗어나지 않으면서 고안될 수 있으며, 본 발명의 범위는 첨부된 청구범위에 의해서 결정된다.

Claims (20)

  1. 전도성 인터커넥트들 사이에 낮은 k 스페이서를 형성시키는 방법으로서,
    기판상에 증착된, 중합된 알파 테르피넨층인 희생층내로 인터커넥트 피쳐(interconnect feature)를 형성시키고,
    인터커넥트 피쳐를 전도성 재료로 충전시키고,
    충전된 인터커넥트 피쳐와 희생층 위에 정돈된 기공 구조를 지니는 다공성 층을 증착시키고,
    다공성 층을 통해서 충전된 전도성 인터커넥트들 사이의 영역으로부터 희생층의 일부 또는 전부를 제거하여 전도성 인터커넥트들 사이에 공기 갭을 형성시킴을 포함하는, 전도성 인터커넥트들 사이에 낮은 k 스페이서를 형성시키는 방법.
  2. 제 1항에 있어서, 제거 단계가 UV 기재 경화 공정을 포함하는 방법.
  3. 제 1항에 있어서, 다공성 층 위에 캡핑층을 증착시켜서 정돈된 기공 구조를 밀봉함을 추가로 포함하는 방법.
  4. 제 1항에 있어서, 공기 갭이 약 1의 유전상수를 제공하는 방법.
  5. 제 1항에 있어서, 충전 공정이 물리적 기상 증착 공정, 화학적 기상 증착 공 정, 전기화학적 도금 공정 및 무전해 도금 공정중 하나 이상을 포함하는 방법.
  6. 제 1항에 있어서, 다공성 층이 다공성 탄소 함유 산화물 층을 포함하는 방법.
  7. 제 1항에 있어서, 충전단계와 다공성 층을 증착시키는 단계 사이에 기판의 상부 표면을 평탄화시킴을 추가로 포함하며, 상기 평탄화가 화학적 기계적 폴리싱(polishing)을 이용함을 포함하는 방법.
  8. 제 1항에 있어서, 다공성 층을 증착시킴이 액체 용액을 기판에 증착시키고, 기판상의 용액을 경화시켜 다공성 층을 형성시킴을 포함하며, 상기 액체 용액이 반응하여 용액중에 현탁된 부분적으로 중합된 실라놀을 형성시키는 방법.
  9. 제 1항에 있어서, 다공성 층을 증착시키고 캡핑 층을 증착시킴이 인-시튜(in-situ)로 수행되는 방법.
  10. 반도체 디바이스의 전도성 부재들 사이에 스페이서를 형성시키는 방법으로서,
    기판상에 희생층을 증착시키고,
    희생층 내로 피쳐를 형성시키고,
    피쳐를 전도성 재료로 충전하고,
    충전된 인터커넥트 피쳐와 희생층 위에 정돈된 기공 구조를 지니는 다공성 층을 증착시키고,
    UV 기재 경화 공정을 포함한 스트리핑 공정으로 다공성 층을 통해서 충전된 전도성 인터커넥트들 사이의 영역으로부터 희생층을 스트리핑하여 전도성 인터커넥트들 사이에 공기 갭을 형성시키고,
    다공성 층 위에 캡핑층을 증착시켜서 정돈된 기공 구조를 밀봉함을 포함하는, 반도체 디바이스의 전도성 부재들 사이에 스페이서를 형성시키는 방법.
  11. 제 10항에 있어서, 희생층이 중합된 알파 테르피넨 층인 방법.
  12. 제 11항에 있어서, 기판상에 희생층을 증착시키는 것이 100 mgm 내지 5000 mgm의 속도로 알파 테르피넨을 흘려보내고, 100 sccm 내지 5000 sccm의 속도로 헬륨을 흘려보내고, 100 sccm 내지 2000 sccm의 속도로 산소를 흘려보냄을 포함하는 방법.
  13. 제 10항에 있어서, 희생층이 포로겐인 방법.
  14. 제 10항에 있어서, 다공성 층이 다공성 탄소 도핑된 산화물 층인 방법.
  15. 제 10항에 있어서, 스트리핑 공정이 다공성 층내에 형성된 구멍을 통해서 피쳐들 사이의 영역으로부터 희생층을 스트리핑함을 포함하는 방법.
  16. 제 10항에 있어서, 전도성 재료로 피쳐를 충전시키기 전에 희생층에 형성된 피쳐 상에 배리어층을 증착시킴을 추가로 포함하는 방법.
  17. 제 10항에 있어서, 공기 갭이 약 1의 유전상수를 제공하는 방법.
  18. 제 10항에 있어서, 다공성 층이 다공성 산화물 층, 다공성 질화물 층 및 다공성 탄화규소 층을 포함하는 군으로부터 선택되는 방법.
  19. 제 10항에 있어서, 충전 단계와 다공성 층을 증착시키는 단계 사이에 반도체 디바이스의 상부 표면을 평탄화시킴을 추가로 포함하는 방법.
  20. 반도체 디바이스의 전도성 피쳐들 사이에 약 1의 유전상수를 지니는 스페이서를 형성시키는 방법으로서,
    플라즈마 강화된 화학적 기상 증착 공정을 이용하여 기판상에 중합된 알파 테르피넨 층을 증착시키고,
    중합된 알파 테르피넨 층내로 피쳐를 에칭시키고,
    전기화학적 도금 공정, 무전해 도금 공정, 물리적 기상 증착 공정, 및 화학 적 증기 증착 공정중 하나 이상의 공정을 이용하여 중합된 알파 테르피넨 층내로 에칭된 피쳐를 전도성 재료로 충전시키고,
    화학적 기계적 폴리싱 공정을 이용하여 반도체 디바이스의 상부 표면을 평탄화시키고,
    충전된 피쳐와 중합된 알파 테르피넨 층 위에 다공성 산화물 층을 증착시키고,
    다공성 산화물 층중의 기공를 통해서 중합된 알파 테르피넨 층을 제거하도록 구성된 UV 기재 경화 공정을 통해서 전도성 엘리먼트들 사이의 영역으로부터 중합된 알파 테르피넨 층을 스트리핑하여, 전도성 엘리먼트들 사이에 공기 갭을 형성시키고,
    다공성 산화물 층 위에 캡핑층을 증착시켜서 기공을 밀봉함을 포함하는, 반도체 디바이스의 전도성 피쳐들 사이에 약 1의 유전상수를 지니는 스페이서를 형성시키는 방법.
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