KR101126528B1 - 반도체 장치 - Google Patents

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마사후미 모리수에
이쿠코 카와마타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 간단한 공정과 제조 기술을 통해 제조될 수 있는 반도체 장치 및 표시 장치를 제공하는 것이다. 다른 목적은 반도체 장치 또는 표시 장치를 부분적으로 구성하는 배선들의 패턴 등이 제어능력에 따라 원하는 형태로 형성될 수 있는 기술을 제공하는 것이다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치, 전자 장치, 및 인쇄 방법을 사용하여 반도체 장치를 제조하는 방법에 관한 것이다.
박막 트랜지스터(또한, 이하 TFT라 함) 및 상기 박막 트랜지스터를 이용하는 전자회로에서, 반도체, 절연체, 도전체 등의 다양한 박막들은 기판상에 적층되고, 그들은 포토리소그래피 기술에 의해 원하는 패턴들로 적절하게 처리된다. 상기 포토리소그래피 기술은 포토마스크라 하는, 투명한 평탄 플레이트 상에서 광이 투과하지 않는 재료를 사용하여 형성되는 회로의 패턴 등이 광을 사용하여 타겟된 기판에 전달되는 기술이다. 상기 포토리소그래피 기술은 반도체 집적회로 등을 제조하는 공정에 널리 사용된다.
상기 포토리소그래피 기술을 사용하는 종래의 제조 공정은 포토레지스트라 하는 감광성 유기 수지 재료를 사용하여 형성된 마스크 패턴을 처리하기 위해서만 노광, 현상, 굽기 및 박리와 같은 다단계들을 요구한다. 따라서, 제조 비용은 포토리소그래피 단계들의 개수가 증가됨에 따라 반드시 증가된다. 이 문제를 해결하기 위해, 보다 적은 수의 포토리소그래피 단계들을 갖는 TFT들을 제조하는 것이 시도되어 왔다(일본특허공개 H11-251259).
본 발명의 목적은 TFT, 상기 TFT를 사용하는 전자 장치, 포토리소그래피 단계들의 개수가 감소되고 제조 공정이 간략화되는 저비용으로 높은 수율로 1 미터 이상의 일측을 갖는 대형 기판상에도 상기 TFT를 사용하여 형성되는 반도체 장치, 또는 표시 장치를 제공하는 것이다.
또한, 본 발명의 목적은 복잡하고 정밀한 형태를 갖는, 반도체 장치 또는 표시 장치에 포함된 배선과 같은 구성요소를 안정하게 형성하기 위한 기술을 제공하는 것이다.
본 발명에서, 액상 조성물은, 별도의 몇몇 토출(discharging)들에서 습윤성(wettability)이 제어되고, 도전층, 도전층을 형성하기 위한 마스크층으로서 사용되는 절연층 등이 굽기, 건조 등에 의해 액상 조성물을 응고시킴으로써 형성되는 형성 영역에 부착된다. 상기 조성물이 별도의 여러 번 토출될 때, 안정한 패턴 형태는 액적들의 집합 등으로 인한 단절 없이 얻어질 수 있다. 상기 방법으로 형성되는 도전층 또는 절연체에서, 이후 단계에서 토출되는 액적은 형성 영역들의 습윤성의 차이로 인해 타겟된 위치에 머물지 않고 정착될 높은 습윤성 영역으로 이전하며, 이에 따라, 연속한 도전층 또는 절연층이 형성된다.
본 발명에서, 상술된 연속한 도전층은 복수의 토출 단계들에 의해 형성된다. 도전재료를 함유한 조성물의 액적은 섬 모양들을 갖는 제1 도전층들을 형성하기 위해 제1 토출 단계에 의해 형성 영역에 부착되고 라인상에 그들 간의 일정한 공간으로 형성된다. 상기 제1 도전층들은 액적들의 모양을 반영한 모양으로 거의 원형이고, 그 중심들은 직선인 제1 중심선에 있다. 다음에, 제2 토출 단계는 상기 제1 도전층들 간의 공간들을 채우고 상기 제1 도전층들을 연결하도록 도전된다. 상기 제2 토출 단계는 또한 라인상에 그들 간의 일정한 공간을 갖는 제2 도전층들을 형성하기 위해 조성물의 액적들을 토출하도록 도전된다. 이 때, 액적들은, 상기 제2 도전층들의 중심들이 상기 제1 중심선 상에 형성되지 않도록 상기 제1 중심선으로부터 벗어나도록 토출된다. 따라서, 상기 제2 토출 단계의 액적들을 연결하는 중심선은 그들 간의 일정한 공간을 갖는 상기 제1 중심선에 병렬이다.
상기 제2 토출 단계의 액적들의 상기 제2 중심선은 상기 제1 토출 단계의 액적들의 상기 제1 중심선으로부터 벗어나며, 이에 따라, 상기 형성된 도전층들은 좌우로 굴곡이 있는 도전층이도록 측단들 상에 반복하는 파상 형상들을 갖는다. 따라서, 지그재그된 배선(도전층)이 얻어질 수 있다.
게다가, 본 발명에서 형성된 상기 도전층(배선) 또는 상기 절연층은 폭들 이외에도 두께들을 갖고 표면은 돌출들과 움푹한 곳들을 가지며, 액적들의 모양을 반영한다. 이는, 상기 도전층 또는 상기 절연층이 도전성 또는 절연 재료를 함유한 액상 조성물을 응고하고 토출한 후 건조 또는 굽기에 의해 형성되기 때문이다. 이는 본 발명을 사용하여 형성되는 마스크 층에 적용하고, 상기 마스크 층은 다른 막 두께를 갖고 표면은 불균일성을 갖는다. 따라서, 마스크 층을 사용하여 처리되는 상기 도전층 또는 상기 절연층의 모양은 마스크 모양을 반영한다. 상기 표면상의 상기 돌출들과 움푹한 곳들의 모양과 크기는 액상 조성물의 점도, 용매 등을 제거함으로써 상기 액상 조성물을 응고시키기 위한 건조 단계에 따라 변한다.
명세서에서, 반도체 장치는 반도체 특성을 이용하여 동작할 수 있는 장치를 가리킨다. 본 발명을 사용함으로써, 다층 배선, 프로세서 회로를 포함한 칩(또한, 이하 프로세서 칩이라 함) 등과 같은 반도체 장치가 제조될 수 있다.
본 발명은 표시 기능을 갖는 장치인 표시 장치에 적용될 수 있다. 본 발명을 사용하는 표시 장치는, TFT가 유기 재료 또는 전기장 발광(이하, EL이라 함)이라 하는 발광을 제공하는 유기 및 무기 재료들의 혼합을 함유하는 층이 전극들 사이에 개재되는 발광 소자에 연결되는 발광 표시 장치, 표시 소자로서 액정 재료를 갖는 액정 소자를 사용하는 액정 표시 장치 등을 포함한다.
본 발명에 따른 반도체 장치는 연속한 물결 모양을 갖는 측단들을 갖는 배선을 포함한다. 상기 배선은 유기 재료를 포함한다.
본 발명에 따른 반도체 장치는 좌우로 굴곡이 있는 배선을 포함한다. 상기 배선은 유기 재료를 포함한다.
본 발명에 따른 반도체 장치는 게이트 전극 층, 게이트 절연 층, 반도체 층, 소스 전극 층, 및 드레인 전극 층을 포함한다. 상기 게이트 전극 층은 연속한 물결 모양을 갖는 측단들을 갖는다.
본 발명에 따른 반도체 장치는 게이트 전극 층, 게이트 절연 층, 반도체 층, 소스 전극 층, 및 드레인 전극 층을 포함한다. 상기 게이트 전극 층은 좌우로 굴곡이 있다.
본 발명에 따른 반도체 장치는 게이트 전극 층, 게이트 절연 층, 반도체 층, 소스 전극 층, 및 드레인 전극 층을 포함한다. 상기 소스 전극 층 및 상기 드레인 전극 층은 연속한 물결 모양을 갖는 측단들을 각각 갖는다.
본 발명에 따른 반도체 장치는 게이트 전극 층, 게이트 절연 층, 반도체 장치, 소스 전극 층, 및 드레인 전극 층을 포함한다. 상기 소스 전극 층과 상기 드레인 전극 층은 좌우로 굴곡이 있다.
본 발명에 따른 반도체 장치를 제조하는 방법에서, 제1 액적들은, 상기 제1 액적들의 중심들이 기판에 도전성 재료를 함유하는 조성물의 복수의 액적들을 토출하기 위한 제1 토출 단계에 의해 기판 표면상의 제1 라인 상에 있도록 토출되고, 제2 액적들은, 상기 제2 액적들이 복수의 액적들을 토출하기 위한 제2 토출 단계에 의해 상기 제1 라인으로부터 균일한 거리를 갖는 제2 라인 상에 있도록 상기 제1 액적들 사이에 토출되어, 연속한 물결 모양을 갖는 측단들을 형성한다.
본 발명에 따른 반도체 장치를 제조하는 방법에서, 제1 액적들은, 상기 제1 액적들의 중심들이 상기 기판에 도전성 재료를 함유하는 조성물의 복수의 액적들을 토출하기 위한 제1 토출 단계에 의해 기판 표면상의 제1 라인 상에 있도록 토출되며, 제2 액적들은, 상기 제2 액적들이 복수의 액적들을 토출하기 위한 제2 토출 단계에 의해 상기 제1 라인으로부터 균일한 거리를 갖는 제2 라인 상에 있도록 상기 제1 액적들 사이에 토출되어, 좌우로 굴곡이 있는 배선을 형성한다.
본 발명에 따른 반도체 장치를 제조하는 방법에서, 제1 도전막이 형성되며, 상기 도전막 상에, 제1 액적들의 중심들은 상기 기판에 마스크 형성 재료를 함유하는 조성물의 복수의 액적들을 토출하기 위한 제1 토출 단계에 의해 기판 표면상의 제1 라인 상에 있도록 토출되며, 제2 액적들은, 상기 제2 액적들의 중심들이 복수의 액적들을 토출하기 위한 제2 토출 단계에 의해 상기 제1 라인으로부터 균일한 거리를 갖는 제2 라인 상에 있도록 상기 제1 액적들 사이에 토출되어, 연속한 물결 모양을 갖는 측단들을 갖는 마스크 층을 형성한다. 배선은 상기 마스크 층을 사용하여 도전성을 처리함으로써 형성된다.
본 발명에 따른 반도체 장치를 제조하는 방법에서, 제1 도전막이 형성되며, 상기 도전막 상에, 제1 액적들은, 상기 제1 액적들의 중심들이 상기 기판에 마스크 형성 재료를 함유하는 조성물의 복수의 액적들을 토출하기 위한 제1 토출 단계에 의해 기판 표면상의 상기 제1 라인 상에 있도록 토출되며, 제2 액적들은, 상기 제2 액적들의 중심들이 복수의 액적들을 토출하기 위한 제2 토출 단계에 의해 상기 제1 라인으로부터 균일한 거리를 갖는 제2 라인 상에 있도록 상기 제1 액적들 사이에 토출되어, 좌우로 굴곡이 있는 마스크 층을 형성한다. 배선은 상기 마스크 층을 사용하여 도전성을 처리함으로써 형성된다.
본 발명에 따르면, 반도체 장치, 표시 장치 등에 포함된 배선 등과 같은 구성요소는 원하는 모양으로 안정하게 형성될 수 있다. 게다가, 재료 손실과 비용은 감소될 수 있다. 그래서, 고성능과 고 신뢰성을 갖는 반도체 장치 및 표시 장치는 높은 수율로 제조될 수 있다.
상기 도전층들 간의 거리가 감소될 수 있으므로, 채널 폭은 소스 및 드레인 전극 층들로서 상기 도전층들을 사용하는 경우 감소될 수 있다. 따라서, 고성능을 갖고 고속으로 동작할 수 있는 매우 신뢰성 있는 반도체 장치가 제조될 수 있다. 결함 정보로 인한 결함의 개수가 제조 공정에서 저하되므로, 수율을 개선하고 생산성을 증가시킬 수 있다.
도 1a 내지 도 1c는 본 발명의 개략도들.
도 2a 내지 도 2c는 본 발명의 개략도들.
도 3은 본 발명의 표시 장치의 상면도.
도 4는 본 발명의 표시 장치의 상면도.
도 5a 및 도 5b는 본 발명의 반도체 장치를 각각 설명하는 도면.
도 6a 및 도 6b는 본 발명의 표시 장치를 각각 설명하는 도면.
도 7a 내지 도 7c는 본 발명의 표시 장치를 제조하는 방법을 각각 설명하는 도면.
도 8은 본 발명을 사용하는 보호회로를 설명하는 도면.
*도 9a 및 도 9b는 본 발명이 적용되는 전자 장치를 각각 도시하는 도면.
도 10a 내지 도 10d는 본 발명을 사용하는 전자 장치를 각각 도시하는 도면.
도 11a 내지 도 11g는 본 발명을 사용하는 반도체 장치들을 도시하는 도면.
도 12는 본 발명이 적용될 수 있는 표시 장치의 구조를 설명하는 도면.
도 13a 및 도 13b는 본 발명의 표시 장치를 각각 도시하는 도면.
도 14a 및 도 14b는 본 발명의 표시 장치를 각각 도시하는 도면.
도 15a 및 도 15b는 실시예 1에서 제조된 샘플의 실험 데이터를 각각 도시하는 도면.
도 16a 및 도 16b는 본 발명의 반도체 장치를 각각 설명하는 도면.
본 발명의 실시예 모드들과 실시예들이 도면들을 참조하여 상세히 기재될 것이다. 본 발명이 다음의 설명들에 한정되지 않고 다양한 변경들이 본 발명의 사상과 범위를 벗어나지 않고 형태들 및 세부사항들에서 이뤄질 수 있다는 것을 기술분야의 당업자들은 쉽게 알 수 있다. 따라서, 본 발명은 이하 실시예 모드들과 실시예들의 설명들에 한정되지 않아야 한다. 동일한 참조 번호들은 동일한 구성요소들 또는 본 발명의 구조에서 동일한 기능을 갖는 구성요소들에 공통으로 제공되고, 그 설명은 반복되지 않을 것이다.
실시예 모드 1
*본 발명의 실시예 모드 1은 도 1a 내지 도 1c를 참조하여 기재될 것이다.
본 발명의 하나의 특징은 배선 층 또는 전극을 형성하기 위한 도전층, 또는 원하는 패턴을 형성하기 위한 마스크 층과 같이, 반도체 장치 또는 표시 장치를 제조하는데 요구되는 적어도 하나의 구성요소들이 반도체 장치 또는 표시 장치를 제고하기 위해 구성요소를 원하는 모양으로 선택적으로 형성할 수 있는 방법에 의해 형성된다는 것이다. 본 발명에서, 구성요소(또한, 이하 패턴이라 함)는 박막 트랜지스터 또는 표시 장치에 포함되는, 배선 층, 게이트 전극 층, 소스 전극 층, 또는 드레인 전극 층과 같은 도전층, 반도체 층, 마스크 층, 절연 층 등이라 하고, 원하는 모양을 갖도록 형성되는 임의의 구성요소를 포함한다. 특정 목적을 위해 준비된 조성물의 액적을 선택적으로 토출(배출)함으로써 도전층, 절연 층 등을 원하는 패턴으로 형성할 수 있는 액적 토출(배출) 방법(잉크젯법을 포함함)이 원하는 패턴으로 형성될 구성요소를 선택적으로 형성할 수 있는 방법으로서 사용된다. 게다가, 구성요소를 원하는 패턴으로 이전하거나 구성할 수 있는 방법, 예를 들면, 다양한 인쇄 방법들(스크린(등사) 인쇄, 오프셋(평판) 인쇄, 양각 인쇄, 그라비어(음각) 인쇄 등과 같이 원하는 패턴으로 형성될 구성요소를 형성하는 방법), 분산 방법, 선택적-코팅 방법 등이 또한 사용될 수 있다.
본 실시예 모드는 재료를 원하는 패턴으로 형성하는 성분을 함유하는 조성물을 형성하기 위해 액적로서 유체인 구성요소 형성 재료를 함유하는 조성물을 토출(배출)하는 방법을 사용한다. 구성요소 형성 재료를 포함하는 액적은 성분 형성 영역으로 토출되고, 상기 조성물은 굽기, 건조 등에 의해 고정되어 원하는 패턴을 갖는 구성요소를 형성한다.
액적 토출법에 사용되는 액적 토출 장치의 하나의 모드가 도 12에 도시되어 있다. 액적 토출 수단(1403)의 헤드들(1405 및 1412) 각각은 제어 장치(1407)에 연결되고, 이 제어 장치(1407)는 컴퓨터(1410)에 의해 제어되어, 사전프로그램된 패턴이 형성될 수 있다. 상기 형성 위치는, 예를 들면, 기판(1400)상에 형성되는 마커(1411)에 기초하여 결정될 수 있다. 대안적으로, 참조 점은 상기 기판(1400)의 에지에 기초하여 고정될 수 있다. 상기 참조 점은 이미징 수단(1404)에 의해 검출되어 이미지 처리 수단(1409)을 사용하여 디지털 신호로 변경된다. 그 다음에, 상기 디지털 신호는 상기 컴퓨터(1410)에 의해 인식되어 제어 신호를 발생시키고, 상기 제어 신호는 상기 제어 장치(1407)에 전송된다. 전하 결합 장치(CCD) 또는 상보형 금속 산화물 반도체를 사용하는 이미지 센서 등은 상기 이미징 장치(1404)에 사용될 수 있다. 상기 기판(1400)상에 형성될 패턴에 대한 정보는 저장 매체(1408)에 저장되고, 상기 제어 신호는 상기 정보에 기초하여 상기 제어 장치(1407)에 전송되어, 상기 액적 토출 수단(1403)의 헤드들(1405 및 1412) 각각은 개별적으로 제어될 수 있다. 상기 헤드들(1405 및 1412)은 파이프들을 통해 재료 공급 소스들(1413 및 1414)로부터 토출될 재료에 각각 공급된다.
상기 헤드(1405)는 점선들(1406)로 도시된 액상 재료로 채워진 공간을 갖는 내부 구조 및 토출 개구인 노즐을 갖는다. 도시되어 있지 않지만, 상기 헤드(1412)의 내부 구조는 상기 헤드(1405)의 내부 구조와 유사하다. 상기 헤드들(1405 및 1412)의 노즐 크기들이 서로 상이할 때, 다른 재료들은 다른 폭들을 갖도록 동시에 토출될 수 있다. 도전성 재료, 유기 재료, 무기 재료 등은 하나의 헤드로부터 각각 토출될 수 있다. 층간 막과 같은 대면적 상에 드로잉하는 경우에, 하나의 재료는 스루풋을 개선하기 위해 복수의 노즐들로부터 동시에 토출될 수 있으므로, 드로잉은 수행될 수 있다. 대형 기판이 사용될 때, 상기 헤드들(1405 및 1412)은 도 12에서 화살표들로 표시된 방향으로 상기 기판상에서 자유롭게 스캔할 수 있고, 드로잉이 수행되는 영역은 자유롭게 설정될 수 있다. 따라서, 복수의 동일한 패턴들은 하나의 기판상에 형성될 수 있다.
*액적 토출법에 의해 도전층을 형성하는 경우에, 도전성 재료의 입자들을 함유하는 조성물이 토출되고, 상기 조성물을 응고하기 위해 굽기에 의해 휴즈되거나 접합된다. 도전성 재료를 함유하는 조성물을 토출하고 굽기함으로써 형성되는 도전층(또는 절연 층)은 다양한 경우들에서 많은 그레인 경계들을 갖는 폴리실리콘 상태인 반면에, 스퍼터링 등에 의해 형성되는 도전층(또는 절연 층)은 다양한 경우들에서 원주형 구조를 갖는다.
본 발명의 실시예 모드의 일반적인 사상은 도 1a 내지 도 1c를 참조하여 도전층들을 형성하는 방법을 사용하여 설명될 것이다. 도 1a 내지 도 1c는 상기 도전층들의 상면도들이다.
도 1a 내지 도 1c에 도시된 바와 같이, 도전층들은 기판(50)상에 형성된다. 따라서, 상기 도전층들을 형성하는 도전성 재료를 함유하는 액상 조성물에 대해 상기 도전층들의 형성 영역인 상기 기판(50)의 구조의 습윤성은 반드시 제어된다. 습윤성의 정도는 형성될 상기 도전층의 폭 또는 패턴 모양에 따라 적절하게 설정될 수 있고, 습윤성은 다음의 처리에 의해 제어될 수 있다. 본 실시예 모드에서, 상기 도전층들의 형성 시, 상기 형성 영역과 도전성 재료를 함유하는 조성물 간의 접촉 각도는 바람직하게 20도 이상이며, 더 바람직하게, 20도 내지 40도이다.
고체 물체의 표면의 습윤성은 표면 상태에 영향을 받는다. 액상 조성물에 대해 낮은 습윤성을 갖는 물체가 형성될 때, 표면은 액상 조성물에 대해 낮은 습윤성을 갖는 영역(또한, 이하 낮은 습윤성 영역이라 함)이 된다. 액상 조성물에 대해 높은 습윤성을 갖는 물질이 형성될 때, 표면은 액상 조성물에 대해 높은 습윤성을 갖는 영역(또한, 이하 높은 습윤성 영역이라 함)이 된다. 본 발명에서, 표면 수단의 습윤성을 제어하는 처리는 액상 조성물과 함께 부착될 영역에서 상기 액상 조성물에 대해 다른 습윤성을 각각 갖는 영역들을 형성하는 것을 의미한다.
습윤성의 정도는 또한 접촉 각도의 값에 영향을 받는다. 액상 조성물과 함께 큰 접촉 각도를 갖는 영역은 낮은 습윤성 영역인 반면에, 작은 접촉 각도를 갖는 영역은 높은 습윤성 영역이다. 상기 접촉 각도가 큰 경우에, 유동 액상 조성물은 상기 영역의 표면상에서 확산하지 않고 상기 표면에 의해 억제되어, 상기 표면은 습하지 않다. 상기 접촉 각도가 작은 경우, 유동성을 갖는 상기 유동 액상 조성물은 상기 표면상에서 확산하고 상기 표면은 매우 습해진다. 따라서, 다른 습윤성을 갖는 영역들은 다른 표면 에너지를 갖는다. 낮은 습윤성 영역의 표면은 낮은 표면 에너지를 갖고, 높은 습윤성 영역의 표면은 높은 표면 에너지를 갖는다.
우선, 낮은 습윤성을 갖는 물질을 형성하고 상기 형성 영역의 표면의 습윤성을 감소시키도록 제어하는 방법이 기재된다. 낮은 습윤성을 갖는 물질로서는, 과불화 탄화수소 그룹(과불화 탄화수소 사슬)을 함유하는 물질 또는 실란 커플링제를 함유하는 물질이 사용될 수 있다. 상기 실란 커플링제는 화학식 1로 표현된다.
Figure 112011006238803-pat00001
상기 화학식 1에서, R은 알킬 그룹과 같은 비교적 불활성 그룹을 함유하는 물질을 나타낸다. X는 응축에 의해 기판 표면에 수산기 그룹 또는 흡수된 수용액과 결합가능한 할로겐, 메폭시 그룹, 에폭시 그룹, 또는 에톡시 그룹과 같은 가수분해 그룹을 나타낸다.
실란 커플링제의 예로서는, 불소알킬 그룹(불소알킬실란(FAS)과 같은)을 갖는 불소-기반 실란 커플링제는 R에 사용될 수 있어, 습윤성은 더 감소될 수 있다. FAS의 R은 (CF3)(CF2)x(CH2)y(x는 0 내지 10 범위의 정수이고, y는 0 내지 4 범위의 정수임)을 갖는다. 복수의 Rs 또는 Xs가 Si와 결합될 때, 상기 Rs 또는 Xs는 동일하거나 서로 다를 수 있다. 전형적으로, 다음은 FAS, 즉, 헵타데카플루오로 테트라히드로데실 트리메소크실란, 헵타데카플루오로 테르라히드로데실 트리클로로실란, 트리데카플루오로 테트라히드로실 트리클로로실란, 또는 트리플루오로프로필 트리메소크실란과 같은 불소알킬실란으로서 사용될 수 있다.
낮은 습윤성을 갖는 물질로서는, 불소카본 그룹이 아니라 알킬 그룹을 갖는 물질은 또한 실란 커플링제의 R에 사용될 수 있으며, 예를 들면, 옥타데실트리메소시실란 등이 유기실란으로서 사용될 수 있다.
낮은 습윤성 물질을 함유하는 용액의 용매로서, n-펜탄, n-헥산, n-옥탄, n-데칸, 디시클로펜탄, 벤젠, 톨루엔, 크실렌, 듀렌, 인딘, 테트라히드로나프탈렌, 데카히드로나프탈렌 또는 스퀄란과 같은 히드로카본트라히드로퓨란 등을 함유하는 용매가 사용된다.
낮은 습윤성 영역을 형성하기 위해 습윤성을 제어하고 감소시키기 위한 조성물의 예로서는, 불소카본 사슬(예를 들면, 불소-기반 수지)을 갖는 재료는 사용될 수 있다. 불소-기반 수지로서, 다음, 즉, 폴리테트라플루오로에틸렌(PTFE) 수지, 퍼플루오로알코크실랄칸(PFA) 또는 테트라플루오로에틸렌 퍼플루오로알킬비닐에더 코폴리머 수지, 퍼플루오로에틸렌 프로판 코폴리머(PFEP) 또는 테트라플루오로에틸렌-헥사플루오로프로필렌 코폴리머 수지, 폴리비닐이덴 불화물(PVDF) 수지; 폴리클로로트리플루오로 에틸렌(PCTFE) 또는 폴리트리플루오로클로로에틸렌 수지, 에틸렌-클로로트리플루오로에틸렌 코폴리머(ECTFE) 또는 폴리트리플루오로클로로에틸렌-에틸렌 코폴리머 수지, 폴리테트라플루오로에틸렌-퍼플루오로디옥솔 코폴리머(TFE/PDD), 폴리비닐 불화물(PVF) 또는 비닐 불화물 수지 등이 사용될 수 있다.
게다가, CF4 플라즈마 등에 의한 처리가 무기 또는 유기 재료에 대해 수행될 때, 습윤성은 감소될 수 있다. 상기 유기 재료로서, 예를 들면, 폴리비닐 알코올(PVA)과 같은 수용성 수지가 혼합된 H2O와 같은 용매의 재료가 사용될 수 있다. 게다가, PVA 및 다른 수용성 수지의 조합이 사용될 수 있다. 유기 재료(유기 수지 재료)(폴리이미드 또는 아크릴) 또는 실록산 재료가 사용될 수 있다. 상기 실록산 재료는 Si-O-Si 결합을 포함하는 수지에 대응한다. 실록산은 실리콘(Si)과 산소(O)의 결합으로부터 형성된 골격 구조를 갖는다. 치환기로서는, 적어도 수소(예를 들면, 알킬 그룹 또는 방향족 탄화수소)를 함유하는 유기 그룹이 사용된다. 대안적으로, 불소 그룹은 치환기로서 사용될 수 있다. 적어도 수소 및 불소 그룹을 함유하는 유기 그룹이 또한 치환기로서 사용될 수 있다.
본 실시예 모드에서, FAS는 스핀 코팅에 의해 상기 기판(50)상에 형성되므로, 상기 기판(50)의 표면의 습윤성은 제어된다. 습윤성은 이후 단계에서 형성될 도전층에 포함된 도전성 재료를 함유하는 액상 조성물에 대한 것이다.
상기 도전층이 1회 연속 토출에 의해 형성될 때, 액적들이 모여지고, 불룩한 곳이라 하는 액체의 웅덩이가 유발된다. 상기 도전층은 종종 단절된다. 따라서, 본 발명에서, 상기 도전층은 복수의 토출들에 의해 형성된다. 즉, 제1 토출에서, 도전성 재료를 함유하는 액상 조성물은, 액적들이 서로 접촉하지 않도록 도트 형성 영역에 부착된다. 다음에, 제2 토출에서, 도전성 재료를 함유하는 조성물은 상기 제1 토출에서 토출되는 상기 도전성 재료의 액적들 사이의 공간을 채우도록 토출된다. 따라서, 연속한 도전층은 형성된다. 시간이 경과함에 따라, 상기 제1 토출에서 토출된 도전성 재료를 함유하는 조성물은 건조에 의해 응고된다. 따라서, 상기 제1 및 제2 토출들에서 토출된 상기 도전성 재료들 간의 모임은 발생하지 않는다. 도전층이 이러한 방법으로 형성될 때, 안정한 도전층은, 상기 층이 정밀한 라인 모양을 가질 때도 형성될 수 있다.
제1 토출 단계에서, 도전성 재료를 함유하는 조성물의 액적들은, 섬-모양 도전층들(51a, 51b, 51c, 51d, 및 51e)(도 1a)을 형성하기 위해 표면의 습윤성이 라인 상에서 제어되는 상기 기판(50)에 토출된다. 상기 섬-모양 도전층들(51a, 51b, 51c, 51d, 및 51e)은 액적들의 모양을 반영한다. 제1 중심선 Q1-R1은 상기 섬-모양 도전층들의 중심들을 연결한다.
다음에, 제2 토출 단계에서, 도전성 재료를 함유하는 조성물의 액적들은 도전층들(52a, 52b, 52c 및 52d)을 형성하도록 토출되어, 상기 도전층들(52a, 52b, 52c 및 52d)의 중심들은 d의 공간에 따라 제1 중심선 Q1-R1(도 1b)로부터 벗어난다. 상기 제2 토출 단계들에서 토출된 액적들은, 상기 액적들이 상기 도전층들 사이의 공간들을 채우기 위해 상기 기판(50)에 도달한(이에 부착된) 직후에 상기 도전층들(52a, 52b, 52c, 및 52d)을 형성하므로, 연속한 도전층(53)이 형성된다(도 1c). 제2 중심선 Q2-R2는 상기 제2 토출 단계에 의해 형성된 상기 도전층들(52a, 52b, 52c, 및 52d)의 중심들을 연결한다. 상기 제1 중심선 Q1-R1 및 상기 제2 중심선 Q2-R2는 그들 사이의 원하는 공간 d과 병렬로 개재된다.
중심선들이 상기 제1 및 제2 토출 단계들에서 형성된 도전층들 사이에 벗어나므로, 상기 도전층(53)은 상기 측단들(54a 및 54b) 각각에 대해 연속한 물결 모양을 갖는 좌우로 굴곡이 있는 모양을 갖는다. 상기 측단들은 크기를 갖는 물결 모양을 갖는다. 굴곡의 범위(상기 도전층의 라인 폭의 범위)는 바람직하게 액적들의 직경의 4배 미만이다. 상기 제1 도출 단계에서 형성된 상기 도전층들(51a 내지 51e) 및 상기 제2 토출 단계에서 형성된 상기 도전층들(52a 내지 52d)의 중심선들이 연결될 때, 직선이 아닌 좌우로 규칙적으로 굽은 라인이 형성된다. 이러 한 방법으로 형성된 상기 도전층(53)은 적어도 하나의 굴곡부를 갖고, 상기 측단들은 불규칙성을 갖는다. 본 실시예 모드에서, 상기 측단들(54a 및 54b)의 돌출들은 상기 중심선에 대해 상기 도전층(53)의 상기 측단들(54a 및 54b)의 함몰부에 각각 대응한다. 따라서, 상기 도전층(53)의 폭은 거의 균일하다.
그러나, 상기 도전층(53)은 균일한 라인 폭을 갖는 것이 필요하다. 도전성 재료를 함유하는 액상 조성물에 대한 습윤성은 상기 제1 토출 단계에서 토출된 도전성 재료를 함유하는 조성물을 응고함으로써 형성된 도전층의 표면과 상술된 바와 같이 습윤성이 제어된 상기 기판(50)의 표면 사이에는 차이가 있다. 상기 제2 토출 단계에서 토출될 도전성 재료를 함유하는 액상 조성물의 일부는 상기 제1 토출 단계에 의해 형성된 도전층과 상기 기판(50)의 표면 모두에 토출되어 그들을 브릿지한다. 표면의 습윤성에 의해 크게 영향받는 도전성 재료를 함유하는 액상 조성물의 일부는 상기 제1 토출 단계에 의해 형성된 높은 습윤성을 갖는 도전층상에서 흐르도록 이동한다. 그 결과, 상기 제1 토출 단계에 의해 형성된 도전층의 일부의 폭은 상기 제2 토출 단계에 의해 형성된 도전층의 일부의 폭 보다 넓을 수 있다. 이 경우에, 불균일한 라인 폭들을 갖는 도전층은 규칙적으로 변한다.
서로 인접하도록 좌우로 굴곡이 있고 측단들이 물결 모양을 갖는 상기 도전층들을 형성하는 경우에, 각각의 도전층들의 돌출들이 서로 인접하여 형성되면, 상기 도전층들의 돌출들 사이의 거리는 짧아지고, 상기 각각의 도전층들의 만곡들이 서로 인접하여 형성되면, 상기 도전층들의 움푹한 곳들 간의 거리는 길어진다. 그러므로, 상기 도전층들 간의 거리는 변하고 불균일하다. 게다가, 도전층들이 서로 접촉하는 결함 형성의 문제점이 유발될 수 있고, 안정한 거리를 갖는 정교한 도전층 또는 절연 층을 형성하기 어려울 수 있다.
서로 인접하여 도전층들을 형성하는 예제가 도 2a 내지 도 2c를 참조하여 기재될 것이다. 본 실시예 모드에서, 도 2a에 도시된 바와 같이, 도전층들(61a 내지 61e) 및 도전층들(61f 내지 61j)은 제1 토출 단계에서 형성된다. 이 때, 제1 도전층의 일부인 상기 도전층들(61a 내지 61e)의 중심들 및 상기 제1 도전층에 인접한 제2 도전층의 일부인 상기 도전층들(61f 내지 61j)의 중심들은 그들의 폭 방향으로 동일한 라인 상에 있지 않다. 상기 도전층(61f)의 중심은 상기 도전층들(61a 및 61b)의 중심들 간의 영역의 폭 방향들 내인 영역에 설정된다. 상기 도전층(61f)의 중심은 더 바람직하게 상기 도전층들(61a 및 61b)의 중심들 간의 길이가 분할되는 3개의 영역들의 중심 영역의 라인 폭 방향들 내에 있는 영역에 설정된다.
다음에, 도 2b에 도시된 바와 같이, 제1 도전층(63a)은 상기 제1 토출 단계에서 형성된 상기 도전층들(61a 내지 61e) 간의 공간들을 채우기 위해 제2 토출 단계에서 도전성 재료를 함유하는 조성물을 토출함으로써 도전층들(62a 내지 62d)을 형성함으로써 형성된다. 유사하게, 제2 도전층(63b)은 상기 도전층들(61f 내지 61j) 간의 공간들을 채우기 위해 상기 제2 토출 단계에서 도전성 재료를 함유하는 조성물을 토출함으로써 도전층들(62e 내지 62h)을 형성함으로써 형성된다. 도 2b에 도시된 바와 같이, 상기 도전층들(62a 내지 62d) 및 상기 도전층들(62e 내지 62h)은 상기 도전층들(61a 내지 61e) 및 상기 제1 토출 단계에서 형성된 도전층들의 중심선 외부에 중심선들을 갖기 위해 상기 제2 토출 단계에서 형성된다.
그 후에, 연속한 규칙적인 물결을 갖는 상기 제1 도전층(63a) 및 상기 제2 도전층(63b)은 건조, 굽기 등에 의해 응고함으로써 도 2c에 도시된 바와 같이 형성된다. 상기 제1 도전층(63a) 및 상기 제2 도전층(63b)은, 상기 제1 도전층(63a) 및 상기 제2 도전층(63b)의 돌출들이 서로에 대해 바로 옆에 있지 않고 스태거된다. 상기 제1 도전층(63a) 및 상기 제2 도전층(63b) 간의 거리는 상기 제1 도전층(63a) 및 상기 제2 도전층(63b)의 중심선들의 거리 보다 짧을 수 있다. 따라서, 상기 제1 도전층(63a) 및 상기 제2 도전층(63b) 간의 거리가 짧을 때에도, 상기 제1 도전층(63a) 및 상기 제2 도전층(63b)은 안정하게 형성될 수 있다.
절연 층은 유사한 방식으로 절연성 재료를 토출함으로써 형성될 수 있다. 절연 층들이 그들 간에 균일한 거리를 갖도록 형성될 수 있으므로, 이러한 방식으로 형성된 마스크 층이 사용될 때, 정밀도를 갖는 정교한 처리가 수행될 수 있다. 원하는 모양이 정교한 처리에 의해 얻어질 수 있으므로, 상기 도전층들이 소스 및 드레인 전극 층들로서 사용될 때 채널 폭은 감소될 수 있다. 따라서, 고성능과 고속으로 동작할 수 있는 높은 신뢰성 있는 반도체 장치가 제조될 수 있다. 결함 형성으로 인한 결함들의 개수가 제조 공정에서 감소되므로, 수율을 개선하고 생산성을 증가시키는 효과가 있다.
본 실시예 모드에서, 상기 도전층(53), 상기 제1 도전층(63a), 및 상기 제2 도전층(63b)은 액적 토출 수단을 사용하여 형성된다. 상기 액적 토출 수단은 조성물의 토출 개구를 갖는 노즐, 단일 또는 복수의 노즐들이 설치된 헤드 등을 포함하여 액적을 토출하기 위한 수단에 대한 일반적인 용어이다. 액적 토출 수단에 포함된 노즐의 직경은 0.02㎛ 내지 100㎛(바람직하게, 0.02㎛ 내지 30㎛ 이하)의 범위로 설정되고, 상기 노즐로부터 토출될 조성물의 양은 0.001pl 내지 100pl(바람직하게, 0.1pl 내지 40pl, 더 바람직하게, 0.1pl 내지 10pl 이하)의 범위로 설정된다. 토출될 조성물의 양은 상기 노즐의 직경 크기에 비례하여 증가한다. 게다가, 처리될 물체 및 상기 노즐의 토출 개구 간의 거리가 원하는 위치상에 액적을 떨어뜨리기 위해 가능한 짧은 것이 바람직하다. 바람직하게, 상기 거리는 0.1㎜ 내지 3㎜(더 바람직하게, 0.1㎜ 내지 1㎜ 이하)의 대략적인 범위 내에 설정된다.
상기 토출 개구로부터 토출된 조성물인 경우, 용매에 분해되거나 분산되는 도전성 재료가 사용된다. 상기 도전성 재료는 Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W 및 Al로부터 선택되는 하나 이상의 금속들의 미세한 입자들에 대응하고, Cd 또는 Zn와 같은 금속의 황화물, Fe, Ti, Si, Ge, Zr, Ba 등의 산화물, 은 할로겐 화합물 등 중 하나 이상의 종류들의 미세 입자 또는 분산된 나노입자와 혼합될 수 있다. 상기 도전성 재료는 투명한 도전 막에 사용되는 인듐 주석 산화물(ITO), 실리콘 산화물을 함유한 인듐 주석 산화물(ITSO), 유기인듐, 유기주석, 아연 산화물, 티타늄 질화물 등에 대응할 수 있다. 그러나, 상기 토출 개구로부터 토출될 조성물에 대해, 비저항 값을 고려하여 용매에 분해되거나 분산되는 금, 은, 또는 구리의 재료들 중 하나를 사용하는 것이 바람직하다. 낮은 비저항을 갖는 은 및 구리를 사용하는 것이 더 바람직하다. 그러나, 은 또는 구리가 사용될 때, 장벽 막은 불순물에 대한 대항으로서 추가로 제공될 수 있다. 실리콘 질화물 막 또는 니켈 붕소(NiB)가 상기 장벽 막에 사용될 수 있다.
토출될 조성물은 용매에 분해되거나 분산되는 도전성 재료이고, 분산제 또는 바인더라 하는 열경화성 수지를 함유할 수 있다. 특히, 상기 바인더는 굽기 동안에 흠집 또는 휴즈 상태의 발생을 방지하는 기능을 갖는다. 따라서, 형성될 도전층은 유기 재료를 함유할 수 있다. 함유된 상기 유기 재료는 온도, 분위기 또는 가열 시간에 따라 변한다. 상기 유기 재료는 금속 입자들, 용매, 분산제, 또는 코팅 용액의 바인더로서 기능하는 유기 수지 등이라 한다. 폴리이미드 수지, 아크릴 수지, 노보락 수지, 멜라닌 수지, 페놀 수지, 에폭시 수지, 실리콘 수지, 푸란 수지 또는 다이얼일 페타레이트 수지와 같은 유기 수지가 사용될 수 있다.
대안적으로, 도전성 재료가 다른 도전성 재료로 코팅되는 입자들이 사용될 수 있다. 예를 들면, 은으로 더 코팅되는 구리가 니켈 붕소(NiB)로 코팅되는 3층 구조 입자들이 사용될 수 있다. 용매인 경우, 부틸기 아세테이트 또는 에틸 아세테이트와 같은 에스테르, 이소프로필 알코올 또는 에틸 알코올과 같은 알코올, 메틸 에틸 케톤 또는 아세톤과 같은 유기 용매, 물 등이 사용된다. 조성물의 점도는 바람직하게 20mPa?s 이하이다. 이는 조성물이 토출 개구를 막도록 건조하는 것을 방지하고, 상기 조성물이 상기 토출 개구로부터 부드럽게 토출되게 할 수 있다. 그러나, 상기 조성물의 점도 등은 사용될 용매 및 그 용도에 따라 적절하게 제어될 수 있다. 예를 들면, ITO, 유기 인듐 또는 유기주석이 용매에 용해되거나 분산되는 조성물의 점도는 5mPa?s 내지 20mPa?s로 설정될 수 있으며, 은이 용매에 용해되거나 분산되는 조성물의 점도는 5mPa?s 내지 20mPa?s로 설정될 수 있고, 금이 용매에 용해되거나 분산되는 조성물의 점도는 5mPa?s 내지 20mPa?s로 설정될 수 있다.
상기 도전층은 복수의 도전성 재료들의 적층으로 형성될 수 있다. 예를 들면, 상기 도전층은 도전성 재료로서 은을 사용하여 액적 토출법에 의해 우선 형성될 수 있고, 구리 등의 도금은 그 후에 수행될 수 있다. 도금은 전자도금 또는 화학(전자 없이) 도금 방법에 의해 수행될 수 있다. 도금은 도금 재료를 함유하는 용액으로 채워진 컨테이너로 기판 표면을 담궈 수행될 수 있으며, 대안적으로, 도금 재료를 함유하는 용액은 상기 기판을 수직으로 또는 경사지게 배치함으로써 인가될 수 있고, 상기 기판 표면에 상기 용액을 살포한다. 도금이 상기 기판에 용액을 인가함으로써 수행될 때, 대형 기판이 사용되더라도 공정에 사용되는 장치가 축소될 수 있는 장점이 있다.
각 노즐의 직경, 상기 도전층의 패턴의 모양 등에 좌우하지만, 상기 도전성 재료의 입자들의 직경은 바람직하게 노즐들이 막히지 않고 정교한 패턴을 제조하기 위해 가능한 작다. 바람직하게, 상기 도전성 재료의 입자들의 직경은 0.1㎛ 이하이다. 조성물은 전해법, 원자화 방법, 또는 습식 감소 방법과 같은 방법에 의해 형성되고, 얻어진 입자들의 크기는 전형적으로 약 0.01㎛ 내지 10㎛이다. 그러나, 가스 증발 방법이 이용될 때, 분산제에 의해 보호되는 나노입자들은 약 7㎚이다. 각 입자의 표면이 코팅 용액으로 커버될 때, 상기 나노입자들은 용매에 모이지 않고 상온에서 용매에 균일하게 분산되고, 액체와 유사하게 행동한다. 따라서, 코팅 용액을 사용하는 것이 바람직하다.
액상 조성물을 토출하는 공정은 감소된 압력 하에서 수행될 수 있다. 게다가, 상기 공정이 감소된 압력 하에서 수행될 때, 산화막 등은 바람직한 도전체의 표면상에 형성되지 않는다. 조성물을 토출한 후, 건조 및 굽기 중 하나 또는 두 단계들이 수행된다. 상기 건조 및 굽기 단계들 모두가 열 처리이다. 예를 들면, 건조는 100℃에서 3분 동안 수행될 수 있고, 굽기는 200℃ 내지 550℃에서 15분 내지 60분 동안 수행될 수 있으므로, 처리 온도들과 처리 주기는 목적에 대응하여 상이할 수 있다. 건조 및 굽기의 단계들은 정상 압력 또는 감소된 압력 하에서, 레이저 광 조사, 고속 열 어닐링, 가열 퍼니스를 사용한 가열 등에 의해 수행된다. 열 처리의 타이밍 및 상기 열 처리의 횟수는 특히 제한되지 않는다는 것을 알아야 한다. 상기 기판은 건조 및 굽기의 단계들을 수행하도록 미리 가열될 수 있다. 이 때 상기 기판의 온도가 상기 기판의 재료 등에 좌우하더라도, 일반적으로 100℃ 내지 800℃(바람직하게, 200℃ 내지 550℃)이다. 이들 단계들을 통해, 나노입자들은 서로 접촉하게 되고 융합 및 용접이 주변의 수지의 경화 및 수축에 의해 가속화되는 한편, 조성물의 용매는 휘발성화 되거나 분산제는 화학적으로 제거된다.
연속한 발진 또는 펄스형 발진의 가스 레이저 또는 고상 레이저는 레이저 광 조사에 사용될 수 있다. 엑시머 레이저, YAG 레이저 등은 상기 가스 레이저로서 사용될 수 있다. Cr, Nd 등으로 도핑되는 YAG, YVO4, GdVO4 등의 결정을 사용하는 레이저는 상기 고상 레이저로서 사용될 수 있다. 레이저 광의 흡수율을 고려하여 연속한 물결 레이저를 사용하는 것이 바람직하다는 것을 알아야 한다. 게다가, 펄스형 및 연속한 물결 레이저들이 조합되는 레이저 조사 방법이 사용될 수 있다. 그러나, 레이저 광 조사에 의한 열 처리는 상기 기판의 열 저항에 따라 상기 기판에 손상을 입히지 않도록 수 마이크로초 내지 수십 초 내에서 순간적으로 수행되는 것이 바람직하다. 고속 열 어닐링(RTA)은 온도를 급격하게 상승시키고 내부 가스 분위기에서 자외선에서 적외선을 방출하는 적외선 램프 또는 할로겐 램프를 사용하여 수 마이크로초 내지 수 분 동안 순간적으로 가열함으로써 수행된다. 상기 처리가 순간적으로 수행되므로, 상부면의 박막만이 실제로 가열될 수 있고 상기 막의 하부 층은 영향받지 않는다. 즉, 플라스틱 기판과 같은 낮은 열 저항을 갖는 기판도 영향받지 않는다.
액적 토출법에 의해 조성물을 토출함으로써 도전층, 절연 층 등을 형성한 후, 그 표면은 압력으로 가압함으로써 평탄화되어 평탄성을 강화할 수 있다. 가압 방법으로서, 표면에 대한 불규칙성들은 상기 표면상의 로울러-형 물체를 이동함으로써 부드러워지고 감소될 수 있거나, 상기 표면은 평탄 플레이트-형 물체로 수직으로 가압될 수 있다. 가열 공정은 가압 시 수행될 수 있다. 대안적으로, 상기 표면상의 불규칙성들은 용매 등으로 상기 표면을 유연하게 하거나 용해한 후 에러 나이프로 제거될 수 있다. 게다가, CMP는 또한 상기 표면을 연마하는데 사용될 수 있다. 이 공정은, 불규칙성들이 액적 토출법에 의해 유발될 때 표면의 평탄화에 적용될 수 있다.
본 발명을 사용하여, 배선들 등이 밀집하고 복잡하도록 설계될 때에도 그리고 막의 축소 또는 박막의 결과로서, 그들은 우수한 모양들을 갖는 원하는 패턴들로 안정하게 형성될 수 있으며, 신뢰성 및 생산성을 개선한다. 게다가, 재료 손실 및 비용이 감소될 수 있다. 그러므로, 고성능과 고 신뢰성을 갖는 반도체 장치 또는 표시 장치는 고 수율로 제조될 수 있다.
실시예 모드 2
본 실시예 모드에서, 본 발명을 사용하는 표시 장치의 예제가 기재될 것이다.
도 6a는 본 발명을 사용하는 표시 패널의 구조를 도시한 상면도이다. 픽셀들(2702)이 매트릭스로 배열된 픽셀 영역(2701), 스캔 라인 입력 단자(2703), 및 신호 라인 입력 단자(2704)는 기판(2700) 상에 형성된다. 픽셀들의 개수는 다양한 표준들에 따라 결정될 수 있다. XGA 및 RGB 표시인 경우, 픽셀들의 개수는 1024 x 768 x 3 (RGB)일 수 있다. 유사하게, UXGA 및 RGB 표시인 경우, 픽셀들의 개수는 1600 x 1200 x 3 (RGB)일 수 있고, 풀-스펙 하이 버젼 및 RGB 표시인 경우, 1920 x 1080 x 3 (RGB)일 수 있다.
상기 픽셀들(2702)은 상기 스캔 라인 입력 단자(2703)로부터 연장되는 스캔 라인들과 상기 신호 라인 입력 단자(2704)로부터 연장되는 신호 라인들의 교차에서 매트릭스로 형성된다. 각 픽셀(2702)에는 거기에 연결된 스위칭 소자 및 픽셀 전극이 제공된다. 스위칭 소자의 일반적인 예제는 TFT이다. 상기 TFT의 게이트 전극은 상기 스캔 라인에 연결되고, 상기 TFT의 소스 전극 또는 드레인 전극은 상기 신호 라인에 연결되며, 각 픽셀이 외부로부터 입력되는 신호에 의해 독립적으로 제어될 수 있게 한다.
TFT는 주요 소자들로서 반도체 층, 게이트 절연 층, 및 게이트 전극 층을 포함하고, 상기 반도체 층에 형성되는 소스 및 드레인 영역들에 연결된 배선 층은 거기에 수반한다. 구조에 비추어, 반도체 층, 게이트 절연 층, 및 게이트 전극 층이 상기 기판 측으로부터 제공되는 탑 게이트형, 게이트 전극 층, 게이트 절연 층, 및 반도체 층이 상기 기판 측으로부터 제공되는 바닥 게이트형 등이 일반적으로 공지되어 있다. 구조들 중 임의의 것은 본 발명에 적용될 수 있다.
신호들을 스캔 라인 또는 신호 라인에 입력하기 위한 드라이버 IC(2751)는 도 6a에 도시된 COG(칩 온 글래스) 방법에 의해 기판(2700) 상에 장착될 수 있다. 다른 장착 모드로서, TAB(테이프 자동화 본딩) 방법은 또한 도 6b에 도시된 바와 같이 사용될 수 있다. 상기 드라이버 IC는 단결정 반도체 기판상에 형성될 수 있거나 유리 기판상에 형성될 수 있다. 도 6a 및 도 6b에서, 상기 드라이버 IC(2751)는 FPC(플렉서블 인쇄 회로)(2750)에 연결된다.
픽셀에 제공된 TFT가 높은 결정도를 갖는 다결정 (마이크로결정) 반도체로부터 형성될 때, 스캔 라인 드라이버 회로는 기판상에 형성될 수 있다. 픽셀에 제공된 TFT가 다결정(마이크로결정) 반도체를 사용하여 형성될 때, 높은 전자 이동도를 갖는 단결정 반도체 등, 스캔 라인 드라이버 회로 및 신호 라인 드라이버 회로는 픽셀의 TFT가 형성되는 유리 기판상에 형성될 수 있다.
본 발명의 실시예 모드는 도 4 내지 도 14a 및 도 14b를 참조하여 기재될 것이다. 구체적으로, 본 발명을 사용하는 발광 소자를 갖는 발광 표시 장치를 제조하는 방법이 기재될 것이다. 도 4는 표시 장치의 픽셀 영역의 상면도이다. 도 14a 및 도 14b는 도 4의 선 A-B를 따라 취해진 단면도들이다. 도 14a는 상면도이고, 도 14b는 도 14의 선 L-K(선 I-J를 포함함)을 따라 취해진 단면도이다.
바륨 붕규산염 유리, 알루미노 붕규산염 유리 등으로 만들어진 유리 기판, 석영 기판, 금속 기판, 또는 제조 공정의 공정 온도를 버틸 수 있는 플라스틱 기판이 기판(100)으로서 사용된다. 상기 기판(100)의 표면은 평탄화되도록 CMP 등에 의해 연마될 수 있다. 게다가, 절연 층은 상기 기판(100)상에 형성될 수 있다. 상기 절연 층은 CVD, 스퍼터링, 또는 스핀 코팅과 같은 방법에 의해 단층 또는 실리콘을 함유한 산화물 재료 또는 질화물 재료의 적층으로 형성된다. 상기 절연 층이 상기 기판(100)으로부터 오염 등을 방지하는 효과를 갖는다.
게이트 전극 층(103) 및 게이트 전극 층(104)은 상기 기판(100)상에 형성된다. 상기 게이트 전극 층들(103 및 104)은 CVD, 스퍼터링, 액적 토출법 등에 의해 형성될 수 있다. 상기 게이트 전극 층들(103 및 104)은 Ag, Au, Ni, Pt, Pd, Ir, Rh, Ta, W, Ti, Mo, Al, 또는 Cu, 합금 재료 또는 그 주요 소자로서 성분을 함유한 화합물 재료로 형성될 수 있다. 대안적으로, 인과 같은 불순물 성분으로 도핑된 다결정 실리콘 막에 의해 반도체 막 또는 AgPdCu 합금을 특징으로 하는 반도체 막이 사용될 수 있다. 단층 구조 또는 계층 구조가 사용될 수 있다. 예를 들면, 텅스텐 질화물(WN) 막과 몰리브덴(Mo) 막의 2층 구조 또는 50㎚ 두께 텅스텐 막, 알루미늄과 실리콘의 500㎚ 두께 합금(Al-Si) 막, 및 30㎚ 두께 티타늄 질화물 막이 순서대로 적층될 수 있는 3층 구조가 사용될 수 있다. 게다가, 상기 3층 구조의 경우에, 텅스텐 질화물은 상기 제1 도전 막의 텅스텐 대신에 사용될 수 있으며, 알루미늄과 티타늄의 합금(Al-Ti) 막은 상기 제2 도전 막의 알루미늄과 실리콘의 상기 합금(Al-Si) 막 대신에 사용될 수 있고, 티타늄 막은 상기 제3 도전 막의 티타늄 질화물 막 대신에 사용될 수 있다.
상기 게이트 전극 층들(103 및 104)이 특정한 모양으로 처리되도록 요구되는 경우에, 그들은 마스크를 형성한 후, 건식 에칭 또는 습식 에칭에 의해 원하는 모양으로 각각 처리될 수 있다. 상기 전극 층들은 에칭 조건(코일형 전극에 인가된 전력량, 기판 측의 전극에 인가된 전력량, 상기 기판 측의 전극의 온도 등)을 적절하게 제어함으로써 ICP(유도성 결합 플라즈마) 에칭에 의해 테이퍼된 모양을 갖도록 각각 에칭될 수 있다. Cl2, BCl3, SiCl4, CCI4 등으로 특징화된 클로린-계 가스, CF4, SF6, NF3 등으로 특성화된 붕소-계 가스가 에칭 가스에 의해 적절하게 사용될 수 있다.
원하는 모양으로 처리를 위한 마스크는 조성물을 선택적으로 토출함으로써 형성될 수 있다. 상기 마스크가 이러한 방법으로 선택적으로 형성될 때, 처리 단계의 간략화가 달성될 수 있다. 에폭시 수지, 페놀 수지, 노보랙 수지, 아크릴 수지, 멜라민 수지 또는 우레탄 수지와 같은 수지 재료는 상기 마스크에 사용된다. 게다가, 상기 마스크는 벤조사이클로부텐, 파릴렌, 불화-아릴렌-에더, 또는 투과 폴리이미드와 같은 유기 재료, 실록산-계 폴리머 등의 중합에 의해 만들어진 조성물 재료를 사용하는 액적 토출법에 의해 형성될 수 있다. 대안적으로, 감광제를 함유한 상업용 수지 재료가 사용될 수 있다. 예를 들면, 노보랙 수지 또는 감광제인 나프소퀴난 다이아지드 합성물과 같은 일반적인 포지티브형 레지스트 또는 기본 수지, 다이아페닐실란디올 또는 산 생성기와 같은 네가티브형 레지스트가 사용될 수 있다. 어느 재료든 사용할 때, 표면 장력 및 점도는 용매의 농도를 제어하거나 계면활성제 등을 추가함으로써 적절하게 조정된다.
상기 게이트 전극 층들(103 및 104)은 도전 막을 형성된 후 마스크 층들을 사용하여 상기 도전 막을 원하는 모양으로 처리함으로써 형성될 수 있다.
다음에, 게이트 절연 층(114)은 상기 게이트 전극 층들(103 및 104) 상에 형성된다. 상기 게이트 절연 층(114)은 단층 또는 실리콘 산화물 재료 또는 실리콘 질화물 재료와 같은 재료의 적층으로 형성될 수 있다. 본 실시예 모드에서, 실리콘 질화물 막 및 실리콘 산화물 막의 2층 구조가 사용된다. 대안적으로, 상기 게이트 절연 층(114)은 실리콘 산소질화물 막의 단층 또는 실리콘 산소질화물 막, 실리콘 질화물 막, 및 실리콘 산화물 막의 3개 이상의 층들을 가질 수 있다. 액적 토출법에 의해 형성된 도전층들 용으로 은, 구리, 등을 사용할 때, 불순물들의 확산은 방지되고 표면들은 장벽 막으로서 그 위에 실리콘 질화물 막 또는 NiB 막을 형성함으로써 평탄화된다. 저온에서 적은 게이트 누설전류를 갖는 밀집한 절연막을 형성하기 위해, 아르곤과 같은 희 가스 성분을 함유하는 반응성 가스는 상기 희 가스 성분을 형성될 절연막으로 혼합하는데 사용될 수 있다.
다음에, 반도체 층이 형성된다. 하나의 도전형을 갖는 반도체 층은 필요하다면 형성될 수 있다. n형 반도체 층이 제공되는 n채널 TFT의 NMOS 구조, p형 반도체 층이 제공되는 p채널 TFT의 PMOS 구조, 및 n채널 TFT와 p채널 TFT의 CMOS 구조가 제조될 수 있다. n채널 TFT 또는 p채널 TFT는, 도전성을 부여하기 위한 도핑에 의해 도전성을 부여하는 성분을 추가함으로써 반도체 층의 불순물 영역을 형성함으로써 형성될 수 있다. 도전성은 상기 n형 반도체 층을 형성하는 것 대신에 PH3 가스를 사용하는 플라즈마 처리에 의해 반도체 층으로 부여될 수 있다.
실란 또는 게르만이 특성화되는 반도체 재료의 가스를 사용하는 증기 위상 성장 방법 또는 스퍼터링에 의해 제조되는 비정질 반도체(또한, 이하 "AS"라 함), 광 에너지 또는 열 에너지를 이용하여 상기 비정질 반도체를 결정화함으로써 형성되는 다결정 반도체, 세미 비정질(또한, 이하 마이크로결정체 또는 마이크로결정이라 함) 반도체(또한, 이하 "SAS"라 함) 등이 상기 반도체 층을 형성하기 위한 재료로서 사용될 수 있다. 상기 반도체 층은 다양한 방법들(스퍼터링, LPCVD, 플라즈마 CVD 등)의 수단에 의해 형성될 수 있다.
상기 SAS는 비정질 구조 및 결정체 구조(단일 결정 및 다결정을 포함함) 간의 중간 구조 및 자유 에너지에 비추어 안정한 제3 상태를 갖는 반도체이고, 짧은 범위 오더 및 격자 왜곡을 갖는 결정체 영역을 포함한다. 0.5㎚ 내지 20㎚의 결정체 영역은 막의 적어도 일부에서 관찰될 수 있다. 실리콘이 주성분으로서 함유될 때, 라만 스펙트럼은 520㎝-1 보다 낮은 파수로 이동된다. 실리콘 결정 격자에 의해 유발될 (111) 또는 (220)의 굴절 피크는 X-선 굴절에서 관찰된다. 상기 SAS는 실리콘 소스 가스로서 사용되는 실리콘 소스 가스 SiH4의 글로우 방전 분해(플라즈마 CVD)에 의해 형성된다. 대안적으로, Si2H6, SiH2cl2, SiHCl3, SiCl4, SiF4 등은 또한 실리콘 소스 가스로서 사용될 수 있다. 게다가, F2 또는 GeF4는 혼합될 수 있다. 이 실리콘 소스 가스는 H2, 또는 H2와 He, Ar, Kr, 및 Ne로부터 선택되는 하나 이상의 희 가스 성분들로 희석될 수 있다. 희석 비는 1:2 내지 1:1000의 범위에 있다. 압력은 대략 0.1 Pa 내지 133 Pa의 범위이고, 전력 주파수는 1 ㎒ 내지 120 ㎒의 범위, 바람직하게, 13 ㎒ 내지 60 ㎒의 범위이다. 상기 기판 가열 온도는 바람직하게 300℃ 이하이고, 상기 막은 여전히 100℃ 내지 200℃의 온도에서 형성될 수 있다. 산소, 질소, 또는 탄소와 같은 대기 구성 불순물은 막 형성 단계에서 취해지는 불순물 성분으로서 1 x 1020 ㎝-3 이하이며, 산소 농도는 5 x 1019 ㎝-3 이하이며, 바람직하게, 1 x 1019 ㎝-3 이하인 것이 바람직하다. 선호하는 SAS는 안정도를 강화하기 위해 헬륨, 아르곤, 크립톤, 또는 네온과 같은 희 가스 성분을 추가함으로써 격자 왜곡을 더 증진시킴으로써 얻어질 수 있다. 추가로, 반도체 층으로서, 수소-계 가스를 사용하는 SAS 층은 불소-계 가스를 사용하여 형성된 SAS 층상에 형성될 수 있다.
비정질 반도체는 수소화 비정질 실리콘을 특징으로 하고, 결정체 반도체는 폴리실리콘 등을 특징으로 한다. 폴리실리콘(다결정체 실리콘)은 800℃ 이상의 공정 온도 하에서 형성되는 고온 폴리실리콘, 600℃ 이하의 공정 온도 하에서 형성되는 저온 폴리실리콘, 결정화를 증진시키는 성분 등을 추가함으로써 결정화되는 폴리실리콘 등을 포함한다. 기본적으로, 상술된 바와 같이, 일부에 결정체 위상을 포함하는 세미 비정질 반도체 또는 반도체가 사용될 수 있다.
실리콘(Si), 게르마늄(Ge) 등의 성분 이외에 반도체의 재료로서, GaAs, InP, SiC, ZnSe, GaN, 또는 SiGe와 같은 화합물 반도체가 사용될 수 있다. 게다가, 아연 산화물(ZnO)이 또한 사용될 수 있다. 반도체 층으로 ZnO를 사용하는 경우에, 단층 또는 Y2Ox, Al2O3, 및 TiO2는 바람직하게 게이트 절연 층으로서 사용되고, ITO, Au, Ti 등은 바람직하게 상기 게이트 전극 층, 소스 전극 층, 또는 드레인 전극 층에 사용된다. 게다가, Ga 등은 ZnO로 추가될 수 있다.
결정체 반도체 층이 반도체 층으로서 사용되는 경우에, 다양한 방법들(니켈 등과 같은 성분 강화 결정체를 사용하는 레이저 결정체 방법, 열 결정체 방법, 열 결정체 방법)이 상기 결정체 반도체 층을 제조하는 방법으로서 사용될 수 있다. SAS인 마이크로결정체 반도체는 결정성을 개선하기 위해 레이저 광으로 조사됨으로써 결정화될 수 있다. 성분 강화 결정체가 도입되지 않는 경우, 수소는, 비정질 반도체 막에 함유된 수소 농도가, 레이저 광으로 상기 비정질 반도체 막을 조사하기 전에 질소 분위기에서 1시간 동안 500℃의 온도에서 상기 비정질 반도체 막을 가열함으로써 1 x 1020 atoms/㎝3이 된다. 이는, 많은 수소를 함유하는 상기 비정질 반도체 막이 레이저 광으로 조사될 때 손상 받기 때문이다.
임의의 방법은, 상기 방법이 상기 비정질 반도체 층의 표면 또는 내부에 금속 성분을 존재하게 할 수 있는 한 상기 금속 성분을 상기 비정질 반도체 층으로 도입시키는데 사용될 수 있다. 예를 들면, 스퍼터링, CVD, 플라즈마 처리 방법(플라즈마 CVD 포함), 흡수 방법, 또는 금속 염분 용액을 인가하기 위한 방법이 사용될 수 있다. 그들 중에서, 용액을 사용하는 방법은 간단하고, 쉽고, 상기 금속 성분의 농도 제어에 비추어 유리하다. 상기 비정질 반도체 층의 표면의 습윤성을 개선하고 상기 비정질 반도체 층의 전면 상에 수용액을 확산하기 위해 산소 분위기에서 UV 광 조사, 열 산화 방법, 오존 수용액 또는 수산화기 등을 함유한 수소 과산화수소를 갖는 처리 등에 의해 산화물 막을 형성하는 것이 바람직하다.
열 처리 및 레이저 광 조사는 상기 비정질 반도체 층을 결정화하도록 조합될 수 있다. 대안적으로, 상기 열 처리 및 상기 레이저 광 조사 중 하나는 여러 번 수행될 수 있다.
게다가, 결정체 반도체 층은 선형 플라즈마 방법에 의해 상기 기판상에 직접 형성될 수 있다. 대안적으로, 결정체 반도체 층은 상기 선형 플라즈마 방법을 사용하여 상기 기판상에 선택적으로 형성될 수 있다.
반도체 층은 유기 반도체 재료를 사용하는 인쇄 방법, 분산 방법, 스프레이 방법, 스핀 코팅 방법, 액적 토출법 등에 의해 형성될 수 있다. 이 경우에, 상기 에칭 단계들이 요구되지 않으므로, 단계들의 개수는 감소될 수 있다. 저 분자량 재료, 고 분자량 재료 등은 유기 반도체에 사용되고, 게다가, 유기 안료와 같은 재료 또는 도전성의 고 분자량 재료가 사용될 수 있다. 결합 이중 본드에 의해 구성된 골격을 갖는 π-전자 결합 고 분자량은 바람직하게 본 발명에서 사용되는 유기 반도체 재료로서 사용된다. 일반적으로, 폴리시오핀, 폴리플루오렌, 폴리(3-알킬시오핀), 폴리시오핀 유도체, 또는 펜타센과 같은 고 분자량 재료가 사용될 수 있다.
반도체 층을 형성하기 위해 가용성의 프리커서의 증착 이후에 처리될 수 있는 재료는 본 발명에 적용가능한 다른 유기 반도체 재료로서 사용될 수 있다. 폴리시에닐렌비닐렌, 폴리(2,5-시에닐렌비닐렌), 폴리아세틸렌, 폴리아세틸렌 유도체, 폴리알닐렌비닐렌 등이 이러한 유기 반도체 재료로서 사용될 수 있다.
상기 프리커서를 유기 반도체로 변환할 때, 수소 염화물 가스와 같은 반응성 촉매는 열 처리의 수행 이외에 추가된다. 다음은 가용성의 유기 반도체 재료, 즉, 톨루엔, 크실렌, 클로로벤젠, 디클로로벤젠, 아니솔, 클로로폼, 디클로로메탄, γ 부틸기 락톤, 부틸기 셀로솔브, 시클로헥산, NMP(N-메틸-2-피롤리돈), 시클로헥산논, 2-부탄, 디옥산, 디메틸포마미드(DMF), THF(테트라히드로푸란) 등을 용해하는 일반적인 용매로서 사용될 수 있다.
반도체 층(105) 및 반도체 층(106)은 상기 게이트 절연 층(114) 상에 형성된다. 본 실시예 모드에서, 비정질 반도체 층들은 결정체 반도체 층들을 형성하기 위해 상기 반도체 층들(105 및 106)로서 결정화된다. 결정화 단계에서, 상기 비정질 반도체 층들은 결정화(또한, 이하 촉매 성분 또는 금속 성분이라 함)를 강화하는 성분으로 도핑되고, 열 처리(3분에서 24시간 동안 550℃ 내지 750℃의 온도에서)는 상기 비정질 반도체 층을 결정화하도록 수행된다. 결정화를 강화하는 성분으로서는, 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팰러듐(Pd), 오스뮴(Os), 이리듐(Ir), 플라티늄(Pt), 구리(Cu), 및 금(Au)으로부터 선택되는 하나 이상의 성분들이 사용될 수 있다.
상기 결정체 반도체 층에서 결정화를 강화하는 성분을 제거하기 위해, 불순물 성분을 함유하는 반도체 층은 상기 결정체 반도체 층과 접촉하여 형성되고 게터링 싱크로서 사용된다. 상기 불순물 성분은 n형 도전성을 부여하는 불순물 성분, p형 도전성을 부여하는 불순물 성분, 희 가스 성분 등일 수 있다. 예를 들면, 인(P), 질소(N), 비소(As), 안티몬(Sb), 비스무트(Bi), 붕소(B), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 및 제논(Xe)으로부터 선택되는 하나 이상의 성분들은 사용될 수 있다. 본 실시예 모드에서, 아르곤을 함유하는 반도체 층은 게터링 싱크로서 기능하는 불순물 성분을 함유하는 반도체 층으로서 형성된다. 상기 아르곤을 함유하는 반도체 층은 결정화를 강화하는 성분을 함유하는 결정체 반도체 층상에 형성되고, 열 처리(3분에서 24시간 동안 550℃ 내지 750℃의 온도에서)가 수행된다. 상기 결정체 반도체 층에서 결정화 강화 성분은 아르곤을 함유하는 상기 반도체 층으로 이동하고, 상기 결정체 반도체 층에서 결정화 강화 성분은 제거되거나 제거된다. 그래서, 게터링 싱크로서 기능하는 아르곤을 함유하는 상기 반도체 층은 제거된다. n형 도전성을 부여하는 불순물 성분인 인(P)을 함유하는 n형 반도체 층은 상기 결정체 반도체 층상에 형성된다. 상기 n형 반도체 층은 소스 또는 드레인 영역으로서 기능한다. 본 실시예 모드에서, n형 반도체 층은 세미 비정질 반도체를 사용하여 형성된다. 상기 단계들을 통해 형성된 상기 반도체 층들과 상기 n형 반도체 층은 상기 반도체 층들(105 및 106) 및 n형 반도체 층을 형성하기 위해 원하는 모양들로 처리된다. 이후 단계를 통해, 상기 n형 반도체 층은 n형 반도체 층(105a) 및 n형 반도체 층(105b)이 된다. 상기 반도체 층들과 상기 n형 반도체 층들을 처리하는데 사용되는 상기 마스크 층들이 액적 토출법에 의해 형성될 때, 물결 모양은 상기 반도체 층들의 모양으로 반영된다.
레지스트 또는 폴리이미드와 같은 절연체로 형성되는 마스크는 액적 토출법을 사용하여 형성된다. 스루풋 정공은 상기 마스크를 사용한 에칭에 의해 상기 게이트 절연 층(114)의 일부에 형성되고, 상기 하부 층에 개재된 상기 게이트 전극 층(104)의 일부가 노출된다. 플라즈마 에칭(건식 에칭) 또는 습식 에칭이 에칭에 사용될 수 있지만, 플라즈마 에칭은 대형 기판을 처리하는데 적당하다. CF4, NF3와 같은 불소-계 가스, Cl2 또는 BCl3와 같은 클로린-계 가스가 에칭 가스로서 사용될 수 있고, He 또는 Ar과 같은 불활성 가스가 적절하게 부가될 수 있다. 게다가, 로컬 전기 누설 공정은, 대기 압력 토출 에칭 공정이 적용될 때 수행될 수 있고, 마스크 층은 상기 기판상에 전체로 형성될 필요는 없다.
상기 스루풋 정공을 형성하는 처리에 사용되는 마스크는 조성물을 선택적으로 토출함으로써 형성될 수 있다. 이렇게 형성된 마스크는 패터닝 공정을 간략화할 수 있게 한다. 에폭시 수지, 아크릴 수지, 페놀 수지, 노볼락 수지, 멜라민 수지 또는 우레탄 수지와 같은 수지 재료가 사용될 수 있다. 게다가, 상기 마스크는 벤조시클로부탄, 파릴렌, 불화-알렌-에더, 또는 광-투과 폴리이미드와 같은 유기 재료, 실록산-계 폴리머와 같이 중합에 의해 만들어진 화합물 재료, 가용성 호모폴리머 및 가용성 코폴리머를 함유하는 조성물 재료 등을 사용하여 액적 토출법에 의해 형성될 수 있다. 대안적으로, 노볼락 수지 및 감광제인 나프토퀴논 디아지드 화합물과 같은 일반적인 포지티브형 레지스트, 또는 베이스 수지 및 디페닐실란디올 및 산 생성기와 같은 네가티브형 레지스트가 사용될 수 있다. 어떤 재료가 사용되든지, 표면 장력과 점도는 용매의 농도를 제어하거나 계면활성제 등을 추가함으로써 적절하게 조정된다.
게다가, 본 실시예 모드에서, 액적 토출법에 의해 원하는 모양으로의 처리를 위해 사용되는 마스크를 형성할 때, 형성 영역의 습윤성은 바람직하게 사전처리에서 제어된다. 액적의 습윤성과 직경은 제어되어, 원하는 모양(선 폭 등)이 안정하게 얻어질 수 있다. 이 공정은 액체 재료를 사용하는 경우에 (절연 층, 도전층, 마스크 층 또는 배선 층과 같은) 임의의 형성된 성분을 위한 사전처리로서 사용될 수 있다.
소스/드레인 전극 층(107), 소스/드레인 전극 층(108), 전극 층(109), 소스/드레인 전극 층(110), 및 소스/드레인 전극 층(111)은 n형 반도체 층상에 형성된다.
본 실시예 모드에서, 본 발명은 전력선들(112a, 112b, 및 112c)에 적용된다. 상기 전력선들(112a, 112b, 및 112c)은 굴곡 모양을 갖기 위해 실시예 모드 1에서도시된 액적 토출법에 의해 형성된다. 제1 토출 단계에서 토출된 액적들의 중심선들과 제2 단계에서 토출된 액적들의 중심선들은 선 폭 방향으로 스태거되므로, 굴곡 모양이 얻어진다. 이러한 굴곡 전력선을 사용하여, 직선 전력선 보다는 더 큰 전류가 흐를 수 있게 되며, 이에 따라, 전력이 더 공급될 수 있다.
상기 전력선들(112a, 112b, 및 112c)을 형성하기 전에 형성 영역의 습윤성을 제어하도록 형성된 재료에 관하여, 재료의 일부가 남겨지거나, 불필요한 일부는 그들을 형성한 후 제거될 수 있다. 상기 제거는 산소의 에싱, 에칭 등에 의해 행해질 수 있다. 상기 전력선들(112a, 112b 및 112c)은 마스크들로서 사용될 수 있다.
상기 반도체 층들과 상기 n형 반도체 층은, 상기 소스/드레인 전극 층들(107 및 108), 상기 전극 층(109) 및 상기 소스/드레인 전극 층들(110 및 111)이 형성된 후 원하는 모양으로 처리된다. 본 실시예 모드에서, 상기 반도체 층들 및 상기 n형 반도체 층은 액적 토출법에 의해 형성된 마스크를 사용하여 처리되며, 대안적으로, 상기 반도체 층들과 상기 n형 반도체 층은 마스크로서 소스/드레인 전극 층을 사용하여 처리될 수 있다.
상기 소스/드레인 층들을 형성하기 위한 도전성 재료로서는, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄), Mo(몰리브덴) 등의 금속 입자들을 주로 함유하는 조성물이 사용될 수 있다. 대안적으로, 광-투과 특성들을 갖는 인듐 주석 산화물(ITO), 인듐 주석 산화물 및 실리콘 산화물을 함유하는 ITSO, 유기인듐, 유기주석, 아연 산화물, 티타늄 질화 등이 조합될 수 있다.
상기 게이트 절연 층(114)에 형성된 스루풋 정공에서, 상기 소스/드레인 전극 층(108) 및 상기 게이트 전극 층(104)은 서로 전기적으로 연결된다. 상기 전극 층(109)은 캐패시터 소자를 부분적으로 구성한다.
조합하여 액적 토출법을 사용함으로써, 재료 손실은 스퍼터링 등에 의해 전면의 코팅에 의한 형성에 비해 감소될 수 있으므로, 비용은 감소될 수 있다. 본 발명에 따르면, 층들은 배선들 등이 소형화 및 박막화를 위해 밀집하고 복잡하도록 설계되고 구성된 경우에도 안정하게 형성될 수 있다.
그 다음에, 제1 전극 층(113)은 상기 게이트 절연 층(114) 상에 형성된다. 광은 바닥 방출, 상부 방출, 또는 듀얼 방출에 의해 발광 소자로부터 방출된다. 광이 상기 기판(100)으로부터 방출될 때, 상기 제1 전극 층(113)은 인듐 주석 산화물(ITO), 실리콘 산화물을 함유하는 인듐 주석 산화물(ITSO), 아연 산화물(ZnO), 아연 산화물(ZnO), ZnO이 게르마늄(Ga), 주석 산화물(SnO2) 등으로 도핑된 재료를함유하는 인듐 아연 산화물(IZO)을 함유하는 조성물을 사용하여 원하는 패턴을 형성하고 상기 패턴을 굽기함으로써 형성될 수 있다.
바람직하게, 상기 제1 전극 층(113)은 스퍼터링에 의해 인듐 주석 산화물(ITO), 실리콘 산화물(ITSO), 아연 산화물(ZnO) 등을 함유하는 인듐 주석 산화물로 형성될 수 있다. 2 wt% 내지 10 wt%의 실리콘 산화물을 함유하는 ITO의 타겟을 사용하여 스퍼터링에 의해 형성되는 실리콘 산화물을 함유하는 인듐 주석 산화물을 사용하는 것이 바람직하다. 대안적으로, ZnO가 게르마늄(Ga)으로 도핑되는 도전성 재료, 또는 실리콘 산화물을 함유하고 인듐 산화물이 2 wt% 내지 20 wt%의 아연 산화물(ZnO)과 혼합되는 타겟을 사용하여 형성되는 인듐 아연 산화물(IZO)이사용될 수 있다. 상기 제1 전극 층(113)이 스퍼터링에 의해 형성된 후, 마스크 층은 액적 도출 방법에 의해 형성될 수 있고, 원하는 패턴은 에칭에 의해 형성될 수 있다. 본 실시예 모드에서, 상기 제1 전극 층(113)은 액적 도출 방법에 의해 광-투과 도전성 재료로 형성된다. 구체적으로, 인듐 주석 산화물 또는 ITO와 실리콘 산화물로 만들어진 ITSO를 사용하여 형성된다.
상기 제1 전극 층(113)은 상기 소스/드레인 전극 층(111)을 형성하기 전에 상기 게이트 절연 층(114)상에 선택적으로 형성될 수 있다. 이 경우에, 상기 소스/드레인 전극 층(111)은 본 실시예 모드에서 상기 소스/드레인 전극 층(111)을 상기 제1 전극 층(113) 상에 적층함으로써 상기 제1 전극 층(113)에 연결된다. 상기 제1 전극 층(113)이 상기 소스/드레인 전극 층(111)을 형성하기 전에 형성될 때, 평탄 형성 영역 상에 형성될 수 있다. 따라서, 우수한 커버리지가 얻어질 수 있고 CMP와 같은 연마 처리가 충분히 수행될 수 있다. 그러므로, 상기 제1 전극 층(113)은 높은 평탄화로 형성될 수 있다.
층간 절연 층인 절연 층이 상기 소스/드레인 전극 층(114)상에 형성되고, 상기 절연 층이 배선 층을 통해 상기 제1 전극 층(113)에 전기적으로 연결되는 구조가 대신에 사용될 수 있다. 이 경우에, 개구(콘택트 홀)는 상기 절연 층의 일부를 제거하는 것 대신에 상기 소스/드레인 전극 층(111)상에 상기 절연 층에 대한 낮은 습윤성을 갖는 재료를 형성함으로써 형성될 수 있다. 절연 재료를 함유하는 조성물로의 코팅이 코팅 방법 등에 의해 수행될 때, 상기 절연 층은 낮은 습윤성 재료가 형성되는 영역 이외의 영역에 형성된다.
상기 절연 층이 가열 또는 건조에 의해 응도된 후, 낮은 습윤성 재료는 개구를 형성하도록 제거된다. 배선 층은 상기 개구를 채우기 위해 형성되고, 상기 제1 전극 층(113)은 상기 배선 층과 접촉하도록 형성된다. 이와 같이, 에칭은 제조 단계들을 간략화하는데 효과적인 상기 개구를 형성하도록 요구되지 않는다.
상부 방출 EL 표시 패널이 제조될 때 또는 발광이 상기 기판(100) 측에 대향인 측에 방출되는 구조인 경우에, Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등의 금속 입자들을 주로 함유하는 조성물이 사용될 수 있다. 대안적으로, 상기 제1 전극 층(113)은 스퍼터링에 의해 투명 도전막 또는 광 반사율을 갖는 도전 막을 형성함으로써 형성될 수 있으며, 액적 토출법에 의해 마스크 패턴을 형성한 다음, 상기 도전 막을 에칭한다.
상기 제1 전극 층(113)은, 상기 제1 전극 층(113)의 표면이 평탄해지도록 CMP에 의해 또는 폴리비닐 알코올-계 다공체로 문질러 연마될 수 있다. 게다가, CMP에 의한 연마 후에, 적외선 조사 또는 산소 플라즈마 처리 등은 상기 제1 전극 층(113)의 표면상에 수행될 수 있다.
상술된 단계들을 통해, 바닥 게이트 TFT 및 상기 제1 전극 층(113)이 상기 기판(100)에 연결되는 표시 패널용 TFT 기판이 완성된다. 본 실시예 모드에서 상기 TFT는 반전 스태거형이다.
다음에, 절연 층(또한, 이하 파티션 벽 또는 뱅크)(121)은 선택적으로 형성된다. 상기 절연 층(121)은 상기 제1 전극 층(113)상에 개구를 갖도록 형성된다. 본 실시예 모드에서, 상기 절연 층(121)은 상기 전면 상에 형성되고, 레지스트 등의 마스크를 사용하여 원하는 모양으로 에칭된다. 상기 절연 층(121)이 직접 그리고 선택적으로 형성될 수 있는 액적 토출법, 인쇄 방법, 또는 분산 방법에 의해 형성될 때, 에칭에 의한 패터닝은 요구되지 않는다. 상기 절연 층(121)은 또한 본 발명에 따른 사전처리에 의해 원하는 모양을 갖도록 형성될 수 있다.
상기 절연 층(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산소질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산소질화물 또는 다른 무기 절연 재료; 아크릴 산, 메타크리릭 산 또는 그 유도체; 폴리이미드, 방향족 폴리아미드, 또는 폴리벤즈이미다졸과 같은 내열 고 분자량; 또는 시작 재료로서 실리콘, 산소 및 수소를 함유하는 실록산-계 재료로 형성된 화합물의 Si-O-Si 본드를 함유하는 무기 실록산-계 절연 재료; 메틸 또는 페닐과 같은 유기 그룹이 실리콘과 결합된 수소에 대체되는 유기 실록산-계 절연 재료로 형성될 수 있다. 상기 절연 층(121)은 또한 아크릴 또는 폴리이미드와 같은 감광성 재료, 또는 비감광성 재료를 사용하여 형성될 수 있다. 상기 절연 층(121)은 바람직하게 굴곡 반경이 연속해서 변하는 굴곡 모양을 갖는다. 따라서, 전자발광 층(122) 및 상기 절연 층(121)상에 형성되는 제2 전극 층(123)의 커버리지는 개선된다.
액적 토출법에 의해 조성물을 토출함으로써 상기 절연 층(121)을 형성한 후, 상기 절연 층의 표면은 그 평탄성을 개선하기 위해 평탄화되도록 압력으로 가압될 수 있다. 불규칙성들은 상기 표면상에서 로울러-모양 물체가 이동되게 함으로써 감소될 수 있거나, 상기 표면은 평탄 플레이트-모양 물체에 수직으로 가압될 수 있다. 대안적으로, 상기 표면상의 불규칙성들은 용매 등으로 상기 표면을 유연하게 하거나 용해함으로써 에어 나이프로 제거될 수 있다. CMP는 또한 상기 표면을 연마하는데 사용될 수 있다. 이 단계는, 불규칙성들이 액적 토출법에 의해 유발될 때 표면을 평탄화하기 위해 수행될 수 있다. 상기 평탄성이 상기 단계를 통해 개선될 때, 표시 패널의 표시 불균일성 등은 방지될 수 있으므로, 고정밀 이미지는 표시될 수 있다.
발광 소자는 표시 패널용 TFT 기판인 상기 기판(100)상에 형성된다.
상기 전자발광 층(122)을 형성하기 전에, 상기 제1 전극 층(113) 및 상기 절연 층(121)의 습기 또는 상기 표면에 흡수되는 습기는 대기 압력 하에서 200℃의 온도에서 열 처리를 수행함으로써 제거될 수 있다. 200℃ 내지 400℃의 온도에서, 바람직하게, 감소된 압력 하에서 250℃ 내지 350℃의 온도에서 열 처리를 수행하고 감소된 압력 하에서 수행되는 진공 증착 또는 액적 토출법에 의해 대기에 노출하지 않고 상기 전자발광 층(122)을 형성하는 것이 바람직하다.
상기 전자발광 층(122)으로서, 적색(R), 녹색(G), 청색(B)의 발광을 생성하는 재료들은 각각의 증발 마스크를 사용하여 기상 증착에 의해 선택적으로 인가된다. 재료들(저 분자량 재료들, 고 분자량 재료들 등)은 컬러 필터와 동일한 방법으로 액적 토출법에 의해 형성될 수 있는 적색(R), 녹색(G), 청색(B)의 휘도를 각각 생성한다. 이는, RGB의 별도의 증착이 마스크를 사용하지 않고도 수행될 수 있으므로 바람직하다. 그 다음, 상기 제2 전극 층(123)은 상기 전자발광 층(122)상에 형성되어 발광 소자를 사용하여 표시 기능을 갖는 표시 장치를 완성한다. 휘도는 1중항 여기 상태(형광)로부터 접지 상태로 다시 복귀할 때 발생하는 광만을 포함하거나, 3중항 여기 상태(인광성)로부터 접지 상태로 복귀할 때 발생되는 광만을 포함할 수 있다. 대안적으로, 휘도는 R, G, 및 B 중 하나의 컬러에 대한 형광(또는 인광성)을 포함할 수 있고, 2개의 컬러들의 나머지에 대해서는 인광성(형광)을 포함하므로, 발광은 조합될 수 있다. 인광성은 R에만 사용될 수 있고 형광은 G 및 B에 사용될 수 있다. 구체적으로, 정공 주입 층으로서 20㎚ 두께가 제공되는 구리 프탈로시아닌(CuPc) 막과 발광 층으로서 70㎚의 두께가 그 위에 제공되는 트리스-8-퀴노리노라토 알루미늄 복합(Alq3) 막을 갖는 계층 구조가 사용될 수 있다. 발광의 컬러들은 퀴나크리돈, 페릴렌 또는 DCM 1과 같은 형광 염료를 Alq3로 추가함으로써 제어될 수 있다.
그러나, 상술된 예제는 전자발광 층에 사용될 수 있는 유기 발광 재료의 하나의 예제이고, 상기 재료는 거기에 한정되지 않는다. 상기 전자발광 층 용 재료로서는, 유기 재료(고/저 분자량 재료 포함) 또는 유기 재료와 무기 재료의 합성 재료가 사용될 수 있다. 전자발광 층(캐리어들이 발광을 위해 이동하고 광이 방출된 층)은 발광 층, 전하 이동 층, 또는 전하 주입 층을 임의로 조합함으로써 형성될 수 있다. 예를 들면, 저 분자량 유기 발광 재료가 발광 층이 본 실시예 모드에서 도시되지만, 중간 분자량 유기 발광 재료 또는 고 분자량 유기 발광 재료는 또한 사용될 수 있다. 이 명세서를 통해, 승화하지 않고 20 이하의 다수의 분자량이거나, 10㎛ 이하의 체인된 분자 길이를 갖는 유기 발광 재료는 중간 분자량 유기 발광 재료로서 정의된다. 게다가, 고 분자량 유기 발광 재료를 사용하는 예제로서, 정공 주입 층으로서 20㎚의 두께로 스핀 코팅에 의해 제공되는 폴리시오펜(PEDOT) 막과 발광 층으로서 그 위에 제공되는 거의 100㎚의 두께를 갖는 파라페닐렌-비닐렌(PPV) 막의 계층 구조가 사용될 수 있다. 게다가, 방출 파장은 PPV의 π-결합 고 분자량 재료를 사용하여 적색에서 청색으로 선택될 수 있다. 실리콘 탄화물과 같은 무기 재료는 전하 운반 층 또는 전하 주입 층에 사용될 수 있다.
도시되어 있지 않지만, 상기 제2 전극 층(123)을 포함하기 위해 패시베이션 막을 제공하는 것이 효과적이다. 표시 장치를 조립할 때 제공되는 패시베이션 막은 단층 구조 또는 계층 구조를 가질 수 있다. 상기 패시베이션 막, 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 산소질화물(SiON), 실리콘 질화물 산화물(SiNO), 알루미늄 질화물(AlN), 알루미늄 산소질화물(AlON), 산소 함유량 보다 질소 함유량이 더 많은 알루미늄 질화물 산화물(AlNO), 알루미늄 산화물, 다이아몬드형 탄소(DLC), 또는 질소-함유 탄소(CNx)를 함유하는 단층의 절연 막 또는 상기 절연 막들이 조합되는 스택이 사용될 수 있다. 예를 들면, 질소-함유 탄소 막(CNx) 및 실리콘 질화물(SiN)의 스택 또는 스틸렌 폴리머와 같은 고 분자량 재료들의 스택이 또한 사용될 수 있다.
이 때, 상기 패시베이션 막에 대한 우수한 커버리지를 갖는 막을 사용하는 것이 바람직하며, 특히 DLC 막이 효과적이다. DLC 막은 상온에서 100℃까지의 범위인 온도에서 형성될 수 있으므로, DLC 막은 낮은 내열성을 갖는 전자발광 층상에 쉽게 형성될 수 있다. DLC 막은 플라즈마 CVD 방법(전형적으로, RF 플라즈마 CVD, 마이크로파 CVD, 전자 사이클로트론 공진(ECR) CVD, 열 필라멘트 CVD 등), 연소 불꽃 방법, 스퍼터링, 이온 빔 증착, 레이저 증착 등에 의해 형성될 수 있다. 수소 가스 및 탄화수소-계 가스(예를 들면, CH4, C2H2, C6H6 등)가 증착에 사용되는 반응성 가스로서 사용된다. 상기 반응성 가스는 글로우 방전에 의해 이온화된다. 상기 이온들은 음 자기 바이어스로 인가되는 캐소드와 충돌하도록 가속화된다. CN 막은 상기 반응성 가스로서 C2H4 가스 및 N2 가스를 사용하여 형성될 수 있다. 상기 DLC 막은 산소에 대한 높은 블록킹 효과를 갖고 상기 전자발광 층의 산화를 억제할 수 있다. 따라서, 상기 전자발광 층은 다음의 밀봉 공정 동안에 산화로부터 방지될 수 있다.
도 14b에 도시된 바와 같이, 밀봉 부재(136)는 형성되고 밀봉은 밀봉 기판(140)과 함께 수행된다. 그 다음에, 유동성 배선 기판은 외부에 전기적으로 연결하기 위해 상기 게이트 전극 층(103)에 전기적으로 연결되도록 형성되는 게이트 배선 층에 연결될 수 있다. 동일한 것이 상기 소스/드레인 전극 층(107)에 전기적으로 연결되도록 형성된 소스 배선 층에 적용한다.
소자를 갖는 상기 기판(100)은 그 사이에 충전물(135)이 둘러싸인 밀봉 기판(140)을 사용하여 밀봉된다. 상기 충전물은 액정 재료와 동일한 방법으로 드롭 방법을 사용하여 에워쌀 수 있다. 질소와 같은 불활성 가스는 상기 충전물(135)에 대체로서 상기 기판들 사이에 도입될 수 있다. 게다가, 표시 장치 내부에 건조 용액을 제공하는 것은 습기로 인해 발광 소자의 왜곡을 방지할 수 있게 한다. 건조 용액은 상기 밀봉 기판(140) 또는 소자를 갖는 상기 기판(100) 부근에 제공될 수 있다. 대안적으로, 상기 건조 용액은 상기 밀봉 부재(136)가 형성되는 영역에 형성된 만곡 부분에 제공될 수 있다. 상기 건조 용액이 드라이버 회로 영역과 같은 표시 성능에 기여하지 않는 영역 또는 상기 밀봉 기판(140)의 배선 영역에 대응하는 부분에 배치될 때, 개구율은 상기 건조 용액이 불투명 재료로 형성되더라도 감소되지 않는다. 상기 충전물(135)은 또한 건조 용액으로서 기능하기 위해 흡습성 재료와 혼합될 수 있다. 상술된 바와 같이, 발광 소자를 사용하는 표시 기능을 갖는 표시 장치는 완성될 수 있다(도 14a 및 도 14b).
게다가, 상기 표시 장치의 내부를 그 외부에 전기적으로 연결하기 위한 단자 전극 층(137)은 이방성 도전 막(138)을 사용하여 FPC(139)에 부착되어, 상기 단자 전극 층(137)은 상기 FPC(139)에 전기적으로 연결된다.
도 14a는 상기 표시 장치의 상면도를 도시한다. 도 14a에 도시된 바와 같이, 픽셀 영역(150), 스켄 라인 드라이버 회로 영역(151a), 스캔 라인 드라이버 회로 영역(151b), 및 연결 영역(153)은 밀봉 부재(136)를 사용하여 상기 기판(100)과 상기 밀봉 기판(140) 사이에 밀봉된다. IC 드라이버로 형성된 신호 라인 드라이버 회로(152)는 상기 기판(100) 상에 제공된다. 상기 드라이버 회로 영역에서, 박막 트랜지스터(133) 및 박막 트랜지스터(134)가 형성된다. 상기 픽셀 영역에서, 박막 트랜지스터(101) 및 박막 트랜지스터(102)는 각각 형성된다.
본 실시예 모드에서, 발광 소자가 유리 기판으로 밀봉되는 경우가 도시되어 있다. 밀봉은 발광 소자를 습기로부터 보호하는 공정이다. 따라서, 발광 소자가 커버 재료로 밀봉되는 임의의 방법, 발광 소자가 열경화 수지 또는 적외선 경화 가능한 수지로 밀봉되는 방법, 및 발광 소자가 높은 장벽 특성들을 갖는 금속 산화물, 금속 질화물 등의 박막으로 밀봉되는 방법 등이 사용될 수 있다. 상기 커버 재료인 경우, 유리, 세라믹들, 플라스틱들, 또는 금속이 사용될 수 있으나, 광이 상기 커버 재료로부터 방출될 때, 상기 커버 재료는 광을 투과할 필요가 있다. 상기 커버 재료는, 열경화성 수지 또는 적외선 경화성 수지와 같은 밀봉 부재와 함께 상술된 발광 소자가 형성되는 기판에 부착된 다음에, 상기 수지는 열 처리 또는 적외선 조사 처리에 의해 경화되어 폐쇄된 공간을 형성한다. 또한, 상기 폐쇄된 모양에서 바륨 산화물로 특성화된 흡습성 재료를 제공하는 것이 효과적이다. 상기 흡습성 재료는 발광 소자로부터 광을 차단하지 않기 위해 밀봉 부재 또는 파티션 벽 상에 또는 주변 부분에 제공될 수 있다. 게다가, 상기 커버 재료와 발광 소자가 열경화성 수지 또는 적외선 경화성 수지로 형성되는 기판 사이의 공간을 채울 수 있다. 이 경우에, 열경화성 수지 또는 적외선 경화성 수지로 바륨 산화물로 특성화된 흡습성 재료를 부가하는 것이 효과적이다.
본 실시예 모드에서, 스위칭 TFT의 단일 게이트 구조가 도시되어 있지만, 이중 게이트 구조와 같은 다중-게이트 구조는 또한 완성될 수 있다. SAS 또는 결정체 반도체가 반도체로서 사용되는 경우에서, 불순물 영역은 하나의 도전형을 부여하는 불순물들을 추가함으로써 형성될 수 있다. 이 경우에, 반도체 층은 다른 불순물 농도들을 갖는 불순물 영역들을 가질 수 있다. 예를 들면, 상기 반도체 층은 채널영역과 게이트 전극 층과 중첩되는 영역 부근에 저 농도 불순물 영역 및 그 외부에 고 농도 불순물 영역을 가질 수 있다.
게다가, 본 발명은 박막 트랜지스터에 적용될 수 있다. 도 16a 및 도 16b는 실시예 모드 1에서 제조된 바와 같이 굴곡이 있는 도전층을 사용하여 박막 트랜지스터를 제조하는 예제를 각각 도시한다. 도 16a는 게이트 전극 층(401), 반도체 층(402), 소스/드레인 전극 층(403a), 및 소스/드레인 전극 층(403b)을 갖는 박막 트랜지스터를 도시한다. 도 16a에 도시된 박막 트랜지스터에서, 본 발명은 상기 게이트 전극 층(401)에 적용되고, 상기 게이트 전극 층(401)은 연속한 물결 모양을 갖는 측단을 갖는 도전층이다. 도 16b는 게이트 전극 층(411), 반도체 층(412), 소스/드레인 전극 층(413a), 소스/드레인 전극 층(413b)을 갖는 박막 트랜지스터를 도시한다. 도 16b에 도시된 상기 박막 트랜지스터에서, 본 발명은 상기 소스/드레인 전극 층(413a) 및 상기 소스/드레인 전극 층(413b)에 적용된다. 상기 소스/드레인 전극 층(413a) 및 소스/드레이 전극 층(413b)은 그 측단에 연속한 물결 모양을 각각 갖는 도전 체들이다. 상기 소스/드레인 전극 층(413a) 및 상기 소스/드레인 전극 층(413b)은 그 사이의 공간으로 안정하게 형성된다. 본 발명은 요구 특성들 또는 상기 박막 트랜지스터의 모양에 따라 반도체 층 또는 소스/드레인 전극 층들 중 단 하나에 적용될 수 있다.
상술된 바와 같이, 본 실시예 모드에서, 표시 패널은 한 측에 1000C㎜ 이상을 갖는 이후 5세대의 유리 기판을 사용하는 경우에도 액적 토출법을 사용하여 상기 기판에 직접 다양한 패턴들을 형성함으로써 쉽게 제조될 수 있다.
본 발명에 따르면, 필요한 기능들을 갖는 원하는 패턴이 정교한 처리에 의해 안정하게 형성될 수 있어, 재료 손실과 비용은 감소될 수 있다. 그러므로, 고 성능 및 고 신뢰성을 갖는 표시 장치는 고 수율로 제조될 수 있다.
실시예 모드 3
본 발명의 실시예 모드가 도 3 및 도 13a 및 도 13b를 사용하여 기재될 것이다. 구체적으로, 본 발명이 적용되는 표시 장치를 제조하는 방법이 기재될 것이다. 도 3은 표시 장치의 픽셀 영역의 상면도이다. 도 13b는 도 3의 선 E-F를 따라 취해진 단면도이다. 도 13a는 또한 표시 장치의 상면도이다. 도 13b는 도 13a의 선 O-P(선 U-W 포함)를 따라 취해진 단면도이다. 게다가, 본 실시예 모드에서, 액정 재료가 표시 소자에 사용되는 액정 표시 장치의 예제가 도시되어 있다. 따라서, 동일한 부분들 또는 동일한 기능들을 갖는 부분들은 반복해서 설명되지 않을 것이다.
기판(200)으로서, 제조 공정의 공정 온도를 견딜 수 있는 바륨 붕규산염 유리 기판, 알루미노 붕규산염 유리 기판, 석영 기판, 금속 기판 또는 내열 플라스틱 기판과 같은 유리 기판이 사용될 수 있다. 절연 층은 상기 기판(200) 상에 형성될 수 있다. 상기 절연 층은 단층 또는 적층이도록 CVD, 플라즈마 CVD, 스퍼터링 또는 스핀 코팅과 같은 방법에 의해 실리콘을 함유한 산화물 재료 또는 실리콘를 함유한 질화물 재료로 형성된다. 상기 절연 층은 형성될 필요가 없다. 상기 절연 층이 형성될 때, 상기 기판(200)으로부터의 오염들을 방지할 수 있다.
게이트 전극 층(202)은 상기 기판(200) 상에 형성된다. 캐패시터 배선 층(203a), 캐패시터 배선 층(203b), 및 캐패시터 배선 층(203c)은 본 발명을 사용하여 굴곡이 있는 도전층으로 각각 형성된다. 상기 게이트 전극 층(202)은 CVD, 스퍼터링, 액적 토출법 등에 의해 형성될 수 있다. 상기 게이트 전극 층(202) 및 상기 캐패시터 배선 층들(203a, 203b 및 203c)은 Ag, Au, Ni, Pt, Pd, Ir, Ta, W, Ti, Mo, Al 및 Cu, 주성분으로서 상기 성분을 함유한 합금 재료 또는 화합물 재료로부터 선택되는 성분으로서 형성될 수 있다. 대안적으로, 인과 같은 불순물 성분으로 도핑된 다결정 실리콘 막, 또는 AgPdCu 합금으로 특성화된 반도체 막이 사용될 수 있다. 단층 구조 또는 계층 구조이 사용될 수 있다. 예를 들면, 텅스텐 질화물(WN) 막 및 몰리브덴(Mo) 막의 2층 구조, 또는 텅스텐 막, 알루미늄과 실리콘의 합금(Al-Si) 막, 및 티타늄 질화물 막이 순서대로 적층된 3층 구조가 사용될 수 있다.
본 실시예 모드에서, 마스크 층은 상기 캐패시터 배선 층(203a), 상기 캐패시터 배선 층(203b), 및 상기 캐패시터 배선 층(203c)을 형성하기 위해 토출법을 사용하여 도전 막 상에 형성되고, 상기 도전 막은 원하는 모양으로 처리된다. 따라서, 실시예 모드 1에 기재된 바와 같이, 굴곡 모양을 갖는 마스크 층이 형성된다. 마스크 층 형성 재료를 함유한 조성물에 대한 상기 도전 막의 표면의 습윤성이 제어된다. 상기 마스크 층 형성 재료와 상기 형성 영역 간의 접촉 각도는 바람직하게 20°이상, 더 바람직하게, 20°내지 40°이다. 본 실시예 모드에서, 과불화 탄화수소 사슬을 함유한 재료 또는 실란 커플링제를 함유한 재료가 상기 마스크 영역 형성 영역의 습윤성을 제어하는데 사용된다.
상기 마스크 층 형성 재료를 함유한 조성물은 2 단계들에서 액적들의 중심선들을 스태거하기 위해 액적 토출 장치에 의해 토출되어, 상기 마스크층은 굴곡 모양을 갖는다. 상기 도전 막은 상기 캐패시터 배선 층(203a), 상기 캐패시터 배선 층(203b) 및 상기 캐패시터 배선 층(203c)을 형성하기 위해 상기 마스크 층을 사용하여 원하는 모양으로 처리된다. 상기 캐패시터 배선 층들이 굴곡 모양을 각각 가지므로 더 많은 캐패시턴스가 얻어질 수 있다. 게다가, 제조에서 모양 결함들로 인한 결함들이 감소되므로, 수율은 개선되고 생산성이 개선될 수 있다.
본 실시예 모드에서, 상기 캐패시터 배선 층(203a), 상기 캐패시터 배선 층(203b), 및 상기 캐패시터 배선 층(203c)이 형성된 후, 상기 마스크 층은 제거된다. 상기 캐패시터 배선들(203a, 203b, 및 203c)은 적외선으로 조사되어, 과불화 탄화수소 사슬을 함유한 재료 또는 실란 커플링제를 함유한 재료는 제거되도록 분해될 수 있다.
게이트 절연 층(208)이 형성되고, 반도체 층(204), n형 반도체 층(209a), n형 반도체 층(209b), 및 소스/드레인 전극 층들(205 및 206)이 형성되므로, 박막 트랜지스터(201)이 형성된다.
픽셀 전극 층(207)은 소스/드레인 전극 층(206)에 접속하도록 형성된다. 상기 픽셀 전극 층(207)은 실시예 모드 2에서 상기 제1 전극 층(113)과 동일한 재료를 사용하여 형성될 수 있다. 투과 액정 표시 패널을 제조하는 경우에, 상기 픽셀 전극 층은 조성물을 굽기함으로써 인듐 주석 산화물(ITO), 실란 산화물을 갖는 인듐 주석 산화물(ITSO), 아연 산화물(ZnO), 주석 산화물(SnO2) 등을 함유하는 상기 조성물을 사용하여 원하는 모양으로 형성될 수 있다.
다음에, 배향막이라 하는 절연 층(261)은 인쇄 방법, 분산, 또는 스핀 코팅에 의해 형성되어 상기 픽셀 전극(207) 및 상기 박막 트랜지스터(250)를 포함한다. 상기 절연 층(261)은 스크린 인쇄 방법 또는 오프셋 인쇄 방법을 사용하여 선택적으로 형성될 수 있다. 그 후에, 러빙이 수행된다. 그 다음, 밀봉 부재(282)는 픽셀이 형성되는 영역을 둘러싼 영역에서 액적 토출법에 의해 형성된다.
다음에, 배향막으로 기능하는 절연 층(263), 컬러 필터로서 기능하는 컬러 층(264), 및 편광판(267)이 제공되는 카운터 기판(266)이 스페이서(281)가 그 사이에 개재되는 상기 TFT를 갖는 상기 기판(200)에 부착된다. 상기 공간을 액정 층(262)에 제공함으로써, 액정 표시 장치는 제조될 수 있다. 편광판(268)은 또한 임의의 TFT가 제공되지 않는 기판(200)의 측 상에 형성된다. 밀봉 부재는 충전물과 혼합될 수 있고, 또한, 상기 카운터 기판(266)에는 차폐 막(블랙 매트릭스) 등이 제공될 수 있다. 상기 카운터 기판(266)을 부착한 후에, 액정이 모세관 현상을 이용하는 주입되는 분산 방법(드롭핑 방법) 또는 딥 코팅 방법(펌핑 방법)이 상기 액정 층을 형성하는 방법으로서 사용될 수 있다.
상기 스페이서는 수 마이크로미터의 입자들을 분산함으로써 제공되지만, 본 실시예에서, 상기 스페이서는 상기 기판의 전면 상에 수지 막을 형성하고 이를 원하는 모양으로 처리함으로써 제공된다. 스피너를 사용하여 상기 기판을 이러한 스페이서 재료로 코팅한 후에, 상기 스페이서 재료는 노광 및 현상 처리에 의해 원하는 패턴으로 형성된다는 것을 알아야 한다. 게다가, 상기 패턴은 클린 오븐 등으로 150℃ 내지 200℃의 온도에서 가열함으로써 경화된다. 이와 같이 제조된 스페이서는 노광 또는 현상 처리의 조건에 따라 다른 모양을 가질 수 있다. 상기 스페이서는, 상기 카운터 기판이 상기 기판에 부착될 때 액정 표시 장치로서의 기계적 강도가 고정될 수 있으므로 평탄 상면부와 함께 기둥 모양을 갖는 것이 바람직하다. 상기 스페이서의 모양은 구체적으로 제한되지 않고, 원뿔 또는 피라미드의 모양을 가질 수 있다.
접속부는 상기 단계들을 통해 형성된 표시 장치의 내부 및 외부 배선 기판을 연결하도록 형성된다. 상기 연결부에서 상기 절연 층은 대기압 또는 대기압에 근접한 압력 하에서 산소 가스를 사용하여 에싱 처리에 의해 제거된다. 이 처리는 산소 가스 및 수소, CF4, NF3 및 CHF3 중 하나 이상의 가스들을 사용하여 수행된다. 이 단계에서, 상기 에싱 처리는 스태틱 전기로 인한 손상 또는 파괴를 방지하기 위해 상기 카운터 기판으로 밀봉한 후 수행된다. 그러나, 상기 에싱 처리는, 스태틱 전기의 약간의 영향이 있을 때 임의의 시간에서 수행될 수 있다.
다음에, 상기 픽셀 영역에 전기적으로 연결되는 단자 전극 층(287)에는 이방성 도전층(285)이 그 사이에 개재되는 연결용 배선 기판인 FPC(286)가 제공된다(도 13b 참조). 상기 FPC(286)는 외부로부터 신호 또는 전위를 전송하는 기능을 갖는다. 상술된 단계들을 통해, 표시 기능을 갖는 액정 표시 장치가 제조될 수 있다.
도 13a는 상기 액정 표시 장치의 상면도이다. 도 13a에 도시된 바와 같이, 픽셀 영역(290) 및 스캔 라인 드라이버 영역들(291a 및 291b)은 상기 기판(200)과 상기 카운터 기판(280) 사이에 상기 밀봉 부재(282)로 밀봉되고, IC 드라이버로 형성되는 신호 라인 드라이버 회로(292)는 상기 기판(200) 상에 제공된다. 박막 트랜지스터들(283 및 284)을 갖는 드라이버 회로가 드라이버 영역에 제공된다.
상기 박막 트랜지스터(283)가 n채널 박막 트랜지스터이고 상기 박막 트랜지스터(284)가 p채널 박막 트랜지스터이므로, 상기 박막 트랜지스터들(283 및 284)을 포함하는 CMOS 회로는 본 실시예 모드에서 주변 드라이버 회로로서 제공된다.
본 실시예 모드에서, CMOS 구조는 인버터의 기능을 얻기 위해 드라이버 회로 영역에 사용된다. PMOS 구조 또는 NMOS 구조만을 사용하는 경우에, TFT들의 일부의 게이트 전극 층들은 각각의 소스 또는 드레인 전극 층에 연결된다.
본 실시예에서, 스위칭 TFT가 단일 게이트 구조를 갖더라도, 이중 게이트 구조 또는 멀티-게이트 구조를 가질 수 있다. 반도체가 SAS 또는 결정체 반도체를 사용하여 제조되는 경우에, 불순물 영역은 하나의 도전형을 부여하는 불순물을 추가함으로써 형성될 수 있다. 이 경우에, 상기 반도체 층은 다른 불순물 농도들을 갖는 불순물 영역들을 가질 수 있다. 예를 들면, 상기 반도체 층은 채널 영역 및 게이트 전극 층을 중첩하는 영역 부근에 저 농도 불순물 영역을 가질 수 있고, 그 외부에 고 농도 불순물 영역을 가질 수 있다.
상술된 바와 같이, 본 실시예에서, 다양한 종류의 도전층들과 절연 층들을 액적 토출법을 사용하여 기판상에 형성함으로써, 표시 패널은 1000㎜ 이상의 측을 갖는 이후 5세대의 유리 기판을 사용하는 경우에도 쉽게 제조될 수 있다.
본 발명에 따르면, 필요한 기능들을 갖는 원하는 도전층과 절연 층은 정교한 처리에 의해 안정하게 형성될 수 있고, 재료 손실과 비용이 감소될 수 있다. 그러므로, 고성능과 고 신뢰성을 갖는 표시 장치가 고 수율로 제조될 수 있다.
실시예 모드 4
본 실시예 모드에서, 본 발명을 사용하여 IPS 모드 액정 표시 장치의 예제가 도시되어 있다.
상기 액정 표시 모듈은 TN(트위스트 네마틱) 모드, IPS(동일평면 스위칭) 모드, MVA(멀티-도메인 수직 배향) 모드, ASM(축 대칭 정렬 마이크로-셀) 모드, OCB 모드 등을 사용할 수 있다.
상기 IPS 모드에 대해, 기판상의 액정 분자들은 상기 기판 표면에 병렬인 전계를 인가함으로써 기판에 거의 병렬로 회전되고 배열된다. 따라서, 시야각에서 탁월하다. 도 8은 본 실시예 모드의 액정 표시 장치의 상면도를 도시한다.
도 8의 액정 표시 장치는 게이트 전극 층(401), 공통 전극 층(402a), 공통 전극 층(402b), 공통 전극 층(402c), 반도체 층(403), 소스/드레인 전극 층(404a), 소스/드레인 전극 층(404b), 박막 트랜지스터(405), 픽셀 전극 층(406a), 픽셀 전극 층(406b), 및 픽셀 전극 층(406c)을 포함한다.
상기 공통 전극 층들(402a, 402b, 및 402c)은 연속해서 형성된다. 한편, 상기 픽셀 전극 층(406a, 406b 및 406c)은 또한 연속해서 형성된다. 본 실시예 모드에서, 본 발명은 상기 공통 전극 층들 및 상기 픽셀 전극 층들에 적용된다. 따라서, 상기 공통 전극 층들(402a, 402b 및 402c) 및 상기 픽셀 전극 층(406a, 406b, 및 406c)은 실시예 모드 1에 도시된 바와 같이 액적 토출법에 의해 형성되고, 그들은 측단들에 대해 물결 모양을 갖는다.
상기 측단이 연속한 물결 모양을 가질 때, 폴딩 지점 위 및 아래의 전계 방향들이 다르므로, 상기 액정 분자들의 회전 방향들은 상이하다. 따라서, 시야각은 개선된다. 본 실시예 모드의 상기 공통 전극 층들 및 상기 픽셀 전극 층들의 모양들은 시야각을 개선하는데 더 효과적인 정교한 처리에 의해 제조될 수 있다. 게다가, 재료 손실이 더 작고, 비용은 감소될 수 있다. 그러므로, 고성능과 고 신뢰성을 갖는 표시 장치는 고 수율로 제조될 수 있다.
실시예 5
본 발명을 사용하는 보호 회로의 예제가 기재될 것이다.
도 6a 및 도 6b에 도시된 바와 같이, 보호 회로(2713)가 외부 회로 및 내부 회로 사이에 형성될 수 있다. 상기 보호 회로는 TFT, 다이오드, 레지스터 소자, 캐패시터 소자 등으로부터 선택된 하나 이상의 소자들을 포함한다. 상기 보호 회로는, 전위의 급격한 변화가 방지되지 않도록 제공되므로, 소자의 파괴 또는 이에 대한 손상이 방지될 수 있다. 따라서, 신뢰성이 개선된다.
본 실시예 모드에서 형성되는 보호 회로인 경우, 본 발명은 배선 층의 일부 형성에 적용되어 굴곡 모양을 갖는다. 본 실시예 모드에서 제조된 보호 회로의 배선 층의 예제가 도 7a 내지 도 7c를 참조하여 기재될 것이다.
도 7a, 도 7b, 및 7c는 배선 층이 휘고 굴곡 모양을 갖는 것을 도시한다. 도 7a에서 배선 층들(301a, 301b, 301c, 및 301d)은 굴곡 모양을 갖고 실시예 모드 1에서 기재된 바와 같이 그 사이에 규칙한 공간을 가지면서 서로 인접하다.
도 7b 및 도 7c는 굴곡 모양들을 갖고 측단들에 돌출들과 만곡들을 갖는 배선 층들(311 및 321)을 각각 도시한다. 게다가, 상기 배선 층들은 직각이다. 상기 배선 층들이 직각 모양들을 가질 때, 캐패시턴스는 상기 배선들 사이에 형성된다. 상기 캐패시턴스의 양은 도 7b 및 도 7c에 도시된 바와 같이 상기 배선 층들 사이의 거리를 적절하게 제어함으로써 결정될 수 있다.
배선 층들이 굴곡 모양을 갖고 폴딩부들과 직각일 때, 상기 배선 층들의 저항값은 증가될 수 있고 그들은 보호 회로들로서 기능할 수 있다. 반도체 장치에 대한 정전기 손상과 같은 결함들은 전기를 차단함으로써 방지될 수 있다. 보호 회로는 본 실시예 모드에 제한되지 않고, TFT, 캐패시터, 다이오드 등은 조합하여 사용될 수 있다. 보호 회로를 사용함에 따라, 반도체 장치의 신뢰성은 더 개선될 수 있다.
본 실시예 모드는 실시예 모드들 1 내지 4 중 어느 하나와 조합될 수 있다.
실시예 모드 6
*텔레비젼 장치는 본 발명에 따라 제조된 표시 장치를 사용하여 완성될 수 있다. 텔레비젼 장치는 실시예 모드 3에 도시된 액정을 사용하는 액정 모듈 또는 실시예 모드 2에 도시된 EL 소자를 사용하는 EL 표시 모듈을 도 9a 및 도 9b에 도시된 샤시로 일체화함으로써 완성될 수 있다. 상기 EL 표시 모듈이 사용될 때, EL 텔레비젼 장치는 얻어질 수 있다. 액정 표시 모듈을 사용할 때, 액정 텔레비젼 장치가 얻어질 수 있다. 주요 화면(2003)은 상기 표시 모듈로 형성되고, 스피커부(2009), 작동 스위치 등은 그 악세서리 장치로서 제공된다. 그러므로, 텔레비젼 장치는 본 발명에 따라 완성될 수 있다.
표시 패널(2002)은 샤시(2001)에 일체화되고, 일반적인 TV 방송은 수신기(2005)로 수신될 수 있다. 유선 또는 모뎀(2004)을 거쳐 무선 연결에 의한 통신 네트워크에 연결함으로써, 단방향(송신기에서 수신기로) 또는 양방향(송신기와 수신기 또는 수신기들 간에) 정보 통신이 수행될 수 있다. 상기 텔레비젼 장치는 상기 샤시(2001) 또는 원격 제어 유닛(2006)에 내장된 스위치를 사용하여 작동될 수 있다. 출력 정보를 표시하기 위한 표시부(2007)는 또한 상기 원격 제어 유닛(2006)에 제공될 수 있다.
게다가, 상기 텔레비젼 장치는 상기 주화면(2003) 이외에도, 채널들, 볼륨들 등을 표시하는 제2 표시 패널을 사용하여 형성된 부화면(2008)을 포함할 수 있다. 이 구조에서, 상기 주화면(2003)은 광시야각을 갖는 EL 표시 패널을 사용하여 형성될 수 있고, 상기 부화면(2008)은 더 낮은 전력 소모로 이미지들을 표시할 수 있는 액정 표시 패널을 사용하여 형성될 수 있다. 전력소모를 우선적으로 감소시키기 위해, 상기 주화면(2003)은 액정 표시 패널을 사용하여 형성될 수 있고, 상기 부화면은 깜빡일 수 있는 EL 표시 패널을 사용하여 형성될 수 있다. 본 발명에 따르면, 매우 신뢰성 있는 표시 장치는, 대형 기판이 사용되고 다수의 TFT들 또는 전자 부품들이 사용될 때도 제조될 수 있다.
도 9b는, 예를 들면, 20인치 내지 80인치의 크기로 대형 표시부를 갖는 텔레비젼을 도시한다. 상기 텔레비젼 장치는 샤시(2010), 표시부(2011), 작동부인 원격 제어 유닛(2012), 스피커부(2013) 등을 포함한다. 본 발명은 상기 표시부(2011)의 제조에 적용된다. 도 9b에서 상기 텔레비젼 장치가 벽걸이형이므로, 대형 설치 공간을 필요로 하지 않는다.
근본적으로, 본 발명은 상기 텔레비젼 장치에 제한되지 않고, 다양한 용도, 예를 들면, 개인용 컴퓨터의 모니터 뿐만 아니라, 기차역, 공항 등에서의 정보 표시판, 거리에서 광고 표시판과 같은 대면적 표시 매체에 적용될 수 있다.
실시예 모드 7
본 발명을 구현함으로써, 다양한 종류의 표시 장치들이 제조될 수 있다. 즉, 다양한 종류의 전자 장치들이 상기 전자 장치들의 표시부들에 본 발명의 표시 장치들을 일체화함으로써 제조될 수 있다.
상기 전자 장치들의 예제들은 비디오 카메라 또는 디지털 카메라와 같은 카메라, 투영기, 헤드-장착 표시기(가글형 표시기), 자동차 네비게이션 시스템, 이동식 스테레오, 개인용 컴퓨터, 게임기, 휴대 정보 단말(이동식 컴퓨터, 셀룰러 폰, 또는 전자북과 같은), 기록 매체가 제공되는 이미지 재생 장치(구체적으로, 디지털 비디오 디스크(DVD)와 같은 기록 매체의 콘텐츠를 재생할 수 있는 장치, 및 그 이미지들을 표시할 수 있는 표시부를 포함함) 등을 포함한다. 그 특정 예제들은 도 10a 내지 도 10d에 도시되어 있다.
도 10a는 본체(2101), 샤시(2102), 표시부(2103), 키보드(2104), 외부 연결부(2105), 포인팅 마우스(2106) 등을 포함하는 개인용 컴퓨터를 도시한다. 상기 표시부(2103)는 본 발명을 사용하여 제조될 수 있다. 본 발명에 따르면, 고품질 이미지가 상기 표시부(2103)에 표시될 수 있는 매우 신뢰성 있는 개인용 컴퓨터는, 상기 개인용 컴퓨터가 소형화되고 배선 등이 더 복잡해지더라도 제조될 수 있다.
도 10b는 본체(2201), 샤시(2202), 표시부 A(2203), 표시부 B(2204), 기록매체(DVD 등) 판독부(2205), 작동 키(2206), 스피커부(2207) 등을 포함하는 기록매체를 포함하는 이미지 재생 장치(구체적으로, DVD 재생 장치)를 도시한다. 상기 표시부 A(2203)는 이미지 정보를 주로 표시하는 반면에, 상기 표시부 B(2204)는 문자 정보를 주로 표시한다. 이들 표시부 A(2203) 및 표시부 B(2204)는 본 발명을 사용하여 제조될 수 있다. 본 발명에 따르면, 고품질 이미지가 상기 표시부들에 표시될 수 있는 매우 신뢰성 있는 이미지 재생 장치는, 상기 이미지 재생 장치가 소형화되고 배선 등이 더 복잡해지더라도 제조될 수 있다.
도 10c는 본체(2301), 오디오 출력부(2302), 오디오 입력부(2303), 표시부(2304), 작동 스위치들(2305), 안테나(2306) 등을 포함하는 셀룰러 폰을 도시한다. 본 발명을 사용하여 제조된 표시 장치를 상기 표시부(2304)에 적용함으로써, 고품질 이미지가 상기 표시부(2304)에 표시될 수 있는 매우 신뢰성 있는 셀룰러 폰은, 상기 셀룰러 폰이 소형화되고 배선 등이 더 복잡해지더라도 제조될 수 있다.
도 10d는 본체(2401), 표시부(2402), 샤시(2403), 외부 연결부(2404), 원격 제어 수신기(2405), 이미지 수신부(2406), 배터리(2407), 오디오 입력부(2408), 접안부(2409), 작동 키들(2410) 등을 포함하는 비디오 카메라를 도시한다. 상기 표시부(2402)는 본 발명을 사용하여 제조될 수 있다. 본 발명을 사용하여 제조된 표시 장치를 상기 표시부(2402)에 인가함으로써 고품질 이미지가 상기 표시부(2402)에 표시될 수 있는 매우 신뢰성 있는 비디오 카메라는, 상기 비디오 카메라가 소형화되고 배선 등이 더 복잡해지더라도 제조될 수 있다. 본 실시예 모드는 상술된 실시예 모드들 중 임의의 것과 자유롭게 조합될 수 있다.
실시예 모드 8
본 실시예 모드에서, 무선 칩, 무선 태그, 무선 IC, RFID 태그 또는 IC 태그와 같은 프로세서 칩을 포함하는 칩에서, 무선 데이터 수신 또는 전송 또는 듀플렉스 무선 데이터 수신 또는 전송용 안테나에 대해 본 발명에 따른 도전층을 사용하는 예제가 기재될 것이다.
도 5a에서, 본 발명에 따른 반도체 장치들 중 하나인 칩의 하나의 모드는 투시도에 도시되어 있다. 다양한 신호 처리 기능들을 갖는 프로세서 또는 시스템으로서 프로세서를 갖는 시스템 프로세서가 집적회로로서 사용될 수 있다. 참조번호(1101)는 집적 회로를 가리키며, 1105는 안테나를 가리키고, 상기 안테나(1105)는 상기 집적회로(1101)에 연결된다. 참조번호(1103)는 커버 재료로서도 기능하는 지지체를 가리키고, 1104는 커버 재료를 가리킨다. 상기 집적 회로(1101) 및 상기 안테나(1105)는 상기 지지체(1103) 상에 형성되고, 상기 커버 재료(1104)는 상기 집적 회로(1101) 및 상기 안테나(1105)를 커버하기 위해 상기 지지체(1103)와 중첩된다. 상기 커버 재료(1104)는 반드시 사용될 수 없지만, 상기 집적회로(1101) 및 상기 안테나(1105)가 상기 커버 재료(1104)로 커버될 때, 프로세서 칩을 포함하는 칩의 기계적 강도는 증가될 수 있다는 것을 알아야 한다.
박막 트랜지스터, 메모리 소자, 다이오드, 광전자 변환 소자, 레지스터, 코일, 캐패시터 소자, 인덕터 등은 상기 집적회로(1101)에 사용되는 반도체 소자에 사용될 수 있다.
상기 집적회로(1101)인 경우, 보호막은 상부에 또는 상기 지지체(1103) 및 상기 집적회로(1101) 사이에 제공되어, 상기 집적회로(1101)는 습기 등으로 오염되지 않으므로, 개선된 신뢰성을 갖는 프로세서 회로를 포함한 칩은 제공될 수 있다. 실리콘 질화물 막과 같이 장벽 기능을 갖는 막이 상기 보호막에 사용될 수 있다.
도 5b는 상기 안테나(1105)에서 영역(1102)의 확대된 상면도를 도시한다. 안테나(1105a), 안테나(1105b), 안테나(1105c) 및 안테나(1105d)는 상기 영역(1102)에 인접해서 제공된다. 상기 안테나들(1105a 내지 1105d)은 좌우로 굴곡이 있는 모양을 갖기 위해 실시예 모드 1에 기재된 방법으로 액적 토출법에 의해 제조된다. 따라서, 상기 제1 단계에서 토출된 액적들의 중심선 및 상기 제2 단계에서 토출된 액적들의 중심선은 선 폭 방향으로 배치된다. 상기 인접한 안테나들(1105a 내지 1105d)은 그 사이에 균일한 공간을 가지면서 원하는 모양으로 안정하게 형성될 수 있다. 이와 같이 형성된 안테나들(1105a 내지 1105d)은 모양의 결함들로 인해 전기 특성 결함들 없이 고 신뢰성을 갖는 반도체 장치를 제조하는데 사용될 수 있다. 액적 토출법에 의해 상기 안테나를 형성함으로써, 단계들의 개수는 감소될 수 있고 대응하는 비용은 감소될 수 있다.
안테나의 특성은 상기 안테나의 형태에 좌우한다. 안테나가 판독기/기록기와 공진할 때 발생되는 전자기력은 안테나의 코일의 주파수, 권선 수, 면적 등에 좌우한다. 전자기력이 큰 주파수인 상기 공진 주파수은 코일의 인덕턴스와 캐패시턴스에 좌우한다. 코일의 인덕턴스가 크기, 모양, 권선 수, 및 인접한 코일들 간의 거리와 같이, 상기 코일의 형태에 좌우한다. 본 발명에 따르면, 상기 안테나의 모양은 더 정교하게 처리될 수 있으므로, 안테나의 모양의 유동성 및 선택성이 개선될 수 있다. 따라서, 요구되는 기능들에 대응하는 특성들을 갖는 반도체 장치는 제조될 수 있다.
본 실시예 모드에서, 커버 재료를 사용하여, 집적회로 및 상기 집적회로의 층간 절연막 상에 형성된 안테나의 적층의 예제가 기재되었다. 본 발명은 이에 제한되지 않고, 안테나에 제공되는 커버 재료는 집적회로를 접착재료로 고정될 수 있다. 이 때, UV 처리 또는 초음파 처리는 이방성 도전 접착제 또는 이방성 도전막을 사용하여 상기 집적회로 및 안테나에 부착하도록 수행된다. 본 발명은 상기 방법에 제한되지 않고, 다양한 방법들이 사용될 수 있다. 게다가, 상기 안테나는 프로세서 회로를 포함하는 칩과 동일한 크기를 반드시 갖지 않고 그 크기는 상기 칩 보다 크거나 작도록 적절하게 설정될 수 있다.
대안적으로, 상기 집적회로는 지지체 상에 직접 형성되고 커버 막으로서 밀집한 실리콘 질화물 막 등으로 커버될 수 있거나, 상기 집적회로는 형성된 후, 상기 지지체 및 커버 재료에 부착될 수 있다. 상기 지지체 및 상기 커버 재료는 플라스틱, 유기 수지, 종이, 섬유, 탄소 흑연 등과 같은 유연 재료로 형성될 수 있다. 커버 재료용 생물 분해성 수지를 사용하여, 박테리아에 의해 분해되고, 토양으로 되돌아간다. 본 실시예 모드의 집적회로가 실리콘, 알루미늄, 산소, 질소 등을 함유하므로, 오염 없는 ID 칩이 형성될 수 있다. 게다가, 프로세서 회를 포함한 기존 칩은 커버 재료용 종이, 섬유, 탄소 흑연과 같은 소각 오염 없는 재료를 사용하는 경우에 타버리거나 절단될 수 있다. 이들 재료들을 사용하는 프로세서 회로를 포함한 칩은 타버릴 때도 독 가스를 발생시키지 않으므로, 오염이 없다.
박리 공정을 통해 형성된 집적회로가 지지체 또는 커버 재료에 부착될 때, 상기 지지체 및 상기 커버 재료 사이에 개재되는 집적회로를 5㎛ 이하, 더 바람직하게, 0.1㎛ 내지 3㎛로 형성하는 것이 바람직하다. 게다가, 상기 지지체 및 상기 커버 재료의 총 두께가 d로 표시될 때, 상기 지지체 및 상기 커버 재료의 각 두께는 바람직하게 (d/2)±30㎛, 더 바람직하게, (d/2)±10㎛이다. 게다가, 상기 지지체(1103) 및 제2 커버 재료는 바람직하게 10㎛ 내지 20㎛의 두께로 형성된다. 게다가, 상기 집적회로(1101)의 면적은 바람직하게 5㎜ 제곱(25㎟) 이하, 더 바람직하게, 0.3 내지 4㎜ 제곱(0.09㎟ 내지 16㎟ )이다. 상기 지지체(1103) 및 상기 커버 재료가 유기 수지 재료들로 만들어질 때, 그들은 굴곡에 대해 강한 특성을 갖는다. 상기 집적회로, 상기 지지체, 및 상기 커버 재료가 그 사이에 공간 없이 함께 부착될 때, 프로세서 회로를 포함한 완성된 칩은 또한 굴곡에 대해 강한 특성을 갖는다. 상기 지지체 및 상기 커버 재료에 의해 둘러쌓인 집적회로는 다른 재료의 표면 또는 그 내부 상에 배치되거나 종이에 내장될 수 있다.
본 실시예 모드는 실시예 모드들 1 내지 8 중 임의의 모드와 자유롭게 조합될 수 있다.
실시예 모드 9
실시예 모드 8에 도시된 바와 같이, 처리 회로를 갖는 칩(또한, 이하 무선 칩, 무선 프로세서, 무선 메모리, 또는 무선 태그라 함)로서 기능하는 반도체 장치는 본 발명을 사용하여 형성될 수 있다. 본 발명의 상기 반도체 장치의 사용은 광범위하다. 예를 들면, 본 발명의 반도체 장치는 지폐, 동전들, 유가증권들, 자격증들, 채권들, 패키징 컨테이너들, 문서들, 기록 매체, 개인 소품들, 차량들, 음식들, 의복들, 건강 상품들, 일상용품들, 의약품들, 전자 장치들 등에 제공됨으로써 사용될 수 있다.
지폐 또는 동전들은 시장에서 배포된 돈이고 특정 지역과 기념 동전들에 유용한 상품권과 같은 통화를 포함한다. 유가증권들은 수표, 자격증들, 약속 어음들 등이라 하고, 프로세서 회로를 갖는 칩(90)은 내부에 제공될 수 있다(도 11a). 자격증들은 운전자의 면허증, 주민등록증 등을 가리키고, 프로세서 회로를 갖는 칩(91)은 내부에 제공될 수 있다(도 11b). 개인 소품들은 가방들, 안경들 등을 가리키고, 프로세서 회로를 갖는 칩(97)은 내부에 제공될 수 있다(도 11c). 채권들은 도장들, 쌀 쿠폰들, 다양한 상품권 등을 가리킨다. 상기 패키징 컨테이너들은 점심식사 박스용 포장지, 플라스틱 병들 등을 가리키고, 처리 회로를 갖는 칩(93)은 내부에 제공될 수 있다(도 11d). 상기 문서들은 책들 등을 가리키고, 처리 회로를 갖는 칩(94)이 내부에 제공될 수 있다(도 11e). 상기 기록 매체는 DVD 소프트웨어, 비디오 테이프 등을 가리키고, 처리 회로를 갖는 칩(95)은 내부에 제공될 수 있다(도 11f). 상기 차량들은 자전거들, 배들 등을 가리키고, 처리 회로를 갖는 칩(96)이 내부에 제공될 수 있다(도 11g). 상기 음식들은 식료품, 음료 등을 가리킨다. 상기 의복들은 옷들, 신는 것 등을 가리킨다. 상기 건강상품들은 의약 기구들, 건강 기구들 등을 가리킨다. 상기 일상용품들은 가구, 조명기구 등을 가리킨다. 상기 의약품들은 의약품, 살충제 등을 가리킨다. 상기 전자 장치들은 액정 표시 장치, EL 표시 장치, 텔레비젼 장치(TV 세트 또는 평면 TV 세트), 셀룰러 폰 등을 가리킨다.
위조는 지폐, 동전들, 유가증권들, 자격증들, 채권들 등 각각에 대해 처리 회로를 갖는 칩을 제공함으로써 방지될 수 있다. 조사 시스템 또는 임대 전문점에서 사용되는 시스템의 효율성은 패키징 컨테이너들, 문서들, 기록 매체, 개인소품들, 음식들, 일상용품들, 전자 장치들 등 각각에 대해 처리 회로를 갖는 칩을 제공함으로써 강화될 수 있다. 차량들, 건강상품들, 의약품들 등 각각에 대해 처리 회로를 갖는 칩을 제공함으로써, 위조 또는 도난이 방지될 수 있고, 또한 의약품들은 잘못 처방되는 것이 방지될 수 있다. 처리 회로를 갖는 칩은 그들의 표면들에 부착되거나 거기에 내장됨으로써 상기 물품들에 제공된다. 예를 들면, 책인 경우, 처리 회로를 갖는 칩은 종이 조각에 내장될 수 있거나, 유기 수지로부터 만들어진 패키지인 경우, 처리 회로를 갖는 칩은 상기 유기 수지에 내장될 수 있다.
본 발명에 따라 형성된 처리 회로를 갖는 칩이 물품들의 관리 시스템 또는 배포 시스템에 적용될 때, 상기 시스템은 높은 기능성을 가질 수 있다. 예를 들면, 태그에 제공된 처리 회로를 갖는 칩에 기록된 정보는 컨베이어 벨트 부근에 제공된 판독기/기록기에 의해 판독된 다음, 배포 절차 또는 배달 목적지에 대한 정보가 판독되고, 상품의 조사 또는 배포가 쉽게 수행될 수 있다.
실시예 1
본 실시예에서, 마스크 층이 본 발명을 사용하여 습윤성이 제어되는 표면을 갖는 기판상에 형성되는 예제가 기재될 것이다.
처리될 2개의 도전 막들은 기판상에 적층되었고, 마스크 층들은 그 위에 형성되었다. 상기 마스크 층들은 상기 도전 막들을 처리함으로써 2개의 병렬 도전층들을 형성하는 것을 고려하여 도전층들의 원하는 모양을 갖도록 형성되었다.
유리 기판은 상기 기판으로서 사용되었고, TaN으로 만들어진 제1 도전 막과 W로 만들어진 제2 도전 막은 적층되었다. FAS는 코팅 방법에 의해 상기 제2 도전 막 상에 형성되었고, 마스트 층의 형성 영역의 습윤성은 제어된다. 마스크 층 형성 재료를 함유한 액상 조성물은 액적 토출법에 의해 상기 습윤성이 제어된 상기 제2 도전 막의 표면에 토출되었다. 상기 기판은 45℃의 온도에서 가열되었다. 상기 마스트 층 형성 재료를 함유한 조성물의 주성분은 폴리이미드이며, 서플론(surflon) 및 에틸렌 글리콜-n-모노부틸기가 용매로서 거기에 혼합되었다. 액적을 상기 형성 영역에 부착한 직후에 상기 액적의 직경은 70㎛였다. 상기 액적들의 중첩 길이는 20㎛였다. 도 15a는 제조된 마스크 층의 광학 현미경 그래프이다. 도 15a에 도시된 바와 같이, 마스크 층들(83 및 84)은 서로 인접해서 형성되었다.
액적 토출법은 도 15b를 참조하여 상세히 기재될 것이다. 도 15b는 형성된 마스크 층들 및 상기 액적들이 상기 형성 영역에 부착한 직후에 액적들의 모양을 도시한 개략도이다. 상기 액적 토출은 주로 4 단계들로 분할된다. 각 토출 단계에서 부착된 각각 액적은 개략도 이외에 도시된 다른 원들로 도시되어 있다. 제1 토출 단계에서 토출된 액적은 좌측 대각선들을 갖는 원으로 표현되고, 제2 토출 단계에서 토출된 액적은 우측 대각선들을 갖는 원으로 표현되고, 제3 토출 단계에서 토출된 액적은 파선으로 표현되고, 제4 토출 단계에서 토출된 액적은 점선으로 표현된다. 선(85)은 상기 제1 토출 단계에서 토출된 액적들의 중심들을 결합함으로써 형성된다. 유사하게, 선(86)은 상기 제2 단계에서 토출된 액적들의 중심들을 결합함으로써 형성된다. 게다가, 선(87)은 상기 제3 단계에서 토출된 액적들의 중심들을 결합함으로써 형성된다. 선(88)은 상기 제4 단계에서 토출된 액적들의 중심들을 결합함으로써 형성된다.
각 단계에서, 상기 액적들은, 동일 단계에서 토출될 액적들이 서로 접촉하지 않도록 토출되었다. 본 실시예에서, 동일 단계에서 토출된 액적들 간의 거리는 100㎛이다. 액적들은, 상기 액적들의 중심들이 상기 제1 단계 및 상기 제2 단계에 토출된 액적들의 중심들에 대응하는 상기 선들(87 및 88) 상에 각각 배치되도록 상기 제3 및 제4 단계에서 토출되었다.
상기 연속한 마스크 층들(83 및 84)은 1회 토출에 의해 형성되는 것이 아니라, 2회 토출 단계들을 통해 형성된다. 본 실시예 모드에서, 상기 마스크 층(83)은 상기 제1 및 제3 토출 단계들을 통해 형성되었고 상기 마스크 층(84)은 상기 제2 및 제4 토출 단계들을 통해 형성되었다. 상기 제1 토출 단계에서 토출된 액적들은 상기 선(85) 상의 중심들을 갖고 상기 제3 토출 단계에서 토출된 액적들은 상기 선(87) 상의 중심들을 갖는다. 유사하게, 상기 제2 토출 단계에서 토출된 액적들은 상기 선(86) 상의 중심들을 갖고 상기 제4 토출 단계에서 토출된 액적들은 상기 선(88) 상의 중심들을 갖는다. 상기 제1 및 제2 토출 단계들에서 토출된 액적들의 중심들을 각각 연결하는 상기 선들(85 및 87)은 그 사이에 15㎛의 일정한 거리를 갖는다. 상기 선들(86 및 88)은 또한 그 사이에 15㎛의 거리를 갖는다. 그러므로, 상기 토출된 액적들의 중심선들은 스태거되며, 이에 따라, 물결 모양 마스크 층들(83 및 84)은 그 측단 상에 연속한 굴곡 모양을 각각 갖는다.
본 실시예에서, 서로에 인접한 마스크 층들을 형성할 때, 우선, 액적들은, 상기 액적들의 중심들이 선들(85 및 86)에서 배치되도록 토출되고, 두 번째로, 액적들은, 선들(85 및 86)로부터 벗어난 위치들에서 배치된 상기 액적들의 중심들이 선들(87 및 88)에서 배치되도록 토출된다. 따라서, 상기 마스크 층들(83 및 84)에서 물결 모양을 갖는 측 상의 돌출들과 만곡들의 위치들은 스태거된다. 따라서, 상기 마스크 층들(83 및 84)은 접촉 없이 그 사이의 공간을 가지면서 형성된다. 그 결과, 정교하게 처리된 마스크 층들이 본 실시예에서 제조될 수 있다는 것이 확인되었다.
이러한 마스크 층들(83 및 84)이 상기 제1 및 제2 도전 막들을 처리하는데 사용될 때, 그 사이에 단 거리를 갖는 정교한 모양들로 처리된 도전층들은 형성될 수 있다.

Claims (30)

  1. 삭제
  2. 삭제
  3. 반도체 장치에 있어서:
    제 1 박막 트랜지스터로서:
    제 1 반도체 층;
    게이트 절연층을 사이에 개재하여 상기 제 1 반도체 층에 인접한 제 1 게이트 전극;
    제 1 소스 전극; 및
    제 1 드레인 전극을 포함하는, 상기 제 1 박막 트랜지스터,
    제 2 박막 트랜지스터로서:
    제 2 반도체 층;
    상기 게이트 절연층을 사이에 개재하여 상기 제 2 반도체 층에 인접한 제 2 게이트 전극;
    제 2 소스 전극; 및
    제 2 드레인 전극을 포함하는, 상기 제 2 박막 트랜지스터, 및
    상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 하나와 부분적으로 겹치는 화소 전극으로서, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 상기 하나와 전기적으로 접속되는, 상기 화소 전극을 포함하고,
    상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 하나는 상기 게이트 절연층의 홀을 통해 상기 제 1 게이트 전극에 전기적으로 접속되고,
    상기 반도체 장치는 전자 서적이고,
    상기 제 1 반도체 층은 산화아연을 포함하고,
    상기 제 2 반도체 층은 산화아연을 포함하는, 반도체 장치.
  4. 반도체 장치에 있어서:
    제 1 박막 트랜지스터로서:
    제 1 반도체 층;
    게이트 절연층을 사이에 개재하여 상기 제 1 반도체 층에 인접한 제 1 게이트 전극;
    제 1 소스 전극; 및
    제 1 드레인 전극을 포함하는, 상기 제 1 박막 트랜지스터,
    제 2 박막 트랜지스터로서:
    제 2 반도체 층;
    상기 게이트 절연층을 사이에 개재하여 상기 제 2 반도체 층에 인접한 제 2 게이트 전극;
    제 2 소스 전극; 및
    제 2 드레인 전극을 포함하는, 상기 제 2 박막 트랜지스터, 및
    상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 하나와 부분적으로 겹치는 화소 전극으로서, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 상기 하나와 전기적으로 접속되는, 상기 화소 전극을 포함하고,
    상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 하나는 상기 게이트 절연층의 홀을 통해 상기 제 1 게이트 전극에 전기적으로 접속되고,
    상기 반도체 장치는 전자 서적이고,
    상기 제 1 반도체 층은 아연 및 인듐을 포함하는 산화물을 포함하고,
    상기 제 2 반도체 층은 아연 및 인듐을 포함하는 산화물을 포함하는, 반도체 장치.
  5. 삭제
  6. 삭제
  7. 제4항에 있어서,
    상기 산화물은 갈륨을 더 포함하는, 반도체 장치.
  8. 삭제
  9. 제3항 또는 제4항에 있어서,
    상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터는 바텀 게이트형인, 반도체 장치.
  10. 삭제
  11. 제3항 또는 제4항에 있어서,
    상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터는 톱 게이트형인, 반도체 장치.
  12. 삭제
  13. 제3항 또는 제4항에 있어서,
    상기 제 1 반도체 층 및 상기 제 2 반도체 층은 결정성 반도체 층인, 반도체 장치.
  14. 삭제
  15. 제3항 또는 제4항에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 Ag, Au, Ni, Pt, Pd, Ir, Rh, Ta, W, Ti, Mo, Al, 및 Cu로 이루어진 그룹으로부터 선택된 금속, 상기 금속의 합금, 또는 인듐 주석 산화물을 포함하는, 반도체 장치.
  16. 삭제
  17. 제3항 또는 제4항에 있어서,
    상기 제 1 소스 전극, 상기 제 1 드레인 전극, 상기 제 2 소스 전극, 및 상기 제 2 드레인 전극은 Ag, Au, Cu, W, Al, Mo, Ti, 인듐 주석 산화물, 산화규소를 함유한 인듐 주석 산화물, 유기인듐, 유기주석, 산화아연, 및 질화티탄으로 이루어진 그룹으로부터 선택된 하나를 포함하는, 반도체 장치.
  18. 삭제
  19. 제3항 또는 제4항에 있어서,
    상기 게이트 절연층은 산화알루미늄을 포함하는, 반도체 장치.
  20. 제3항 또는 제4항에 있어서,
    상기 게이트 절연층은 산화티탄을 포함하는, 반도체 장치.
  21. 제3항 또는 제4항에 있어서,
    상기 화소 전극 위의 전계발광층을 더 포함하는, 반도체 장치.
  22. 삭제
  23. 제3항 또는 제4항에 있어서,
    상기 제 1 박막 트랜지스터 위의 절연층, 및
    상기 화소 전극 및 상기 절연층 위의 전계발광층을 더 포함하는, 반도체 장치.
  24. 제3항 또는 제4항에 있어서,
    상기 화소 전극은 상기 게이트 절연층 위에 설치되는, 반도체 장치.
  25. 삭제
  26. 제3항 또는 제4항에 있어서,
    상기 제 1 반도체 층 및 상기 제 1 소스 전극 사이의 n형 도전성을 갖는 제 3 반도체 층; 및
    상기 제 1 반도체 층 및 상기 제 1 드레인 전극 사이의 n형 도전성을 갖는 제 4 반도체 층을 더 포함하는, 반도체 장치.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 제3항 또는 제4항에 있어서,
    상기 제 1 반도체 층 및 상기 제 2 반도체 층은 액적 토출법에 의해 형성되는, 반도체 장치.
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