KR101141034B1 - 표시 장치 및 발광 장치 - Google Patents

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마사후미 모리수에
이쿠코 카와마타
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

균일한 거리로 인접하여 형성된 마디를 갖는 도전층이 개시된다. 도전층의 액적들은 배선의 길이 방향으로 액적의 중심이 어긋나도록 토출되어 토출된 액적의 중심이 인접하는 도전층 사이에서 선 폭 방향으로 동일 선상에 놓이지 않게 된다. 액적의 중심이 어긋나므로, 각각 가장 넓은 선 폭을 갖는(마디의 가장 넓은 폭) 도전층의 부분은 서로 접속되지 않으며, 도전층은 더 짧은 거리로 인접하여 형성될 수 있다.

Description

표시 장치 및 발광 장치{A DISPLAY DEVICE AND A LIGHT EMITTING DEVICE}
본 발명은 인쇄법을 이용한 반도체 장치, 전자 장치, 및 반도체 장치의 제조방법에 관한 것이다.
박막 트랜지스터(이하, TFT라고도 한다) 및 박막 트랜지스터를 이용하는 전자 회로에서, 반도체, 절연체, 도체 등의 여러 박막들이 기판상에 적층되며, 이들은 포토리소그라피 기술에 의해서 소정의 패턴으로 적절하게 처리되어 제조된다. 포토리소그라피 기술이란 포토 마스크라고 하는 투명한 평판면 상에 광이 통하지 않는 재료로 형성한 회로 등의 패턴을, 공을 이용하여 목적으로 하는 기판 상에 전사하는 기술로서, 반도체 집적 회로 등의 제조 공정에 있어서 널리 사용되고 있다.
종래의 포토리소그라피 기술을 이용한 제조 공정은, 포토레지스트라고 하는 감광성 유기수지 재료를 이용하여 형성되는 마스크 패턴을 취급하는 것만으로도, 노광, 현상, 소성, 박리와 같은 다단계의 공정이 필요하게 된다. 따라서, 포토리소그라피 공정의 횟수가 증가함에 따라서 제조 비용이 자연히 상승하게 된다. 이러한 문제점을 개선하도록, 포토리소그라피 공정을 줄여서 TFT를 제조하는 것이 시도되고 있다(참조 1: 일본 특허 공개 평성11-251259호).
본 발명은, TFT 및 그를 이용하는 전자 회로 및 TFT에 의해 형성되는 반도체 장치, 표시 장치의 제조공정에 있어서 포토리소그라피 공정수를 감소시키고, 제조공정을 간략화하고, 일변이 1미터가 넘는 대면적의 기판에서도, 낮은 비용으로 수율이 양호하게 제조하는 것이 가능한 기술을 제공하는 것을 목적으로 한다.
또한, 본 발명은 이들의 반도체 장치, 표시 장치를 구성하는 배선 등의 구성물을, 소정의 형상으로 안정적으로 형성가능한 기술을 제공하는 것을 목적으로 한다.
본 발명에서는, 인접하는 도전층, 또는 인접하는 도전층을 형성할 때의 마스크층 등을 액상의 조성물을, 습윤성이 제어된 피형성 영역에, 수 회로 나누어 피형성 영역에 부착시킨 후, 소성, 건조 등에 의해 고형화시켜서 도전층이나 절연층을 형성한다. 조성물을 수 회로 나누어서 토출하면, 액적의 응집 등이 발생하지 않고 단선이 없는 안정된 패턴 형성이 된다. 이와 같이 형성하는 도전층 또는 절연층에서, 이후로 토출된 액적은 형성 영역의 습윤성 차이에 의해서 착탄 위치에 머물지 않고, 습윤성이 높은 영역으로 이동하여 안정된다. 이에 따라, 얻어진 도전층 또는 마스크 층은 매듭을 갖는 형상이 되며, 그 선 폭은 복수의 선 폭을 갖는다. 또한, 선 폭은 연속적으로 변하며, 최대 선 폭과 최소 선 폭을 주기적으로 반복한다. 여기서, 최대 선 폭은 도전층 또는 마스크 층을 따라서 모두가 반드시 일정하지는 않지만, 엄밀하게는 도전층 또는 마스크 층의 지역 최대 폭을 지칭한다. 이와 같이, 최소 선 폭은 도전층 또는 마스크 층을 따라서 모두가 반드시 일정하지는 않지만, 엄밀하게는 도전층 또는 마스크 층의 지역 최소 폭을 지칭한다.
본 발명에서는, 매듭을 갖는 형상의 도전층들은, 균일한 간격을 갖고 인접하게 형성된다. 도전층에 대한 액적이 인접하는 도전층 사이에서 길이 방향으로 액적의 중심을 빗겨서 토출되므로, 토출되는 액적의 중심이 인접한 도전층 사이에서 선 폭 방향에 일치하지 않는다. 즉, 도전층의 각 액적은 선 폭 방향으로 인접한 도전층의 각 액적과 직접 정렬되지 않는다. 액적의 중심이 어긋나므로, 가장 넓은 선 폭을 갖는 각각의 도전층의 일부(매듭 최대폭)는 서로 인접하지 않고, 도전층은 보다 좁은 간격으로 인접하여 설치되는 것이 가능하다.
또한, 본 발명에서 형성된 도전층(배선) 또는 절연층은 측부는 물론이고 복수의 두께를 포함하며, 액적을 나타내는 표면상의 돌출부 및 함몰부를 갖는다. 이는 도전층 또는 절연층이, 도전성 또는 절연성 재료를 포함하는 액상의 조성물을 고형화하고 토출 후에 건조 또는 소성시킴으로서 형성되기 때문이다. 이는 본 발명을 이용함으로써 형성되는 마스크 층에 적용되며, 이 마스크 층은 여러 막 두께 및 표면상의 돌출부 및 함몰부를 포함한다. 그러므로, 마스크 층과 같은 것을 이용함으로써 처리되는 도전층 또는 절연층의 형상은 마스크의 형상을 반영한다. 표면상의 돌출부 및 함몰부의 형상 및 크기는 액상 조성물의 점성, 솔벤트를 제거함으로서 액상 조성물을 고형화시키기 위한 건조 단계 등에 따라서 변한다.
고체표면의 습윤성은, 표면의 상태에 영향을 받는다. 액상의 조성물에 대해서, 습윤성이 낮은 물질을 형성하면 그 표면은 액상의 조성물에 대해서 습윤성이 낮은 영역(이하, 저습윤성 영역이라고 한다)이 되며, 역으로 액상의 조성물에 대해서, 습윤성이 높은 물질을 형성하면 그 표면은, 액상의 조성물에 대해서 습윤성이 높은 영역(이하, 고습윤성 영역이라고 한다)이 된다. 본 발명에 있어서 표면의 습윤성을 제어하는 처리는, 액상의 조성물의 부착영역에, 액상의 조성물에 대해서 습윤성이 다른 영역을 형성하는 것이다.
습윤성이 다른 영역이란, 액상의 조성물에 대해서, 습윤성에 차이를 갖는 영역으로서, 액상의 조성물의 접촉각이 다른 것이다. 액상의 조성물의 접촉각이 큰 영역은 보다 습윤성이 낮은 영역이 되며, 접촉각이 작은 영역은 습윤성이 높은 영역이 된다. 접촉각이 크면, 유동성을 갖는 액상의 조성물은, 영역표면상에서 퍼지지 않고, 표면에 의해 반발(repel)되므로, 표면을 적시지 않는다. 접촉각이 작으면, 표면상에서 유동성을 갖는 조성물은 퍼지게 되어 표면을 더 적신다. 따라서, 습윤성이 다른 영역은, 표면 에너지도 다르다. 습윤성이 낮은 영역은 낮은 표면 에너지를 가지며, 습윤성이 높은 영역 표면은 높은 표면 에너지를 갖는다.
본 명세서에서, 반도체 장치란 반도체 특성을 이용함으로써 동작하는 장치를 말한다. 본 발명을 이용함으로써, 다층 배선층이나, 프로세서 회로를 포함하는 칩(이하 프로세서 칩이라 한다) 등의 반도체 장치가 제조될 수 있다.
본 발명은 표시기능을 갖는 장치인 표시 장치에도 이용하는 것이 가능하며, 본 발명을 이용하는 표시 장치에는, 일렉트로루미네센스(이하 "EL"이라 한다)라고 하는 발광을 발현하는 기능물, 또는 유기물과 무기물의 혼합물을 포함하는 매체를, 전극간에 개재시킨 발광소자와 TFT가 접속된 발광표시 장치나, 액정재료를 갖는 액정소자를 표시소자로서 이용하는 액정 표시 장치 등이 있다.
본 발명의 반도체 장치의 한가지 특징은, 복수의 선 폭을 가지며 적어도 일부분에서 구부러진 제1 배선, 및 복수의 선 폭을 가지며 적어도 일부분에서 구부러진 제2 배선을 포함하며, 상기 제1 배선은 제1 배선의 중심선을 따라서 대칭이며, 상기 제2 배선은 제2 배선의 중심선을 따라서 대칭이며, 상기 제1 및 제2 배선 사이의 거리는 균일한 것이다.
본 발명의 반도체 장치의 한가지 특징은, 선 폭이 연속적으로 변하는 제1 도전층과, 선 폭이 연속적으로 변하는 제2 도전층을 포함하며, 상기 제1 및 제2 도전층의 측부는 각각 연속적인 파형 형상을 가지며, 상기 제1 및 제2 도전층 사이의 거리는 균일한 것이다.
본 발명의 반도체 장치의 한가지 특징은, 게이트 전극 층과, 게이트 절연 층과, 반도체 층과, 소스 전극층과, 드레인 전극층을 포함하며, 상기 소스 및 드레인 전극층은 복수의 선 폭을 가지며 적어도 일부분에서 구부러지며, 상기 소스 전극층은 중심선을 따라서 대칭이며, 상기 드레인 전극층은 중심선을 따라서 대칭이며, 상기 소스와 드레인 사이의 거리는 균일한 것이다.
본 발명의 반도체 장치의 한가지 특징은, 게이트 전극층과, 게이트 절연층과, 반도체 층과, 소스 전극층과, 드레인 전극층을 포함하며, 상기 소스 및 드레인 전극층의 폭은 연속적으로 변하며, 상기 제1 및 제2 전극층의 측부는 각각 연속적인 파형 형상을 가지며, 상기 소스 및 드레인 전극 사이의 거리는 균일한 것이다.
본 발명의 반도체 장치의 제조 방법의 한가지 특징은, 기판상의 제1 선상에 중심을 갖는 제1 액적과, 제1 선에 평행한 제2 선상에 중심을 갖는 제2 액적을 토출하며, 제1 선을 따라서 선대칭이며 복수의 선 폭을 갖는 제2 도전층을 형성하기 위해서 제2 액적들 사이에서 제2 선상에 중심을 갖는 제4 액적을 토출하는 단계를 포함하며, 상기 제1 액적, 제2 액적, 제3 액적 및 제4 액적은 도전성 재료를 포함하는 조성물로 되며, 상기 제1 및 제2 도전층은 이들 사이에서 균일한 거리로 형성되는 것이다.
본 발명의 반도체 장치의 제조 방법의 한가지 특징은, 기판상에서, 상기 기판상의 제1 선상에 중심을 갖는 제1 액적 및 제1 선에 평행인 제2 선상에 중심을 갖는 제2 액적을 토출하며, 측부에서 연속적인 파형 형상을 가지며 선 폭이 연속적으로 변하는 제1 도전층을 형성하기 위해 제1 액적들 사이에 제1 선상에 중심을 갖는 제3 액적을 토출하며, 측부에서 연속적인 파형 형상을 가지며 선 폭이 연속적으로 변하는 제2 도전층을을 형성하기 위해 제2 액적들 사이에 제2 선상에 중심을 갖는 제4 액적을 토출하는 단계를 포함하며, 여기서 제1 액적, 제2 액적, 제3 액적 및 제4 액적은 도전성 재료를 포함하는 조성물로 되어 있으며, 상기 제1 및 제2 도전층은 그들 사이에서 균일한 거리로 형성되는 것이다.
본 발명의 반도체 장치의 제조 방법의 한가지 특징은, 기판 상에 도전성 막을 형성하며, 상기 도전성 막상에서, 상기 기판상의 제1 선상에 중심을 갖는 제1 액적 및 제1 선에 평행인 제2 선상에 중심을 갖는 제2 액적을 토출하며, 상기 제1 선을 따라서 대칭이며 복수의 선 폭을 갖는 제1 마스크 층을 형성하기 위해서 제1 액적들 사이에 제1 선 상에 중심을 갖는 제3 액적을 토출하며, 상기 제2 선을 따라서 대칭이며 복수의 선 폭을 갖는 제2 마스크 층을 형성하기 위해서 제2 액적들 사이에 제2 선상에 중심을 갖는 제4 액적을 토출하며, 균일한 거리를 갖는 제1 및 제2 도전층을 형성하기 위해서 제1 및 제2 마스크 층을 이용하여 도전성 막을 처리하는 단계를 포함하는 것이다.
본 발명의 반도체 장치의 제조 방법의 한가지 특징은, 기판 상에 도전성 막을 형성하며, 상기 상기 기판상의 제1 선상에 중심을 갖는 제1 액적 및 제1 선에 평행인 제2 선상에 중심을 갖는 제2 액적을 토출하며, 측부에서 연속적인 파형 형상을 가지며 연속적으로 변하는 선 폭을 갖는 제1 마스크 층을 형성하기 위해서 제1 액적들 사이에 제1 선 상에 중심을 갖는 제3 액적을 토출하며, 측부에서 연속적인 파형 형상을 가지며 연속적으로 변하는 선 폭을 갖는 제2 마스크 층을 형성하기 위해서 제2 액적들 사이에 제2 선상에 중심을 갖는 제4 액적을 토출하며, 균일한 거리를 갖는 제1 및 제2 도전층을 형성하기 위해서 제1 및 제2 마스크 층을 이용하여 도전성 막을 처리하는 단계를 포함하는 것이다.
본 발명에 따라, 반도체 장치, 표시 장치 등에 포함된 배선 등과 같은 구성요소가 원하는 형상으로 안정적으로 형성될 수 있다. 또한, 재료 손실과 비용이 감소될 수 있다. 따라서, 고성능 및 고신뢰성을 갖는 반도체 장치 및 표시 장치가 고수율로 제조될 수 있다.
도1a 내지 1c는 본 발명의 개략도.
도2a 내지 2c는 본 발명의 표시 장치의 제조 방법을 도시하는 도면.
도3a 내지 3c는 본 발명의 표시 장치의 제조 방법을 도시하는 도면.
도4a 내지 4c는 본 발명의 표시 장치의 제조 방법을 도시하는 도면.
도5a 내지 5c는 본 발명의 표시 장치의 제조 방법을 도시하는 도면.
도6a 내지 6c는 본 발명의 표시 장치의 제조 방법을 도시하는 도면.
도7a 내지 7c는 본 발명의 표시 장치의 제조 방법을 도시하는 도면.
도8a 및 8b는 본 발명의 표시 장치를 도시하는 도면.
도9는 본 발명의 EL 표시 모듈의 구성예를 도시하는 단면도.
도10a 및 10f는 본 발명의 EL 표시 패널에 적용되는 화소의 구성을 도시하는 회로도.
도11a 내지 11d는 본 발명에 적용되는 발광 소자의 구성을 도시하는 도면.
도12a 내지 12c는 본 발명의 표시 장치를 제조하는 방법을 도시하는 도면.
도13a 및 13b는 본 발명의 표시 장치를 제조하는 방법을 도시하는 도면.
도14a 및 14b는 본 발명의 표시 장치를 제조하는 방법을 도시하는 도면.
도15a 및 15b는 본 발명의 표시 장치를 제조하는 방법을 도시하는 도면.
도16a 및 16b는 본 발명의 표시 장치를 제조하는 방법을 도시하는 도면.
도17a 및 17b는 본 발명의 표시 장치를 제조하는 방법을 도시하는 도면.
도18a 및 18b는 본 발명의 표시 장치를 도시하는 도면.
도19a 및 19b는 본 발명의 표시 장치를 도시하는 도면.
도20a 및 20b는 본 발명의 액정 표시 모듈의 구성예를 도시하는 단면도.
도21은 본 발명이 적용된 전자 장치의 주요 구성을 도시한 블록도.
도22a 및 22d는 본 발명이 적용된 전자 장치를 도시한 도면.
도23a 및 23b는 본 발명이 적용된 전자 장치를 도시한 도면.
도24a 내지 24e는 본 발명이 적용된 보호 회로를 도시한 도면.
도25는 본 발명이 적용되는 액적 토출 장치의 구성을 도시한 도면.
도26a 내지 26c는 본 발명의 표시 장치의 평면도.
도27a 및 27b는 본 발명의 표시 장치의 평면도.
도28a 내지 28g는 본 발명이 적용된 반도체 장치를 도시한 도면.
도29는 본 발명에 적용되는 반도체 장치를 도시한 도면.
도30은 본 발명에 적용된 액적 토출 장치의 구성을 도시한 도면.
도31a 및 31b는 실시예1에서 제조된 샘플의 실험 데이터를 도시하는 도면.
도32a 및 32b는 실시예1에서 제조된 샘플의 실험 데이터를 도시한 도면.
도33은 실시예1에서 제조된 샘플의 실험 데이터를 도시한 도면.
도34는 본 발명의 표시 장치를 도시한 도면.
도35는 본 발명의 표시 장치의 평면도.
도36a 및 36b는 본 발명의 표시 장치를 도시한 도면.
본 발명의 실시예 모드는 도면을 참조하여 상세히 설명된다. 그러나, 당업자라면 발명이 다음 설명에 의해서 제한되지 않으며 발명의 사상 및 범위에서 벗어나지 않은 한 형태 및 세부점에 있어서 여러 변경이 가능함을 쉽게 알 수 있다. 그러므로, 본 발명은 이하 실시예 모드의 설명에 제한되지 않아야 한다. 동일 참조 번호는 동일 구성요소 또는 발명의 구성에서 동일 기능을 갖는 구성요소에 공통으로 주어지며, 반복되는 설명은 생략된다.
실시예 모드 1
본 발명의 실시예 모드 1은 도 1a 내지 1c를 참조하여 설명된다.
본 발명의 한가지 특징은, 배선층 또는 전극을 형성하는 도전층이나, 소정의 패턴에 형성하기 위한 마스크 등 반도체 장치, 표시 장치 등을 제조하기 위해서 필요한 구성물 중에서, 적어도 하나 또는 그 이상을, 선택적으로 소망의 형상으로 형성가능한 방법에 의해 형성하여, 반도체 장치, 표시 장치를 제조하는 것이다. 본 발명에 있어서, 구성물(또는 패턴이라고 함)은, 박막트랜지스터나 표시 장치를 구성하는, 배선층, 게이트 전극층, 소스 전측층, 드레인 전극층 등의 도전층, 반도체층, 마스크층, 절연층 등을 말하며, 소정의 형상을 갖도록 형성되는 모든 구성요소를 포함한다. 선택적으로 소망의 패턴으로 형성물을 형성하능한 방법으로서, 소정의 목적에 조화된 조성물의 액적을 선택적으로 토출(분출)하여 소정의 패턴에 도전층이나 절연층등을 형성하는 것이 가능한, 액적 토출(분출)법(그 방식에 따라서, 잉크제트법이라고도 부른다)을 이용한다. 또한, 구성물이 소망의 패턴으로 전사, 또는 묘사가능한 방법, 예를들면 각종 인쇄법(스크린(공판)인쇄, 옵셋(평판)인쇄, 요판인쇄나 그라비아(철판)인쇄 등 소망의 패턴으로 형성되는 방법), 선택적인 도포법 등도 사용하는 것이 가능하다.
본 실시예 모드는, 유동체인 구성물 형성 재료를 포함하는 조성물을, 액적으로서 토출(분출)하고, 소망의 패턴에 형성하는 방법을 사용하고 있다. 구성물의 피형성영역에, 구성물 형성 재료를 포함하는 액적을 토출하고, 소성, 건조 등을 수행하여 고형화하고 소망의 패텅의 구성물을 형성한다.
액적 토출법을 이용하는 액적 토출 장치의 한가지 모드를 도25에 도시한다. 액적 토출 수단(1403)의 각각의 헤드(1405), 헤드(1412)는 제어 수단(1407)에 접속되며, 그것이 컴퓨터(1410)로 제어하는 것에 의해 미리 프로그래밍된 패턴에 묘화하는 것이 가능하다. 묘화하는 위치는, 예를들어, 기판(1400)상에 형성된 마커(1411)을 기준으로 결정될 수 있다. 또는, 기판(1400)의 에지를 기준으로 하여 기준점을 추정시켜도 좋다. 이것을 촬상수단(1404)으로 검출하고, 화상처리수단(1409)에 의해서 디지털 신호로 변환한 것을 컴퓨터(1410)로 인식하여 제어신호를 발생시켜서 제어수단(1407)로 보낸다. 촬상수단(1404)이란, 전하결합소자(CCD)나 상보형 금속 산화물 반도체(CMOS)를 이용한 이미지 센서 등을 이용하는 것이 가능하다. 물론, 기판(1400)상에 형성되어야 하는 패턴의 정보는 기억매체(1408)에 격납된 것이며, 이 정보를 기초로 하여 제어수단(1407)에 제어신호를 보내며, 액적 토출 수단(1403)의 각각의 헤드(1405), 헤드(1412)를 개별적으로 제어하는 것이 가능하다. 토출하는 재료는, 재료 공급원(1413), 재료공급원(1414)에 의해 배관을 통해서 헤드(1405), 헤드(1412)에 각각 공급된다.
헤드(1405) 내부는, 점선(1406)이 표시하는 바와 같이 액상의 재료를 채우는 공간과, 토출구인 노즐을 갖는 구조로 되어 있다. 도시되지 않았으나, 헤드(1412)도 헤드(1405)와 동일한 내부구조를 갖는다. 헤드(1405)와 헤드(1412)의 노즐을 다른 사이즈로 설치하면, 다른 재료를 다른 폭으로 동시에 묘화하는 것이 가능하다. 하나의 헤드로, 도전성 재료나 유기, 무기 재료 등을 각각 토출하며, 묘화하는 것이 가능하며, 층간막과 같은 광영역에 묘화하는 경우는, 스루풋을 향상시키기 위한 복수의 노즐로부터 같은 재료를 동시에 토출하고, 묘화하는 것이 가능하다. 대형기판을 이용하는 경우에, 헤드(1405), 헤드(1412)는 기판상을, 화살표 방향으로 자유롭게 주사하며, 묘화하는 영역을 자유롭게 설정하는 것이 가능하며, 같은 패턴을 한장의 기판에 복수 묘화하는 것이 가능하다.
액적토출법을 이용하여 전도층을 형성하는 경우에, 입자상으로 가공된 도전성 재료를 포함하는 조성물을 토출하며, 소성에 의해서 융합이나 융착접합시켜 고화하는 것으로 형성된 도전층(또는 절연층)에 있어서는, 스퍼터법 등으로 형성한 도전층(또는 절연층)이, 많은 경우에 주상구조를 나타내는 반면에, 많은 입계를 갖는 다결정 상태를 나타내는 경우가 많다.
본 발명의 실시예 모드의 개념을 도전층 전극의 형성방법을 이용하여, 도1에 의해 설명한다. 도1은 도전층의 평면도이다.
도1에 도시된 바와 같이, 도전층은, 기판(50)상에 형성된다. 따라서, 도전층의 피형성 영역인 기판(50) 표면은, 도전층을 형성하는 도전성 재료를 포함하는 액상의 조성물에 대한 습윤성을 제어하여 놓을 필요가 있다. 습윤성의 정도는, 형성하는 도전층의 선 폭이나 패턴 형상에 의해 적당히 설정하면 되며, 이하에 나타내는 처리에 의해 습윤성을 제어하는 것이 가능하다. 본 실시예 모드에 의해서, 도전층을 형성할 때, 도전성재료를 포함하는 조성물에 대한 피형성영역의 접촉각은, 바람직하게는 20도 이상 40도 이하이다.
먼저, 습윤성이 낮은 물질을 형성하고, 피형성 영역 표면의 습윤성을 낮추도록 제어하는 방법을 기술한다. 이와 같은 습윤성이 낮은 물질로, 플루오르화 탄소기(플루오르화 탄소 사슬)을 포함하는 물질, 또는 실란 커플링제를 포함하는 물질을 이용하는 것이 가능하다. 실란 커플링제는, Rn-Si-X(4-n) (n=1, 2, 3)의 화학식으로 표시된다. 여기서, R은, 알킬기 등의 비교적 불활성기를 포함하는 물이다. 또한, X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기 등, 물질표면의 수산기 또는 흡착수의 축합에 의해 결합가능한 가수분해기를 나타낸다.
또한, 실란 커플링제의 대표예로서, R에 플루오르알킬기를 갖는 플루오르계 실란 커플링제(플루오르 알킬 실란(FAS))을 이용하는 것에 의해서, 보다 습윤성을 낮추는 것이 가능하다. FAS의 R은, (CF3) (CF2)x (CH2)y (x:0 이상 10 이하의 정수, y: 0 이상 4 이하의 정수)로 표시되는 구조를 가지며, 복수개의 R 또는 X가 Si에 결합하고 있는 경우는, R 또는 X는 각각 모두 동일해도 좋으며, 달라도 좋다. 대표적인 FAS로는, 헤프타디플루오르 테트라하이드로디시루 트라이에톡시실란, 헤프타디카프루오르 테트라하이드로디시루 트라이클로로실란, 트라이디카플루오르 테트라하이드로옥틸 트라이클로로실란, 또는 트라이플루오르프로필 트라이메톡시실란 등의 플루오르알킬실란(이하, FAS 라고도 한다)이 인용될 수 있다.
습윤성이 낮은 물질로는, 실란 커플링제의 R에 플루오르화 탄소 고리를 갖지 않고, 알킬기를 갖는 물질도 이용이 가능한데, 예를들어 유기 실란으로서 오타디시루토리메톡시실란 등을 이용하는 것이 가능하다.
습윤성이 낮은 물질을 포함하는 용약의 용매로서는, n-펜탄, n-핵산, n-옥탄, n-데칸, 디시클로펜탄, 벤젠, 톨루엔, 키실렌, 듀렌, 인덴, 테트라하이드로나프탈렌, 데카하이드로타프탈렌, 스쿠알렌 등의 탄화수소계 용매 또는 테트라하이드로푸란 등을 사용한다.
습윤성을 낮추도록 제어하고, 낮은 습윤성 영역을 형성하는 조성물의 일례로서, 풀루오르탄소(플루오르카본) 고리를 갖는 재료(불소계 수지)를 이용하는 것이 가능하다. 불소계 수지로서, 폴리테트라플루오르에틸렌(PTFE)수지; 퍼플루오르알코키시알칸(PFA) 또는 테트라플루오르에틸렌 퍼플루오르알킬비닐레더 중합체 수지; 퍼플루오르에틸렌 프로펜 중합체(PFEP) 또는 테트라플루오르에틸렌-헥사플루오르프로필렌 중합체 수지; 에틸렌-테트라프루오르에틸렌 중합체(ETFE) 또는 테트라플루오르에틸렌-에틸렌 중합체 수지; 폴리비닐리덴 플루오라이드(PVDF) 수지; 폴리클로로트라이플우오르 에틸렌(PCTFE) 또는 폴리트라이플루오르클로로에틸렌 수지; 에틸렌-클로로트라이플루오르에틸렌 중합체(ECTFE) 또는 폴리트라이플루오르클로로에틸렌-에틸렌 중합체 수지; 폴리테트라플루오르에틸렌-퍼플루오르디옥소솔 중합체(TFE/PDD), 폴리비닐 플로라이드(PVF) 또는 비닐 플로라이드 수지 등을 이용하는 것이 가능하다.
또한, 무기재료, 유기재료에 CF4 플라즈마 등에 의한 처리를 수행하면, 습윤성을 낮추는 것이 가능하다. 예를들어, 유기재료로서 폴리비닐아콜(PVA)과 같은 수용성 수지를, H2O 등의 용매에 혼합한 재료를 이용하는 것이 가능하다. 또한, PVA와 다른 수용성 수지를 혼합하여 사용해도 좋다. 유기재료(유기수지재료) (폴리이미드, 아크릴)나 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성되며, 치환기에 적어도 수소를 포함하는 재료, 또는 치환기에 불소, 알콜기, 또는 방향탄화수소중에서 적어도 1종을 갖는 재료를 사용하는 것도 좋다.
본 실시예 모드에서는, FAS를 스핀코팅에 의해 기판(50) 표면에 형성하고, 기판(50) 표면의 습윤성을 조정한다. 이 습윤성은 후공정에서 형성하는 도전층을 구성하는 액상의 도전성 재료를 포함하는 조성물에 대한 것이다.
도전층을 형성할 때, 1회의 토출로 연속하여 형성하면, 액적이 응집하고 마는 버지(bulge)라고 하는 액체 웅덩이가 발생하고, 도전층이 단선하고 만다. 따라서 발명에서는, 도전층을 복수회의 토출에 의해서 형성한다. 즉, 제1 토출공정에서 상호 액적이 접하지 않도록 피형성 영역에 점재하여 도전성 재료를 포함하는 액상의 조성물을 부착시킨다. 이어서, 제2 토출공정에 의한 도전성 재료를 포함하는 조성물에 의해, 제1 토출공정에서 토출한 도전성 재료의 액적과 사이를 매립하고, 연속된 도전층을 형성하는 것이다. 제1 토출공정에서 토출한 도전성 재료를 포함하는 조성물은 시간이 경과하고 있으므로, 건조에 의해 경화하고 있어서, 제2 토출공정에 의한 도전성 재료와 응집하지 않는다. 이와 같이 도전층을 제조하면, 세선이 된다해도 안정된 도전층을 형성하는 것이 가능하다.
그러나, 상기와 같이 복수회의 토출에 의해 형성한 도전층은, 선 폭이 일률적이지 않고, 매듭을 갖는 형상이 된다. 제1 토출공정에서 토출한 도전성 재료를 조성물이 경화한 도전층 표면과, 이전의 습윤성을 제어한 기판(50) 표면에서는, 액상의 도전성 재료를 포함하는 조성물에 대해서 습윤성이 다르다. 제2 토출공정에서 토출되는 액상의 도전성 재료를 포함하는 조성물은, 제1 토출공정에 의한 도전층과, 기판(50) 표면에서 연결되도록 양측으로 토출된다. 표면의 습윤성이 크게 영향을 받는 액상의 도전성 재료를 포함하는 조성물은, 보다 습윤성이 높은 제1 토출공정에 의해 형성된 도전층상에 흘러들어가도록 이동한다. 그 결과, 제1 토출공정에 의해 형성된 영역의 도전층의 선 폭은 두껍게 되며, 제2 토출공정에 의해 형성된 영역의 도전층의 선 폭은 가늘게 된다. 이와 같이 선 폭의 불균일하고, 주기적인 마디를 갖는 도전층이 형성된다.
마디를 갖는 도전층을 인접시켜서 형성하는 경우에, 선 폭이 넓은 개소들이 인접하면, 그 절연층간의 간격은 좁게 되며, 선 폭이 좁은 개소들이 인접하면, 그 도전층간의 간격은 넓게 된다. 따라서, 도전층간의 간격은 변하며 불균일하게 된다. 또한, 도전층들이 접촉하게 되는 형상불량의 문제도 있으며, 미세한 설계의 도전층, 절연층을, 인정된 간격으로 형성하는 것이 곤란하다.
본 실시예 모드에서는, 도1a에 도시된 바와 같이, 제1 토출공정에 의해 도전층(51a 내지 51e) 및 도전층(51f 내지 51j)를 형성한다. 이 때, 제1 도전층의 일부인 도전층(51a 내지 51e)의 액적의 중심과, 인접하는 제2 도전층의 일부인 도전층(51f 내지 51j)의 중심이 선 폭 방향으로 겹쳐지지 않도록 한다. 도전층(51a)의 중심과 도전층(51b)의 중심 사이에, 바람직하게는, 도전층(51a)의 중심과 도전층(51b)의 중심을 3분할한 중앙의 영역의 선 폭방향으로, 도전층(51f)의 중심을 위치시키도록 한다. 이러한 제1 토출공정에 의해 형성되는 도전층(51a 내지 51e), 도전층(51f 내지 51j)의 최대폭은, 후의 제1 도전층과 제2 도전층의 최대폭이 되므로, 도1a의 단계에서, 도전층(51a 내지 51e), 도전층(51f 내지 51j)이 접하지 않게되면, 제1 도전층과 제2 도전층이 접촉하며, 형성불량이 발생할 가능성이 없다.
이어서, 도1b에 도시된 바와 같이, 제1 토출공정으로 형성된 도전층(51a 내지 51e)의 사이를 매꾸도록 도전성 재료를 포함하는 조성물의 제2 토출공정에 의해 도전층(52a 내지 52d)을 형성하고, 제1 도전층(53a)을 형성한다. 유사하게, 도전층(51f 내지 51j)의 사이를 매꾸도록, 도전성 재료를 포함하는 조성물의 제2 토출공정에 의해 도전층(52e 내지 52h)를 형성하고, 제2 도전층(53b)를 형성한다.
전술된 바와 같이, 제2 토출공정에서 부착한 유동성을 갖는 액상의 도전성 재료를 포함하는 조성물은, 부착영역의 습윤성이 다른 것에 의해, 보다 습윤성이 높은 도전층(51a 내지 51j)로 일부 이동하며, 안정된다. 그 후, 건조, 소성 등에 의해 경화시키고, 도1c과 같이 주기적으로 마디를 갖는 제1 도전층(53a)과, 제2 도전층(53b)가 형성된다. 제1 도전층(53a)의 측부(54a), 및 제2 도전층(53b)의 측부(54b)는, 연속적인 파상 형상을 나타낸다. 제1 도전층(53a)과 제2 도전층(53b)은, 본 발명의 토출법에 의해, 선 폭의 최대영역들이 서로 접촉하지 않도록 형성된다. 제1 도전층(53a) 및 제2 도전층(53b)의 간격을, 제1 도전층(53a)의 최대 선 폭과 최소 선 폭의 차의 반과, 제2 도전층(53b)의 최대 선 폭과 최소 선 폭의 차의 반을 합한것 보다 좁게 하는 것이 가능하다. 따라서, 제1 도전층(53a) 및 제2 도전층(53b)은 좁은 간격이어도 안정적으로 형성하는 것이 가능하다. 또한, 절연성 재료를 동일하게 토출하여 절연층을 형성하는 것도 가능하다. 균일한 간격으로 형성하는 것이 가능하므로, 이와 같이 형성된 마스크층을 사용하면, 미세 또는 정확한 패터닝을 수행하는 것이 가능하다. 도전층의 간격을 좁게하는 것이 가능하므로, 이 도전층을 소스 전극층, 드레인 전극층으로 하여 이용하면 채널폭을 좁게 하는 것이 가능하다. 따라서, 고속동작을 수행하는 것이 가능한 고성능, 또한 고신뢰성의 반도체 장치를 제조하는 것이 가능하다. 제조시에 형상불량에 의한 불량이 감소되므로, 수율도 향상되며, 생산성을 높이는 효과도 있다.
본 실시예 모드에서는, 제1 도전층(53a), 제2 도전층(53b)의 형성을 액적 토출수단을 사용하여 수행한다. 액적 토출 수단이란, 조성물의 토출구를 갖는 노즐이나, 하나 또는 복수의 노즐을 구비한 헤드 등의 액적을 토출하는 수단을 갖는 것을 총칭한다. 액적 토출 수단이 구비하는 노즐의 직경은, 0.02 내지 100㎛ (바람직하게는 30㎛ 이하)로 설정하고, 이 노즐로부터 토출되는 조성물의 토출량은 0.001p1 내지 100p1(바람직하게는 0.1p1 이상 40p1 이하, 보다 바람직하게는 10p1 이하)로 설정한다. 토출량은, 노즐의 직경의 크기에 비례하여 증가한다. 또한, 피처리물과 노즐의 토출구의 거리는, 소망의 개소에 떨어지도록, 가능한한 가까이 놓는 것이 좋으며, 바람직하게는 0.1mm(더 바람직하게는 1mm 이하) 정도로 설정한다.
토출구로부터 토출하는 조성물은, 도전성 재료를 용매로 용해 또는 분산시킨 것을 이용한다. 도전성 재료는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al 등으로부터 선택된 하나 또는 복수의 종류의 금속 입자 또는 분산된 나노입자에 대응하며, Cd, Zn의 금속유화물, Fe, Ti, Si, Ge, Zr, Ba 등의 산화물, 할로겐화은의 미립자 등은 분산성 나노 입자에 상당한다. 또한, 투명 도전막으로서 사용되는 인듐 은산화물(ITO), 인듐석산화물과 산화규소로부터의 ITSO, 유기인듐, 유기주석, 산화아연, 질화티타늄 등에 상당한다. 단, 토출구로부터 토출되는 조성물은, 비저항치를 고려하여, 금, 은, 동중 어느 하나의 재료를 용매에 용해 또는 분산시킨 것을 사용하는 것이 바람직하며, 보다 바람직하게는, 저저항의 은, 동을 사용하는 것이 좋다. 단, 은, 동을 사용하는 경우에는, 불순물 대책을 위해서, 아울러 배리어 막을 제공하는 것이 좋다. 배리어 막으로는, 질화규소막이나 니켈보론(NiB)을 사용하는 것이 가능하다.
토출하는 조성물은, 도전성 재료를 용매로 용해 또는 분산시킨 것으로, 분산제나, 바인더라고 하는 열경화성 수지가 더 포함되어 있다. 특히, 바인더는, 소성시에 크랙이나 불균일한 소성상태가 발생하는 것을 방지하는 기능을 갖는다. 따라서, 형성되는 도전층에는, 유기재료가 포함된다. 포함되는 유기재료는, 가열온도, 대기, 시간에 의해 달라진다. 이 유기재료는, 금속입자의 파인더, 용매, 붕산제, 및 피복제로서 기능하는 유기수지 등이며, 대표적으로는, 폴리이미드 수지, 아크릴 수지, 노볼락 수지, 멜라민 수지, 페놀 수지, 에폭시 수지, 규소 수지, 푸란 수지, 디아릴 프탈레이트 수지 등, 공지의 유기 수지가 사용될 수 있다.
또한, 도전성 재료의 주변에 또 다른 도전성 재료로 코팅되는, 복수의 층을 갖는 입자도 사용될 수 있다. 예를들면, 동의 주변에 니켈보론(NiB)이 코팅되어, 그 주변에 동이 코팅되어 있는 3층 구조의 입자 등을 사용할 수 있다. 용매는, 부틸 아세테이트 또는 에틸 아세테이트와 같은 에스테르, 이소프로필 알코홀 또는 에틸 알코홀과 같은 알코홀, 메틸 에틸 케톤 또는 아세톤과 같은 유기 용제, 또는 물 등을 이용한다. 조성물의 점도는 20mPaㆍs 이하가 적당하며, 이는, 건조가 발생하는 것을 방지하기도 하고, 토출구로부터 조성물을 원활히 토출가능하게 하기도 하기 때문이다. 또한, 조성물의 표면장력은, 40mN/m 이하가 바람직하다. 단, 사용하는 용매나, 용도에 맞추어, 조성물의 점도등이 적당히 조절될 수 있다. 일례로서, ITO나, 유기 인듐, 유기주석을 용매에 용해 또는 분산시킨 조성물의 점도는 5 내지 20mPaㆍs, 은을 용매에 용해 또는 분산시킨 조성물의 점도는 5 내지 20mPaㆍs, 금을 용매에 용해 또는 분산시킨 조성물의 점도는 5 내지 20mPaㆍs 로 설정하는 것이 좋다.
도전층은, 복수의 도전성 재료를 적층하여도 좋다. 또한, 처음에 도전성 재료로서 은을 사용하여, 액적 토출법으로 도전층을 형성한 후에, 은 등으로 도금하여도 좋다. 도금은 전기 도금이나 화학 (무전계) 도금법으로 수행할 수 있다. 도금은, 도금 재료를 갖는 용액을 채운 용기에 기판표면을 담궈도 좋으나, 기판을 경사지게(또는 수직으로) 세워서 설치하고, 도금하는 재료를 갖는 용액을, 기판 표면에 흐르도록 도포해도 좋다. 기판을 세워서 용액을 도포하는 도금을 수행하면, 대면적의 기판에서도 공정에 이용하는 장치가 소형화가능한 잇점이 있다.
각 노즐의 직경이나 소망의 패턴 형상등에 의존하지만, 노즐의 막힘을 방지하고 미세한 패턴의 제작을 위해서, 도전체의 입자의 직경은 가능한한 작은 쪽이 양호하며, 더 바람직하게는 입자 직경 0.1㎛ 이하가 양호하다. 조성물은, 전해법, 아토마이징법 또는 온식 환원법 등의 공지의 방법으로 형성되는 것으로, 그 입자 사이즈는, 일반적으로 약 0.01 내지 10㎛ 이다. 단, 가스중 증발법으로 형성하면, 분산제로 보호된 나노입자는 약7nm로 미세하며, 또한 이 나노입자는, 피복제를 이용하여 각입자의 표면을 덮으면, 용제중에 응집이 없이, 실온에서 안정하게 분산되고, 액체와 유사하게 동작한다. 따라서, 피복제를 이용하는 것이 바람직하다.
유동체의 조성물과 피형성 영역 근방의 습윤성이 차이를 이용하여, 소망의 패턴 형상으로 가공하므로, 조성물은, 피처리물에 착탄하여도 유동성을 갖고 있는 것이 필요하지만, 그 유동성을 잃지 않는 정도이면, 조성물을 토출하는 공정은, 감압하에서 수행해도 좋다. 또, 감압하에서 수행하면, 도전체의 표면에 산화막등이 형성되지 않으므로 바람직하다. 조성물을 토출한 후, 건조와 소성중 한쪽 또는 양쪽의 공정을 수행한다. 건조와 소성의 공정은, 양공정 모두 가열처리의 공정이지만, 예를들어, 건조는 100도(℃)에서 3분간, 소성은 200 내지 550도(℃)에서 15분 내지 60분간 수행하여, 그 목적, 온도와 시간이 다르다. 건조 공정, 소성 공정은, 정상압하에서 또는 감압하에서, 레이저광의 조사나 순간열 어닐, 가열로 등에 의해 수행한다. 또한, 이 가열처리를 수행하는 타이밍, 가열처리의 횟수는 특별히 한정되지는 않는다. 건조와 소성 공정을 양호하게 수행하기 위해서는, 기판을 가열하여 놓아도 좋고, 그 때의 온도는, 기판등의 재료에 의존하나, 일반적으로는 100 내지 800도(℃)(바람직하게는 200 내지 550도(℃))가 된다. 본 공정에 의해, 조성물중의 용매의 휘발, 또는 화학적으로 분산제를 제거하는 동시에, 주변의 수지가 경화수축하여, 나노입자간을 접촉시키고, 융합과 융착을 가속한다.
레이저광의 조사는, 연속발진 또는 펄스 발진의 기체 레이저 또는 고체 레이저를 이용하면 좋다. 전자의 기체 레이저로서는, 액시머 레이저, YAG 레이저 등이 사용되며, 후자의 고체 레이저로서는, Cr, Nd 등이 도핑된 YAG, YVO4, GdVO4 등의 결정을 사용한 레이저 등이 사용된다. 또한, 레이저광의 흡수율의 관계로부터, 연속발진의 레이저를 이용하는 것이 바람직하다. 또한, 펄스 발진과 연속발진을 조합시킨 소위 하이브리드 레이저 조사방법을 사용해도 좋다. 단, 기판의 내열성에 의해서, 레이저광의 조사에 의한 가열처리는, 이 기판을 파괴하지 않도록, 수마이크로초에서 수십초의 사이에서 순간적으로 수행하면 좋다. 순간열 어닐(RTA)은, 불활성 가스의 대기하에서, 자외광 내지 적외광을 조사하는 적외 램프나 할로겐 램프 등을 사용하여, 급격히 온도를 상승시키고, 수분 내지 수마이크로초 사이에서 순간적으로 열을 가해서 수행한다. 이 처리는 순간적으로 수행하기 위해서, 실질적으로 최표면의 박막만을 가열하는 것이 가능하며, 하층의 막에는 영향을 주지 않는다. 다시 말해서, 플라스틱 기판등의 내열성이 약한 기판에도 영향을 주지 않는다.
액적 토출법에 의해 조성물을 토출하고, 도전층, 절연층 등을 형성한 후, 그 평탄성을 높이기 위해서 표면을 압력에 의해 프레스하여 평탕화하는 것도 좋다. 프레스 방법이란, 롤러상의 물체를 표면에 주사하는 것에 의해서, 요철을 고르게 하도록 경감하기도 하고, 평탄한 판상의 물체로 표면을 수직으로 프레스해도 좋다. 프레스할 때에, 가열공정을 수행하여도 좋다. 또 용제 등에 의해서 표면을 연화, 또는 융해시켜 에어 나이프로 표면의 요철부를 제거해도 좋다. 또한, CMP법을 이용하여 연마하여도 좋다. 이 공정은, 액적토출법에 의해 요철이 발생하는 경우에, 그 표면을 평탄화하는 경우 적용하는 것이 가능하다.
본 발명에 의해, 배선등이, 소형화, 박막화에 의해 밀집, 복잡하게 배치되는 설계에 의해서도, 소망의 패턴에 안정하여 양호한 형상으로 형성하는 것이 가능하며, 신뢰성, 생산성을 향상시키는 것이 가능하다. 또한, 재료의 손실을 줄이고, 비용 절감을 달성하는 것이 가능하다. 따라서, 고성능, 고신뢰성의 반도체 장치, 표시 장치를 높은 수율로 제조하는 것이 가능하다.
실시예 모드 2
도26a는 본 발명에 관한 표시 패널의 구성을 표시하는 평면도이며, 절연표면을 갖는 기판(2700)상에 화소(2702)를 매트릭스상에 배열된 화소부(2701), 주사선측 입력단자(2703), 신호선측 입력단자(2704)가 형성되어 있다. 화소수는 각종 규격에 따라서 설치되면 되며, XGA이면 1024 X 768 X 3 (RGB), UXGA이면 1600 X 1200 X 3 (RGB), 풀 스펙 하이비젼에 대응되는 것이면 1920 X 1080 X 3 (RGB)로 하면 좋다.
화소(2702)는, 주사선측 입력단자(2703)로부터 연장되는 주사선과, 신호선측 입력단자(2704)로부터 연장되는 신호선이 교차하는 것으로서, 매트릭스상으로 배설된다. 화소(2702)의 각각에는, 스위칭 소자와 그것에 접속하는 화소전극이 구비되어 있다. 스위칭 소자의 대표적인 일례는 TFT이며, TFT의 게이트 전극측이 주사선과, 노이즈 혹은 드레인측이 신호선과 접속되는 것에 의해, 각각의 화소를 외부로부터 입력하는 신호에 의해 독립하여 제어하고 있다.
TFT는, 그 주요한 구성요소로서, 반도체층, 게이트 절연층 및 게이트 전극층이 사용되며, 반도체층에 형성되는 소스 및 드레인 영역에 접속하는 배선층이 그것에 부수된다. 구조적으로는 기판측으로부터 반도체층, 게이트 절연층 및 게이트 전극층을 배설한 톱 게이트 형과, 기판측으로부터 게이트 전극층, 게이트 절연층 및 반도체층을 배설한 바텀 게이트 형 등이 대표적으로 알려져 있으나, 본 발명에 있어서는 그들의 구조의 어떤 것을 사용해도 무방하다.
도26a는, 주사선 및 신호선에 입력하는 신호를, 외부의 구동회로에 의해 제어하는 표시 패널의 구성을 나타내고 있으나, 도27에 도시되는 바와 같이, COG(Chip on Glass)방식에 의해 드라이버IC2751를 기판(2700)상에 실장하여도 무방하다. 또 다른 실장형태로서, 도27b에 도시하는 TAB (Tape Automated Bonding) 방식을 사용하여도 무방하다. 드라이버IC는 단결정 반도체 기판에 형성되는 것이어도 좋으며, 글라스 기판상에 TFT로 회로를 형성한 것이어도 무방하다. 도27에 있어서, 드라이버IC2751는, FPC2750으로 접속하고 있다.
화소에 설치되는 TFT를, 결정성이 높은 다결정(미결정) 반도체로 형성하는 경우에는, 도26b에 도시하는 바와 같이 주사선측 구동회로(3702)를 기판(3700)상에 형성하여 일체화하는 것이 가능하다. 도26b에 있어서, 3701은 화소부이며, 신호선측 구동회로는, 도26a와 같이 외부 구동회로에 의해 제어한다. 본 발명에서 형성하는 TFT와 같이, 화소에 설치하는 TFT를 이동도가 높은, 다결정(미결정) 반도체, 단결정 반도체 등으로 형성하는 경우는, 도26c는, 주사선구동회로(4702)와, 신호선 구동회로(4704)를 유리 기판(4700)상에 일체 형성하는 것이 가능하다.
본 발명의 실시예 모드를, 도2a 내지 10을 이용하여 설명한다. 보다 상세하게는, 본 발명을 적용한, 역 스태거형의 박막 트랜지스터를 갖는 표시 장치의 제조방법에 있어서 설명한다. 도2 내지 6의 A는 표시 장치 화소부의 평면도이며, 도2 내지 6의 B는, 도2 내지 6의 A에 있어서 선 A-C에 의한 단면도, C는 B-D에 의한 단면도이다. 도7a 및 7b는 표시 장치의 단면도이며, 도8a는 평면도다. 도8b는, 도8a에 있어서 선 L-K(I-J를 포함)에 의한 단면도이다.
기판(100)은, 바륨 호로케이산 유리, 알루미노 호로케이산 유리 등으로부터 유리 기판, 석영기판, 금속기판, 또는 본 제조공정의 처리 온도에 견디는 내열성을 갖는 플라스틱 기판을 이용한다. 또한, 기판(100) 표면이 평탄화되도록 CMP법 등에 의해, 연마하여도 무방하다. 또한, 기판(100)상에, 절연층을 형성하여도 무방하다. 절연층은, CVD법, 플라즈마 CVD법, 스퍼터링법, 스핀코드법 등의 공지 방법에 의해, 규소를 포함하는 산화물재료, 질화물재료를 이용하여, 단층 또는 적층하여 형성된다. 이 절영층은, 형성하지 않아도 무방하나, 기판(100)으로부터의 오염물질 등을 차단하는 효과가 있다.
기판(100)상에는, 게이트 전극층(103) 및 게이트 전극층(104)을 형성한다. 게이트 전극층(103) 및 게이트 전극층(104)은, CVD법이나 스퍼터링법, 액적토출법 등을 이용하여 형성하는 것이 가능하다. 게이트 전극층(103) 및 게이트 전극층(104)은, Ag, Au, Ni, Pt, Pd, Ir, Rh, Ta, W, Ti, Mo, Al, Cu로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료로 형성하면 좋다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘 막으로 대표되는 반도체막이나, AgPdCu 합금을 이용하여도 무방하다. 또한, 단층구조로도 복수층의 구조로도 좋으며, 예를들어, 질화텅스텐(WN)막과 볼리브덴(Mo)막의 2층구조로도 좋으며, 막두께 50nm의 텅스텐막, 막두께 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 막두께 30nm의 질화티타늄막을 순차적으로 적층한 3층구조로 하여도 무방하다. 또한, 3층구조의 경우에, 제1 도전막의 텅스텐 대신에 질화텅스텐을 이용하여도 무방하며, 제2 도전막의 알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티타늄의 합금막(Al-Ti)을 이용하여도 좋으며, 제3 도전막의 질화 티타늄막 대신에 티타늄막을 이용해도 무방하다.
게이트 전극층(103) 및 게이트 전극층(104)의 형상에 패터닝이 필요한 경우, 마스크를 형성하고, 드라이 에칭 또는 드라이 에칭에 의해 패터닝을 하면 좋다. ICP(Inductivity Coupled Plasma: 유도결합형 플라즈마) 에칭법을 이용하며, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절히 조절하여, 전극층을 테이퍼 형상으로 에칭하는 것이 가능하다. 또한, 에칭용 가스로는, Cl2, BCl3, SiCl4 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6 또는 NF3를 대표로 하는 불소계 가스 또는 O2를 적당히 이용하는 것이 가능하다.
패터닝을 위한 마스크는 조성물을 선택적으로 토출하여 형성하는 것이 가능하다. 이와 같이 선택적으로 마스크를 형성하면 패터닝의 공정이 간략화되는 효과가 있다. 마스크는, 에폭시 수지, 페놀 수지, 노볼락 수지, 아크릴 수지, 멜라민 수지, 우레탄 수지 등의 수지 재료를 이용한다. 또한, 벤조시클로부틴, 파리렌, 푸레아, 투과성을 갖는 폴리이미드 등의 유기 재료, 실록산계 폴리머 등의 중합에 의해서 가능한 화합물 재료, 수용성 호모폴리머와 수용성 공중합체를 포함하는 조성물 재료 등을 이용하여 액적 토출법으로 형성한다. 혹은, 감광제를 포함하는 시판하는 레지스트 재료를 이용하여도 무방하며, 예를들어,대표적인 포지티브형 레지스터인, 노볼락 수지와 감광제인 나프토키논 디아지드 화합물, 네가티브형 레지스트인 베이스 수지, 디페닐실란디오르 및 산발생제 등을 이용하여도 무방하다. 어떤 재료를 이용하여도, 그 표면장력과 점도는 용매의 농도를 조정하기도 하고, 계면활성제 등을 첨가하기도 하여 적당히 조정된다.
본 실시예 모드에서는, 게이트 전극(103), 게이트 전극(104)의 형성은, 도전막을 형성한 후, 마스크층에 의해서 패터닝하여 형성한다. 도전막 표면에, FAS를 형성하여 습윤성을 제어하고, 액적토출 수단을 이용하여 마스크층을 형성한다. 마스크층은, 실시예 모드1에서 도시한 것과 같이, 액적토출에 의한 방법으로 형성했으므로, 마디를 갖는 형상을 하고, 패터닝에 의해 얻어지는 게이트 전극층(103), 게이트 전극층(104)도 그 형상을 반영하고 있다 (도2a 및 2b 참조).
이어서, 게이트 전극층(103), 게이트 전극층(104) 상에 게이트 절연층(105)을 형성한다. 게이트 절연층(105)으로는, 규소의 산화물 재료 또는 질화물 재료 등의 공지의 재료로 형성하면 무방하고, 적층이나 단층이나 모두 좋다. 본 실시예 모드에서는, 규화질소막, 산화규소막, 산화규소막의 2층 적층을 이용한다. 또한 이들과, 산화질화규소막의 단층, 3층 이상으로되는 적층으로도 좋다. 바람직하게는, 세밀한 막질을 갖는 질화규소막을 이용하면 좋다. 또한, 액적 토출법으로 형성되는 도전층에 은이나 동 등을 이용하는 경우, 그 위에 배리어 막으로서 질화 규소막이나 NiB 막을 형성하면, 불순물의 확산을 방지하고, 표면을 평탄화하는 효과가 있다. 또한, 낮은 성막온도에서 게이트 누설 전류가 적은 정밀한 절연막을 형성하는데는, 아르곤 등의 희유가스 원소를 반응가스에 포함시켜, 형성되는 절연막중에 혼입시키면 좋다.
다음에 반도체층을 형성한다. 하나의 도전성형을 갖는 반도체층은 필요에 따라서 형성될 수 있다. 또한 n 형을 갖는 반도체층을 형성하고, n 채널형 TFT의 NMOS 구조, p 형을 갖는 반도체층을 형성한 p 채널형 TFT의 PMOS 구조, n 채널형 TFT와 p 채널형 TFT의 COMS 구조를 제조하는 것이 가능하다. 또한, 도전성을 부여하도록, 도전성을 부여하는 원소를 도핑에 의해 첨가하고, 불순물영역을 반도체층에 형성하여, n 채널형 TFT, p 채널형 TFT를 형성하는 것이 가능하다. n 형을 갖는 반도체층을 형성하는 대신에, PH3 가스에 의한 플라즈마 처리를 수행하여, 반도체층에 도전성을 부여하여도 무방하다.
반도체층을 형성하는 재료는, 실란이나 게르마늄으로 대표되는 반도체재료가스를 이용하여 기상성장법이나 스퍼터링법으로 제조되는 비정질 반도체(이하 "AS"라 한다), 이 비정질반도체를 광 에너지나 열에너지를 이용하여 결정화시킨 다결정반도체, 혹은 반비정질(미결정 혹은 마이크로크리스탈이라고도 부른다. 이하 "SA"라도 한다) 반도체 등을 이용하는 것이 가능하다. 반도체층은 공지의 수단(스퍼터법, LPCVD법, 또는 플라즈마 CVD 법 등)에 의해 성막하는 것이 가능하다.
SAS는, 비정질과 결정구조(단결정, 다결정을 포함한다)의 중간적인 구조를 가지며, 자유 에너지적으로 안정된 제3 상태를 갖는 반도체로서, 단거리질서를 갖는 격자왜곡을 갖는 결정질의 영역을 포함한다. 적어도 막중의 일부의 영역에는, 0.5 내지 20nm의 결정영역을 관측하는 것이 가능하며, 규소를 주성분으로 하는 경우에는 라이만 스펙트럼이 520cm-1 보다 저파수측에 시프트된다. X선 회절에서는 규소결정격자에 유래하는 (111),(220)의 회절 피크가 관측된다. 미결합수(댕글링 본드)의 중화제로서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함시키고 있다. SAS는, 규화물기체를 글로우 방전분해(플라즈마 CVD) 로서 형성한다. 규화물기체란, SiH4, 그 밖에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 이용하는 것이 가능하다. 또한, F2, GeF4를 혼합시킨 일종 또는 복수종의 희유가스 원소로 희석시켜도 좋다. 희석율은 2-1000배 범위, 압력은 개략적으로 0.1Pa 내지 133Pa 범위, 전원주파수는 1MHz 내지 120MHz, 바람직하게는 12MHz 내지 60MHz이다. 기판가열온도는 300℃ 이하가 바람직하고, 100 내지 200℃의 기판가열온도에서도 형성가능하다. 여기서, 주로 성막시에 취해지는 불순물로서, 산소, 질소, 탄소 등의 대기성분에서 나오는 불순물은 1 X 1020cm-3 이하로 하는 것이 바람직하고, 특히, 산소농도는 5 X 1019 cm-3 이하, 바람직하게는 1 X 1019cm-3 이하로 되도록하는 것이 좋다. 또한, 헬륨, 알르곤, 크립톤, 네온 등의 희유가스 원소를 포함시켜서 격자왜곡을 더욱 조장시키는 것으로 안정성이 증가하고 양호한 SAS가 얻어진다. 또한, 반도체층으로서 불소계 가스로 형성되는 SAS층에 수소계 가스로 형성되는 SAS층을 적층하는 것도 무방하다.
비정질 반도체로서는, 대표적으로는 수소화 비정질 실리콘, 결정성 반도체로서는 대표적으로는 폴리실리콘 등을 들수 있다. 폴리실리콘(다결정 실리콘)에는, 800℃ 이상의 프로세스 온도를 통해서 형성되는 폴리실리콘을 주재료로서 이용한 소위 고온 폴리실리콘이나, 600℃ 이하의 프로세스 온도에서 형성되는 폴리실리콘을 주재료로 하여 이용한 소위 저온 폴리실리콘, 또는 결정화를 촉진하는 원소 등을 첨가하여 결정화시킨 폴리실리콘 등을 포함하고 있다. 물론, 전술한 바와 같이, 반비정질 반도체 또는 반도체층의 일부에 결정상을 포함하는 반도체를 이용하는 것도 가능하다.
또한, 반도체의 재료로서는 실리콘(Si), 게르마늄(Ge) 등의 단체의 다른 GaAs, InP, SiC, ZnSe, GaN, SiGe 등과 같은 화합물 반도체도 이용하는 것이 가능하다. 또한 산화아연(ZnO)도 이용하는 것이 가능하며, ZnO를 반도체층에 이용하는 경우, 게이트 절연층을 Y2Ox, Al2O3, TiO2, 그들의 적층 등을 이용하면 좋고, 게이트 전극층, 소스 전극층, 드레인 전극층으로서는, ITO, Au, Ti 등을 이용하는 것이 좋다. 또한, ZnO에 In 이나 Ga 등을 첨가하는 것이 가능하다.
반도체층에, 결정성 반도체층을 이용하는 경우, 그 결정성 반도체층의 제작방법은, 공지의 방법(레이저 결정화법, 열결정화법, 또는 니켈 등의 결정화를 조장하는 원소를 이용한 열결정화법 등)을 이용하면 좋다. 또한, SAS인 미결정 반도체를 레이저 조사하여 결정화하며, 결정성을 높이는 것도 가능하다. 결정화를 조장하는 원소를 도입하지 않는 경우는, 비결정 규소막에 레이저광을 조사하기 전에, 질소 대기하의 500℃에서 1시간 가열하는 것에 의해 비정질규소막의 함유 수소 농도를 1 X 1020 atoms/cm3 이하까지 방출시킨다. 이것은 수소를 다량 포함한 비결정질 규소막에 레이저광을 조사하면 막이 파괴되고 말기 때문이다.
비정질 반도체층으로의 금속 원소의 도입의 방법으로는, 해당하는 금속 원소를 비정질 반도체층의 표면 또는 그 내부에 존재시켜 얻는 수법이라면 특히 제한이 없고, 예를들어 스퍼터법, CVD법, 플라즈마 처리법(플라즈마 CVD법도 포함한다), 흡착법, 금속염의 용액을 도포하는 방법을 사용하는 것이 가능하다. 이 중에서 앵액을 이용하는 방법은 간편하며, 금속원소의 농도조정이 용이하다고 하는 점에서 유용하다. 또한, 이 때 비정질 반도체층의 표면의 습윤성을 개선하고, 비정질 반도체층의 표면 전체에 수용액을 살포하기 위해서, 산소 대기 중에서의 UV광의 조사, 열산화법, 하이드록실 래디컬을 포함하는 오존수 또는 과산화수소에 의한 처리등에 의해, 산화막을 성막하는 것이 바람직하다.
비정질 반도체층의 결정화는, 열처리와 레이저광 조사에 의한 결정화를 조합시켜도 좋고, 열처리나 레이저광 조사를 단독으로, 복수횟수 수행해도 좋다.
또한, 결정성 반도체층을, 선상 플라즈마법에 의해 기판에 직접 형성해도 좋다. 또한, 선상 플라즈마법을 이용하여, 결정성 반도체층을 선택적으로 기판에 형성해도 좋다.
반도체로서는, 유기 반도체 재료를 이용하고, 인쇄법, 스프레이법, 스핀도포법, 액적토출법 등으로 형성하는 것이 가능하다. 이 경우에, 상기 에칭공정이 필요하지 않으므로, 공정수를 감소하는 것이 가능하다. 유기 반도체로는, 저분자 재료, 고분자 재료 등이 이용되며, 유기색소, 도전성 고분자 재료 등의 재료도 이용하는 것이 가능하다. 본 발명에서 이용하는 유기 도전체재료로는, 그 골격이 공액이중결합으로 구성되는 π전자 공액계의 고분자 재료가 바람직하다. 대표적으로는, 폴리티오펜, 폴리플로렌, 폴리(3-알킬티오펜), 폴리티오펜 유도체, 페타센 등의 가용성 고분자 재료를 이용하는 것이 가능하다.
그 밖에도 본 발명에 이용하는 것이 가능한 유기 반도체 재료로, 가용성 전구체를 성막한 후에 처리하는 것으로 반도체층을 형성하는 것이 가능한 재료가 있다. 또한, 이와 같은 전구체를 경유하는 유기반도체 재료로서, 폴리티에닐렌비닐렌, 폴리(2, 5-티에닐렌비닐렌), 폴리아세틸렌, 폴리아세틸렌 유도체, 폴리아릴렌비닐렌 등이 있다.
전구체를 유기 반도체로 변환할 때에는, 가열처리뿐 아니라 염화수소 가스 등의 반응 촉매를 첨가하는 것이 부가된다. 또한, 이들의 가용성 유기반도체 재료를 용해시키는 대표적인 용매로서는, 톨루엔, 키실렌, 클로로벤젠, 디클로로벤젠, 아니솔, 클로로포름, 디클로로메탄, γ부틸락톤, 부틸 셀로솔브, 사이클로헥산, NMP (N-메틸-2-피로리돈), 사이클로핵사논, 2-부타논, 디옥산, 디메틸포름아미드(DMF) 또는, THF(테트라하이드로푸란) 등을 적용하는 것이 가능하다.
게이트 절연층(105)상에, 반도체층(107) 및 반도체층(108)을 형성한다. 본 실시예 모드에서는, 반도체층(107) 및 반도체층(108)로서 비정질 반도체층을 결정화하며, 결정성 바도체층을 형성한다. 결정화 공정에서, 비정질 반도체층에 결정화를 촉진하는 원소(촉매원소, 금속원소도 표시한다)를 첨가하고, 열처리(550℃ 내지 750℃에서 3분 내지 24시간)에 의해서 결정화를 수행한다. 결정화를 조장하는 원소로는, 이 규소의 결정화를 조장하는 금속원소로서 철(Fe), 니켈(Ni), 코발트(Co), 리튬(Ru), 백금(Pt), 동(Cu) 및 금(Au)으로부터 선택한 일종 또는 복수종을 이용하는 것이 가능하며, 본 실시예 모드에서는 니켈이 이용된다.
결정화를 촉진하는 원소를 결정성 반도체층으로부터 제거, 또는 경감하기 위해, 결정성 반도체층에 접하여, 불순물 원소를 포함하는 반도체층을 형성하고, 게더링 싱크로서 기능을 수행한다. 불순물 원소로서는, n형을 부여하는 불순물 원소, p형을 부여하는 불순물 원소나 희유가수 원소 등을 이용하는 것이 가능하며, 예를들어, 인(P), 질소(N), 비소(As), 안티몬(Sb), 비스무스(Bi), 보론(B), 헬륨(He), 네온(Ne), 아르곤(Ar), Kr(크립톤), Xe(크세논)으로부터 선택된 일종 또는 복수종을 이용하는 것이 가능하다. 본 실시예 모드에서는, 게더링 싱크로서 기능하는 불순물 원소를 포함하는 반도체층으로서, 아르곤을 포함하는 반도체층을 형성한다. 결정화를 촉진하는 원소를 포함하는 결정성 반도체층에, 아르곤을 포함하는 반도체층을 형성하고, 열처리(550℃ 내지750℃에서 3분 내지 25시간)를 수행한다. 결정성 반도체층 중에 포함되는 결정화를 촉진하는 원소는, 아르곤을 포함하는 반도체층 중에서 이동하고, 결정성 반도체층 중의 결정화를 촉진하는 원소는 제거, 또는 경감된다. 그 후에, 게더링 싱크로서 기능하는, 아르곤을 포함하는 반도체층을 제거한다. 반도체층상에, n형을 부여하는 불순물 원소인 인(P)을 포함하는 n형을 갖는 반도체층을 형성한다. n형을 갖는 반도체층은, 소스 영역 및 드레인 영역으로서 기능을 수행한다. 본 실시예 모드에서는, 반비정질 반도체를 이용하여 n형을 갖는 반도체층을 형성한다. 이상의 공정으로 형성하는 반도체층, n형을 갖는 반도체층을 패터닝하고, 반도체층(107), 반도체층(108), n형을 갖는 반도체층(109), n형을 갖는 반도체층(110)을 형성한다(도3 참조). 본 실시예 모드에서는, 반도체층, n형을 갖는 반도체층의 패터닝에 이용하는 마스크층도 액적토출법을 이용하므로, 마디를 갖는 형상으로 반도체층의 형상도 반영하고 있다.
n형을 갖는 반도체층(109), n형을 갖는 반도체층(110), 게이트 절연층(105) 상의 표면의 습윤성을 제어한다. 본 실시예 모드에서는 보다 표면의 습윤성을 낮추도록 제어하기 위해서, 습윤성이 낮은 물질(102)을 형성한다. 습윤성이 낮은 물질로서, 불화탄소고리를 포함하는 물질, 또는 실란 커플링제를 포함하는 물질을 이용하는 것이 가능하다. 본 실시예 모드에서는, 습윤성이 낮은 물질(102)로서 FAS를 이용하고, 도포법으로 FAS막을 형성한다. 이 습윤성은 후공정으로 형성하는 소스 전극층 또는 드레인 전극층을 구성하는 액상의 도전성재료를 포함하는 조성물에 대한 것이다.
레지스트나 폴리이미드 등의 절연체로부터의 마스크를 액적 토출법을 이용하여 형성하며, 그 마스크를 이용하여, 에칭 가공에 의해 게이트 절연층(105)의 일부에 관통공(125)을 형성하여, 그 하층측에 배치되어 있는 게이트 전극층(104)의 일부를 노출시킨다(도4a 내지 4c 참조). 이 공정으로, 관통공(125)의 개소에 존재하는 습윤성이 낮은 물질도 제거한다. 에칭 가공은 플라즈마 에칭(드라이 에칭) 또는 윗 에칭중 어느쪽을 채용해도 좋으나, 대면적 기판을 처리할때는 플라즈마 에칭이 적합하다. 에칭 가스로서는, CF4, NF3, Cl2, BCl3 등의 불소계 또는 염소계의 가스를 이용하고, He이나 Ar 등의 불활성 가스를 적당히 첨가하여도 좋다. 또한, 대기압 방전의 에칭 공정을 적용하면, 국소적인 반전가공도 가능하며, 기판의 전면에 마스크층을 형성할 필요는 없다.
관통공(125)을 형성하기 위한 패터닝에 이용하는 마스크도 조성물을 선택적으로 토출하여 형성하는 것이 가능하다. 이와 같이 선택적으로 마스크를 형성하면 패터닝의 공정이 간략화하는 효과가 있다. 마스크는, 에폭시 수지, 페놀 수지, 노볼락 수지, 아크릴 수지, 멜라민 수지, 우레탄 수지 등의 수지 재료를 이용한다. 또한, 벤조사이클로부텐, 파릴렌, 푸레아, 투과성을 갖는 폴리이미드 등의 유기재료, 실록산계 폴리머 등의 중합체에 의해 가능한 화합물 재료, 수용성 호모폴리머 수용성 중합체를 포함하는 조성물 재료 등을 이용하여 액적 토출법으로 형성한다. 혹은, 감광제를 포함하는 시판의 레지스트 재료를 이용해도 좋은데, 예를들어, 대표적인 포지티브형 레지스트이다. 노볼락 수지와 감광제인 나프토키논 디아자이드 화합물, 네가티브형 레지스트인 페이스 수지, 디페닐실란디오르 및 산발행제 등을 이용하는 것도 무방하다. 어떤 재료를 이용해도, 그 표면장력과 점도는, 용매의 농도를 조정하기도 하고, 계면활성제를 첨가하기도 하여 적당히 조정한다.
또한, 본 실시예 모드에서, 패터닝을 수행하기 위한 마스크를 액적토출법에 의해 형성할 때, 전처리로서, 피형성 영역의 습윤성을 제어하는 것이 바람직하다. 습윤성과, 토출시의 액적 직경을 제어하는 것에 의해서, 소망의 형상(선 폭 등)으로 안정시켜 형성하는 것이 가능하다. 이 공정은, 액적 재료를 이용하는 경우, 모든 형성물(절연층, 도전층, 마스크층, 배선층 등)의 전처리로서 적용하는 것이 가능하다.
n형을 갖는 반도체층(109), n형을 갖는 반도체층(110)상에, 액적토출장치(118a), 액적토출장치(118b), 액적토출장치(118c), 액적토출장치(118d), 액상의 도전성재료를 포함하는 조성물을 실시예 모드와 같이 토출하고, 소스 전극층 또는 드레인전극층(111), 소스 전극층 또는 드레인 전극층(112), 소스 전극층 또는 드레인 전극층(113), 소스 전극층 또는 드레인 전극층(114)을 형성한다(도4a 및 4b). 2회의 토출에 의해 마디형으로 형성되는 소스 전극층 또는 드레인 전극층은, 인접하는 소스 전극층 또는 드레인 전극층과 토출하는 액적의 중심을 비껴서, 접하지 않고 균일한 간격을 갖고 형성된다. 소스 전극층 및 드레인 전극층간의 간격이 좁게 설계하여도, 형성불량에 의해 점촉하지 않고서 형성하는 것이 가능하다. 소스 전극층 및 드레인 전극층의 간격이 의해 채널 폭이 결정되므로, 이와 같은 소스 전극층 및 드레인 전극층을 갖는 박막 트랜지스터는, 고속 동작이 가능하기도 하며, 또한 신뢰성도 높다.
유사하게, 액적 토출법을 이용하여 소스 전극층 또는 드레인 전극층(111), 소스 전극층 또는 드레인 전극층(112), 소스 전극층 또는 드레인 전극층(113), 소스 전극층 또는 드레인 전극층(114)에 접하도록, 배선층(115), 배선층(116), 배선층(117)을 형성한다.
소스 전극층 또는 드레인 전극층(111), 소스 전극층 또는 드레인 전극층(112), 소스 전극층 또는 드레인 전극층(113), 소스 전극층 또는 드레인 전극층(114), 배선층(115), 배선층(116), 배선층(117)을 소망의 패턴에 형성한 후, 잔존하는 습윤성이 낮은 물질을 남겨도 무방하며, 불필요한 부분은 제거해도 무방하다. 제거는, 산소등에 의한 애싱, 에칭 등에 의해 제거하면 된다. 그 소스 전극층 또는 드레인 전극층을 마스크로서 이용하는 것도 가능하다. 본 실시예 모드에서는, 소스 전극층 또는 드레인 전극층(111), 소스 전극층 또는 드레인 전극층(112), 소스 전극층 또는 드레인 전극층(113), 소스 전극층 또는 드레인 전극층(114), 배선층(115), 배선층(116), 배선층(117)을 형성한 후, 자외광을 조사하고, 잔존하는 습윤성이 낮은 물질을 분석하고, 제거한다(도5a 내지 5c).
배선층(115)은 소스 배선층으로서도 기능을 수행하며, 배선층(117)은 전원선으로서도 기능을 수행한다. 소스 전극층 또는 드레인 전극층(111), 소스 전극층 또는 드레인 전극층(112), 소스 전극층 또는 드레인 전극층(113), 소스 전극층 또는 드레인 전극층(114)을 형성한 후, 반도체층(107), 반도체층(108), n형을 갖는 반도체층(109), n형을 갖는 반도체층(110)을 패터닝한다. 본 실시예 모드에서는, 액적 토출법에 의해 마스크를 형성하고, 패터닝을 수행하나, 소스 전극층 및 드레인 전극층을 마스크로서, 반도체층, n형을 갖는 반도체층을 에칭에 의해 패터닝하여도 무방하다.
소스 전극층 또는 드레인 전극층(111), 소스 전극층 또는 드레인 전극층(112), 소스 전극층 또는 드레인 전극층(113), 소스 전극층 또는 드레인 전극층(114), 배선층(115), 배선층(116), 배선층(117)을 형성하는 도전성 재료로서는, Ag(은), Au(금), Cu(동), W(텅스텐), Al(알루미늄), Mo(몰리브덴) 등의 금속의 입자를 주성분으로 한 조성물을 이용하는 것이 가능하다. 또한, 투광성을 갖는 인듐 주석산화물(ITO), 인듐 주석 산화물을 산화규소로 된 ITSO, 유기인듐, 유기 주석, 산화 아연, 질화티타늄 등을 조합시켜도 무방하다.
게이트 전연층(105)에 형성한 관통공(125)에서, 배선층(116)과 게이트 전극층(104)을 전기적으로 접속시킨다. 배선층(117)의 일부는 용량 소자를 형성한다.
액적 토출법을 조합시켜서, 스핑코트법 등에 의한 전면도포형성에 비해서, 재료의 손실이 방지되며, 비용절감이 가능하게 된다. 본 발명에 의해서, 배선 등이, 소형화, 박막화에 의해 밀집, 복잡하게 배치되는 설계에 의해서도, 안정시켜 형성하는 것이 가능하다.
이어서, 게이트 절연층(105)상에서 선택적으로, 도전성재료를 포함하는 조성물을 토출하여, 제1 전극층(119)을 형성한다(도6a 및 6b 참조). 제1 전극층(119)은, 기판(100)측으로부터 광을 방사하는 경우에는, 인듐 주석산화물(ITO), 산화규소를 포함하는 인듐 주석 산화물(ITSO), 산화아연(ZnO)을 포함하는 인듐 아연산화물(IZO(인듐 산화아연)), 산화아연(ZnO), ZnO에 갈륨(Ga)을 도핑한 것, 산화주석(SnO2) 등을 포함하는 조성물에 의해 소정의 패턴을 형성하며, 소성에 의해 형성하여도 무방하다.
바람직하게는, 제1 전극층(119)은 스파터링법 등에 의해 인듐 주석산화물(ITO), 산화규소를 포함하는 인듐 주석산화물(ITSO), 산화아연(ZnO)등으로 형성한다. 보다 바람직하게는, ITO에 산화규소가 2 내지 10중량 % 포함된 타겟을 이용하여 스퍼터링법으로 산화규소를 포함하는 산화인듐주석을 이용한다. 이 외에도, ZnO에 갈륨(Ga)을 도핑한 도전성재료, 산화규소를 포함하는 산화 인듐에 2 내지 20 중량%의 산화 아연(ZnO)을 혼합하여도 무방하다. 스퍼터링법으로 제1 전극층(119)을 형성한 후, 액적 토출법을 이용하여 마스크층을 형성하고 에칭에 의해, 소망의 패턴으로 형성하면 된다. 본 실시예의 형태에서는, 제1 전극층(119)는, 투광성을 갖는 도전성재료에 의해 액적 토출법을 이용하여 형성하고, 구체적으로는, 인듐 주석산화물, ITO와 산화규소로 구성되는 ITSO를 이용하여 형성한다.
본 실시예 모드에서, 게이트 전극층, 반도체층, 소스 전극층 또는 드레인 전극층, 화소전극층은, 복수의 토출공정에 의해서 직접형성되는지, 또는 복수의 토출공정에 의해 마디를 갖는 형상으로 형성된 마스크층을 이용하여 형성되는 예를 상세히 도시한다. 따라서, 도6a에 도시되는 바와 같이 게이트 전극층, 반도체층, 소스 전극층 또는 드레인 전극층, 화소전극층은 액적의 형상이 반영되어 있으며, 형상이 직선적으로가 아니고, 선 폭이 불균일한 마디를 갖는 형상으로 되어 있다.
본 발명은 특히 소스 전극층과 드레인 전극층의 안정한 형성을 수행하도록 이용하며, 다른 게이트 전극층, 반도체층 등의 패터닝은 레지스트 마스크 등으로 수행해도 무방하다. 이와 같은 예를 도34에 도시한다. 도34에 있어서도, 소스 전극층 또는 드레인 전극층(111) 및 소스 전극층 또는 드레인 전극층(112)을 형성할 때 본 발명을 이용하기 위해서, 소스 전극층 또는 드레인 전극층(111) 및 소스 전극층 또는 드레인 전극층(112)은, 좁은 간격이어도 안정하여 형성하는 것이 가능하다. 소스 전극층 또는 드레인 전극층(113) 및 소스 전극층 또는 드레인 전극층(114)도 그와 같다.
제1 전극층(119)은, 소스 전극층 또는 드레인 전극층(113)의 형성전에, 게이트 절연층(105)상에 선택적으로 형성하는 것이 가능하다. 이 경우에, 본 실시예 모드와는 소스 전극층 또는 드레인 전극층(113)과, 제1 전극층(119)의 접속구조가, 제1 전극층 상에 소스 전극층 또는 드레인 전극층(113)이 적층하는 구조가 된다. 제1 전극층(119)을 소스 전극층 또는 드레인 전극층(113)에 의해 먼저 형성하면, 평탄한 형성 영역에 형성가능하므로, 피복성이 좋고, CMP 등의 연마처리도 충분히 수행되므로 평탄성이 양호하게 형성가능하다.
또한, 소스 전극층 또는 드레인 전극층(113) 상에 층간 절연이 되는 절연층을 형성하고, 배선층에 의해서, 제1 전극층(119)과 전기적으로 접속하는 구조를 이용하여도 무방하다. 이 경우에, 개구부(콘택홀)는 절연층을 제거하여 형성하지는 않고, 절연층에 대해서 습윤성이 낮은 물질을 소스 전극층 또는 드레인 전극층(113) 상에 형성하는 것이 가능하다. 그 후에, 절연층을 포함하는 조성물을 도포법 등으로 도포하면, 습윤성이 낮은 물질이 형성되고 있는 영역을 제외한 영역에 절연층이 형성된다.
가열, 건초 등에 의해서 절연층을 경화하여 형성한 후에, 습윤성이 낮은 물질을 제거하고, 개구부를 형성한다. 이 개구부를 매립하도록 배선층을 형성하고, 이 배선층에 접하도록 제1 전극층(119)을 형성한다. 이 방법을 이용하면, 에칭에 의한 개구부의 형성이 필요하지 않으므로 공정이 간략화하는 효과가 있다.
또한, 발광한 광을 기판(100)측과는 반대측에 방사시키는 구조를 하는 경우, 상면방사형의 EL표시 패널을 제조하는 경우에는, Ag(은), Au(금), Cu(동), W(텅스텐), Al(알루미늄) 등의 금속의 입자를 주성분으로 한 조성물을 이용하는 경우가 가능하다. 다른 방법으로서는, 스퍼터링법에 의해 투명도전막 혹은 광반사성의 도전막을 형성하여, 액적토출법에 의해 마스크 패턴을 형성하고, 에칭 가공을 조합시켜서 제1 도전층(119)을 형성하여도 좋다.
제1 전극층(119)은, 그 표면이 평탄화되도록, CMP법, 폴리비닐알콜계의 다공질체로 세정하며, 연마하여도 무방하다. 또한 CMP법을 이용한 연마후에, 제1 전극층(119)의 표면에 자외선조사, 산소 플라즈마 처리 등을 수행해도 무방하다.
이상의 공정에 의해, 기판(100)상에 바텀 게이트형의 TFT와 제1 전극층(119)가 접속된 표시 패널용의 TFT 기판이 완성된다. 또한 본 실시예 모드의 TFT는 역스태거형이다.
이어서, 절연층(121)(격벽이라고도 한다)을 선택적으로 형성한다. 절연층(121)은, 제1 전극층(119)상에 개구부를 갖도록 형성한다. 본 실시예 모드에서는, 절연층(121)을 전면에 형성하고, 레지스트 등의 마스크에 의해서, 에칭하고 패터닝한다. 직접선택적으로 형성가능한 액적 토출법이나 인쇄법 등을 이용하여 절연층(121)을 형성하는 경우에는, 애칭에 의한 패터닝은 반드시 필요한 것은 아니다. 또한 절연층(121)도 본 발명의 전처리에 의해, 소망의 형상으로 형성된다.
절연층(121)은, 산화 규소, 질화규소, 산화질화규소, 산화 알루미늄, 질화 알루미늄, 산질화 알루미늄 그 외 무기절연성 재료, 또는 아크릴산, 메타크릴산 및 이들의 유도체, 또는 폴리이미드, 방향족 폴리아미드, 폴리벤조이미드졸 등의 내열성 고분자, 또는 실록산계 재료를 출발재료로서 형성된 규소, 수소로부터의 화합물 중에서 Si-O-Si 결합을 포함하는 무기실록산, 규소에 결합하는 수소가 메틸이나 페닐과 같은 유기기에 의해서 치환된 유기 실록산계의 절연재료로 형성하는 것이 가능하다. 아크릴, 폴리이미드 등의 감광성, 비감광성 재료를 이용하여 형성하여도 무방하다. 절연층(121)은 곡률반경이 연속적으로 변하는 형상이 바람직하고, 위에 형성되는 전계 발광층(122), 제2 전극층(123) 피복성이 향상된다.
또한, 액적 토출법에 의해, 절연층(121)을 조성물을 토출하여 형성한 후, 그 평탄성을 높이기 위해서 표면을 압력에 의해 프레스하여 평탄화하여도 무방하다. 프레스의 방법으로는, 롤러상의 물체를 표면에 주사하는 것에 의해서, 요철을 고르게 하도록 경감하기도 하고, 평탄한 판상의 물체로 표면을 수직으로 프레스하여도 무방하다. 또한 용제 등에 의해 표면을 연화, 또는 융해시켜 에어나이프로 표면의 요철부를 제거하여도 무방하다. 또한, CMP법을 이용하여 연마하여도 무방하다. 이 공정은, 액적토출법에 의해 요철이 발생하는 경우에, 그 표면의 평탄화하는 경우 적용하는 것이 가능하다. 이 공정에 의해 평탄성이 향상되면, 표시 패널의 표시 불균일 등을 방지하는 것이 가능하며, 고화질 영상을 표시하는 것이 가능하다.
표시 패널용의 TFT 기판인 기판(100)상에, 발광소자를 형성한다(도7a 및 7b).
전계 발광층(122)을 형성하기 전에, 대기압하에서 200℃의 열처리를 수행하는 제1 전극층(119), 절연층(121) 중 혹은 그 표면에 흡착해 있는 수분을 제거한다. 또한, 감압하에서 200 내지 400℃, 바람직하게는 250 내지 350℃에서 열처리를 수행하고, 그대로 대기에서 노출없이 전계 발광층(122)을 진공증착법이나, 감압하의 액적토출법으로 형성하는 것이 바람직하다.
전계 발광층(122)으로서, 적색(R), 녹색(G), 청색(B)의 발광을 표시하는 재료를, 각각 증착 마스크를 이용한 증착법 등에 의해서 선택적으로 형성한다. 적색(R), 녹색(G), 청색(B)의 발광을 표시하는 재료는 칼라필터에서와 같이, 액적토출법에 의해 형성하는 것도 가능하며(저분자 또는 고분자 재료 등), 이 경우 마스크를 이용하지 않고도, RGB의 분리되어 수행하는 것이 가능하기 때문에 바람직하다. 전계 발광층(122)상에 제2 전극층(123)을 적층형성하여, 발광소자를 이용한 표시기능을 갖는 표시 장치가 완성된다.
도시하지는 않았지만, 제2 전극층(123)을 피복하도록 하여 패시베이션막을 제공하는 것이 유효하다. 표시 장치를 구성할 때에 설치되는 보호막은, 단층구조에서도 다층구조에서도 무방하다. 페시베이션막으로서는, 질화규소(SiN), 산화규소(SiO2), 산화질화규소(SiON), 질화산화규소(SiNO), 질화알루미늄(AlN), 산화질화알루미늄(AlON), 질소함유량이 산소함유량보다 많은 질화산화알루미늄(AlNO) 또는 산화알루미늄, 다이아몬드 라이크 카본(DLC), 질소함유탄소막(CNx)을 함유하는 절연막으로 되며, 이 절연막을 단층 혹은 조합시킨 적층을 이용하는 것이 가능하다. 예를들어, 질소함유탄소막(CNx), 질화규소(SiN)과 같은 적층, 또는 유기재료를 이용하는 것도 가능하며, 스틸렌폴리머 등 고분자의 적층으로도 무방하다. 또한, 실리콘(Si)과 산소(O)의 결합으로 골격구조가 구성되며, 치화기에 적어도 수소를 함유하는 재료, 또는 치환기에 불소, 알킬기, 또는 방향족탄화수소 중에서 적어도 1종을 갖는 재료를 이용하여도 무방하다.
이 때, 커버리지가 양호한 막을 패시베이션막으로서 이용하는 것이 바람직하며, 탄소막, 특히 DLC막을 이용하는 것이 유효하다. DLC막은 실온으로부터 100℃ 이하의 온도범위에서 성막가능하므로, 내열성이 낮은 전계 발광층의 상방으로도 용이하게 성막하는 것이 가능하다. DLC막은, 플라즈마 CVD법(대표적으로는, RF플라즈마 CVD법, 마이크로파 CVD법, 전자 시이크로트론 공명(ECR) CVD법, 열 필라멘트 CVD법 등), 연소염법, 스파크법, 이온비임 증착법, 레이저 증착법 등으로 형성하는 것이 가능하다. 성막에 이용하는 반응 가스는, 수소 가스와, 탄화수소계의 가스(예를들면, CH4, C2H2, C6H6 등)을 이용하며, 글로우 방전에 의해 이온화하고, 부의 자기 바이어스가 걸린 캐소우드에 이온을 가속충돌시켜서 성막한다. 또한, CN 막은 산소에 대한 블로킹 효과가 높으며, 전계 발광층의 산화를 억제하는 것이 가능하다. 그 때문에, 이 후에 이어지는 봉지공정을 수행하는 사이에 전계 발광층이 산화한다고 하는 문제를 방지하는 것이 가능하다.
도8b에 도시하는 바와 같이, 실재(136)를 형성하며, 봉지기판(140)를 이용하여 봉지한다. 그 후, 게이트 전극층(103)과 전기적으로 접속하여 형성되는 게이트 배선층에, 플렉셔블 배선기판을 접속하며, 외부와의 전기적인 접속을 하여도 무방하다. 이것은, 소스 배선층에도 있는 배선층(115)과 전기적으로 접속하여 형성되는 소스 배선층에도 적용된다.
소자를 갖는 기판(100)과 봉지기판(140) 사이에는 충진제(135)를 봉입하여 봉지한다. 충진제의 봉입에는, 액정재료와 같이 적하법을 이용하는 것이 가능하다. 충진제(135)에 대신해서, 질소 등의 불확성 가스를 충진하여도 무방하다. 또한, 건조제를 표시 장치내에 설치하는 것에 의해서, 발광소자의 수분에 의한 열화를 방지하는 것이 가능하다. 건조제의 설치장소는, 봉지기판(140)측에도, 소자를 갖는 기판(100)측에도 무방하며, 실재(136)가 형성되는 영역에 기판에 요철을 형성하여 설치하여도 무방하다. 또한, 봉지기판(140)의 구동회로 영역이나 배선영역 등 표시에 기여하지 않는 영역에 대응하는 장소에 설치하면, 건조제가 불투명한 물질이어도 개구율을 저하시키지 않는다. 충진제(135)에 흡습성의 재료를 포함하도록 형성하고, 건조제의 기능을 갖도록 하여도 무방하다. 이상에 의해, 발광소자를 이용한 표시기능을 갖는 표시 장치가 완성된다(도8a 및 8b).
또한, 표시 장치내부와 외부를 전기적으로 접속하기 위한 단자전극층(137)에, 이방성 도전층(138)에 의해서 FPC(139)가 접속되며, 단자전극층(137)과 전기적으로 접속한다.
도8a에, 표시 장치의 평면도를 도시한다. 도8a에 도시되는 바와 같이, 화소영역(150), 주사선구동영역(151a), 주사선구동영역(151b), 접속영역(153)이, 실 재료(156)에 의해서, 기판(100)과 봉지기판(140) 사이에 봉지되며, 기판(100)상에 IC 드라이버에 의해서 형성된 신호선 구동회로(152)가 설치되어 있다. 구동회로 영역에는, 박막 트랜지스터(133), 박막 트랜지스터(134), 화소영역에는, 박막 트랜지스터(131), 박막 트랜지스터(130)이 각각 설치되어 있다.
또한, 본 실시예 모드에서, 유리 기판에서 발광소자를 봉지한 경우를 나타내지만, 봉지의 처리는, 발광소자를 수분으로부터 보호하기 위한 처리이며, 카바재에서 기계적으로 봉입하는 방법, 열경화성 수지 또는 자외광 경화성 수지로 봉입하는 방법, 금속 산화물이나 질화물 등의 배리어 능력이 높은 박막에 의해 봉지하는 방법중 어느것을 이용한다. 카바재로서는, 유리, 세라믹, 플라스틱 또는 금속을 이용하는 것이 가능하다. 카바재측에 광을 방사시키는 경우는 투광성이 아니면 않된다. 또한, 카바재와 상기 발광소자가 형성된 기판은 열경화성 수지 또는 자외광 경화성 수지 등의 실재를 이용하여 형성되며, 열처리 또는 자외광 조사처리에 의해 수지를 경화시켜 밀폐공간을 형성한다. 이 밀폐공간 중에 산화 바륨으로 대표되는 흡습재를 설치하는 것도 유효하다. 이 흡습재는, 실재의 상에 접하여 설치되어도 무방하며, 발광소자에 의한 광을 방해하지 않기 위한, 격벽의 상에 또는 주변부에 설치되어도 무방하다. 더욱이, 카바재와 발광소자로 형성된 기판과의 공간을 열경화성 수지 또는 자외광 경화성 수지로 충진하는 것도 가능하다. 이 경우에, 열경화성 수지 또는 자외광 경화성 수지 중에 산화 바륨으로 대표되는 흡습재를 첨가하여 놓는 것이 유효하다.
본 실시예 모드에서는, 스위칭 TFT는 싱글 게이트 구조를 상세히 설명하기도 하고, 더블 게이트 주조 등의 멀티게이트 구조로도 무방하다. 도36a 및 36b에는 박막 트랜지스터(130)를 더블 게이트 구조로 한 예를 도시한다. 도36a는 화소의 평면도이며, 도36b는, 도36a에 있어서 선 X-Y의 단면도이다. 박막 트랜지스터(130)은, 게이트 전극층(103a), 게이트 전극층(103b), 반도체층(107), n형을 갖는 반도체층(109a), n형을 갖는 반도체층(109b), n형을 갖는 반도체층(109c)에 접하여, 소스 전극층 또는 드레인 전극층(111), 소스 전극층 또는 드레인 전극층(120), 소스 전극층 또는 드레인 전극층(112)을 포함하고 있다. 이와 같이, 소스 전극층 또는 드레인 전극층이 3개 이상 연속하여 인접하는 경우도 본 발명을 이용하면, 등간격으로 안정하게 형성하는 것이 가능하다.
또한 반도체를 SAS나 결정성 반도체를 이용하여 제작하는 경우, 하나의 도전형을 부여하는 불순불의 첨가에 의해 불순물 영역을 형성하는 것이 가능하다. 이 경우, 반도체층은 농도가 다른 불순물 영역을 갖고 있어도 무방하다. 예를들어, 반도체층의 채널 형성 영역근방, 게이트 전극층과 적층하는 영역은, 저농도 불순물 영역으로 하고, 그 외측의 영역을 고농도 불순물 영역으로 해소 무방하다.
이상 나타낸 바와 같이, 본 실시예 모드에서는, 액적토출법을 이용하여 기판상에 직접적으로 각종 패턴을 형성하는 것에 의해서, 1변이 1000mm을 초과하는 제5세대 이하의 글라스 기판을 이용하여도, 용이하게 표시 패널을 제조하는 것이 가능하다.
본 발명에 의해, 소망의 패턴을 안정하게 형성하는 것이 가능하다. 또한, 재료의 손실도 줄이고, 비용 절감을 달성하는 것이 가능하다. 따라서 고성능, 고신뢰성의 표시 장치를 고수율로 제조하는 것이 가능하다.
실시예 모드 3
본 발명의 실시예 모드3을 도13a 내지 도19b를 이용하여 설명한다. 더 상세히 설명하면, 본 발명을 적용한, 톱 게이트형 플래너 구조의 박막 트랜지스터를 갖는 표시 장치의 제조방법에 대해서 설명한다. 도13a 내지 18a는 표시 장치 화소부의 평면도이며, 도13b 내지 18b는, 도13a 내지 도18a에 대한 선 E-F에 의한 단면도이다. 도19a도 표시 장치의 평면도이며, 도19b는, 도19a에 의한 선 O-P(U-W를 포함)에 의한 단면도이다. 또한 표시소자로서 액정재료를 이용한 액정 표시 장치의 예를 도시한다. 따라서, 동일부분 또는 동일한 기능을 갖는 부분의 반복된 설명은 생략한다.
기판(200)은, 바륨 보로실리사이트 유리, 알루미노 보로실리사이트 유리 등으로부터의 글라스 기판, 석영기판, 금속기판, 또는 본 제조공정의 처리온도를 견디는 내열성을 갖는 플라스틱 기판을 이용한다. 또한, 스퍼터링법, 스핀코트법 등의 공지 방법에 의해, 규소를 함유하는 산화물 재료, 질화물 재료를 이용하여, 단층 또는 적층하여 형성된다. 이 절연층은, 형성하지 않아도 무방하나, 기판(200)으로부터의 오염물질 등을 차단하는 효과가 있다.
기판(200)상에, 도전막(201)을 형성한다. 도전막(201)은, CVD법이나 스퍼터법, 액적토출법 등을 이용하여 형성하는 것이 가능하다. 도전막(201)의 재료는, Ag, Au, Ni, Pt, Pd, Ir, Rh, Ta, W, Ti, Mo, Al, Cu로부터 선택된 원소, 또는 분순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막아나, AgPdCu 합금을 이용하여도 무방하다. 또한, 단층구조에서도 복수층의 구조로도 무방하며, 예를들어, 질화텅스텐(WN)막과 몰리브덴(Mo)막의 2층구조로 하여도 무방하며, 텅스텐막, 알루미늄과 실리콘의 합금(Al-Si)막, 질화티타늄막을 순차적으로 적층한 3층구조로 하여도 무방하다. 본 실시예의 형태에서는, 도전막(201)로서 Al을 이용한다.
본 실시예 모드에서는, 도전막(201) 상에 액적 토출법을 이용하여 마스크층을 형성하고, 도전막(201)을 패터닝하며, 소스 전극층 및 드레인 전극층을 형성한다. 따라서 채널폭을 결정하는 소스 전극층 및 드레인 전극층을 제어양호하게 형성하기 위해서, 실시예 모드 도1에 도시하는 바와 같이, 마스크층을 형성한다. 도전막(201) 표면의 마스크층 형성재료를 함유하는 조성물에 대한 습윤성을 제어한다. 본 실시예 모드에서는, 미세한 설계로 화소 영역을 형성하고자 하므로, 소스 전극층 및 드레인 전극층을 세선으로 형성할 필요가 있다. 따라서, 본 실시예의 형태에서는, 액적이 습기를 확산시키지 않도록, 도전막(201) 표면의 습윤성을 감소시키는 처리를 수행한다. 구체적으로는, 도전막(201)상에 습윤성이 낮은 물질(202)을 형성한다(도13a 및 13b 참조).
습윤성이 낮은 물질로서, 불화 탄소고리를 포함하는 물질, 또는 실란커플링제를 포함하는 물질을 이용하는 것이 가능하다. 본 실시예 모드에서는, 습윤성이 낮은 물질(202)로서 FAS를 이용하고, 도포법으로 FAS막을 형성한다. 이 습윤성은 후공정에서 완성하는 마스크층 형성재료를 함유하는 액상의 조성물에 대한 것이다. 본 실시예 모드에 있어서, 마스크층을 형성할 때, 마스크층 형성재료를 함유하는 조성물에 대한 피형성 영역의 접촉각은, 바람직하게는 20도 이상, 보다 바람직하게는 20도 이상 40도 이하이다.
습윤성이 낮은 물질(202)상에 마스크층 형성재료를 함유하는 조성물을, 액적토출장치(213)에 의해서 2단계로 나누어서 토출하며, 마스크층(203a), 마스크층(203b)를 형성한다. 인접하는 마스크층(203a) 및 마스크층(203b)는 동단계로 형성되는 마스크층이 인접하지 않도록, 액적의 중심이 선 폭 방향으로 겹치지 않도록 비껴서 토출한다. 마스크층(203a) 및 마스크층(203b)는, 복수 단계의 토출에 의한 도트를 중첩시켜는 것으로 연속한 형상이 된다. 따라서, 선 폭이 일정하지 않은 도14a에 도시되는 바와 같은 마디를 갖는 형상이다. 본 실시예의 형태는 토출하는 공정에서, 액적의 토출 위치를 제어하고 있으므로, 인접하는 마스크층(203a) 및 마스크층(203b)는 접촉함이 없이, 마디들의 최대 개소들의 인접을 피하는 것이 가능하다. 따라서 간격을 좁게 설치가능하며, 또한 안정하게 형성하는 것이 가능하다. 마스크층(204a), 마스크층(204b), 마스크층(204c)도 액적토출법에 의해서, 복수단계로 나누어 토출하며, 연속한 형상으로서 형성된다(도14a 참조).
마스크층(203a), 마스크층(203b), 마스크층(204a), 마스크층(204b), 마스크층(204c)를 이용하여 도전막(201)을 패터닝하며, 소스전극층 또는 드레인 전극층(205), 소스 전극층 또는 드레인 전극층(206), 용량배선층(207)을 형성한다(도15 참조). 소스 전극층 또는 드레인 전극층(205), 소스 전극층 또는 드레인 전극층(206)은 안정된 간격을 갖도록 배치된, 형상 불량이 발생하지 않는 소망의 형상을 하는 것이 가능하다. 도전층의 간격을 좁히는 것이 가능하므로, 이 도전층을 소스 도전층, 드레인 도전층으로서 이용하면 채널폭을 좁히는 것이 가능하다. 따라서, 고속동작을 수행하는 것이 가능한 고성능, 또한 고신뢰성의 반도체장치를 제조하는것이 가능하다. 제조시에 형상불량에 의한 불량이 감소하므로, 수율도 향상되며, 생산성을 높이는 효과도 있다.
본 실시예 모드에서는, 소스 전극층 또는 드레인 전극층(205), 소스 전극층 또는 드레인 전극층(206), 용량 배선층(207)을 형성한 후, 마스크층을 제거한 후, 자외광을 조사하고, 습윤성이 낮은 물질(202)을 분해하고, 제거한다.
노이즈 전극층 또는 드레인 전극층(205), 소스 전극층 또는 드레인 전극층(205)에 n형을 갖는 반도체층을 형성하고, 레지스트 등인 마스크에 의해서 에칭한다. 레지스트는 액적토출법을 이용하여 형성하면 무방하다. n형을 갖는 반도체층상에 반도체층을 형성하고 다시, 마스크 등을 이용하여 패터닝한다. 따라서 n형을 갖는 반도체층(208a), n형을 갖는 반도체층(208b), 반도체층(209)가 형성된다(도16 참조). n형을 갖는 반도체층은, 소스 전극층 또는 드레인 전극층측으로부터, 보다 고농도로 n형을 부여하는 불순물 원소를 함유하는 반도체층과, 저농도로 n형을 부여하는 분순물 원소를 함유하는 반도체층의 적층으로 하여도 무방하다.
다음에, 소스 전극층, 드레인 전극층 및 반도체층상에 게이트 절연층(212)을 형성한다. 게이트 절연층(212)으로서는, 규소의 산화물재료 또는 질화물 재료 등의 공지의 재료로 형성하면 무방하며, 적층에서도 단층으로도 무방하다. 본 실시예의 형태에서는, 질화규소막, 산화규소막, 질화규소막 3층의 적층을 이용한다.
다음에, 게이트 절연층(212)상에, 레지스트 등인 마스크를 형성하고, 게이트 절연층(212)을 에칭하고, 관통공(215)을 형성한다(도17a 및 17). 본 실시예 모드에서는, 액적토출법에 의해 마스크를 선택적으로 형성한다.
게이트 절연층(212)상에 액적토출장치(214)에 의해서 도전성 재료를 포함하는 조성물을 토출하며, 게이트 전극층(210)을 형성한다. 소스 전극층 또는 드레인 전극층을 형성할 때와 동일하게, 게이트 전극층의 피형성 영역의 습윤성 제어를 수행해도 무방하다. 본 실시예 모드에서는 게이트 전극층(210)의 형성영역의 습윤성이 제어되며, 게이트 전극층(210)은 복수의 토출 단계에 의해 연속한 형상을 갖는다. 따라서, 게이트 전극층(210)도 마디를 갖는 형태로 되어 있다. 또한, 도시하지는 않았으나, 게이트 전극층(210) 형성시의 습윤성 제어도 도전막(201) 상에 습윤성이 낮은 물질(202)를 형성한 바와 같이 수행하면 무방하다.
화소 전극층(211)도 소스 전극층 및 드레인 전극층과 같이, 도전막을 형성한 후, 액적토출법에 의한 마스크층을 이용하여 패터닝하여 형성한다. 따라서 화소 도전층(211)도 액적토출법에 의한 마스크층의 형상을 반영한 주변에 곡률을 갖는 형상으로 되어 있다(도18a). 화소 전극층(211)과 소스 전극층(206)을, 먼저 형성한 관통공(215)에 있어서 전기적으로 접속한다. 화소전극층(211)은, 실시예 모드2의 제1 전극층(119)와 동일한 재료를 이용하는 것이 가능하며, 투과형의 액정 표시 패널을 제조하는 경우에는, 인듐 주석산화물(ITO), 산화규소를 포함하는 인듐주석 산화물(ITSO), 산화아연(ZnO), 산화주석(SnO2) 등을 포함하는 조성물에 의해 소정의 패턴으로 형성하며, 소성에 의해 형성하여도 무방하다. 이와 같이하여 본 실시예의 형태의 순서 스태거형 발막 트랜지스터인 박막 트랜지스터(250)이 제조된다(도18b).
본 실시예 모드에서는, 게이트 전극층, 반도체층, 소스 전극층 또는 드레인 전극층, 화소전극층은, 복수의 토출 공정에 의해 직접 형성되는지, 또는 복수의 토출 공정에 의해서 마디를 갖는 형상으로 형성된 마스크층을 이용하여 형성되는 예를 상세히 설명했다. 따라서, 도18a에 도시하는 바와 같이 게이트 전극층, 반도체층, 소스 전극층 또는 드레인 전극층, 화소 전극층은 액적의 형상이 반영되어 있으며, 형상이 직선적으로는 아니고, 선 폭이 불균일한 마디를 갖는 형식으로 되어 있다.
본 발명을 특히 소스 전극층과 드레인 전극층의 안정된 형성을 수행하기 위해서 사용하고, 다른 게이트 전극층, 반도체층 등의 패턴닝은 레지스트 마스크 등으로 수행하여도 무방하다. 이와 같은 예를 도35에 도시한다. 도35에서도, 소스 전극층은 드레인 전극층(205) 및 소스 전극층 또는 드레인 전극층(206)을 형성할 때 본 발명을 이용하고 있으므로, 소스 전극층 또는 드레인 전극층(205) 및 소스 전극층 또는 드레인 전극층(206)은, 좁은 간격이 되어도 안정되게 형성하는 것이 가능하다.
이어서, 화소 전극층(211) 및 박막 트랜지스터(250)을 덮도록, 인쇄법이나 스핀코트법에 의해, 배향막이라고 하는 절연층(261)을 형성한다. 또한, 절연층(261)은, 스크린 인쇄법이나 옵셋 인쇄법을 이용하면, 선택적으로 형성하는 것이 가능하다. 그 후, 러빙을 수행한다. 이어서, 실재(282)를 액적토출법에 의해 화소를 형성한 주변의 영역에 형성한다.
그 후, 배향막으로서 기능을 수행하는 절연층(263), 칼라 필터로서 기능을 수행하는 착색층(264), 대향전극으로서 기능을 수행하는 도전체층(265), 편광판(267)이 설치된 대향기판(266)과 TFT를 갖는 기판(200)을 스페이서(281)를 통해서 형성하며, 그 공간에 액정층(262)을 설치하는 것에 의해서 액정 표시 장치를 제조하는 것이 가능하다(도18a 내지 도19b). 또한 기판(200)의 TFT를 갖지 않는 측에도 편광판(268)을 형성한다. 실재에는 필러가 혼입되어 있어도 무방하며, 더욱이 대향기판(266)에는, 절연막(블랙 매트릭스) 등이 형성되어 있어도 무방하다. 또한, 액정층을 형성하는 방법으로서, 디스펜서식(적하식)이나, 대향기판(266)을 점유시켜서 모세관현상을 이용하여 액정을 주입하는 딥(침지식)을 이용하는 것이 가능하다.
디스펜서방식을 채용한 액정적하주입법을, 도30을 이용하여 설명한다. 도30에서, 40은 제어장치, 42는 촬상수단, 43은 헤드, 33은 액정, 35, 41은 마커, 34는 배리어층, 32는 실 재, 30은 TFT 기판, 20은 대향기판이다. 실재(32)로 폐루프를 형성하고, 그 중에서 헤드(43) 보다 액정(33)을 1회 또는 복수회 적하한다. 헤드(43)는 복수의 노즐을 구비하여 놓고, 한번에 다층의 액정재료를 적하하는 것이 가능하므로 스루풋이 향상된다. 액정재료의 점성이 높은 경우에는, 연속적으로 토출되며, 브레이크 없이 피형성 영역에 부착된다. 한편, 액정 재료의 점성이 낮은 경우에는, 간헐적으로 토출되는 액적이 적하된다. 그 때, 실재(32)와 액정(33)이 반응하는 것을 방지하기 위해서, 배리어층(34)을 설치한다. 연속해서, 진공중에서 기판을 형성하고, 그 후 자외선 경화를 수행하여, 액정이 충진된 상태로 한다. 또한 TFT 기판측에 실재를 형성하고, 액정을 적하하여도 무방하다.
스페이서는 수㎛의 입자를 산포하여 설치하는 방법으로도 무방하지만, 본 실시예 모드에서는 기판 전면에 수지막을 형성한 후 이것을 패턴닝하여 형성하는 방법을 채용하였다. 이와 같은 스페이서의 재료를, 스피너로 도포한 후에, 노광과 현상처리에 의해서 소정의 패턴으로 형성한다. 더욱이 크린 오븐 등에서 150 내지 200℃로 가열하여 경화시킨다. 이와 같이 하여 제조되는 스페이서는 노광과 현상처리의 조건에 의해서 형상을 달리하는 것이 가능하나, 바람직하게는, 스페이서의 형상은 주상으로 정부가 평탄한 형상이 되도록 하면, 대향측의 기판을 합쳤을 때에 액정 표시 장치로서의 기계적인 강도를 확보하는 것이 가능하다. 형상은 원추형, 피라미드형 등을 채용하는 것이 가능하며, 특별한 한정은 없다.
이상의 공정에서 형성된 표시 장치 내부와 외부의 배선기판을 접속하기 위해서 접속부를 형성한다. 대기압 또는 대기압 근방 이하에서, 산소 가스를 채용한 애싱 처리에 의해, 접속부의 절연체층을 제거한다. 이 처리는, 산소 가스와, 수소, CF4, NF3, H2O, CHF3 로부터 선택된 하나의 또는 복수를 이용하여 수행한다. 본 공정에서는, 정전기에 의한 손상이나 파괴를 방지하기 위해서, 대향기판을 이용하여 봉지한 후에, 애싱 처리를 수행하고 있으나, 정전기에 의한 영향이 적은 경우에는, 어떤 타이밍에서 수행해도 상관없다.
이어서, 화소부와 전기적으로 접속되어 있는 단자 전극층(287)을, 이방성 도전체층(285)를 통해서, 접속용의 배선기판인 FPC(286)를 설치한다(도19b). FPC(286)은, 외부로부터의 신호나 위치를 전달하는 역할을 담당한다. 상기 공정을 통해서, 표시기능을 갖는 액정 표시 장치를 제조하는 것이 가능하다.
도19a에, 액정 표시 장치의 평면도를 도시한다. 도19a에서 도시하는 바와 같이, 화소영역(290), 주사선 구동영역(291a), 주사선 구동영역(291b), 실재(281)에 의해서, 기판(200)과 대향기판(280) 사이에 봉지되며, 기판(200)상에 IC 드라이버에 의해서 형성된 신호선 구동회로(292)가 설치되어 있다. 구동영역에는 박막 트랜지스터(283) 및 박막 트랜지스터(284)를 갖는 구동회로가 설치되어 있다.
본 실시예 모드에서 주변구동회로는 박막 트랜지스터(283) 및 박막 트랜지스터(284)는, n 채널형 박막 트랜지스터이므로, 박막 트랜지스터(283) 및 박막 트랜지스터(284)로 구성되는 NMOS의 회로가 설치되어 있다
본 실시예 모드에서는, 구동 회로 영역에는, NMOS 구성을 이용하여 인버터로서 기능을 수행시키고 있다. 이와 같이 PMOS만, NMOS의 구성의 경우에 있어서는, 일부의 TFT의 게이트 전극층과 소스 전극층 또는 드레인 전극층을 접속시킨다.
본 실시예 모드에서는, 스위칭 TFT는 싱글 게이트 구조로 했으나, 더블 게이트 구조로도 무방하며, 보다 복수의 멀티게이트 구조로도 무방하다. 또한 반도체를 SAS나 결정성 반도체를 이용하여 제조한 경우에, 반도체층은 농도가 다른 불순물 영역을 갖고 있어도 무방하다. 예를들어, 반도체층의 채널 형성 영역 근방, 게이트 전극층과 적층하는 영역은, 저농도 분순물 영역으로 하고, 그 외측의 영역을 고농도 불순물 영역으로 하여도 무방하다.
이상 도시한 바와 같이, 본 실시예 모드에서는, 공정을 간략화하는 것이 가능하다. 또한, 액적토출법을 이용하여 기판상에 직접적으로 각종 구성물(파츠)이나 마스크층을 형성하는 것에 의해, 1변이 1000mm가 넘는 제5 세대 이후의 유리 기판을 이용해도, 용이하게 표시 패널을 제조하는 것이 가능하다.
본 발명에 의해서, 표시 장치를 구성하는 구성물을, 소망의 패턴으로 제어가 용이하게 형성하는 것이 가능하다. 또한, 재료의 손실도 적게 하고, 비용 절감도 달성할 수 있다. 따라서 고성능, 고신뢰성의 액정 표시 장치를 높은 수율로 제조하는 것이 가능하다.
실시예 모드4
본 발명을 적용하여 박막 드랜지스터를 형성하고, 이 박막 트랜지스터를 이용하여 표시 장치를 형성하는 것이 가능하지만, 발광소자를 이용하고, 또한, 이 발광소자를 구동하는 트랜지스터로서 n채널형 트랜지스터를 이용하는 경우, 이 발광소자로부터 나오는 광은, 하면방사, 상면방사, 양측방사중 어느것을 수행한다. 여기서는, 각각의 경우에 따른 발광소자의 적층구조에 대해서 도12를 이용하여 설명한다.
또한, 본 실시예의 형태에서는, 본 발명을 적용한 채널 보호형의 박막 트랜지스터(461, 471, 481)를 이용한다. 박막 트랜지스터(481)는, 투광성을 갖는 기판(480)상에 설치되어, 게이트 전극층(493), 게이트 절연층(497), 반도체층(494), n형을 갖는 반도체층(495a), n형을 갖는 반도체층(495b), 소스 전극층(496)에 의해 형성된다. 소스 전극층 또는 드레인 전극층(487a), 소스 전극층 또는 드레인 전극층(487b)도 실시예 모드1에 도시되는 바와 같이 액적 토출방법을 이용하여 형성되면, 소스 전극층 및 드레인 전극층의 간격에 의해 채널폭이 결정되므로, 소스 전극층 및 드레인 전극층간의 간격이 좁게 설치되어도, 형성불량에 의해 접촉하는 것이 없이 형성되는 것이 가능하다. 이와 같은 소스 전극층 및 드레인 전극층을 갖는 박막 트랜지스터(481)는, 고속 동작이 가능하며, 또한 신뢰성도 높다.
본 실시예 모드에서는, 반도체층으로서 결정성 반도체층을 이용하고, 하나의 도전형의 반도체층으로서 n형을 가는 반도체층을 이용한다. n형을 갖는 반도체층을 형성하는 대신에, PH3 가스에 의한 플라즈마 처리를 수행하므로, 반도체층에 도전성을 부여하여도 무방하다. 반도체층은 본 실시예의 형태에 한정되지 않고, 실시예 모드1에 도시되는 바와 같이, 비정질 반도체층을 이용하는 것도 가능하다. 본 실시예의 형태와 같이 폴리실리콘과 같은 결정성 반도체층을 이용하는 경우에, 도전형의 반도체층을 형성하지 않고, 결정성 반도체층에 불순물을 도입(첨가)하여 하나의 도전형을 갖는 불순물 영역을 형성하여도 무방하다. 또한, 팬타센 등의 유기 반도체를 이용하는 것도 가능하며, 유기 반도체를 액적 토출법 등에 의해 선택적으로 형성하면, 패터닝의 공정을 간략화하는 것이 가능하다.
본 실시예 모드에서는, 반도체층(494)로서 비정질 반도체층을 결정화하고, 결정성 반도체층을 형성한다. 결정화 공정에서, 비정질 반도체층에 결정화를 촉징하는 원소(촉매원소, 금속 원소도 표시한다)를 첨가하고, 열처리(550℃ 내지 750℃로 3분 내지24시간)에 의해 결정화를 수행한다. 결정화를 조장하는 원소로서는, 이 규소의 결정화를 조장하는 금속원소로서는 철(Fe), 니켈(Ni), 코발트(Co), 루테니움(Ru), 로듐(Rh), 파라듐(Pd), 오스늄(Os), 이리듐(Ir), 백금(Pt), 동(Cu) 및 금(Au)으로부터 선택된 일종 또는 복수종류을 이용하는 것이 가능하며, 본 실시예 모드에서는 니켈을 이용한다.
결정화를 촉진하는 원소를 결정성 반도체층으로부터 제거, 또는 경감하기 위해서, 결정성 반도체층에 접하여, 불순물 원소를 포함하는 반도체층을 형성하고, 게더링 싱크로서 기능을 수행한다. 불순물 원소로서는, n형을 부여하는 불순물 원소, p형을 부여하는 불순물 원소나 희유가스 원소 등을 이용하는 것이 가능한데, 예를들어, 인(P), 질소(N), 비소(As), 안티몬(Sb), 비스무스(Bi), 보론(B), 헬륨(He), 네온(Ne), 아르곤(Ar), Kr(크립톤), Xe(크세논)으로부터 선택된 일종 또는 복수종을 이용하는 것이 가능하다. 본 실시예 모드에서는, 게더링 싱크로서 기능을 수행하는 불순물 원소를 포함하는 반도체층을, n형을 부여하는 불순물 원소인 인(P)을 포함한 n형을 갖는 반도체층을 형성한다. 결정화를 촉진하는 원소를 포함하는 결정성 반도체층에, n형을 갖는 반도체층을 형성하고, 열처리(550℃ 내지 750℃에서 3분 내지 24시간)을 수행한다. 결정성 반도체층 중에 포함되는 결정화를 촉진하는 원소는, n형을 갖는 반도체층중에 이동하고, 결정성 반도체층중의 결정화를 촉징하는 원소는 제거, 또는 경감시키고, 반도체층(494)이 형성된다. 한편 n형을 갖는 반도체층은, 결정성을 촉진하는 원소인 금속원소를 포함하며, n형을 갖는 반도체층이 되며, 그 후 패터닝되어 n형을 갖는 반도체층(495a), n형을 갖는 반도체층(495b)가 된다. 이와 같은 n형을 갖는 반도체층은, 반도체층(494)의 게더링 싱크로서도 기능을 수행하며, 그대로 소스 영역 및 드레인 영역으로서 기능을 수행한다.
본 실시예 모드에서는, 반도체층의 결정화 공정과 게더링 싱크 공정을 복수의 가열처리에 의해 수행하나, 결정화 공정과 게더링 공정을 한번 가열처리에 의해 수행하는 것도 가능하다. 이 경우에, 비결정 반도체층을 형성하고, 결정화를 촉진하는 원소를 첨가하고, 게더링 싱크가 되는 반도체층을 형성한 후, 가열처리를 수행하면 무방하다.
본 실시예 모드에서는, 게이트 절연층을 복수층의 적층으로 형성하고, 게이트 절연막(497)로서 게이트 전극층(493)측으로부터 질화산화규소막, 산화 질화규소막을 형성하고, 2층의 적층구조로 한다. 적층되는 절연층은, 동일한 채널 내에서 진공을 파괴하지 않고 동일 온도하에서, 반응 가스를 절환하면서 연속적으로 형성하면 무방하다. 진공을 피괴하지 않고 연속적으로 형성하면, 적층하는 막들의 계면이 오염되는 것을 방지하는 것이 가능하다.
채널 보호층(496)은, 액적 토출법을 이용하여 폴리이미드 또는 폴리 비닐 아코홀 등을 적하하여도 무방하다. 그 결과, 노광공정을 생략하는 것이 가능하다. 채널 보호층으로서는, 무기재료(산화규소, 질화규소, 산화질화규소, 잘화산화규소 등), 감광성 또는 비감광성의 유기재료(유기수지재료) (폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트, 벤조사이클로부틴 등), 저유전율인 Low k재료등의 일종, 또는 복수종인 막, 또는 이들의 막의 적층등을 이용하는 것이 가능하다. 또한, 실리콘(Si)과 산소(O)의 결합을오 골격구조가 구성되며, 치환기에 적오도 수소를 포함하는 재료, 또는 치환기에 불소, 알킬기, 또는 방향족 탄화수소중에서 적어도 1종을 갖는 재료를 이용하여도 무방하다. 제조법으로는, 플라즈마 CVD법이나 열 CVD법 등의 기상성장법이나 스퍼터링법을이용하는 것이 가능하다. 또한, 액적토출법이나, 인쇄법(스크린 인쇄나 옵셋 인쇄 등 패턴이 형성되는 방법)을 이용하는 것도 가능하다. 도포법으로 얻어지는 TOF막이나 SOG 막 등도 이용하는 것이 가능하다.
먼저, 기판(480)측에서 방사하는 경우, 즉, 하면방사를 수행하는 경우에 대해서, 도12a를 이용하여 설명한다. 박막 트랜지스터(481)에 전기적으로 접속하도록, 소스 전극층 또는 드레인 전극층(487b)에 접하여, 제1 전극층(484), 전계 발광층(485), 제2 전극층(486)이 순서대로 적층된다. 광이 투과하는 기판(480)은 적오도 가시영역의 광에 대해서 투광성을 가질 필요가 있다. 이어서, 기판(460)이 반대측에 방사하는 경우, 즉, 상면 방사를 수행하는 경우에는, 도12b를 이용하여 설명한다. 박막 트랜지스터(461)는, 전술한 박막 트랜지스터와 같이 형성하는 것이 가능하다.
박막 트랜지스터(461)에 전기적으로 접속하는 소스 전극층 또는 트랜지스터 전극층(462)가 제1 전극층(463)과 접하고, 전기적으로 접속된다. 제1 전극층(463), 전계 발광층(464), 제2 전극층(465)이 순서대로 적층된다. 소스 전극층 또는 트랜지스터 전극층(462)은 반사성을 갖는 금속이며, 발광소자로부터 방사되는 광을 화살표 상면에 반사한다. 소스 전극층 또는 드레인 전극층(462)는 제1 전극층(463)과 적층하는 구조로 되어 있으므로, 제1 전극층(463)에 투광성 재료를 이용하여, 광이 투과하여도, 이 광은 소스 전극층 도는 드레인 전극층(462)에 있어서 반사되며, 기판(460)과 반대측에 방사한다. 물론 제1 전극층(463)을, 반사성을 갖는 금속막을 이용하여 형성하여도 무방하다. 발광소자로부터 방사하는 광은 제2 전극층(465)을 투과하여 방출되므로, 제2 전극층(465)은, 적어도 가시영역에 있어서 투광성을 갖는 재료로 형성한다. 최후에, 광이 기판(470)측과 그 반대측의 양측에 방사하는 경우, 즉, 양면방사를 수행하는 경우에 있어서, 도12c를 이용하여 설명한다. 박막 트랜지스터(471)도 채널 보호형의 박막 트랜지스터이다. 박막 트랜지스터(471)의 반도체층에 전기적으로 접속하는 소스 전극층 또는 드레인 전극층(477)에 제1 전극층(472)이 전기적으로 접속하고 있다. 제1 전극층(472), 전계 발광층(473), 제2 전극층(474)가 순서대로 적층된다. 이 때, 제1 전극층(472)과 제2 전극층(474)중 어느쪽도 적어도 가시영역에 있어서 투광성을 갖는 재료, 또는 광을 투과가능한 두께로 형성하면, 양면 방사가 실현된다. 이 경우, 광이 투과하는 절연층이나 기판(470)도 적어도 가시 영역의 광에 대해서 투광성을 가질 필요가 있다.
본 실시예 모드에서 적용가능한 발광소자의 모드를 도11a 내지 11d에 도시한다. 발광소자는, 전계 발광층(860)을 제1 전극층(870)과 제2 전극층(850) 사이에 놓여서 구성되어 있다. 제1 전극층 및 제2 전극층은 일함수를 고려하여 재료를 선택할 필요가 있으며, 따라서 제1 전극층 및 제2 전극층은, 화소구성에 의해 어떤것도 양극, 또는 음극이 될 수 있다. 본 실시예 모드에서는, 구동용 TFT의 극성이 n채널형이므로, 제1 전극층을 음극, 제2 전극층을 양극으로 하면 바람직하다. 또한 구동용 TFT의 극성이 p 채널형인 경우에, 제1 전극층을 양극, 제2 전극층을 음극으로 하면 바람직하다.
도11a 및 b는, 제1 전극층(870)이 양극이며, 제2 전극층(850)이 음극인 경우이며, 전계 발광층(860)은, 제1 전극층(870)측으로부터, HIL(홀 주입층)/HTL(홀 수송층)(804), EMI(발광층)(803), ETL(전자 수송층)/EIL(전자 주입층)(820), 제2 전극층(850)의 순서로 적층하는 것이 바람직하다. 도11a는 제1 전극층(870)으로부터 광을 방사하는 구성이며, 제1 전극층(870)은 투광성을 갖는 산화물 도전성 재료인 전극층(805)로 구성되며, 제2 전극층은 전계 발광층(860)측으로부터, LiF 나 MgAg 등 알칼리 금속 또는 알칼리 토류금속을 포함하는 전극층(801)과 알루미늄 등의 금속 재료로 형성하는 전극층(800)에 의해 구성되어 있다. 도11b는 제2 전극층(850)으로부터 광을 방사하는 구성이며, 제1 전극층은, 알루미늄, 티타늄 등의 금속, 또는 이 금속과 화학량론적 조성비 이하의 농도로 질소를 포함하는 금속재료로 형성하는 전극층(807)과, 산화규소를 1 내지 15 원자%의 농도로 포함하는 산화물 도전성 재료로 형성하는 제2 전극층(806)에 의해 구성되어 있다. 제2 전극층은 전계 발광층(860)측으로부터, LiF나 MgAg 등 알칼리 금속 또는 알칼리 토류금속을 포함하는 전극층(801)과 알루미늄 등의 금속 재료로 형성하는 전극층(800)으로 구성되어 있으나 어느쪽의 층도 100nM이하의 두께로서 광을 투과가능한 상태로 놓으므로, 제2 전극층(850)으로부터 광을 방사하는 것이 가능하게 된다.
도11c 및 d는, 제1 전극층(870)이 음극이며, 제2 전극층(850)이 양극인 경우이며, 전계 발광층(860)은, 음극측으로부터 EIL(전자 주입층)/ETL(전자 수송층)(802), EML(발광층)(803), HTL(홀 수송층)/HIL(홀 주입층)(804), 양극인 제2 전극층(850)의 순서로 적층하는 것이 바람직하다. 도11c는 제1 전극층(870)으로부터 광을 방사하는 구성이며, 제1 전극층(870)은 전계 발광층(801)과 알루미늄 등의 금속재료로 형성하는 전극층(800)에 의해 구성되어 있으나 어느쪽의 층도 100nm 이하의 두께로서 광을 투과가능한 상태로 놓으므로, 제1 전극층(870)으로부터 광을 방사하는 것이 가능하게 된다. 제2 전극층은, 전계 발광층(860)측으로부터, 산화규소를 1 내지 15 원자%의 농도로 포함하는 산화물 도전성 재료로 형성하는 제2 전극층(806), 알루미늄, 티타늄 등의 금속, 또는 이 금속과 화학양론적 조성비 이하의 농도로 질소를 포함하는 금속재료로 형성하는 전극층(807)에 의해 구성되어 있다. 도11d는 제2 전극층(850)으로부터 광을 방사하는 구성이며, 제1 전극층(870)은 전계 발광층(860)측으로부터, LiF 나 MgAg 등 알칼리 금속 또는 알칼리 토류 금속을 포함하는 전극층(801)과 알루미늄 등의 금속재료로 형성되는 전극층(800)에 의해 구성되고 있으며, 막두께는 전계 발광층(860)으로 발광한 광을 반사가능한 정도로 두껍게 형성하고 있다. 제2 전극층(850)은, 적어도 가시영역의 광에 대해서 투과성을 갖는 산화물 도전성 재료인 전극층(805)로 구성되어 있다. 또한 전계 발광층은, 적층 구조 이외에 단층구조, 또는 혼합구조로 형성될 수 있다.
또한, 전계 발광층으로서, 적색(R), 녹색(G), 청색(B)의 발광을 나타내는 재료를, 각각 증착 마스크를 이용한 증착법에 의해서 선택적으로 형성한다. 적색(R), 녹색(G), 청색(B)의 발광을 나타내는 재료는 칼라 필터 모양, 액적 토출법에 의해 형성되는 것이 가능하며(저분자 또는 고분자 재료 등), 이 경우 마스크를 이용하지 않고도, RGB의 분리를 수행하는 것이 가능하므로 바람직하다.
또한 상면 방사형의 경우에, 제2 전극층에 투광성을 갖는 ITO 나 TSO를 이용하는 경우, 벤조옥사졸 유도체(BzOS)에 Li를 첨가한 BzOS-Li등을 이용하는 것이 가능하다. 또한 예를들어 EMI는, R, G, B 각각의 발광색에 대응한 도판트(R의 경우 DCM 등, G의 경우 DMQD 등)를 도핑한 Alq3를 이용하면 좋다.
또한, 전계 발광층은 상기 재료에 한정되지 않는다. 예를들어, CuPc 나 PEDOT 대신에 산화 몰리브덴(MoOx : x = 2 내지 3) 등의 산화물과 α-NPD 나 루브렌을 공증착하여 형성하며, 홀 주입성을 향상시키는 것이 가능하다. 또한 전계 발광층의 재료는, 유기재료(저분자 또는 고분자를 포함함), 또는 유기재료와 무기재료의 복합재료로서 이용하는 것이 가능하다. 이하 발광소자를 형성하는 재료에 있어서 상세히 기술한다.
전하 주입 수송 물질 중에, 특히 전자 수송성이 높은 물질로서는, 예를들어 트리즈(8-키노리노라토) 알루미늄(약칭, Almq3), 비스(10-하이드록시벤조[h] - 키노리나트) 베릴륨(약칭, BeBq2), 비스(2-메틸-8-키노리노라트) - 4-페닐페노라트 알루미늄(약칭, BAlq) 등, 키노린 골격 또는 벤조키노린 골격을 갖는 금속복합체 등을 들 수 있다. 또한 정공수송성이 높은 물질로서는, 예를들어, 4, 4' -비스[N-(1-나프틸) - N -페닐 아미노] - 비페닐(약칭, TPD) 나 4, 4', 4" -토리스[N-(3-메틸페닐) - N-페닐 아미노]- 토리페닐아미노(약칭: MTDATA) 등의 방향족 아민계(즉, 벤젠환-질소의 결합을 갖는다)의 화합물을 들수 있다.
또한, 전하 주입 수송 물질중에, 특히 전자 주입성이 높은 물질로서는, 불화리튬(LiF) 불화세슘(CsF), 불화칼슘(CaF2) 등과 같은 알칼리 금속 또는 알칼리 토류금속의 화합물을 들수 있다. 또한, 이외, Alq3와 같은 전자 수송성이 높은 물질과 마그네슘(Mg)과 같은 알칼리토류 금속의 혼합물이어도 좋다.
전하 주입 수송 물질 중에, 정공 주입성이 높은 물질로서는, 예를들어, 몰리브덴 산화물(MoOx)나 바나듐 산화물(VOx), 루테늄 산화물(RuOx), 텅스텐 산화물(WOx), 망간 산화물(MnOx) 등의 금속 산화물을 들수 있다. 또한, 이외에, 프탈로시아닌(약칭: H2Pc)나 동 프탈로시아닌(CuPC) 등의 프탈로시아닌계의 화합물을 들수 있다.
발광층은, 발광파장대가 다른 발광층을 화소마다 형성하여, 칼라 표시를 수행하는 구성이어도 양호하다. 고전적으로는, R(적), G(녹), B(청)의 각색에 대응한 발광층을 형성한다. 이 경우에도, 화소의 광방사측에 그 발광파장대의 광을 투과하는 필터를 설치한 구성으로 하는 것으로서, 색순도의 향상이나, 화소부의 경면화(반사)의 방지를 위한 것이 가능하다. 필터를 설치하는 것으로, 종래에 필요하다고 생각된 원편광판 등을 생략하는 것이 가능하고, 발광층으로부터 방사되는 광의 손실을 줄이는 것이 가능하다. 더욱이, 경사방향으로부터 화소부(표시화면)을 본 경우에 발생하는 색조의 변화를 저감하는 것이 가능하다.
발광재료에는 각종 재료가 있다. 저분자계 유기발광재료로는, 4-디시아노메틸렌-2-메틸-6-(1,1,7,7-테트라메틸쥴로리딘-9-에닐)-4H-필란 (약칭: DCJT), 4-디시아노메틸렌-2-t-부틸-6-(1,1,7,7-테트라메틸쥬로리딘-9-에닐)-4H-필란(약칭: DPA), 페리플란덴, 2, 5-디시아노-1,4 -비스(10-메톡시-1,1,7,7-테트라메틸쥬로리딘-9-에닐) 벤존, N, N' - 디메틸키나크리돈(약칭: DMQd), 크마린6, 크마린545T, 토리스(8-키노리노라트)알루미늄(약칭: Alq3), 9, 9' -비안토릴, 9, 10 -디페닐안토라센(약칭: DPA)나 9,10 -비스(2-타프틸)안트라센(약칭: DNA)등을 이용하는 것이 가능하다. 또한, 이 외의 물질로도 무방하다.
한편, 고분자계 유기발광재료는 저분자계에 비해서 물리적 강도가 높고, 소자의 내구성이 높다. 또한 도포에 의해 성막하는 것이 가능하므로, 소자의 제조가 비교적 용이하다. 고분자계 유기발광재료를 이용한 발광소자의 구성은, 저분자계 유기발광재료를 이용했을 때와 기본적으로는 동일하며, 음극측으로부터, 음극, 유기발광층, 양극의 순서로 적층된다. 그러나, 고분자계 유기발광재료를 이용한 발광층을 형성할 때에는, 저분자계 유기발광재료를 이용했을 때와 같은 적층구조를 형성시키는 것은 어렵고, 많은 경우 2층 구조가 된다. 구체적으로는, 음극측으로부터, 음극, 발광층, 정공수송층, 음극의 순서의 적층구조이다.
발광색은, 발광층을 형성하는 재료로 결정되므로, 이들을 선택하는 것으로 소망의 발광을 나타내는 발광소자를 형성하는 것이 가능하다. 발광층의 형성에 이용하는 것이 가능한 고분자계의 전계 발광재료는, 폴리파라페닐렌비닐렌계, 폴리파라페닐렌계, 폴리티오펜계, 폴리플루오렌계를 들수 있다.
폴리파라페닐렌비닐렌계는, 폴리(파라페닐렌비닐렌)[PPV]의 유도체, 폴리(2, 5-디알콕시 -1,4 -페니렌비닐렌) [RO-PPV], 폴리(2, -(2' -에테르-헥소키시)-5-메토키시-1, 4-페닐렌비닐렌) [MEH-PPV], 폴리(2-(디알콕시페닐)-1, 4 -페닐렌비닐렌)[ROPh-ppv]등을 들수 있다. 폴리파라페닐렌계에는, 폴리파라페닐렌[PPP]의 유도체, 폴리(2, 5-디알콕시-1, 4-페닐렌) [RO-PPP], 폴리(2, 5-디헥소키시-1, 4 -페닐렌) 등을 들수 있다. 폴리티오펜계에는, 폴리티오펜[PT]의 유도체, 폴리(3-알킬티오펜)[PAT], 폴리(3-헥실티오펜) [PHT], 폴리(3-사이클로헥실티오펜) [PCHT], 폴리(3-사이클로헥실-4-메틸테오펜) [PCHMT], 폴리(3,4-디사이클로헥실티오펜) [PDCHT], 폴리[3 -(4-옥틸페닐)-티오펜] [POPT], 폴리[3-(4-옥틸페닐)-2, 2 비티오펜] [PTOPT]등을 들수 있다. 폴리프레오렌계에는, 폴리프르오렌[PF]의 유도체, 폴리(9, 9-디알킬프레오렌)[PDAF], 폴리(9, 9-디옥틸플루오렌) [PDOF]등을 들수 있다.
또한, 정공수송성의 고분자계 유기발광재료를, 양극과 발광성의 고분자계 유기발광재료 사이에 배치되어 형성하면, 양극으로부터의 정공 주입성을 향상시키는 것이 가능하다. 일반적으로 억셉터 재료와 같이 물을 용해시킨 것을 스핀코트법 등으로 도포한다. 또한, 유기용매에는 불용이므로, 상술한 발광성의 유기발광재료와의 적층이 가능하다. 정공수송성 고분자계 유기발광재료로서는, PEDOT과 억셉터 재료로서의 슈우노우스루온산(CSA)의 혼합물, 폴리아닐린[PANI]과 억셉터 재료로서의 폴리스틸렌스루혼산[PSS]의 혼합물 등을 들수 있다.
또한, 발광층은 단색 또는 백색의 발광을 수행하는 구성으로 이루는 것이 가능하다. 백색발광재료를 이용하는 경우에는, 화소의 광방사측에 특정 파장의 광을 투과하는 필터(착색층)를 설치한 구성으로서 칼라 표시를 가능하게 하는 것이 가능하다.
백색으로 발광하는 발광층을 형성하는데는, 예를들어, Alq3, 부분적으로는 적색발광색소인 나일 레드를 도핑한 Alq3, Alq3, p-EtTAZ, TPD(방향족 디아민)을 증착법에 의해 순차적으로 적층하는 것으로 백색을 얻는 것이 가능하다. 또한, 스핀코팅을 이용한 도포법에 의해 EL을 형성하는 경우에는, 도포한 후에, 진공가열로 소성하는 것이 바람직하다. 예를들어, 정공 주입층으로서 작용하는 폴리(에틸렌디옥시티오펜)/폴리(스틸렌스루온산) 수용액(PEDOT/PSS)을 전면에 도포, 소성, 그 후에, 발광층으로서 작용하는 발광중심색소(1, 1, 4, 4-테트라페닐-1, 3-부타디엔(TPB), 4-디시아노메틸렌-2-메틸-6-(p-디메틸아미노-스티릴)-4H-필란(DCM1), 나일 레드, 크마린6 등) 도핑한 폴리비닐카본(PVK) 용액을 전면에 도포, 소성하면 바람직하다.
발광층은 단층으로 형성하는 것이 가능하며, 홀수송성의 폴리비닐카르바졸(PVK)에 전자 수송성의 1, 3, 4-옥사디아졸 유도체(PBD)를 분산시켜도 좋다. 또한, 30wt%의 PBD를 전자 수송제로서 분산하고, 4종류의 색소(TPB, 크마린6, DCM1, 나일 레드)를 적당량 분산하여 백색 발광이 얻어진다. 여기서 표시한 백색발광이 얻어지는 발광소자는 물론이고, 발광층의 재료를 적당히 선택하므로, 적색발광, 녹색발광, 또는 청색발광이 얻어지는 발광소자를 제조하는 것이 가능하다.
더욱이, 금속 착물등을 포함하는 삼중항 여기 발광재료는 일중항 여기 발광재료는 물론이고 발광층에 대해서 사용될 수 있다. 예를들어, 휘도가 비교적 짧은 시간에 반으로 줄어드는 레드 발광 화소는 삼중항 여기 발광 재료를 이용함으로써 형성되며, 그린 및 블루 발광 화소는 일중항 여기 발광 재료로 형성된다. 삼중항 여기 발광 재료가 우수한 발광 효율을 갖으므로, 일중항 여기 발광 재료와 비교해서 동일 레벨의 휘도를 얻는 더 낮은 전력 획득 특성을 갖는다. 즉, 레드 발광 화소가 삼중항 여기 발광 재료로 형성될 때, 발광 소자를 통과하는 단지 미량의 전류만이 요구되며, 따라서 신뢰성을 개선한다. 전력 소모를 줄이기 위해서, 레드 및 그린 발광 화소가 삼중항 여기 발광 재료로 형성되는 한편, 블루 발광 화소는 일중항 여기 발광 재료로 형성될 수 있다. 높은 시계성을 갖고, 그린 광을 발광하는 발광 소자가 삼중항 발광 재료로 형성되는 경우에, 전력 소모는 더 감소된다.
삼중항 여기 발광재료의 일례로서는, 금속착체를 도판트로서 이용한 것이 있으며, 제3 천이계열 원소인 백금을 중심 금속으로 하는 금속착체, 이리듐을 중심 금속으로 하는 금속 착체 등이 알려져 있다. 삼중항 여기 발광재료로서는, 이들의 화합물에 한정하지 않고, 상기 구조를 갖고, 또한 중심금속에 주기표의 8 내지 10속에 속하는 원소를 갖는 화합물을 이용하는 것도 가능하다.
이상에 게재한 발광층을 형성하는 물질은 일례이며, 정공 주입 수송층, 정공 수송층, 전자 주입 수송층, 전자 수송층, 발광층, 전자 블록층, 정공 플록층 등의 기능성의 각층을 적당히 적층하여 발광소자를 형성하는 것이 가능하다. 또한, 이들의 각층을 합친 혼합층 또는 혼합접합을 형성하여도 좋다. 발광층의 층구조는 변할 수 있으며, 특정의 전자 주입 영역이나 발광 영역을 구비하지 않는 대신에, 오로지 이 목적용의 전극층을 구비하기도 하며, 발광성의 재료를 분산시켜서 구비하기도 하는 변형은, 본 발명의 취지를 면탈하지 않는 범위에서 허용된다.
상기와 같은 재료로 형성한 발광소자는, 순방향으로 바이어스하는 것으로 발광한다. 발광소자를 이용하여 형성하는 표시 장치의 화소는, 단순 매트릭스 방식, 또는 액티브매트릭스 방식으로 구동하는 것이 가능하다. 어느 것으로 해도, 각각의 화소는, 어떤 특정의 타이밍에서 순방향 바이어스를 인가하여 발광시키는 것이 되지만, 어떤 일정기간은 비발광 상태로 된다. 이 비발광 시간에 역방향의 바이어스를 인가하여 발광소자의 신뢰성을 향상시키는 것이 가능하다. 발광 소자로는, 일정 구동조건하에서 발광 강도가 저하하는 열화나, 화소내에서 비발광 영역이 확대하여 본 후 휘도가 저하하는 열화 모드가 있으나, 순방향 및 역방향으로 바이어스를 인가하는 교류적인 구동을 수행하여, 열화의 진행을 늦추는 것이 가능하며, 발광장치의 신뢰성을 향상시키는 것이 가능하다. 또한, 디지털 구동, 아날로그 구동 어느쪽도 적용가능하다.
도12a 내지 12c에는 도시되지 않았지만, 소자를 갖는 기판과 대향하는 봉지 기판에 칼라 필터(착색층)을 형성해도 좋다. 칼라 필터(착색층)은 액적 토출법에 의해서 선택적으로 형성하는 것이 가능하다. 칼라 필터(착색층)를 이용하면, 고정세 표시를 수행하는 것이 가능하다. 칼라 필터(착색층)에 의해서, 각 RGB의 발광 스펙트럼에 있어서 브로드한 피크를 예리하게 되도록 보정가능하기 때문이다.
이상, 각 RGB의 발광을 표시하는 재료를 형성하는 경우를 설명했으나, 단색의 발광을 표시하는 재료를 형성하고, 칼라 필터나 색변환층을 조합시켜서 풀칼라 표시를 수행하는 것이 가능하다. 칼라 필터(착색층)나 색변환층은, 예를들어 봉지기판에 형성하고, 기판으로 부착하면 좋다. 또한 상술한 바와 같이, 단색의 발광을 표시하는 재료, 칼라 필터(착색층), 및 색변환층중 어느 것도 액적토출법에 의해 형성하는 것이 가능하다.
물론 단색광의 표시를 수행해도 좋다. 예를들어, 단색발광을 이용하여 에리어 칼라 타입의 표시 장치를 형성하여도 좋다. 에리어 칼라 타입은, 패시브 매트릭스형의 표시부가 적합하며, 주로 문자나 기호를 표시하는 것이 가능하다.
상기 구성에 있어서, 음극으로는, 일함수가 작은 재료를 이용하는 것이 가능하며, 예를들어, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 전계 발광층은, 단층형, 적층형, 또는 층의 계면이 아닌 혼합형의 어느 것이어도 좋다. 또한 싱글렛 재료, 트리플렛 재료, 또는 그들을 조합한 재료나, 유기화합물 또는 무기화합물을 포함하는 전하주입수송 물질 및 발광 재료로 형성하고, 그 분자수로부터 저분자계 유기 화합물, 중분자계 유기화합물(승화성을 갖지 않고, 분자수가 20이하, 또는 연쇠하는 분자의 길이가 10㎛ 이하의 유기화합물을 지칭함), 고분자계 유기화합물로부터 선택된 일종은 복수종의 층을 포함하며, 전자 주입수송성 또는 정공 주입성의 무기화합물과 조합하여도 좋다. 제1 전극층(484), 제2 전극층(465), 제1 전극층(472), 제2 전극층(474)은 광을 투과하는 투명 도전막을 이용하여 형성하고, 예를들어, ITO, ITSO 외, 산화 인듐에 2 내지 20%의 산화 아연(ZnO)를 혼합한 투명도전막을 이용한다. 또한, 제1 전극층(484), 제1 전극층(463), 제1 전극층(472) 형성 전에, 산소 대기 중에서의 플라즈마 처리나 진공 대기에서의 가열처리를 수행하면 좋다. 융벽은, 규소를 포함하는 재료, 유기재료 및 화합물 재료를 이용하여 형성한다. 도한, 다공질막을 이용하여도 좋다. 단, 아클릴, 폴리이미드 등의 감광성, 비감광성의 재료를 이용하여 형성하면, 그 측명은 곡률반경이 연속적으로 변하는 형상이 되며, 상층의 박막이 단절함이 없이 형성되므로 바람직하다. 본 실시예 모드는, 실시예 모드1, 실시예 모드2와 자유롭게 조합시키는 것이 가능하다.
실시예 모드5
다음에, 실시예 모드2 내지 4에 의해서 제조되는 표시 패널에 구동용 트랜지스터 회로를 실장하는 태양에 대해서 설명한다.
먼저, COG 방식을 채용한 표시 장치에 있어서, 도27a를 이용하여 설명한다. 기판(2700)상에는, 문자나 화상 등의 정보를 표시하는 화소부(2701)가 설치되어 있다. 복수의 구동회로가 설치된 기판을, 구형상으로 분단하고, 분단후의 구동회로(드라이버 IC라도고 표기)(2751)는, 기판(2700)상에 실장된다. 도27a는 복수의 드라이버 IC(2751), 드라이버 IC(2751)DML 앞에 FPC2750을 실장하는 형태를 도시한다. 또한, 분할하는 크기를 화소부의 신호선측의 변의 길이와 거의 같게 하고, 단수의 드라이버 IC에, 이 드라이버 IC의 앞에 테이프를 실장하여도 좋다.
또한, TAB 방식을 채용하여도 좋고, 그 경우는, 도27b에 표시하는 바와 같이 복수의 테이프를 부착하여, 이 테이프에 드라이버 IC를 실장하면 좋다. COG 방식의 경우와 동일하게, 단수의 테이프에 단수의 드라이버 IC를 실장하여도 좋고, 이 경우에는, 강도의 문제로부터, 드라이버 IC를 고정하는 금속편 등을 함께 부착해도 좋다.
이들의 표시 패널에 실장하는 드라이버 IC는, 생산성을 향상시키는 관점에서, 일변이 300mm로부터 1000mm 이상의 구형상의 기판상에 복수개 형성하는 것이 바람직하다.
즉, 기판상에 구동회로부와 입축력 단자를 하나의 유닛으로 하는 회로 패턴을 복수개 형성하며, 최후에 분할하여 취출하면 좋다. 드리아버 IC의 긴변의 길이는, 화소부의 일변의 길이나 화소 피치를 고려하여, 긴변이 15 내지 80mm, 단변이 1 내지 6mm의 구형상으로 형성하여도 좋으며, 화소 영역의 일변, 또는 화소부의 일변과 각구동회로의 일변을 만족하는 길이로 형성해도 좋다.
드라이버 IC의 IC 칩에 대한 외형 수치의 우위성은 긴변의 길이에 있으며, 긴변이 15 내지 80mm로 형성된 드라이버 IC를 이용하면, 화소부에 대응하여 실장하는데 필요한 수가 IC 칩을 이용하는 경우보다도 적게되며, 제조상의 수율을 향상시키는 것이 가능하다. 또한, 유리 기판상에 드라이버 IC를 형성하면, 모체로서 이용하는 기판의 형상에 한정되지 않으므로 생산성을 낮추지 않는다. 이것은, 원형의 실리콘 웨이퍼를 취출하는 경우와 비교하면, 큰 우위점이다.
또한, 도26b와 같이 주사선측 구동회로(3702)는 기판상에 일체 형성되는 경우, 화소부(3701)의 외측 영역에는, 신호선측의 구동회로가 형성된 드라이버 IC가 실장된다. 이들의 드라이버 IC는, 신호선측의 구동회로이다. RGB 풀칼라에 대응한 화소 영역을 형성하기 위해서는, XGA 유리로 신호선의 수가 3072개 필요하며, UXGA 유리에서는 4800개가 필요하게 된다. 이와 같은 갯수로 형성된 신호선은, 화소부(3701)의 단부에서 수 블록마다 구분하여 인출선을 형성하고, 드라이버 IC의 출력단자의 피치에 맞추어 모여진다.
드라이버 IC는, 기판상에 형성된 결정질 반도체에 의해 형성되는 것이 바람직하며, 이 결정질 반도체는 연속 발광의 레이저광을 발생시키는 발진기로서는, 연속 발광의 고체 레이저를 이용하면, 결정 결함이 적고, 대입경의 다결정 반도체층을 이용하여, 트랜지스터를 작성하는 것이 가능하게 된다. 또한 이동도나 응답 속도가 양호하므로 고속 구동이 가능하며, 종래보다도 소자의 동작 주파수를 향상시키는 것이 가능하며, 특성 변화가 적으므로 높은 신뢰성을 얻는 것이 가능하다. 또한, 동작주파수의 향상을 목적으로 하여, 트랜지스터의 채널 길이 방향과 레이저광의 주사방향이 일치시키면 좋다. 이것은, 연속발광 레이저에 의한 레이저 결정화 공정에서는, 트랜지스터의 채널 길이 방향과 레이저 광의 기판에 대한 주사방향이 대략 병행(바람직하게는 -30도 이상 30도 이하)인 때에는, 가장 높은 이동도가 얻어지기 때문이다. 또한 채널 길이방향과는, 채널 형성 영역에 있어서, 전류가 흐르는 방향, 다시 말하면 전하가 이동하는 방향과 일치한다. 이와 같이 제조된 트랜지스터는, 결정립이 채널 방향으로 연재하는 다결정 반도체층에 의해서 구성되는 활성층을 가지며, 이와 같은 것은 결정립계가 대략 채널방향에 따라서 형성되고 있다는 것을 의미한다.
레이저 결정화를 수행하는데는, 레이저 광을 대폭적으로 좁히는 것이 바람직하며, 그 레이저광의 형상(비임 스폿)의 폭은, 트랜지스터 IC의 단변과 동일한 폭의 1mm 이상 3mm 이하 정도로 하는 것이 좋다. 또한, 피조사체에 대해서, 충분히 또한 효율적인 에너지 밀도를 확보하기 위해서, 레이저광의 조사 영역은, 선상인 것이 바람직하다. 단, 여기서 말하는 선상이란, 엄밀한 의미로 선을 의미하고 있는 것이 아니라, 어스펙트 비의 큰 장방형 혹은 장수원형을 의미한다. 예를들어, 어스펙트 비가 2 이상(바람직하게는 10이상 1000 이하)을 나타낸다. 이와 같이, 레이저광의 형상(비임 스폿)의 폭을 드라이버 IC의 단변과 동일한 길이로 하여, 생산성을 향상시킨 표시 장치의 제조방법을 제공하는 것이 가능하다.
도27a, b와 같이 주사선 구동회로 및 신호선 구동회로의 양방으로서, 드라이버 IC를 실장하여도 좋다. 이 경우에는, 주사선측과 신호선측에서 이용하는 드라이버 IC의 사양이 다르게 하는 것이 좋다.
화소 영역은, 신호선과 주사선이 교차하여 매트릭스를 형성하고, 각 교차부에 대응하여 트랜지스터가 배치된다. 본 발명은, 화소 영역에 배치되는 트랜지스터로서, 비정질 반도체 또는 반비정질 반도체를 채널부로 한 TFT를 이용하는 것을 특징으로 한다. 비정질 반도체는, 플라즈마 CVD법이나 스퍼터링법 등의 방법에 의해 형성한다. 반비정질 반도체는, 플라즈마 CVD법으로 300℃ 이하의 온도에서 형성하는 것이 가능하며, 예를들어, 외부치수 550 X 650mm의 무알칼리 유리 기판이어도, 트랜지스터를 형성하는데 필요한 막두께를 단시간에 형성한다고 하는 특징을 갖는다. 이와 같은 제조 기술의 특징은, 대화면의 표시 장치를 제조하는데 효과적이다. 또한, 반비정질 TFT는, SAS로 채널 형성 영역을 구성하는 것에 의해 2 내지 10cm2/V.sec의 전계효과 이동도를 얻는 것이 가능하다. 또한, 본 발명을 이용하면, 패턴을 소망의 형상으로 제어성이 양호하게 형성하는 것이 가능하므로, 이와 같은 채널 폭이 짧은 미세한 배선도 쇼트 등의 불량이 생기지 않고 안정적으로 형성하는 것이 가능하다. 화소를 충분히 기능시키는 데는 필요한 전기특성을 갖는 TFT를 형성하는 것이 가능하다. 따라서, 이 TFT를 화소의 스위칭용 소자나, 주사선측의 구동회로를 구성하는 소자로서 이용하는 것이 가능하다. 따라서, 시스템 온 패널화를 실현한 표시 패널을 제조하는 것이 가능하다.
반도체층을 SAS로 형성한 TFT를 이용하는 것에 의해서, 주사선측 구동회로도 기판상에 일체 형성하는 것이 가능하며, 반도체층을 AS로 형성한 TFT를 이용하는 경우에는, 주사선측 구동회로 및 신호측 구동회로의 양방을 드라이버 IC로 실장하면 좋다.
그 경우에는, 주사선측과 신호선측에서 이용하는 드라이버 IC의 사양을 다르게 하는 것이 바람직하다. 예를들면, 주사선측의 드라이버 IC를 구성하는 트랜지스터에는 30V 정도의 내압이 요구되며, 구동주파수는 100kHz 이하이며, 비교적 고속동작은 요구되지 않는다. 따라서, 주사선측의 드라이버를 구성하는 트랜지스터의 채널길이(L)은 충분히 크게 설정하는 것이 바람직하다. 한편, 신호선측의 드라이버 IC의 트랜지스터에는, 12V 정도의 내압이 있으면 충분하지만, 구동 주파수는 3V에서 65MHz 정도이며, 고속동작이 요구된다. 그러므로, 드라이버를 구성하는 트랜지스터의 채널길이 등은 미크론 룰로 설정하는 것이 바람직하다. 본 발명을 이용하면, 미세한 패턴 형성이 제어성이 좋게 되는 것이 가능하므로, 이와 같은 미크론 룰에도 충분히 대응하는 것이 가능하다.
드라이버 IC의 실장방법은, 특히 한정되지 않고, 공지의 COG 방법이나 와이어 본딩 방법, 혹은 TAB 방법을 이용하는 것이 가능하다.
드라이버 IC의 두께는, 대향기판과 동일한 두께로 하여, 양자 간의 높이는 거의 같게 되며, 표시 장치 전체로서의 박형화에 기여한다. 또한, 각각의 기판을 동일한 재료로 하여 제조하므로, 이 표시 장치에 온도변화가 발생하여도 열응력이 발생함이 없이, TFT로 제조된 회로의 특성을 손상시키지 않는다. 그 외에도, 본 실시예 모드에서 나타나는 바와 같이 IC 칩보다도 긴 드라이버 IC로 구동회로를 실장하여, 하나의 화소영역에 대해서, 실장되는 드라이버 IC의 갯수를 감소시키는 것이 가능하다.
이상과 같이 하여, 표시 패널에 구동회로를 포함시키는 것이 가능하다.
실시예 모드 6
본 발명의 표시 장치에 구비되는 보호회로의 일례에 대해서 설명한다.
도27에 도시된 바와같이, 외부 회로와 내부 회로의 사이에 보호회로(2713)를 형성하는 것이 가능하다. 보호회로는, TFT, 다이오드, 저항소자 및 용량소자 등으로부터 선택된 하나 또는 복수의 소자에 의해서 구성되는 것이며, 이하에는 몇개의 보호회로의 구성과 그 동작에 있어서 설명한다. 먼저, 외부회로와 내부회로의 사이에 배치되는 보호회로에서, 하나의 입력단자에 대응한 보호회로의 등가회로도의 구성에 있어서, 도24를 이용하여 설명한다. 도24a에 도시하는 보호회로는, p 채널형 박막 레지스터(7220, 7230), 용량소자(7210, 7240), 저항소자(7250)를 갖는다. 저항소자(7250)은 2단자의 저항이며, 일단에는 입력전압 Vin(이하, Vin으로 표기)이, 타단에는 저전위전압 VSS(이하, VSS라 표기)이 주어진다.
도24b에 도시하는 보호회로는, p채널 형박막 트랜지스터(7220, 7230)를, 정류성을 갖는 다이오드(7260, 7270)으로 대용한 등가회로도이다. 도24c에 도시하는 보호회로는, p채널형 박막 트랜지스터(7220, 7230)을, TFT(7350, 7360, 7370, 7380)으로 대용한 등가회로이다. 또한, 상기와는 다른 구성의 보호회로로서, 도24d에 도시하는 보호회로는, 저항(7280, 7290)과, n채널형 박막 트랜지스터(7300)을 갖는다. 도24E에 도시하는 보호회로는, 저항(7280, 7290), p채널형 박막 트랜지스터(7310) 및 n 채널형 박막 트랜지스터(7320)을 갖는다. 보호회로를 설치하는 것으로 전위의 급격한 서지(surge)를 방지하며, 소자의 파괴 또는 손상을 방지하는 것이 가능하며, 신뢰성이 향상된다. 또한, 상기 보호회로를 구성하는 소자는, 내압에 우수한 비정질 반도체에 의해 구성하는 것이 바람직하다. 본 실시예 모드는, 상기의 실시예 모드와 자유롭게 조합하는 것이 가능하다.
본 실시예 모드는, 실시예 형태1 내지 5와 각각 조합하여 이용하는 것이 가능하다.
실시예 모드7
본 실시예 모드에서 도시하는 표시 패널의 화소의 구성에서, 도10에 도시하는 등가회로도를 참조하여 설명한다. 본 실시예 모드에서는, 화소의 표시소자로서 발광소자(EL 소자)를 이용하는 예를 설명한다.
도10a에 도시하는 화소는, 열방향으로 신호선(710) 및 전원선(711), 전원선(712), 전원선(713), 행방향으로 주사선(714)이 배치된다. 또한, TFT(701)은, 스위칭용 TFT, TFT(703)은 구동용 TFT, TFT(704)는 전류제어용 TFT이며, 다른 용량소자(702) 및 발광소자(705)를 갖는다.
도10c에 도시하는 화소는, TFT(703)의 게이트 전극이, 행방향으로 배치된 전원선(712)에 접속되는 점이 다르며, 이 이외에는 도10a에 도시하는 화소와 같은 구성이다. 즉, 도10a, 10c에 도시하는 양화소는, 동일 등가회로도를 도시한다. 그러나, 열방향으로 전원선(712)이 배치되는 경우(도10a)와, 행방향으로 전원선(712)가 배치되는 경우(도10c)에는, 각 전원선은 다른 레이어의 도전체층으로 형성된다. 여기서는, TFT(703)의 게이트 전극이 접속되는 배선에 주목하고, 이들을 제조하는 레이어가 다른 것을 표시하기 위해서, 도10a, 10c와 별도로 기재한다.
도10a, 10c에 도시하는 화소의 특징으로서, 화소내에 TFT(703), TFT(704)가 직렬로 접속되어 있으며, TFT(703)의 채널 길이 L3, 채널 폭 W3, TFT(704)의 채널 길이 L4, 채널 폭 W4는, L3/W3: L4/W4 = 5 내지 6000 : 1 을 만족시키기 위해서 설정되는 점을 들수 있다. 6000 : 1을 만족시킨 경우의 일례로서는, L3가 500㎛, W3가 3㎛, L4가 3㎛, W4가 100㎛의 경우가 있다.
또한, TFT(703)은, 포화 영역에서 동작하며 발광소자(705)에 흐르는 전류치를 제어하는 역할을 가지며, TFT(704)는 선형영역에서 동작하며 발광소자(705)에 대한 전류의 공급을 제어하는 역할을 갖는다. 양 TFT는 같은 도전형을 갖으면 제조공정상 바람직하다. 또한 TFT(703)에는, 인헨스먼트형뿐 아니고, 디플리션형의 TFT를 이용하여도 좋다. 상기 구성을 갖는 본 발명은, TFT(704)가 선형 영역에서 동작하도록, TFT(704)의 VGS의 약간의 변화는 발광소자(705)의 전류치에 영향을 미치지 않는다. 즉, 발광소자(705)의 전류치는, 포화영역에서 동작하는 TFT(703)에 의해 결정된다. 상기 구조를 갖는 본 발명은, TFT의 특성 변화에 기인한 발광소자의 휘도 변화를 개선하여 화질을 향상시킨 표시 장치를 제공하는 것이 가능하다.
도10a 내지 10d에 도시하는 화면에 있어서, TFT(701)은, 화소에 대한 비디오 신호의 입력을 제어하는 것이며, TFT(701)이 온 되어, 화소내에 비디오 신호가 입력되면, 용량소자(702)에 그 비디오 신호가 보유된다. 또한 도10a, 10c에는, 용량소자(702)를 설치한 구성을 나타냈으나, 본 발명은 이것에 한정하지 않고, 비디오 신호를 보유하는 용량이 게이트 용량 등으로 사용되는 경우에는, 명시적으로 용량 소자(702)를 설치하지 않아도 좋다.
발광소자(705)는, 2개의 전극간에 전계 발광층이 배치되는 구조를 가지며, 순방향 바이어스 방향의 전압이 인가되도록, 화소전극과 대향전극의 사이(양극과 음극의 사이)에 전위차가 설치된다. 전계 발광층은 유기 재료나 무기 재료 등의 광범위하게 걸친 재료에 의해 구성되며, 이 전계 발광층에 있어서 휘도에는, 일중항 여기 상태로부터 기저상태로 흐를 때의 발광(형광)과, 삼중항 여기상태로부터 기상태로 흐를 때의 발광(인광)이 포함된다.
도10b에 도시하는 화소는, TFT(706)과 주사선(716)을 추가하고 있는 이외에는, 도10a에 도시하는 화소구성과 동일하다. 이와같이, 도10d에 도시하는 화소는, TFT(706)과 주사선(716)을 추가하고 있는 이외에는, 도10c에 도시하는 화소구성과 동일하다.
TFT(706)는, 새롭게 배치된 주사선(716)에 의해 온 또는 오프가 제어된다. TFT(706)이 온 되면, 용량소자(702)에 보유된 전하는 방전되며, TFT(704)는 오프된다. 즉, TFT(706)의 배치에 의해, 강제적으로 발광소자(705)에 전하가 흐르지 않는 상태를 만드는 것이 가능하다. 따라서, 도10b, 10d의 구성은, 모든 화면에 대한 신호의 쓰기를 갖지 않고, 쓰기 기간의 개시와 동시 또는 직후에 점등기간을 개시하는 것이 가능하므로, 듀티비를 향상하는 것이 가능하다.
도10e에 도시하는 화소는, 열방향으로 신호선(750), 전원선(751), 전원선(752), 행방향으로 주사선(753)이 배치된다. 또한,TFT(741)은 스위칭용 TFT, TFT(743)은 구동용 TFT이며, 다른 용량소자(742) 및 발광소자(744)를 갖는다. 도10F에 도시하는 화소는, TFT(745)와 주사선(754)를 추가하는 이외에는, 도10e에 도시하는 화소구성과 동일하다. 또한, 도10f의 구성도, TFT(745)의 배치에 의해, 듀티비를 향상시키는 것이 가능하다.
이상과 같이, 본 발명을 이용하면, 배선 등의 패턴을 형성불량을 발생하지 않고 정밀하게 안정되게 형성하는 것이 가능하므로, TFT에 높은 전기적 특성이나 신뢰성도 부여하는 것이 가능하며, 사용목적에 맞게 화소의 표시능력을 향상시키기 위한 응용기술에도 충분히 대응할 수 있다.
본 실시예 모드는, 실시예 모드1, 실시예 모드2, 실시예 모드4 내지 6과 각각 조합하여 이용하는 것이 가능하다.
실시예 모드 8
실시예 모드 8은 도9를 이용하여 설명한다. 도9는 본 발명을 적용하여 제조되는 TFT 기판(2800)을 이용하여 EL 표시 모듈을 구성하는 일례를 도시한다. 도9에서, TFT 기판(2800)상에는, 화소에 의해 구성된 화소부가 형성되어 있다.
도9에는, 화소부의 외측에 있어서, 구동회로와 화소의 사이에, 화소에 형성된 것과 동일한 TFT 또는 그 TFT의 게이트와 소스 또는 드레인의 일방을 접속하여 다이오드와 동일하게 동작시킨 보호회로부(2801)가 구비되어 있다. 구동회로(2809)는, 단결정 반도체로 구성된 드라이버 IC, 유리 기판상에 다결정 반도체막으로 형성된 스위칭 IC, 혹은, SAS로 형성된 구동 회로등이 적용되고 있다.
TFT 기판(2800)은, 액적토출법으로 형성된 스페이서(2806a), 스페이서(2806b)를 통해서 봉지기판(2820)과 고착되어 있다. 스페이서는, 기판의 두께가 얇고, 또 화소부의 화적이 대형화한 경우에도, 2매의 기판의 간격을 일정하게 유지하기 위해 설치하여 놓는 것이 바람직하다. TFT(2802), TFT(2803)과 봉지기판(2820)의 사이에 있는 공간에는 적어도 가시 영역의 광에 대해서 투광성을 갖는 수지 재료를 충진하여 고체화하여도 좋으며, 무수화한 질소 혹은 불활성기체를 충진시켜도 좋다.
도9에는 발광소자(2804), 발광소자(2805), 발광소자(2815)를 상면 방사형(톱 에미션형)의 구성으로 한 경우를 도시하며, 도면에서 도시하는 화살의 방향으로 광을 방사하는 구성으로 하고 있다. 각 화소는, 화소를 적색, 녹색, 청색으로 발광색을 다르게 하여 놓으므로, 다색표시를 수행하는 것이 가능하다. 또한, 이 때 봉지기판(2820)측에 각색에 대응한 착색층(2807a), 착색층(2807b), 착색층(2807c)을 형성하여 놓으므로, 외부에 방사되는 발광의 색순도를 높이는 것이 가능하다. 또한, 화소를 백색광 소자로서 착색층(2807a), 착색층(2807b), 착색층(2807c)로 조합시켜도 좋다.
외부회로인 구동회로(2809)는, TFT 기판(2800)의 일단에 설치된 주사선 혹은 신호선 접속단자와, 배선기판(2810)에 접속된다. 또한, TFT기판(2800)에 접하여 혹은 근접시켜서, 히트 파이프(2813)과 방열판(2812)을 설치하며, 방열효과를 높이는 구성으로 하여도 좋다.
또한, 도9에는, 톱에미션의 EL 모듈로 했으나, 발광소자의 구성이나 외부회로기판의 배치를 변화시켜 바텀 에미션 구조, 물론 상면, 하면 양방으로부터 광이 방사하는 양면 방사 구조로 하여도 좋다. 톱 에니션형의 구성의 경우에, 격벽인 절연층을 착색 블랙 매트릭스로서 이용하여도 좋다. 이 격벽은 액적토출법에 의해 형성하는 것이 가능하며, 폴리이미드 등의 수지재료로, 안료계의 흑색 수지나 카본 블랙 등을 혼합시켜서 형성하면 좋으며, 그 적층으로도 좋다.
또한, EL 표시 모듈은, 위상차판이나 편광판을 이용하여, 외부로부터 입사하는 광의 반사광을 차단하도록 하여도 좋다. 또한 상면 방사형의 표시 장치라면, 격벽인 절연층을 착색 블랙 매트릭스로 이용하여도 좋다. 이 격벽은 액적토출법 등에 의해서도 형성하는 것이 가능하며, 안료계의 흑색수지나, 폴리이미드 등의 수지재료에, 카본 블랙 등을 혼합시켜도 좋으며, 그 적층으로도 좋다. 액적토출법에 의해서, 다른 재료를 같은 영역에 복수회 토출하며, 간격을 형성하여도 좋다. 위상차판으로서는 (λ/4, λ/2), 편광판이라고 하는 구성이 되며, 발광소자로부터 방사된 광은, 이들을 통과하여 편광판측 보다 외부에 방사된다. 이 위상차판이나 편광판은 광이 방사되는 측에 설치되면 좋으며, 앙면 방사되는 양면방사형의 표시 장치이면 양방으로 설치하는 것이 가능하다. 또한, 편광판의 외측에는 반사방지막을 갖고 있어도 좋다. 이것에 의해, 보다 정밀한 화상을 표시하는 것이 가능하다.
TFT 기판(2800)에 있어서, 화소부가 형성된 측에 실재나 접착성 수지를 이용하여 수지막을 부착하여 봉지 구조를 형성하여도 좋다. 본 실시예 모드에서는, 유리 기판을 이용하는 유리 봉지를 표시하였으나, 수지에 의한 수지봉지, 플라스틱에 의한 플라스틱 봉지, 막에 의한 막 봉지 등 다양한 봉지방법을 이용하는 것이 가능하다. 수지막의 표면에는 수증기의 투과를 방지하는 가스 배리어막을 설치하여 놓으면 좋다. 막봉지 구조로 하여, 박형화 및 경량화를 이루는 것이 가능하다.
본 실시예 모드는, 실시예 모드1, 실시예 모드2, 실시예 모드4 내지 7과 각각 조합시켜 이용하는 것이 가능하다.
실시예 모드 9
본 실시예 모드를 도20a 및 도20b를 이용하여 설명한다. 도20a, 도20b는, 본 발명을 적용하여 제조하는 TFT 기판(2600)을 이용하여 액정 표시 모듈을 구성하는 일례를 도시하고 있다.
도20a는 액정 표시 모듈의 일례로서, TFT 기판(2600)과 대향기판(2601)이 실 재(2602)에 의해 고착되며, 그 상이에 화소부(2603)과 액정층(2604)가 설치되는 표시영역을 형성하고 있다. 착색층(2605)는 칼라 표시를 수행하는 경우에 필요하며, RGB 방식의 경우는, 적, 녹, 청의 각색에 대응한 착색층이 각 화소에 대응하여 설치되어 있다. TFT 기판(2600)과 대향기판(2601)의 외측에는 편광판(2606, 2607), 렌즈 막(2613)이 설치되어 있다. 광원은 냉음극관(2609)에 의해 TFT 기판(2600)과 접속되며, 회로기판(2612)은, 플랙셔블 배선기판(2609)에 의해 TFT 기판(2600)과 접속되며, 제어 회로나 전원회로 등의 외부회로가 포함되어 있다. 액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, MVA(Multi-domain Veritical Alignment) 모드, ASM(Axially Symmetric aligned Mcro-cell) 모드, OCB 모드 등을 이용하는 것이 가능하다.
특히, 본 발명에서 제조하는 표시 장치는 고속응답이 가능한 OCB 모드를 이용하는 것에 의해 고성능화하는 것이 가능하다. 도20b는 도20a의 액정 표시 모듈에 OCB 모드를 적용한 일례이며, FS-LCD(Field sequencital -LCD)로 되어 있다. FS-LCD는, 1 프레임 기간에 적색발광과 녹색 발광과 청색 발광을 각각 수행하는 것으로서, 시간분할을 이용하여 화상을 합성하고 칼라 표시를 수행하는 것이 가능하다. 또한, 각 발광을 발광 다이오드 또는 냉음극선관 등으로 수행하므로, 칼라 필터가 불필요하다. 따라서, 3원색의 칼라 필터를 열거할 필요가 없으므로 같은 면적으로 9배의 화소를 표시하는 것이 가능하다. 한편, 1 프레임 기간에 3색의 발광을 수행하므로, 액정의 고속 응답이 요구된다. 본 발명의 표시 장치에, FS방식, 및 OCB 모드를 적용하면, 한층 고성능인 고화질의 표시 장치, 또는 액정 텔레비젼 장치를 완성하는 것이 가능하다.
OCB 모드의 액정층은, 모든 π 셀 구조를 갖고 있다. π 셀 구조란, 액정 분자의 프리틸트각이 액티브 매트릭스 기판과 대향기판의 기판 사이의 중심면에 대하여 면대칭의 관계로 배향된 구조이다. π셀 구조의 배향상태는, 기판간에 전압이 인가되지 않는 시간은 스프레이 배향이 되며, 전압을 인가하면 밴드 배향으로 이행한다. 더욱이 전압을 인가하면 벤드 배향의 액정분자가 양기판과 수직으로 배향하고, 광이 투과하는 상태가 된다. 또한, OCB 모드로 하면, 종래의 TN 모드보다 약 10배 빠른 속도 응답성을 실현가능하다.
또한, FS방식에 대응하는 모드로서, 고속동작이 가능한 강유전성 액정(FLC)을 이용한 HV-FLC, SS-FLC 등도 이용하는 것이 가능하다. OCB 모드는 점도가 비교적 낮은 네마틱 액정이 사용되며, HV-FLC, SS-FLC에는, 스맥틱 액정이 이용되지만, 액정 재료로서는, FLC, 네마틱 액정, 스맥틱 액정 등의 재료를 이용하는 것이 가능하다.
또한, 액정 표시 모듈의 고속광학응답 속도는, 액정 표시 모듈의 셀 갭을 좁게 하여 고속화한다. 또한 액정재료의 점도를 낮추는 것으로도 고속화가 가능하다. 상기 고속화는, TN 모듈의 액정 표시 모듈의 화소 영역의 화소, 또는 도트 피치가 30㎛ 이하의 경우에, 보다 효과적이다.
도20b의 액정 표시 모듈은 투과형의 액정 표시 모듈을 표시하고 있고, 광원으로서 적색 광원(2910a), 적색광원(2910b), 적색광원(2910c)이 설치되어 있다. 광원은 적색 광원(2910a), 적색광원(2910b), 적색광원(2910c)을 각각 온 오프를 제어하기 위해서, 제어부(2912)가 설치되어 있다. 제어부(2912)에 의해, 각 색의 발광이 제어되며, 액정에 광을 입사하며, 시간분할을 이용하여 화상을 합성하며, 칼라 표시가 수행된다.
이상과 같이 본 발명을 이용하면, 고세정, 고신뢰성의 액적표시 모듈을 제조하는 것이 가능하다.
본 실시예 모드는, 실시예 모드1, 실시예 모드2, 실시예 모드5, 실시예 모드6과 각각 조합시켜서 이용하는 것이 가능하다.
실시예 모드 10
본 발명에 의해서 형성되는 표시 장치에 의해서, 텔레비젼 장치를 완성시키는 것이 가능하다. 도21은 텔레비젼 장치의 주요 구성을 표시하는 블록도를 도시한다. 표시 패널에는, 도26a에 도시된 바와 같은 구성으로서 화소부(601) 만이 형성되어 주사선측 구동회로(603)과 신호선측 구동회로(602)가, 도27b과 같은 TAB 방식에 의해 장식되는 경우와, 도27a와 같은 COG 방식에 의해 실장되는 경우와, 도26b에 도시하는 바와 같이 TFT를 형성하고, 화소부(601)과 주사선측 구동회로(603)를 기판상에 일체형성하고 신호선측 구동회로(602)를 별도로 드라이버 IC로서 실장하는 경우, 또는 도26C에서 도시하는 바와 같이 화소부(601)와 신호선측 구동회로(602)와 주사선측 구동회로(603)을 기판상에 일체형성하는 경우 등이 있으나, 이와같은 형태로 해도 좋다.
그외의 외부회로의 구성으로서, 영상신호의 입력측에서는, 튜너(604)에서 수신한 신호 중에서, 영상신호를 증폭하는 영상신호 증폭회로(605)와, 그곳으로부터 출력되는 신호를 적, 녹, 청의 각 색에 대응한 색신호로 변환하는 영상신호처리회로(606)와, 그 영상신호를 드라이버 IC의 입력 사양으로 변환하기 위한 제어 회로(607) 등으로 되어 있다. 제어 회로(607)는, 주사선측과 신호선측에 각각 신호가 출력된다. 디지털로 구동하는 경우에는, 신호선측에 신호 분할회로(608)를 설치하고, 입력 디지털 신호를 m개 분할하여 공급하는 구성으로 하여도 좋다.
튜너(604)에서 수신한 신호중에, 음성신호는, 음성신호증폭회로(609)에 보내지며, 그 출력은 음성신호처리회로(610)를 통해서 스피커(613)에 공급된다. 제어회로(611)는 수신국(수신주파수)나 음량의 제어정보를 입력부(612)로부터 수신하고, 튜너(604)나 음성신호처리회로(610)에 신호를 송출한다.
이들의 액정 표시 모듈, EL 표시모듈을, 도23a, 23b에 도시하는 바와 같이, 셰시에 포함하여, 텔레비젼 장치를 완성시키는 것이 가능하다. 도9와 같은 EL 표시모듈을 이용하면, EL 모듈 장치를, 도20a, 도20b와 같은 액정 표시 모듈을 이용하면, 액정 텔레비젼 장치를 완성하는 것이 가능하다. 표시 모듈에 의해 주화면(2003)이 형성되며, 그외 부속설비로서 스피커부(2009), 조작 스위치 등이 설치되어 있다. 이와 같이, 본 발명에 의해 텔레비젼 장치를 완성시키는 것이 가능하다.
셰시(2001)에 표시용 패널(2002)이 포함되어 있으며, 수신기(2005)에 의해 일반의 텔레비젼 방송 수신을 시작하고, 모뎀(2004)을 통해서 유선 또는 무선에 의한 통신 네트워크에 접속하므로 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간에, 또는 수신자끼리)의 정보 통신을 하는 것이 가능하다. 텔레비젼 장치의 조작은, 셰시에 포함된 스위치 또는 별체의 리코콘 장치(2006)에 의해 수행되는 것이 가능하며, 이 리모콘 장치에도 출력하는 정보를 표시하는 표시부(2007)가 설치되어 있어도 좋다.
또한, 텔레비젼 장치에도, 주화면(2003)의 외에 서브 화면(2008)을 제2 표시용 패널로 형성하고, 채널 음량 등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에 있어서, 주화면(2003)을 시야각이 우수한 EL 표시용 패널로 형성하고, 서브 화면을 저소비 전력으로 표시가능한 액정 표시용 패널로 형성하여도 좋다. 또한, 저소비 전력화를 우선하기 위해서는, 주화면(2003)을 액정 표시용 패널로 형성하고, 서브 화면을 EL 표시용 패널로 형성하고, 서브 화면은 점감가능한 구성으로 해도 좋다. 본 발명을 이용하면, 이러한 대형기판을 이용하여, 많은 TFT나 전자부품을 이용하여도, 신뢰성이 높은 표시 장치로 하는 것이 가능하다.
도23b는 예를 들면 20 내지 80 인치의 대형 표시부를 갖는 텔레비젼 장치이며, 셰시(2010), 표시부(2011), 조작부인 리모콘 장치(2012), 스피커 부(2013) 등을 포함한다. 본 발명은, 표시부(2011)의 제조에 적용된다. 도23b의 텔레비젼 장치는, 벽부착형이 되며, 설치하는 스페이스를 넓게할 필요가 없다.
물론, 본 발명은 텔레비젼 장치에 한정되지 않고, 개인용 컴퓨터의 모니터로 시작하여, 철도의 역이나 공항 등에 있어서 정보표시판이나, 가두에 있는 광고표시판 등 특히 대면적의 표시매체로서 다양한 용도에 적용하는 것이 가능하다.
실시예 모드 11
본 발명을 적용하여, 다양한 표시 장치를 제조하는 것이 가능하다. 즉, 그들 표시 장치를 표시부에 포함시킨 다양한 전자기구에 본 발명을 적용할 수 있다.
그 모양의 전자 기기로서는, 비디오카메라, 디지털카메라, 프로젝터, 헤드 장착 디스플레이(고글형 디스플레이), 카 네비게이션, 카 스테레오, 개인용 컴퓨터, 게임 기긱, 휴대정보 단말(모바일 컴퓨터, 휴대전화 또는 전자 서적등), 기록매체를 구비한 화상재생장치(구체적으로는 Digital Versatile Disc(DVD) 등의 기록매체를 재생하고, 그 화상을 표시하는 디스플레이를 구비한 장치) 등을 들수 있다. 이들의 예를 도22에 도시한다.
도22a는, 개인용 컴퓨터이며, 본체(2101), 셰시(2102), 표시부(2103), 키보드(2104), 외부접속보드(2105), 포인팅 마우스(2106) 등을 포함한다. 본 발명은, 표시부(2103)의 제조에 적용된다. 본 발명을 이용하면, 소형화하고, 배선 등이 정밀화하여도, 신뢰성이 높은 고화질 화상을 표시하는 것이 가능하다.
도22b는 기록매체를 구비한 화상재생장치(구체적으로는 DVD재생장치)이며, 본체(2201), 셰시(2202), 표시부A(2203), 표시부B(2204), 기록매체(DVD 등) 읽기부(2205), 조작키(2206), 스피커부(2207) 등을 포함한다. 표시부A(2203)은 주로 화상정보를 표시하며, 표시부B(2204)는 주로 무자 정보를 표시하지만, 본 발명은, 이들 표시부A(2203), 표시부B(2204)의 제조에 적용된다. 본 발명을 이용하면, 소형화하고, 배선 등이 정밀화하여도, 신뢰성이 높은 고화질 화상을 표시하는 것이 가능하다.
도22c는 휴대전화이며, 본체(2301), 음성출력부(2302), 음성입력부(2303), 표시부(2304), 조작스위치(2305), 안테나(2306) 등을 포함한다. 본 발명에 의해 제조되는 표시 장치를 표시비(2304)에 적용하여, 소형화하고, 배선등이 정밀화하는 휴대전화에서도, 신뢰성이 높은 고화질 화상을 표시하는 것이 가능하다.
도22d는 비디오 카메라이며, 본체(2401), 표시부(2402), 셰시(2403), 외부접속보드(2404), 리모콘 수신부(2405), 수상부(2406), 배터리(2407), 음성입력부(2408), 조작 키(2409) 등을 포함한다. 본 발명은, 표시부(2402)에 적용하는 것이 가능하다. 본 발명에 의해 제조되는 표시 장치를 표시부(2304)에 적용하는 것이 가능하며, 소형화하고, 배선 등이 정밀화하는 비디오 카메라이어도, 신뢰성이 높은 고화질 화상을 표시하는 것이 가능하다. 본 실시예 모드는, 상기의 실시예의 형태와 자유롭게 조합시키는 것이 가능하다.
실시예 모드 12
본 발명에 의해 프로세서 칩(무선 칩, 무선 프로세서, 무선 메모리, 무선 태그라고도 부른다)으로서 기능하느 반도체 장치를 형성하는 것이 가능하다. 본 발명의 반도체 장치의 용도는 광범위하지만, 예를들어, 지폐, 경화, 유가증권류, 증서류, 무기명채권류, 포장용용기류, 서적류, 기록매체, 몸에 장착하는 것, 탈것, 식품류, 의류, 보건용품류, 생활용품류, 약품류 및 전자 기기 등에 설치되어 사용하는 것이 가능하다.
지폐, 경화로는, 사장에 유동되는 금전이며, 특정한 지역의 화례와 동일하게 유통되는 것(금권), 기념코인 등을 포함한다. 유가증권류란, 소증지, 증권, 약속어음 등을 지적하며, 프로세서 칩(90)을 설치하는 것이 가능하다(도28a). 증권류란, 운전면허증, 주민표 등을 지적하며, 프로세서 칩(91)을 설치하는 것이 가능하다 (도28b). 탈것이란, 자전차 등의 차량, 선박 등을 지칭하며, 프로세서 칩(97)을 설치하는 것이 가능하다(도28c). 무기명채권류란, 증지, 쌀 쿠폰, 각종 선물권 등을 가르킨다. 포장용 용기류란, 도시락 등의 포장지, 플라스틱 병 등을 지칭하며, 프로세서 칩(93)을 설치하는 것이 가능하다(도28d). 서적류란, 서적 등을 지칭하며, 프로세서 칩(94)를 설치하는 것이 가능하다 (도28e). 기록매체란, DVD 소프트, 비디오 테이프 등을 지칭하며, 프로세서 칩(95)를 설치하는 것이 가능하다(도28F). 탈것이란 자전거, 배 등 운전하는 탈것을 지칭하며, 처리 회로가 제공되는 칩(96)을 설치하는 것이 가능하다(도28G). 식품류란 음식품, 음료 등을 지칭한다. 의류란 의복, 양말 등을 가르킨다. 보건용품류란, 의료용기, 건강기구 등을 지칭한다. 생활용품류란, 가구, 조명기구 등을 지칭한다. 약품류란, 의약품, 농약 등을 지칭한다. 전자기구란, 액정 표시 장치, EL 표시 장치, 텔레비젼장치 (테레비젼 수상기, 박형 텔레비젼 수상기), 휴대전화 등을 지칭한다.
지폐, 경화, 유가증권류, 증서류, 무기명 채권류 등에 프로세서 칩을 설치하는 것에 의해, 위조를 방지하는 것이 가능하다. 또한, 포장용기류, 서적류, 기록매체 등, 몸에 장착하는 것, 식품류, 생활용품류, 전자기기 등에 프로세서 칩을 설치하여, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모하는 것이 가능하다. 탈것, 보건용품류, 약품류 등에 프로세서 칩을 설치하여, 위조나 도난의 방지, 약품류에서는, 약의 복용 혼란을 방지하는 것이 가능하다. 프로세서 칩의 설치 방법으로는, 물품의 표면에 부착하기도 하고, 물품에 새겨넣기도 하여 설치한다. 예를들어, 책에서는 종이에 새겨놓기도 하고, 유기수지인 패키지라면 해당하는 유기수지에 새겨놓는 것이 좋다.
또한, 본 발명에 의해 형성하는 것이 가능한 프로세서 칩을, 물건의 관리나 유통의 시스템에 응용하여, 시스템의 고성능화를 도모하는 것이 가능하다. 예를들어, 태그에 설치되는 프로세서 칩에 기록된 정보를, 벨트 콘베이어의 측면에 설치된 리더 라이터로 읽으므로, 유통과정 및 배달선 등의 정보가 읽혀서, 상품의 검품이나 하물의 분배를 간단히 수행하는 것이 가능하다.
본 발명에 의해 형성하는 것이 가능한 프로세서 칩의 구조에 있어서, 도29를 이용하여 설명한다. 프로세서 칩은, 박막집적회로(9303) 및 그것에 접속되는 안테나(9304)로 형성된다. 또한, 박막집적회로 및 안테나는, 카바재(9301, 9302)에 의해 협지된다. 박막 집적회로(9303)은, 접착제를 이용하여 카바재에 접착해도 무방하다. 도29에 있어서는, 박막집적회로(9303)의 한쪽이, 접착제(9320)을 통해서 카바제(9301)에 접착되어 있다.
박막집적회로(9303)은, 상기 실시예 모드의 어떤것으로 표시하는 TFT와 동일하게 형성되며, 공지의 박리공정에 의해 발기하여 카바제에 설치한다. 박막집적회로(9303)의 TFT의 소스 전극층 및 드레인 전극층도 실시예 모드1에서 도시하는 바와 같이 액적의 토출방법을 이용하여 형성하면, 소스 전극층 및 드레인 전극층은 소망의 전위에 간격을 갖고 형성하는 것이 가능하다. 소스 전극층 및 드레인 전극층의 간격에 의해 채널폭이 결정되므로, 소스 전극층 및 드레인 전극층사이의 간격이 좁게 설치되어도, 형성불량에 의해 접촉하지 않고 형성하는 것이 가능하다. 이와 같은 소스 전극층 및 드레인 전극층을 갖는 박막 트랜지스터는, 고속동작이 가능하며, 또한 신뢰성도 높다. 또한, 박막집적회로(9303)에 이용되는 반도체 소자는 이것에 한정되지 않는다. 예를들어, TFT 외에, 기억소자, 다이오드, 광전변환소자, 저항소자, 코일, 용량소자, 인덕터 등을 이용하는 것이 가능하다.
도29에 도시하는 바와 같이, 박막집적회로(9303)의 TFT 상에는 층간절연막(9311)이 형성되며, 층간절연막(9311)을 통해서 TFT에 접속하는 안테나(9303)이 형성된다. 또한, 층간절연막(9311) 및 아테나(9304)상에는, 질화규소 등인 배리어 막(9312)가 형성되어 있다.
안테나(9304)는, 금, 은, 동 등의 도전체를 갖는 액적토출법에 의해 토출하고, 건조소성하여 형성한다. 액적토출법에 의해 안테나를 형성하는 것으로, 공정수의 감소가 가능하며, 그것에 동반하는 비용 절감이 가능하다.
카바제(9301, 9302)는, 라미네이트 막(폴리프로필렌, 폴리에테르, 비닐, 폴리불화비닐, 염화비닐 등으로 된다), 섬유질인 재료로 되는 종이, 기재 막(폴리에스테르, 폴리아미드, 무기증착막, 종이류 등)과, 접착성 합성수지막(아크릴계 합성수지, 에폭시계 합성수지 등)과 의 적층 막 등을 이용하는 것이 바람직하다. 라미네이트 막은, 열압착에 의해, 피처리체와 라미네이트 처리가 수행되며, 라미네이트 처리를 수행할 때에는, 라미네이트 막의 최표면에 설치된 접착층, 또는 최외층에 설치된 층(접착층이 아님)을 가열처리에 의해 용해하며, 가압에 의해 접착한다.
또한, 카바제에 종이, 섬유, 카본그래파이트 등의 소각무공해 소재를 이용하는 것에 의해서, 사용제 프로세서 칩의 소각, 또는 재단하는 것이 가능하다. 또한, 이들의 재료를 이용한 프로세서 칩은, 소각하여도 유독 가스를 발생하지 않으므로, 무공해이다.
또한, 도29에는, 접착제(9320)을 통해서 카바제(9301)에 프로세서 칩을 설치하지만, 카바제(9301) 대신에, 물품에 프로세서 칩을 부착하여, 사용하여도 무방하다.
실시예 1
본 실시예에서는, 습윤성을 제어한 표면을 갖는 기판상에, 본 발명으 ㄹ이용하여 마스크층을 제조한 예를 도시한다.
기판상에는, 패터닝되는 도전막을 2층 적층하고, 그위에 마스크층을 형성한다. 도전막을 패터닝에 의해서, 2개의 병렬인 도전층을 형성하는 것을 상정하고, 마스크층을 소망으로 하는 도전층의 형상에 제조한다.
기판으로서 유리 기판을 사용하고, TaN인 제1 도전막, W인 제2 도전막을 적층한다. 제2 도전막상에 FAS를 도포법에 의해 형성하고, 마스크층의 피형성 영역의 습윤성을 제어한다. 이 습윤성을 제어된 제2 도전막 표면에, 액적 토출법을 이용하여 마스크층 형성 재료를 포함하는 액상의 조성물을 토출한다. 기판은 가열하여 놓고, 가열온도는 45도로 한다. 마스크층 형성 재료를 포함하는 조성물의 주성분은, 폴리이미드이며, 용매로서 사프론, 에틸렌글리코르-n-모노부틸에테르를 혼합한다. 액적의 피형성 영역에 부착한 직후의 액적 직경은 70㎛이며, 액적의 오버랩(중첩)은 20㎛이다. 제조된 마스크층의 광학 현미경 사진을 도31a에 도시한다. 도31a에 도시하는 바와 같이, 마스크층(83)과 마스크층(84)이 인접하여 형성된다.
액적의 토출방법에서 도31b를 이용하여 상세히 설명한다. 도31b는 막식도이며, 형성된 마스크층과, 피형성 영역으로의 액적의 부착직후의 형상을 막식적으로 도시한다. 액적의 토출은 크게 분할하여 4단계로 수행하며, 각 단계의 토출에 의해 부착한 액적은 막식도의 횡으로 도시하는 바와 같이, 1단계째는 좌측 경사선이 들어온 원형, 2단계째는 우측 경사의 경사선이 들어온 원형, 3단계째는 일점쇄선으로 표시된 원형, 4단계째는 점선으로 표시된 원형이 되어 있다. 또한 중심선(85)은 마스크층(83)을 형성할 때 토출한 액적의 중심을 맺은 선을 도시하고, 중심선(86)은 동일하게 마스크층(84)을 형성할 때 토출한 액적의 중심을 맺은 선이다.
각 단계에서, 동일 단계로 토출하는 액적들은 접하지 않도록 토출된다. 본 실시예에서는, 동일 단계로 토출하는 액적의 간격은 100㎛이며, 다른 단계에서 토출되는 전후의 액적과 중심선(85), 또는 중심선(86)상에서 20㎛ 씩 중첩하도록 한다. 또한, 각 중심선(85) 및 중심선(86)상에는, 전단계에서 토출한 액적의 중심보다 50㎛가 빗나간 위치에 다음 단계의 액적의 중심이 오도록 토출된다.
마스크층(83), 마스크층(84)도 일회의 토출에 의해 연속된 마스크층이 형성되는 것이 아니고, 2단계의 토출에 의해 연속한 마스크층으로서 형성된다. 따라서, 먼저 토출된 액적의 조성물은, 시간의 경과와 함께 조성물내의 용매가 증발하고 경화가 시작된다. 따라서, 그 후에, 먼저 토출된 조성물에 중첩되도록 토출되는 액적의 조성물은, 보다 유동성을 갖고 있으므로, 먼저 토출한 조성물 쪽으로 유동하고, 피형성 영역에 부착한 직후의 형상을 유지한다. 따라서, 도31에 도시되는 바와 같이, 먼저 토출된 조성물의 영역에 있어서 선 폭이 두껍고, 후에 토출된 조성물의 영역에 있어서는 선 폭이 얇고, 마디를 갖는 마스크층(83), 마스크층(84)이 형성된다.
본 실시예에서는, 인접하는 마스크층을 형성할 때, 각 액적의 중심선(85) 및 중심선(86)상에서, 전단계에서 토출한 액적의 중심을 빗겨가는 위치에, 다음 단계의 액적의 중심이 오도록 토출하고 있다. 따라서, 마스크층(83), 마스크층(84)이 갖는 마디의 최대 선 폭의 위치도 빗나가고 있으므로, 마스크층(83)과 마스크층(84)는 접하지 않고 간격을 갖고 형성된다. 따라서 본 실시예에 있어서, 형상불량들로부터 생기는 전기특성 등의 문제를 갖지 않고, 소망의 형상의 마스크층, 도전층을 제조하는 것이 가능함을 확인하였다.
이와 같은 마스크층(83), 마스크층(84)를 이용하여 제1 도전막과 제2 도전막을 패터닝하면, 좁은 도전층을 갖고 배치된, 형상불량이 생기지 않는 소망 형상의 도전층을 형성하는 것이 가능하다. 도전층의 간격을 좁게 하는 것이 가능하므로, 이 도전층을 소스 전극층, 드레인 전극층으로 이용하면 채널 폭을 좁게 하는 것이 가능하다. 따라서, 고속동작을 수행하는 것이 가능한 고성능, 또한 고신뢰성의 반도체장치를 제조하는 것이 가능하다. 제조시에 형상불량에 의한 불량이 감소하므로, 수율도 향상되고, 생산성을 높이는 효과도 있다.
실시예 2
본 실시예에서는, 실시예1에 있어서 형성한 마스크층을 이용하여 소스 전극층 및 드레인 전극층을 형성한 박막 트랜지스터의 예를 도시한다.
본 실시예에서 형성된 박막 트랜지스터를 도32에 도시한다. 도32a은 박막 트랜지스터의 광학현미경 사진을, 도32b에 도32a에 있어서 선 Q-R의 단면도를 모식도로 도시한다. 본 실시예에서 제작된 박막 트랜지스터는, 유리 기판으로 된는 기판(60)상에 형성된 절연층(61)상에 설치되며, 게이트 전극층(62), 게이트 절연층(63), 반도체층(64), 일도전형을 갖는 반도체층(65a), 일도전형을 갖는 반도체층(65b), 소스 전극층 또는 드레인 전극층(66a), 소스 전극층 또는 드레인 전극층(66b)로 구성되어 있다.
또한, 본 실시예에서 제조된 박막 트랜지스터로부터 도33에 도시하는 특성을 얻는 것이 가능하다. 측정은 3시료로 수행한다. 도33중의 실선은, 드레인 전압(이하, VD라고도 한다)치가 1V 일 때, 14V 일 때의 게이트 전압(이하, VG라고도 한다)에 대한 드레인 전류(이하, ID라고도 한다)치의 변화를 도시하고 있다. 한편, 도33 중의 점선은, VD치가 1V일 때와, 14V 일 때의 VG값에 대한 전계효과 이동도(이하, μFE 라고도 표시한다)의 변화를 도시하고 있다.
절연층(61)은, 산화질화규소(SiON)을 이용하여 막두께 100nm로 형성하고, 게이트 전극층(62)은, 텅스텐을 이용하여 막두께 100nm로 형성하고, 반도체층(64)은 비정질규소막을 막두께 100nm로 형성한다. 일도전형을 갖는 반도체층(65a) 및 일도전형을 갖는 반도체층(65b)에는 n형을 갖는 반도체층을 막두께 100nm로 형성한다. 소스 전극층 또는 드레인 전극층(66a), 소스 전극층 또는 드레인 전극층(66b)은 모리브덴막 100nm와 알루미늄막 100nm의 적층으로 한다.
본 실시예에서는, 실시예1에서 도시한 좁은 간격을 갖고 배치된, 형상불량이 발생하지 않는 소망의 형상의 마스크층을 이용하여, 소스 전극층 또는 드레인 전극층(66a) 및 소스 전극층 또는 드레인 전극층(66b)의 패터닝을 수행한다. 따라서, 소스 전극층 또는 드레인 전극층(66a) 및 소스 전극층 또는 드레인 전극층(66b)의 간격을 좁게하는 것이 가능하므로, 채널 폭을 좁게하는 것이 가능하다. 따라서, 고속동작을 수행하는 것이 가능한 고성능, 또한 고신뢰성의 반도체 장치를 제조하는 것이 가능하다. 또한, 제조시에 형상불량에 의한 불량이 감소하므로, 수율도 향상하고, 생산성을 높이는 효과도 있다.
본 발명을 실시함으로써, TFT 및 그를 이용하는 전자 회로 및 TFT에 의해 형성되는 반도체 장치, 표시 장치의 제조공정에 있어서 포토리소그라피 공정수를 감소시키고, 제조공정을 간략화하고, 일변이 1미터가 넘는 대면적의 기판에서도, 낮은 비용으로 수율이 양호하게 제조하는 것이 가능하게 된다.
*도면의 주요 부분에 대한 부호의 설명*
1400: 기판
1403: 액적 토출 수단
1404: 촬상수단
1405: 헤드
1407: 제어수단
1409: 화상 처리 수단
1411: 마커

Claims (19)

  1. 매트릭스로 배치된 복수의 화소들을 포함하는 표시 장치에 있어서, 각각의 화소는,
    기판 위의 박막 트랜지스터로서, 상기 박막 트랜지스터는,
    채널 형성 영역을 포함하는 산화물 반도체층;
    상기 산화물 반도체층에 인접한 게이트 절연층; 및
    상기 게이트 절연층을 사이에 개재하여 상기 산화물 반도체층에 인접한 게이트 전극을 포함하는, 상기 박막 트랜지스터; 및
    상기 박막 트랜지스터에 전기적으로 접속된 전극을 포함하는, 표시 장치.
  2. 매트릭스로 배치된 복수의 화소들을 포함하는 표시 장치에 있어서, 각각의 화소는,
    기판 위의 박막 트랜지스터로서, 상기 박막 트랜지스터는,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층; 및
    상기 게이트 절연층을 사이에 개재한, 상기 게이트 전극 위에 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 상기 박막 트랜지스터; 및
    상기 박막 트랜지스터에 전기적으로 접속된 전극을 포함하는, 표시 장치.
  3. 표시 장치에 있어서,
    매트릭스로 배치된 복수의 화소들을 포함하는 화소부로서, 각각의 화소는,
    기판 위의 제 1 박막 트랜지스터; 및
    상기 제 1 박막 트랜지스터에 전기적으로 접속된 전극을 포함하는, 상기 화소부; 및
    각각의 화소를 구동하고, 상기 기판 위의 제 2 박막 트랜지스터를 포함하는 구동 회로를 포함하고,
    상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터의 각각은,
    채널 형성 영역을 포함하는 산화물 반도체층;
    상기 산화물 반도체층에 인접한 게이트 절연층; 및
    상기 게이트 절연층을 사이에 개재하여 상기 산화물 반도체층에 인접한 게이트 전극을 포함하는, 표시 장치.
  4. 표시 장치에 있어서,
    매트릭스로 배치된 복수의 화소들을 포함하는 화소부로서, 각각의 화소는,
    기판 위의 제 1 박막 트랜지스터; 및
    상기 제 1 박막 트랜지스터에 전기적으로 접속된 전극을 포함하는, 상기 화소부; 및
    각각의 화소를 구동하고, 상기 기판 위의 제 2 박막 트랜지스터를 포함하는 구동 회로를 포함하고,
    상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터의 각각은,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층; 및
    상기 게이트 절연층을 사이에 개재한, 상기 게이트 전극 위에 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 표시 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 산화 아연이나, 인듐 및 갈륨 중 적어도 하나가 첨가된 산화 아연을 포함하는, 표시 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전극의 폭은 연속적으로 변하는, 표시 장치.
  7. 매트릭스로 배치된 복수의 화소들을 포함하는 발광 장치에 있어서, 각각의 화소는,
    기판 위의 박막 트랜지스터로서, 상기 박막 트랜지스터는,
    채널 형성 영역을 포함하는 산화물 반도체층;
    상기 산화물 반도체층에 인접한 게이트 절연층; 및
    상기 게이트 절연층을 사이에 개재하여 상기 산화물 반도체층에 인접한 게이트 전극을 포함하는, 상기 박막 트랜지스터; 및
    상기 박막 트랜지스터에 전기적으로 접속된 전극을 포함하는, 발광 장치.
  8. 매트릭스로 배치된 복수의 화소들을 포함하는 발광 장치에 있어서, 각각의 화소는,
    기판 위의 박막 트랜지스터로서, 상기 박막 트랜지스터는,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층; 및
    상기 게이트 절연층을 사이에 개재한, 상기 게이트 전극 위에 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 상기 박막 트랜지스터; 및
    상기 박막 트랜지스터에 전기적으로 접속된 전극을 포함하는, 발광 장치.
  9. 발광 장치에 있어서,
    매트릭스로 배치된 복수의 화소들을 포함하는 화소부로서, 각각의 화소는,
    기판 위의 제 1 박막 트랜지스터; 및
    상기 제 1 박막 트랜지스터에 전기적으로 접속된 전극을 포함하는, 상기 화소부; 및
    각각의 화소를 구동하고, 상기 기판 위의 제 2 박막 트랜지스터를 포함하는 구동 회로를 포함하고,
    상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터의 각각은,
    채널 형성 영역을 포함하는 산화물 반도체층;
    상기 산화물 반도체층에 인접한 게이트 절연층; 및
    상기 게이트 절연층을 사이에 개재하여 상기 산화물 반도체층에 인접한 게이트 전극을 포함하는, 발광 장치.
  10. 발광 장치에 있어서,
    매트릭스로 배치된 복수의 화소들을 포함하는 화소부로서, 각각의 화소는,
    기판 위의 제 1 박막 트랜지스터; 및
    상기 제 1 박막 트랜지스터에 전기적으로 접속된 전극을 포함하는, 상기 화소부; 및
    각각의 화소를 구동하고, 상기 기판 위의 제 2 박막 트랜지스터를 포함하는 구동 회로를 포함하고,
    상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터의 각각은,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연층; 및
    상기 게이트 절연층을 사이에 개재한, 상기 게이트 전극 위에 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 발광 장치.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 전극 위에 유기 화합물을 포함하는 발광층을 더 포함하는, 발광 장치.
  12. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 산화 아연이나, 인듐 및 갈륨 중 적어도 하나가 첨가된 산화 아연을 포함하는, 발광 장치.
  13. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 전극의 폭은 연속적으로 변하는, 발광 장치.
  14. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 아연, 산소, 및 인듐을 포함하는, 표시 장치.
  15. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 아연, 산소, 및 갈륨을 포함하는, 표시 장치.
  16. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 아연, 산소, 인듐 및 갈륨을 포함하는, 표시 장치.
  17. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 아연, 산소, 및 인듐을 포함하는, 발광 장치.
  18. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 아연, 산소, 및 갈륨을 포함하는, 발광 장치.
  19. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 산화물 반도체층은 아연, 산소, 인듐 및 갈륨을 포함하는, 발광 장치.
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