KR20010089452A - 트랜지스터 및 반도체장치 - Google Patents

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Abstract

산화아연 등의 투명 채널층을 사용한 일부 또는 전부가 투명한 트랜지스터를 제공한다. 채널층(11)은 예를 들면 산화아연 ZnO 등의 투명한 반도체로 형성된다. 소스(12), 드레인(13) 또는 게이트(14)는 각각의 내부, 전부 또는 일부에 투명전극이 사용된다. 투명전극으로는, 예를 들면, Ⅲ족 원소 등을 도프한 도전성 ZnO 등의 투명 도전성재료가 사용된다. 게이트절연층(15)으로는, 예를 들면, 1가의 가수를 취할 수 있는 원소 또는 Ⅴ족 원소를 도프한 절연성 ZnO 등의 투명절연성재료가 사용된다. 기판(16)은 투명으로 할 경우, 투명한 재료로는 예를 들면, 글라스, 사파이어, 플라스틱 등을 사용할 수 있다.

Description

트랜지스터 및 반도체장치{Transistor and Semiconductor Device}
기술분야
본 발명은 트랜지스터 및 반도체장치에 관한 것으로, 특히, 투명트랜지스터와, 투명트랜지스터를 적층한 반도체장치, 및 투명트랜지스터를 발광소자의 구동용 또는 메모리의 판독용 등에 응용한 반도체장치에 관한 것이다. 또한, 본 발명에 있어서, 설명을 간략히 하기 위해 「투명」이라는 개념에는 「투명 또는 투광성을 갖는」이라는 개념이 포함되는 것으로 한다.
배경기술
일반적으로 액정표시 디바이스의 구동용 등의 트랜지스터로는, 아몰퍼스 실리콘이나 다결정 실리콘 등을 사용한 박막트랜지스터가 사용되고 있다. 이들 재료는 가시광영역에 광감도를 갖고 있으므로 빛에 의해 캐리어가 생성되어 저항이 낮아진다. 이 때문에 빛이 조사되면 트랜지스터가 오프 상태로 제어되어 있음에도 불구하고, 온 상태로 되는 경우가 있다. 그래서 트랜지스터를 오프 상태로 지속하기 위해 종래에는 금속피막 등의 빛 차단층을 사용하여 빛에 의한 캐리어 저항의 저하를 방지하고 있다.
발명의 개시
일반적으로 액정표시 디바이스는 노트형 퍼스컴 등에 많이 사용되고 있고, 에너지 절약화, 고휘도화 및 소형화가 요구되고 있다. 이를 위해서는 단위화소에 차지하는 유효한 표시부 면적의 비율을 향상시키는 것이 효과적이다. 그러나 상술한 바와 같이 구동용 등의 트랜지스터에서는 금속박막 등의 빛 차단층이 형성되기 때문에 화소의 면적비율(개구율)이 감소한다. 따라서 휘도가 밝은 표시소자의 개발에는 트랜지스터의 고성능화에 의한 트랜지스터 면적의 축소, 또는 백라이트의 고휘도화가 필요했다. 그러나 트랜지스터의 고성능화에 따른 대책에서는 원료에 대한 제품비율의 한계가 있고, 코스트가 상승하게 된다. 또한, 백라이트를 밝게 하는데 따른 대책에서는 에너지 소비량이 많아지게 된다.
본 발명은 이상의 점을 감안하여 종래에 곤란했던 산화아연의 배향제어나 가전자(價電子)제어가 현재는 가능하게 되었기 때문에, 산화 아연 등의 투명채널층을 사용한 일부 또는 전부가 투명한 트랜지스터를 제공하는 것을 목적으로 한다. 즉 본 발명은 채널층(도전층)에 투명한 산화아연 등의 재료를 사용함으로써, 가시광영역에 광감도를 갖지 않도록 하고, 차광층을 형성할 필요가 없고, 액정표시 디바이스 등의 표시부의 면적비율을 향상시키도록 한 트랜지스터를 제공하는 것을 목적으로 한다.
또한 본 발명은 투명트랜지스터를 면발광 레이저나 전기발광 소자 등의 발광소자의 구동용, 메모리용 등과 같이 광디바이스 분야에서의 다양한 응용에 사용하는 것을 목적으로 한다. 더욱이 본 발명은 광차단층을 필요로 하지 않는 구동회로뿐만 아니라 투명한 전자소자로서 각종의 폭 넓은 응용에 사용할 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
본 발명의 제1 해결수단에 따르면,
산화아연 ZnO, 산화마그네슘아연 MgxZn1-xO, 산화카드뮴아연 CdxZn1-xO, 산화카드뮴 CdO 중 어느 것인가를 사용한 투명채널층과,
Ⅲ족원소 또는 Ⅶ족원소 또는 Ⅰ족원소 또는 Ⅴ족원소 중 어느 것인가를 도프하거나 또는 도프하지 않는 도전성 산화아연 ZnO 등의 투명도전성재료, In₂O₃또는 SnO₂ 또는 (In - Sn)Ox등의 투명도전체, 또는 투명하지 않는 전극재료를 그 전부 또는 일부에 사용한 소스 및 드레인 및 게이트를 구비한 트랜지스터를 제공한다.
본 발명의 제2의 해결수단에 따르면,
Ⅲ족원소 또는 Ⅶ족원소를 도프한 산화아연 ZnO 등의 투명 n형 반도체에 의해 형성된 에미터 및 컬렉터 또는 베이스와,
Ⅰ족원소 또는 Ⅴ족원소를 도프한 산화아연 ZnO 등의 투명 p형 반도체에 의해 형성된 베이스, 또는 에미터 및 컬렉터와,
Ⅲ족원소 또는 Ⅶ족원소 또는 Ⅰ족원소 중 어느 것인가를 도프하거나 또는 도프하지 않는 도전성 산화아연 ZnO 등의 투명도전성재료, In₂O₃ 또는 SnO₂또는 (In - Sn)Ox등의 투명도전체, 또는 투명하지 않는 전극재료를 그 전부 또는 일부에 사용하고, 상기 베이스, 에미터 및 컬렉터에 각각 형성된 베이스전극 및 에미터전극 및 컬렉터전극를 구비한 트랜지스터를 제공한다.
더욱이 본 발명은 투명트랜지스터를 적층한 반도체장치, 발광소자 및 메모리 등에 응용한 반도체장치를 제공한다.
도면의 간단한 설명
도 1은 본 발명에 따른 트랜지스터의 제1 실시형태의 단면도이다.
도 2는 본 발명에 따른 트랜지스터의 제2 및 제3 실시형태의 단면도이다.
도 3은 본 발명에 따른 트랜지스터의 제4 실시형태의 단면도이다.
도 4는 본 발명에 따른 트랜지스터의 제5 실시형태의 단면도이다.
도 5는 적층형 반도체장치의 단면도이다.
도 6은 본 발명에 따른 FET를 발광소자의 구동에 적용한 반도체장치의 단면도 및 회로도이다.
도 7은 본 발명에 따른 바이폴라 트랜지스터를 발광소자의 구동에 적용한 반도체장치의 단면도 및 회로도이다.
도 8은 본 발명에 따른 FET를 메모리소자의 제어에 적용한 디바이스의 단면도 및 회로도이다.
도 9는 발명의 트랜지스터의 특성도이다.
발명을 실시하기 위한 최량의 형태
(1) 전해효과 트랜지스터(Field Effect Transistor, FET)
도 1에서는 본 발명에 따른 트랜지스터의 제1 실시형태의 단면도를 나타낸다. 도 1(A)에 도시된 바와 같이 제1 실시형태의 트랜지스터는 FET에 관한 것이며, 채널층(11), 소스(12), 드레인(13), 게이트(14), 게이트절연층(15), 기판(16)을 구비하고 있다. 기판(16)위에는 채널층(11)이 형성된다. 채널층(11)에는 게이트절연층(15), 소스(12) 및 드레인(13)이 형성된다. 게이트절연층(15)위에는 게이트(14)가 형성된다.
도 1(B)에는 제1 실시형태의 변형예가 도시되어 있다. 이 트랜지스터는 기판(16)위에 채널층(11)이 형성된다. 또한 채널층(11)에는 소스(12) 및 드레인(13)이 옴 접합(Ohmic Contact)에 의해, 게이트(14)가 쇼트키 접합(Schottky Contact)에 의해 각각 형성된다. 이 예에서는 도 1(A)와 비교하여 게이트절연층(15)이 없기 때문에 소스(12) 및 드레인(13)과 게이트(14)와의 사이는 적당한 간격이 마련된다.
이하에 각 구성요소의 재료에 대하여 설명한다.
첫째, 채널층(11)은 투명한 반도체로 형성된다. 투명한 채널층의 재료로서는 , 예를 들면, 산화아연 ZnO, 산화마그네슘아연 MgxZn1-xO, 산화카드뮴아연 CdxZn1-xO, 산화카드뮴 CdO 중 어느 것인가를 사용할 수 있다. 이들 재료는 n형, p형, 도프 유 또는 도프 무의 어느 것이라도 좋다.
둘째, 소스(12), 드레인(13) 또는 게이트(14)는 각각의 내부, 전부 또는 일부에 투명전극이 사용된다. 투명전극으로는, 예들 들면, Ⅲ족원소(B, Al, Ga, In,Ti), Ⅶ족원소(F, Cl, Br, I), Ⅰ족원소(Li, Na, K, Rb, Cs), Ⅴ족원소(N, P, As, Sb, Bi) 중 어느 것인가를 도프한 도전성 ZnO, 또는 각종원소를 도프하지 않는 도전성 ZnO 등의 투명도전성재료가 사용된다. 여기서 이들 원소를 도프할 경우, 도프량은 적절히 설정할 수 있다(예를 들면, 고농도로 n형을 도프한 n++- ZnO 등을 사용할 수 있으나, 이에 한정되지 않는다). 또한, 소스(12), 드레인(13) 또는 게이트(14)로서는 그 외에 In₂O₃, SnO₂, (In - Sn)Ox등의 투명도전체를 사용할 수 있다. 또한 투명한 재료 이외에도 Al, Cu 등의 금속이나, 높게 도프한 반도체 폴리실리콘 등의 투명하지 않는 전극재료를 사용하여도 좋다. 또한 일부는 투명한 재료를 채용하고, 일부는 투명하지 않는 재료를 채용하는 것도 가능하다.
셋째, 게이트절연층(15)으로는, 예를 들면 1가의 가수를 취할 수 있는 원소 또는 Ⅴ족원소를 도프한 절연성 ZnO 등의 투명절연성재료가 사용된다. 1가의 가수를 취할 수 있는 원소로는, 예를 들면 Ⅰ족원소(Li, Na, K, Rb, Cs), Cu, Ag, Au 등이 있다. V족원소로는, N, P, As, Sb, Bi 등이 있다. 게이트절연층(15)으로는, 그 외에도, Al2O3, MgO, CeO2,ScAlMgO4,SiO2, 등의 투명 절연성 산화물을 사용할 수 있다. 또한 비닐, 플라스틱 등의 투명한 절연체를 사용해도 좋다. 또 게이트절연층(15)은 채널층(11)의 재료와 격자 매칭이 우수한 고절연성의 재료가 바람직하다. 산화아연을 채널층으로 한 경우, 예를 들면 ScAlMgO4등이 사용된다. 이들은, 전체의 면내부의 격자정수가 1%이내에서 일치하고, 서로 에피택셜 성장(epitactial growth)이 가능하다. 그리고, 게이트절연층(15)에, 강유전성의 재료를 사용함에 따라 트랜지스터 자체가 메모리 기능을 갖도록 할 수 있다. 강유전성의 재료로서 예를 들면 Zn1-xLixO, Zn1-x(LiyMgx-y)O 등을 사용할 수 있다.
넷째, 기판(16)은 주로 절연성 재료가 사용된다. 기판을 투명으로 할 경우, 투명한 재료로는, 예를 들면 글라스, 사파이어, 플라스틱 등을 사용할 수 있다. 또 기판은, 용도에 따라서는, 투명하지 않은 재료를 사용하여도 좋다. 예를 들면, 액정표시화면 등과 같이 투명성이 요구되는 것과 같은 용도에는 투명기판을 사용하면 좋다. 기판(16)으로서 최고성능인 재료의 하나로서, 예를 들면 산화아연 단결정 또는 ScAlMgO4단결정을 사용하면, 그 기판위에 투명채널층(11) 또는 소스(12) 및 드레인(13)등을 에피택셜 성장시킬 수 있다. 사파이어 단결정의 기판 위에도, 약간의 입계(粒界)는 존재하지만, 채널층(11)등을 에피택셜 성장시키는 것이 가능하다. 그리고, 글라스 기판 위에도, 면내의 배향 방향으로 임의성이 있지만, 막두께 방향으로는 배향제어가 가능하고, 표시소자의 구동회로로는 충분한 특성을 나타낼 수 있다.
도 2에는 본 발명에 따른 트랜지스터의 제2 및 제3 실시형태의 단면도가 도시되어 있다. 도 2(A)에 도시된 제2 실시형태의 트랜지스터는 FET에 관한 것으로, 채널층(21), 소스(22), 드레인(23), 게이트(24), 게이트절연층(25), 기판(26)을 구비하고 있다. 기판(26)위에 소스(22) 및 드레인(23)이 형성된다. 이들을 덮기 위해 채널층(21)이 형성된다. 채널층(21)에는 게이트절연층(25)이 더 형성된다. 게이트절연층(25) 위에는 게이트(24)가 형성된다. 여기에서는 게이트(24),게이트절연층(25) 및 채널층(21)이 MIS 구조로 되어있다.
도 2(B)에는 본 발명에 따른 트랜지스터의 제3 실시형태의 단면도가 도시되어있다. 이 트랜지스터는 제 2실시형태의 변형이고, 도 2(A)에 도시된 트랜지스터와는, 게이트절연층(25)이 형성되어 있지 않고, 게이트(24)와 채널층(21)이 쇼트키 접합한 구조로 되어있다. 도 2(A)와 같이 게이트절연층(25)을 갖는 경우는, 게이트의 인가전압의 제한이 적다. 이에 대해 도2(B)와 같이 게이트절연층(25)을 갖지 않을 경우는, 게이트-소스 사이 및 게이트-드레인 사이의 절연내압이 낮게된다. 그리고 이 경우는 제조프로세스가 간단하다.
도 3에는 본 발명에 따른 트랜지스터의 제4 실시형태의 단면도가 도시되어 있다. 제4 실시형태의 트랜지스터는 FET에 관한 것이고, 채널층(31), 소스(32), 드레인(33), 게이트(34), 게이트절연층(35), 기판(36)을 구비하고 있다. 기판(36) 위에 채널층(31)이 형성된다. 채널층(31)에는, 게이트 절연층(35)이 형성되고, 게이트절연층(35) 위에는, 게이트(34)가 형성된다. 소스(32) 및 드레인(33)은, 예를 들면, 게이트절연층(35)을 마스크로 하는 확산 또는 이온주입 등에 의해 형성될 수 있다. 또한 이 실시예의 변형으로서 게이트(34)의 사이즈를 적절히 설정함으로써, 게이트절연층(35)을 생략할 수 있다.
그리고 상술한 제2∼제4 실시형태에 있어서, 각 구성요소의 재료는 제1 실시형태에서 설명한 것과 같다.
(2)바이폴라 트랜지스터
도 4는 본 발명에 따른 트랜지스터의 제5 실시형태의 단면도를 도시한다. 제5 실시형태의 트랜지스터는 바이폴라 트랜지스터에 관한 것으로, 베이스(41), 에미터(42) 및 콜렉터(43), 베이스전극(44), 에미터전극(45) 및 콜렉터전극(46), 기판(47)을 구비하고 있다.
npn형 트랜지스터에서는, 에미터(42) 및 콜렉터(43)는 n형 투명반도체에 의해 형성되고, 베이스(41)는 p형 투명반도체에 의해 형성된다. 베이스전극(44), 에미터전극(45) 및 콜렉터전극(46)은 베이스(41), 에미터(42) 및 콜렉터(43)위에 각각 형성된다. 마찬가지로, pnp형 트랜지스터에서는, 괄호내에 표시한 바와 같이, 에미터(42) 및 콜렉터(43)는 p형 투명반도체에 형성되고, 베이스(41)는 n형 투명반도체에 의해 형성된다. 바이폴라 트랜지스터는 FET와 비교해서 큰 전류를 흐르게 할 수 있으므로, 레이저 구동 등의 큰 전류를 필요로 할 경우에 특히 유리하다.
이하 각 구성요소의 재료에 대하여 설명한다.
n형 투명반도체로는, 예를 들면 n형 ZnO가 사용된다. n형 ZnO은, 예를 들면 Ⅲ족원소(B, Al, Ga, In, Tl), Ⅶ족원소(F, Cl, Br, I)를 도프한 ZnO이다. p형 투명반도체로는, 예를 들면 p형 ZnO가 사용된다. p형 ZnO는, 예를 들면 Ⅰ족원소(Li, Na, K, Rb, Cs), Ⅴ족원소(N, P, As, Sb, Bi)를 도프한 ZnO이다. 이들 각원소의 도프량은, 소자의 치수, 두께, 집적도, 성능 등에 따라 적절한 량으로 할 수 있다.
베이스전극(44), 에미터전극(45) 및 콜렉터전극(46)의 재료는, 제1의 실시형태에서 설명한 소스(12), 드레인(13) 또는 게이트(14)의 재료와 동일하다. 즉, 투명전극으로는, 예를 들면 Ⅲ족원소(B, Al, Ga, In, Tl), Ⅶ족원소(F, Cl, Br, I),Ⅰ족원소(Li, Na, K, Rb, Cs)의 어느 것인가를 도프한 도전성 ZnO, 또는 각종 원소를 도프하지 않은 도전성 ZnO 등의 투명도전성재료가 사용된다. 여기에서, 이들 원소를 도프할 경우, 도프량은 적절히 설정할 수 있다(예컨대, 고농도로 n형을 도프한 n++-ZnO 등을 사용할 수 있으나, 이에 한정되지 않음). 더욱이, 베이스전극(44), 에미터전극(45) 및 콜렉터전극(46)으로서는, 그 외에 In2O3,SnO2, (In-Sn)Ox등의 투명도전체를 사용할 수 있다. 또한 투명한 재료이외에도, Al, Cu 등의 금속이나, 높게 도프한 반도체 폴리 실리콘 등의 투명하지 않는 전극재료를 사용하여도 좋다. 그리고, 투명 또는 투명하지 않는 재료를 이들 전극의 전부 또는 일부에 적절히 선택하여 사용할 수 있다.
(3) 적충형 반도체장치
도 5는 적충형 반도체장치의 단면도를 도시하고 있다. 이것은, 하나의 예로서 제1 실시형태의 트랜지스터를 적층한 경우를 나타낸다. 즉 채널층(11), 소스(12), 드레인(13), 게이트(14), 게이트절연층(15) 및 기판(16)을 구비한 트랜지스터 위에 제 2의 트랜지스터가 더 형성된다. 그 때 제1 트랜지스터와 제2 트랜지스터 사이에는 절연층(57) 및 도전차폐층(58)이 형성된다. 도전차폐층(58)은, 제1과 제2의 트랜지스터를 전기적으로 차폐하는 것이다. 제2의 트랜지스터로는, 기판으로 된 절연층(59)이 형성되고, 그 위에 제2의 소스(52), 제2의 드레인(53)이 형성된다. 또한 이들을 덮기 위해 제2의 채널층(51)이 형성되고 그 위에 제2의 게이트절연층(55) 및 제2의 게이트(54)가 형성된다.
절연층(57, 59)의 재료는 게이트절연층(15)과 동일한 것이어도 좋고, 투명기판(16)과 동일한 다른 절연재료를 사용해도 좋다. 도전차폐층(58)의 재료는 소스(12), 드레인(13) 및 게이트(14)등과 동일한 것을 사용할 수 있다. 또, 절연층(57 또는 59)을 채널층(11)(또는 채널층(11)과 게이트절연층(15))의 두께보다 충분히 두껍게 함으로써 도전차폐층(58) 및 절연층(59 또는 57)을 생략할 수 있다.
트랜지스터를 적층할 때는 채널층(11), 제2의 채널층(51) 또는 절연층(57)등을 필요에 따라 적절히 평탄화시키면 좋다. 그리고 평탄화 프로세스가 가해지면 코스트증가의 가능성이 있으므로 이들 중에서 적절한 층만을 평탄화하도록 해도 좋다. 또, 적층할 트랜지스터의 수는 필요에 따라 적절한 개수를 중첩할 수 있다. 그리고 상술한 제1∼제5의 실시형태의 트랜지스터를 적절히 선택하여 적층할 수 있다. 게다가 복수 종류의 트랜지스터를 선택하여 혼합하고 적층해도 좋다.
(4) 발광소자의 적용
도 6(A) 및 (B)는 본 발명에 따른 FET를 발광소자의 구동에 적용한 반도체 장치의 단면도 및 회로도를 도시하고 있다. 도 6(A)의 단면도의 a, b 및 c는 도 6(B)의 회로도의 a, b 및 c에 대응한다. 이 디바이스에서는 채널층(61), 소스(62), 드레인(63), 게이트(64), 게이트절연층(65) 및 기판(66)에 의해 트랜지스터가 형성된다. 게다가 드레인(63)의 영역 위에 반도체층(67)이 형성됨으로써, 드레인(63)과반도체층(67)에서 발광부가 형성된다. 또한 소스전극(68), 게이트전극(69) 및 발광부전극(60)이 설치되어 있다. 발광부로서는, 드레인(63)으로서 n형 반도체를 사용한 경우는, 반도체층(67)은 p형 반도체를 사용한다. 한편, 드레인(63)으로서 p형 반도체를 사용한 경우는 반도체층(67)은 n형 반도체를 사용한다.
반도체층(67)에 게이트(64)와 동일하게 투명한 반도체 재료를 사용하고, 발광부전극(60)에 투명한 전극재료를 사용함으로써 발광부는 도면에서 위 방향으로 면발광이 가능하게 된다. 또한 기판(66)을 투명한 재료로 함으로써, 발광부는 도면에서 아래방향으로 면발광이 가능하게 된다. 게다가 발광영역이 자외선영역 등이라면, 형광체를 발광부의 위 또는 아래(즉, 반도체층(67)이나 발광부전극(60)의 위 또는 기판(66)의 아래) 등에 배치함으로써, 가시광으로 변환할 수 있다.
도 7(A) 및 (B)는 본 발명에 따른 바이폴라 트랜지스터를 발광소자의 구동에 적용한 반도체장치의 단면도 및 회로도를 도시하고 있다. 도 7(A)의 단면도의 a, b 및 c는 도 7(B)의 회로도의 a, b 및 c에 대응한다. 이 디바이스에서는 베이스(71), 에미터(72) 및 콜렉터(73), 베이스전극(74) 및 콜렉터전극(76), 기판(77)에 의해 트랜지스터가 형성된다. 게다가 에미터(72)의 영역 위에, 반도체(78)가 형성됨으로써, 에미터(72)와 반도체층(78)에서 발광부가 형성된다. 또, 반도체층(78)에는, 발광부전극(79)이 형성된다. 에미터(72)로서 n형 반도체를 사용한 경우는, 반도체층(78)은 p형 반도체를 사용한다. 한편 에미터(72)로서 p형 반도체를 사용한 경우는 반도체층(78)은 n형 반도체를 사용한다.
반도체층(78)에 베이스(71)와 동일하게 투명한 반도체재료를 사용하고, 발광부전극(79)에 투명한 전극재료를 사용함으로써, 발광부는 도면에서 위쪽 방향으로 면발광이 가능하게 된다. 또 기판(77) 등을 투명한 재료로 함으로써, 발광부는 도면에서 아래쪽 방향으로 면발광이 가능하게 된다. 게다가 발광영역이 자외선영역 등이면, 형광체를 발광부의 위쪽 또는 아래쪽(즉, 반도체층(78)이나 발광부전극(79)의 위쪽 또는 기판(77)의 아래쪽) 등에 배치함으로써, 가시광으로 변환하는 것이 가능하다.
또, 제1∼제3의 실시형태의 트랜지스터에 있어서도, 마찬가지로, 발광부를 형성하여 구동용으로서 조합시킬 수 있다. 또한 상술한 설명에서는, 발광부의 일부에 소스 또는 드레인(콜렉터 또는 에미터)과 연속한 영역을 사용했으나, 이에 한정하지 않고, 소스 또는 드레인(콜렉터 또는 에미터)과 접속된 다른 반도체의 영역을 형성하고 이를 발광부의 일부로서 사용하여도 좋다. 또 발광부는 발광 다이오드에서도 레이저 다이오드여도 좋고, 적절한 발광 디바이스를 형성할 수 있다. 게다가 본 발명을 적용하면, 투명한 트랜지스터에 의해 투명한 ZnO 발광소자를 구동함으로써, 전부 투명한 반도체장치를 작성할 수 있다. 또한, 일부를 투명하게 하는 것도 가능하다.
또한, 발광부로서는 다층 반사막이나, 더블 헤테로 구조, 면발광 레이저 구조 등, 적절한 구성을 채용하여 조합시킬 수 있다. 그리고 발광부 및 트랜지스터를 복수 개의 매트릭스 형태로 배열하여, 각 발광부를 각각 투명한 트랜지스터로 구동함으로써 디스플레이, 조명패널, 부분조광 조명패널 등에 적절히 응용할 수 있다.
(5) 메모리로의 적용
도 8(A) 및 (B)는 본 발명에 따른 FET를 메모리소자의 제어에 적용한 디바이스의 단면도 및 회로도를 도시하고 있다. 도 8(A)의 단면도의 a, b 및 c는 도 8(B)의 회로도의 a, b 및 c에 대응한다. 이 디바이스에서는 채널층(81), 소스(82), 드레인(83), 게이트(84), 게이트절연층(85) 및 기판(86)에 의해 트랜지스터가 형성된다. 소스(82) 위에는 이와 동일한 투명도전성재료에 의한 도전층(88)이 형성된다. 게다가 드레인 (83) 영역 위에 게이트절연층(85)을 통해 반도체층 또는 도체층(87)이 형성되고, 이들 구성요소에 의해 콘덴서가 형성된다. 여기에서는 콘덴서의 전극간 절연체로서 게이트절연층(85)을 사용하고 있으나, 이들과는 별도의 절연층을 형성하여 사용해도 좋다. 또한 콘덴서의 전극으로는 드레인 또는 소스와 연속한 영역을 사용하여도 좋고, 드레인 또는 소스와 접속된 기타의 반도체영역 또는 도체영역을 사용하여도 좋다. 콘덴서를 형성하는 전극재료로는, 투명재료이거나 투명하지 않는 재료라도 좋고, 일부 투명재료를 사용해도 좋다. 이들 각 층 또는 영역에 대하여 적절하게 투명한 재료를 사용함으로써 전체 또는 일부가 투명한 메모리를 작성할 수 있다.
또한, 본 발명에 따른 바이폴라 트랜지스터를 사용한 경우에도 기판 위에 적절한 콘덴서를 형성함으로써, 메모리로 응용할 수 있다. 즉, 예를 들면 상술한 실시형태와 같은 바이폴라 트랜지스터에 있어서, 콜렉터 또는 에미터와 연속한 영역 또는 콜렉터 또는 에미터와 접속된 다른 반도체 또는 도체의 영역과, 이 영역 위의 절연층과, 절연층 위의 반도체층 또는 도체층에 의해 콘덴서를 형성할 수 있다.
또한, 메모리에 응용할 때는, 트랜지스터 및 콘덴서를 매트릭스 형태로 배열하고, 각 콘덴서를 각 트랜지스터로 구동함으로써, 메모리 디바이스를 실현할 수 있다.
(6) 특성
도 9는 본 발명에 따른 트랜지스터의 특성도의 일례를 도시하고 있다. 이 도면은 본 발명의 제1 실시형태에 있어서, 채널층에 ZnO를 사용한 FET에 대하여, 드레인 전압(횡축)을 변화시킬 때의 드레인 전류(종축)의 변화의 일례를 도시하고 잇다. 여기에서 ZnO 채널층의 두께 200㎚, 게이트 절연층의 두께 100㎚, 게이트 길이 600㎛, 게이트 폭 200㎛로 했다. 게이트 전압(VG)은 0V, -2V∼-8V로 했다.
(7) 기타의 응용
본 발명의 트랜지스터는 발광소자, 콘덴서 등 다른 소자와 동일 기판에 작성할 수 있다. 또한 본 발명의 트랜지스터를 동일 종류 또는 다른 종류로 복수 형성하고, 이들 트랜지스터 사이의 배선에 투명재료를 사용할 수 있다. 트랜지스터 또는 이 트랜지스터로 구동되는 소자는 그 일부 또는 전부를 적절히 투명하게 할 수 있다. 또한 트랜지스터의 크기, 두께, 치수 등은 용도나 프로세스 등에 따라서 적절히 설계할 수 있다. 도프량은 제조 프로세스, 디바이스 성능 등 필요에 따라서 적절히 설정할 수 있다.
또한, 투명 n형 반도체, 투명 p형 반도체, 투명 도전성재료 및 투명절연성재료로 하고, 반도체를 ZnO를 베이스로 하고 각 원소를 도프하는 예를 설명했으나, 이에 한정되는 것은 아니다. 예를 들면, 산화아연 ZnO 이외에도, 산화마그네슘 아연 MgxZn1-xO, 산화카드뮴 아연 CdxZn1-xO, 산화카드뮴 CdO 등 적절한 투명재료를 베이스로 하여 각 원소를 도프하는 것도 좋다.
이상 설명한 외에도, 본 발명은, 자외광∼X선 영역의 검출기를 구동하여 신호처리하는 트랜지스터, 산소센서, 그 외에, 음파, SAW(Surface Acoustic Wave), 압전성을 조합한 디바이스에 응용함으로써, 일부 또는 전부가 투명한 반도체 장치를 실현할 수 있다. 더욱이, 본 발명은 자동차나 가옥 등의 창유리나 투명 플라스틱판 등에 전자회로를 만들어 부착할 수 있다. 또한 본 발명은 컴퓨터 주변기기, 예를 들면, 키보드, 터치패널, 포인팅 디바이스를 투명하게 할 수 있다. 투명함에 따라 몰래 작성하거나 다른 사람이 보기 어렵게 작성하거나, 또한, 디자인 면에서 참신한 것을 제공할 수 있다. 그 외에도 본 발명의 응용범위는 매우 광범위 한다.
산업상의 이용 가능성
본 발명에 따르면, 이상과 같이, 산화아연 등의 투명 채널층을 사용한 일부 또는 전부가 투명한 트랜지스터를 제공할 수 있다. 즉 본 발명에 의하면, 채널층(도전층)에 투명한 산화아연 등의 재료를 사용함으로써 가시광 영역에서 광감도를 갖지 않게 되고, 차광층을 형성할 필요가 없게 되고, 액정표시 디바이스 등의 표시부의 면적비율이 향상되도록 한 트랜지스터를 제공할 수 있다.
또한 본 발명에 따르면, 투명 트랜지스터를 면발광 레이저나 전기발광소자 등의 발광소자의 구동용, 메모리용 등과 같이 광디바이스 분야에서의 다양한 응용에 사용할 수 있다. 더욱이 본 발명에 의하면, 광차단층을 필요로 하지 않는 구동회로 뿐만 아니라 투명한 전자소자로서 각종의 폭넓은 응용에 사용할 수 있는 반도체 장치를 제공할 수 있다.

Claims (13)

  1. 산화아연 ZnO, 산화마그네슘아연 MgxZn1-xO, 산화카드뮴아연 CdxZn1-xO, 산화카드뮴 CdO 중 어느 것인가를 사용한 투명채널층과,
    Ⅲ족원소 또는 Ⅶ족원소 또는 Ⅰ족원소 또는 Ⅴ족원소 중 어느 것인가를 도프하거나 또는 도프하지 않는 도전성 ZnO 등의 투명도전성재료, In₂O₃또는 SnO₂또는 (In - Sn)Ox등의 투명도전체, 또는 투명하지 않는 전극재료를 그 전부 또는 일부에 사용한 소스 및 드레인 및 게이트를 구비한 것을 특징으로 하는 트랜지스터.
  2. 제1항에 있어서, 상기 투명 채널층과 상기 게이트와의 사이에, 1가의 가수를 취할 수 있는 원소 또는 V족원소를 도프한 절연성 ZnO 등의 투명절연성 재료, 투명 절연성 산화물, 또는 투명절연체를 사용한 게이트 절연층을 더 구비한 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서, 상기 투명채널층과 상기 게이트와의 사이에, Zn1-xLixO 또는 Zn1-x(LiyMgx-y)O 등의 강유전성의 투명절연재료를 사용한 게이트 절연층을 더 구비하고, 상기 게이트 절연층이 메모리 기능을 갖는 것을 특징으로 하는 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 투명 채널층이 형성되기 위한 투명한 절연성기판을 더 구비한 것을 특징으로 하는 트랜지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 기재된 트랜지스터와,
    상기 트랜지스터의 상기 드레인 또는 소스와 연속한 영역, 또는 상기 드레인 또는 소스와 접속된 다른 반도체 영역과, 상기 영역에 접합된 반도체층에 의해 형성된 발광부를 구비한 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 기재된 트랜지스터와,
    상기 트랜지스트의 상기 드레인 또는 소스와 연속한 영역, 또는 상기 드레인 또는 소스와 접속된 다른 반도체 또는 도체의 영역과, 상기 영역상의 상기 게이트 절연층 또는 다른 절연층과, 상기 게이트 절연층 또는 상기 다른 절연층 상의 반도체층 또는 도체층에 의해 형성된 콘덴서를 구비한 것을 특징으로 하는 반도체 장치.
  7. Ⅲ족원소 또는 Ⅶ족원소를 도프한 ZnO 등의 투명 n형 반도체에 의해 형성된 에미터 및 컬렉터 또는 베이스와,
    Ⅰ족원소 또는 Ⅴ족원소를 도프한 ZnO 등의 투명 p형 반도체에 의해 형성된 베이스, 또는 에미터 및 컬렉터와,
    Ⅲ족원소 또는 Ⅶ족원소 또는 Ⅰ족원소 중 어느 것인가를 도프하거나 또는 도프하지 않는 도전성 ZnO 등의 투명도전성재료, In₂O₃ 또는 SnO₂ 또는 (In - Sn)Ox등의 투명도전체, 또는 투명하지 않는 전극재료를 그 전부 또는 일부에 사용하고, 상기 베이스, 에미터 및 컬렉터에 각각 형성된 베이스전극 및 에미터전극 및 컬렉터전극을 구비한 것을 특징으로 하는 트랜지스터.
  8. 제7항에 기재된 트랜지스터와,
    상기 트랜지스터의 상기 콜렉터 또는 에미터와 연속한 영역, 또는 상기 콜렉터 또는 에미터와 접속된 다른 반도체 영역과, 상기 영역에 접합된 반도체층에 의해 형성된 발광부를 구비한 것을 특징으로 하는 반도체 장치.
  9. 제7항에 기재된 트랜지스터와,
    상기 트랜지스터의 상기 콜렉터 또는 에미터와 연속한 영역, 또는 상기 콜렉터 또는 에미터와 접속된 다른 반도체 또는 도체의 영역과, 상기 영역상의 절연층과, 상기 절연층상의 반도체층 또는 도체층에 의해 형성된 콘덴서를 구비한 것을 특징으로 하는 반도체 장치.
  10. 제1항 내지 제4항, 제7항 중 어느 한 항에 기재된 트랜지스터를, 1가의 가수를 취할 수 있는 원소 또는 V족원소를 도프한 절연성 ZnO 등의 투명절연성재료, 투명절연성 산화물, 또는 투명절연체를 사용한 절연층을 통하여 복수개 적층한 것을 특징으로 하는 반도체 장치.
  11. 제1항 내지 제4항, 제7항 중 어느 한 항에 기재된 트랜지스터를 복수 구비하고, 복수의 상기 트랜지스터 사이의 배선의 전부 또는 일부에 III족원소 또는 VII족원소 또는 I족원소 또는 V족원소 중 어느 것인가를 도프하거나 또는 도프하지 않은 도전성 ZnO 등의 투명도전성재료, In2O3또는 SnO2또는 (In-Sn)Ox 등의 투명도전체, 또는 투명하지 않은 전극재료를 사용한 것을 특징으로 하는 반도체 장치.
  12. 제1항 내지 제4항, 제7항에 기재된 트랜지스터와,
    III족원소 또는 VII족원소 또는 I족원소 또는 V족원소 중 어느 것인가를 도프하거나 또는 도프하지 않은 도전성 ZnO 등의 투명도전성 재료, In2O3또는 SnO2또는 (In-Sn)Ox 등의 투명도전체에 의해 형성된 인덕터를 구비한 것을 특징으로 하는 반도체 장치.
  13. 제5항, 제6항, 제8항, 제9항 중 어느 한 항에 기재된 반도체장치를 복수의 매트릭스 형태로 배열하고, 각 트랜지스터에 의해 콘덴서 또는 발광부가 구동되도록 한 것을 특징으로 하는 반도체 장치.
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