JPS63170979A - 発光素子駆動回路 - Google Patents
発光素子駆動回路Info
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- JPS63170979A JPS63170979A JP62002688A JP268887A JPS63170979A JP S63170979 A JPS63170979 A JP S63170979A JP 62002688 A JP62002688 A JP 62002688A JP 268887 A JP268887 A JP 268887A JP S63170979 A JPS63170979 A JP S63170979A
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- 230000005669 field effect Effects 0.000 claims abstract description 16
- 238000004020 luminiscence type Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000003287 optical effect Effects 0.000 description 7
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
発光ダイオード（以下ＬＥＤと称する）、又はレーザダ
イオード（以下ＬＤと称する）を電界効果トランジスタ
（以下ＦＥＴと称する）で直接駆動する形式の光送信器
において、入力信号断時にも電流が流れることによるＬ
ＥＤ、又はＬＤの発光を防ぐため、入力信号断時に駆動
用ＦＥＴのゲート・ソース間電圧（以下Ｖｇｓと称する
）をピンチオフ電圧以下にして、ドレイン・ソース間に
電流を流さなくすることにより、ＬＥＤ又はＬＤの発光
を防ぐものである。
イオード（以下ＬＤと称する）を電界効果トランジスタ
（以下ＦＥＴと称する）で直接駆動する形式の光送信器
において、入力信号断時にも電流が流れることによるＬ
ＥＤ、又はＬＤの発光を防ぐため、入力信号断時に駆動
用ＦＥＴのゲート・ソース間電圧（以下Ｖｇｓと称する
）をピンチオフ電圧以下にして、ドレイン・ソース間に
電流を流さなくすることにより、ＬＥＤ又はＬＤの発光
を防ぐものである。
本発明は、光送信器に使用される発光素子の駆動回路の
改良に関するものである。
改良に関するものである。
上記の光送信器への入力信号が断時にもＬＥＤ、又はＬ
Ｄ等の発光素子が発光することがあり、光受信器側でこ
の入力信号の断を検出するのが困難なことがある。
Ｄ等の発光素子が発光することがあり、光受信器側でこ
の入力信号の断を検出するのが困難なことがある。
光送信器への入力信号断時には発光素子が発光すること
なく、光受信器側で入力信号断が容易に検出されること
が望ましい。
なく、光受信器側で入力信号断が容易に検出されること
が望ましい。
第４図は従来例のＬＥＤ駆動回路図である。
第５図は一例のＦＥＴの特性図に、入出力信号波形を重
畳させた図である。
畳させた図である。
第４図において、ＦＥＴ２’のソースとその電源Ｖｓｓ
（負電源）の間に接続されたツェナダイオード３は、Ｆ
Ｅ Ｔ ２’のソースの負の電源電圧Ｖｓｓよりも絶
対値において小さいツェナ電圧ＶＺを持ち、ソース電圧
を一定に保つために挿入されている。
（負電源）の間に接続されたツェナダイオード３は、Ｆ
Ｅ Ｔ ２’のソースの負の電源電圧Ｖｓｓよりも絶
対値において小さいツェナ電圧ＶＺを持ち、ソース電圧
を一定に保つために挿入されている。
一方、Ｆ Ｅ Ｔ ２’のゲートには、ダイオードＤと
可変抵抗Ｒｖから成るクランプ回路が接続され、ゲート
のバイアスが一定になるようにしている。
可変抵抗Ｒｖから成るクランプ回路が接続され、ゲート
のバイアスが一定になるようにしている。
そして、ＦＢ’ｒ’２’のゲート・ソース間の電位差Ｖ
ｇｓを、第５図に示すようにＦＥＴ２’のピンチオフ電
圧Ｖｐ付近に設定する。そして“１”と“０”から成る
ディジタルの入力信号が、直流カットのためのコンデン
サＣを介して上記のＦ Ｅ Ｔ ２’に入力されると、
上記のバイアス電圧Ｖｇｏに重畳され、ドレイン電流Ｉ
ｄｏを流し、ドレインに接続したＬＥＤＩ’を発光させ
る。
ｇｓを、第５図に示すようにＦＥＴ２’のピンチオフ電
圧Ｖｐ付近に設定する。そして“１”と“０”から成る
ディジタルの入力信号が、直流カットのためのコンデン
サＣを介して上記のＦ Ｅ Ｔ ２’に入力されると、
上記のバイアス電圧Ｖｇｏに重畳され、ドレイン電流Ｉ
ｄｏを流し、ドレインに接続したＬＥＤＩ’を発光させ
る。
しかしながら上述の駆動回路による方法では、入力信号
が断になりドレイン・ソース間に電流が流れなくなると
、ソースに接続されたツェナダイオード３にも電流が流
れなくなる。
が断になりドレイン・ソース間に電流が流れなくなると
、ソースに接続されたツェナダイオード３にも電流が流
れなくなる。
ところが、この時第６図に示すようにツェナダイオード
３に電流が流れなくなると、ツェナダイオード３のツェ
ナ電圧がΔＶｚだけ小さくなり、ＦＥＴ２’のソースの
電位Ｖｓは下がる（マイナス電位で絶対値が大きくなる
）。
３に電流が流れなくなると、ツェナダイオード３のツェ
ナ電圧がΔＶｚだけ小さくなり、ＦＥＴ２’のソースの
電位Ｖｓは下がる（マイナス電位で絶対値が大きくなる
）。
その結果、第５図に一点鎖線で示すようにＦＥＴ２’の
Ｖｇｓはピンチオフ電圧Ｖｐより絶対値で少し小さい値
Ｖｇｌとなり、Ｆ Ｅ Ｔ ２’のドレイン・ソース間
に電流１ｄｌが流れＬ Ｅ Ｄ １’を発光させてしま
うという問題点があった。
Ｖｇｓはピンチオフ電圧Ｖｐより絶対値で少し小さい値
Ｖｇｌとなり、Ｆ Ｅ Ｔ ２’のドレイン・ソース間
に電流１ｄｌが流れＬ Ｅ Ｄ １’を発光させてしま
うという問題点があった。
上記問題点は、第１図に示すように電界効果トランジス
タ２のソース電位を一定に保つために、該ソースにツェ
ナダイオード３を接続した電界効果トランジスタ２によ
り、発光素子１を駆動する発光素子駆動回路において、
入力信号を分岐して電界効果トランジスタ２に加えると
共に、入力信号の断を検出して検出信号を出力する入力
断検出回路４に加え、入力断検出回路４の出力の検出信
号により制御して、入力信号断時にオンとなるトランジ
スタ５の出力を電界効果トランジスタ２のソースに加え
る構成にした本発明の発光素子駆動回路によって解決さ
れる。
タ２のソース電位を一定に保つために、該ソースにツェ
ナダイオード３を接続した電界効果トランジスタ２によ
り、発光素子１を駆動する発光素子駆動回路において、
入力信号を分岐して電界効果トランジスタ２に加えると
共に、入力信号の断を検出して検出信号を出力する入力
断検出回路４に加え、入力断検出回路４の出力の検出信
号により制御して、入力信号断時にオンとなるトランジ
スタ５の出力を電界効果トランジスタ２のソースに加え
る構成にした本発明の発光素子駆動回路によって解決さ
れる。
本発明によれば、入力信号断時に入力断検出回路４の出
力をトランジスタ５に入力し、入力信号断時のみトラン
ジスタ５を動作させ、ツェナダイオード３に電流を流し
続け、電界効果トランジスタ２のソース電位を正常動作
時と同じに保つことができる。
力をトランジスタ５に入力し、入力信号断時のみトラン
ジスタ５を動作させ、ツェナダイオード３に電流を流し
続け、電界効果トランジスタ２のソース電位を正常動作
時と同じに保つことができる。
この結果、入力信号断時にも電界効果トランジスタ２の
ゲート・ソース間電位はピンチオフ電圧以下となり、発
光素子の発光を防ぐことができる。
ゲート・ソース間電位はピンチオフ電圧以下となり、発
光素子の発光を防ぐことができる。
第２図は本発明の実施例のＬＥＤ駆動回路図である。
第３図は実施例において使用される入力断検出回路図で
ある。
ある。
全図を通じて同一符号は同一対象物を示す。
第２図において、入力信号を分岐してＦＥＴグのゲート
に加えると共に、入力断検出回路４にも加える。入力断
検出回路４は、第３図に示すように“１”と“０”から
成る入力信号の平均電圧を求めて出力する整流回路６と
、入力信号が断の時一定の電圧を出力する比較器７とか
ら成る。
に加えると共に、入力断検出回路４にも加える。入力断
検出回路４は、第３図に示すように“１”と“０”から
成る入力信号の平均電圧を求めて出力する整流回路６と
、入力信号が断の時一定の電圧を出力する比較器７とか
ら成る。
今、入力信号が断になった時、上記の入力断検出回路４
は一定の電圧を出力し、この電圧がｎｐｎトランジスタ
５′のベースに加えられ、ｎｐｎトランジスタ５′はオ
ンとなる。このｎｐｎ トランジスタ５′のエミッタが
Ｆ Ｅ Ｔ ２’のソースに接続されているため、アー
スから抵抗Ｒ，ｎｐｎ）ランジスタ５′、ツェナダイオ
ード３を介して電流が流れ、抵抗Ｒの値を調節すること
により入力信号断の時にも、ツェナダイオード３には信
号入力時と同じ電流を流すことができる。
は一定の電圧を出力し、この電圧がｎｐｎトランジスタ
５′のベースに加えられ、ｎｐｎトランジスタ５′はオ
ンとなる。このｎｐｎ トランジスタ５′のエミッタが
Ｆ Ｅ Ｔ ２’のソースに接続されているため、アー
スから抵抗Ｒ，ｎｐｎ）ランジスタ５′、ツェナダイオ
ード３を介して電流が流れ、抵抗Ｒの値を調節すること
により入力信号断の時にも、ツェナダイオード３には信
号入力時と同じ電流を流すことができる。
尚、本発明は発光素子としてＬＥＤだけでな（、ＬＤに
も当然適用し得る。
も当然適用し得る。
以上説明のように本発明によれば、入力信号断時には、
発光素子による発光をさせなくできるので、光受信器側
での入力信号断の検出が容易になる。
発光素子による発光をさせなくできるので、光受信器側
での入力信号断の検出が容易になる。
第１図は本発明の原理図、
第２図は本発明の実施例のＬＥＤ駆動回路図、第３図は
実施例において使用される入力断検出回路図、 第４図は従来例のＬＥＤ駆動回路図、 第５図は一例のＦＥＴの特性図に、入出力信号波形を重
畳させた図、 第６図は一例のツェナダイオードの特性図である。 図において １は発光素子、１′はＬＥＤ、 ２は電界効果トランジスタ、２′はＦＥＴ、３はツェナ
ダイオード、 ４は入力断検出回路、 ５はトランジスタ、５′はｎｐｎｌ−ランジスタ、６は
整流回路、 ７は比較器 を示す。
実施例において使用される入力断検出回路図、 第４図は従来例のＬＥＤ駆動回路図、 第５図は一例のＦＥＴの特性図に、入出力信号波形を重
畳させた図、 第６図は一例のツェナダイオードの特性図である。 図において １は発光素子、１′はＬＥＤ、 ２は電界効果トランジスタ、２′はＦＥＴ、３はツェナ
ダイオード、 ４は入力断検出回路、 ５はトランジスタ、５′はｎｐｎｌ−ランジスタ、６は
整流回路、 ７は比較器 を示す。
Claims (1)
- ソースの電位を一定に保つために、該ソースにツェナダ
イオード（３）を接続した電界効果トランジスタ（２）
により、発光素子（１）を駆動する発光素子駆動回路に
おいて、入力信号を該電界効果トランジスタ（２）に加
えると共に、入力信号の断を検出して検出信号を出力す
る入力断検出回路（４）に加え、該入力断検出回路（４
）の出力の検出信号により制御して、入力信号断時にオ
ンとなるトランジスタ（５）の出力を該電界効果トラン
ジスタ（２）のソースに加える構成にしたことを特徴と
する発光素子駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002688A JPS63170979A (ja) | 1987-01-09 | 1987-01-09 | 発光素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002688A JPS63170979A (ja) | 1987-01-09 | 1987-01-09 | 発光素子駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63170979A true JPS63170979A (ja) | 1988-07-14 |
Family
ID=11536223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002688A Pending JPS63170979A (ja) | 1987-01-09 | 1987-01-09 | 発光素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63170979A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727522B1 (en) * | 1998-11-17 | 2004-04-27 | Japan Science And Technology Corporation | Transistor and semiconductor device |
-
1987
- 1987-01-09 JP JP62002688A patent/JPS63170979A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6727522B1 (en) * | 1998-11-17 | 2004-04-27 | Japan Science And Technology Corporation | Transistor and semiconductor device |
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