KR20070006770A - 2원 산화물의 혼합물을 포함하는 채널을 구비한 반도체디바이스 - Google Patents
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Abstract
반도체 디바이스는 CdO, SrO, CaO 및 MgO로부터 선택된 제 1 이원 산화물 및 제 2 이원 산화물을 포함하는 채널을 포함할 수 있다.
Description
본 발명은 2원 산화물의 혼합물을 포함하는 채널을 구비한 반도체 디바이스에 관한 것이다.
반도체 디바이스는 여러 전자 디바이스에 사용되고 있다. 예를 들면, 액정 디스플레이(LCD) 스크린에는 박막 트랜지스터 기술이 사용될 수 있다. 박막 트랜지스터의 몇몇 유형은 낮은 캐리어 이동성으로 인해 상대적으로 느린 스위칭 속도를 갖는다. LCD 스크린과 같은 몇몇 용도에서, 상대적으로 느린 스위칭 속도를 갖는 박막 트랜지스터를 사용하면 정밀한 작동이 어렵게 될 수 있다.
도 1A 내지 1F는 박막 트랜지스터와 같은 반도체 디바이스의 다양한 실시양태를 도시한 것이다.
도 2는 박막 트랜지스터 실시양태의 단면도이다.
도 3은 박막 트랜지스터 실시양태를 제조하는 방법의 실시양태를 도시한 것이다.
도 4는 능동 매트릭스 디스플레이 영역의 실시양태를 도시한 것이다.
본 발명에 따른 예시적인 실시양태는 다성분 산화물 반도체를 함유하는 트랜지스터와 같은 반도체 디바이스를 포함한다. 또한, 본 발명에 따른 예시적인 실시양태에서는 다성분 산화물 반도체를 함유하는 트랜지스터와 같은 반도체 디바이스에 의해 제공되는 특성, 즉, 광학 투명성, 화학적 안정성, 기계적 특성 및 전기 성능을 고려한다. 예시적인 실시양태는 MgO 및 CdO 중 하나 이상을 포함하는 채널을 갖는 반도체 디바이스를 포함한다. 예시적인 실시양태에서는, 등가(isovalent) 반도체를 형성하도록, 제 1 금속(A):제 2 금속(B) 비(A:B)의 원자 조성(여기서, A 및 B는 서로 상이하고 각각 약 0.05 내지 약 0.95의 범위로 존재한다)을 갖는 이원 금속 산화물의 제 3 그룹, 제 1 그룹 및 제 2 그룹 중 하나로부터 선택된 제 1 이원 산화물 및 제 2 이원 산화물을 적어도 함유하는 다성분 산화물 반도체를 갖는 박막 트랜지스터를 포함한다. 일부 예시적인 실시양태에서, 등가 반도체는 비정질 형태, 단일상 결정 형태 또는 혼합상 결정 형태를 포함할 수 있다.
특별하게 언급하지 않는 한, 명세서 및 청구범위에서 사용된 성분, 반응 조건 등의 양을 표시하는 모든 숫자는 모든 경우에서 용어 "약"에 의해 수식된 것으로 이해해야 한다. 따라서, 다르게 지시되지 않는 한, 하기 명세서 및 첨부된 청구범위에서 기재하고 있는 수치적 파라미터는 본 발명에 의해 얻고자 하는 바라는 특성에 따라 변하는 근사치이다. 각각의 수치적 파라미터는 적어도 청구범위의 균등론의 채용을 제한하고자 하는 시도는 아니며, 반올림법을 사용하여 기재된 유효숫자 자리수로 적어도 해석되어야 한다.
본 발명에 따른 다양한 실시양태와 관련하여 다양한 트랜지스터 구조, 즉 박막 트랜지스터, 능동 매트릭스 디스플레이, 로직 인버터(logic inverter) 및 증폭기를 비롯한 필드 효과 트랜지스터를 사용할 수 있다는 것을 이해하여야 한다. 도 1A 내지 1F는 예시적인 박막 트랜지스터 실시양태를 도시한 것이다. 박막 트랜지스터는, 그 중에서도 몇 개를 언급하자면 수평, 수직, 동일평면상 전극, 스태거 전극(staggered electrode), 상부(top) 게이트, 하부(bottom) 게이트, 단일 게이트, 및 이중 게이트를 포함하지만, 이것으로 한정되지 않는 임의의 유형일 수 있다.
본원에서, "동일평면상 전극 구조"는, 소오스 및 드레인 전극이 게이트 전극으로서 채널의 동일 면상에 위치하는 트랜지스터 구조를 의미한다. 스태거 전극 구조는, 소오스 및 드레인 전극이 게이트 전극으로서 채널의 반대면 상에 위치하는 트랜지스터 구조를 의미한다.
도 1A 및 1B는 하부 게이트 트랜지스터의 실시양태를 도시하며, 도 1C 및 1D는 상부 게이트 트랜지스터의 실시양태를 도시한 것이며, 도 1E 및 1F는 이중 게이트 트랜지스터를 도시한 것이다. 도 1A 내지 1D 각각에서, 트랜지스터는 기판(102), 게이트 전극(104), 게이트 유전체(106), 채널(108), 소오스 전극(110), 및 드레인 전극(112)을 포함한다. 도 1A 내지 1D 각각에서, 게이트 유전체(106)는 게이트 전극(104)과 소오스 및 드레인 전극(110)(112) 사이에 위치하여, 게이트 유전체(106)는 게이트 전극(104)을 소오스 및 드레인 전극(110)(112)으로부터 물리적으로 분리시킨다. 또한, 도 1A 내지 1D 각각에서, 소오스 및 드레인 전극(110)(112)은 분리되게 위치하여 소오스 및 드레인 전극(110)(112) 사이에 채널(108)을 삽입시키기 위한 영역을 형성한다. 따라서, 도 1A 내지 1D 각각에 있어서, 게이트 유전체(106)는 채널(108)에 인접하여 위치하고, 소오스 및 드레인 전극(110)(112)을 게이트 전극(104)으로부터 물리적으로 분리시킨다. 또한, 도 1A 내지 1D 각각에서, 채널(108)은 게이트 유전체(106)에 인접하여 위치하고 소오스 및 드레인 전극(110)(112) 사이에 위치한다.
도 1E 및 1F에 도시된 이중 게이트 실시양태와 같은 다양한 실시양태에서, 두 개의 게이트 전극(104-1)(104-2) 및 두 개의 게이트 유전체(106-1)(106-2)가 예시되어 있다. 이러한 실시양태에서, 채널(108) 및 소오스 및 드레인 전극(110)(112)에 대한 게이트 유전체(106-1)(106-2)의 위치 및 게이트 유전체(106-1)(106-2)에 대한 게이트 전극(104-1)(104-2)의 위치는, 하나의 게이트 유전체 및 하나의 게이트 전극이 예시된 상기와 동일한 통상의 위치에 따른다. 즉, 게이트 유전체(106-1)(106-2)는 게이트 전극(104-1)(104-2)과 소오스 및 드레인 전극(110)(112) 사이에 위치하고, 게이트 유전체(106-1)(106-2)는 게이트 전극(104-1)(104-2)을 소오스 및 드레인 전극(110)(112)으로부터 물리적으로 분리시킨다.
도 1A 내지 1F 각각에서, 소오스 및 드레인 전극(110)(112) 사이에 위치한 채널(108)은 소오스 및 드레인 전극(110)(112) 사이에 조절성 전기 통로를 제공하여 전압이 게이트 전극(104)에 인가되는 경우 전하는 소오스 및 드레인 전극(110)(112) 사이에서 채널(108)을 통해 움직일 수 있다. 게이트 전극(104)에 인가된 전압은 전하를 전도시키는 채널(108)의 능력을 변화시키므로 채널(108)의 전기 특성은 적어도 부분적으로 게이트 전극(104)에서의 전압의 인가를 통해 조절될 수 있다.
박막 트랜지스터의 실시양태의 더욱 자세한 설명은 도 2에 기술되어 있다. 도 2는 예시적인 하부 게이트 박막 트랜지스터(200)의 단면도를 도시한 것이다. 도 2에 도시된 박막 트랜지스터의 상이한 층, 이들을 구성하는 물질, 및 이들을 형성하는 방법은 도 1A 내지 1F와 관련하여 기술된 것들을 포함하여 본원에 기술된 임의의 트랜지스터에 동일하게 적용될 수 있다는 것을 이해할 것이다.
더욱이, 다양한 실시양태에서, 박막 트랜지스터(200)는 능동 매트릭스 디스플레이 스크린 디바이스, 로직 인버터 및 증폭기를 비롯한 많은 디바이스에 포함될 수 있다. 박막 트랜지스터(200)는 또한 투명 성분이 사용되는 적외선 디바이스에 포함될 수 있다.
도 2에 도시된 바와 같이, 박막 트랜지스터(200)는 기판(202); 기판(202)에 인접한 게이트 전극(204); 게이트 전극(204)에 인접한 게이트 유전체(206); 및 게이트 유전체(206)와 소오스 전극(210) 및 드레인 전극(212) 사이에 위치한 채널(208)을 포함할 수 있다. 다양한 실시양태에서, 채널(208)은 소오스 전극(210)과 드레인 전극(212) 사이에 위치하고 전기적으로 커플링될 수 있다.
도 2에 도시된 실시양태에서, 기판(202)은 유리를 포함한다. 그러나, 기판(202)은 다양한 실시양태를 이행하기 위한 임의의 적당한 기판 물질 또는 조성물을 포함할 수 있다.
도 2에 예시된 기판(202)은 게이트 전극(204) 층을 형성하기 위해 ITO(즉 인듐-주석 산화물)의 블랭킷 코팅을 포함한다. 그러나, 게이트 전극(204)을 위해 임의의 많은 물질이 사용될 수 있다. 이러한 재료는 n-형 도핑된 In2O3, SnO2, 또는 ZnO 등과 같은 투명 물질을 포함할 수 있다. 다른 적당한 물질은 In, Sn, Ga, Zn, Al, Ti, Ag, Cu 등과 같은 금속을 포함한다. 도 2에 도시된 실시양태에서, 게이트 전극(204)의 두께는 약 200nm이다. 게이트 전극 층의 두께는 사용된 물질, 디바이스 유형 및 기타 요소에 따라 다를 수 있다.
도 2에 도시된 게이트 유전체(206) 또한 블랭킷 코팅된다. 비록 게이트 전극(204) 및 게이트 유전체(206)가 도 2에서 블랭킷 코팅된 비패턴화층으로서 도시되어 있다고 할지라도, 이들은 패턴화될 수 있다. 다양한 실시양태에서, 게이트 유전층(206)은 게이트 유전체를 대표하는 절연 특성을 갖는 상이한 물질의 다양한 층을 포함할 수 있다. 이러한 물질로서 오산화탄탈(Ta2O5), 스트론튬 티타네이트(ST), 바륨 스트론튬 티타네이트(BST), 납 지르코늄 티타네이트(PZT), 스트론튬 비스무스 탄탈레이트(SBT) 및 비스무스 지르코늄 티타네이트(BZT), 이산화규소(SiO2), 질화규소(Si3N4), 산화마그네슘(MgO), 산화알루미늄(Al2O3), 산화하프늄(IV)(HfO2), 산화지르코늄(IV)(ZrO2), 다양한 유기 유전체 물질 등을 포함할 수 있다.
다양한 실시양태에서, 소오스 전극(210) 및 드레인 전극(212)은 게이트 유전체(206)에 인접하여 분리되어 위치한다. 도 2에 도시된 실시양태에서, 소오스 및 드레인 전극(210)(212)은 게이트 전극(204)과 관련하여 기술된 바와 같은 동일한 물질로부터 형성될 수 있다. 도 2에서, 소오스 및 드레인 전극(210)(212)은 약 200nm의 두께를 갖는다. 그러나, 두께는 사용되는 물질의 조성, 사용되는 물질의 용도 및 기타 요소에 따라 다를 수 있다. 소오스 및 드레인 전극 물질의 선택은 이들이 사용될 용도, 디바이스, 시스템 등에 따라 변할 수 있다. 전체 디바이스 성능은 소오스 및 드레인 물질에 따라 변할 것이다. 예를 들면, 실질적으로 투명한 박막 트랜지스터가 바람직한 디바이스에서는 소오스, 드레인 및 게이트 전극용 물질이 이러한 효과를 위해 선택될 수 있다.
다양한 실시양태에서, 채널(208)은, 등가 반도체를 형성하도록 앞서 각각 논의된 제 1 그룹, 제 2 그룹 및 제 3 그룹 중 하나로부터 선택된 제 1 이원 산화물 및 제 2 이원 산화물을 적어도 함유하는 다성분 산화물 반도체로부터 형성될 수 있다. 다양한 실시양태에서, 제 1 및 제 2 이원 산화물은 비율(A:B)의 제 1 금속(A):제 2 금속(B)의 원자 조성(여기서, A 및 B은 서로 상이하고 각각 약 0.05 내지 약 0.95의 범위로 존재한다)을 포함한다.
다양한 실시양태에서, 이들 물질은 조성, 공정 조건 및 다른 요소에 따라 다양한 형태를 포함할 수 있다. 다양한 형태 상태는 비정질 상태 및 다결정질 상태를 포함할 수 있다. 다결정질 상태는 단일상 결정질 상태 또는 혼합상 결정질 상태를 포함할 수 있다. 또한, 다양한 실시양태에서, 소오스, 드레인 및 게이트 전극은 실질적으로 투명한 물질을 포함할 수 있다. 소오스, 드레인 및 게이트 전극을 위해 실질적으로 투명한 물질을 사용함으로써 박막 트랜지스터의 영역은 사람의 눈에 보일 수 있는 전자기 스펙트럼의 일부에 대해 투명할 수 있다. 트랜지스터 분야에서, 당 기술분야의 숙련가들은 화소를 온(on) 또는 오프(off) 상태로 선택 또는 어드레싱하기 위해 실질적으로 투명한 물질을 갖는 박막 트랜지스터(TFT)에 결합된 디스플레이 요소(화소)를 갖는 능동 매트릭스 액정 디스플레이와 같은 디바이스가 더욱 많은 광을 디스플레이를 통해 투과되도록 함으로써 디스플레이 성능에 유리할 것이라는 것을 이해할 것이다.
다시 도 2를 참조하면, 채널(208)은 약 50nm의 채널 두께를 갖는 다성분 산화물로부터 형성될 수 있지만, 다양한 실시양태에서 채널의 두께는 채널 물질이 비정질인지 다결정질인지 및 채널이 도입될 디바이스와 같은 여러 요인에 따라 변할 수 있다.
이러한 실시양태에서, 채널(208)은 게이트 유전체(206)에 인접하고 소오스 및 드레인 전극(210)(212) 사이에 위치하여 전극(210)(212)을 전기적으로 커플링한다. 게이트 전극(204)에 인가된 전압은 채널(208)에서의 전자 축적 또는 제거를 용이하게 할 수 있다. 또한, 인가된 전압은 소오스 전극(210)으로부터 채널(208)로의 전자 주입, 및 이로부터의 드레인 전극(212)에 의한 전자 추출을 증진할 수 있다. 본 발명의 실시양태에서, 채널(208)은 게이트 전극(204)에 인가된 전압을 사용하여 드레인 전극(212)과 소오스 전극(210) 사이를 유동하는 전류를 조절함으로써 작동이 온/오프될 수 있다.
본원에서 사용되는 바와 같이, "등가 반도체"는 제 1 이원 산화물 및 제 2 이원 산화물을 적어도 갖는 다성분 산화물 반도체로부터 형성된 필름을 포함할 수 있다. 또한, 본원에서 사용되는 바와 같은 "등가 반도체"는 등가 반도체 내의 실제량(예컨대, 99% 이상)의 양이온이 유사 산화 상태를 공유하는 것을 포함한다. 이해되는 바와 같이, 등가 반도체 내의 양이온의 산화 상태는 모두 동일한 값일 수는 없다. 이와 같이, 하나 이상의 산화 상태의 변형을 갖는 등가 반도체 내에 존재하는 양이온의 검출 가능한 분획이 존재할 수 있다.
하나의 실시양태에서, 제 1 이원 산화물 및 제 2 이원 산화물은 CdO, SrO, CaO 및 MgO 등가 화합물의 제 1 그룹, In2O3 및 Ga2O3 등가 화합물의 제 2 그룹, 및 SnO2, GeO2, PbO2 및 TiO2 등가 화합물의 제 3 그룹 중 하나로부터 선택된다. 또한, 제 1 이원 산화물 및 제 2 이원 산화물은 ZnO를 포함하는 제 1 그룹 중 하나로부터 선택된다(즉, 제 1 그룹은 ZnO, CdO, SrO, CaO 및 MgO 등가 화합물을 포함한다). 추가의 실시양태에서, 제 1 이원 산화물이 SrO 및 CaO 중 하나로서 선택되는 경우, 제 2 이원 산화물은 CdO, ZnO 및 MgO 등가 화합물로부터 선택되어 등가 반도체를 형성할 수 있다.
추가의 실시양태에서, 제 1 이원 산화물 및 제 2 이원 산화물은 비율(A:B)의 제 1 금속(A):제 2 금속(B)의 원자 조성(여기서, A 및 B는 서로 상이하고 각각 약 0.05 내지 약 0.95의 범위로 존재한다)을 포함할 수 있다. 추가의 실시양태에서, A 및 B는 각각 약 0.10 내지 약 0.90의 범위로 존재한다. 이들 원자 조성은 산소 및 다른 원소의 선택적 존재를 고려하지 않는다. 이들은 단지 제 1 및 제 2 금속의 상대적 비율의 나타낼 뿐이다.
본원에서 사용되는 바와 같은 등가 반도체는 특히 채널 이동성 영역에서 매우 만족스런 전기 성능(성분 물질의 선택, 가공 조건 등에 의존함)을 나타낸다. 등가 반도체는 매우 증가된 채널 이동성을 나타낼 수 있다. 당해 분야의 숙련자에 의해 이해되는 바와 같이, 이동성은 최대 작동 주파수, 속도, 및 채널 이동성에 비례적인 구동 전류 증가와 같이 박막 트랜지스터 성능에 도움이 될 수 있는 특징이다. 또한, 등가 반도체는 가시 및 적외선 스펙트럼 둘다에 투과되어 전체 박막 트랜지스터가 전자기 스펙트럼의 가시영역을 통해 광학적으로 투명하게 된다.
본 발명에 따른 실시양태에 예시된 등가 반도체를 사용함으로써 집적 회로 구조에서 다양한 박막 적용에 유리해 진다. 예를 들면, 이러한 적용중 몇 개를 언급하자면 박막 트랜지스터, 수평, 수직, 동일평면상 전극, 스태거 전극, 상부 게이트, 하부 게이트, 단일 게이트, 및 이중 게이트와 같은, 본원에 논의된 트랜지스터를 포함한다. 다양한 실시양태에서, 본 발명에 따른 트랜지스터(예, 박막 트랜지스터)는 스위치 또는 증폭기로서 제공되며, 이때 트랜지스터의 게이트 전극에의 인가된 전압은 채널을 통한 전자의 흐름에 영향을 줄 수 있다. 당 기술분야의 숙련가들이 이해하는 바와 같이, 트랜지스터는 다양한 방식으로 작동할 수 있다. 예를 들면, 트랜지스터가 스위치로서 사용되는 경우, 트랜지스터는 포화 영역에서 작동할 수 있으며, 트랜지스터가 증폭기로서 사용되는 경우 트랜지스터는 선형 영역에서 작동할 수 있다. 또한, 하기 도 4에 관련하여 도시되고 기술한 바와 같이, 집적 회로 및 상기 집적 회로를 포함하는 구조, 예컨대 가시선 디스플레이 패널(예, 능동 매트릭스 LCD 디스플레이)에 등가 반도체의 채널을 결합시킨 트랜지스터가 사용될 수 있다. 디스플레이 적용 및 다른 적용에서, 남아있는 박막 트랜지스터층, 예를 들면 소오스, 드레인 및 게이트 전극 중 하나 이상을 적어도 부분적으로 투명하게 형성하는 것이 종종 바람직할 것이다.
도 2에서, 소오스 전극(210) 및 드레인 전극(212)는 약 200nm의 두께를 갖는 ITO 층을 포함한다. 그러나, 다양한 실시양태에서, 상기 두께는 물질의 유형, 용도 및 기타 요소를 포함하는 다양한 요소에 따라 다르다. 다양한 실시양태에서, 소오스 및 드레인 전극(210)(212)는 n-형 도핑된 와이드 밴드갭 반도체와 같은 투명한 전도체를 포함할 수 있다. 예로서 n-형 도핑된 In2O3, SnO2, 인듐-주석 산화물 (ITO), 또는 ZnO 등을 들 수 있으나, 이것으로 한정되는 것은 아니다. 전극(110)(112)은 또한 In, Sn, Ga, Zn, Al, Ti, Ag, Cu, Au, Pt, W, 또는 Ni 등과 같은 금속을 포함할 수 있다. 본 발명의 다양한 실시양태에서, 전극(1O4)(110)(112) 모두는, 트랜지스터의 다양한 실시양태가 실질적으로 투명할 수 있도록 투명한 물질을 포함할 수 있다.
본원에 기술된 트랜지스터 구조의 다양한 층은 다양한 기술을 사용하여 형성될 수 있다. 예를 들면, 게이트 유전체(206)는 약 430℃에서 Ta(OC2H5)5 및 O2를 사용하여 저압 CVD 공정에 의해 증착될 수 있고, 누출 전류 특성을 감소시키기 위해 실질적으로 어닐링될 수 있다. 증발(예, 열, e-비임), 물리적 기상 증착(PVD)(예, DC 반응성 스퍼터링, RF 마그네트론 스퍼터링 및 이온 비임 스퍼터링), 화학 기상 증착(CVD), 원자 층 증착(ALD), 펄스화된 레이저 증착(PLD), 분자 비임 에피택시(MBE) 등과 같은 박막 증착 기술이 사용될 수 있다. 또한, 본 발명에 따른 실시양태의 다양한 트랜지스터 층을 증착시키기 위해 또 다른 방법이 사용될 수 있다. 이러한 또 다른 방법은 금속막의 애노드화(전기화학적 산화) 뿐만 아니라 스핀 코팅 및 잉크-젯 프린팅, 예컨대 열 및 압전 드롭-온-디멘드 프린팅(piezoeletric drop-on-demand printing)과 같은 액체 전구 물질로부터의 증착을 포함할 수 있다. 막 패턴화는 에칭 또는 리프트-오프(lift-off) 공정과 조합된 포토리토그래피를 사용할 수 있거나, 또는 섀도우 마스킹과 같은 또 다른 기술을 사용할 수 있다. 하나 이상의 층(예, 도 2에 예시된 채널)의 도핑은 산소 공극의 도입 및/또는 알리오발렌트(aliovalent) 원소의 치환에 의해 달성될 수 있다.
본 발명에 따른 실시양태는 또한 규소 웨이퍼와 같은 기판 또는 기판 어셈블리의 표면에, 이 위에 형성된 층 또는 구조물의 유무에 상관없이, 집적 회로, 특히 본원에 기술된 박막 트랜지스터를 형성하는데 사용된 금속 함유의 막을 형성하는 방법을 또한 포함한다. 본 발명의 방법은 규소 웨이퍼상의 증착으로 한정되지 않으며, 다른 유형의 웨이퍼(갈륨 아르세나이드, 유리 등)가 또한 사용될 수 있다는 것을 이해하여야 한다.
더욱이, 본 발명에 따른 방법에 또한 다른 기판이 사용될 수 있다. 예를 들면, 섬유, 와이어 등이 포함된다. 일반적으로, 기판의 가장 낮은 표면상에 막이 직접적으로 형성될 수 있거나, 또는 예를 들면 패턴화된 웨이퍼에서와 같이 다양한 층중 임의의 층(즉, 표면) 상에 형성될 수 있다.
하나의 실시양태에서, 반도체 디바이스를 제조하는 방법이 도 3에 도시된다. 본 발명의 다양한 실시양태에서, 기판 또는 기판 어셈블리가 반도체 디바이스를 형성하는데 제공될 수 있다. 본원에 사용된 용어 "기판"은 베이스 기판 물질층, 예를 들면 유리 웨이퍼에서 유리 물질의 최저층을 지칭한다. 용어 "기판 어셈블리"는 하나 이상의 층 또는 구조가 그 위에 형성되어 있는 기판을 지칭한다. 기판 유형의 보기로서 유리, 플라스틱 및 금속을 들 수 있지만 이것으로 한정되지 않으며, 이중에서도 시이트, 필름, 및 코팅과 같은 물리적 형태를 포함하고, 불투명하거나 또는 실질적으로 투명할 수 있다.
블록(310)에, 드레인 전극 및 소오스 전극 둘다가 제공될 수 있다. 예를 들면, 드레인 전극 및 소오스 전극 둘다가 기판 어셈블리의 기판 상에 제공될 수 있다.
블록(320)에서, 드레인 전극 및 소오스 전극을 접촉하고 등가 반도체를 포함하는 채널이 증착될 수 있다. 예를 들면, 채널을 드레인 전극과 소오스 전극 사이에 증착되어 상기 2개의 전극을 전기적으로 커플링시킬 수 있다. 다양한 실시양태에서, 드레인 전극 및 소오스 전극과 접촉하는 채널을 증착시키는 것에는, 아연(Zn), 카드뮴(Cd) 및 마그네슘(Mg)을 포함하는 제 1 그룹, 인듐(In) 및 갈륨(Ga)을 포함하는 제 2 그룹, 및 주석(Sn), 게르마늄(Ge), 납(Pb) 및 티타늄(Ti)을 포함하는 제 3 그룹 중 하나로부터의 하나 이상의 전구 화합물을 포함하는 전구 조성물을 제공하는 것이 포함될 수 있다. 본원에 기재된 전구 화합물들의 다양한 조합이 전구 조성물에 사용될 수 있다. 따라서, 본원에서 사용되는 바와 같이, "전구 조성물"은 본원에 기재된 것 이외의 화학식의 하나 이상의 화합물과 선택적으로 혼합된 본원에 기재된 화학식의 하나 이상의 전구 화합물을 포함하는 고체 또는 액체를 지칭한다. 예를 들면, 제 1 그룹의 아연 전구 화합물 및 카드뮴 전구 화합물은 하나의 전구 조성물로 또는 개별 조성물로 제공될 수 있다. 다르게는, 하나의 전구 화합물은 모든 금속들 제공하도록 계획될 수 있다. 본원에서, "액체"는 용액 또는 무용매 액체(실온에서 액체, 또는 승온에서 용해하지만 실온에서는 고체)를 일컫는다. 본원에서, "용액"은 고체의 완전한 용해를 요구하는 것이 아니라, 용액은 약간 비용해된 물질을 가질 수 있으며, 그러나 더욱 바람직하게는 화학 기상 증착 공정을 위해 유기 용매에 의해 증기 상으로 이동될 수 있는 충분량의 물질이 존재한다. 본원에 사용된 전구 화합물은 화학 기상 증착 시스템에 사용하기 적당한 하나 이상의 유기 용매뿐만 아니라 기타 첨가제, 예를 들면 바라는 화합물의 증기화에 도움을 주는 자유 리간드를 포함할 수 있다.
박막 증착 기술에 적당한 다양한 Zn, Cd, Mg, In, Ga, Sn, Ge, Pb 및 Ti 전구 화합물이 본 발명의 실시양태에서 사용될 수 있다. 전구 화합물의 보기로서는 금속 및 금속 산화물, 예컨대 ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O3, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, PbO2, Pb2O3, Pb3O4, TiO, TiO2 및 Ti2O3 등가 화합물을 포함하지만, 이것으로 한정되는 것은 아니다. 특정 전구 화합물이 본원에 예시되어 있다고 할지라도, 이것들이 증착 공정에 사용될 수 있는 한 다양한 전구 화합물이 사용될 수 있다. 본 발명의 다양한 실시양태에서, Zn, Cd, Mg, In, Ga, Sn, Ge, Pb 및 Ti 전구 화합물은 중성의 전구 화합물을 포함할 수 있으며, 실온에서 액체 또는 고체일 수 있다. 만일 이러한 화합물이 고체인 경우, 이것은 증발을 위해 유기 용매중에 충분히 용해되거나, 고체 상태로부터 증발 또는 승화되거나 융제(레이저 융제 또는 스퍼터링에 의해)되거나, 또는 분해 온도 미만의 용해 온도를 갖는다. 따라서, 본원에 기술된 많은 전구 화합물은 화학 기상 증착(CVD) 기술(예, 플래시 증발 기술, 버블러 기술 및/또는 미세소적 기술)과 같은 기상 증착 기술에 사용하기 적당하다.
본원에 기술된 전구 화합물은 잉크 젯 증착, 스퍼터링, 및 기상 증착 기술(예, 화학 기상 증착(CVD) 또는 원자 층 증착(ALD))을 위한 전구 조성물에 사용될 수 있다. 다르게는, 본원에 기술된 특정 전구 화합물은 스핀-온 코팅 등과 같은 다른 증착 기술을 위해 전구 조성물에 사용될 수 있다. 전형적으로, 낮은 탄소 원자 수(예, R 기당 1 내지 4개의 탄소 원자)를 갖는 유기 R 기를 함유한 전구 화합물이 기상 증착 기술에 사용하기 적당하다. 많은 탄소 원자 수(R 기당 5 내지 12개의 탄소 원자)를 갖는 유기 R 기를 함유한 전구 화합물이 일반적으로 스핀-온 또는 침지 코팅에 적당하다.
본원에서, 용어 "유기 R 기"는 지방족 기, 사이클릭 기, 또는 지방족 기 및 사이클릭 기의 조합(알크아릴 및 아르알킬 기)으로서 분류되는 탄화수소 기(탄소 및 수소 이외의 산소, 질소, 황 및 규소와 같은 선택적 원소를 가짐)를 의미한다. 본원의 내용상, 유기 기는 금속 함유 막의 형성을 방해하지 않는 기이다. 이러한 기들은 화학 기상 증착 기술을 사용하여 금속 함유 막의 형성을 방해하지 않는 유형 및 크기일 수 있다. 용어 "지방족 기"는 포화 또는 불포화 선형 또는 분지형 탄화수소 기이다. 이 용어는 예를 들면 알킬, 알케닐 및 알키닐 기를 포괄하는데 사용된다. 용어 "알킬 기"는 예를 들면 메틸, 에틸, 아이소프로필, t-뷰틸, 헵틸, 도데실, 옥타데실, 아밀, 2-에틸헥실 등을 비롯한 포화 선형 또는 분지형 탄화수소 기를 의미한다. 용어 "알케닐"은 바이닐 기와 같이, 하나 이상의 탄소-탄소 이중 결합을 갖는 불포화 선형 또는 분지형 탄화수소 기를 의미한다. 용어 "알키닐 기"는 하나 이상의 탄소-탄소 삼중 결합을 갖는 불포화 선형 또는 분지형 탄화수소 기를 의미한다. 용어 "사이클릭 기"는 알리사이클릭 기, 방향족 기, 또는 헤테로사이클릭 기로서 분류되는 폐 고리 탄화수소 기를 의미한다. 용어 "알리사이클릭 기"는 지방족 기와 유사한 특성을 갖는 사이클릭 탄화수소 기를 의미한다. 용어 "방향족 기" 또는 "아릴 기"는 단핵 또는 다핵 방향족 탄화수소 기를 의미한다. 용어 "헤테로사이클릭 기"는, 고리에서 하나 이상의 원자가 탄소 이외의 원소(예, 질소, 산소, 황 등)인 폐 고리 탄화수소를 의미한다.
도 3을 참고하면, 전구 조성물로부터의 등가 반도체의 채널은 기판 또는 기판 어셈블리의 표면에 증착될 수 있다. 예를 들면, 전구 조성물로부터의 등가 반도체의 채널은 박막 트랜지스터의 드레인 전극 및 소오스 전극과 접촉하도록 전구 조성물로부터 증착될 수 있으며, 이로 인해 드레인 및 소오스 전극을 전기적으로 커플링시킬 수 있다. 다양한 실시양태에서, 채널은 전구 조성물을 증발시키고 이를 기판 또는 기판 어셈블리에 가하는 것을 포함할 수 있는 스퍼터링 코팅과 같은 물리적 증착 기술을 사용할 수 있다. 채널을 증착시키기 위한 다른 방법으로는 반응성 스퍼터링, 알에프(rf) 스퍼터링, 자석 스퍼터링, 이온 빔 스퍼터링 또는 이들의 조합과 같은 하나 이상의 물리적 증착 기술이 포함될 수 있다.
다양한 실시양태에서, 채널 내에 포함된 등가 반도체는 그의 두께를 통해 균일한 조성물을 가질 수 있지만 필수적인 것은 아니다. 예를 들면, 제 1 이원 산화물을 위한 전구 화합물은 우선 증착된 후, 제 1 및 제 2 이원 산화물을 위한 전구 화합물들의 조합이 필름의 형성에 따라 제 2 이원 산화물을 위한 증가하는 양의 전구 화합물로 증착될 수 있다. 이해되는 바와 같이, 등가 반도체의 채널 두께는 사용되는 용도에 좌우될 것이다. 예를 들면, 두께는 약 1nm 내지 약 1000nm 범위를 가질 수 있다. 또 다른 실시양태에서, 이러한 두께는 약 10nm 내지 약 200nm의 범위를 가질 수 있다.
본 발명의 실시양태에서, 전구 화합물은 제 1 이원 금속 반도체를 위한 하나 이상의 전구 화합물 및 제 2 이원 금속 반도체를 위한 하나 이상의 전구 화합물을 포함할 수 있다. 이원 금속 반도체를 위한 전구 화합물은 전형적으로 단핵성이지만(즉, 이들이 분자당 하나의 금속을 함유하는 단량체), 약하게 결합된 이량체(즉, 수소 또는 배위결합(dative bond)을 통해 함게 약하게 결합된 2개의 단량체를 함유하는 이량체)가 또한 가능하다. 본 발명의 추가 실시양태에서, 이원 금속 반도체를 위한 전구 화합물은 증착에 적합한 유기금속 화합물을 포함할 수 있다. 이러한 유기금속 화합물의 예로는 징크 아세틸아세토네이트[Zn(C5H7O2)2] 및 인듐 아세틸아세테네이트[In(C5H7O2)3]가 포함되지만 이에 국한되지 않는다.
본원에서 논의된 바와 같이, 본 발명의 실시양태에서 스퍼터링 공정에 사용하기 위한 등가 반도체의 제 1 이원 금속 반도체를 위한 전구 화합물의 예로는, 탁월한 전자 수송 특성을 갖는 n형 반도체인 CdO를 형성하는 것이 포함될 수 있다. 등가 화합물의 제 1 그룹의 나머지 2개의 이원 금속 반도체, MgO는 CdO에 비해 유의적으로 큰 밴드갭을 나타낸다. 이와 같이, MgO는 전형적으로 유전체인 것으로 간주되며, 그 자체 장점을 고려하면 트랜지스터 채널을 위한 적당한 후보자로서 간주되지는 않는다. 그러나, CdO와의 MgO의 등가는 개별 이원 산화물들 사이에 다양한 물질 특성들(즉, 밴드갭, 화학적 반응성 등)의 튜닝(tunning) 가능성을 도입시키며, 이로 인해 소정의 용도를 위한 상대적 특성의 적응을 허용하게 된다.
또한, 본원에 나열된 3개의 그룹 중 하나에서 2개 이상의 그룹으로 선택된 이원 금속 산화물은 등가 반도체가 금속 대 금속 비율의 스펙트럼(예컨대, A 및 B가 서로 상이하고 각각 약 0.05 내지 약 0.95의 범위로 존재하는 비율(A:B)을 갖는 제 1 금속(A):제 2 금속(B)의 원자 조성)을 갖게 허용한다. 이 실시양태에서, 등가 반도체에서 이원 산화물의 금속 대 금속 비율은 임의의 "순수한" 금속 산화물 반도체를 배제시킨다. 본원에서 사용되는 바와 같이, "순수한" 물질은 불순물을 갖는 "도핑"의 일정 정도를 포함하는 것으로 이해되며, 따라서 본 발명의 실시양태에서 설명되는 바와 같은 제 1 및 제 2 이원 금속 반도체를 위한 조성 범위는 소수 성분의 양이 주요 성분에 의해 한정된 필름 내에서 "도펀트"로서 고려되지 않게 충분히 크게 되도록 해야 한다.
또한, 등가 화합물이 등가구조일 필요는 없기 때문에, 고체 용액은 많은 경우에 2개(그 이상)의 이원 금속 산화물들 사이의 전체 상 공간을 가로질러 달성될 수 없다. 그러나, 다중상 혼합물(예컨대, ZnO+ZnxCdl-xO[고체 용액]+CdO)이 획득되는 경우, 채널로서의 등가 반도체의 성능(즉, 이동성)은 구조적 이원 금속 산화물들 사이에 개입되기 쉽다(그러나, 다중상 필름에서, 효과적 밴드갭은 고체 용액에 대해 일부 중간 값이 당연한 것으로 간주되기보다는 오히려 최저의 밴드갭에 의해 달성되기 쉽다).
앞서 언급된 타겟(예컨대, 기판 또는 기판 어셈블리)을 사용하여 스퍼터링함으로써 채널을 박막으로 증착하는 경우, 채널에 대한 단일상 결정 형태를 수득할 수 있다. 다르게는, 등가 반도체의 실시양태는 앞서 언급한 타겟을 사용하는 스퍼터링으로부터 생성된 혼합상 결정 형태를 나타낼 수 있다. 예를 들면, 혼합상 결정 형태는 예컨대 제 1 금속 산화물 반도체, 제 2 금속 산화물 반도체, 및 ZnO, CdO, SrO, CaO 및 MgO 등가 화합물의 제 1 그룹으로부터의 제 3 이원 산화물을 포함할 수 있는 2개 이상의 상들을 포함할 수 있지만 이에 국한되지 않는다. 다르게는, 혼합상 결정 형태는 예컨대 제 1 금속 산화물, 제 2 금속 산화물, 제 3 이원 산화물, 및 ZnO, CdO, SrO, CaO 및 MgO 등가 화합물의 제 1 그룹 또는 SnO2, GeO2, PbO2 및 TiO2 등가 화합물의 제 3 그룹으로부터 선택되는 제 4 이원 산화물을 포함할 수 있는 2개 이상의 상들을 포함할 수 있지만 이에 국한되지 않는다. 이들 예에서, 제 1 금속:제 2 금속:제 3 금속의 원자 조성은 A:B:C의 비율로 존재하며, 여기서 A, B 및 C는 서로 상이하고 각각 약 0.025 내지 약 0.95의 범위로 존재한다. 또한, 제 1 금속:제 2 금속:제 3 금속:제 4 금속의 원자 조성은 A:B:C:D의 비율로 존재하며, 여기서 A, B, C 및 D는 서로 상이하고 각각 약 0.025 내지 약 0.95의 범위로 존재한다. 다르게는, A, B, C 및 D는 각각 약 0.017 내지 약 0.95, 약 0.10 내지 약 0.80의 범위로 존재한다.
추가 실시양태에서, 등가 반도체는 실질적으로 비정질일 수 있다. 예를 들면, 등가 반도체는 제 1 이원 산화물의 제 1 금속(A) 대 제 2 이원 산화물의 제 2 금속(B)의 원자 조성의 비율(여기서, A 및 B는 서로 상이하고 각각 약 0.05 내지 약 0.95의 범위로 존재한다)을 포함할 수 있다. 추가 실시양태에서, A 및 B는 각각 약 0.10 내지 약 0.90의 범위로 존재한다.
하나의 특정 실시양태에서, 등가 화합물의 제 1 그룹으로부터의 CdO 및 MgO는 본원에서 논의된 것 이외의 제 1 금속(A) 대 제 2 금속(B)의 광범위한 원자 조성비를 포함할 수 있다. 예를 들면, CdO 및 MgO는 모두 등가일 뿐 아니라 등가구조이기 때문에, 고체 용액은 대부분의 중간 상 공간에 걸쳐 안정적인 것으로 기대된다. 결과적으로, 제 1 금속(A) 대 제 2 금속(B) 비율(A:B)의 A 및 B에 대한 값은 각각 0.0 내지 1.00의 범위일 수 있다. 즉, CdO 및 MgO의 조성비는 CdO와 MgO 사이에 속하는 2개의 화합물의 비율뿐만 아니라 순수한 CdO 또는 MgO을 포함할 수 있다.
스퍼터링 또는 화학 기상 증착 공정은 불활성 가스 및/또는 반응 가스의 대기에서 실시되어서, 적어도 제 1 이원 산화물 및 제 2 이원 산화물을 함유하는 등가 반도체를 위한 비교적 순수한 다성분 산화물 반도체를 형성할 수 있다. 전형적으로, 불활성 가스는 질소, 헬륨, 아르곤 및 이들의 혼합물 포함하는 군으로부터 선택된다. 본원의 문맥상, 불활성 가스는 일반적으로 본원에 기술된 전구 화합물과 비반응성이며, 등가 반도체의 형성을 방해하지 않는 가스이다.
반응성 가스는 증착 조건하에서 적어도 하나의 표면에서 본원에 기술된 전구 화합물과 반응성인 다양한 가스로부터 선택될 수 있다. 반응 가스의 보기로서는 수소 및 O2와 같은 산화 가스를 포함한다. 등가 반도체를 형성하기 위해 캐리어 가스 및/또는 반응성 가스의 다양한 조합이 본원의 실시양태에서 사용된다.
예를 들면, 등가 반도체를 위한 스퍼터링 공정에서, 상기 공정은 스퍼터 증착 챔버에서 바라는 증착을 달성하기 위해 RF 전압의 인가하에 특정 유속에서 스퍼터링 가스로서 아르곤 및 산소의 혼합물을 사용하여 실시될 수 있다. 그러나, 용이하게 알 수 있는 바와 같이, 다성분 산화물 채널을 형성하는 임의의 방식도 본원발명에 따라 고려되고 있으며, 예를 들면 이를 형성하기 위한 스퍼터링과 같은 특정 공정으로 한정되지는 않는다.
블록(330)에서, 게이트 전극, 및 이 게이트 전극과 채널 사이에 위치한 게이트 유전체 둘다가 본 발명의 박막 트랜지스터의 실시양태를 형성하기 위해 제공될 수 있다.
본원에 기술된 실시양태는 칩, 집적 회로, 모노리틱 디바이스, 반도체 디바이스 및 마이크로전자 디바이스, 예컨대 디스플레이 디바이스를 형성하는데 사용될 수 있다. 예를 들면, 도 4는 능동 매트릭스 액정 디스플레이(AMLCD)(480)과 같은 디스플레이 디바이스의 실시양태를 도시한 것이다. 도 4에서 AMLCD(480)는 디스플레이 영역(460)의 매트릭스에서 화소 디바이스(즉, 액정 요소)(440)를 포함할 수 있다. 매트릭스에서 화소 디바이스(440)는 또한 디스플레이 영역(460)에 위치한 박막 트랜지스터(440)에 결합될 수 있다. 박막 트랜지스터(400)로서 본원에 기술된 박막 트랜지스터의 실시양태를 포함할 수 있다. 부가적으로, AMLCD(480)는 박막 트랜지스터의 온 및 오프 작동에 영향을 주고 화소 디바이스(440)를 조절하여 예를 들면 AMLCD(480)에 상을 제공하기 위해, 박막 트랜지스터(400)에 어드레스성 신호 전압을 제공하기 위한 직교성 조절 라인(462) 및 (464)를 포함할 수 있다.
특정 예시적인 실시양태가 본원에서 예시되고 기술되어 있지만, 당 기술분야의 숙련가들은 동일한 기술을 달성하기 위해 계획된 배열이, 도시된 특정 예시적인 실시양태 대신 치환될 수 있다는 것을 이해할 것이다. 이러한 본원 기술 내용은 본 발명의 실시양태의 개정 또는 변화를 포괄하는 것이다. 상기 기술은 예시적인 것으로, 이것으로 제한되는 것은 아니라는 것을 이해하여야 한다.
상기 기술 내용을 고찰함으로써 상기 예시적인 실시양태 및 본원에 특별하게 기술되지 않는 다른 실시양태의 조합을 본 기술분야의 숙련가들은 이해할 수 있을 것이다. 본원의 다양한 실시양태의 범위는 상기 구조 및 방법이 사용되는 다른 적용에도 포함된다. 그러므로, 본 발명의 다양한 실시양태의 범위는 첨부된 청구범위 및 이러한 청구범위에 부여된 균등 범위와 함께 관련하여 결정되어야 한다.
상기 발명의 상세한 설명에서, 본 발명을 간단하게 설명하기 위해 단일의 예시적인 실시양태에 여러 특징부가 함께 결합되어 있다. 본 발명에 따른 방법에서는, 본 발명에 따른 실시양태가 각 청구범위에 분명하게 인용된 특징보다 더 많은 특징부를 필요로 한다는 것을 반영하는 것으로 해석되어서는 안된다. 하기 청구범위를 고려할 때, 다소 본 발명의 청구사항은 기재된 단일의 예시적인 실시양태의 모든 특징부보다 적다. 따라서, 하기 청구범위는 상기 발명의 상세한 설명 내에 결합되며, 각 청구범위 그 자체는 별도의 실시양태를 형성한다.
Claims (10)
- 드레인 전극(112)(212); 소오스 전극(110)(210); CdO, SrO, CaO 및 MgO의 제 1 그룹으로부터 선택된 제 1 이원 산화물 및 제 2 이원 산화물을 포함하며, 드레인 전극(112)(212) 및 소오스 전극(110)(210)과 접촉되는 채널(108)(208); 게이트 전극(104)(204); 및 게이트 전극과 채널 사이에 위치하는 게이트 유전체(106)(206)를 포함하는 반도체 디바이스(100)(200)(400).
- 제 1 항에 있어서,상기 제 1 이원 산화물이 SrO 및 CaO로부터 선택되고, 상기 제 2 이원 산화물이 CdO, ZnO 및 MgO로부터 선택되는 반도체 디바이스(100)(200)(400).
- 제 2 항에 있어서,상기 채널(108)(208)이 금속(A) 대 금속(B) 비(A:B)의 원자 조성을 포함하되, A 및 B가 각각 약 0.05 내지 약 0.95 범위로 존재하는 반도체 디바이스(100)(200)(400).
- 제 1 항에 있어서,상기 제 1 그룹이 ZnO을 포함하고,상기 채널(108)(208)이, ZnO, CdO, SrO, CaO 및 MgO의 제 1 그룹으로부터 선택되고, A, B 및 C가 서로 상이하고 각각 약 0.025 내지 약 0.95의 범위인 A:B:C의 제 1 금속:제 2 금속:제 3 금속 비의 원자 조성을 갖는 제 3 이원 산화물을 포함하는 반도체 디바이스(100)(200)(400).
- 제 4 항에 있어서,상기 채널(108)(208)이, 제 1 이원 산화물, 제 2 이원 산화물, 제 3 이원 산화물 및 제 4 이원 산화물을 포함하되, 상기 제 4 이원 산화물이 ZnO, CdO, SrO, CaO 및 MgO의 제 1 그룹으로부터 선택되고, A, B, C 및 D가 서로 상이하고 각각 약 0.017 내지 약 0.95의 범위인 A:B:C:D의 제 1 금속:제 2 금속:제 3 금속:제 4 금속 비의 원자 조성을 갖는 반도체 디바이스(100)(200)(400).
- 제 1 항에 있어서,상기 채널(108)(208)이, CdO, SrO, CaO 및 MgO의 제 1 그룹 및 In2O3 및 Ga2O3의 제 2 그룹 중 하나로부터 선택된 제 1 이원 산화물 및 제 2 이원 산화물을 포함하는 반도체 디바이스(100)(200)(400).
- 제 6 항에 있어서,상기 채널(108)(208)이, CdO, SrO, CaO 및 MgO의 제 1 그룹, In2O3 및 Ga2O3의 제 2 그룹, 및 SnO2, GeO2, PbO2 및 TiO2의 제 3 그룹 중 하나로부터 선택된 제 1 이원 산화물 및 제 2 이원 산화물을 포함하는 반도체 디바이스(100)(200)(400).
- 제 7 항에 있어서,상기 채널(108)(208)이, 제 1 이원 산화물, 제 2 이원 산화물 및 제 3 이원 산화물을 포함하되, 상기 제 3 이원 산화물이 SnO2, GeO2, PbO2 및 TiO2의 제 3 그룹으로부터 선택되고, A, B 및 C가 서로 상이하고 각각 약 0.025 내지 약 0.95의 범위인 A:B:C의 제 1 금속:제 2 금속:제 3 금속 비의 원자 조성을 갖는 반도체 디바이스(100)(200)(400).
- 제 8 항에 있어서,상기 채널(108)(208)이, 제 1 이원 산화물, 제 2 이원 산화물, 제 3 이원 산화물 및 제 4 이원 산화물을 포함하되, 상기 제 4 이원 산화물이 SnO2, GeO2, PbO2 및 TiO2의 제 3 그룹으로부터 선택되고, A, B, C 및 D가 서로 상이하고 각각 약 0.017 내지 약 0.95의 범위인 A:B:C:D의 제 1 금속:제 2 금속:제 3 금속:제 4 금속 비의 원자 조성을 갖는 반도체 디바이스(100)(200)(400).
- 제 1 항에 있어서,드레인 전극(112)(212), 소오스 전극(110)(210), 채널(108)(208), 게이트 전극(104)(204) 및 게이트 유전체(106)(206) 중 하나 이상이 실질적으로 투명한 반도체 디바이스(100)(200)(400).
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