KR20070107058A - 산화 아연을 포함하는 채널을 갖는 박막 트랜지스터와 그제조 방법 - Google Patents
산화 아연을 포함하는 채널을 갖는 박막 트랜지스터와 그제조 방법 Download PDFInfo
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Abstract
박막 트랜지스터는 산화 아연을 포함하는 반도체 박막(15), 반도체 박막(15)의 상면 전체에 형성되는 보호막(16), 보호막(16) 상에 형성되는 게이트 절연막(17), 반도체 박막(15) 위의 게이트 절연막(17) 상에 형성되는 게이트 전극(18), 및 반도체 박막(15)에 전기적으로 접속되도록 반도체 박막 아래에 형성되는 소스 전극(11) 및 드레인 전극(12)을 포함한다.
박막 트랜지스터, 반도체 박막, 보호막, 게이트 절연막, 게이트 전극, 소스 전극, 드레인 전극, 보조 용량 전극
Description
본 발명은 박막 트랜지스터에 관한 것이며, 특히 반도체층이 산화물 반도체층인 경우에 적합한 박막 트랜지스터에 관한 것이다.
일본특허출원공개 제H5-67786호에 기술된 바와 같이, 능동 매트릭스 액정표시장치의 스위칭 소자로 사용되는 박막 트랜지스터용으로, 역 스태거 구조가 대개 채용된다. 이러한 구조의 박막 트랜지스터는, 게이트 전극이 절연 기판 상에 형성되고, 게이트 절연막이 게이트 전극의 상면과 절연 기판 상에 형성되며, 진성 비정질 실리콘으로 만들어진 반도체 박막이 게이트 전극 상의 게이트 절연막의 상면에 형성되고, 채널 보호막이 반도체 박막 상면의 중심 부분에 형성되며, n형 비정질 실리콘으로 만들어진 오믹 콘택층이 채널 보호막의 상면 양측과 채널 보호막 양측의 반도체 박막 상에 형성되고, 그리고 소스 및 드레인 전극이 각 오믹 컨택층의 상면에 형성된다.
최근, 비정질 실리콘 대신 산화 아연(ZnO)을 사용하는데, 이는 산화 아연으로부터 비정질 실리콘보다 높은 이동성을 얻을 수 있기 때문이다. 산화 아연이 CVD(Chemical Vapor Deposition ; 화학기상성장법)에 의해 형성되는 경우, 초기 상태에서 막의 특성은 불안정하다. 따라서, 역 스태거 구조가 채택될 경우, 이러한 바람직하지 않은 상태의 산화 아연이 게이트 전극에 대향하여 위치하고, 즉, 바람직하지 않은 상태의 산화 아연 막이 채널 영역을 형성하여, 박막 트랜지스터로서의 우수한 특성을 얻는 것을 어렵게 만든다. 이러한 문제를 해결하기 위하여, 산화 아연 막의 상면이 채널 영역으로서 제공되는 상부 게이트 형의 박막 트랜지스터를 만드는 것이 고려된다. 산화 아연을 사용하여 상부 게이트 형의 박막 트랜지스터를 제조하는 고안 가능한 제조 방법은, 예를 들면, 진성 산화 아연으로 만들어진 반도체 박막 형성용 층을 게이트 절연막 상에 형성하고, 질화 규소로 만들어진 패턴화된 채널 보호막을 반도체 박막 형성용 층의 상면에 형성하며, n형 산화 아연으로 만들어진 오믹 컨택층 형성용 층을 채널 보호막을 포함하는 반도체 박막 형성용 층의 상면에 형성하고, 오믹 컨택층 형성용 층과 반도체 박막 형성용 층을 장치 영역의 오믹 컨택층과 반도체 박막에 순차적으로 패터닝하며, 패턴화된 오믹 컨택층의 상면을 패터닝함으로써, 소스 및 드레인 전극을 형성하는 방법이 있다.
그러나, 상술한 제조 방법에 따르면, 산화 아연은 산성과 알카리성 모두에서 쉽게 용해되며, 매우 낮은 에칭 내성을 갖기 때문에, 산화 아연으로 장치영역에 형성된 반도체 박막과 오믹 컨택층은 이후의 제조 단계에서 상대적으로 큰 측면 에칭이 가해지며, 그에 따라 처리 정밀성이 떨어지는 것으로 알려져 있다.
따라서, 본 발명의 목적은 우수한 처리 정밀성으로 형성된 박막 트랜지스터와 그 제조 방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터는: 산화 아연을 포함하는 반도체 박막(15); 반도체 박막(15)의 상면 전체에 형성된 보호막(16); 보호막(16) 상에 형성된 게이트 절연막(17); 반도체 박막(15) 위의 게이트 절연막(17) 상에 형성된 게이트 전극(18); 및 반도체 박막(15)에 전기적으로 접속되도록, 반도체 박막(15)의 아래에 형성된 소스 전극(11) 및 드레인 전극(12)을 포함한다.
본 발명에 따른 박막 트랜지스터를 제공하는 방법은: 산화 아연을 포함하는 반도체 박막 형성용 막(15a)과 보호막 형성용 막(16a)을 연속적으로 형성하는 단계; 보호막 형성용 막(16a)을 에칭함으로써, 보호막(16)을 형성하는 단계; 마스크로서 보호막(16)을 사용하여 반도체 박막 형성용 막(15a)을 에칭함으로써, 보호막(16)과 실제적으로 동일한 평면 형태를 갖는 반도체 박막(15)을 형성하는 단계; 보호막(16)을 덮는 게이트 절연막(17)을 형성하는 단계; 및 게이트 절연막(17) 상에 게이트 전극(18)을 형성하는 단계를 포함한다.
본 발명의 이러한 목적 및 다른 목적과 이점은 이하의 상세한 설명과 첨부되는 도면에 의해 더욱 분명해 질 것이다.
도 1은 본 발명의 제 1 실시예로서, 박막 트랜지스터를 갖는 액정표시장치의 주요 부분의 투시 평면도이며;
도 2A는 도 1의 일부를 확대한 투시 평면도이며, 도 2B는 도 2A를 라인 ⅡB-ⅡB를 따라 절단한 단면도이고;
도 3A는 도 2A 및 도 2B에 도시된 박막 트랜지스터 부분을 제조하기 위한 공정의 초기 단계를 도시하는 투시 평면도이고, 도 3B는 도 3A를 라인 ⅢB-ⅢB를 따라 절단한 단면도이며;
도 4A는 도 3A 및 3B를 뒤따르는 단계의 투시 평면도이고, 도 4B는 도 4A를 ⅣB-ⅣB를 따라 절단한 단면도이며;
도 5A는 도 4A 및 4B를 뒤따르는 단계의 투시 평면도이고, 도 5B는 도 5A를 ⅤB-ⅤB를 따라 절단한 단면도이며;
도 6A는 도 5A 및 5B를 뒤따르는 단계의 투시 평면도이고, 도 6B는 도 6A를 ⅥB-ⅥB를 따라 절단한 단면도이며;
도 7A는 도 6A 및 6B를 뒤따르는 단계의 투시 평면도이고, 도 7B는 도 7A를 ⅦB-ⅦB를 따라 절단한 단면도이며;
도 7A는 도 6A 및 6B를 뒤따르는 단계의 투시 평면도이고, 도 7B는 도 7A를 ⅦB-ⅦB를 따라 절단한 단면도이며;
도 8A는 도 7A 및 7B를 뒤따르는 단계의 투시 평면도이고, 도 8B는 도 8A를 ⅧB-ⅧB를 따라 절단한 단면도이며;
도 9A는 도 8A 및 8B를 뒤따르는 단계의 투시 평면도이고, 도 9B는 도 9A를 ⅨB-ⅨB를 따라 절단한 단면도이며;
도 10A는 본 발명의 제 2 실시예로서, 박막 트랜지스터를 갖는 액정 표시 장치의 주요부의 투시 평면도이며, 도 10B는 도 10A를 ⅩB-ⅩB를 따라 절단한 단면도이며;
도 11A는 도 10A와 10B에 도시된 박막 트랜지스터의 일부를 제조하기 위한 처리의 이전 단계를 도시하는 투시 평면도이고, 도 11B는 도 11A를 
를 따라 절단한 단면도이며;
도 12A는 도 11A 및 11B를 뒤따르는 단계의 투시 평면도이고, 도 12B는 도 12A를 
를 따라 절단한 단면도이며;
도 13A는 도 12A 및 12B를 뒤따르는 단계의 투시 평면도이고, 도 13B는 도 13A를 
를 따라 절단한 단면도이며;
도 14A는 도 13A 및 13B를 뒤따르는 단계의 투시 평면도이고, 도 14B는 도 14A를 
를 따라 절단한 단면도이며;
도 15A는 도 14A 및 14B를 뒤따르는 단계의 투시 평면도이고, 도 15B는 도 15A를 
를 따라 절단한 단면도이며; 및
도 16A는 본 발명의 제 3 실시예로서, 박막 트랜지스터를 갖는 액정 표시 장치의 주요부의 투시 평면도이며, 도 16B는 도 16A를 
를 따라 절단한 단면도이다.
(제 1
실시예
)
도 1은 본 발명의 제 1 실시예로서, 박막 트랜지스터를 갖는 액정표시장치의 주요 부분의 투시(see-through) 평면도이며, 도 2A는 도 1의 일부를 확대한 투시 평면도이며, 도 2B는 도 2A를 라인 ⅡB-ⅡB를 따라 절단한 단면도이다.
액정 표시 장치는 유리 기판(1)을 갖는다.
이하 설명은 도 1을 참조한다. 매트리스형의 주사 라인(2)과 데이터 라인(3)이 유리 기판(1)의 상면에 형성된다. 박막 트랜지스터(5)를 통해 주사 라인(2)과 데이터 라인(3)에 접속되도록, 주사 라인(2)과 데이터 라인(3)에 의해 둘러싸인 영역에 화소 전극(4)이 형성된다. 격자모양의 보조 용량 전극(6)은 주사 라인(2)과 데이터 라인(3)과 평행하여 형성된다. 도 1에서, 평면도를 좀 더 명확히 하기 위하여, 화소 전극(4)의 가장자리에 짧은 사선의 음영이 사용되었다.
도 1에서, 화소 전극(4)은 그 좌측 하단 코너가 잘려져 있으며, 박막 트랜지스터(5)의 주요부는 이러한 잘려진 영역에 배치된다. 화소 전극(4)의 모든 가장자리는 그 주위에 형성된 격자 모양의 보조 용량 전극(6)과 겹쳐진다. 격자 모양의 보조 용량 전극(6)은 데이터 라인(3)과 겹쳐지는 영역을 갖는 부분으로 형성된 제 1 보조 용량 전극(6a), 주사 라인(2)과 겹쳐지는 영역을 갖는 부분으로 형성된 제 2 보조 용량 전극(6b), 및 박막 트랜지스터(5)의 주요부와 겹쳐지는 영역을 갖는 부분으로 형성된 제 3 보조 용량 전극(6c)을 포함한다. 이러한 경우, 이후 설명되 는 바와 같이, 보조 용량 전극(6)은 주사 라인(2)과는 다른 층에 형성되며, 특히, 보조 용량 전극(6)의 제 1 보조 용량 전극(6a)은, 두께의 방향, 즉, 도 1의 수직 방향에서 각각 막을 절연함으로써, 데이터 라인(3) 및 화소 전극(4)으로부터 절연되도록 형성된다.
제 1 보조 용량 전극(6a)의 폭은 데이터 라인(3)의 폭 보다 약간 크며, 이는 데이터 라인(3)이 연장되는 방향의 수직 방향에서 위치 차이가 발생하는 경우에도, 데이터 라인(3)이 화소 전극(4)과 직접적으로 대향하지 않도록, 제 1 보조 용량 전극(6a)이 데이터 라인(3)을 확실히 덮도록 한다. 제 1 보조 용량 전극(6a)은 데이터 라인(3)이 배치되는 전 영역에 걸쳐 배치되며, 이는 제 1 보조 용량 전극(6a)이 데이터 라인(3)에 평행인 방향의 화소 전극(4)에 대하여 위치 차이가 생기는 경우에도, 화소 전극(4)의 좌측 및 우측 가장자리를 확실히 덮음으로써, 이러한 방향에서의 잘못된 위치 변이로 인한 보조 용량의 변동을 방지할 수 있다.
제 2 보조 용량 전극(6b)의 폭은 주사 라인(2)의 폭 보다 약간 크며, 이는 주사 라인(2)이 연장되는 방향의 수직 방향에서 위치 차이가 발생하는 경우에도, 주사 라인(2)이 화소 전극(4)과 직접적으로 대향하지 않도록, 제 2 보조 용량 전극(6b)이 주사 라인(2)을 확실히 덮도록 한다. 제 2 보조 용량 전극(6b)은 주사 라인(2)이 배치되는 전 영역에 걸쳐 배치되며, 이는 제 2 보조 용량 전극(6b)이 주사 라인(2)에 평행인 방향의 화소 전극(4)에 대하여 위치 차이가 생기는 경우에도, 화소 전극(4)의 좌측 및 우측 가장자리를 확실히 덮음으로써, 이러한 방향에서의 잘못된 위치 변이로 인한 보조 용량의 변동을 방지할 수 있다.
다음으로, 도 2A와 2B를 참조하여, 액정표시장치의 특정 구조가 설명된다. 알루미늄, 크롬, ITO 등으로 만들어진, 소스 전극(11), 드레인 전극(12), 및 드레인 전극(12)에 접속되는 데이터 라인(3)은 유리 기판(1) 상면의 일정 지점에 형성된다. n-형 산화 아연으로 만들어진 오믹 컨택층(13)은 소스 전극(11)의 상면에서 드레인 전극(12)에 좀더 근접한 측에 형성된다. 또한, 오믹 컨택층(14)은 데이터 라인(3)의 일부를 포함하는 드레인 전극(12)의 상면에서, 소스 전극(11)에 좀더 근접한 측에 형성된다. 서로 대향하는 오믹 컨택층(13, 14)의 단부면(13a, 14a)은 서로 대향하는 소스 전극(11)과 드레인 전극(12)의 단부면(11a, 12a)과 동일한 형태를 갖는다. 여기서, 산화 아연은 단지 ZnO만을 의미하는 것이 아니며, ZnO에 추가하여 마그네슘, 카드뮴 등의 모든 ZnO-계 물질을 의미한다.
진성 산화 아연으로 만들어진 반도체 박막(15)은 두 개의 오믹 컨택층(13, 14) 전체와 콘택층(13, 14) 사이의 유리 기판(1)의 상면에 형성된다. 질화 규소로 만들어진 보호막(16)은 반도체 박막(15)의 전체면에 형성된다. 도 2A에 도시된 바와 같이, 반도체 박막(15)과 보호막(16)은 동일한 평면 형태를 갖는다. 두 개의 오믹 컨택층(13, 14)의 주변 단부면은, 서로 대향하는 단부면(13a, 14a)을 제외하고, 반도체 박막(15)과 보호막(16)의 주변 단부면과 동일한 형태를 갖는다. 두 개의 오믹 컨택층(13, 14)의 단부면(13a, 14a) 사이의 간격은 채널 길이(L)이 되며, 채널 길이(L)에 수직인 방향에서 오믹 컨택층(13, 14)의 면적은 채널폭(W)이 된다.
질화 규소로 만들어진 절연막(17)은 보호막(16), 소스 전극(11), 및 데이터 라인(3)을 포함하는 유리 기판(1)의 상면에 형성된다. 알루미늄, 크롬, ITO 등으로 만들어진 게이트 전극(18)과 게이트 전극(18)에 접속되는 주사 라인(2)은, 절연막(17)의 상면에서 소정의 위치에 형성된다.
소스 전극(11), 드레인 전극(12), 오믹 컨택층(13, 14), 반도체 박막(15), 보호막(16), 절연막(17), 및 게이트 전극(18)은 상층 게이트 구조의 박막 트랜지스터(5)를 형성한다. 이러한 경우, 박막 트랜지스터(5)의 게이트 절연막은 보호막(16)과 절연막(17)에 의해 형성된다.
질화 규소로 만들어진 상부 절연막(19)은 게이트 전극(18)과 주사 라인(2)을 포함하는 절연막(17)의 상면에 형성된다. 알루미늄, 크롬 등의 차광 금속으로 만들어진 거의 격자모양의 보조 용량 전극(6)은 상부 절연막(19)의 상면에서 소정의 위치에 형성된다. 질화 규소로 만들어진 보호코팅막(20)은 보조 용량 전극(6)을 포함하는 상부 절연막(19)의 상면에 형성된다. 컨택홀(21)은 보호코팅막(20), 상부 절연막(19), 및 절연막(17)에서, 소스 전극(11)의 소정의 위치에 대응하는 부분에 형성된다. ITO와 같은 투명 도전 물질로 만들어진 화소 전극(4)은, 컨택홀(21)을 통해 소스 전극(11)에 접속되도록, 보호코팅막(20)의 상면에서 소정의 위치에 형성된다.
다음으로, 본 액정표시장치의 박막 트랜지스터(5) 주변의 영역을 제조하는 방법의 예가 설명된다. 도 3A와 3B에 도시된 바와 같이, 소스 전극(11), 드레인 전극(12), 및 소스 전극(11)에 접속되는 데이터 라인은, 스퍼터링(sputtering)에 의해 형성되며 알루미늄, 크롬, ITO 등으로 만들어진 금속막을 포토리쏘그래피(photolithography)에 의하여 패터닝함으로써, 유리 기판(1)의 상면에서 소정의 위치에 각각 형성된다.
다음으로, n-형 산화 아연으로 만들어진 제 1 오믹 컨택 형성용 층(31)은, 대향-타겟(face-target) 방식의 스퍼터링에 의해, 소스 전극(11), 드레인 전극(12), 및 데이터 라인(3)을 포함하는 유리 기판(1)의 상면에 형성된다. 이러한 경우, 제 1 오믹 컨택층 형성용 층(31)은 산소 가스를 사용하고, 타겟으로서 인듐과 아연 또는 갈륨과 아연을 사용하는 반응식 스퍼터링 방식에 의해 형성될 수 있다. 대안적으로, 인듐 산화 아연(Indium-zinc oxide:InZnO) 또는 갈륨-산화 아연(Gallium-zinc oxide:GaZnO)이 타겟으로서 사용될 수 있다.
다음으로, 레지스트 패턴(32a, 32b)이, 배면 노출(유리 기판(1)의 하면으로부터 노출)을 포함하는 포트리쏘그래피에 의하여 제 1 오믹 컨택층 형성용 층(31)의 상면에서 소정의 위치에 각각 형성된다. 이러한 경우, 배면 노출에 의하여, 일개 레지스트 패턴(32a)이 소스 전극(11)에 형성되며, 타개 레지스트 패턴(32b)은 드레인 전극(12)과 데이터 라인(3)에 형성된다.
다음으로, 도 4A와 4B에 도시된 바와 같이, 제 1 오믹 컨택 층 형성용 층(31)이 마스크로서 레지스트 패턴(32a, 32b)을 사용하여 에칭되어, 레지스트 패턴(32a, 32b)의 아래에 제 2 오믹 컨택층 형성용 층(31a, 31b)을 형성한다. 이러한 경우, 알카리 수용액이 n형 산화 아연으로 만들어진 제 1 오믹 컨택층 형성용 층(31)용 에칭액으로서 사용된다. 예를 들면, 30 중량% 미만의 수산화나트륨(NaOH)을 포함하는 알칼리 수용액일 수 있으며, 2 내지 10 중량% 수산화나트륨을 포함한 알칼리 수용액인 것이 바람직하다. 에칭액의 온도는 5 내지 40°C이며, 실온인 것 이 바람직하다(22 내지 23°C).
5 중량% 수산화나트륨(NaOH)을 포함하는 알칼리 용액(그 온도는 실온(22 내지 23°C))이 사용되는 경우, 에칭 속도(etching rate)는 약 80nm/분이다.
에칭 처리의 제어성을 고려할 때, 에칭 속도가 너무 높을 경우 박막 두께, 밀도 등 다양한 변수에 의하여 에칭 단부를 제어하기 어렵게 되며, 반면, 에칭 속도가 너무 낮을 경우, 물론 생산성이 감소된다. 여기서, 에칭 속도는 100 내지 200 nm/분인 것이 바람직하다. 그에 따라서, 약 80nm/분의 에칭 속도가 획득되는, 5 중량%의 수산화 나트륨(NaOH)을 포함하는 알칼리 수용액을 만족할 만한 범위로 볼 수 있다.
그러나, 제조 효율성을 향상하기 위하여, 나트륨의 농도는 증가될 수 있다. 높은 에칭 속도를 갖는 인산 수용액과 같은 에칭액이 사용되는 경우, 에칭 처리의 제어성을 고려하여, 용액은 약 0.05%의 저밀도를 가질 필요가 있다. 그러나, 그러한 저밀도 용액은 사용시에 변질 속도가 크기 때문에, 처리 제어가 어려워지는 문제가 역시 발생한다. 따라서, 수산화 나트륨 수용액이 사용될 경우, 알칼리 수용액은 30 중량% 미만이 될 수 있으며, 이러한 점을 고려하여 그 유용성을 검증할 수 있는 약 2 내지 10 중량%인 것이 바람직하다. 제 1 오믹 컨택층 형성용 층(31)에서 발생되는 습식 에칭에 의한 측면 에칭의 양이 오믹 컨택층(13, 14)의 단부면(13a, 14a) 사이의 간격 즉, 채널 길이(L)에 영향을 주는 경우, 건조 에칭이 채용될 수 있다.
다음으로, 레지스트 박리액을 사용하여 레지스트 패턴(32a, 32b)이 박리된 다. 여기서, 레지스트 박리액으로서, 단일 유기 용매(예를 들면, 디메틸 술폭사이드(dimethylsulfoxide:DMSO)와 같이 산성 또는 알칼리성 어느 것도 아닌 용액(어떤 전해질도 포함하지 않는))을 사용하는 경우에도, 레지스트 박리가 확실히 실행되는 것으로 여겨진다. 이러한 경우, 레지스트 박리액은 n형 산화 아연으로 만들어진 제 2 오믹 컨택층 형성용 층(31a, 31b)을 에칭하며, 그러나 이런 경우의 측면 에칭의 양은 크지 않으며, 채널 길이(L)에 영향을 줄 정도가 되지 않는다. 또한, 레지스트 에칭액은 제 2 오믹 컨택층 형성용 층의 상면을 에칭한다. 그러나, 오믹 컨택층이 박막 트랜지스터의 속성에 영향을 주지 않기 때문에 문제가 되지는 않는다. 오믹 컨택층으로서, n형 산화 아연 대신하여 ITO가 사용될 수 있다.
다음으로, 도 5A와 5B에 도시된 바와 같이, 제 2 오믹 컨택층 형성용 층(31a, 31b)를 포함하는 유리 기판(1)의 상면에 플라즈마 CVD에 의하여, 진성 산화 아연으로 만들어진 반도체 박막 형성용 막(15a)과 질화 규소로 만들어진 보호막 형성용 막(16a)이 연속적으로 형성된다. 다음으로, 포토리쏘그래피에 의해, 장치 영역을 형성하기 위한 레지스트 패턴(33)이 보호막 형성용 막(16a)의 상면에서 소정의 위치에 형성된다.
다음으로, 보호막 형성용 막(16a)이 마스크로서 레지스트 패턴(33)을 사용하여 에칭되어, 도 6A와 6B에 도시된 바와 같이, 레지스트 패턴(33) 아래에 보호막(16)을 형성한다. 이러한 경우, 레지스트 패턴(33) 아래를 제외하고, 반도체 박막 형성용 막(15a)의 표면이 노출된다. 따라서, 질화규소로 만들어진 보호막 형성 용 막(16a)용 에칭 방법으로서, 육불화황(SF6)을 사용하는 반응성 플라즈마 에칭(건조 에칭)인 것이 바람직한데, 이는 이러한 에칭 방법은 높은 에칭 속도를 갖으며, 진성 산화 아연으로 만들어진 반도체 박막 형성용 막(15a)을 되도록 부식되지 않도록 할 필요가 있기 때문이다.
다음으로, 레지스트 박리액을 사용하여 레지스트 패턴(33)이 박리된다. 이러한 경우, 보호막(16) 아래를 제외한 반도체 박막 형성용 막(15a)의 표면이 레지스트 박막액에 노출된다. 그러나 노출된 표면이 장치 영역이 아니기 때문에 문제가 되지 않는다. 즉, 상술한 오믹 컨택층을 형성하는 경우와는 달리, 채널 영역에 측면 에칭이 가해지거나 또는 채널 영역의 상면에 에칭이 가해지는 경우, 박막 트랜지스터의 속성은 크게 영향을 받게 된다. 그러나, 보호막(16) 아래의 반도체 박막 형성용 막(15a)은 보호막(16)에 의해 보호되며, 이러한 경우, 단일 유기 용매(예를 들면, 디메틸 술폭사이드(DMSO)와 같이 산성 또는 알칼리성 어느 것도 아닌 레지스트 박리액(어떤 전해질도 포함하지 않는))가 사용될 수 있다.
다음으로, 도 7A와 7B에 도시된 바와 같이, 반도체 박막 형성용 막(15a)과 오믹 컨택층 형성용 층(13a, 13b)이 마스크로서 보호막(16)을 사용하여 연속적으로 에칭되고, 보호막(16) 아래에 반도체 박막(15)이 형성되며, 반도체 박막(15) 아래에 두 개의 오믹 컨택층(13, 14)이 형성된다.
이러한 경우, 반도체 박막 형성용 막(15a)와 제 2 오믹 컨택층 형성용 층(31a, 31b)이 진성 산화 아연 및 n형 산화 아연으로 만들어지기 때문에, 에칭액 으로서 상술한 수산화 나트륨 수용 용액을 사용할 경우, 제어 가능성에는 문제가 없다. 여기서 두 개의 오믹 컨택층(13, 14) 사이의 간격은 채널 길이(L)가 되며, 채널 길이(L)에 수직인 방향에서 오믹 컨택층(13, 14)의 면적은 채널폭(W)이 된다.
이상의 설명에서, 반도체 박막 형성용 막(15a)와 제 2 오믹 컨택층 형성용 층(31a, 31b)이 마스크로서 보호막(16)을 사용하여 에칭되는 시기는, 레지스트 패턴(33)이 박리된 이후이다. 그러나, 레지스트 패턴(33)은 반도체 박막 형성용 막(15a)과 오믹 컨택층 형성용 층(31a, 31b)이 에칭된 이후에 박리될 수도 있다.
다음으로, 도 8A와 8B에 도시된 바와 같이, 보호막(16), 소스 전극(11), 및 데이터 라인(3)을 포함하는 유리 기판(1)의 상면에 플라즈마 CVD에 의해 질화 규소로 만들어진 절연막(17)이 형성된다. 그 다음으로, 스퍼터링에 의해 알루미늄, 크롬, ITO 등으로 만들어진 금속막을 포토리쏘그래피에 의하여 패턴닝함으로써, 게이트 전극(18)과 게이트 전극(18)에 접속되는 주사 라인(2)이 절연막(17)의 상면에서 소정의 위치에 형성된다.
이후, 도 9A와 9B에 도시된 바와 같이, 게이트 전극(18)과 주사 라인(2)을 포함하는 절연막(17)의 상면에, 플라즈마 CVD에 의해 질화 규소로 만들어진 상부 절연막(19)이 형성된다. 다음으로, 스퍼터링에 의해 형성된 알루미늄 및 크롬 등으로 만들어진 차광 금속막을 포토리쏘그래피에 의하여 패터닝함으로써, 상부 절연막(19)의 상면에서 소정의 위치에, 보조 용량 전극(6)이 형성된다.
다음으로, 도 2A와 2B에 도시된 바와 같이, 플라즈마 CVD에 의해 질화 규소로 만들어진 보호 코팅막(20)이 보조 용량 전극(6)을 포함하는 상부 절연막(19)의 상면에 형성된다. 이후, 포토리쏘그래피에 의해, 컨택홀(21)이 보호코팅막(20), 상부 절연막(19), 및 절연막(17)에 걸쳐, 소스 전극(11)의 소정의 위치에 대응하는 부분에 순차적으로 형성된다. 그 다음으로, 화소 전극(4)은, 스퍼터링에 의해 형성된 ITO와 같은 투명 도전 물질로 만들어진 화소 전극 형성용 막을 포토리쏘그래피에 의하여 패터닝함으로써, 컨택홀(21)을 통해 소스 전극(11)에 접속되도록, 보호코팅막(20)의 상면에서 소정의 위치에 형성된다. 그에 따라서, 도 2A와 2B에 도시된 액정표시장치를 얻을 수 있다.
상술한 바와 같이, 이러한 제조 방법에 따라, 보호막(16)에 의해 반도체 박막 형성용 막(15a)의 일부가 보호되는 동안, 보호막(16)에 의해 반도체 박막 형성용 막(15a)의 상면에 보호막(16)을 형성하기 위한 레지스트 패턴(33)이 박리된다. 이후, 반도체 박막 형성용 막(15a)과 제 2 오믹 컨택층 형성용 층(31a, 31b)이 마스크로서 보호막(16)을 사용하여 연속적으로 에칭되며, 그로 인하여, 보호막(16)이 반도체 박막(15)의 전체 상면과 닿지 않은 상태에서, 보호막 아래에 반도체 박막(15)과 반도체 박막(15) 아래의 양측에 오믹 컨택층(13, 14)이 형성되며, 처리 정밀도가 향상될 수 있다.
또한, 상술한 제조 방법에 의해 획득된 박막 트랜지스터(5)에서, 채널 길이(L)에 수직인 방향에서 오믹 컨택층(13, 14)의 면적은 채널폭(W)이기 때문에, 이러한 면적은 바닥(bottom)-게이트 구조를 갖는 채널 에칭형의 박막 트랜지스터의 면적과 동일하거나 유사할 수 있으며, 이는 트랜지스터의 크기를 줄이도록 한다.
또한, 상술한 제조 방법에 의해 획득된 액정표시장치에서, 주사 라인(2)과 데이터 라인(3) 보다 큰 폭을 갖는 제 1 및 제 2 보조 용량 전극(6a, 6b)이 화소 전극(4)과 주사 라인(2) 및 데이터 라인(3) 사이에 형성되기 때문에, 제 1 및 제 2 보조 용량 전극(6a, 6b)으로 인한, 화소 전극(4)과 주사 라인(2) 및 데이터 라인(3) 사이의 결합 용량의 발생을 방지할 수 있다. 또한, 어떤 수직 크로스토크(crosstalk)도 발생하지 않으며 그로 인해 표시 특성이 개선된다.
초기의 제조 단계에서, 소스/드레인 전극 형성용 막과 제 1 오믹 컨택층 형성용 층(31)이 유리 기판(1)의 상면에 연속적으로 형성되고, 예를 들면 도 3A와 3B에 도시된 바와 같이, 레지스트 패턴(32a, 32b)가 제 1 오믹 컨택층 형성용 층(31)의 상면에 형성되고, 제 1 오믹 컨택층 형성용 층(31)과 소스/드레인 전극 형성용 막이 마스크로서 레지스트 패턴(32a, 32b)를 사용하여 연속적으로 에칭되며, 그로 인하여, 예를 들면, 도 4A와 4B에 도시된 바와 같이, 레지스트 패턴(32a, 32b) 아래의 제 2 오믹 컨택층 형성용 층(31a, 31b), 제 2 오믹 컨택층 형성용 층(32a, 32b) 아래의 드레인 전극(12)이 형성된다.
(제 2
실시예
)
도 10A는 본 발명의 제 2 실시예로서, 박막 트랜지스터를 포함하는 액정표시장치의 주요부를 도시하는 투시 평면도이며, 도 10B는 도 10A를 ⅩB-ⅩB를 따라 절단한 단면도이다. 단, 본 액정표시장치에서는, 오믹 컨택층(13)이 드레인 전극(12)에 좀더 근접한 측의 소스 전극(11)의 상면에서 소정의 위치와 그에 이웃한 유리 기판(1)의 상면에 형성되며, 오믹 컨택층(14)이 소스 전극(11)에 좀더 근접한 측의 데이터 라인(3)의 일부를 포함하는 드레인 전극(12)의 상면에서 소정의 위치와 그에 이웃한 유리 기판(1)의 상면에 형성된다는 점에서 도 2A 및 2B와 다르다. 즉, 오믹 컨택층(13, 14)은 소스 전극(11)과 드레인 전극(12)의 대향 단부면(11a, 12a)으로부터 돌출된 대향 단부면(13a, 14a)를 갖도록, 소스 전극(11)과 드레인 전극(12)의 상면에서 각각 형성된다.
다음으로, 본 액정표시장치의 박막 트랜지스터(5) 주변 영역을 제조하는 방법의 예가 설명된다. 먼저, 도 11A와 11B에 도시된 바와 같이, 스퍼터링에 의해 형성된 알루미늄, 크롬, ITO 등으로 만들어진 금속막을 포토리쏘그래피에 의하여 패터닝함으로써, 유리 기판(1)의 상면에서 각 소정의 위치에 소스 전극(11), 드레인 전극(12), 및 드레인 전극(12)에 접속되는 데이터 라인(3)이 형성된다.
다음으로, n-형 산화 아연으로 만들어진 제 1 오믹 컨택 형성용 층(31)이, 대향-타겟(face-target) 방식의 스퍼터링에 의해, 소스 전극(11), 드레인 전극(12), 및 데이터 라인(3)을 포함하는 유리 기판(1)의 상면에 형성된다. 다음으로, 레지스트 패턴(32a, 32b)이 포토리쏘그래피에 의하여, 제 1 오믹 컨택층 형성용 층(31)의 상면에서 소정의 위치에 각각 형성된다.
이러한 경우, 소스 전극(11)을 완전히 덮기 위하여, 일개 레지스트 패턴(32a)은 소스 전극(11) 보다 크게 형성된다. 데이터 라인(3)의 일부를 포함하는 드레인 전극(12)을 완전히 덮도록, 타개 레지스트 패턴(32b)은 데이터 라인(3)을 포함하는 드레인 전극(12) 보다 크게 형성된다. 레지스트 패턴(32a, 32b)은 상술한 바와 같이 형성되는데, 도 10A와 도10B를 참조하여 설명하자면, 소스 전극(11)의 단부면(11a)과 오믹 컨택층(13)의 단부면(13a) 사이의 간격은 이러한 단부면들(11a, 13a)이 원하는 위치 관계에서 유지되기 위한 여유분으로, 대개 1 내지 4㎛가 될 필요가 있으며, 처리 정밀도에 따라 그 값은 변화될 수 있다.
다음으로, 도 12A와 12B에 도시된 바와 같이, 마스크로서 레지스트 패턴(32a, 32b)을 사용하여 제 1 오믹 컨택 층 형성용 층(31)이 에칭되어, 레지스트 패턴(32a, 32b)의 아래에 제 2 오믹 컨택층 형성용 층(31a, 31b)을 형성한다. 이러한 경우, 제 1 오믹 컨택층 형성용 층(31)이 n형 산화 아연으로 만들어지기 때문에, 에칭액으로서 상술한 수산화 나트륨이 사용될 경우 처리 제어성에는 문제가 없다.
다음으로, 레지스트 박리액을 사용하여 레지스트 패턴(32a, 32b)이 박리되며, 제 2 오믹 컨택층 형성용 층(31a, 31b)의 표면이 노출된다. 이때, 예를 들면, 단일 유기 용매(예를 들면, 디메틸 술폭사이드(DMSO)와 같이 산성 또는 알칼리성 어느 것도 아닌 용액(어떤 전해질도 포함하지 않는))이 사용된다.
다음으로, 도 13A와 13B에 도시된 바와 같이, 진성 산화 아연으로 만들어진 반도체 박막 형성용 막(15a)와 질화 규소로 만들어진 보호막 형성용 막(16a)이, 제 2 오믹 컨택층 형성용 층(31a, 31b)과 데이터 라인(3)을 포함하는 유리 기판(1)의 상면에 플라즈마 CVD에 의해 연속적으로 형성된다. 그 이후, 장치 영역을 형성하는 레지스트 패턴(33)이 보호막 형성용 막(16a)의 상면에서 소정의 위치에 포토리쏘그래피에 의해 형성된다.
다음으로, 도 14A와 14B에 도시된 바와 같이, 보호막 형성용 막(16a)이 마스 크로서 레지스트 패턴(33)을 사용하여 에칭되어, 레지스트 패턴(33) 아래에 보호막(16)이 형성된다. 이러한 경우, 레지스트 패턴(33) 아래를 제외한 반도체 박막 형성용 막(15a)의 표면이 노출된다. 따라서, 질화 규소를 만들어진 보호막(16)을 형성하기 위한 에칭 방법으로서, 육불화황(SF6)을 사용하는 반응성 플라즈마 에칭(건조 에칭)인 것이 바람직하다.
다음으로, 레지스트 박리액을 사용하여 레지스트 패턴(33)이 박리된다. 이러한 경우, 보호막(16) 아래를 제외한 반도체 박막 형성용 막(15a)의 표면이 레지스트 박리액에 노출되지만, 노출된 표면은 장치 영역이 아니기 때문에 문제가 되지 않는다. 즉, 보호막(16) 아래의 반도체 박막 형성용 막(15a)은 보호막(16)에 의해 보호된다. 이러한 경우, 단일 유기 용매(예를 들면, 디메틸 술폭사이드(DMSO)와 같이 산성 또는 알칼리성 어느 것도 아닌 용액(어떤 전해질도 포함하지 않는))이 사용된다.
다음으로, 마스크로서 보호막(16)을 사용하여, 반도체 박막 형성용 막(15a)과 제 2 오믹 컨택층 형성용 층(31a, 31b)이 연속적으로 에칭되어, 도 15A와 15B에 도시된 바와 같이, 보호막(16) 아래의 반도체 박막(15)과 반도체 박막(15) 아래의 양측에 오믹 컨택층(13, 14)이 형성된다.
이러한 경우, 반도체 박막 형성용 막(15a)와 제 2 오믹 컨택층 형성용 층(31a, 31b)이 진성 산화 아연과 n형 산화 아연으로 만들어지기 때문에, 에칭액으로서 상술한 수산화 나트륨 수용액으로 만들어지는 경우, 처리 제어성에는 문제가 없다. 여기서 두 개의 오믹 컨택층(13, 14)의 단부면(13a, 14a) 사이의 간격은 채널 길이(L)가 되며, 채널 길이(L)에 수직인 방향에서 오믹 컨택층(13, 14)의 면적은 채널폭(W)이 된다. 이후, 제 1 실시예와 유사한 제조 단계를 거쳐, 도 10A와 10B에 도시된 액정표시장치를 획득한다.
(제 3
실시예
)
도 16A는 본 발명의 제 3 실시예로서, 박막 트랜지스터를 갖는 액정 표시 장치의 주요부의 투시 평면도이며, 도 16B는 도 16A의 
를 따라 절단한 단면도이다.
본 액정표시장치는, 어떤 상부 절연막(19)도 형성되지 않고, 알루미늄, 크롬 등과 같은 차광 금속으로 만들어진, 게이트 전극(18), 게이트 전극(18)에 접속되는 주사 라인(2), 및 보조 용량 전극(6)이 절연막(17)의 상면에서 소정의 위치에 각각 형성되며, 게이트 전극(18), 주사 라인(2), 및 보조 용량 전극(6)이 보호코팅막(20)(절연막)으로 덮인다는 점에서, 도 2A와 2B의 액정표시장치와 다르다.
이러한 경우, 보조 용량 전극(6)은 데이터 라인(3)의 일부와 겹치는 영역을 포함하는 제 1 보조 용량 전극 부분(6d), 주사 라인(2)과 평행하여 주사 라인(2)의 근처에 배치되는 제 2 보조 용량 전극 부분(6e), 및 화소 전극(4)의 소정의 가장자리를 따라 배치된 제 3 보조 용량 전극 부분(6f)을 포함한다. 평면도를 좀 더 명확히 하기 위하여, 보조 용량 전극(6)의 가장자리는 다른 구성요소보다 좀더 굵은 직선으로 표기하였다.
본 액정표시장치의 박막 트랜지스터(5) 주변 영역을 제조하는 방법에 따라, 알루미늄, 크롬 등과 같은 차광 금속으로 만들어진 게이트 전극(18), 게이트 전극(18)에 접속되는 주사 라인(2), 및 보조 용량 전극(6)이 절연막(17)의 상면에서 소정의 위치에 각각 동시에 형성될 수 있다. 그에 따라서, 도 2A와 2B에 도시된 경우와 비교하여, 상부 절연막을 형성하는 단계, 보조 용량 전극 형성용 막을 형성하는 단계, 보조 용량 전극을 형성하기 위한 레지스트 패턴을 형성하는 단계, 마스크로서 레지스트 패턴을 사용하여 보조 용량 전극 형성용 막을 에칭함으로써 보조 용량 전극을 형성하는 단계, 및 레지스트 패턴을 박리하는 단계를 생략함으로써, 제조 단계의 수를 줄일 수 있다.
(다른
실시예
)
반도체 박막 형성용 막(15a)과 오믹 컨택층 형성용 층(31)은 플라즈마 CVD 뿐 아니라 스퍼터링, 화학 증착법, 주조(casting), 도금(plating) 등에 의해서도 형성될 수 있다. 오믹 컨택층(13, 14)은 n형 산화 아연뿐 아니라, p형 산화 아연, 그리고, 그 도전성이 산소 결핍에 의해 변경되는 산화 아연으로 만들어질 수 있다.
기부 절연막은 유리 기판(1)과 소스 전극(11) 및 드레인 전극(12) 사이에 형성될 수 있다. 이러한 경우, 기부 절연막은 예를 들면, 이온 장벽(ion barrier) 물질로 만들어지는데, 이는 유리 기판(1)으로부터의 불순물의 확산을 감소하고, 산화 아연막으로 유리 기판(1)의 반응을 억제한다. 기부 절연막의 물질로서, 산화 아연과 유사한 격자 상수 및 결정 구조를 갖는 물질이 선택되는 경우, 산화 아연 막의 결정성을 향상시킬 수 있다.
본 발명에 따라서, 진성 산화 아연으로 만들어진 반도체 박막의 상면 전체에 보호막을 형성함으로써, 즉, 반도체 박막 형성용 막의 상면의 보호막을 형성하기 위한 레지스트 패턴을 박리할 때, 보호막으로 그 보호막에 아래의 진성 산화 아연으로 만들어진 반도체 박막 형성용 막을 보호함으로써, 그리고, 마스크로서 보호막을 사용하여 반도체 박막 형성용 막을 에칭함으로써 보호막 아래의 반도체 박막을 형성하고, 반도체 박막의 상면 전체에 보호막을 남겨두는 방식으로, 처리 정밀성을 향상시킬 수 있다.
본 발명의 넓은 요지와 범위를 벗어나지 않는 다양한 실시예와 변경이 만들어질 수 있다. 상술한 실시예는 본 발명을 제시하려는 것일 뿐, 본 발명의 범위를 국한하려는 것은 아니다. 본 발명의 범위는 실시예 보다는 첨부된 청구항에 의해 제시된다. 본 청구항 및 본 청구의 의미와 동일한 범위 내에서 만들어진 다양한 변형은 본 발명의 범위에 속하는 것으로 간주된다.
Claims (30)
- 산화 아연을 포함하는 반도체 박막(15); 상기 반도체 박막(15)의 상면 전체에 형성된 보호막(16); 상기 보호막(16) 상에 형성된 게이트 절연막(17); 상기 반도체 박막(15) 위의 게이트 절연막(17) 상에 형성된 게이트 전극(18); 및 상기 반도체 박막(15)에 전기적으로 접속되도록, 상기 반도체 박막(15)의 아래에 형성된 소스 전극(11) 및 드레인 전극(12)을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,서로 대향하는 상기 소스 전극(11) 및 드레인 전극(12)의 단부면과 동일한 형태로 서로 대향하는 단부면을 갖도록, n형 산화 아연으로 만들어진 오믹 컨택층(13, 14)이, 상기 반도체 박막(15) 아래의 상기 소스 전극(11) 및 드레인 전극(12) 상면에 각각 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,n형 산화 아연으로 만들어진 오믹 컨택층(13, 14)이 상기 반도체 박막(15) 아래에서 상기 소스 전극(11) 및 드레인 전극(12) 상면에 각각 형성되며, 서로 대향하는 상기 오믹 컨택층(13, 14)의 단부면은 서로 대향하는 상기 소스 전극(11) 및 드레인 전극(12)의 단부면으로부터 돌출하는 것을 특징으로 하는 박막 트랜지스 터.
- 제 1 항에 있어서,상기 게이트 전극(18)을 덮는 보호코팅막(20)을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서,상기 소스 전극(11)에 접속되도록, 화소 전극(4)이 상기 보호코팅막(20)의 상면 상에 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 5 항에 있어서,보조 용량 전극(6)이 상기 게이트 절연막(17)과 보호코팅막(20, 20a) 사이에 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 6 항에 있어서,상기 드레인 전극(12)에 접속되는 데이터 라인(3)이 상기 드레인 전극(12)과 동일한 층에 형성되고, 상기 보조 용량 전극(6)은 상기 게이트 절연막(17)을 통해 상기 데이터 라인(3)과 겹쳐지는 영역을 갖는 부분(6a)을 포함하며, 그리고 상기 데이터 라인(3)과 겹쳐지는 영역을 포함하는 보조 용량 전극(6)의 부분(6a)의 폭은 상기 데이터 라인(3)보다 큰 것을 특징으로 하는 박막 트랜지스터.
- 제 7 항에 있어서,상기 보조 용량 전극(6)은 상기 화소 전극(4)의 모든 주변 가장자리와 겹쳐지는 것을 특징으로 하는 박막 트랜지스터.
- 제 8 항에 있어서,상기 게이트 전극(18)을 덮는 절연막(19, 20a)을 더 포함하며,상기 보조 용량 전극(6)은 상기 절연막(19, 20a)의 상면 상에 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제 9 항에 있어서,상기 게이트 전극(18)에 접속되는 주사 라인(2)이 상기 게이트 전극(18)과 동일한 층 상에 형성되고, 상기 보조 용량 전극(6)은 상기 절연막(20a)을 통해 상기 주사 라인(2)과 겹쳐지는 부분을 포함하며, 그리고 상기 주사 라인(2)과 겹쳐지는 보조 용량 전극(6)의 부분의 폭은 상기 주사 라인(2)의 폭 보다 넓은 것을 특징으로 하는 박막 트랜지스터.
- 제 9 항에 있어서,상기 보조 용량 전극(6)은 상기 게이트 절연막(17)의 상면 상에 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 박막 트랜지스터를 제조하는 방법으로서, 상기 방법은:산화 아연을 포함하는 반도체 박막 형성용 막(15a)과 보호막 형성용 막(16a)을 연속적으로 형성하는 단계;상기 보호막 형성용 막(16a)을 에칭함으로써, 보호막(16)을 형성하는 단계;마스크로서 상기 보호막(16)을 사용하여 상기 반도체 박막 형성용 막(15a)을 에칭함으로써, 상기 보호막(16)과 동일한 평면 형태를 갖는 반도체 박막(15)을 형성하는 단계;상기 보호막(16)을 덮는 게이트 절연막(17)을 형성하는 단계; 및상기 게이트 절연막(17) 상에 게이트 전극(18)을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 12 항에 있어서,상기 보호막 형성용 막(16a)을 에칭하는 단계는 반응성 플라즈마 에칭에 의해 실행되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 13 항에 있어서,상기 반응성 플라즈마 에칭은 육불화황(sulferhexafluoride;SF6)을 포함하는 반응 가스를 사용하여 실행되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 12 항에 있어서,상기 반도체 박막 형성용 막(15a)을 에칭하는 단계는 수산화 나트륨 수용액을 포함하는 에칭액을 사용하여 실행되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 12 항에 있어서,상기 산화 아연을 포함하는 반도체 박막 형성용 막(15a)과 보호막 형성용 막(16a)이 연속적으로 형성되기 이전에, 소스 전극(11)과 드레인 전극(12)이 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 16 항에 있어서,산화 아연을 포함하는 물질로 만들어진 복수의 오믹 컨택층 형성용 층(31a, 31b)이, 상기 소스 전극(11)과 드레인 전극(12) 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 17 항에 있어서,상기 오믹 컨택층 형성용 층(31a, 31b)을 형성하는 단계는 상기 소스 전극(11)과 드레인 전극(12) 상에 오믹 컨택층 형성용 층(31)을 형성하고, 알칼리성의 수용액을 포함하는 에칭액을 사용하여 상기 오믹 컨택층 형성용 층(31)을 에칭 함으로써 실행되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 17 항에 있어서,상기 보호막(16)과 동일한 평면 형태를 갖는 상기 반도체 박막(15)이 형성된 이후, 마스크로서 상기 보호막(16)을 사용하여 상기 오믹 컨택층 형성용 층(31a, 31b)을 에칭함으로써, 복수의 오믹 컨택층(13, 14)이 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 19 항에 있어서,상기 오믹 컨택층 형성용 층(31a, 31b)을 에칭하는 단계는, 수산화 나트륨 수용액을 포함하는 에칭액을 사용하여 실행되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 12 항에 있어서,상부 절연막(19)이 상기 게이트 전극(18) 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 21 항에 있어서,보조 용량 전극(6)이 상기 상부 절연막(19) 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 22 항에 있어서,상기 보조 용량 전극(6)은 상기 반도체 박막(15)을 완전히 덮도록 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 23 항에 있어서,보호코팅막(20)이 상기 보조 용량 전극(6) 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 24 항에 있어서,상기 소스 전극(11)에 전기적으로 접속되는 화소 전극(4)이 상기 보호코팅막(20) 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 25 항에 있어서,상기 화소 전극(4)을 형성하는 단계는, 상기 소스 전극(11)의 일부를 노출하기 위하여, 상기 보호코팅막(20), 상기 상부 절연막(19), 및 상기 게이트 절연막(17)을 관통하는 컨택홀(21)을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 12 항에 있어서,상기 게이트 전극(18)으로부터 전기적으로 절연되는 보조 용량 전극(6)이 상기 게이트 절연막(17) 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 27 항에 있어서,보호코팅막(20a)이 상기 게이트 절연막(17)과 게이트 전극(18) 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 28 항에 있어서,상기 소스 전극(11)에 접속되는 화소 전극(4)이 상기 보호코팅막(20a) 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
- 제 29 항에 있어서,상기 화소 전극(4)을 형성하는 단계는, 상기 게이트 절연막(17)과 보호코팅막(20a)을 관통함으로써, 상기 소스 전극(11)의 일부를 노출하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
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