JP2012164987A - 電界効果型トランジスタの製造方法 - Google Patents
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Abstract
【解決手段】基板1上に、非晶質酸化物層2を形成する前に、基板1表面にオゾン雰囲気中で紫外線を照射したり、基板1表面にプラズマを照射したり、あるいは基板1表面を過酸化水素を含有する薬液により洗浄する。または、非晶質酸化物層2を形成する工程をオゾンガス、窒素酸化物ガス等の少なくともいずれかを含む雰囲気中で行う。または、基板1上に、非晶質酸化物層2を形成する後に、非晶質酸化物層2の成膜温度よりも高い温度で熱処理する工程を含む。
【選択図】図5
Description
即ち、電界効果型トランジスタの活性層に好適に用いられる非晶質酸化物の製造方法が模索されていた。
基板を用意する第1の工程、及び
該基板上に非晶質酸化物を含み構成される活性層を成膜する第2の工程を備え、該非晶質酸化物は、In−Zn−Ga−O系酸化物、In−Zn−Ga−Mg−O系酸化物、In−Zn−O系酸化物、In−Sn−O系酸化物、In−Ga−O系酸化物、及びSn−In−Zn−O系酸化物のうちのいずれかであり、且つ
該第2の工程を、成膜温度が70℃以上で行うと共に、製造された該電界効果型トランジスタは、前記非晶質酸化物の電子キャリア濃度は10 18 /cm 3 未満であり、ゲート電圧無印加時のソース−ドレイン端子間の電流が10マイクロアンペア未満であり、電界効果移動度が1cm 2 /(V・秒)超であることを特徴とする。
供される。
(第1の実施形態:成膜前から成膜後)
1−A 本実施形態に係る電界効果型トランジスタの製造方法は、基板を用意した後、該基板上に非晶質酸化物を含み構成される活性層を形成する前に、下記のいずれかの工程を行うことを特徴とする。
該工程とは、該基板表面にオゾン雰囲気中で紫外線を照射する工程、あるいは
該基板表面にプラズマを照射する工程、あるいは
該基板表面を、過酸化水素を含有する薬液により洗浄する工程、あるいは
シリコンと酸素を含む膜をコーティングする工程のことである。
また、付着物を基板表面から取り除くことにより、基板とトランジスタを構成する膜との密着性向上させることも可能である。
成膜用の基板を用意した後、所定の雰囲気中で、非晶質酸化物を成膜することを特徴とする。
下記の後処理工程の少なくとも一つの工程(後処理工程)を行なうことを特徴とする。
該後処理工程とは、
該第2の工程における該活性層の成膜温度よりも高い温度で熱処理する熱処理工程、あるいは
該活性層を備えている該基板に酸素含有プラズマを照射する工程である。
前記活性層の成膜時には、室温で成膜を行う場合のように、意図的に基板を加熱しないで成膜を行う場合がある。
勿論、基板上にゲート絶縁膜形成後、あるいはドレイン電極やソース電極やゲート電極など電極膜を形成した後に前記熱処理工程を行ってもよい。
(第2の実施形態:成膜方法)
本実施形態に係る電界効果型トランジスタの製造方法は、
基板を用意し(第1の工程)、その後、該基板上に非晶質酸化物を含み構成される活性層を形成する第2の工程時において、該第2の工程を、
抵抗加熱蒸着法、あるいは
電子ビーム蒸着法、あるいは
化学気相成長法、あるいは
ラインビームレーザー蒸着法、あるいは
電気析出法により行うことを特徴とする。
範囲で設定する。
(第3の実施形態:基板温度)
本実施形態に係る電界効果型トランジスタの製造方法は、基板を用意し(第1の工程)、
該基板上に非晶質酸化物を含み構成される活性層を成膜する第2の工程の際に、成膜温度を70℃以上にして行うことを特徴とする。
(非晶質酸化物)
本発明に係る非晶質酸化物の電子キャリア濃度は、室温で測定する場合の値である。室温とは、例えば25℃であり、具体的には0℃から40℃程度の範囲から適宜選択されるある温度である。なお、本発明に係るアモルファス酸化物の電子キャリア濃度は、0℃から40℃の範囲全てにおいて、1018/cm3未満を充足する必要はない。例えば、25℃において、キャリア電子密度1018/cm3未満が実現されていればよい。また、電子キャリア濃度を更に下げ、1017/cm3以下、より好ましくは1016/cm3以下にするとノーマリーオフのTFTが歩留まり良く得られる。
mは6未満の自然数)で表され、電子キャリア濃度が1018/cm3未満であることを特徴とする。
TFTでは、ピンチオフ状態では、ゲート端子に高電圧が印加され、チャネル中には高密度の電子が存在している。
(第1の成膜法:PLD法)
結晶状態における組成がInGaO3(ZnO)m(mは6未満の自然数)で表される非晶質酸化物薄膜は、mの値が6未満の場合は、800℃以上の高温まで、非晶質状態が安定に保たれるが、mの値が大きくなるにつれ、結晶化しやすくなる。すなわち、InGaO3に対するZnOの比が増大して、ZnO組成に近づくにつれ、結晶化しやすくなる。
処理として、基板の超音波による脱脂洗浄を、アセトン,エタノール,超純水を用いて、
各5分間行った後、空気中100℃で乾燥させた。
電気伝導度は、約10-2S/cm未満であった。電子キャリア濃度は約1016/cm3以下、電子移動度は約5cm2/(V・秒)と推定される。
図6に、室温下で測定したMISFET素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、アモルファスIn-Ga-Zn-O系半導体がn型であるという事実と矛盾しない。IDSはVDS=6V程度で飽和(ピンチオフ)する典型的な半導体トランジスタの挙動を示した。利得特性を調べたところ、VDS=4V印加時におけるゲート電圧VGSの閾値は約-0.5Vであった。また、VG=10V時には、IDS=1.0×10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス半導体薄膜内にキャリアを誘起できたことに対応する。
るので、プラスチック板やフィルムなどの基板が使用可能である。
(第2の成膜法:スパッタ法(SP法))
雰囲気ガスとしてアルゴンガスを用いた高周波SP法により、成膜する場合について説明する。
得られた膜に関し、膜面にすれすれ入射X線回折(薄膜法、入射角0.5度)を行ったところ、明瞭な回折ピークは検出されず、作製したIn−Zn−Ga−O系膜はアモルファス膜であることが示された。
分析の結果、薄膜の金属組成比はIn:Ga:Zn=0.98:1.02:4であった。
酸素分圧をさらに大きくすることにより、電子キャリア数を低下させることができた。
例えば、図3に示す様に、基板温度25℃、酸素分圧10-1Paで成膜したInGaO3(ZnO)4薄膜では、さらに、電気伝導度を約10-10S/cmに低下させることができた。また、酸素分圧10-1Pa超で成膜したInGaO3(ZnO)4薄膜は、電気抵抗が高すぎて電気伝導度は測定できなかった。この場合、電子移動度は測定できなかったが、電子キャリア濃度が大きな膜での値から外挿して、電子移動度は、約1cm2/V・秒と推定された。
(材料系の拡大)
さらに、組成系を拡大して研究を進めた結果、Zn,In及びSnのうち、少なくとも1種類の元素の酸化物からなるアモルファス酸化物で、電子キャリア濃度が小さく、かつ電子移動度が大きいアモルファス酸化物膜を作製できることを見出した。
(a) 室温での電子キャリア濃度が、1018/cm3未満のアモルファス酸化物。
(b) 電子キャリア濃度が増加すると共に、電子移動度が増加することを特徴とするアモルファス酸化物。
(c) 室温での電子移動度が、0.1cm2/V・秒超であることを特徴とする上記(a)又は(b)に記載されるアモルファス酸化物。
(d) 縮退伝導を示す上記(b)から(c)のいずれかに記載されるアモルファス酸化物である。なお、ここでの縮退伝導とは、電気抵抗の温度依存性における熱活性化エネルギーが、30meV以下の状態をいう。
(e) Zn,In及びSnのうち、少なくとも1種類の元素を構成成分として含む上記(a)から(d)のいずれかに記載されるアモルファス酸化物。
(f) 上記(e)に記載のアモルファス酸化物に、Znより原子番号の小さい2族元素M2(M2は、Mg,Ca)、Inより原子番号の小さい3属元素M3(M3は、B,Al,Ga,Y),Snより小さい原子番号の小さい4属元素M4(M4は、Si,Ge,Zr)、5属元素M5(M5は、V,Nb,Ta)およびLu、Wのうち、少なくとも1種類の元素を含むアモルファス酸化物膜。
(g) 結晶状態における組成がIn1−xM3xO3(Zn1−yM2yO)m(0≦x、y≦1、mは0又は6未満の自然数)である化合物単体又はmの異なる化合物の混合体である(a)から(f)のいずれかに記載のアモルファス酸化物膜。M3たとえば、Gaであり、M2は例えば、Mgである。
KrFエキシマレーザーを用いたPLD法により、ガラス基板(コーニング社製1737)上にIn−Zn―Ga―O系アモルファス酸化物膜を堆積させた。このとき、InGaO3(ZnO)及びInGaO3(ZnO)4組成を有する多結晶焼結体をそれぞれターゲットとする。
さらに、ガラス基板上のIn−Zn―Ga―O系アモルファス酸化物膜のX線反射率測定を行い、パターンの解析を行った結果、薄膜の平均二乗粗さ(Rrms)は約0.5nmであり、膜厚は約120nmであることが分かった。
(PLD法によるIn−Zn−Ga−Mg−O系アモルファス酸化物膜の成膜)
ターゲットとして多結晶InGaO3(Zn1-xMgxO)4(0<x≦1)を用い、PLD法により、ガラス基板上にInGaO3(Zn1-xMgxO)4(0<x≦1)膜を成膜した。成膜装置は、図8に記載の装置を用いた。
成長室到達真空は、2×10-6(Pa)であり、成長中の酸素分圧は、0.8(Pa)とした。基板温度は、室温(25℃)で行い、ターゲットと被成膜基板間の距離は、30(mm)であった。
(PLD法によるIn2O3アモルファス酸化物膜の成膜)
KrFエキシマレーザーを用いたPLD法により、In2O3多結晶焼結体をターゲットとして、厚さ200μmのPETフィルム上にIn2O3膜を成膜した。
(PLD法によるIn−Sn−O系アモルファス酸化物膜の成膜)
KrFエキシマレーザーを用いたPLD法により、(In0.9Sn0.1)O3.1多結晶焼結体をターゲットとして、厚さ200μmのPETフィルム上にIn−Sn−O系酸化物膜を成膜した。
被成膜基板として、SiO2ガラス基板(コーニング社製1737)を用意した。
、乾式粉砕、本焼結(1550℃:2h)を経て得られる。
被成膜基板として、SiO2ガラス基板(コーニング社製1737)を用意した。
O3多結晶焼結体ということになる。
ず、作製したIn−Ga−O系膜はアモルファス膜であることが示された。膜厚は、120nmであった。
(In−Zn−Ga−O系アモルファス酸化物膜を用いたTFT素子の作製(ガラス基板))
TFT素子の作製
図5に示すトップゲート型TFT素子を作製した。
図6に、室温下で測定したTFT素子の電流−電圧特性を示す。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型伝導であることが分かる。
(In−Zn−Ga−O系アモルファス酸化物膜を用いたTFT素子の作製(アモルファス基板))
図5に示すトップゲート型TFT素子を作製した。まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、PLD法により、酸素分圧5Paの雰囲気で、チャンネル層(2)として用いる厚さ120nmのIn−Zn−Ga−O系アモルファス酸化物膜を形成した。このとき、InGaO3(ZnO)組成を有する多結晶焼結体をターゲットとした。
PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性は、図6と同様であった。すなわち、ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことから、チャネルがn型伝導であることが分かる。これは、アモルファスIn−Ga−Zn−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=6V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。また、Vg=0のときには、Ids=10−8A,Vg=10V時には、IDS=2.0×10-5Aの電流が流れた。
これはゲートバイアスにより絶縁体のIn-Ga-Zn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
(PLD法によるIn2O3アモルファス酸化物膜を用いたTFT素子の作成)
図5に示すトップゲート型TFT素子を作製した。まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、PLD法により、チャンネル層(2)として用いる厚さ80nmのIn2O3アモルファス酸化物膜を形成した。
PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In-O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=5V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。また、Vg=0V時には、2×10−8A、VG=10V時には、IDS=.0×10-6Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
(PLD法によるIn−Sn−O系アモルファス酸化物膜を用いたTFT素子の作成)
図5に示すトップゲート型TFT素子を作製した。まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、PLD法により、チャンネル層(2)として用いる厚さ100nmのIn−Sn−O系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、PLD法により、電気伝導度の大きなIn−Sn−O系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成した。最後にゲート絶縁膜(3)として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子(4)を形成した。
PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルがn型半導体であることが分かる。これは、In-Sn−O系アモルファス酸化物膜がn型伝導体であるという事実と矛盾しない。IDSはVDS=6V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。また、Vg=0V時には、5×10−8A、VG=10V時には、IDS=5.0×10-5Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Sn-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
(PLD法によるIn−Ga−O系アモルファス酸化物膜を用いたTFT素子の作成)
図5に示すトップゲート型TFT素子を作製した。まず、ポリエチレン・テレフタレート(PET)フィルム(1)上に、実施例6に示した成膜法により、チャンネル層(2)として用いる厚さ120nmのIn−Ga−O系アモルファス酸化物膜を形成した。さらにその上に、チャンバー内の酸素分圧を1Pa未満にして、さらに酸素ラジカル発生装置への印加電圧をゼロにして、PLD法により、電気伝導度の大きなIn−Ga−O系アモルファス酸化物膜及び金膜をそれぞれ30nm積層した。そして、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成した。最後にゲート絶縁膜(3)として用いるY2O3膜を電子ビーム蒸着法により成膜し、その上に金を成膜して、フォトリソグラフィー法とリフトオフ法により、ゲート端子(4)を形成した。
PETフィルム上に形成したTFTの室温下で測定した電流−電圧特性を測定した。ドレイン電圧VDSの増加に伴い、ドレイン電流IDSが増加したことからチャネルn型半導体であることが分かる。これは、In−Ga−O系アモルファス酸化物膜がn型伝導体である
という事実と矛盾しない。IDSはVDS=6V程度で飽和(ピンチオフ)する典型的なトランジスタの挙動を示した。また、Vg=0V時には、1×10−8A、VG=10V時には、IDS=1.0×10-6Aの電流が流れた。これはゲートバイアスにより絶縁体のIn-Ga-O系アモルファス酸化物膜内に電子キャリアを誘起できたことに対応する。
度を算出したところ、飽和領域において約0.8cm2(Vs)-1の電界効果移動度が得られた
。ガラス基板上に作成したTFT素子も同様の特性を示した。
(実施例1−1)
まず、PET基板をUV/O3表面処理装置のチャンバーに入れ、基板表面に紫外線を照射す。本装置が有するチャンバーは、大気圧下の酸素含有雰囲気で成膜を行う装置であり、紫外線照射によりチャンバー内にオゾンが発生し、オゾンと紫外線により基板表面の汚染物質を除去し、清浄表面を得ることが出来る。
(実施例1−2)
まず、ガラス基板(コーニング社製1737)を平行平板型常圧プラズマ装置のチャンバーに入れ、基板表面に低エネルギーのプラズマを照射する。
(実施例1−3)
まず、ガラス基板(コーニング社製1737)を過酸化水素5%、アンモニア5%水溶液(APM)中に浸漬し、5分間の超音波洗浄を行う。
(実施例1−4)
まず、PET基板上にシロキサン系縮合物液体をスピンコーティングにより薄く塗布する。
(実施例1−5)
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)4組成を有する多結晶焼結体をターゲットとして、ガラス基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
(実施例1−6)
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)4組成を有する多結晶焼結体をターゲットとして、ガラス基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
(実施例1−7)
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)4組成を有する多結晶焼結体をターゲットとして、ガラス基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
(実施例1−8)
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)4組成を有する多結晶焼結体をターゲットとして、ガラス基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
(実施例1−9)
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)4組成を有する多結晶焼結体をターゲットとして、ガラス基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
加熱しながら行うこともできる。
(実施例1−10)
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)4組成を有する多結晶焼結体をターゲットとして、ガラス基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。チャンバー内の酸素分圧6Pa、基板温度は25℃である。こうして得られる薄膜を用いて、図5に示すトップゲート型MISFET素子を作製する。
(実施例1−11)
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)4組成を有する多結晶焼結体をターゲットとして、ガラス基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
(実施例2−1)
タングステンボートを抵抗加熱蒸発源とする蒸着装置に、In-Ga-Zn混合物あるいは合金を配置する。
(実施例2−2)
3本のクヌーセンセルをおよびガス導入口を有する分子線エピタキシー(MBE)装置を
用いて成膜を行う。
上記方法により得られる薄膜を利用して、図5に示すトップゲート型MISFET素子を作製する。
膜作成時の約2分の1に減少させて、上記薄膜作成法により電気伝導度の大きなInGaO3(ZnO)4を30nm形成する。その上に、タングステンボートを用いた抵抗加熱蒸着法により金膜を30nm積層し、フォトリソグラフィー法とリフトオフ法により、ドレイン端子(5)及びソース端子(6)を形成する。
(実施例2−3)
電子ビーム蒸着法により、In2O3-Ga2O3-ZnO酸化物焼結体をターゲットとして、酸素ガスを基板に向けて放射導入しながら、ガラス基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
(実施例2−4)
化学気相成長法(CVD法)により、基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。このとき、原料ガスは、トリメチルガリウム(TMG)、トリメチルインジウム(TMI),ジメチル亜鉛(DMZ)および酸素である。チャンバー内圧力は1Pa、基板温度は200℃である。
を作製することができる。
(実施例2−5)
実施例2−4において、CVD法によりアモルファスIn-Ga-Zn-O薄膜を形成する際に、プラズマをチャンバー内に発生させることで、より低い基板加熱温度で残留有機物の少ない膜を形成することが出来る。
2−4と同様の原料ガスを用いて、チャンバー内圧力0.1Pa、基板温度100℃でIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
(実施例2−6)
実施例2−4において、CVD法によりアモルファスIn-Ga-Zn-O薄膜を形成する際に、原料ガスをチャンバーに導入した直後、基板に到達する前に、この原料ガスが、1000℃以上に加熱されたタングステンメッシュを通過し、基板に到達するようにする。
で残留有機物の少ない膜を形成することが出来る。
る。
と同様の原料ガスを用いて、チャンバー内圧力1Pa、基板温度100℃でIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
(実施例2−7)
KrFエキシマレーザーにライン光学系を付加して発生させた100mm幅のレーザーラインビームを用いたラインビームパルスレーザー蒸着法を用いて成膜する。
(実施例2−8)
電気析出法により、非晶質酸化物を成膜する場合について説明する。
(実施例3−1)
KrFエキシマレーザーを用いたパルスレーザー蒸着法により、InGaO3(ZnO)4組成を有する多結晶焼結体をターゲットとして、ガラス基板(コーニング社製1737)上にIn-Ga-Zn-O系アモルファス酸化物半導体薄膜を堆積させる。
(実施例3−2)
基板としては、透明なポリカーボネート(PC)基板を用いる。
2 チャンネル層
3 ゲート絶縁膜
4 ゲート端子
5 ドレイン端子
6 ソース端子
Claims (2)
- 電界効果型トランジスタの製造方法であって、
基板を用意する第1の工程、及び該基板上に非晶質酸化物を含み構成される活性層を成
膜する第2の工程を備え、該非晶質酸化物は、In−Zn−Ga−O系酸化物、In−Zn−Ga−Mg−O系酸化物、In−Zn−O系酸化物、In−Sn−O系酸化物、In−Ga−O系酸化物、及びSn−In−Zn−O系酸化物のうちのいずれかであり、且つ該第2の工程を、成膜温度が70℃以上で行うと共に、製造された該電界効果型トランジスタは、前記非晶質酸化物の電子キャリア濃度は10 18 /cm 3 未満であり、ゲート電圧無印加時のソース−ドレイン端子間の電流が10マイクロアンペア未満であり、電界効果移動度が1cm 2 /(V・秒)超であることを特徴とする電界効果型トランジスタの製造方法。 - 前記成膜温度が、70℃以上200℃以下であることを特徴とする請求項1記載の電界
効果型トランジスタの製造方法。
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