KR20140097581A - 반도체 장치 - Google Patents

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Abstract

보다 안정된 전기 전도도를 갖는 산화물 반도체막을 제공하는 것을 목적으로 한다. 또한，산화물 반도체막을 이용하여, 전기적 특성이 안정되고 신뢰성이 높은 반도체 장치를 제공한다. 산화물 반도체막은 결정 영역을 포함하고, 결정 영역은, a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 결정을 포함하며; 산화물 반도체막은 전기 전도도가 안정되어 있고, 가시광, 자외광 등의 조사에 대하여 보다 전기적으로 안정되어 있다. 트랜지스터에 그러한 산화물 반도체막을 이용하여, 전기적 특성이 안정되고 신뢰성이 높은 반도체 장치를 제공할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 실시예는 산화물 반도체막과, 상기 산화물 반도체막을 이용하는 반도체 장치에 관한 것이다.
본 명세서에서, 반도체 장치는, 반도체 특성을 이용하여 기능할 수 있는 임의의 장치를 지칭하고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
통상, 액정 표시 장치에서 알 수 있는 바와 같이, 글래스 기판 등 위에 형성되는 트랜지스터는 비정질 실리콘, 다결정 실리콘 등을 이용하여 제조된다. 비정질 실리콘을 이용하여 제조된 트랜지스터는, 대면적 글래스 기판 위에 용이하게 형성될 수 있다． 그러나, 비정질 실리콘을 이용하여 제조된 트랜지스터는 전계 효과 이동도가 낮다고 하는 결점을 갖고 있다. 다결정 실리콘을 이용하여 제조된 트랜지스터는 전계 효과 이동도가 높지만, 대면적 글래스 기판에는 적합하지 않다고 하는 결점을 갖고 있다.
이러한 결점을 갖는 실리콘을 이용하여 제조된 트랜지스터에 반해, 산화물 반도체를 이용하여 트랜지스터가 제조되고, 전자 기기나 광학 장치에 응용되는 기술이 주목받고 있다. 예를 들면, 산화물 반도체로서, In, Zn, Ga, Sn 등을 포함하는 비정질 산화물을 이용하여 트랜지스터를 제조하는 기술이 특허 문헌 1에 개시되어 있다. 또한，특허 문헌 1과 마찬가지의 트랜지스터를 제조하여 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이 특허 문헌 2에 개시되어 있다.
또한，이러한 트랜지스터에 이용되는 산화물 반도체에 대해서, 산화물 반도체는 불순물에 대하여 둔감(insensitive)하여, 막 내에는 상당량의 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨 등의 알칼리 금속이 다량으로 포함되는 염가의 소다 석회 글래스도 이용할 수 있다고 기술되어 있다(비특허 문헌 1 참조).
일본 특허 공개 제2006-165529호 공보 일본 특허 공개 제2006-165528호 공보
가미야(Kamiya), 노무라(Nomura) 및 호소노(Hosono), "비정질 산화물 반도체의 캐리어 전송 특성과 전자 구조: 현황", KOTAI BUTSURI(고체 물리), 2009년, Vol. 44, pp.621-633
그러나, 산화물 반도체막, 및 산화물 반도체막을 포함하는 반도체 장치의 제조 공정에서, 예를 들어, 산화물 반도체막에서 산소 결함으로 대표되는 결함이 발생하거나, 캐리어의 공급원이 되는 수소가 산화물 반도체막에 혼입되면, 산화물 반도체막의 전기 전도도가 변화된다. 이러한 현상은 또한, 산화물 반도체막을 포함하는 트랜지스터의 전기적 특성을 변화시켜 반도체 장치의 신뢰성을 저하시킨다.
이러한 산화물 반도체막에 가시광이나 자외광이 조사되면, 특히, 산화물 반도체막의 전기 전도도가 변화될 우려가 있다. 이러한 현상도, 산화물 반도체막을 포함하는 트랜지스터의 전기적 특성을 변화시켜, 반도체 장치의 신뢰성을 저하시킨다.
이러한 문제를 감안하여, 전기 전도도가 보다 안정되어 있는 산화물 반도체막을 제공하는 것을 목적으로 한다. 또한，산화물 반도체막을 이용하여, 전기적 특성이 안정되고 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 한다.
개시된 본 발명의 실시예는, 결정 영역을 포함하는 산화물 반도체막을 제공하고, 결정 영역은 a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 결정을 포함한다. 즉, 산화물 반도체막의 결정 영역은 c축 배향되어 있다. 산화물 반도체막은 비단결정(non-single-crystal) 상태라는 점에 주목한다. 또한，산화물 반도체막 전체가 비정질 상태는 아니다.
개시된 본 발명의 실시예는, 결정 영역을 포함하는 산화물 반도체막을 제공한다. 결정 영역은 a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 결정을 포함한다. c축 방향으로부터 전자 빔의 조사가 행해지는 전자 회절 강도 측정에서, 산란 벡터의 크기가 3.3nm-1 이상 4.1nm-1 이하인 영역에서의 피크의 반값 전폭(full width at half maximum) 및 산란 벡터의 크기가 5.5nm-1 이상 7.1nm-1 이하인 영역에서의 피크의 반값 전폭은 각각 0.2nm-1 이상이다.
상기에서, 산란 벡터의 크기가 3.3nm-1 이상 4.1nm-1 이하인 영역에서의 피크의 반값 전폭은 0.4nm-1 이상 0.7nm-1 이하인 것이 바람직하고, 산란 벡터의 크기가 5.5nm-1 이상 7.1nm-1 이하인 영역에서의 피크의 반값 전폭은 0.45nm-1 이상 1.4nm-1 이하인 것이 바람직하다. 또한， ESR 측정에서의 ｇ값이 1.93 근방인 영역에서의 피크의 스핀 밀도는 1.3×1018(spins/cm3)보다 작은 것이 바람직하다. 또한，산화물 반도체막은 복수의 결정 영역을 포함할 수 있고, 복수의 결정 영역에서의 결정의 a축 또는 b축 방향은 서로 상이할 수 있다. 또한，산화물 반도체막은 InGaO3(ZnO)m(m은 비자연수)으로 표현되는 구조를 갖는 것이 바람직하다.
또한，개시된 본 발명의 다른 실시예는 제1 절연막; 제1 절연막 위에 설치되고, 결정 영역을 포함하는 산화물 반도체막; 산화물 반도체막과 접하여 설치된 소스 전극 및 드레인 전극; 산화물 반도체막 위에 설치된 제2 절연막; 및 제2 절연막 위에 설치된 게이트 전극을 포함하는 반도체 장치를 제공한다. 결정 영역은 a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 결정을 포함한다.
또한, 개시된 본 발명의 다른 실시예는, 게이트 전극; 게이트 전극 위에 설치된 제1 절연막; 제1 절연막 위에 설치되고, 결정 영역을 포함하는 산화물 반도체막; 산화물 반도체막과 접하여 설치된 소스 전극 및 드레인 전극; 및 산화물 반도체막 위에 설치된 제2 절연막을 포함하는 반도체 장치를 제공한다. 결정 영역은 a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 결정을 포함한다.
상기에서, 제1 절연막과 산화물 반도체막 사이에 제1 금속 산화물막이 설치되고, 제1 금속 산화물막은, 산화 갈륨, 산화 아연, 및 결정 영역을 포함하고, 결정 영역은, a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 결정을 포함한다. 또한，제1 금속 산화물막에서, 산화 아연의 물질량은 산화 갈륨의 물질량의 25% 미만인 것이 바람직하다. 또한，산화물 반도체막과 제2 절연막 사이에 제2 금속 산화물막이 설치되고, 제2 금속 산화물막은, 산화 갈륨, 산화 아연 및 결정 영역을 포함하고, 결정 영역은, a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 결정을 포함하는 것이 바람직하다. 또한，제2 금속 산화물막에서, 산화 아연의 물질량은 산화 갈륨의 물질량의 25% 미만인 것이 바람직하다.
본 명세서 등에서, "A면이 B면에 실질적으로 평행하다"는 것은 A면의 법선과 B면의 법선 사이의 각도가 0°이상 20°이하인 것을 의미한다. 또한，본 명세서 등에서, "C선이 B면에 실질적으로 수직이다"라는 것은 C선과 B면의 법선 사이의 각도가 0°이상 20° 이하인 것을 의미한다.
a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 결정 영역을 포함하는 산화물 반도체막은 전기 전도도가 안정되어 있고, 가시광, 자외광 등의 조사에 대하여 보다 전기적으로 안정되어 있다. 이러한 산화물 반도체막을 트랜지스터에 이용함으로써, 전기적 특성이 안정되고 높은 신뢰성의 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시예에 따른 단면 TEM 상(image)이다.
도 2는 본 발명의 실시예에 따른 결정 구조의 평면도 및 단면도를 도시한다.
도 3은 전자 상태 밀도의 계산 결과를 도시한 그래프이다.
도 4는 산소 결함을 포함하는 비정질 산화물 반도체의 밴드 다이어그램이다.
도 5의 (A) 및 (B)는 산소 결함을 포함하는 비정질 산화물 반도체의 재결합 모델을 각각 도시한다.
도 6의 (A) 내지 (E)는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 7의 (A) 및 (B)는 스퍼터링 장치를 도시하는 모식도이다.
도 8의 (A) 및 (B)는 시드 결정(seed crystal)의 결정 구조를 도시하는 모식도이다.
도 9의 (A) 및 (B)는 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 10의 (A) 내지 (C)는 본 발명의 실시예에 따른 반도체 장치를 각각 도시하는 단면도이다.
도 11의 (A) 내지 (C)는 본 발명의 실시예에 따른 반도체 장치를 각각 도시하는 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 장치의 밴드 구조를 도시하는 다이어그램이다.
도 13의 (A) 내지 (E)는 본 발명의 예에 따른 단면 TEM 상이다.
도 14의 (A) 내지 (E)는 본 발명의 예에 따른 평면 TEM 상이다.
도 15의 (A) 내지 (E)는 본 발명의 예에 따른 전자 회절 패턴이다.
도 16의 (A) 내지 (E)는 본 발명의 예에 따른 평면 TEM 상 및 전자 회절 패턴이다.
도 17은 본 발명의 예에 따른 전자 회절 강도를 도시하는 그래프이다.
도 18은 본 발명의 예에 따른 전자 회절 강도의 제1 피크의 반값 전폭을 도시하는 그래프이다.
도 19는 본 발명의 예에 따르는 전자 회절 강도의 제2 피크의 반값 전폭을 도시하는 그래프이다.
도 20은 본 발명의 예에 따른 XRD 스펙트럼을 도시한다.
도 21의 (A) 및 (B)는 본 발명의 예에 따른 XRD 스펙트럼을 각각 도시한다.
도 22는 본 발명의 예에 따른 ESR 측정 결과를 도시하는 그래프이다.
도 23은 본 발명의 예에 따른 양자 화학 계산에 이용된 산소 결함의 모델을 도시한다.
도 24는 본 발명의 예에 따른 저온 PL 측정 결과를 도시하는 그래프이다.
도 25는 본 발명의 예에 따른 부바이어스 스트레스 광열화 측정(measurement of negative-bias stress photodegradation) 결과를 도시하는 그래프이다.
도 26의 (A) 및 (B)는 본 발명 예에 따른 광 응답 결함 평가법에 의해 측정된 광전류를 각각 도시하는 그래프이다.
도 27은 본 발명의 예에 따른 TDS 분석 결과를 도시한다.
도 28의 (A) 및 (B)는 본 발명의 예에 따른 SIMS 분석 결과를 각각 도시한다.
도 29의 (A) 내지 (C)는 본 발명의 실시예를 도시하는 블록도 및 등가 회로도이다.
도 30의 (A) 내지 (D)는 본 발명의 실시예에 따른 전자 기기를 각각 도시하는 외관도이다.
도 31은 본 발명의 실시예에 따른 단면 TEM 상이다.
본 발명의 실시예 및 예를, 첨부된 도면을 참조하여 상세히 설명한다. 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양한 방식으로 변경할 수 있는 것은 당업자라면 용이하게 이해할 것이라는 점에 주목한다. 따라서, 본 발명은 이하의 실시예 및 예의 기재 내용에 한정해서 해석되어서는 안된다. 또한，이하에 설명하는 본 발명의 구성에서, 동일 부분 또는 마찬가지 기능을 갖는 부분들에는 상이한 도면에서 동일한 참조 부호로 나타내고, 그에 대한 설명은 반복하지 않는다는 점에 주목한다.
본 명세서에서 설명하는 각 도면에서，각 구성요소의 크기, 층 두께, 또는 영역은, 몇몇 경우에는 명료화를 위해 과장되어 있다는 점에 주목한다. 따라서, 본 발명의 실시예 및 예는 반드시 그 스케일에 한정되지 않는다.
또한，본 명세서에서의 "제1", "제2", "제3" 등의 용어는, 구성요소의 혼동을 피하기 위해 사용한 것이며, 이 용어들은 수적으로 구성요소를 한정하는 것은 아니다. 따라서, 예를 들어, "제1"의 용어는 "제2", "제3" 등의 용어로 적절히 치환될 수 있다．
(제1 실시예)
본 실시예에서는, 본 발명의 실시예로서, 산화물 반도체막에 대하여, 도 1, 도 2, 도 3, 도 4 및 도 5의 (A) 및 (B)를 참조하여 설명한다.
본 실시예에 따른 산화물 반도체막은 결정 영역을 포함한다. 결정 영역은, a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 결정을 포함한다. 즉, 산화물 반도체막에 포함되는 결정 영역은 c축 배향된다. 결정 영역의 단면을 관찰하면，원자는, 적층 방식으로 배열되고, 기판으로부터 막 표면을 향해 적층되어 있는 것이 관찰되고, 결정의 c축은 표면에 실질적으로 수직이다. 상술한 바와 같이 산화물 반도체막이 c축 배향된 결정 영역을 포함하므로, 산화물 반도체막을, c축 배향 결정 산화물 반도체(c-axis aligned crystalline oxide semiconductor(CAAC-OS)막이라고도 부른다.
도 1은 실제 제조된, 결정 영역을 포함하는 산화물 반도체막의 단면 TEM 상이다. 도 1에서 화살표로 도시한 바와 같이, 원자가 적층 방식으로 배열, 즉, c축 배향된 결정 영역(21)이 산화물 반도체막에서 관찰된다.
마찬가지로 결정 영역(22)이 산화물 반도체막에서 관찰된다. 결정 영역(21) 및 결정 영역(22)은 비정질 영역에 의해 3차원적으로 둘러싸여 있다. 복수의 결정 영역이 산화물 반도체막에 존재하더라도, 도 1에서는 결정립계(crystal boundary)는 관찰되지 않는다. 산화물 반도체막 전체에서도 결정립계는 관찰되지 않는다.
또한，도 1에서, 결정 영역(21)과 결정 영역(22)은 비정질 영역이 개재되어 서로 격리되어 있지만, 결정 영역(21)에서 적층 방식으로 배열된 원자는 결정 영역(22)에서도 실질적으로 동일한 간격으로 적층되고, 층들은 비정질 영역을 넘어 연속적으로 형성되는 것으로 보인다.
또한，도 1에서는 결정 영역(21) 및 결정 영역(22)의 크기는 약 3nm 내지 7nm이지만, 본 실시예에서의 산화물 반도체막에 형성되는 결정 영역의 크기는, 약 1nm 이상 1000nm 이하일 수 있다. 예를 들면, 도 31에 도시한 바와 같이, 산화물 반도체막의 결정 영역의 크기는 몇십 nm 이상일 수 있다.
또한，결정 영역을 막 표면에 수직한 방향으로부터 관찰하면，육각형의 격자형으로 원자가 배열되는 것이 바람직하다. 이러한 구조에 의해, 결정 영역은, 3회(three-fold) 대칭성을 갖는 육방정(hexagonal crystal) 구조를 용이하게 취할 수 있다. 본 명세서에서는, 육방정 구조는 육방정계(crystal family)에 포함된다는 점에 주목한다. 대안으로서, 육방정 구조는 삼방정계 및 육방정계에 포함된다.
본 실시예에 따른 산화물 반도체막은, 복수의 결정 영역을 포함할 수 있고, 복수의 결정 영역에서의 a축 또는 b축 방향은 서로 상이할 수 있다. 즉, 본 실시예에 따른 산화물 반도체막에서의 복수의 결정 영역은, c축을 따라 결정화되어 있지만, a-b면을 따른 배향은 반드시 나타나는 것은 아니다. 그러나, a축 또는 b축 방향이 상이한 영역들이 서로 접하지 않도록 하여, 그 영역들이 서로 접하는 계면에 결정립계를 형성하지 않도록 하는 것이 바람직하다. 따라서, 산화물 반도체막은 결정 영역을 삼차원적으로 둘러싸는 비정질 영역을 포함하는 것이 바람직하다. 즉, 결정 영역을 포함하는 산화물 반도체막은 비단결정 상태로, 전체가 비정질 상태는 아니다.
산화물 반도체막으로서, 4성분(four-component) 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물, 3성분 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, 또는 Sn-Al-Zn-O계 금속 산화물, 2성분 금속 산화물인 In-Zn-O계 금속 산화물 또는 Sn-Zn-O계 금속 산화물 등이 이용될 수 있다.
그 중에서도, In-Ga-Zn-O계 금속 산화물은, 2eV 이상, 바람직하게는 2.5eV이상, 보다 바람직하게는 3eV 이상과 같이 에너지 갭이 넓은 경우가 많고, 트랜지스터를 In-Ga-Zn-O계 금속 산화물을 이용해서 제조할 경우, 트랜지스터는 오프 상태에서의 저항이 충분히 높을 수 있고 그의 오프 전류는 충분히 작을 수 있다. In-Ga-Zn-O계 금속 산화물의 결정 영역은, 주로 육방 우르츠광(hexagonal wurtzite) 구조가 아닌 결정 구조를 갖는 경우가 많고, 예를 들어, YbFe2O4 구조, Yb2Fe3O7 구조, 그 변형 구조 등을 가질 수 있다(M. Nakamura, N. Kimizuka, 및 T. Mohri, " 1350℃에서의 In2O3-Ga2ZnO4-ZnO계에서의 상 관계(Phase Relations)", J. Solid State Chem., 1991, Vol. 93, pp.298-315). 이하, Yb를 함유하는 층은 A층으로 표시하고, Fe를 함유하는 층은 B층으로 표시한다는 점에 주목한다. YbFe2O4 구조는 ABB｜ABB｜ABB의 구조가 반복된다. YbFe2O4 구조의 변형 구조의 예로서, ABBB｜ABBB의 반복 구조를 들 수 있다. 또한, Yb2Fe3O7 구조는 ABB｜AB｜ABB｜AB의 반복 구조이다. Yb2Fe3O7 구조의 변형 구조의 예로서, ABBB｜ABB｜ABBB｜ABB｜ABBB｜ABB의 반복 구조를 들 수 있다. In-Ga-Zn-O계 금속 산화물에 ZnO의 양이 많은 경우에는, 우르츠광 결정 구조를 가질 수 있다.
In-Ga-Zn-O계 금속 산화물의 대표예는 InGaO3(ZnO)m(m>0)로 표현된다. 여기에서, In-Ga-Zn-O계 금속 산화물의 예로서, In2O3:Ga2O3:ZnO=1:1:1 [몰(mol)수비]의 조성비를 갖는 금속 산화물, In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비를 갖는 금속 산화물 또는 In2O3:Ga2O3:ZnO=1:1:4 [몰수비]의 조성비를 갖는 금속 산화물을 들 수 있다． m은 비자연수인 것이 바람직하다. 상술한 조성은 결정 구조에 기인하며 단지 일례인 점에 주목한다. In-Ga-Zn-O계 금속 산화물의 예로서, In2O3:Ga2O3:ZnO=2:1:8 [몰수비]의 조성비를 갖는 금속 산화물, In2O3:Ga2O3:ZnO=3:1:4 [몰수비]의 조성비를 갖는 금속 산화물, 또는In2O3:Ga2O3:ZnO=2:1:6 [몰수비]의 조성비를 갖는 금속 산화물도 들 수 있다
도 2는, 상기 구조를 갖는, 산화물 반도체막에 포함되는 결정 영역의 구조의 일례로서, In2Ga2ZnO7의 결정 구조를 도시한다. 도 2에서의 In2Ga2ZnO7의 결정 구조는, a축과 b축에 평행한 평면도와, c축에 평행한 단면도로 도시된다. c축은 a축과 b축에 수직하고, a축과 b축 사이의 각도는 120°이다. 도 2에서의 In2Ga2ZnO7에 대하여, 평면도에서는 In 원자가 차지할 수 있는 사이트(site)(11)를 도시하고, 단면도에서는 In 원자(12), Ga 원자(13), Ga 또는 Zn 원자(14), O 원자(15)를 도시한다.
도 2의 단면도에 도시한 바와 같이, In2Ga2ZnO7은, In 산화물층들 사이의 1층의 Ga 산화물층과, In 산화물층의 사이의, 1층의 Ga 산화물층과 1층의 Zn 산화물층의 2층의 산화물층이 c축 방향으로 교대로 적층되는 구조를 갖는다. 또한，도 2의 평면도에 도시된 바와 같이, In2Ga2ZnO7은 3회 대칭성을 갖는 육방정 구조를 갖는다.
본 실시예에서 설명된, 결정 영역을 포함하는 산화물 반도체막은, 소정 레벨(certain level)의 결정성을 갖는다. 또한，결정 영역을 포함하는 산화물 반도체막은 단결정 상태가 아니다. 결정 영역을 포함하는 산화물 반도체막은, 전체가 비정질인 산화물 반도체막과 비교해서 양호한 결정성을 가지며, 산소 결함으로 대표되는 결함이나, 댕글링 본드(dangling bond) 등에 결합되는 수소 등의 불순물이 저감된다. 특히, 결정 내의 금속 원자와 결합되어 있는 산소는, 비정질 부분 내의 금속 원자와 결합되어 있는 산소보다 결합력이 높고, 수소 등의 불순물과의 반응성이 낮아지므로, 결함 생성이 저감될 수 있다.
예를 들면, In-Ga-Zn-O계 금속 산화물로부터 형성되고 결정 영역을 포함하는 산화물 반도체막은, c축 방향으로부터 전자 빔의 조사가 행해지는 전자 회절 강도 측정에서, 산란 벡터의 크기가 3.3nm-1 이상 4.1nm-1 이하인 영역에서의 피크의 반값 전폭 및 산란 벡터의 크기가 5.5nm-1 이상 7.1nm-1 이하인 영역에서의 피크의 반값 전폭이 각각 0.2nm-1 이상인 그러한 결정성을 갖는다. 바람직하게는, 산란 벡터의 크기가 3.3nm-1 이상 4.1nm-1 이하인 영역에서의 피크의 반값 전폭은 0.4nm-1 이상 0.7nm-1 이하이고, 산란 벡터의 크기가 5.5nm-1 이상 7.1nm-1 이하인 영역에서의 피크의 반값 전폭은 0.45nm-1 이상 1.4nm-1 이하이다.
상술한 바와 같이, 본 실시예에서 설명된, 결정 영역을 포함하는 산화물 반도체막에서, 산소 결함으로 대표되는 막 내 결함이 저감되는 것이 바람직하다. 산소 결함으로 대표되는 결함은, 산화물 반도체막 내로의 캐리어의 공급원으로서 기능하여, 산화물 반도체막의 전기 전도도를 변경시킬 수 있다. 따라서, 그러한 결함이 저감되어 있는, 결정 영역을 포함하는 산화물 반도체막은, 전기 전도도가 안정되어 있고, 가시광, 자외광 등의 조사에 대하여 보다 전기적으로 안정되어 있다.
또한，결정 영역을 포함하는 산화물 반도체막의 ESR(electron spin resonance) 측정을 행함으로써，막 내의 고립 전자의 양을 측정할 수 있어, 산소 결함의 양을 추정할 수 있다． 예를 들면, In-Ga-Zn-O계 금속 산화물로부터 형성되고 결정 영역을 포함하는 산화물 반도체막은, ESR 측정에서의 g값이 1.93 근방의 영역에서의 피크의 스핀 밀도는 1.3×1018(spins/cm3)보다 작고, 바람직하게는 5×1017(spins/cm3) 이하, 보다 바람직하게는 5×1016(spins/cm3) 이하, 더욱 바람직하게는 1×1016(spins/cm3)이다.
상술한 바와 같이, 결정 영역을 포함하는 산화물 반도체막 내의 수소나, 물, 수산기 또는 수소화물 등의 수소를 포함하는 불순물은 저감되는 것이 바람직하고, 결정 영역을 포함하는 산화물 반도체막 내의 수소의 농도는 1×1019 atoms/cm3 이하인 것이 바람직하다. 댕글링 본드 등에 결합되는 수소나, 물, 수산기 또는 수소화물 등의 수소를 포함하는 불순물은, 산화물 반도체막 내로의 캐리어의 공급원으로서 기능하여, 산화물 반도체막의 전기 전도도를 변동시킬 수 있다. 또한， 산화물 반도체막에 포함되는 수소는, 금속 원자와 결합하는 산소와 반응해서 물이 되고, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에는 결함이 형성된다. 따라서, 이러한 결함이 저감되어 있는, 결정 영역을 포함하는 산화물 반도체막은, 전기 전도도가 안정되어 있고, 가시광이나 자외광 등의 조사에 대하여 보다 전기적으로 안정되어 있다.
결정 영역을 포함하는 산화물 반도체막 내의 알칼리 금속 등의 불순물은 저감되는 것이 바람직하다는 점에 주목한다. 예를 들면, 결정 영역을 포함하는 산화물 반도체막에서, 리튬의 농도가 5×1015cm-3 이하, 바람직하게는 1×1015cm- 3이하이고; 나트륨의 농도가 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 보다 바람직하게는 1×1015cm-3 이하이며; 칼륨의 농도가 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하이다.
알칼리 금속, 및 알칼리 토류 금속은 결정 영역을 포함하는 산화물 반도체에 있어서는 부적당한 불순물이며, 가능한 한 적게 포함되는 것이 바람직하다. 특히, 산화물 반도체막을 트랜지스터에 이용할 경우, 알칼리 금속 중 하나인 나트륨이 결정 영역을 포함하는 산화물 반도체막에 접하는 절연막으로 확산되어, 캐리어가 산화물 반도체막에 공급될 수 있다. 또한，나트륨은, 결정 영역을 포함하는 산화물 반도체막 내에서 결합되거나 금속과 산소 간의 결합을 분단(cut)한다. 그 결과, 트랜지스터 특성이 열화된다(예를 들면, 트랜지스터가 노멀리-온(normally-on)(임계 전압의 마이너스측으로의 시프트)이 되거나 이동도가 저하됨). 또한, 이는 특성 변동의 원인도 된다.
이러한 문제는, 결정 영역을 포함하는 산화물 반도체막 내의 수소의 농도가 충분히 낮을 경우에 특히 현저하게 된다. 따라서，결정 영역을 포함하는 산화물 반도체막 내의 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하일 경우에는, 알칼리 금속의 농도를 상기 범위로 설정하는 것이 매우 바람직하다. 따라서, 결정 영역을 포함하는 산화물 반도체막 내의 불순물이 충분히(extremely) 저감되어, 알칼리 금속의 농도가 5×1016 atoms/cm3 이하, 수소의 농도가 5×1019 atoms/cm3 이하인 것이 바람직하다.
상술한 바와 같이, 결정 영역을 포함하는 산화물 반도체막은, 전체가 비정질인 산화물 반도체막과 비교해서 양호한 결정성을 가지며, 산소 결함으로 대표되는 결함이나, 댕글링 본드 등에 결합되는 수소 등의 불순물이 저감된다. 산소 결함으로 대표되는 결함, 댕글링 본드 등에 결합되는 수소 등은, 산화물 반도체막 내로의 캐리어의 공급원으로서 기능하여, 산화물 반도체막의 전기 전도도를 변경시킬 수 있다. 따라서, 그러한 결함이 저감되어 있고, 결정 영역을 포함하는 산화물 반도체막은, 전기 전도도가 안정되어 있고, 가시광이나 자외광 등의 조사에 대하여 보다 전기적으로 안정되어 있다. 이러한 결정 영역을 포함하는 산화물 반도체막을 트랜지스터에 이용함으로써, 전기적 특성이 안정되고 높은 신뢰성의 반도체 장치를 제공할 수 있다．
다음으로, 산화물 반도체막 내의 산소 결함이 어떻게 산화물 반도체막의 전기 전도도에 영향을 주는지, 밀도 범함수 이론(density functional theory)에 기초한 제1 원리(first-principle) 계산을 이용해서 고찰한 결과에 대해서 설명한다. 또한， 제1 원리 계산에는, Accelrys Software Inc. 제조의 제1 원리 계산의 소프트웨어인 CASTEP를 이용하였다는 점에 주목한다. 또한， 범함수에는 GGA-PBE를 이용했고, 의사 포텐셜(pseudopotential)에는 울트라 소프트형을 이용하였다.
본 계산에서는, 산화물 반도체막의 모델로서, 비정질 InGaZnO4로부터 산소 원자를 하나 탈리시켜 그 부위에 중공(void)(산소 결함)을 잔존시킨 모델을 이용하였다． 모델은 12개의 In 원자, 12개의 Ga 원자, 12개의 Zn 원자 및 47개의 O 원자를 포함한다. 이러한 구조를 갖는 InGaZnO4에 대하여 원자 배치에 관한 구조 최적화를 행했고, 전자 상태 밀도를 산출하였다. 이때, 컷오프(cut-off) 에너지는 300eV로 설정하였다.
전자 상태 밀도 계산의 결과를 도 3에 도시한다. 도 3에서, 종축은 상태 밀도(DOS)[state/eV]를 나타내고, 횡축은 에너지[eV]를 나타낸다. 페르미 에너지는 횡축에 나타낸 에너지의 원점에 있다. 도 3에 도시한 바와 같이, InGaZnO4의 가전자대(valence band) 상부는 -0.74eV, 전도대의 하부는 0.56eV이다. 밴드갭의 값은 InGaZnO4의 밴드갭의 실험값인 3.15eV와 비교하면 매우 작다. 그러나, 밀도 범함수 이론에 기초한 제1 원리 계산에서는 밴드갭이 실험값보다도 작다고 잘 알려져 있어, 이 밴드갭의 값이 이러한 계산이 부적절하다는 것을 나타내는 것은 아니다.
도 3은 산소 결함을 포함하는 비정질 InGaZnO4가 밴드갭 내에 깊은 준위를 갖는다는 것을 도시한다. 즉, 산소 결함을 포함하는 비정질 산화물 반도체의 밴드 구조에서는, 산소 결함에 기인하는 트랩 준위가 밴드갭 내의 깊은 트랩 준위로서 존재한다고 추정된다.
도 4는 상기 고찰에 기초한, 산소 결함을 포함하는 비정질 산화물 반도체의 밴드 다이어그램을 도시한다. 도 4에서는, 종축은 에너지를 나타내고, 횡축은 DOS를 나타내고, 가전자대(VB)의 상부에서의 에너지 준위 Ev로부터 전도대(CB)의 하부에서의 에너지 준위 Ec까지의 에너지 갭은 실험값에 기초하여 3.15eV로 설정된다.
도 4의 밴드 다이어그램에서는, 산화물 반도체의 비정질 부분에 기인하는 테일 스테이트(tail state)가 전도대 하부 근방에 존재한다. 또한, 전도대 하부보다 깊은 약 0.1eV의 얕은 에너지 준위에, 비정질 산화물 반도체 내의 댕글링 본드 등에 결합되는 수소에 기인하는 수소 도너 준위가 존재한다고 가정한다. 전도대 하부보다 깊은 약 1.8eV의 깊은 에너지 준위에, 비정질 산화물 반도체 내의 산소 결함에 기인하는 트랩 준위가 존재한다. 산소 결함에 기인하는 트랩 준위의 에너지 준위의 값은 후술하는 예에서 상세히 설명한다는 점에 주목한다.
도 5의 (A) 및 (B)는, 상기 고찰에 기초한, 상술한 바와 같이, 밴드갭 내에 이러한 에너지 준위, 특히 산소 결함에 기인하는 깊은 트랩 준위를 갖는 비정질 산화물 반도체의 경우의, 밴드 구조의 전자와 정공의 재결합 모델을 각각 도시한다.
도 5의 (A)는 가전자대에 충분한 수의 정공이 존재하고, 전도대에 충분한 수의 전자가 존재할 경우의 재결합 모델을 도시한다. 비정질 산화물 반도체막에 광이 조사되어 충분한 전자-정공 쌍이 생성되면, 산화물 반도체의 밴드 구조는 도 5의 (A)에 도시한 바와 같은 재결합 모델을 갖는다． 이러한 재결합 모델에서, 정공은 가전자대의 상부뿐만 아니라, 산소 결함에 기인하는 깊은 트랩 준위에도 생성된다.
도 5의 (A)에 도시한 재결합 모델에서는, 2종류의 재결합 과정이 병렬로 일어난다고 가정한다. 재결합 과정들 중 하나는, 전도대의 전자와 가전자대의 정공이 직접 서로 재결합하는 밴드간 재결합 과정이다. 재결합 과정들 중 다른 하나는, 전도대의 전자가 산소 결함에 기인하는 트랩 준위의 정공과 재결합하는 재결합 과정이다. 밴드간 재결합은 산소 결함에 기인하는 트랩 준위에서의 재결합보다 빈도가 높게 발생하고; 가전자대의 정공의 수가 충분히 적어지면, 밴드간 재결합은 트랩 준위에서의 재결합보다 먼저 종료된다. 이에 따라 도 5의 (A)에 도시한 재결합 모델은, 전도대 하부의 전자가 산소 결함에 기인하는 트랩 준위의 정공과 재결합하는 재결합 과정만을 갖고, 도 5의 (B)에 도시한 재결합 모델로 시프트된다.
가전자대에 충분한 수의 정공이 존재하고, 전도대에 충분한 수의 전자가 존재할 수 있도록, 산화물 반도체에 충분한 광 조사를 행하고, 그 후 광 조사를 멈추면, 도 5의 (A)에 도시한 재결합 모델과 같이, 전자와 정공의 재결합이 행해진다. 이때의 산화물 반도체 내를 흐르는 전류를 광전류(photoelectric current)라고도 부른다. 이때, 광전류 (완화 시간(relaxation time))의 감쇠에 요구되는 시간은 도 5의 (B)에 도시한 재결합 모델에서의 광전류의 완화 시간보다 짧다. 상기의 상세에 대하여는, 후술하는 예를 참조할 수 있다.
도 5의 (B)에 도시한 재결합 모델은, 도 5의 (A)에 도시한 재결합 모델이 진행되어, 가전자대의 정공의 수가 충분히 저감된 후에 얻어진다. 도 5의 (B)에 도시한 재결합 모델에서는, 산소 결함에 기인하는 트랩 준위에서의 재결합 과정만이 거의 발생되므로, 도 5의 (A)에 도시한 재결합 모델보다 전도대의 전자의 수가 완만하게 감소된다. 물론 재결합 과정 동안, 전도대의 전자는 산화물 반도체막 내의 전기 전도에 기여한다. 이에 따라, 도 5의 (B)에 도시한 재결합 모델에서는, 밴드간 재결합이 주로 발생하는, 도 5의 (A)에 도시한 재결합 모델보다, 광전류의 완화 시간이 길다. 상기의 상세에 대하여는, 후술하는 예를 참조할 수 있다는 점에 주목한다.
상술한 바와 같이, 산소 결함에 기인하는 깊은 트랩 준위를 갖는 비정질 상의 산화물 반도체는, 밴드 구조에서의 전자-정공 쌍의 재결합 모델을 2종류 갖고， 광전류의 완화 시간도 2종류로 나눌 수 있다. 도 5의 (B)에 도시한 재결합 모델에 서의 광전류의 완화 지연은, 산화물 반도체막을 이용한 트랜지스터 등에의 광 조사 시에 게이트 전극에 부바이어스를 인가할 때, 산화물 반도체막이나, 산화물 반도체막과 인접막 사이의 계면에 고정 전하를 형성할 수 있다. 따라서, 산화물 반도체막 내의 산소 결함은 산화물 반도체막의 전기 전도도에 악영향을 끼친다고 추정된다.
그러나, 본 발명의 실시예에 따른 결정 영역을 포함하는 산화물 반도체막은, 전체가 비정질인 산화물 반도체막과 비교해서 양호한 결정성을 가지며, 산소 결함으로 대표되는 결함이 저감된다. 따라서, 본 발명의 실시예에 따른 결정 영역을 포함하는 산화물 반도체막은, 전기 전도도가 안정되어 있고, 가시광이나 자외광 등의 조사에 대하여 보다 전기적으로 안정되어 있다. 이러한 결정 영역을 포함하는 산화물 반도체막을 트랜지스터에 이용함으로써, 전기적 특성이 안정되고 신뢰성이 높은 반도체 장치를 제공할 수 있다．
본 실시예에서 설명된 구성 등은, 다른 실시예에서 설명되는 임의의 구조, 방법 등과 적당히 조합할 수 있다.
(실시예 2)
본 실시예에서는, 제1 실시예에서 설명된 결정 영역을 포함하는 산화물 반도체막을 이용한 트랜지스터 및 해당 트랜지스터의 제조 방법에 대해서 도 6의 (A) 내지 (E), 도 7의 (A) 및 (B), 도 8의 (A) 및 (B), 도 9의 (A) 및 (B), 및 도 10의 (A) 내지 (C)를 참조하여 설명한다. 도 6의 (A) 내지 (E)는, 반도체 장치의 구조의 실시예인, 톱 게이트 트랜지스터(120)의 제조 공정을 도시하는 단면도이다.
우선, 결정 영역을 포함하는 산화물 반도체막을 형성하기 전에, 도 6의 (A)에 도시한 바와 같이, 기판(51) 위에 하지(base) 절연막(53)을 형성하는 것이 바람직하다.
기판(51)은, 적어도, 후속으로 행해지는 가열 처리를 견디기에 충분히 높은 내열성을 가질 필요가 있다. 기판(51)으로서 글래스 기판을 이용할 경우, 변형점(strain point)이 730℃ 이상인 글래스 기판을 이용하는 것이 바람직하다. 글래스 기판으로서는, 예를 들어, 알루미노 규산 글래스, 알루미노 붕규산 글래스, 바륨 붕규산 글래스 등의 글래스 재료로 형성된 기판이 이용된다. B2O3의 양보다 BaO의 양이 많도록 BaO 및 B2O3을 함유하는 글래스 기판을 이용하는 것이 바람직하다는 점에 주목한다. 기판(51)이 마더(mother) 글래스인 경우, 기판은, 다음 크기; 제1 세대(320mm×400mm), 제2 세대(400mm×500mm), 제3 세대(550mm×650mm), 제4 세대(680mm×880mm 또는 730mm×920mm), 제5 세대(1000mm×1200mm 또는 1100mm×1250mm), 제6 세대(1500mm×1800mm), 제7 세대(1900mm×2200mm), 제8 세대(2160mm×2460mm), 제9 세대(2400mm×2800mm 또는 2450mm×3050mm), 제10 세대(2950mm×3400mm) 등 중 임의의 기판 크기를 가질 수 있다. 마더 글래스는 처리 온도가 높고, 처리 시간이 길 때, 대폭 수축된다. 따라서, 마더 글래스를 이용해서 대량 생산을 행할 경우, 제조 공정의 가열 처리는 600℃ 이하, 바람직하게는 450℃ 이하인 것이 바람직하다.
글래스 기판 대신에, 세라믹 기판, 석영 기판 또는 사파이어 기판 등의 절연체로 형성된 기판을 이용할 수 있다. 대안으로서, 결정화 글래스 등을 이용할 수 있다. 또한 대안으로서, 실리콘 웨이퍼 등의 반도체 기판의 표면이나 금속 재료로 형성된 도전성 기판의 표면 위에 절연층을 형성하여 얻어진 기판을 이용할 수도 있다.
하지 절연막(53)은, 내부에 포함된 산소의 일부가 가열 처리에 의해 방출되는 산화물 절연막을 이용해서 형성하는 것이 바람직하다. 내부에 포함된 산소의 일부가 가열 처리에 의해 방출되는 산화물 절연막으로서는, 화학양론비(stoichiometric proportion)를 초과하는 비율로 산소를 포함하는 산화물 절연막을 이용하는 것이 바람직하다. 내부에 포함된 산소의 일부가 가열 처리에 의해 방출되는 산화물 절연막을 하지 절연막(53)으로 이용하여, 이후의 공정에서 가열 처리함으로써 산화물 반도체막에 산소를 확산시킬 수 있다. 내부에 포함된 산소의 일부가 가열 처리에 의해 방출되는 산화물 절연막의 예는, 대표적으로는, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 하프늄, 산화 이트륨 등의 막을 포함한다.
하지 절연막(53)의 두께는, 50nm 이상, 바람직하게는 200nm 이상 500nm 인 것이 바람직하다. 하지 절연막(53)을 두껍게 하여, 하지 절연막(53)로부터의 산소 방출량을 증가시킬 수 있으므로, 하지 절연막(53)과 후속으로 형성되는 산화물 반도체막 사이의 계면에서의 결함을 저감하는 것이 가능하다.
하지 절연막(53)은, 스퍼터링법, CVD법 등에 의해 형성된다. 또한，내부에 포함된 산소의 일부가 가열 처리에 의해 방출되는 산화물 절연막은 스퍼터링법에 의해 용이하게 형성될 수 있다． 내부에 포함된 산소의 일부가 가열 처리에 의해 방출되는 산화물 절연막을 스퍼터링법에 의해 형성할 경우는, 성막 가스에 포함된 산소량이 많은 것이 바람직하고, 산소, 산소와 희가스의 혼합 가스 등을 이용할 수 있다. 대표적으로는, 성막 가스 중의 산소 농도를 6% 이상 100% 이하로 하는 것이 바람직하다.
하지 절연막(53)은 내부에 포함된 산소의 일부가 가열 처리에 의해 방출되는 산화물 절연막을 이용해서 반드시 형성할 필요는 없고, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄 등을 이용해서 질화물 절연막을 이용하여 형성할 수도 있다. 또한，하지 절연막(53)은, 산화물 절연막과 질화물 절연막을 포함하는 적층 구조로 해도 되고, 그 경우에는 질화물 절연막 위에 산화물 절연막을 설치하는 것이 바람직하다. 하지 절연막(53)으로서 질화물 절연막을 이용함으로써, 알칼리 금속 등의 불순물을 포함하는 글래스 기판을 이용할 경우, 알칼리 금속 등의 산화물 반도체막으로의 혼입을 방지할 수 있다. 리튬, 나트륨, 칼륨 등의 알칼리 금속은, 산화물 반도체에 대하여 부적당한 불순물이기 때문에, 산화물 반도체막 내의 함유량을 적게 하는 것이 바람직하다. 질화물 절연막은, CVD법, 스퍼터링법 등에 의해 형성될 수 있다.
다음으로, 도 6의 (B)에 도시한 바와 같이, 스퍼터링 장치를 이용한 스퍼터링법에 의해, 하지 절연막(53) 위에, 30nm 이상 50㎛ 이하의 두께로 결정 영역을 포함하는 산화물 반도체막(55)을 형성한다.
여기에서, 스퍼터링 장치의 처리실에 대해서, 도 7의 (A)를 참조하여 설명한다. 처리실(31)에는, 배기 수단(33) 및 가스 공급 수단(35)이 접속된다. 또한, 처리실(31) 내에는, 기판 지지체(40) 및 타겟(41)이 설치된다. 타겟(41)은 전원 장치(37)에 접속된다.
처리실(31)은 GND에 접속되어 있다. 또한, 처리실(31)의 리크 레이트(leakage rate)를 1×10-10Pa·m3/sec 이하로 하면, 스퍼터링법에 의해 형성되는 막으로의 불순물의 혼입을 저감할 수 있다.
리크 레이트를 낮게 하기 위해서는, 외부 리크뿐만 아니라 내부 리크를 저감할 필요가 있다. 외부 리크는 미소한 구멍, 밀봉 불량 등을 통해 진공계 밖으로부터 기체가 유입되는 것을 지칭한다. 내부 리크는 진공계 내의 밸브 등의 파티션을 통한 누설이나 내부 부재로부터의 방출 가스에 기인한다. 리크 레이트를 1×10-10Pa·m3/sec 이하로 하기 위해서는, 외부 리크 및 내부 리크의 양 측면에 대한 대책을 취할 필요가 있다.
외부 리크를 줄이기 위해서는, 처리실의 개폐 부분이 메탈 개스킷(metal gasket)으로 밀봉되는 것이 바람직하다. 메탈 개스킷은, 불화철, 산화 알루미늄, 또는 산화 크롬에 의해 피복된 금속 재료를 이용하는 것이 바람직하다. 메탈 개스킷은 O링(O-ring)에 비해 밀착성이 높아서, 외부 리크를 저감할 수 있다. 또한， 부동태(passive state)의 불화철, 산화 알루미늄, 산화 크롬 등으로 피복된 금속 재료를 이용하여, 메탈 개스킷으로부터의 수소를 포함하는 방출 가스가 억제되어, 내부 리크를 저감할 수 있다．
처리실(31)의 내벽을 형성하는 부재로서, 수소를 포함하는 가스를 소량 방출하는 알루미늄, 크롬, 티탄, 지르코늄, 니켈 또는 바나듐을 이용한다. 또한，상술한 재료로 피복된 철, 크롬, 니켈 등을 포함하는 합금 재료를 이용할 수 있다. 철, 크롬, 니켈 등을 포함하는 합금 재료는, 강성이 있고, 열에 강하며, 가공에 적합하다. 여기에서, 표면적을 저감하기 위해서 부재의 표면 요철을 연마 등에 의해 저감시키면, 방출 가스를 저감할 수 있다. 대안으로서, 전술의 스퍼터링 장치의 부재를 부동태의 불화철, 산화 알루미늄, 산화 크롬 등으로 피복할 수 있다.
처리실(31)의 내부에 설치된 부재는 가능한 한 금속 재료만으로 형성되는 것이 바람직하다. 예를 들면, 석영 등에 의해 형성되는 표시창(viewing window) 등을 설치할 경우도, 방출 가스를 억제하기 위해서 표면을 부동태의 불화철, 산화 알루미늄, 산화 크롬 등으로 얇게 피복하는 것이 바람직하다.
또한, 처리실(31) 바로 앞에, 스퍼터 가스의 정제기를 설치하는 것이 바람직하다. 이 때, 정제기와 처리실 사이의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 하면, 배관으로부터의 방출 가스의 영향을 배관의 길이를 저감시켜 저감할 수 있다.
실린더로부터 처리실(31)까지 스퍼터 가스가 흐르는 배관은, 부동태의 불화철, 산화 알루미늄, 산화 크롬 등으로 내부가 피복된 금속 배관을 이용하는 것이 바람직하다. 상술한 배관은, 예를 들면 SUS316L-EP 배관에 비해, 수소를 포함하는 방출 가스량이 적고, 성막 가스로의 불순물의 혼입을 저감할 수 있다. 또한，배관의 이음새로서는, 고성능 초소형 메탈 개스킷 이음새(UPG 이음새)를 이용하는 것이 바람직하다. 또한，배관의 재료가 모두 금속 재료인 구조는, 수지 등을 이용한 구조에 비해 방출 가스 및 외부 리크의 영향을 저감할 수 있기 때문에 바람직하다.
처리실(31)의 배기는, 드라이 펌프 등의 러프 진공 펌프(rough vacuum pump)와, 스퍼터 이온 펌프, 터보 분자 펌프 또는 크라이오펌프(cryopump) 등의 고진공 펌프(high vacuum pump)를 적당히 조합해서 행하는 것이 바람직하다. 터보 분자 펌프는 큰 사이즈의 분자의 제거 능력은 우수하지만, 수소나 물의 제거 능력이 낮다. 따라서，물의 제거 능력이 높은 크라이오펌프 및 수소의 제거 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 효율적이다.
처리실(31)의 내벽 위의 흡착물은, 내벽 위에 흡착되어 있기 때문에 처리실의 압력에 영향을 주지 않지만, 처리실을 배기했을 때의 가스 방출의 원인이 된다. 따라서, 리크 레이트와 배기 속도는 상관관계는 없지만, 배기 능력이 높은 펌프를 이용하여, 처리실의 흡착물을 가능한 한 탈리시켜, 미리 배기해 두는 것이 중요하다. 흡착물의 탈리를 촉진하기 위해서, 처리실을 베이킹(baking)할 수 있음에 주목한다. 베이킹하여, 흡착물의 탈리 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하로 행할 수 있다. 이 때, 불활성 가스를 도입하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 탈리시키기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다.
배기 수단(33)은, 처리실(31) 내의 불순물을 제거하고, 처리실(31) 내의 압력을 제어할 수 있다． 배기 수단(33)으로서, 엔트랩먼트 진공 펌프(entrapment vacuum pump)를 이용하는 것이 바람직하다. 예를 들면, 크라이오펌프, 이온 펌프, 티탄 승화 펌프(Titanium Sublimation Pump)를 이용하는 것이 바람직하다. 상기 엔트랩먼트 진공 펌프를 이용하여, 산화물 반도체막에 포함되는 수소의 양을 저감할 수 있다.
산화물 반도체막에 포함되는 수소는, 수소 원자 외에도, 몇몇 경우에는 수소 분자, 물, 수산기 또는 수소화물이다.
가스 공급 수단(35)은 타겟을 스퍼터링 하기 위한 가스를 처리실(31)에 공급하기 위한 수단이다. 가스 공급 수단(35)은, 가스가 충전된 실린더, 압력 조정 밸브, 스톱 밸브, 매스 플로우 컨트롤러(mass flow controller) 등을 포함한다. 또한, 가스 공급 수단(35)에 정제기를 설치함으로써, 처리실(31) 내에 도입되는 가스에 포함되는 불순물을 저감할 수 있다. 타겟을 스퍼터링하는 가스로서는, 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스를 이용한다. 대안으로서, 상기 희가스 중 하나와 산소의 혼합 가스를 이용할 수 있다.
전원 장치(37)로서는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절하게 이용할 수 있다. 또한，도시되지 않았지만, 타겟을 지지하는 타겟 지지체의 내부 또는 외측에 마그넷(magnet)를 설치하면, 타겟 주변에 고밀도의 플라즈마를 밀폐(confined)할 수 있어, 성막 속도를 향상시킬 수 있고 기판 위의 플라즈마 손상을 저감할 수 있다. 이러한 방법은, 마그네트론 스퍼터링법이라 한다. 또한, 마그네트론 스퍼터링법에서, 마그넷을 회전 가능하게 하면，자계 비균일성(non-uniformity)을 저감할 수 있으므로, 타겟의 이용 효율이 높아지고, 기판의 면내에서의 막질의 변동을 저감할 수 있다.
기판 지지체(40)는 GND에 접속되어 있다. 기판 지지체(40)에는 히터가 설치되어 있다. 히터로서는, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 이용할 수 있다.
타겟(41)으로서는, 아연을 포함하는 금속 산화물 타겟을 이용하는 것이 바람직하다. 타겟(41)의 대표예로서는, 4성분 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물, 3성분 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, 또는 Sn-Al-Zn-O계 금속 산화물, 2성분 금속 산화물인 In-Zn-O계 금속 산화물 또는 Sn-Zn-O계 금속 산화물 등을 이용할 수 있다.
타겟(41)의 일례는, In2O3:Ga2O3:ZnO=1:1:1[몰수비]의 조성비를 갖는 In, Ga 및 Zn을 포함하는 금속 산화물 타겟이다. 대안으로서, In2O3:Ga2O3:ZnO=1:1:2[몰수비]의 조성비를 갖는 타겟, In2O3:Ga2O3:ZnO=1:1:4[몰수비]의 조성비를 갖는 타겟, In2O3:Ga2O3:ZnO=2:1:8[몰수비]의 조성비를 갖는 타겟을 이용할 수 있다.
또한，타겟(41)과 기판(51) 사이의 거리(T-S 거리)는, 원자량이 작은 원자가 우선적으로 기판(51) 위의 하지 절연막(53)에 도착하는 것이 가능한 거리로 설정되는 것이 바람직하다.
도 7의 (A)에 도시한 바와 같이, 기판 지지체(40) 위에, 하지 절연막(53)이 형성된 기판(51)을 스퍼터링 장치의 처리실(31) 내에 설치한다. 다음으로, 가스 공급 수단(35)으로부터 처리실(31) 내에 타겟(41)을 스퍼터링하는 가스를 도입한다. 타겟(41)의 순도는, 99.9% 이상, 바람직하게는 99.99% 이상이다. 이 후, 타겟(41)에 접속되는 전원 장치(37)에 전력을 공급한다. 그 결과, 가스 공급 수단(35)으로부터 처리실(31) 내에 도입된 스퍼터링 가스의 이온(43) 및 전자를 이용하여, 타겟(41)을 스퍼터링한다.
여기에서, 타겟(41)과 기판(51) 사이의 거리를, 원자량이 작은 원자가 우선적으로 기판(51) 위의 하지 절연막(53)에 도착하는 것이 가능한 거리로 설정함으로써, 도 7의 (B)에 도시한 바와 같이, 타겟(41)에 포함되는 원자 중에서, 원자량이 작은 원자(45)가 원자량이 큰 원자(47)보다 우선적으로 기판측으로 이동할 수 있다.
타겟(41)에서는, 아연은, 인듐 등보다 원자량이 작다. 따라서, 아연이 우선적으로 하지 절연막(53) 위에 성막된다. 또한，성막 시의 분위기는 산소를 포함하고, 기판 지지체(40)에는 성막 시에 기판 및 성막된 막(deposited film)을 가열하는 히터가 설치된다. 따라서, 하지 절연막(53) 위에 성막된 아연이 산화되어, 아연을 포함하는 육방정 구조를 갖는 시드 결정(55a), 대표적으로는 육방정 구조를 갖는 산화 아연을 포함하는 시드 결정이 형성된다. 타겟(41)이 알루미늄 등의, 아연보다 원자량이 작은 원자를 포함할 경우, 아연과 함께, 알루미늄 등의 아연보다 원자량이 작은 원자도 우선적으로 하지 절연막(53) 위에 성막된다.
시드 결정(55A)은, a-b면에서 육각형의 격자를 갖는 결합을 갖고，a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 육방정 우르츠광 결정 구조를 갖는 아연을 포함하는 결정을 포함한다. a-b면에서 육각형의 격자를 갖는 결합을 갖고，a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 육방정 구조를 갖는 아연을 포함하는 결정에 대해서, 도 ８의 (A) 및 도 8의 (B)를 참조하여 설명한다. 육방정 구조를 갖는 아연을 포함하는 결정의 대표예로서, 산화 아연을 설명한다. 흑색구는 아연을 나타내고, 백색구는 산소를 나타낸다. 도 8의 (A)는, a-b면에서의 육방정 구조를 갖는 산화 아연의 모식도이며, 도 8의 (B)는, 도면의 세로 방향을 c축 방향이라고 했을 때, 육방정 구조의 산화 아연의 모식도이다. 도 8의 (A)에 도시한 바와 같이, a-b면의 면의 상면(plan top surface)에서, 아연 및 산소가 육각형을 형성하는 결합을 하고 있다. 도 8의 (B)에 도시한 바와 같이, 아연 및 산소가 육각형의 격자를 형성하도록 결합되어 있는 층들이 적층되고, c축 방향은 a-b면에 대하여 수직이다. 시드 결정(55a)은, c축방향으로, a-b면에서 육각형의 격자를 갖는 결합을 포함하는 적어도 하나의 원자층 포함한다.
연속하여, 타겟(41)을 스퍼터링 가스를 이용하여 스퍼터링함으로써, 타겟에 포함되는 원자가 시드 결정(55a) 위에 성막된다. 이때, 시드 결정(55a)를 핵으로서 이용하여 결정이 성장되므로, 시드 결정(55a) 위에, 육방정 구조를 갖는 결정 영역을 포함하는 산화물 반도체막(55b)을 형성할 수 있다. 기판(51)은 기판 지지체(40)의 히터에 의해 가열되기 때문에, 시드 결정(55a)을 핵으로서 이용하여 표면 위에 성막되는 원자가 산화되면서 결정 성장함에 주목한다.
산화물 반도체막(55b)의 형성에 있어서, 시드 결정(55a)을 핵으로서 이용하여, 타겟(41)의 표면에서의 원자량이 무거운 원자 및 시드 결정(55a)의 형성 후에 스퍼터링된 원자량이 가벼운 원자가 산화되면서 결정 성장한다. 따라서, 산화물 반도체막(55b)은, 시드 결정(55a)과 마찬가지로，a-b면에서 육각형의 격자를 갖는 결합을 포함하고，a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인, 육방정 구조를 갖는 결정 영역을 갖는다. 즉, 시드 결정(55a) 및 산화물 반도체막(55b)을 포함하는 산화물 반도체막(55)은, 하지 절연막(53) 표면에 실질적으로 평행인 a-b면에서 육각형의 격자를 갖는 결합을 포함하고，c축이 막 표면에 실질적으로 수직인 육방정 구조를 갖는 결정 영역을 갖는다. 즉, 산화물 반도체막(55)에 포함되는 육방정 구조를 갖는 결정 영역은 c축 배향되어 있다. 도 6의 (B)에서는, 시드 결정(55a)과 산화물 반도체막(55b) 사이의 계면을 점선으로 나타내어, 산화물 반도체막의 적층을 설명하고 있으나, 실제로는 명확한 계면이 존재하는 것은 아니고, 어디까지나 알기 쉽게 설명하기 위한 것이라는 점에 주목한다.
히터에 의한 기판의 가열 온도는 200℃ 보다 높고 400℃ 이하이며, 바람직하게는 250℃ 이상 350℃ 이하이다. 200℃ 보다 높고 400℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하로 기판을 가열하면서 성막을 행함으로써, 성막과 동시에 가열 처리가 이루어지므로, 양호한 결정 영역을 포함하는 산화물 반도체막을 형성할 수 있다. 스퍼터링 시, 막이 형성되는 온도는 250℃ 이상 기판의 가열 처리 상한 온도 이하임에 주목한다.
스퍼터링 가스로서는, 희가스(대표적으로는 아르곤), 산소, 희가스와 산소의 혼합 가스를 적절하게 이용한다. 또한, 스퍼터링 가스로서는, 수소, 물, 수산기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
기판 지지체(40) 및 타겟(41)을 포함하는 처리실의 압력을 0.4Pa 이하로 설정하면, 결정 영역을 포함하는 산화물 반도체막의 표면 및 그 막 내부로의 알칼리 금속, 수소 등의 불순물의 혼입을 저감할 수 있다.
또한， 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10Pa·m3/sec 이하로 설정하면, 스퍼터링법에 의해 형성되어 있는 결정 영역을 포함하는 산화물 반도체막으로의, 알칼리 금속, 수소, 물, 수산기 또는 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 엔트랩먼트 진공 펌프를 이용함으로써, 배기계로부터의 알칼리 금속, 수소, 물, 수산기 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
타겟(41)의 순도를 99.99% 이상으로 설정하면, 결정 영역을 포함하는 산화물 반도체막에 혼입되는 알칼리 금속, 수소, 물, 수산기 또는 수소화물 등을 저감할 수 있다. 상술한 바와 같이 타겟을 이용함으로써, 산화물 반도체막(55)에서는, 리튬의 농도를 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하, 나트륨의 농도를 5×1016atoms/cm3 이하, 바람직하게는 1×1016atoms/cm3 이하, 더욱 바람직하게는 1×1015atoms/cm3 이하, 칼륨의 농도를 5×1015atoms/cm3 이하, 바람직하게는 1×1015atoms/cm3 이하로 할 수 있다.
상기한 산화물 반도체막의 성막 방법에서는, 동일한 스퍼터링 단계(step)에서, 타겟에 포함되는 원자의 원자량의 차이를 이용하여, 원자량이 작은 아연을 우선적으로 산화 절연막 위에 성막하여 시드 결정을 형성한 후, 시드 결정 위에, 원자량이 큰 인듐 등을 결정 성장시키면서 성막한다. 따라서, 복수의 단계를 행하지 않고도, 결정 영역을 포함하는 산화물 반도체막을 형성할 수 있다.
상기한 산화물 반도체막(55)의 성막 방법에서는, 스퍼터링법에 의해, 시드 결정(55a)과 산화물 반도체막(55b)을 동시에 형성하면서 결정화했지만, 본 실시예에 따른 산화물 반도체막은 반드시 이러한 방식으로 형성할 필요는 없다. 예를 들면, 시드 결정과 산화물 반도체막의 성막과 결정화를 개별적인 단계로 행해도 된다.
이하, 도 9의 (A) 및 도 9의 (B)를 참조하여, 시드 결정과 산화물 반도체막의 성막과 결정화를 개별적인 단계로 행하는 방법에 대해서 설명한다. 이하 기재된 결정 영역을 포함하는 산화물 반도체막을 성막하는 방법을, 본 명세서 중에서, 몇몇 경우에는 "2-단계법"이라고 부른다. 도 1의 단면 TEM 상으로 도시한 결정 영역을 포함하는 산화물 반도체막은 2-단계법에 의해 형성된 것이다.
우선, 하지 절연막(53) 위에, 막 두께 1nm 이상 10nm 이하의 제1 산화물 반도체막을 형성한다. 제1 산화물 반도체막은 스퍼터링법으로 형성하고, 스퍼터링법에 의한 성막 시의 기판 온도는 200℃ 이상 400℃ 이하로 설정하는 것이 바람직하다. 그 밖의 성막 조건은 상기한 산화물 반도체막의 형성 방법과 마찬가지이다.
다음에，기판이 배치된 챔버의 분위기가 질소 또는 건조 공기의 분위기인 조건에서 제1 가열 처리를 행한다. 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하이다. 제1 가열 처리에 의해, 제1 산화물 반도체막이 결정화되어, 시드 결정(56a)이 형성된다(도 9의 (A) 참조).
제1 가열 처리의 온도에 따르지만, 제1 가열 처리에 의해 막 표면으로부터 결정화가 일어나고, 막 표면으로부터 막 내부를 향해서 결정이 성장하여, c축 배향 결정이 얻어진다. 제1 가열 처리에 의해, 아연과 산소가 막 표면에 다량 모여, 상부면(upper surface) 위에 육각형을 갖고 아연과 산소를 포함하는 그래핀 타입(graphene-type)의 이차원 결정의 하나 이상의 층이 최외측 표면에 형성되고, 이 최외측 표면에서의 층들이 막 두께방향으로 성장해서 적층된다. 가열 처리의 온도를 증가시키면, 표면으로부터 내부로, 또한 내부로부터 저부(bottom)로 결정 성장이 진행된다.
또한，하지 절연막(53)으로서, 내부에 포함된 산소의 일부가 가열 처리에 의해 방출되는 산화물 절연막을 이용하여, 제1 가열 처리에 의해, 하지 절연막(53) 내의 산소를 하지 절연막(53)과 시드 결정(56a) 사이의 계면 또는 그 근방(계면으로부터 ±5nm)으로 확산시켜, 시드 결정(56a)에서의 산소 결함을 저감할 수 있다
다음으로，시드 결정(56a) 위에 10nm보다 두꺼운 제2 산화물 반도체막을 형성한다. 제2 산화물 반도체막은 스퍼터링법에 의해 형성되고, 성막 시의 기판 온도는 200℃ 이상 400℃ 이하로 설정된다. 이외의 성막 조건은 상기한 산화물 반도체막의 형성 방법과 마찬가지이다.
다음으로，기판이 배치되는 챔버 분위기가 질소 또는 건조 공기인 조건하에 제2 가열 처리를 행한다. 제2 가열 처리의 온도는 400℃ 이상 750℃ 이하로 한다. 제2 가열 처리에 의해, 제2 산화물 반도체막을 결정화하여, 산화물 반도체막(56b)을 형성한다(도 9의 (B) 참조). 제2 가열 처리는, 질소 분위기, 산소 분위기, 또는 질소와 산소의 혼합 분위기에서 행하여，산화물 반도체막(56b)이 고밀도화되고 결함수(number of defect)가 감소한다. 제2 가열 처리에 의해, 시드 결정(56a)을 핵으로서 이용하여 막 두께 방향, 즉, 저부로부터 내부로 결정 성장이 진행하여, 결정 영역을 포함하는 산화물 반도체막(56b)이 형성된다. 이러한 방식으로, 시드 결정(56a)과 산화물 반도체막(56b)을 포함하는 산화물 반도체막(56)이 형성된다. 도 9의 (B)에서, 시드 결정(56a)과 산화물 반도체막(56b) 사이의 계면을 점선으로 나타내고, 시드 결정(56a)과 산화물 반도체막(56b)은 산화물 반도체층들의 적층으로 설명하고 있으나, 실제 명확한 계면이 존재하는 것은 아니고, 어디까지나 알기 쉽게 설명하기 위한 것이다.
하지 절연막(53)의 형성부터 제2 가열 처리까지의 단계를 대기에 노출하지 않고 연속적으로 행하는 것이 바람직하다. 하지 절연막(53)의 형성부터 제2 가열 처리까지의 단계는, 수소 및 수분을 거의 포함하지 않도록 제어된 분위기(불활성 분위기, 감압 분위기, 건조 공기 분위기 등) 하에서 행하는 것이 바람직하고, 예를 들면, 노점(dew point)이 -40℃ 이하, 바람직하게는 노점이 -50℃ 이하인 건조 질소 분위기를 채용하는 것이 바람직하다.
상기한 산화물 반도체의 형성 방법에서는, 원자량이 작은 원자를 우선적으로 산화 절연막 위에 성막하는 방법에 비해, 성막 시의 기판 온도가 낮아도, 양호한 결정성을 갖는 영역을 포함하는 산화물 반도체막을 형성할 수 있다. 상기한 2-단계법에 의해 형성된 산화물 반도체막(56)이, 원자량이 작은 원자를 우선적으로 산화 절연막 위에 성막하는 성막 방법에 의해 형성된 산화물 반도체막(55)과 실질적으로 동일한 결정성을 갖고，이 산화물 반도체막(56)은 또한 전기 전도도가 안정되어 있음에 주목한다. 따라서, 상기 방법 중 어느 하나에 의해 형성된 산화물 반도체막을 이용하여 전기적 특성이 안정되고 신뢰성이 높은 반도체 장치를 제공할 수 있다． 또한, 이하의 단계에서는, 산화물 반도체막(55)을 이용한 트랜지스터(120)의 제조 공정을 설명하지만, 마찬가지로 산화물 반도체막(56)도 이용할 수 있다.
상기한 공정에 의해, 하지 절연막(53) 위에, 시드 결정(55a)과 산화물 반도체막(55b)의 적층을 포함하는 산화물 반도체막(55)을 형성할 수 있다. 다음으로, 기판(51)에 가열 처리를 행하여, 산화물 반도체막(55)으로부터 수소를 방출하고, 하지 절연막(53)에 포함된 산소의 일부를, 산화물 반도체막(55)과, 산화물 반도체막(55)과 하지 절연막(53) 사이의 계면 근방으로 확산시키는 것이 바람직하다.
가열 처리 온도는, 산화물 반도체막(55)으로부터 수소를 방출하고, 하지 절연막(53)에 포함된 산소의 일부를 방출하여 산화물 반도체막(55)으로 확산시키는 온도가 바람직하다. 그 온도는 대표적으로는 150℃ 이상 기판(51)의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하로 한다. 가열 처리 온도를 결정 영역을 포함하는 산화물 반도체막의 성막 온도보다 높게 하면, 하지 절연막(53)에 포함된 산소량을 많이 방출할 수 있다.
가열 처리는 수소 및 수분을 거의 포함하지 않는, 불활성 가스 분위기, 산소 분위기, 질소 분위기, 산소와 질소의 혼합 분위기 등에서 행하는 것이 바람직하다. 불활성 가스 분위기로서, 대표적으로는, 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스 분위기인 것이 바람직하다. 또한，가열 처리의 가열 시간은 1분 이상 24시간 이하로 한다.
이러한 가열 처리에 의해, 산화물 반도체막(55)으로부터 수소를 방출시키고, 하지 절연막(53)에 포함된 산소의 일부를, 산화물 반도체막(55)과, 산화물 반도체막(55)과 하지 절연막(53) 사이의 계면 근방으로 확산시키는 것이 가능하다. 이러한 공정에 의해, 산화물 반도체막(55)의 산소 결함을 저감할 수 있다. 그 결과, 수소 농도 및 산소 결함이 저감된 결정 영역을 포함하는 산화물 반도체막을 형성할 수 있다.
다음으로, 도 6의 (C)에 도시한 바와 같이, 산화물 반도체막(55) 위에 마스크를 형성한 후, 마스크를 이용하여 산화물 반도체막(55)을 선택적으로 에칭하여, 산화물 반도체막(59)을 형성한다. 이 후, 마스크는 제거한다.
산화물 반도체막(55)을 에칭하는데 이용되는 마스크는, 포토리소그래피법, 잉크젯법, 인쇄법 등에 의해 적절하게 형성될 수 있다． 산화물 반도체막(55)의 에칭은 웨트 에칭 또는 드라이 에칭을 적절하게 채용할 수 있다.
다음으로, 도 6의 (D)에 도시한 바와 같이, 산화물 반도체막(59)에 접하는 소스 전극(61a) 및 드레인 전극(61b)을 형성한다.
소스 전극(61a) 및 드레인 전극(61b)은, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐, 망간 및 지르코늄으로부터 선택된 금속 원소; 이들 금속 원소 중 임의의 것을 성분으로 포함하는 합금; 이들 금속 원소 중 임의의 것을 조합하여 포함하는 합금 등을 이용해서 형성될 수 있다. 대안으로서, 알루미늄과, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴 및 스칸듐으로부터 선택된 하나 이상의 금속 원소를 포함하는 합금막 또는 질화막을 이용할 수 있다. 또한, 소스 전극(61a) 및 드레인 전극(61b)은, 단층 또는 ２층 이상의 적층일 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, Cu-Mg-Al 합금막 위에 구리막을 적층한 2층 구조, 알루미늄막 위에 티탄막을 적층한 2층 구조, 질화 티탄막 위에 티탄막을 적층한 2층 구조, 질화 티탄막 위에 텅스텐막을 적층한 2층 구조, 질화 탄탈막 위에 텅스텐막을 적층한 2층 구조, 티탄막, 알루미늄막, 티탄막이 이 순서대로 적층된 3층 구조 등이 이용될 수 있다.
소스 전극(61a) 및 드레인 전극(61b)은, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 이용하여 형성될 수도 있다. 또한，상기 투광성을 갖는 도전성 재료와, 상기 금속 원소를 이용하여 형성된 적층 구조로 할 수도 있다.
소스 전극(61a) 및 드레인 전극(61b)은, 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성한 후, 상기 도전막 위에 마스크를 형성하여 도전막을 에칭함으로써 형성된다. 도전막 위에 형성되는 마스크는, 인쇄법, 잉크젯법 또는 포토리소그래피법 등에 의해 적절하게 형성될 수 있다． 대안으로서, 소스 전극(61a) 및 드레인 전극(61b)은 인쇄법 또는 잉크젯법에 의해 직접적으로 형성될 수 있다.
이 때, 산화물 반도체막(59) 및 하지 절연막(53) 위에 도전막을 성막하고, 도전막을 소정의 패턴으로 에칭해서 소스 전극(61a) 및 드레인 전극(61b)을 형성한다.
대안으로서, 산화물 반도체막(55) 위에 도전막을 형성하고, 다계조(multi-tone) 포토마스크로 산화물 반도체막(55) 및 도전막을 에칭하는 방식으로 산화물 반도체막(59), 소스 전극(61a) 및 드레인 전극(61b)을 형성할 수도 있다. 상기에서, 요철 마스크를 형성하고, 요철 마스크를 이용해서 산화물 반도체막(55) 및 도전막을 에칭한 후, 애싱에 의해 요철 마스크를 분리하고, 분리하여 얻어진 마스크로 도전막을 선택적으로 에칭함으로써, 산화물 반도체막(59), 소스 전극(61a) 및 드레인 전극(61b)을 형성할 수 있다. 이러한 공정에 의해, 포토 마스크의 수 및 포토리소그래피의 공정수를 저감할 수 있다.
그 다음, 산화물 반도체막(59), 소스 전극(61a) 및 드레인 전극(61b) 위에 게이트 절연막(63)을 형성한다.
게이트 절연막(63)은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 및 산화 갈륨 중 하나 이상을 포함하는 단층 또는 적층으로 형성될 수 있다. 산화물 반도체막(59)에 접하는 게이트 절연막(63)의 부분은 산소를 포함하는 것이 바람직하다. 보다 바람직하게는, 하지 절연막(53)과 마찬가지로, 내부에 포함된 산소의 일부가 가열 처리에 의해 방출되는 산화물 절연막을 이용하여 게이트 절연막(63)을 형성한다. 내부에 포함된 산소의 일부가 방출되는 산화물 절연막으로서 산화 실리콘막을 이용하여, 이후의 단계에서의 가열 처리 시에 산화물 반도체막(59)에 산소를 확산시킬 수 있으므로, 트랜지스터(120)의 특성을 양호하게 할 수 있다.
또한, 게이트 절연막(63)을, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOｙＮｚ), 질소가 첨가된 하프늄 알루미네이트(HfAlxOｙＮｚ), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용하여 형성하면, 게이트 리크 전류를 저감할 수 있다. 또한, high-k 재료와, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄 및 산화 갈륨 중 하나 이상이 적층된 적층 구조를 이용할 수도 있다. 게이트 절연막(63)의 두께는, 바람직하게는 1nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하이다. 게이트 절연막(63)의 두께를 5nm이상으로 하면, 게이트 리크 전류를 저감할 수 있다.
게이트 절연막(63)을 형성하기 전에, 산화물 반도체막(59)의 표면을, 산소, 오존, 일산화이질소 등의 산화성 가스의 플라즈마에 노출시켜, 산화시킴으로써, 산소 결손을 저감할 수 있다.
다음으로, 게이트 절연막(63) 위에 있고, 산화물 반도체막(59)과 중첩하는 영역에 게이트 전극(65)을 형성한다.
게이트 전극(65)은, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐, 망간 및 지르코늄으로부터 선택된 금속 원소; 이들 금속 원소 중 임의의 것을 성분으로서 포함하는 합금; 이들 금속 원소 중 임의의 것을 조합하여 포함하는 합금 등을 이용하여 형성될 수 있다. 대안으로서, 알루미늄과, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴 및 스칸듐으로부터 선택된 하나 이상의 금속 원소를 포함하는 합금막 또는 질화막을 이용할 수 있다. 또한, 게이트 전극(65)은, 단층 또는 2층 이상의 적층일 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층한 2층 구조, 질화 티탄막 위에 티탄막을 적층한 2층 구조, 질화 티탄막 위에 텅스텐막을 적층한 2층 구조, 질화 탄탈막 위에 텅스텐막을 적층한 2층 구조, 티탄막, 알루미늄막, 티탄막을 이 순서대로 적층한 3층 구조 등을 이용할 수 있다.
게이트 전극(65)은, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 이용하여 형성될 수도 있다. 또한，In-Ga-Zn-O계 금속 산화물을 타겟으로 하여 질소를 포함하는 분위기에서 스퍼터링하여 얻어지는 화합물 도전체를 이용할 수도 있다. 또한，상기 투광성을 갖는 도전성 재료와, 상기 금속 원소를 이용하여 형성된 적층 구조로 하는 것도 가능하다.
또한, 게이트 전극(65) 위에 보호막으로서 절연막(69)을 형성할 수도 있다(도 6의 (E) 참조.). 또한， 게이트 절연막(63) 및 절연막(69)에 컨택트 홀을 형성한 후, 소스 전극(61a) 및 드레인 전극(61b)에 접속되도록 배선을 형성할 수도 있다.
절연막(69)은, 게이트 절연막(63)과 마찬가지의 절연막으로 적절하게 형성될 수 있다. 또한，절연막(69)으로서 스퍼터링법에 의해 질화 실리콘막을 형성하면, 외부로부터의 수분 및 알칼리 금속의 혼입을 방지하는 것이 가능하므로, 산화물 반도체막(59)의 불순물의 함유량을 저감할 수 있다.
게이트 절연막(63)의 형성 후에, 또는 절연막(69)의 형성 후에, 가열 처리를 행할 수 있음에 주목한다. 이러한 가열 처리에 의해, 산화물 반도체막(59)으로부터 수소를 방출시키고, 하지 절연막(53), 게이트 절연막(63) 또는 절연막(69)에 포함된 산소의 일부를, 산화물 반도체막(59)과, 하지 절연막(53)과 산화물 반도체막(59) 사이의 계면 근방과, 게이트 절연막(63)과 산화물 반도체막(59) 사이의 계면 근방으로 확산시키는 것이 가능하다. 이러한 공정에 의해, 산화물 반도체막(59)의 산소 결함을 저감할 수 있고, 산화물 반도체막(59)과 하지 절연막(53) 사이의 계면, 또는 산화물 반도체막(59)과 게이트 절연막(63) 사이의 계면에서의 결함을 저감할 수 있다． 그 결과, 수소 농도 및 산소 결함이 저감된 산화물 반도체막(59)을 형성할 수 있다. 상술한 바와 같이, 고순도화된, ｉ형(진성) 또는 실질적으로 ｉ형인 산화물 반도체막이 형성되어, 우수한 특성의 트랜지스터를 실현할 수 있다.
이상의 공정에 의해, 결정 영역을 포함하는 산화물 반도체막에 채널 영역이 형성된 트랜지스터(120)를 제조할 수 있다. 도 6의 (E)에 도시한 바와 같이, 트랜지스터(120)는, 기판(51) 위에 설치된 하지 절연막(53)과, 하지 절연막(53) 위에 설치된 산화물 반도체막(59)과, 산화물 반도체막(59)의 상부면 및 측면에 접하여 설치된 소스 전극(61a) 및 드레인 전극(61b)과, 산화물 반도체막(59) 위에 설치된 게이트 절연막(63)과, 산화물 반도체막(59)과 중첩하도록 게이트 절연막(63) 위에 설치된 게이트 전극(65)과, 게이트 전극(65) 위에 설치된 절연막(69)을 포함한다.
트랜지스터(120)에 이용되는 결정 영역을 포함하는 산화물 반도체막은, 전체가 비정질인 산화물 반도체막에 비해 양호한 결정성을 가지며, 산소 결함으로 대표되는 결함이나, 댕글링 본드 등에 결합되는 수소 등의 불순물이 저감될 수 있다. 산소 결함으로 대표되는 결함이나, 댕글링 본드 등에 결합되는 수소 등은, 산화물 반도체막에서 캐리어의 공급원으로서 기능하여, 산화물 반도체막의 전기 전도도를 변화시킬 수 있다. 따라서, 이러한 결함이 저감된 결정 영역을 포함하는 산화물 반도체막은 전기 전도도가 안정되어 있고, 가시광, 자외광 등의 조사에 대하여 보다 전기적으로 안정되어 있다. 이러한 결정 영역을 포함하는 산화물 반도체막을 트랜지스터에 이용함으로써, 전기적 특성이 안정되고 신뢰성이 높은 반도체 장치를 제공할 수 있다．
본 발명에 따른 반도체 장치는, 도 ６의 (A) 내지 (E)에 도시한 트랜지스터(120)에 한정되지 않는다. 예를 들면, 도 10의 (A)에 도시한 트랜지스터(130)와 같은 구조를 채용할 수도 있다. 트랜지스터(130)는, 기판(51) 위에 설치된 하지 절연막(53)과, 하지 절연막(53) 위에 설치된 소스 전극(61a) 및 드레인 전극(61b)과, 소스 전극(61a) 및 드레인 전극(61b)의 상면 및 측면에 접하여 설치된 산화물 반도체막(59)과, 산화물 반도체막(59) 위에 설치된 게이트 절연막(63)과, 산화물 반도체막(59)과 중첩하도록 게이트 절연막(63) 위에 설치된 게이트 전극(65)과, 게이트 전극(65) 위에 설치된 절연막(69)을 포함한다. 즉, 트랜지스터(130)는, 산화물 반도체막(59)이 소스 전극(61a) 및 드레인 전극(61b)의 상면 및 측면에 접하여 설치되어 있다는 점에 있어서, 트랜지스터(120)와 다르다.
또한, 도 10의 (B)에 도시한 트랜지스터(140)와 같은 구조를 채용할 수 있다. 트랜지스터(140)는, 기판(51) 위에 설치된 하지 절연막(53)과, 하지 절연막(53) 위에 설치된 게이트 전극(65)과, 게이트 전극(65) 위에 설치된 게이트 절연막(63)과, 게이트 절연막(63) 위에 설치된 산화물 반도체막(59)과, 산화물 반도체막(59)의 상면 및 측면에 접하여 설치된 소스 전극(61a) 및 드레인 전극(61b)과, 산화물 반도체막(59) 위에 설치된 절연막(69)을 포함한다. 즉, 트랜지스터(140)는, 게이트 전극(65)과 게이트 절연막(63)이 산화물 반도체막(59) 아래에 설치되어 있는, 보텀 게이트 구조인 점에 있어서, 트랜지스터(120)와 다르다.
또한，도 10의 (C)에 도시한 트랜지스터(150)와 같은 구조를 채용할 수 있다. 트랜지스터(150)는, 기판(51) 위에 설치된 하지 절연막(53)과, 하지 절연막(53) 위에 설치된 게이트 전극(65)과, 게이트 전극(65) 위에 설치된 게이트 절연막(63)과, 게이트 절연막(63) 위에 설치된 소스 전극(61a) 및 드레인 전극(61b)과, 소스 전극(61a) 및 드레인 전극(61b)의 상면 및 측면에 접하여 설치된 산화물 반도체막(59)과, 산화물 반도체막(59) 위에 설치된 절연막(69)을 포함한다. 즉, 트랜지스터(150)는, 게이트 전극(65)과 게이트 절연막(63)이 산화물 반도체막(59) 아래에 설치되어 있는, 보텀 게이트 구조인 점에 있어서, 트랜지스터(130)와 다르다.
이상, 본 실시예에서 설명된 구조, 방법 등은, 다른 실시예에서 설명되는 임의의 구조, 방법 등과 적절히 조합될 수 있다.
(실시예 3)
본 실시예에서는, 상기한 실시예에서 설명된, 결정 영역을 포함하는 산화물 반도체막을 포함하는 트랜지스터와 다른 구조의 트랜지스터에 대해서 도 11의 (A) 내지 도 11의 (C) 및 도 12를 참조하여 설명한다.
도 11의 (A)에 도시한 톱 게이트 구조의 트랜지스터(160)는, 기판(351) 위에 설치된 하지 절연막(353)과, 하지 절연막(353) 위에 설치된 금속 산화물막(371)과, 금속 산화물막(371) 위에 설치된 산화물 반도체막(359)과, 산화물 반도체막(359)의 상면 및 측면에 접하여 설치된 소스 전극(361a) 및 드레인 전극(361b)과, 산화물 반도체막(359) 위에 설치된 금속 산화물막(373)과, 금속 산화물막(373) 위에 설치된 게이트 절연막(363)과, 산화물 반도체막(359)과 중첩하여 게이트 절연막(363) 위에 설치된 게이트 전극(365)과, 게이트 전극(365) 위에 설치된 절연막(369)을 포함한다.
즉, 트랜지스터(160)는, 하지 절연막(353)과 산화물 반도체막(359) 사이에 금속 산화물막(371)이 설치되고, 산화물 반도체막(359)과 게이트 절연막(363) 사이에 금속 산화물막(373)이 설치되어 있다는 점에 있어서, 상기한 실시예에서 설명된 트랜지스터(120)와 다르다. 트랜지스터(160)의 다른 구조에 대해서는 상기한 실시예에서 설명된 트랜지스터(120)와 마찬가지임에 주목한다. 즉, 기판(351)의 상세에 관하여는 기판(51)의 기재를, 하지 절연막(353)의 상세에 관하여는 하지 절연막(53)의 기재를, 산화물 반도체막(359)의 상세에 관하여는 산화물 반도체막(59)의 기재를, 소스 전극(361a) 및 드레인 전극(361b)의 상세에 관하여는 소스 전극(61a) 및 드레인 전극(61b)의 기재를, 게이트 절연막(363)의 상세에 관하여는 게이트 절연막(63)의 기재를, 게이트 전극(365)의 상세에 관하여는 게이트 전극(65)의 기재를 참조할 수 있다.
금속 산화물막(371) 및 금속 산화물막(373)에는, 산화물 반도체막(359)과 동종의 성분을 포함하는 금속 산화물을 이용하는 것이 바람직하다. 여기에서, "산화물 반도체막과 동종의 성분"은, 산화물 반도체막의 구성 금속 원자로부터 선택된 하나 이상의 원자를 의미한다. 특히, 산화물 반도체막(359)의 결정 영역의 결정 구조와 마찬가지의 결정 구조를 취할 수 있는 구성 원자를 이용하는 것이 바람직하다. 이와 같이 하여, 산화물 반도체막(359)과 동종의 성분을 포함하는 금속 산화물을 이용하여 금속 산화물막(371) 및 금속 산화물막(373)을 형성하여, 산화물 반도체막(359)과 마찬가지의 결정 영역을 갖도록 하는 것이 바람직하다. 결정 영역은, a-b면이 막 표면에 실질적으로 평행하고, c축이 막 표면에 실질적으로 수직인 결정을 포함하는 것이 바람직하다. 즉, 결정 영역은, c축 배향되어 있는 것이 바람직하다. 결정 영역을 막 표면에 수직한 방향으로부터 관찰하면，육각형의 격자형으로 원자가 배열되는 것이 바람직하다.
상술한 바와 같이 결정 영역을 포함하는 금속 산화물막(371)을 설치하여, 금속 산화물막(371)과 산화물 반도체막(359) 사이의 계면 및 그 근방에, 연속적으로 c축 배향을 갖는 결정 영역이 형성될 수 있다. 이에 따라, 금속 산화물막(371)과 산화물 반도체막(359) 사이의 계면 및 그 근방에서, 산소 결함으로 대표되는 결함, 또는 댕글링 본드 등에 결합되는 수소 등의 불순물이 저감될 수 있다. 또한，금속 산화물막(373)과 산화물 반도체막(359) 사이의 계면 및 그 근방에 대해서도, 연속적으로 c축 배향을 갖는 결정 영역이 형성될 수 있다.
상술한 바와 같이, 산소 결함으로 대표되는 결함, 댕글링 본드 등에 결합되는 수소 등의 불순물은, 캐리어의 공급원으로서 기능하기 때문에, 산화물 반도체막의 전기 전도도를 변화시킬 수 있다. 따라서, 산화물 반도체막(359)과 금속 산화물막(371) 사이의 계면, 금속 산화물막(359)과 금속 산화물막(373) 사이의 계면, 및 그 근방에서도 상술한 결함, 수소 등이 저감된다. 그러므로, 산화물 반도체막(359)은 전기 전도도가 안정되어 있고, 가시광이나 자외광 등의 조사에 대하여 보다 전기적으로 안정되어 있다. 산화물 반도체막(359), 금속 산화물막(371) 및 금속 산화물막(373)을 트랜지스터에 이용함으로써, 전기적 특성이 안정되고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
In-Ga-Zn-O계 금속 산화물은, 예를 들어 산화물 반도체막(359)에 이용할 경우, 금속 산화물막(371) 및 금속 산화물막(373)은 산화 갈륨을 포함하는 금속 산화물, 특히, 산화 갈륨에 산화 아연을 첨가하여 얻어진 Ga-Zn-O계 금속 산화물을 이용하여 형성될 수 있다. Ga-Zn-O계 금속 산화물에서, 산화 갈륨에 대한 산화 아연의 물질량은 50% 미만, 바람직하게는 25% 미만이다. Ga-Zn-O계 금속 산화물과 In-Ga-Zn-O계 금속 산화물을 접촉시켰을 경우, 에너지 장벽은 전도대 측에서 약 0.5eV이고, 가전자대 측에서 약 0.7eV임에 주목한다.
산화물 반도체막(359)을 활성층으로서 이용하기 때문에, 금속 산화물막(371) 및 금속 산화물막(373)은 각각 산화물 반도체막(359)의 에너지 갭보다 큰 에너지 갭이 필요하다. 또한， 금속 산화물막(371)과 산화물 반도체막(359)의 사이, 또는 금속 산화물막(373)과 산화물 반도체막(359)의 사이에는, 적어도, 실온(20℃)에서 산화물 반도체막(359)으로부터 캐리어가 유출되지 않는 정도의 에너지 장벽이 형성될 필요가 있다. 예를 들면, 금속 산화물막(371)이나 금속 산화물막(373)의 전도대의 하단과, 산화물 반도체막(359)의 전도대의 하단 사이의 에너지 차, 또는, 금속 산화물막(371)이나 금속 산화물막(373)의 가전자대의 상단과, 산화물 반도체막(359)의 가전자대의 상단 사이의 에너지 차는 0.5eV 이상인 것이 바람직하고, 0.7eV 이상이면 보다 바람직하다. 또한，이 에너지 차는 1.5eV 이하인 것이 바람직하다.
또한, 금속 산화물막(371)은 하지 절연막(353)의 에너지 갭보다 작은 에너지 갭을 갖고, 금속 산화물막(373)은 게이트 절연막(363)의 에너지 갭보다 작은 에너지 갭을 갖는 것이 바람직하다.
도 12는, 트랜지스터(160)의 에너지 밴드 다이어그램(모식도), 즉, 게이트 전극(365)측으로부터, 게이트 절연막(363), 금속 산화물막(373), 산화물 반도체막(359), 금속 산화물막(371) 및 하지 절연막(353)을 배치한 구조의 에너지 밴드 다이어그램이다. 도 12는, 게이트 전극(365)측으로부터 배치된 게이트 절연막(363), 금속 산화물막(373), 산화물 반도체막(359), 금속 산화물막(371) 및 하지 절연막(353)이 모두 진성이라는 이상적인 상태를 가정하고, 각각의 게이트 절연막(363) 및 하지 절연막(353)으로서 산화 실리콘(밴드갭 Eg이 8eV 내지 9eV임)을, 각각의 금속 산화물막으로서 Ga-Zn-O계 금속 산화물(밴드갭 Eg이 4.4eV임)을, 산화물 반도체막으로서 In-Ga-Zn-O계 금속 산화물(밴드갭 Eg이 3.2eV임)을 이용할 경우에 대해서 도시한다. 또한, 산화 실리콘에 있어서의 진공 준위와 전도대 하부(bottom) 사이의 에너지 차는 0.95eV이며, Ga-Zn-O계 금속 산화물에 있어서의 진공 준위와 전도대 하부 사이의 에너지 차는4.1eV이며, In-Ga-Zn-O계 금속 산화물에 있어서의 진공 준위와 전도대 하부 사이의 에너지 차는 4.6eV이다.
도 12에 도시한 바와 같이, 산화물 반도체막(359)의 게이트 전극측(채널측)에는, 산화물 반도체막(359)과 금속 산화물막(373) 사이의 계면에 약 0.5eV의 에너지 장벽 및 약 0.7eV의 에너지 장벽이 존재한다. 마찬가지로, 산화물 반도체막(359)의 백 채널측(게이트 전극과 반대측)에도, 산화물 반도체막(359)과 금속 산화물막(371) 사이의 계면에 약 0.5eV의 에너지 장벽 및 약 0.7eV의 에너지 장벽이 존재한다. 산화물 반도체와 금속 산화물 사이의 계면에 이러한 에너지 장벽이 존재하기 때문에, 그 계면에서의 캐리어의 이동이 방해될 수 있어, 캐리어는 산화물 반도체막(359)으로부터 금속 산화물막(371) 또는 금속 산화물막(373)으로 이동하지 않고, 산화물 반도체 내에서 이동한다. 즉, 산화물 반도체막(359)을, 산화물 반도체보다 밴드갭이 단계적으로 커지는 재료들(여기에서는, 금속 산화물막과 절연막) 사이에 개재(sandwich)하면, 캐리어가 산화물 반도체막 내에서 이동한다.
금속 산화물막(371) 및 금속 산화물막(373)의 형성 방법에 특별히 한정은 없다. 예를 들면, 플라즈마 CVD법이나 스퍼터링법 등의 성막 방법을 이용하여 금속 산화물막(371) 및 금속 산화물막(373)을 형성할 수 있다. 수소, 물 등이 혼입될 가능성이 낮다는 관점에서는, 스퍼터링법 등이 적절하다. 한편, 막 품질을 높이는 점에서는, 플라즈마 CVD법 등이 적절하다. 또한，금속 산화물막(371) 및 금속 산화물막(373)을 Ga-Zn-O계 금속 산화물막을 이용하여 형성할 경우, 아연을 이용하기 때문에 금속 산화물의 도전율이 높아져, DC 스퍼터링법을 이용하여 금속 산화물막(371) 및 금속 산화물막(373)을 형성할 수 있다.
본 발명에 따른 반도체 장치는 도 11의 (A)에 도시한 트랜지스터(160)에 한정되는 것은 아니다. 예를 들면, 도 11의 (B)에 도시한 트랜지스터(170)와 같은 구조를 채용할 수 있다. 트랜지스터(170)는 기판(351) 위에 설치된 하지 절연막(353)과, 하지 절연막(353) 위에 설치된 금속 산화물막(371)과, 금속 산화물막(371) 위에 설치된 산화물 반도체막(359)과, 산화물 반도체막(359)의 상면 및 측면에 접하여 설치된 소스 전극(361a) 및 드레인 전극(361b)과, 산화물 반도체막(359) 위에 설치된 게이트 절연막(363)과, 산화물 반도체막(359)과 중첩하도록 게이트 절연막(363) 위에 설치된 게이트 전극(365)과, 게이트 전극(365) 위에 설치된 절연막(369)을 포함한다. 즉, 트랜지스터(170)는, 산화물 반도체막(359)과 게이트 절연막(363) 사이에 금속 산화물막(373)이 설치되어 있지 않다는 점에서, 트랜지스터(160)와 다르다.
또한, 도 11의 (C)에 도시한 트랜지스터(180)와 같은 구조를 채용할 수 있다. 트랜지스터(180)는, 기판(351) 위에 설치된 하지 절연막(353)과, 하지 절연막(353) 위에 설치된 산화물 반도체막(359)과, 산화물 반도체막(359)의 상면 및 측면에 접하여 설치된 소스 전극(361a) 및 드레인 전극(361b)과, 산화물 반도체막(359) 위에 설치된 금속 산화물막(373)과, 금속 산화물막(373) 위에 설치된 게이트 절연막(363)과, 산화물 반도체막(359)과 중첩하도록 게이트 절연막(363) 위에 설치된 게이트 전극(365)과, 게이트 전극(365) 위에 설치된 절연막(369)을 포함한다. 즉, 트랜지스터(180)는, 하지 절연막(353)과 산화물 반도체막(359) 사이에 금속 산화물막(371)이 설치되어 있지 않다는 점에서, 트랜지스터(160)와 다르다.
본 실시예에서, 도 11의 (A) 내지 도 11의 (C)에 도시한 트랜지스터 각각은, 톱 게이트 구조를 갖고, 소스 전극(361a) 및 드레인 전극(361b)이 산화물 반도체막(359)의 상면 및 측면에 접하는 구조를 갖지만, 본 발명에 따른 반도체 장치는 이것에 한정되는 것은 아니다. 상기한 실시예에서, 도 10의 (A) 내지 도 10의 (C)에 도시한 트랜지스터와 마찬가지로，보텀 게이트 구조를 채용할 수도 있고, 또는 산화물 반도체막(359)이 소스 전극(361a) 및 드레인 전극(361b)의 상면 및 측면에 접하는 구조를 채용할 수도 있다.
본 실시예에서 설명된 구조, 방법 등은 다른 실시예에서 설명되는 구조, 방법 등과 적절하게 조합될 수 있다.
(실시예 4)
본 실시예에서는, 하나의 기판 위에 적어도 구동 회로의 일부와 화소부에 배치되는 트랜지스터를 형성하는 예에 대해서 이하에 설명한다.
화소부에 배치되는 트랜지스터는 실시예 2 또는 3을 따라 형성된다. 또한，트랜지스터는 n채널형 트랜지스터인 것이 용이하므로, 구동 회로에서 n채널형 트랜지스터를 이용하여 형성될 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일 기판 위에 형성한다. 상술한 바와 같이 화소부나 구동 회로에 상기한 실시예에서 설명된 트랜지스터를 이용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 29의 (A)는 액티브 매트릭스형 표시 장치의 블록도의 일례를 도시한다. 표시 장치의 기판(500) 위에는, 화소부(501), 제1 주사선 구동 회로(502), 제2 주사선 구동 회로(503), 신호선 구동 회로(504)가 설치된다. 화소부(501)에는, 신호선 구동 회로(504)로부터 연신되어 있는 복수의 신호선이 배치되고, 제1 주사선 구동 회로(502) 및 제2 주사선 구동 회로(503)로부터 연신되어 있는 복수의 주사선이 배치되어 있다. 각각의 주사선과 신호선이 서로 교차하는 각각의 영역에는, 각각 표시 소자를 포함하는 화소가 매트릭스 형상으로 설치되어 있음에 주목한다. 표시 장치의 기판(500)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러 또는 제어 IC라고도 함)에 접속되어 있다.
도 29의 (A)에서는, 제1 주사선 구동 회로(502), 제2 주사선 구동 회로(503) 및 신호선 구동 회로(504)는, 화소부(501)와 동일한 기판(500) 위에 형성된다. 이에 따라, 외부에 설치되는 구동 회로 등의 구성 요소의 수가 감소되어, 비용의 저감을 도모할 수 있다. 또한， 기판(500) 외부에 구동 회로를 설치했을 경우에는, 배선을 연신할 필요가 있어, 배선 접속수가 증가할 수 있지만, 동일 기판(500) 위에 구동 회로를 설치했을 경우에는, 배선 간의 접속수를 저감할 수 있다. 이에 따라, 신뢰성 또는 수율을 향상시킬 수 있다.
도 29의 (B)는 화소부의 회로 구조의 일례를 도시한다. 여기에서는, VA형 액정 표시 패널의 화소 구조를 도시한다.
본 화소 구조는, 하나의 화소에 복수의 화소 전극층이 설치되고, 각각의 화소 전극층에 트랜지스터가 접속되어 있다. 복수의 트랜지스터는 상이한 게이트 신호에 의해 구동되도록 구성되어 있다. 즉, 멀티 도메인 화소에서 개개의 화소 전극층에 인가되는 신호가 독립적으로 제어된다.
트랜지스터(516)의 게이트 배선(512)과, 트랜지스터(517)의 게이트 배선(513)은 상이한 게이트 신호가 부여될 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 또는 드레인 전극층(514)은, 트랜지스터(516 및 517)에 대하여 공통으로 이용된다. 트랜지스터(516 및 517)로서, 상기한 실시예에서 설명된 트랜지스터를 적절하게 이용할 수 있다. 상기한 방식으로, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다．
트랜지스터(516)에 전기적으로 접속되는 제1 화소 전극층과, 트랜지스터(517)에 전기적으로 접속되는 제2 화소 전극층은 상이한 형상을 갖고, 슬릿에 의해 분리되어 있다. V자형으로 넓어지는 제1 화소 전극층의 외측을 둘러싸도록 제2 화소 전극층이 설치되어 있다. 트랜지스터(516) 및 트랜지스터(517)에 의해, 제1 화소 전극층과 제2 화소 전극층 사이에서의 전압 인가 타이밍을 변화시켜 액정의 배향을 제어한다. 트랜지스터(516)는 게이트 배선(512)에 접속되고, 트랜지스터(517)는 게이트 배선(513)에 접속되어 있다. 게이트 배선(512)과 게이트 배선(513)에 상이한 게이트 신호를 공급하면, 트랜지스터(516)와 트랜지스터(517)의 동작 타이밍을 변화시킬 수 있다.
또한，용량 배선(510)과, 유전체로서 기능하는 게이트 절연막과, 제1 화소 전극층 또는 제2 화소 전극층에 전기적으로 접속되는 용량 전극을 이용하여 축적 용량을 형성한다.
제1 화소 전극층, 액정층 및 대향 전극층이 서로 중첩되어, 제1 액정 소자(518)를 형성한다. 또한, 제2 화소 전극층, 액정층 및 대향 전극층이 서로 중첩되어, 제2 액정 소자(519)를 형성한다. 화소 구조는, 하나의 화소에 제1 액정 소자(518)와 제2 액정 소자(519)가 설치된 멀티 도메인 구조이다.
본 발명의 실시예가 도 29의 (B)에 도시한 화소 구조에 한정되지 않음에 주목한다. 예를 들면, 도 29의 (B)에 도시한 화소에는, 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 논리 회로 등을 추가할 수 있다.
도 29의 (C)는 화소부의 회로 구조의 일례를 도시한다. 여기에서는, 유기 EL 소자를 이용한 표시 패널의 화소 구조를 도시한다.
유기 EL 소자에서는, 발광 소자에 전압을 인가하여, 전자 및 정공이 한 쌍의 전극으로부터 발광성의 유기 화합물을 포함하는 층에 각각 주입되어, 전류가 흐른다. 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기된다. 발광성의 유기 화합물은 여기된 상태로부터 기저 상태로 복귀됨에 의해 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자를 전류 여기형 발광 소자라 한다.
도 29의 (C)는 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구조의 일례를 도시한다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구조 및 화소의 동작에 대해서 설명한다. 여기에서는, 하나의 화소가, 각각 산화물 반도체층을 채널 형성 영역으로서 포함하는 2개의 ｎ채널형 트랜지스터를 포함한다.
화소(520)는, 스위칭 트랜지스터(521), 구동 트랜지스터(522), 발광 소자(524) 및 용량 소자(523)를 포함한다. 스위칭 트랜지스터(521)의 게이트 전극층이 주사선(526)에 접속되고, 스위칭 트랜지스터(521)의 제1 전극(소스 전극층 및 드레인 전극층 중 하나)은 신호선(525)에 접속되고, 스위칭 트랜지스터(521)의 제2 전극(소스 전극층 및 드레인 전극층 중 다른 하나)은 구동 트랜지스터(522)의 게이트 전극층에 접속되어 있다. 구동 트랜지스터(522)의 게이트 전극층은 용량 소자(523)를 통해 전원선(527)에 접속되고, 구동 트랜지스터(522)의 제1 전극은 전원선(527)에 접속되고, 구동 트랜지스터(522)의 제2 전극은 발광 소자(524)의 제1 전극(화소 전극)에 접속되어 있다. 발광 소자(524)의 제2 전극은 공통 전극(528)에 대응한다. 공통 전극(528)은 공통 전극(528)과 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭 트랜지스터(521) 및 구동 트랜지스터(522)로서는, 상기한 실시예에서 설명된 트랜지스터를 적절하게 이용할 수 있다. 이러한 방식으로, 유기 EL 소자를 포함하는 신뢰성이 높은 표시 패널을 제공할 수 있다.
발광 소자(524)의 제2 전극(공통 전극(528))은 저전원 전위를 갖도록 설정되어 있음에 주목한다. 저전원 전위는, 전원선(527)에 설정되는 고전원 전위를 기준으로 하여, 저전원 전위 < 고전원 전위를 만족하는 전위임에 주목한다. 저전원 전위로서는, 예를 들면 GND, 0V 등이 채용될 수 있다. 고전원 전위와 저전원 전위 사이의 전위차를 발광 소자(524)에 인가하여, 발광 소자(524)에 전류를 공급함으로써 발광 소자(524)를 발광시키기 위해서, 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(524)의 순방향 임계 전압 이상이 되도록 각각의 전위를 설정한다.
구동 트랜지스터(522)의 게이트 용량은 용량 소자(523) 대용으로 이용될 수 있으며, 이 경우 용량 소자(523)는 생략될 수 있다. 구동 트랜지스터(522)의 게이트 용량은 채널 형성 영역과 게이트 전극층 사이에서 형성될 수 있다.
전압 입력 전압 구동 방식의 경우에는, 구동 트랜지스터(522)의 게이트 전극층에는, 구동 트랜지스터(522)가 충분히 온되고, 오프되는 두 개의 상태 중 어느 하나가 되도록 비디오 신호가 입력된다. 즉, 구동 트랜지스터(522)는 선형 영역에서 동작한다. 구동 트랜지스터(522)는 선형 영역에서 동작하므로, 전원선(527)의 전압보다도 높은 전압이 구동 트랜지스터(522)의 게이트 전극층에 인가된다. 신호선(525)에는, (전원선 전압 + 구동 트랜지스터(522)의 Vth) 이상의 전압이 인가된다는 점에 주목한다.
디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행할 경우, 신호의 입력을 변경하여, 도 29의 (C)와 동일한 화소 구조를 이용할 수 있다.
아날로그 계조 구동을 행할 경우, 구동 트랜지스터(522)의 게이트 전극층에 발광 소자(524)의 순방향 전압과 구동 트랜지스터(522)의 Vth의 총합 이상의 전압을 인가한다. 발광 소자(524)의 순방향 전압은 원하는 휘도가 얻어질 경우의 전압을 나타내고, 적어도 순방향 임계 전압을 포함한다. 구동 트랜지스터(522)가 포화 영역에서 동작되는 비디오 신호를 입력해서, 발광 소자(524)에 전류를 공급할 수 있다. 구동 트랜지스터(522)를 포화 영역에서 동작시키기 위해서, 전원선(527)의 전위는, 구동 트랜지스터(522)의 게이트 전위보다도 높게 설정된다. 비디오 신호는 아날로그 신호이므로, 발광 소자(524)에 비디오 신호에 따른 전류를 공급할 수 있어, 아날로그 계조 구동을 행할 수 있다.
본 발명의 실시예가 도 29의 (C)에 도시한 화소 구조에 한정되지 않는다는 점에 주목한다. 예를 들면, 도 29의 (C)에 도시한 화소에는, 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가할 수도 있다.
(실시예 5)
본 명세서에서 설명된 반도체 장치는, 다양한 전자 기기(오락 기기도 포함함)에 적용할 수 있다. 전자 기기의 예는, 텔레비전 세트(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기 핸드셋(휴대 전화 또는 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대형 정보 단말, 음향 재생 장치, 빠찡꼬기(pachinko machine) 등의 대형 게임기 등이다. 상기 실시예에서 설명된 표시 장치를 각각 포함하는 전자 기기의 예를 설명한다.
도 30의 (A)는 휴대형 정보 단말을 도시하며, 이는, 본체(1001), 하우징(1002), 표시부(1003a 및 1003b) 등을 포함한다. 표시부(1003b)는 터치 패널이다. 표시부(1003b)에 표시되는 키보드 버튼(1004)을 터치하여 화면을 조작할 수 있고, 문자를 입력할 수 있다. 물론, 표시부(1003a)는 터치 패널일 수도 있다. 상기의 실시예에서 설명된 트랜지스터를 스위칭 소자로서 이용하여 액정 패널이나 유기 발광 패널을 제조해서 표시부(1003a 또는 1003b)에 적용함으로써, 신뢰성이 높은 휴대형 정보 단말이 제공될 수 있다.
도 30의 (A)의 휴대형 정보 단말은, 다양한 데이터(예를 들면, 정지 화상, 동화상, 텍스트 화상)을 표시부에 표시하는 기능, 달력, 일자, 시각 등을 표시부에 표시하는 기능, 표시부에 표시된 데이터를 조작 또는 편집하는 기능, 다양한 종류의 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면 위에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등이 제공될 수도 있다.
도 30의 (A)에 도시한 휴대형 정보 단말은, 무선으로 데이터를 송수신할 수 있다. 무선 통신을 통해, 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여, 다운로드할 수 있다.
도 30의 (B)는 휴대형 음악 플레이어를 도시하고, 본체(1021)에는, 표시부(1023), 휴대형 음악 플레이어를 귀에 장착할 수 있는 고정부(1022), 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 포함된다. 상기의 실시예에서 설명된 트랜지스터를 스위칭 소자로서 이용하여 액정 패널이나 유기 발광 패널을 제조해서 표시부(1023)에 적용함으로써, 신뢰성이 높은 휴대형 음악 플레이어가 제공될 수 있다.
또한, 도 30(B)에 도시한 휴대형 음악 플레이어가 안테나, 마이크 기능 또는 무선 통신 기능을 갖고, 휴대 전화에 이용되는 경우에, 사용자는 승용차 등을 운전하면서 무선 핸즈 프리 방식 등으로 전화 통화도 가능하다.
도 30의 (C)는 휴대 전화를 나타내고, 하우징(1030) 및 하우징(1031)의 두 개의 하우징을 포함한다. 하우징(1031)은, 표시 패널(1032), 스피커(1033), 마이크(1034), 포인팅 디바이스(pointing device)(1036), 카메라 렌즈(1037), 외부 접속 단자(1038) 등을 포함한다. 하우징(1030)에는, 휴대 전화를 충전하기 위한 태양 전지(solar cell)(1040), 외부 메모리 슬롯(1041) 등이 제공된다. 또한, 안테나는 하우징(1031) 내부에 내장된다. 상기의 실시예에서 설명된 트랜지스터를 표시 패널(1032)에 적용함으로써, 신뢰성이 높은 휴대 전화를 제공할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 포함한다. 도 30의 (C)에서는, 영상으로 표시되는 복수의 조작 키(1035)를 점선으로 나타낸다. 태양 전지(1040)로부터 출력되는 전압을 각각의 회로마다 충분히 높게 증가시키는 승압 회로도 포함한다는 점에 주목한다.
예를 들면, 승압 회로 등의 전원 회로에 이용되는 전력 트랜지스터 또한, 상기의 실시예에서 설명된 트랜지스터의 산화물 반도체막이 2μm 이상 50μm 이하의 두께를 갖는 경우에 형성될 수 있다.
표시 패널(1032)에서는, 적용 모드에 따라 표시의 방향이 적절히 변경된다. 또한, 휴대 전화에는, 표시 패널(1032)과 동일면 위에 카메라 렌즈(1037)가 제공되어, 휴대 전화는 영상 전화로서 이용될 수 있다. 스피커(1033) 및 마이크(1034)는 음성 통화뿐만 아니라, 영상 전화 통화, 녹음, 음향 재생 등에 이용될 수 있다. 또한, 하우징(1030) 및 하우징(1031)을 슬라이딩(sliding)시킴으로써, 도 30의 (C)에 도시한 전개된 상태로 하나가 다른 하나 위에 겹쳐진(lapped) 상태로 시프트될 수 있다. 따라서, 휴대 전화의 크기가 감소될 수 있어, 휴대 전화가 휴대하기 적합하게 된다.
외부 접속 단자(1038)는 AC 어댑터, 및 USB 케이블 등의 각종 케이블과 접속 가능하여, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입하여, 대량의 데이터를 보존하고 이동시킬 수 있다.
또한, 상기 기능 외에도, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다.
도 30의 (D)는 텔레비전 세트의 일례를 도시한다. 텔레비전 세트(1050)에서, 하우징(1051)에 표시부(1053)가 내장된다. 표시부(1053) 위에 영상이 표시될 수 있다. 여기서, 하우징(1051)은 CPU가 내장된 스탠드(1055)에 의해 지지된다. 상기의 실시예에서 설명된 트랜지스터를 표시부(1053)에 적용하는 경우에, 텔레비전 세트(1050)는 높은 신뢰성을 가질 수 있다.
텔레비전 세트(1050)는 하우징(1051)의 조작 스위치 또는 개별 리모콘 조작기(remote controller)로 조작될 수 있다. 또한, 리모콘 조작기에는 리모콘 조작기로부터 출력되는 데이터를 표시하는 표시부가 제공될 수도 있다.
텔레비전 세트(1050)에는 수신기, 모뎀 등이 제공된다는 점에 주목한다. 또한, 수신기에 의해 일반 텔레비전 방송이 수신될 수 있다. 또한, 텔레비전 세트가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속되는 경우에, 한 방향(송신기로부터 수신기까지) 또는 쌍방향(송신기와 수신기 간, 또는 수신기 간)의 데이터 통신이 수행될 수 있다.
또한, 텔레비전 세트(1050)에는 외부 접속 단자(1054), 기억 매체 녹화 재생부(1052) 및 외부 메모리 슬롯이 제공된다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블에 접속될 수 있어, 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 기억 매체 녹화 재생부(1052)에 디스크형 기록 매체를 삽입하여, 기록 매체에 기억되어 있는 데이터의 판독 및 기록 매체로의 기입을 행할 수 있다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터로서 기억되어 있는 화상, 영상 등을 표시부(1053)에 표시하는 것도 가능하다.
또한, 상기의 실시예에서 설명된 반도체 장치를 외부 메모리(1056) 또는 CPU에 적용하는 경우에, 텔레비전 세트(1050)는 높은 신뢰성을 가질 수 있고, 그 소비 전력이 충분히 저감될 수 있다.
[예]
본 발명의 실시예에 따른 산화물 반도체막, 및 산화물 반도체막을 포함한 반도체 장치에 대해서 각종 방법을 이용하여 측정을 행하였다. 그 결과에 대하여 본 예에서 설명한다.
<1. TEM을 이용한 TEM 상의 관찰과 전자 회절 강도의 측정 및 XRD 측정>
이 부분에서는, 상기의 실시예에 따라 산화물 반도체막을 형성하고, 산화물 반도체막을 투과형 전자현미경(TEM)을 이용해서 관찰하였다. 그 결과에 대하여 이하에서 설명한다.
이 부분에서는, 스퍼터링법을 이용하여 석영 기판 위에 산화물 반도체막을 형성하였다. 본 방법에서는, 샘플 A, 샘플 B, 샘플 C, 샘플 D 및 샘플 E를 제조하였다. 예를 들어, 샘플 A, 샘플 B, 샘플 C, 샘플 D 및 샘플 E의 성막 시의 기판 온도는, 각각 실온, 200℃, 250℃, 300℃ 및 400℃로 하였다. 즉, 샘플 A 및 샘플 B는 실시예 2의 방법보다 성막 시의 기판 온도를 낮게 하여 제조했고, 샘플 C 내지 샘플 E는 실시예 2의 방법에서의 범위 내의 기판 온도로 제조하였다. 산화물 반도체막을 형성하기 위한 타겟은 In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비를 갖는다. 이외의 조건은 이하와 같았다: 성막 가스 흐름에 대해서, 아르곤 가스의 흐름은 30sccm이고, 산소 가스의 흐름은 15sccm이고, 압력 0.4Pa이고, 기판과 타겟 사이 거리가 60mm이고, 무선 주파수(RF) 전력은 0.5kW였다. 각각의 샘플 A, 샘플 B 및 샘플 E는 두께 50nm를 목표로 하고, 각각의 샘플 C 및 샘플 D는 두께 100nm를 목표로 하였다는 점에 주목한다.
산화물 반도체막을 형성한 후에, 산화물 반도체막을 형성한 석영 기판에 가열 처리를 행하였다. 가열 처리는 노점 -24℃의 건조 분위기에서 온도 450℃로 1시간 동안 행하였다. 이러한 방식으로, 각각, 석영 기판 위에 산화물 반도체막을 형성한, 샘플 A, 샘플 B, 샘플 C, 샘플 D 및 샘플 E를 제조하였다.
또한, 샘플 A 내지 샘플 E와는 상이한 방식으로, 실시예 2에서 설명된 2-단계법을 이용해서 산화물 반도체막을 형성하여 샘플 F를 형성하였다. 우선 두께 5nm를 갖는 제1 산화물 반도체막을 형성한 방식으로 샘플 F를 형성하고, 제1 산화물 반도체막에 제1 가열 처리를 행하고, 제1 산화물 반도체막 위에 두께 30nm를 갖는 제2 산화물 반도체막을 형성하고, 제1 산화물 반도체막과 제2 산화물 반도체막에 제2 가열 처리를 행하였다.
*본 명세서에서, 제1 산화물 반도체막을 형성하기 위한 타겟은 In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비를 갖는다. 이외의 조건은 이하와 같았다: 성막 가스 흐름에 대해서, 아르곤 가스의 흐름은 30sccm이고 산소 가스의 흐름은 15sccm이고 압력은 0.4Pa이고, 기판과 타겟간 거리는 60mm이고, 무선 주파수(RF) 전력은 0.5kW였다. 제1 가열 처리는 질소 분위기에서, 온도 650℃로 1시간 동안 행하였다.
또한, 제2 산화물 반도체막을 형성하기 위한 타겟은, In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비를 갖는다. 이외의 조건은 이하와 같았다: 성막 가스 흐름에 대해서, 아르곤 가스의 흐름은 30sccm이고 산소 가스의 흐름은 15sccm이고 압력은 0.4Pa이고 기판과 타겟간 거리는 60mm이고, 무선 주파수(RF) 전력은 0.5kW였다. 제2 가열 처리는 노점 -24℃의 건조 분위기에서 온도 650℃로 1시간 동안 행하였다.
이러한 방식으로, 2-단계법에 의해 산화물 반도체막을 석영 기판 위에 형성한 샘플 F를 제조하였다.
또한, 샘플 A 내지 샘플 F의 비교예로서, 산화이트륨-안정화 지르코니아(YSZ: yttria-stabilized zirconia) 기판 위에 IGZO 단결정막을 두께 150nm로 형성하여, 샘플 G를 형성하였다.
TEM을 이용해서, 산화물 반도체막이 형성된 기판에 수직으로, 즉, 상기의 실시예에서의 c축 방향으로 평행하게 전자빔을 조사해서 샘플 A 내지 샘플 G의 TEM 상 및 전자 회절 패턴이 촬영되었다. 도 13의 (A) 내지 도 13의 (E)는 각각 샘플 A 내지 샘플 E의 단면 TEM 상이다. 샘플의 상면의 방향이 도 13의 (A) 내지 도 13의 (E)의 단면 TEM 상 각각의 세로 방향에 대응하기 때문에, 상(image)의 세로 방향은 c축 방향이다. 도 14의 (A) 내지 도 14의 (E)는 각각 샘플 A 내지 샘플 E의 평면 TEM 상이다. 샘플의 상면의 방향이 도 14의 (A) 내지 도 14의 (E)의 평면 TEM 상 각각의 수직 방향에 대응하기 때문에, 상의 수직 방향은 c축 방향이다. 도 15의 (A) 내지 도 15의 (E)는 각각 샘플 A 내지 샘플 E의 전자 회절 패턴이다. 샘플의 상면의 방향이 도 15의 (A) 내지 도 15의 (E)의 전자 회절 패턴 각각의 수직 방향에 대응하기 때문에, 패턴의 수직 방향은 c축 방향이다. 도 16의 (A) 및 도 16의 (B)는 각각 샘플 F 및 샘플 G의 평면 TEM 상이다. 도 16의 (C)는 샘플 F의 전자 회절 패턴이다. 도 16의 (D) 및 도 16의 (E)는 샘플 G의 전자 회절 패턴이다. 샘플의 상면의 방향이 도 16의 (A) 내지 도 16의 (E)의 평면 TEM 상 및 전자 회절 패턴 각각의 수직 방향에 대응하기 때문에, 상 및 패턴의 수직 방향은 c축 방향이다.
이 부분에 있어서, 단면 TEM 상, 평면 TEM 상 및 전자 회절 패턴은, 주식회사 히타치 하이 테크놀러지즈(Hitachi High-Technologies)에 의해 제조된 H-9000NAR을 이용하여 전자 빔 스폿의 직경을 1nm, 가속 전압을 300kW로 설정하여 촬영하였다.
도 13의 (C) 내지 도 13의 (E)의 단면 TEM 상에서, c축 배향의 결정 영역이 관찰되었다. 한편, 도 13의 (A) 및 도 13의 (B)의 단면 TEM 상에서는, c축 배향의 결정 영역이 명확히 관찰되지 않았다. 이는, c축 배향의 결정 영역이, 200℃보다 크고, 바람직하게는 250℃ 이상의 기판 온도로 성막하여 형성된 산화물 반도체막에 형성된다는 것을 도시한다. 도 13의 (C)로부터 도 13의 (E)까지 순차적으로 c축 배향의 결정 영역의 명료성이 증가되므로, 산화물 반도체막의 형성 시의 기판 온도가 증가됨에 따라, 산화물 반도체막의 결정성이 향상된다고 추정된다.
도 14의 (E)의 평면 TEM 상에서, 육각형의 격자형으로 배치된 원자가 관찰되었다. 또한, 도 14의 (C) 및 도 14의 (D)의 평면 TEM 상에서도, 육각형의 격자형으로 배치된 원자가 엷은 색으로 관찰되었다. 도 14의 (A) 및 도 14의 (B)의 평면 TEM 상에서는, 육각형의 격자형으로 배치된 원자가 명료하게 관찰되지 않았다. 또한, 도 16의 (A) 및 도 16의 (B)의 평면 TEM 상에서는, 육각형의 격자형으로 배치된 원자가 관찰되었다. 상기로부터, 산화물 반도체막의 c축 배향의 결정 영역은 도 2에 도시한 바와 같은 3회 대칭성을 갖는 육방정 구조를 취하려 한다고 가정한다. 또한, 2-단계법을 이용해서 제조된 샘플 F의 산화물 반도체 막에서도 샘플 C 내지 샘플 E와 같이, 결정 영역이 형성되었음을 알게 되었다. 또한, 도 13의 (A) 내지 도 13의 (E)의 단면 TEM 상의 관찰 결과와 마찬가지로, 산화물 반도체막의 형성 시의 기판 온도가 증가됨에 따라, 산화물 반도체막의 결정성이 향상된다고 가정한다. 도 13의 (A) 내지 도 13의 (E) 및 도 14의 (A) 내지 도 14의 (E)의 관찰로부터, 샘플 A 및 샘플 B 각각은 거의 결정성을 갖지 않는 비정질 산화물 반도체막이며, 샘플 C 내지 샘플 F 각각은 c축 배향의 결정 영역을 포함하는 산화물 반도체막인 것을 안다.
도 15의 (A) 내지 도 15의 (E)의 전자 회절 패턴의 각각은 회절 패턴의 폭이 넓고 뚜렷하지 않은 동심원의 할로(halo) 패턴을 가지며, 외측의 할로 패턴의 전자 회절 강도가 내측의 할로 패턴보다 낮다. 또한, 외측의 할로 패턴의 전자 회절 강도가 도 15의 (A)로부터 도 15의 (E)까지 순차적으로 증가된다. 또한, 도 16의 (C)의 전자 회절 패턴도 동심원의 할로 패턴을 가지나, 도 15의 (A) 내지 도 15의 (E)와 비교하면, 할로 패턴의 폭이 더 가늘고, 내측의 할로 패턴과 외측의 할로 패턴의 전자 회절 강도가 실질적으로 서로 동등하다.
또한, 도 16의 (D)의 전자 회절 패턴은, 도 15의 (A) 내지 도 15의 (E) 및 도 16의 (C)와는 상이하게, 스폿(spot) 패턴이다. 도 16의 (D)의 전자 회절 패턴의 상은 도 16의 (E)의 동심원 패턴을 획득하도록 처리되고, 도 16의 (E)의 패턴은 도 15의 (A) 내지 도 15의 (E) 및 도 16의 (C)와는 상이하게, 동심원의 패턴의 폭이 가늘기 때문에 할로 패턴이 아니다. 또한, 도 16의 (E)는 외측의 동심원의 패턴의 전자 회절 강도가 내측의 동심원의 패턴보다 높다는 점에 있어서, 도 15의 (A) 내지 도 15의 (E) 및 도 16의 (C)와는 상이하다.
도 17은 샘플 A 내지 샘플 G의 전자 회절 강도를 도시하는 그래프이다. 도 17에 도시한 그래프에서, 종축은 전자 회절 강도(임의 단위)를 나타내고, 횡축은 샘플의 산란 벡터의 크기(1/d [1/nm])를 나타낸다. 산란 벡터의 크기(1/d [1/nm])의 d는 결정의 면내 간격을 나타낸다는 점에 주목한다. 산란 벡터의 크기(1/d)는 전자 회절 패턴막에서의, 중심의 투과파의 스폿으로부터 회절파의 동심원의 패턴까지의 거리 r과, TEM에서의 샘플과 필름 간의 거리인 카메라 길이 L과, TEM에서 이용된 전자빔의 파장 λ을 이용해서 이하의 수학식 1로 나타낼 수 있다.
Figure pat00001
즉, 도 17의 횡축 위의 산란 벡터의 크기(1/d)는 도 15의 (A) 내지 도 15의 (E), 도 16의 (C) 및 도 16의 (E)의 전자 회절 패턴 각각에서의, 중심의 투과파의 스폿으로부터 회절파의 동심원의 패턴까지의 거리 r에 비례한다.
즉, 도 17에 도시한 그래프에서, 3.3nm-1≤1/d≤4.1nm-1의 범위인 제1 피크는, 도 15의 (A) 내지 도 15의 (E) 및 도 16의 (A) 및 도 16의 (E)의 전자 회절 패턴의 내측의 할로 패턴의 피크 및 내측의 동심원의 패턴의 피크에 대응하고, 5.5nm-1≤1/d≤7.1nm-1의 범위인 제2 피크는 도 15의 (A) 내지 도 15의 (E) 및 도 16의 (A) 및 도 16의 (E)의 외측의 할로 패턴 및 외측의 동심원의 패턴의 피크에 대응한다.
도 18은 샘플 A 내지 샘플 G 각각의 제1 피크의 반값 전폭을 도시하는 그래프이고, 도 19는 샘플 A 내지 샘플 G 각각의 제2 피크의 반값 전폭을 도시하는 그래프이다. 도 18에 도시한 그래프에서, 종축은 제1 피크의 반값 전폭(FWHM)(nm-1)을 나타내고, 횡축은 샘플 A 내지 샘플 E의 산화물 반도체막 형성 시의 기판 온도(℃)를 나타낸다. 또한, 도 18의 그래프에서의 점선은 샘플 F 및 샘플 G의 제1 피크의 반값 전폭의 값을 나타낸다. 도 18의 그래프와 유사한 방식으로, 제2 피크의 반값 전폭이 도 19의 그래프에 도시된다. 도 18 및 도 19의 제1 피크 및 제2 피크의 위치(nm-1)와 반값 전폭(nm-1)을 표 1에 나열한다.
Figure pat00002
도 18 및 도 19는 산화물 반도체막의 형성 시의 기판 온도가 증가함에 따라 제1 피크 및 제2 피크 각각의 반값 전폭 및 피크 위치가 감소하는 경향을 도시한다. 또한, 제1 피크 및 제2 피크 각각의 반값 전폭이 300℃ 내지 400℃의 범위인 필름 형성 시의 기판 온도 사이에서 크게 변하지 않는 것을 도시한다. 또한, 2-단계법에 의해 형성된 샘플 F의 제1 피크 및 제2 피크 각각의 반값 전폭 및 피크 위치의 값은 샘플 A 내지 샘플 E의 반값 전폭 및 피크 위치의 값보다 작고, 단결정 상태인 샘플 G의 반값 전폭 및 피크 위치의 값보다 컸다.
c축 배향의 결정 영역을 포함하는 산화물 반도체막의 결정성은 단결정 구조인 샘플 G의 결정성과는 상이하다. 따라서, c축 방향으로부터 전자빔의 조사를 행하는 전자 회절 강도 측정에서, 제1 피크 및 제2 피크 각각의 반값 전폭이 0.2nm- 1이상이며, 바람직하게는 제1 피크의 반값 전폭이 0.4nm-1 이상이고, 제2 피크의 반값 전폭이 0.45nm-1 이상이다.
또한, 도 13의 (A) 내지 도 13의 (E) 및 도 14의 (A) 내지 도 14의 (E)로부터, 샘플 A 및 샘플 B에서는, 즉, 성막 시의 기판 온도가 200℃ 이하로 형성된 산화물 반도체막에서는 결정성이 명료하게 관찰되지 않는다. 이를 고려하여, c축 배향의 결정 영역을 포함하는 산화물 반도체막에서는, c축 방향으로부터 전자빔의 조사를 행하는 전자 회절 강도 측정에 있어서, 제1 피크의 반값 전폭이 0.7nm-1 이하, 제2 피크의 반값 전폭이 1.4nm-1 이하인 것이 바람직하다.
또한, 샘플 A, 샘플 E 및 샘플 G에 대해서 X선 회절(XRD: X-ray diffraction) 측정을 행하였고, 그 결과는 상술된 TEM 측정 결과를 지원한다.
도 20은 면외(out-of-plane)법을 이용해서 샘플 A 및 샘플 E의 XRD 스펙트럼을 측정한 결과를 도시한다. 도 20에서, 종축은 X선 회절 강도(임의 단위)를 나타내고, 횡축은 회전각 2θ[deg.]를 나타낸다.
도 20은 샘플 E에서 2θ가 30°근방인 영역에서 강한 피크가 관찰되지만, 샘플 A에서는 2θ가 30°근방인 영역에서 피크가 거의 관찰되지 않는 것을 도시한다. 이러한 피크는 IGZO 결정의 (009)면에서의 회절에 기인한다. 이는 또한 샘플 E가 c축 배향의 결정 영역을 포함하는 산화물 반도체막으로서, 비정질 구조를 갖는 샘플 A와는 명확히 상이하다는 것을 나타낸다.
도 21의 (A)는 면내(in-plane)법을 이용해서 샘플 E의 XRD 스펙트럼을 측정한 결과를 도시한다. 유사하게, 도 21의 (B)는 면내법을 이용해서 샘플 G의 XRD 스펙트럼을 측정한 결과를 도시한다. 도 21의 (A) 및 도 21의 (B)에서, 종축은 X선 회절 강도(임의 단위)를 나타내고, 횡축은 회전각 φ[deg.]를 나타낸다. 본 실시예에서 이용된 면내법에서는, 샘플의 c축 방향을 회전의 축으로 이용해서 샘플을 회전각 φ로 회전시켜 XRD 측정을 행하였다.
도 21의 (B)에 도시한 샘플 G의 XRD 스펙트럼에서, 피크는 회전각인 60°의 등간격으로 관찰되며, 이는 샘플 G가 6회 대칭성을 갖는 단결정막인 것을 도시한다. 한편, 도 21의 (A)에 도시한 샘플 E의 XRD 스펙트럼에서는 규칙적인 피크가 관찰되지 않으며, 이는, 결정 영역의 a-b면 방향으로의 배향은 존재하지 않음을 나타낸다. 즉, 샘플 E의 각각의 결정 영역은 c축을 따라 결정화되지만, a-b면을 따른 배향이 반드시 나타나는 것은 아니다. 이는 또한, 샘플 E는 c축 배향의 결정 영역을 포함하는 산화물 반도체막으로서, 단결정 구조인 샘플 G와는 명확히 상이하다는 것을 나타낸다.
상술한 바와 같이, 본 발명의 실시예에 따른 c축 배향의 결정 영역을 포함하는 산화물 반도체막은, 비정질 구조의 산화물 반도체막의 결정성 및 단결정 구조의 산화물 반도체막의 결정성과는 명확히 상이한 결정성을 갖는다.
상술한 바와 같이 c축 배향의 결정 영역을 포함하는 산화물 반도체막은 전체가 비정질인 산화물 반도체막과 비교해서 양호한 결정성을 갖고, 산소 결함으로 대표되는 결함, 또는 댕글링 본드 등에 결합되는 수소 등의 불순물이 저감된다. 산소 결함으로 대표되는 결함, 댕글링 본드 등에 결합되는 수소 등은 산화물 반도체막의 캐리어 공급원으로 기능하여, 산화물 반도체막의 전기 전도도를 변화시킬 수 있다. 따라서, 그러한 결함이 저감되어 있는 결정 영역을 포함하는 산화물 반도체막은 전기 전도도가 안정되어 있고, 가시광, 자외광 등의 조사에 대하여 보다 전기적으로 안정되어 있다. 그러한 결정 영역을 포함하는 산화물 반도체막을 트랜지스터에 이용함으로써, 전기적 특성이 안정되고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
<2.ESR 측정>
이 부분에서는, 상기의 실시예에 따라 산화물 반도체막을 형성하였고, 산화물 반도체막을 전자 스핀 공명(ESR: Electron Spin Resonance)법을 이용해서 평가하였다. 그 결과는 이하에 설명한다.
이 부분에서는, 스퍼터링법에 의해 석영 기판 위에 산화물 반도체막을 형성한 샘플 H와, 산화물 반도체막을 형성한 석영 기판에 가열 처리를 행하여 얻어진 샘플 I를 제조하였다. 산화물 반도체막을 형성하기 위한 타겟은, In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비를 갖는다. 이외의 조건은 이하와 같았다: 성막 가스 흐름에 대해서, 아르곤 가스의 흐름은 30sccm이고 산소 가스의 흐름은 15sccm이고, 성막 시의 기판 온도는 400℃이고, 압력은 0.4Pa이고, 기판과 타겟간 거리는 60mm이고, 무선 주파수(RF) 전력은 0.5kW이고, 막 두께는 100nm였다.
산화물 반도체막을 형성한 후에, 산화물 반도체막을 형성한 석영 기판에 가열 처리를 행해서, 샘플 I를 형성하였다. 가열 처리는 노점 -24℃의 건조 분위기에서 온도 450℃로 1시간 동안 행하였다. 이러한 방식으로, 산화물 반도체막을 석영 기판 위에 각각 형성한 샘플 H 및 샘플 I를 제조하였다.
이 부분에서, 샘플 H 및 샘플 I에 대해서 행한 ESR 측정을 설명한다. ESR 측정은 제만(Zeeman) 효과를 이용하여 물질 내의 고립 전자를 측정한 방법이다. 샘플에 특정한 진동수 ν의 마이크로파를 조사하면서, 샘플에 인가된 자장 H가 소인(swept)되는 경우에, 특정한 자장 H에 있어서 샘플 내의 고립 전자가 마이크로파를 흡수하고, 자장에 평행한 스핀 에너지 준위로부터 자장에 반 평행한 스핀 에너지 준위로의 천이가 일어난다. 샘플 내의 고립 전자에 의해 흡수되는 마이크로파의 진동수 ν와 샘플에 인가된 자장 H 간의 관계는 이하의 수학식으로 표현될 수 있다.
Figure pat00003
수학식 2에서, h는 플랑크 상수를 나타내고, μB는 보어 마그네톤을 나타낸다. 또한, g는 g값이라 불리는 계수이며, 물질 내의 고립 전자에 인가된 국소 자장에 따라 변화한다; 즉, 상기의 수학식 2를 이용해서 g값을 계산함으로써, 댕글링 본드 등의 고립 전자의 환경을 알 수 있다.
본 예에서, ESR 측정은 브루커(Bruker)사 제조의 E500을 이용해서 행하였다. 측정 조건은 이하와 같았다: 측정 온도는 실온이고, 마이크로파 주파수는 9.5GHz이고, 마이크로파 전력은 0.2mW였다.
샘플 H 및 샘플 I에 대해서, ESR 측정을 행한 결과를 도 22에 도시한다. 도 22에 도시한 그래프에서, 종축은 마이크로파의 흡수 강도의 1차 미분을 나타내고, 횡축은 g값을 나타낸다.
도 22의 그래프에 도시한 바와 같이, 샘플 I에서는 마이크로파의 흡수에 대응하는 신호는 관측되지 않았지만, 샘플 H에서는 g값이 1.93 근방인 영역에서 마이크로파의 흡수에 대응하는 신호가 관찰되었다. g값이 1.93 근방인 영역에서의 신호의 적분값을 계산함으로써, 마이크로파의 흡수에 대응하는 고립 전자의 스핀 밀도, 즉 1.3×1018(spins/cm3)의 스핀 밀도가 얻어질 수 있다. 샘플 I에서는, 마이크로파의 흡수가 검출 하한보다 낮아서, 샘플 I의 고립 전자의 스핀 밀도는 1×1016(spins/cm3) 이하인 점에 주목한다.
본 명세서에서, In-Ga-Zn-O계 산화물 반도체막에서 g값이 1.93 근방인 신호가 어떤 종류의 댕글링 본드에 귀속될지를 조사하기 위해서 양자 화학 계산을 행하였다. 구체적으로, 금속 원자가 산소 결함에 대응하는 댕글링 본드를 갖는 클러스터(cluster) 모델을 형성하고, 클러스터 모델의 구조를 최적화하여, 그 g값을 계산하였다.
모델의 구조를 최적화하고 구조가 최적화된 모델의 g값을 계산하기 위해 ADF(Amsterdam Density Functional) 소프트웨어를 이용하였다. 또한, 모델의 구조의 최적화 및 구조가 최적화된 모델의 g값의 계산 모두에 있어서 범함수로서 GGA:BP를 이용했고, 기저함수로서 TZ2P를 이용하였다. 또한, 코어형(Core Type)으로서, 모델의 구조의 최적화에는 Large를 이용했고, g값의 계산에는 None을 이용하였다.
도 23은 상기의 양자 화학 계산에 의해 얻어진 In-Ga-Zn-O계 산화물 반도체막에서의 댕글링 본드의 모델을 도시한다. 도 23은, 인듐-산소 결합의 산소 결함에 의한 댕글링 본드(g=1.984), 갈륨-산소 결합의 산소 결함에 의한 댕글링 본드(g=1.995) 및 아연-산소 결합의 산소 결함에 의한 댕글링 본드(g=1.996)를 도시한다. 이들 댕글링 본드의 g값은, 샘플 H의 마이크로파의 흡수에 대응하는 신호의g값(=1.93)에 비교적 가깝다. 즉, 샘플 H는 인듐, 갈륨 또는 아연 중 하나 이상과 산소와의 결합에서 산소 결함이 발생할 가능성을 갖는다.
그러나, 샘플 I에 있어서는 g값이 1.93 근방인 영역에서 마이크로파의 흡수에 대응하는 신호가 관찰되지 않는다. 이는 산화물 반도체막이 형성된 후에 건조 분위기에서 가열 처리를 행함으로써, 산소 결함에 산소가 부가되는 것을 나타낸다. 상기의 실시예에서 설명된 바와 같이, 산화물 반도체막의 산소 결함은 전기 전도도를 변화시키는 캐리어로서 기능할 수 있어, 산소 결함을 저감하여, 산화물 반도체막을 포함하는 트랜지스터의 신뢰성을 향상시킬 수 있다.
따라서, 본 발명의 실시예에 따른, c축 배향의 결정 영역을 포함하는 산화물 반도체막에서, 산화 반도체막이 형성된 후에 가열 처리를 행함으로써 산소 결함에 산소를 부가하는 것이 바람직하고, ESR 측정에서, g값이 1.93 근방인 영역에서의 스핀 밀도는 1.3×1018(spins/cm3) 이하인 것이 바람직하고, 1×1016(spins/cm3) 이하인 것이 보다 바람직하다.
<3. 저온 PL 측정>
이 부분에서, 상기의 실시예에 따라 산화물 반도체막을 형성하고, 산화물 반도체막을 저온 포토루미네센스(PL: photoluminescence) 측정을 이용해서 평가한다. 그 결과에 대해 이하에 설명한다.
이 부분에서, 스퍼터링법에 의해 성막 시의 기판 온도 200℃로 석영 기판 위에 산화물 반도체막을 형성한 샘플 J와, 스퍼터링법에 의해 성막 시의 기판 온도 400℃로 석영 기판 위에 산화물 반도체막을 형성한 샘플 K를 제조하였다. 즉, 샘플 J는 c축 배향의 결정 영역을 포함하지 않는 산화물 반도체막이며, 샘플 K는 c축 배향의 결정 영역을 포함하는 산화물 반도체막이다. 산화물 반도체막을 형성하기 위한 타겟은 In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비를 갖는다. 이외의 조건은 이하와 같았다. 성막 가스 흐름에 대해서, 아르곤 가스의 흐름은 30sccm이고, 산소 가스의 흐름은 15sccm이고, 압력은 0.4Pa이고, 기판과 타겟간 거리는 60mm이고, 무선 주파수(RF) 전원은 0.5kW이고, 막 두께 100nm였다.
또한, 산화물 반도체막이 형성된 후에, 샘플 J 및 샘플 K 각각에 있어서, 산화물 반도체막을 형성한 석영 기판에 가열 처리를 행하였다. 가열 처리는 노점 -24℃의 건조 분위기에서 온도 450℃로 1시간 동안 행하였다. 이러한 방식으로, 산화물 반도체막을 석영 기판 위에 각각 형성한 샘플 J 및 샘플 K를 제조하였다.
이 부분에서, 샘플 J 및 샘플 K에 대해서, 저온 PL 측정을 행한다. 저온 PL 측정에서, 극저온 분위기에서 여기 광을 샘플에 조사해서 샘플에 에너지를 부여하고, 샘플에 전자와 정공(hole)이 생성되면서, 여기 광의 조사가 정지하고, 여기 광 조사에 의해 생성된 전자와 정공이 재결합하여 야기된 광 방출을 CCD(Charge Coupled Device) 등을 이용해서 검출한다.
본 예에서, 저온 PL 측정은 헬륨 가스 분위기에서 측정 온도 10K로 행하였다. 여기 광에 대해서, He-Cd 가스 레이저로부터 방출된 325nm의 파장을 갖는 광을 이용하였다. 또한, 광 방출을 검출하기 위해 CCD를 이용하였다.
저온 PL 측정에서 검출된 샘플 J 및 샘플 K의 발광 스펙트럼을 도 24에 도시한다. 도 24에 도시한 그래프에서 종축은 PL 검출 카운트(counts)를 나타내고, 횡축은 검출된 광 방출의 에너지(eV)를 나타낸다.
도 24의 그래프에 따르면, 샘플 J 및 샘플 K 각각은 발광 에너지가 1.8eV 근방인 영역에서 피크를 갖지만, 샘플 K의 PL 검출 카운트수가 샘플 J보다 대략 100만큼 작다. 샘플 J 및 샘플 K 각각에 있어서 발광 에너지가 3.2eV 근방인 영역에서의 피크는, 저온 PL 측정 장치의 석영창(quartz window)에 기인한다.
본 명세서에서, 도 24의 그래프에서 발광 에너지가 1.8eV 근방인 영역에서의 피크는 산화물 반도체막의 밴드 구조에서 전도대의 하부로부터 대략 1.8eV의 깊이에 에너지 준위가 존재하는 것을 나타낸다. 이러한 밴드갭의 깊은 에너지 준위는 도 3의 전자 상태 밀도의 계산 결과에서의 산소 결함에 기인하는 트랩 준위와 부합된다. 따라서, 도 24의 그래프에서 발광 에너지가 1.8eV 근방인 영역에서의 발광 피크는 도 4의 밴드 다이어그램에서의 산소 결함에 기인하는 트랩 준위의 에너지 준위를 나타낸다고 가정할 수 있다. 즉, 샘플 K에 있어서 발광 에너지가 1.8eV 근방인 영역에서의 PL 검출 카운트수가 샘플 J보다 작기 때문에, c축 배향의 결정 영역을 포함하는 산화물 반도체막에서, 산소 결함에 기인하는 트랩 준위의 수, 즉, 산소 결함의 수가 저감된다고 가정한다.
<4. 부바이어스 스트레스 광열화 측정>
본 예에서, 상기의 실시예에 따라 산화물 반도체막을 포함한 트랜지스터를 제조하고, 트랜지스터에 광을 조사하면서 트랜지스터의 게이트에 부전압을 인가해서 트랜지스터에 스트레스를 부여함으로써, 트랜지스터의 임계 전압이 스트레스를 부여한 시간의 길이에 따라 변하였다. 트랜지스터의 임계 전압의 변화를 평가한 결과에 대해서 설명한다. 이러한 스트레스로 인한 트랜지스터의 임계 전압 등의 변화를 부바이어스 스트레스 광열화라고 한다.
이 부분에서, 상기의 실시예에서 설명된 c축 배향의 결정 영역이 형성된 산화물 반도체막이 설치된 트랜지스터(샘플 L)를 제조하였다. 또한, 비교예로서 샘플 L과 유사한 재료로 형성되지만, c축 배향의 결정 영역이 형성되지 않은 산화물 반도체막이 설치된 트랜지스터(샘플 M)를 제조하였다. 그 후, 샘플 L 및 샘플 M에 광을 조사하면서 샘플의 게이트에 부 전압을 인가해서 샘플 L 및 샘플 M에 스트레스를 부여하여, 스트레스를 부여한 시간의 길이에 따라 변화되는 샘플 L 및 샘플 M의 임계 전압 Vth를 평가하였다. 샘플 L 및 샘플 M의 제조 방법에 대해서 이하에 설명한다.
우선, 플라즈마 CVD법에 의해, 하지막(base film)으로서 두께 100nm의 질화 실리콘막 및 두께 150nm의 산화 질화 실리콘막을 연속해서 글래스 기판 위에 형성하고, 그 후 산화 질화 실리콘막 위에 스퍼터링법에 의해 두께 100nm의 텅스텐 막을 형성하였다. 텅스텐 막을 선택적으로 에칭함으로써, 테이퍼(tapered) 형상을 갖는 게이트 전극을 형성하였다. 그 후, 플라즈마 CVD법에 의해 게이트 절연막으로서 게이트 전극 위에 두께 100nm의 산화 질화 실리콘막을 형성하였다.
다음으로, 스퍼터링법에 의해 게이트 절연막 위에 산화물 반도체막을 형성하였다. 샘플 L의 산화물 반도체막은, 시드 결정으로서 기능하는 두께 5nm의 산화물 반도체막 위에, 두께 30nm의 산화물 반도체막을 적층하고, 가열 처리를 행하여 c축 배향의 결정 영역을 형성하는 방식으로 형성되었다. 샘플 M의 산화물 반도체막은 두께 25nm의 산화물 반도체막에 가열 처리를 행하는 방식으로 형성되었다.
우선, 샘플 L의 산화물 반도체막의 제조 방법에 대해서 설명한다. 시드 결정으로서 기능하는 산화물 반도체막은 스퍼터링법에 의해 형성되고, 산화물 반도체막을 형성하기 위한 타겟으로서, In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비를 갖는 타겟을 이용하였다. 이외의 형성 조건은 이하와 같았다: 성막 시의 기판 온도는 200℃이고, 성막 가스 흐름율에서 산소 가스는 50%이고, 아르곤 가스는 50%이고, 압력은 0.6Pa이고, 기판과 타겟간 거리는 100mm이고, 직류(DC) 전력은 5kW이고, 막 두께는 5nm였다. 산화물 반도체막이 형성된 후에, 질소 분위기에서 온도 450℃로 1시간 동안 가열 처리를 행하여, 시드 결정으로서 기능하는 산화물 반도체막을 결정화하였다. 그 후, 시드 결정으로서 기능하는 산화물 반도체막 위에, 스퍼터링법에 의해 두께 30nm의 산화물 반도체막을, 시드 결정으로서 기능하는 산화물 반도체막을 형성하는 조건과 유사한 조건 하에서 형성하였다. 또한, 오븐을 이용해서 질소 분위기에서 온도 450℃로 1시간 동안 가열 처리를 행하고, 또한 질소와 산소의 혼합 분위기에서 온도 450℃로 1시간 동안 가열 처리를 행하여, c축 배향의 결정 영역을 포함한 산화물 반도체막을 형성하였다.
또한, 스퍼터링법에 의해 샘플 M의 산화물 반도체막이 형성되었고, 산화물 반도체막을 형성하기 위한 타겟으로서, In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비를 갖는 타겟을 이용하였다. 이외의 조건은 이하와 같았다: 성막 시의 기판 온도는 200℃이고, 성막 가스 흐름율에서 산소 가스는 50%이고, 아르곤 가스는 50%이고, 압력은 0.6Pa이고, 기판과 타겟간 거리는 100mm이고, 직류(DC) 전력은 5kW이고, 막 두께는 25nm였다. 산화물 반도체막이 형성된 후에, RTA(Rapid Thermal Annealing)법을 이용해서 질소 분위기에서 온도 650℃로 6분 동안 가열 처리를 행하였다. 또한, 오븐을 이용해서 질소와 산소의 혼합 분위기에서 온도 450℃로 1시간 동안 가열 처리를 행하여, c축 배향의 결정 영역을 포함하지 않은 산화물 반도체막을 형성하였다.
다음으로, 산화물 반도체막 위에, 티탄막, 알루미늄막, 티탄막을 적층한 도전막을 스퍼터링법을 이용해서 형성하고 도전막을 선택적으로 에칭하여 소스 전극 및 드레인 전극을 형성하였다. 그 후, 제1 층간 절연막으로서 두께 400nm의 산화 실리콘막을 형성하였다. 또한, 제2 층간 절연막으로서 두께 1.5μm의 아크릴 수지로 형성되는 절연막을 형성하였다. 마지막으로, 질소 분위기에서 온도 250℃로 1시간 동안 가열 처리를 행하여, 샘플 L 및 샘플 M을 제조하였다.
그 후, 샘플 L 및 샘플 M에 광을 조사하면서 샘플의 게이트에 부 전압을 인가하여 샘플 L 및 샘플 M에 스트레스를 부여하고, 스트레스를 부여한 시간의 길이에 따른 샘플 L 및 샘플 M의 Id-Vg 특성을 측정하여, 스트레스를 부여한 전후의 임계 전압의 변화량을 얻었다.
스트레스는 실온의 대기 분위기에서 이하의 조건 하에서 부여되었다: 게이트 전압은 -20V이고, 드레인 전압은 0.1V이고, 소스 전압은 0V이고, 조사에 이용된 광의 조도는 36000(lx)이었다. 스트레스를 부여한 시간의 길이를, 100초, 300초, 600초, 1000초, 1800초, 3600초, 7200초, 10000초, 18000초 및 43200초(12시간)로 변경함으로써 샘플 L 및 샘플 M의 Id-Vg 특성을 측정하였다. Id-Vg 특성을 측정할 때, 드레인 전압을 +10V로 설정하고, 게이트 전압을 -10V로부터 +10V의 범위에서 소인하고, 이외의 조건은 스트레스를 부여할 때의 조건과 유사하였다.
도 25는 샘플 L 및 샘플 M의 임계 전압의 변화량을 도시하는 그래프이다. 도 25에 도시한 그래프에서 종축은 임계 전압의 변화량 ΔVth(V)를 나타내고, 횡축은 스트레스 시간(sec)을 나타낸다.
도 25에서, 샘플 L의 임계 전압의 변화량 ΔVth는 최대 대략 -1V인 반면, 샘플 M의 임계 전압의 변화량 ΔVth은 최대 대략 -2V로 크다: 즉, 샘플 L의 임계 전압의 변화량 ΔVth는 샘플 M의 임계 전압의 변화량 ΔVth의 대략 절반으로 저감된다.
따라서, c축 배향의 결정 영역을 포함한 산화물 반도체막이 제공된 트랜지스터는 광 조사 또는 게이트 전압의 스트레스에 대해 보다 안정된 전기적 특성을 갖고, 신뢰성이 향상된다.
<5. 광응답 결함 평가법을 이용한 측정>
이 부분에서, 상기의 실시예에 따라 산화물 반도체막을 포함한 트랜지스터를 형성하고, 트랜지스터에 광응답 결함 평가법을 행하여, 산화물 반도체막의 광 조사에 대한 안정성을 평가하였다. 그 결과에 대해서 이하에서 설명한다.
이 부분에서, 샘플 L 및 샘플 M과 유사한 방법에 의해 제조한 샘플 N 및 샘플 O에 광응답 결함 평가법을 행하였다. 광응답 결함 평가법에서, 반도체막에 광을 조사하여 흐르는 전류(광전류)의 완화(relaxation)를 측정하고, 광전류의 완화를 도시하는 그래프를 지수 함수의 선형 결합으로 나타낸 수학식을 이용해서 피팅(fitting)하여 완화 시간 τ을 계산하고, 완화 시간 τ로부터 반도체막의 결함을 평가한다.
본 명세서에서, 빠른 응답에 대응하는 완화 시간 τ1과, 느린 응답에 대응하는 완화 시간 τ2(τ2>τ1)을 이용하여, 전류 ID를 2항을 갖는 지수 함수의 선형 결합으로 나타내면, 이하의 수학식이 된다.
Figure pat00004
이 부분에서 설명되는 광응답 결함 평가법에서는, 60초의 암상태 후에, 600초 동안 광 조사를 행하고, 그 후 광 조사를 정지하고 3000초 동안 광전류의 완화를 측정하였다. 조사 광의 파장 및 강도는 각각 400nm 및 3.5mW/cm2이고, 샘플 N 및 샘플 O 각각의 게이트 전극 및 소스 전극을 0V로 고정하고, 드레인 전극에는 0.1V의 저전압을 인가하여 광전류의 값을 측정하였다. 샘플 N 및 샘플 O 각각의 채널 길이 L과 채널 폭 W는, 각각 30μm 및 10000μm라는 점에 주목한다.
도 26의 (A) 및 도 26의 (B)는 샘플 N 및 샘플 O의 광응답 결함 평가법에서의 광전류의 변화량을 도시하는 그래프이다. 도 26의 (A) 및 도 26의 (B)에 도시하는 그래프에서, 종축은 광전류 ID를 나타내고, 횡축은 시간 t(sec)를 나타낸다. 도 26의 (A) 및 도 26의 (B)에 도시한 그래프를, 지수 함수의 선형 결합으로 나타낸 수학식으로 피팅하면, 이하의 수학식이 된다.
Figure pat00005
Figure pat00006
도 26의 (A) 및 도 26의 (B)로부터, c축 배향의 결정 영역을 포함한 산화물 반도체막을 포함하는 샘플 N이 샘플 O보다 광전류의 최대값이 더 작고, 완화 시간 τ1과 완화 시간 τ2도 더 짧다는 것을 알았다. 샘플 N에 있어서, 광전류의 최대값 Imax는 6.2×10-11A이며, 완화 시간 τ1은 0.3초, 완화 시간 τ2은 39초였다. 한편, 샘플 O에 있어서, 광전류의 최대값 Imax는 8.0×10-9A이며, 완화 시간 τ1은 3.9초, 완화 시간 τ2는 98초였다.
샘플 N 및 샘플 O 모두에서 적어도 2종류의 완화 시간을 갖는 지수 함수의 선형 결합에 의해, 광전류 ID의 완화의 피팅을 행할 수 있다는 것을 알았다. 이는 샘플 N 및 샘플 O 모두에서 광전류 ID의 완화가 2종류의 완화 과정을 갖는 것을 나타낸다. 이는 도 5의 (A) 및 도 5의 (B)에 도시한 2종류의 재결합 모델을 이용한 광전류의 완화 과정과 부합된다. 즉, 상기의 실시예에서 도 5의 (A) 및 도 5의 (B)의 밴드 다이어그램에서와 같이, 산화물 반도체의 밴드갭에서 트랩 준위가 존재하는 것으로 나타났다.
또한, c축 배향의 결정 영역을 포함한 산화물 반도체막을 포함하는 샘플 N이 샘플 O보다 완화 시간 τ1 및 완화 시간 τ2가 더 짧았다. 이는, 도 5의 (A) 및 도 5의 (B)의 재결합 모델에서의, 산소 결함에 기인하는 트랩 준위의 개수가 샘플 N이 샘플 O보다 더 작은 것을 나타낸다. 이는, 산화물 반도체막이 c축 배향의 결정 영역을 포함하므로, 샘플 N에서, 트랩 준위로서 기능할 수 있는 산화물 반도체막에서의 결함의 개수가 감소되었기 때문이다.
상기로부터, 산화물 반도체막에서 c축 배향의 결정 영역이 형성되는 것에 의해, 트랜지스터는 광 조사에 대하여 보다 안정된 구조를 갖는다. 이러한 산화물 반도체막을 트랜지스터에 이용함으로써 전기적 특성이 안정되고 신뢰성이 높은 트랜지스터를 제공할 수 있다.
<6. TDS 분석>
이 부분에서, 상기의 실시예에 따라 산화물 반도체막을 형성하고, 산화물 반도체막을 TDS(Thermal Desorption Spectroscopy) 분석을 이용해서 평가하였다. 그 결과에 대해서 이하에서 설명한다.
이 부분에서, 스퍼터링법에 의해 석영 기판 위에 산화물 반도체막을 형성하여, 성막 시의 기판 온도가 실온인 샘플 P1과, 성막 시의 기판 온도가 100℃인 샘플 P2와, 성막 시의 기판 온도가 200℃인 샘플 P3와, 성막 시의 기판 온도가 300℃인 샘플 P4와, 성막 시의 기판 온도가 400℃인 샘플 P5를 형성하였다. 본 명세서에서, 샘플 P1, 샘플 P2 및 샘플 P3 각각은, c축 배향의 결정 영역을 포함하지 않는 산화물 반도체막이며, 샘플 P4 및 샘플 P5 각각은, c축 배향의 결정 영역을 포함하는 산화물 반도체막이다. 산화물 반도체막을 형성하기 위한 타겟은, In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비를 갖는다. 이외의 조건은 이하와 같았다: 형성 가스 흐름에 대해서, 아르곤 가스의 흐름은 30sccm이고, 산소 가스의 흐름은 15sccm이고, 압력은 0.4Pa이고, 기판과 타겟간 거리는 60mm이고, 무선 주파수(RF) 전력은 0.5kW이고, 막 두께는 50nm였다. TDS 분석시에 기판으로부터의 탈리 가스의 요인을 저감하기 위해서, 석영 기판에 미리 건조 분위기에서 850℃로 열처리를 하였다.
TDS 분석은, 진공 용기 내의 샘플을 할로겐 램프를 이용해서 가열하고, 샘플의 온도가 증가되는 경우에 샘플 전체로부터 발생하는 가스 성분을 4중극 질량 분석계(QMS: Quardrupole Mass Spectrometer)에 의해 검출하는 분석 방법이라는 점에 주목한다. 검출되는 가스 성분은 M/z(질량/전하)의 값에 의해 서로 구별되어, 질량 스펙트럼의 형태로 검출된다.
본 예에서, TDS 분석은 ESCO 주식회사 제조의 WA1000S를 이용해서 행하였다. 이하의 측정 조건 하에서 H2O에 상당하는 M/z=18의 질량 스펙트럼을 검출하였다: SEM 전압은 1500V이고, 기판 표면 온도는 실온 내지 400℃이고, 진공도는 1.5×10-7Pa 이하이고, Dwell Time은 0.2(sec/U)이고, 승온 속도는 30(℃/min)이었다.
샘플 P1 내지 샘플 P5의 TDS 분석 결과를 도 27에 도시한다. 도 27에 도시한 그래프에서, 종축은 탈리되는 물 분자량(M/z=18)[molecules/cm3](counts)을 나타내고, 횡축은 기판 온도(℃)를 나타낸다. 본 명세서에서, 탈리된 물 분자량은, M/z=18인 질량 스펙트럼의 300℃ 근방의 온도에서의 적분값을 계산하여 얻어지며, 즉, 산화물 반도체막으로부터 탈리되는 물 분자량이다. M/z=18인 질량 스펙트럼에서, 온도가 100℃ 근방인 영역에서도 피크가 존재하지만, 이러한 피크는 산화물 반도체막의 표면에 흡착된 수분량을 나타내는 것으로 가정되어, 탈리된 물 분자량으로서 카운트하지 않는다.
도 27의 그래프는 성막 시의 기판 온도가 증가됨에 따라, 각 샘플로부터 탈리되는 물 분자량이 감소되는 것을 도시한다. 따라서, 성막 시의 기판 온도를 증가시킴으로써, 즉, 산화물 반도체막에 c축 배향의 결정 영역을 형성함으로써, 산화물 반도체막에 포함되는, H2O(물) 분자로 대표되는 H(수소 원자)를 포함하는 분자나 이온을 저감할 수 있다.
상술한 바와 같이, c축 배향의 결정 영역을 포함하는 산화물 반도체막을 형성함으로써, 산화물 반도체막에서 캐리어의 공급원일 수 있는, H2O(물) 분자로 대표되는 H(수소 원자)를 포함하는 분자나 이온 등의 불순물을 저감할 수 있다. 따라서, 산화물 반도체막의 전기 전도도가 변화되는 것을 방지하여, 산화물 반도체막을 포함한 트랜지스터의 신뢰성을 향상시킬 수 있다.
<7. 2차 이온 질량 분석>
이 부분에서는, 상기의 실시예에 따라 산화물 반도체막을 형성하고, 산화물 반도체막을 2차 이온 질량 분석(SIMS: Secondary Ion Mass Spectrometry)을 이용해서 평가하였다. 그 결과에 대해서 이하에서 설명한다.
이 부분에서, 스퍼터링법을 이용해서 석영 기판 위에 산화물 반도체막을 형성하여, 성막 시의 기판 온도가 실온인 샘플 Q1 내지 샘플 Q7과, 성막 시의 기판 온도가 400℃인 샘플 R1 내지 샘플 R7을 형성하였다. 본 명세서에서, 샘플 Q1 내지 샘플 Q7 각각은, c축 배향의 결정 영역을 포함하지 않는 산화물 반도체막이며, 샘플 R1 내지 샘플 R7 각각은, c축 배향의 결정 영역을 포함하는 산화물 반도체막이다. 산화물 반도체막을 형성하기 위한 타겟은, In2O3:Ga2O3:ZnO=1:1:2 [몰수비]의 조성비를 갖는다. 이외의 조건은 이하와 같았다: 성막 가스 흐름에 대해서, 아르곤 가스의 흐름은 30sccm이고, 산소 가스의 흐름은 15sccm이고, 압력은 0.4Pa이고, 기판과 타겟간 거리는 60mm이고, 무선 주파수(RF) 전력은 0.5kW이고, 막 두께는 300nm였다. 석영 기판에, 미리 질소 분위기에서 850℃로 1시간 동안 열처리를 하였다.
샘플 Q2 내지 샘플 Q7, 샘플 R2 내지 샘플 R7 각각에 있어서, 산화물 반도체막을 형성한 후에, 산화물 반도체막이 형성된 석영 기판에 가열 처리를 행하였다. 가열 처리는 질소 분위기에서 미리 정해진(predetermined) 온도까지 온도를 증가시키고, 질소 분위기로부터 산소 분위기로 분위기를 전환하여 미리 정해진 온도를 1시간 동안 유지하고, 그 후 그 온도를 산소 분위기에서 감소시키는 방식으로 행하였다. 미리 정해진 온도는, 샘플 Q2 및 샘플 R2에서는 200℃이고, 샘플 Q3 및 샘플 R3에서는 250℃이고, 샘플 Q4 및 샘플 R4에서는 350℃이고, 샘플 Q5 및 샘플 R5에서는 450℃이고, 샘플 Q6 및 샘플 R6에서는 550℃이고, 샘플 Q7 및 샘플 R7에서는 650℃였다. 이러한 방식으로, 산화물 반도체막을 석영 기판 위에 각각 형성한 샘플 Q1 내지 샘플 Q7, 샘플 R1 내지 샘플 R7를 제조하였다.
이 부분에서, 샘플 Q1 내지 샘플 Q7, 샘플 R1 내지 샘플 R7 각각에 SIMS 분석을 행하였다. 샘플 Q1 내지 샘플 Q7의 SIMS 분석 결과를 도 28의 (A)에 도시하고, 샘플 R1 내지 샘플 R7의 SIMS 분석 결과를 도 28의 (B)에 도시한다. 도 28의 (A) 및 도 28의 (B)에 도시한 그래프에서, 종축은 수소(H)의 농도(atoms/cm3)를 나타내고, 횡축은 산화물 반도체막 표면으로부터의 산화물 반도체막의 깊이(nm) 및 석영 기판의 깊이(nm)를 나타낸다.
도 28의 (A) 및 도 28의 (B)의 그래프로부터, 샘플 Q1과 샘플 R1의 산화물 반도체막에서의 수소 농도는 실질적으로 동등하지만, 샘플 R2 내지 샘플 R7의 산화물 반도체막에서의 수소 농도는 각각 샘플 Q2 내지 샘플 Q7보다 더 낮은 것으로 보인다. 이는, 산화물 반도체막 형성 시의 기판 온도가 높을수록, 나중에 행해진 가열 처리에서 산화물 반도체막에 수소의 혼입이 더 적게 일어나는 경향을 나타낸다. 특히, 샘플 Q3 내지 샘플 Q5의 그래프는, 가열 처리시의 온도를 증가시킴에 따라, 산화물 반도체막의 표면측으로부터 수소가 혼입되고, 수소 농도가 높은 층이 산화물 반도체막의 내부까지 넓어지고, 온도를 더 증가시키면 산화물 반도체막의 표면측으로부터 수소가 탈리되는 것을 도시한다. 이러한 방식으로, 산화물 반도체막이, c축 배향의 결정 영역을 포함하지 않을 경우, 가열 처리로 인한 수소의 혼입이나 탈리가 일어난다. 그러나, 산화물 반도체막에 c축 배향의 결정 영역을 각각 포함하는 샘플 R2 내지 샘플 R7에서는 이러한 현상은 관찰되지 않는다.
이는, 산화물 반도체 형성 시에 기판 온도를 증가시켜, 산화물 반도체막에 c축 배향의 결정 영역을 형성함으로써, 수소가 결합하기 쉬운 댕글링 본드 등이 산화물 반도체막에서 저감되기 때문이라고 생각할 수 있다.
따라서, 산화물 반도체 형성 시에 기판 온도를 증가시켜서, 산화물 반도체막에 c축 배향의 결정 영역을 형성함으로써, 산화물 반도체막에서 캐리어의 공급원이 될 수 있는 수소가 가열 처리에 의해 증가하는 것을 방지할 수 있다. 따라서, 산화물 반도체막의 전기 전도도가 변화되는 것을 방지하여, 산화물 반도체막을 포함한 트랜지스터의 신뢰성을 향상시킬 수 있다.
본원은 2010년 12월 3일에 일본 특허청에 출원된 일본 특허 출원 번호 제2010-270557호에 기초하며, 그 전체 내용은 본원에 참조로서 원용된다.
11: 사이트
12: In 원자
13: Ga 원자
14: Zn 원자
15: O 원자
31: 처리실
33: 배기 수단
35: 가스 공급 수단
37: 전원 장치
40: 기판 지지체
41: 타겟
43: 이온
45: 원자
47: 원자
51: 기판
53: 하지 절연막
55: 산화물 반도체막
56: 산화물 반도체막
59: 산화물 반도체막
63: 게이트 절연막
65: 게이트 전극
69: 절연막
120: 트랜지스터
130: 트랜지스터
140: 트랜지스터
150: 트랜지스터
160: 트랜지스터
170: 트랜지스터
180: 트랜지스터
351: 기판
353: 하지 절연막
359: 산화물 반도체막
363: 게이트 절연막
365: 게이트 전극
369: 절연막
371: 금속 산화물막
373: 금속 산화물막
55a: 시드 결정
55b: 산화물 반도체막
56a: 시드 결정
56b: 산화물 반도체막
61a: 소스 전극
61b: 드레인 전극
361a: 소스 전극
361b: 드레인 전극
500: 기판
501: 화소부
502: 주사선 구동 회로
503: 주사선 구동 회로
504: 신호선 구동 회로
510: 용량 배선
512: 게이트 배선
513: 게이트 배선
514: 드레인 전극층
516: 트랜지스터
517: 트랜지스터
518: 액정 소자
519: 액정 소자
520: 화소
521: 스위칭 트랜지스터
522: 구동 트랜지스터
523: 용량 소자
524: 발광 소자
525: 신호선
526: 주사선
527: 전원선
528: 공통 전극
1001: 본체
1002: 하우징
1004: 키보드 버튼
1021: 본체
1022: 고정부
1023: 표시부
1024: 조작 버튼
1025: 외부 메모리 슬롯
1030: 하우징
1031: 하우징
1032: 표시 패널
1033: 스피커
1034: 마이크
1035: 조작 키
1036: 포인팅 디바이스
1037: 카메라 렌즈
1038: 외부 접속 단자
1040: 태양 전지
1041: 외부 메모리 슬롯
1050: 텔레비전 장치
1051: 하우징
1052: 기억 매체 녹화 재생부
1053: 표시부
1054: 외부 접속 단자
1055: 스탠드
1056: 외부 메모리
1003a: 표시부
1003b: 표시부

Claims (15)

  1. 반도체 장치로서,
    게이트 전극과,
    제1 결정 영역과 제2 결정 영역을 포함하는 산화물 반도체막과,
    상기 게이트 전극과 상기 산화물 반도체막 사이의 게이트 절연막
    을 포함하고,
    상기 제1 결정 영역 및 상기 제2 결정 영역 각각은 결정 구조를 포함하고,
    상기 결정 구조의 c축과, 상기 산화물 반도체막의 표면의 법선 사이의 각도는 0°이상 20°이하이고,
    상기 산화물 반도체막은 비단결정(non-single-crystal) 상태이며,
    상기 제1 결정 영역의 a축 방향은 상기 제2 결정 영역의 a축 방향과 상이하며,
    상기 제1 결정 영역의 b축 방향은 상기 제2 결정 영역의 b축 방향과 상이한, 반도체 장치.
  2. 반도체 장치로서,
    게이트 전극과,
    제1 결정 영역을 포함하는 산화물 반도체막과,
    상기 산화물 반도체막과 접하고, 제2 결정 영역을 포함하는 금속 산화물막과,
    상기 게이트 전극과 상기 산화물 반도체막 사이의 게이트 절연막
    을 포함하고,
    상기 제1 결정 영역은 결정 구조를 포함하고,
    상기 결정 구조의 c축과, 상기 산화물 반도체막의 표면의 법선 사이의 각도는 0°이상 20°이하이고,
    상기 c축은 상기 산화물 반도체막과 상기 금속 산화물막 사이의 계면에서 연속 배향되는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막 위에 소스 전극 및 드레인 전극을 더 포함하고,
    상기 게이트 전극은 상기 소스 전극 및 상기 드레인 전극과 중첩하는, 반도체 장치.
  4. 제1항에 있어서,
    제1 금속 산화물막 및 제2 금속 산화물막을 더 포함하고,
    상기 산화물 반도체막은 상기 제1 금속 산화물막 위에 설치되고,
    상기 제2 금속 산화물막은 상기 산화물 반도체막 위에 설치되고,
    상기 제1 금속 산화물막의 에너지 갭은 상기 산화물 반도체막의 에너지 갭보다 크며,
    상기 제2 금속 산화물막의 에너지 갭은 상기 산화물 반도체막의 상기 에너지 갭보다 큰, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막의 ESR 측정에서의 ｇ값이 1.93 근방인 영역에서의 신호의 스핀 밀도는 1.3×1018spins/cm3보다 작은, 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막의 수소의 농도는 5×1019atoms/cm3 이하인, 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막의 알칼리 금속의 농도는 5×1016atoms/cm3 이하인, 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막의 리튬의 농도는 5×1015atoms/cm3 이하인, 반도체 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막의 나트륨의 농도는 5×1016atoms/cm3 이하인, 반도체 장치.
  10. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막의 칼륨의 농도는 5×1015atoms/cm3 이하인, 반도체 장치.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 결정 영역의 크기는 1nm 이상 1000nm 이하인, 반도체 장치.
  12. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체막은 실질적으로 진성인, 반도체 장치.
  13. 제1항 또는 제2항에 있어서,
    상기 결정 구조의 a-b면을 따른 배향은 상기 산화물 반도체막의 X선 회절 스펙트럼에 의해 나타나지 않는, 반도체 장치.
  14. 제13항에 있어서,
    상기 X선 회절 스펙트럼은, 회전축으로서 상기 c축을 이용하여 상기 산화물 반도체막을 회전시키면서 면내(in-plane)법에 의해 측정되는, 반도체 장치.
  15. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체 막은 인듐을 포함하는, 반도체 장치.
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JP2023181500A (ja) 2023-12-21
US20150179805A1 (en) 2015-06-25
TW202109898A (zh) 2021-03-01
TW202425354A (zh) 2024-06-16
TWI553873B (zh) 2016-10-11
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TW201842676A (zh) 2018-12-01
KR20190077596A (ko) 2019-07-03
JP2024045486A (ja) 2024-04-02
KR102110496B1 (ko) 2020-05-13
TW201624718A (zh) 2016-07-01
US9711655B2 (en) 2017-07-18
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KR102505248B1 (ko) 2023-03-03
KR20240025046A (ko) 2024-02-26
KR20130118921A (ko) 2013-10-30
JP5689490B2 (ja) 2015-03-25
TW201545355A (zh) 2015-12-01
US9331208B2 (en) 2016-05-03
JP2013149995A (ja) 2013-08-01
JP2015128164A (ja) 2015-07-09
JP2018182343A (ja) 2018-11-15
TWI834109B (zh) 2024-03-01
US20210159345A1 (en) 2021-05-27
TW201810679A (zh) 2018-03-16
KR20150103317A (ko) 2015-09-09
TWI562365B (en) 2016-12-11
TW201236157A (en) 2012-09-01
US8669556B2 (en) 2014-03-11
US20130214273A1 (en) 2013-08-22
KR20130124514A (ko) 2013-11-14
DE112011104002B4 (de) 2023-07-27
KR102637010B1 (ko) 2024-02-16
TWI606591B (zh) 2017-11-21
DE112011104002T5 (de) 2013-08-29
KR101995082B1 (ko) 2019-07-02
TWI577025B (zh) 2017-04-01
JP2013102171A (ja) 2013-05-23
KR101457833B1 (ko) 2014-11-05
TWI713225B (zh) 2020-12-11
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JP2012134475A (ja) 2012-07-12
US8680522B2 (en) 2014-03-25
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