WO2018101089A1 - 液晶装置、液晶装置の残留ｄｃ電圧値を求める方法、液晶装置の駆動方法、および液晶装置の製造方法 - Google Patents

液晶装置、液晶装置の残留ｄｃ電圧値を求める方法、液晶装置の駆動方法、および液晶装置の製造方法 Download PDF

Info

Publication number
WO2018101089A1
WO2018101089A1 PCT/JP2017/041529 JP2017041529W WO2018101089A1 WO 2018101089 A1 WO2018101089 A1 WO 2018101089A1 JP 2017041529 W JP2017041529 W JP 2017041529W WO 2018101089 A1 WO2018101089 A1 WO 2018101089A1
Authority
WO
WIPO (PCT)
Prior art keywords
liquid crystal
voltage
value
electrode
layer
Prior art date
Application number
PCT/JP2017/041529
Other languages
English (en)
French (fr)
Inventor
真伸 水崎
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to JP2018553783A priority Critical patent/JP6717972B2/ja
Priority to CN201780073178.0A priority patent/CN109997071B/zh
Priority to US16/464,312 priority patent/US11041891B2/en
Publication of WO2018101089A1 publication Critical patent/WO2018101089A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/064—Two dimensional planar arrays using horn or slot aerials
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
    • G01R19/2503—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques for measuring voltage only, e.g. digital volt meters (DVM's)
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/364—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith using a particular conducting material, e.g. superconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q13/00—Waveguide horns or mouths; Slot antennas; Leaky-waveguide antennas; Equivalent structures causing radiation along the transmission path of a guided wave
    • H01Q13/20—Non-resonant leaky-waveguide or transmission-line antennas; Equivalent structures causing radiation along the transmission path of a guided wave
    • H01Q13/22—Longitudinal slot in boundary wall of waveguide or transmission line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/0006—Particular feeding systems
    • H01Q21/0012—Radial guide fed arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/20—Arrays of individually energised antenna units similarly polarised and spaced apart the units being spaced along or adjacent to a curvilinear path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
    • H01Q3/26—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture
    • H01Q3/30—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array
    • H01Q3/34—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the relative phase or relative amplitude of energisation between two or more active radiating elements; varying the distribution of energy across a radiating aperture varying the relative phase between the radiating elements of an array by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q3/00—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system
    • H01Q3/44—Arrangements for changing or varying the orientation or the shape of the directional pattern of the waves radiated from an antenna or antenna system varying the electric or magnetic characteristics of reflecting, refracting, or diffracting devices associated with the radiating element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136254—Checking; Testing

Definitions

  • the present invention relates to a liquid crystal device, a driving method of the liquid crystal device, and a manufacturing method of the liquid crystal device.
  • the liquid crystal device widely includes devices having a liquid crystal capacity.
  • a scanning antenna also referred to as a “liquid crystal array antenna” in which an antenna unit (sometimes referred to as “element antenna”) has a liquid crystal capacity and a liquid crystal display.
  • an antenna unit sometimes referred to as “element antenna”
  • Antennas for mobile communications and satellite broadcasting require a function to change the beam direction (referred to as “beam scanning” or “beam steering”).
  • beam scanning As an antenna having such a function (hereinafter referred to as a “scanned antenna”), a phased array antenna having an antenna unit is known.
  • the conventional phased array antenna is expensive and has become an obstacle to popularization in consumer products. In particular, as the number of antenna units increases, the cost increases significantly.
  • Non-Patent Documents 1 to 5 scanning antennas using a large dielectric anisotropy (birefringence index) of liquid crystal materials (including nematic liquid crystals and polymer dispersed liquid crystals) have been proposed (Patent Documents 1 to 5 and Non-Patent Document 1). Since the dielectric constant of the liquid crystal material has frequency dispersion, in this specification, the dielectric constant in the microwave frequency band (also referred to as “dielectric constant for microwave”) is particularly referred to as “dielectric constant M ( ⁇ M )”. Will be written.
  • Patent Document 3 and Non-Patent Document 1 describe that a low-cost scanning antenna can be obtained by utilizing the technology of a liquid crystal display device (hereinafter referred to as “LCD”).
  • LCD liquid crystal display device
  • an embodiment of the present invention aims to provide a scanning antenna that can be mass-produced by using a conventional LCD manufacturing technique and a manufacturing method thereof.
  • Another embodiment of the present invention aims to suppress deterioration in characteristics or reliability of a liquid crystal device in which a change in a residual DC voltage value such as a scanning antenna is relatively large.
  • Still another embodiment of the present invention aims to provide a method for electrically and quantitatively determining a residual DC voltage value.
  • a method of determining a residual DC voltage value of a liquid crystal device includes: a first substrate; a second substrate; a liquid crystal layer provided between the first substrate and the second substrate; An active region having a plurality of liquid crystal capacitors and a plurality of TFTs each connected to one of the plurality of liquid crystal capacitors; and a region other than the active region. And a non-active region having at least one monitor capacitor, wherein the plurality of liquid crystal capacitors and the at least one monitor capacitor include the liquid crystal layer and determine a residual DC voltage value of the liquid crystal device. Measuring the current flowing through the other electrode while applying a positive and negative symmetrical triangular wave voltage to one of the pair of electrodes of the at least one monitoring capacitor.
  • a step of generating a VI curve, and in the VI curve, a voltage value Vmax having the largest absolute value where the current value takes a positive maximum value or a minimum value, and a minimum value or maximum value having a negative current value are obtained.
  • the area of the portion of the liquid crystal layer included in the at least one monitor capacitor is 25 mm 2 or more.
  • the at least one monitoring capacitor is disposed closer to the seal portion than the active region.
  • the at least one monitoring capacitor includes two monitoring capacitors arranged to face each other with the active region interposed therebetween.
  • the liquid crystal device is a scanning antenna, and the scanning antenna has a plurality of antenna units, and each of the plurality of antenna units has a corresponding one of the plurality of liquid crystal capacitors.
  • a method for determining a residual DC voltage value of a liquid crystal device includes a first substrate, a second substrate, a liquid crystal layer provided between the first substrate and the second substrate, A plurality of liquid crystal capacitors, and a plurality of TFTs each connected to one of the plurality of liquid crystal capacitors, wherein the plurality of liquid crystal capacitors are connected to the liquid crystal layer.
  • a residual DC voltage value of a liquid crystal device including a group of two or more liquid crystal capacitors adjacent to each other out of the plurality of liquid crystal capacitors.
  • the current value is a positive maximum value or Voltage value with the largest absolute value that takes the minimum value a step of obtaining max and a voltage value Vmin having the largest absolute value at which the current value takes a negative minimum value or a maximum value, and a step of obtaining a half of the sum of Vmax and Vmin as a residual DC voltage value.
  • the frequency of the triangular wave voltage is 0.01 Hz to 100 Hz.
  • the absolute value of the amplitude of the triangular wave voltage is 1 V or more and 10 V or less.
  • a driving method of a liquid crystal device surrounds a first substrate, a second substrate, a liquid crystal layer provided between the first substrate and the second substrate, and the liquid crystal layer.
  • An active region having a plurality of liquid crystal capacitors and a plurality of TFTs each connected to one of the plurality of liquid crystal capacitors; and at least one region other than the active region.
  • the voltage value Vmax having the largest absolute value where the current value has a positive maximum value or the minimum value
  • the voltage value Vmin having the largest absolute value where the current value has a negative minimum value or a maximum value.
  • the driving method of the liquid crystal device repeats the steps (a) to (d) a plurality of times, and the second and subsequent steps (d) include the previous residual DC voltage value and the current residual DC voltage.
  • the driving method of the liquid crystal device is a period in which the step (a) is not performed and the voltage is applied to any one of the plurality of liquid crystal capacitors.
  • the method further includes the step of applying a voltage having an average value or a maximum value of the voltages applied to the plurality of liquid crystal capacitors to the working capacitor.
  • a liquid crystal device includes a first substrate, a second substrate, a liquid crystal layer provided between the first substrate and the second substrate, and a seal portion surrounding the liquid crystal layer.
  • An active region having a plurality of liquid crystal capacitors and a plurality of TFTs each connected to one of the plurality of liquid crystal capacitors, and at least one monitor capacitor located in a region other than the active region A plurality of liquid crystal capacitors and the at least one monitor capacitor including the liquid crystal layer, wherein the liquid crystal device has a predetermined voltage across the plurality of liquid crystal capacitors.
  • a rDC voltage measurement circuit wherein the drive circuit and the rDC voltage measurement circuit include one of a pair of electrodes of the at least one monitoring capacitor.
  • step (A) generating a VI curve by measuring a current flowing through the other electrode while applying a positive and negative symmetrical triangular wave voltage to the current curve, and the current value in the VI curve is a positive maximum value.
  • a step (b) of obtaining a voltage value Vmax having the largest absolute value taking the minimum value and a voltage value Vmin having the largest absolute value taking the current value having a negative minimum value or maximum value, and the sum of Vmax and Vmin The step (c) of obtaining a half of the residual DC voltage value as a residual DC voltage value and the step (d) of setting a common voltage supplied to the plurality of liquid crystal capacitors so as to cancel the residual DC voltage value are performed. It is configured as follows.
  • a method of manufacturing a liquid crystal device includes a first substrate, a second substrate, a liquid crystal layer provided between the first substrate and the second substrate, and a seal surrounding the liquid crystal layer.
  • An active region having a plurality of liquid crystal capacitors and a plurality of TFTs each connected to one of the plurality of liquid crystal capacitors, and at least one monitor located in a region other than the active region
  • a stabilizing step wherein the stabilizing step includes one of a pair of electrodes of each of the at least one monitor capacitor and the plurality of liquid crystal capacitors in the active region.
  • Step (C) for obtaining a voltage value Vmax having the largest absolute value taking a current value and a voltage value Vmin having the largest absolute value taking a current value having a negative minimum value or a maximum value, and 2 minutes of the sum of Vmax and Vmin
  • the step (D) of determining 1 as a residual DC voltage value and the step (E) of setting a common voltage supplied to the plurality of liquid crystal capacitors so as to cancel the residual DC voltage value are repeated a plurality of times.
  • Second and later Step (E) includes a step of obtaining a difference between the previous residual DC voltage value and the current residual DC voltage value (Es1), and a step of determining whether the difference is equal to or less than a predetermined value (Es2). The steps (A) to (E) are repeated until the determination result of the step (Es2) becomes positive.
  • a liquid crystal device having a liquid crystal capacitance connected via a TFT, a method for determining a residual DC voltage value of the liquid crystal device, a method for driving the liquid crystal device, and a method for manufacturing the liquid crystal device are provided.
  • a scanning antenna that can be mass-produced using a conventional LCD manufacturing technique and a manufacturing method thereof are provided.
  • FIG. 1 It is sectional drawing which shows typically a part of scanning antenna 1000 of 1st Embodiment.
  • A) And (b) is a typical top view which shows the TFT substrate 101 and the slot substrate 201 in the scanning antenna 1000, respectively.
  • (A) And (b) is sectional drawing and the top view which show typically the antenna unit area
  • (A) to (c) are cross-sectional views schematically showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT of the TFT substrate 101, respectively.
  • 5 is a diagram illustrating an example of a manufacturing process of the TFT substrate 101.
  • FIG. 4 is a cross-sectional view schematically showing an antenna unit region U and a terminal part IT in the slot substrate 201.
  • FIG. 4 is a schematic cross-sectional view for explaining a transfer portion in the TFT substrate 101 and the slot substrate 201.
  • FIG. (A)-(c) is sectional drawing which respectively shows the gate terminal part GT of the TFT substrate 102 in 2nd Embodiment, the source terminal part ST, and the transfer terminal part PT.
  • 5 is a diagram illustrating an example of a manufacturing process of the TFT substrate 102.
  • FIG. (A)-(c) is sectional drawing which respectively shows the gate terminal part GT of the TFT substrate 103 in 3rd Embodiment, the source terminal part ST, and the transfer terminal part PT.
  • 5 is a diagram illustrating an example of a manufacturing process of the TFT substrate 103.
  • FIG. 4 is a schematic cross-sectional view for explaining a transfer portion in the TFT substrate 103 and the slot substrate 203.
  • FIG. (A) is a schematic plan view of the TFT substrate 104 having the heater resistance film 68
  • (b) is a schematic plan view for explaining the sizes of the slot 57 and the patch electrode 15.
  • (A) And (b) is a figure which shows the typical structure of resistance heating structure 80a and 80b, and electric current distribution.
  • (A)-(c) is a figure which shows the typical structure and electric current distribution of resistance heating structure 80c-80e.
  • (A) is typical sectional drawing of liquid crystal panel 100Pa which has the resistive film 68 for heaters
  • (b) is typical sectional drawing of liquid crystal panel 100Pb which has the resistive film 68 for heaters. It is a figure which shows the equivalent circuit of one antenna unit of the scanning antenna by embodiment of this invention.
  • (A)-(c), (e)-(g) is a figure which shows the example of the waveform of each signal used for the drive of the scanning antenna of embodiment, (d) performs dot inversion drive. It is a figure which shows the waveform of the display signal of the LCD panel.
  • (A)-(e) is a figure which shows the other example of the waveform of each signal used for the drive of the scanning antenna of embodiment.
  • (A)-(e) is a figure which shows the further another example of the waveform of each signal used for the drive of the scanning antenna of embodiment. It is a graph for demonstrating the relationship between the increase in rDC voltage value and an antenna characteristic, and is a conceptual graph which took the voltage applied to a liquid crystal capacitance on a horizontal axis, and took the resonant frequency as an antenna characteristic on the vertical axis
  • (A) is a figure which shows the example of the VI curve of the liquid crystal capacity of ECB mode
  • (b) and (c) are the positive maximum value vicinity of the VI curve of (a), and a negative minimum. It is a figure which expands and shows each value vicinity.
  • (A) is a figure which shows the example of the VI curve of the capacity
  • (b) and (c) are the positive minimum value vicinity of the VI curve of (a), and negative
  • It is a typical top view showing scanning antenna 1000A by an embodiment of the present invention. It is a typical top view which shows non-transmission-and-reception area
  • FIG. 6 is a flowchart illustrating an example of a flow for setting a slot voltage in accordance with an increase in an rDC voltage value after applying stress using an rDC voltage measurement apparatus 500.
  • FIG. 6 is a schematic plan view showing another scanning antenna 1000B according to an embodiment of the present invention.
  • TFT-LCD TFT type LCD
  • description of items well known in the technical field of LCD may be omitted.
  • basic technology of TFT-LCD for example, Liquid Crystals, Applications and Uses, Vol. 1-3 (Editor: Birenda Bahadur, Publisher: World Scientific Pub Co Inc).
  • the entire disclosure content of the above documents is incorporated herein by reference.
  • LCD transmissive TFT-LCD
  • FIGS. 35 (a) and 35 (b) The structure and operation of a typical transmissive TFT-LCD (hereinafter simply referred to as “LCD”) 900 will be described with reference to FIGS. 35 (a) and 35 (b).
  • LCD 900 in a vertical electric field mode for example, a TN mode or a vertical alignment mode
  • a voltage is applied in the thickness direction of the liquid crystal layer
  • the frame frequency (typically twice the polarity reversal frequency) of the voltage applied to the liquid crystal capacitance of the LCD is 240 Hz even when driven at 4 ⁇ speed, for example, and the dielectric constant ⁇ of the liquid crystal layer as the dielectric layer of the liquid crystal capacitance of the LCD Is different from the dielectric constant M ( ⁇ M ) for microwaves (for example, satellite broadcasting, Ku band (12 to 18 GHz), K band (18 to 26 GHz), Ka band (26 to 40 GHz)).
  • the transmissive LCD 900 includes a liquid crystal display panel 900a, a control circuit CNTL, a backlight (not shown), a power supply circuit (not shown), and the like.
  • the liquid crystal display panel 900a includes a liquid crystal display cell LCC and a drive circuit including a gate driver GD and a source driver SD.
  • the drive circuit may be mounted on the TFT substrate 910 of the liquid crystal display cell LCC, or a part or all of the drive circuit may be integrated (monolithic) on the TFT substrate 910.
  • FIG. 35 (b) schematically shows a cross-sectional view of a liquid crystal display panel (hereinafter referred to as “LCD panel”) 900a included in the LCD 900.
  • the LCD panel 900a includes a TFT substrate 910, a counter substrate 920, and a liquid crystal layer 930 provided therebetween.
  • Both the TFT substrate 910 and the counter substrate 920 have transparent substrates 911 and 921 such as glass substrates.
  • a plastic substrate may be used in addition to a glass substrate.
  • the plastic substrate is formed of, for example, a transparent resin (for example, polyester) and glass fiber (for example, a nonwoven fabric).
  • the display area DR of the LCD panel 900a is composed of pixels P arranged in a matrix.
  • a frame region FR that does not contribute to display is formed around the display region DR.
  • the liquid crystal material is sealed in the display region DR by a seal portion (not shown) formed so as to surround the display region DR.
  • the seal portion is formed by, for example, curing a sealing material including an ultraviolet curable resin and a spacer (for example, resin beads or silica beads), and adheres and fixes the TFT substrate 910 and the counter substrate 920 to each other.
  • the spacer in the sealing material controls the gap between the TFT substrate 910 and the counter substrate 920, that is, the thickness of the liquid crystal layer 930 to be constant.
  • columnar spacers are formed using a UV curable resin in a light-shielded portion (for example, on the wiring) in the display region DR.
  • a light-shielded portion for example, on the wiring
  • a TFT 912 In the TFT substrate 910, a TFT 912, a gate bus line (scanning line) GL, a source bus line (display signal line) SL, a pixel electrode 914, an auxiliary capacitance electrode (not shown), a CS bus line (auxiliary capacitance) are formed on a transparent substrate 911. Line) (not shown) is formed.
  • the CS bus line is provided in parallel with the gate bus line.
  • the next stage gate bus line may be used as a CS bus line (CS on gate structure).
  • the pixel electrode 914 is covered with an alignment film (for example, a polyimide film) that controls the alignment of the liquid crystal.
  • the alignment film is provided in contact with the liquid crystal layer 930.
  • the TFT substrate 910 is often arranged on the backlight side (the side opposite to the observer).
  • the counter substrate 920 is often arranged on the viewer side of the liquid crystal layer 930.
  • the counter substrate 920 has a color filter layer (not shown), a counter electrode 924, and an alignment film (not shown) on the transparent substrate 921.
  • the counter electrode 924 is also referred to as a common electrode because it is provided in common to the plurality of pixels P constituting the display region DR.
  • the color filter layer includes a color filter (for example, a red filter, a green filter, and a blue filter) provided for each pixel P, and a black matrix (a light shielding layer) for shielding light unnecessary for display.
  • the black matrix is disposed so as to shield light between the pixels P in the display region DR and the frame region FR, for example.
  • the pixel electrode 914 of the TFT substrate 910, the counter electrode 924 of the counter substrate 920, and the liquid crystal layer 930 therebetween constitute a liquid crystal capacitor Clc.
  • Each liquid crystal capacitor corresponds to a pixel.
  • an auxiliary capacitor CS electrically connected in parallel with the liquid crystal capacitor Clc is formed.
  • the auxiliary capacitor CS typically includes an electrode having the same potential as the pixel electrode 914, an inorganic insulating layer (for example, a gate insulating layer (SiO 2 layer)), and an auxiliary capacitor electrode connected to the CS bus line. Composed.
  • the same common voltage as that of the counter electrode 924 is supplied from the CS bus line.
  • Factors that cause the voltage (effective voltage) applied to the liquid crystal capacitance Clc to decrease are (1) those based on the CR time constant, which is the product of the capacitance value C Clc of the liquid crystal capacitance Clc and the resistance value R, (2) There are interfacial polarization due to ionic impurities contained in the liquid crystal material and / or orientation polarization of liquid crystal molecules. Among these, the CR time constant contributes greatly to the liquid crystal capacitor Clc, and the CR time constant can be increased by providing the auxiliary capacitor CS electrically connected in parallel to the liquid crystal capacitor Clc.
  • the volume resistivity of the liquid crystal layer 930 which is a dielectric layer of the liquid crystal capacitance Clc, exceeds the order of 10 12 ⁇ ⁇ cm in the case of a widely used nematic liquid crystal material.
  • the display signal supplied to the pixel electrode 914 is the source bus line SL connected to the TFT 912 when the TFT 912 selected by the scanning signal supplied from the gate driver GD to the gate bus line GL is turned on.
  • This is a display signal supplied to.
  • the TFTs 912 connected to a certain gate bus line GL are simultaneously turned on, and at that time, a corresponding display signal is supplied from the source bus line SL connected to each TFT 912 of the pixel P in that row.
  • the first row for example, the uppermost row of the display surface
  • the mth row for example, the lowermost row of the display surface
  • An image (frame) is written and displayed. If the pixels P are arranged in a matrix of m rows and n columns, at least one source bus line SL is provided corresponding to each pixel column, and a total of at least n source bus lines SL are provided.
  • Such scanning is called line-sequential scanning, and the time until one pixel row is selected and the next row is selected is called a horizontal scanning period (1H).
  • the time until a row is selected is called the vertical scanning period (1V) or frame.
  • 1V (or one frame) is obtained by adding a blanking period to a period m ⁇ H for selecting all m pixel rows.
  • 1V 1 frame of the conventional LCD panel
  • 1V 1 frame of the conventional LCD panel
  • the NTSC signal is an interlace signal
  • the frame frequency is 30 Hz
  • the field frequency is 60 Hz.
  • 1V (1/60) Drive in sec (60 Hz drive).
  • the LCD panel 900a is so-called AC driven.
  • frame inversion driving is performed in which the polarity of the display signal is inverted every frame (every vertical scanning period). For example, in a conventional LCD panel, polarity inversion is performed every 1/60 sec (the polarity inversion period is 30 Hz).
  • dot inversion driving or line inversion driving is performed in order to uniformly distribute pixels having different polarities of applied voltages even within one frame. This is because it is difficult to completely match the magnitude of the effective voltage applied to the liquid crystal layer between the positive polarity and the negative polarity. For example, if the volume resistivity of the liquid crystal material is on the order of 10 12 ⁇ ⁇ cm, flicker is hardly visually recognized if dot inversion or line inversion driving is performed every 1/60 sec.
  • the scanning signal and the display signal in the LCD panel 900a are respectively supplied from the gate driver GD and the source driver SD to the gate bus line GL and the source bus line SL based on signals supplied from the control circuit CNTL to the gate driver GD and the source driver SD. Supplied.
  • the gate driver GD and the source driver SD are each connected to corresponding terminals provided on the TFT substrate 910.
  • the gate driver GD and the source driver SD may be mounted as a driver IC in the frame region FR of the TFT substrate 910, or may be formed monolithically in the frame region FR of the TFT substrate 910.
  • the counter electrode 924 of the counter substrate 920 is electrically connected to a terminal (not shown) of the TFT substrate 910 via a conductive portion (not shown) called transfer.
  • the transfer is formed, for example, so as to overlap the seal portion or by imparting conductivity to a part of the seal portion. This is to narrow the frame area FR.
  • a common voltage is directly or indirectly supplied to the counter electrode 924 from the control circuit CNTL. Typically, the common voltage is also supplied to the CS bus line as described above.
  • a scanning antenna using an antenna unit that utilizes the anisotropy (birefringence) of a large dielectric constant M ( ⁇ M ) of a liquid crystal material is a voltage applied to each liquid crystal layer of the antenna unit associated with a pixel of the LCD panel. Is controlled to change the effective dielectric constant M ( ⁇ M ) of the liquid crystal layer of each antenna unit, thereby forming a two-dimensional pattern for each antenna unit having a different capacitance (for displaying images on the LCD).
  • a phase difference corresponding to the capacitance of each antenna unit is given to electromagnetic waves (for example, microwaves) emitted from or received by the antenna, and formed by antenna units having different capacitances.
  • Non-Patent Documents 1 to 4 and Non-Patent Documents 1 and 2 for the basic structure and operating principle of a scanning antenna using a liquid crystal material.
  • Non-Patent Document 2 discloses a basic structure of a scanning antenna in which spiral slots are arranged. For reference, the entire disclosures of Patent Documents 1 to 4 and Non-Patent Documents 1 and 2 are incorporated herein by reference.
  • the antenna unit in the scanning antenna according to the embodiment of the present invention is similar to the pixel of the LCD panel, the structure of the pixel of the LCD panel is different, and the arrangement of a plurality of antenna units is also different from the pixel of the LCD panel. The sequence is different.
  • a basic structure of a scanning antenna according to an embodiment of the present invention will be described with reference to FIG. 1 showing a scanning antenna 1000 of a first embodiment described in detail later.
  • the scanning antenna 1000 is a radial inline slot antenna in which slots are concentrically arranged.
  • the scanning antenna according to the embodiment of the present invention is not limited to this, and for example, the slot arrangement may be various known arrangements. Good.
  • the arrangement of slots and / or antenna units the entire disclosure of Patent Document 5 is incorporated herein by reference.
  • FIG. 1 is a cross-sectional view schematically showing a part of the scanning antenna 1000 of the present embodiment, from a feeding pin 72 (see FIG. 2B) provided near the center of the concentrically arranged slots. A part of cross section along a radial direction is shown typically.
  • the scanning antenna 1000 includes a TFT substrate 101, a slot substrate 201, a liquid crystal layer LC disposed therebetween, a slot substrate 201, and a reflective conductive plate 65 disposed so as to face each other with the air layer 54 interposed therebetween. It has.
  • the scanning antenna 1000 transmits and receives microwaves from the TFT substrate 101 side.
  • the TFT substrate 101 includes a dielectric substrate 1 such as a glass substrate, a plurality of patch electrodes 15 formed on the dielectric substrate 1, and a plurality of TFTs 10. Each patch electrode 15 is connected to the corresponding TFT 10. Each TFT 10 is connected to a gate bus line and a source bus line.
  • the slot substrate 201 has a dielectric substrate 51 such as a glass substrate, and a slot electrode 55 formed on the liquid crystal layer LC side of the dielectric substrate 51.
  • the slot electrode 55 has a plurality of slots 57.
  • the reflective conductive plate 65 is disposed so as to face the slot substrate 201 with the air layer 54 interposed therebetween.
  • a layer formed of a dielectric having a low dielectric constant M with respect to microwaves for example, a fluororesin such as PTFE
  • the slot electrode 55, the reflective conductive plate 65, and the dielectric substrate 51 and the air layer 54 therebetween function as the waveguide 301.
  • the patch electrode 15, the portion of the slot electrode 55 including the slot 57, and the liquid crystal layer LC therebetween constitute an antenna unit U.
  • one patch electrode 15 is opposed to the portion of the slot electrode 55 including one slot 57 via the liquid crystal layer LC, thereby forming a liquid crystal capacitor.
  • the structure in which the patch electrode 15 and the slot electrode 55 face each other via the liquid crystal layer LC is similar to the structure in which the pixel electrode 914 and the counter electrode 924 of the LCD panel 900a shown in FIG. Yes. That is, the antenna unit U of the scanning antenna 1000 and the pixel P in the LCD panel 900a have a similar configuration.
  • the antenna unit has a configuration similar to the pixel P in the LCD panel 900a in that it has an auxiliary capacitor (see FIGS. 13A and 17) electrically connected in parallel with the liquid crystal capacitor. ing. However, the scanning antenna 1000 has many differences from the LCD panel 900a.
  • the performance required for the dielectric substrates 1 and 51 of the scanning antenna 1000 is different from the performance required for the substrate of the LCD panel.
  • the dielectric substrates 1 and 51 for the antenna preferably have a small dielectric loss with respect to the microwave (the dielectric loss tangent with respect to the microwave is represented as tan ⁇ M ).
  • the tan ⁇ M of the dielectric substrates 1 and 51 is preferably approximately 0.03 or less, and more preferably 0.01 or less.
  • a glass substrate or a plastic substrate can be used.
  • a glass substrate is superior to a plastic substrate in terms of dimensional stability and heat resistance, and is suitable for forming circuit elements such as TFTs, wirings, and electrodes using LCD technology.
  • the material forming the waveguide is air and glass
  • the glass has a higher dielectric loss, so that the thinner the glass can reduce the waveguide loss, preferably 400 ⁇ m or less. And more preferably 300 ⁇ m or less.
  • the conductive material used for the electrodes is also different.
  • An ITO film is often used as a transparent conductive film for pixel electrodes and counter electrodes of LCD panels.
  • ITO has a large tan ⁇ M for microwaves and cannot be used as a conductive layer in an antenna.
  • the slot electrode 55 functions as a wall of the waveguide 301 together with the reflective conductive plate 65. Therefore, in order to suppress transmission of microwaves through the wall of the waveguide 301, it is preferable that the thickness of the wall of the waveguide 301, that is, the thickness of the metal layer (Cu layer or Al layer) is large.
  • the electromagnetic wave is known to be attenuated to 1/20 (-26 dB), and if it is 5 times, it is attenuated to 1/150 (-43 dB). ing. Therefore, if the thickness of the metal layer is 5 times the skin depth, the electromagnetic wave transmittance can be reduced to 1%. For example, for a microwave of 10 GHz, if a Cu layer having a thickness of 3.3 ⁇ m or more and an Al layer having a thickness of 4.0 ⁇ m or more are used, the microwave can be reduced to 1/150.
  • the slot electrode 55 is preferably formed of a relatively thick Cu layer or Al layer.
  • the thickness of the Cu layer or Al layer there is no particular upper limit to the thickness of the Cu layer or Al layer, and it can be set as appropriate in consideration of the film formation time and cost.
  • Use of the Cu layer provides the advantage that it can be made thinner than using the Al layer.
  • the relatively thick Cu layer or Al layer can be formed not only by the thin film deposition method used in the LCD manufacturing process, but also by other methods such as attaching Cu foil or Al foil to the substrate.
  • the thickness of the metal layer is, for example, 2 ⁇ m or more and 30 ⁇ m or less. When forming by using a thin film deposition method, the thickness of the metal layer is preferably 5 ⁇ m or less.
  • an aluminum plate or a copper plate having a thickness of several millimeters can be used as the reflective conductive plate 65.
  • the patch electrode 15 does not constitute the waveguide 301 like the slot electrode 55, a Cu layer or an Al layer having a thickness smaller than that of the slot electrode 55 can be used.
  • the resistance is low in order to avoid a loss that changes into heat when vibration of free electrons in the vicinity of the slot 57 of the slot electrode 55 induces vibration of free electrons in the patch electrode 15.
  • the arrangement pitch of the antenna units U is greatly different from the pixel pitch.
  • the wavelength ⁇ is 25 mm, for example.
  • the pitch of the antenna unit U is ⁇ / 4 or less and / or ⁇ / 5 or less, it is 6.25 mm or less and / or 5 mm or less. This is more than 10 times larger than the pixel pitch of the LCD panel. Therefore, the length and width of the antenna unit U are also about 10 times larger than the pixel length and width of the LCD panel.
  • the arrangement of the antenna units U may be different from the arrangement of the pixels in the LCD panel.
  • an example in which concentric circles are arranged for example, see Japanese Patent Application Laid-Open No. 2002-217640
  • the present invention is not limited to this. Also good.
  • they may be arranged in a matrix.
  • the characteristics required for the liquid crystal material of the liquid crystal layer LC of the scanning antenna 1000 are different from the characteristics required for the liquid crystal material of the LCD panel.
  • the LCD panel changes the polarization state by giving a phase difference to the polarization of visible light (wavelength 380 nm to 830 nm) by changing the refractive index of the liquid crystal layer of the pixel (for example, rotating the polarization axis direction of linearly polarized light, or , Changing the degree of circular polarization of circularly polarized light).
  • the scanning antenna 1000 changes the phase of the microwave excited (re-radiated) from each patch electrode by changing the capacitance value of the liquid crystal capacitance of the antenna unit U.
  • the liquid crystal layer preferably has a large anisotropy ( ⁇ M ) of dielectric constant M ( ⁇ M ) with respect to microwaves, and preferably has a small tan ⁇ M.
  • ⁇ M is 4 or more and tan ⁇ M is 0.02 or less (both values are 19 Gz).
  • Kuki, Polymer 55, August, pp. A liquid crystal material having a ⁇ M of 0.4 or more and a tan ⁇ M of 0.04 or less described in 599-602 (2006) can be used.
  • the dielectric constant of a liquid crystal material has frequency dispersion, but the dielectric anisotropy ⁇ M for microwaves has a positive correlation with the refractive index anisotropy ⁇ n for visible light. Therefore, it can be said that the liquid crystal material for the antenna unit for the microwave is preferably a material having a large refractive index anisotropy ⁇ n for visible light.
  • the refractive index anisotropy ⁇ n of the liquid crystal material for LCD is evaluated by the refractive index anisotropy with respect to light having a wavelength of 550 nm.
  • nematic liquid crystal having ⁇ n of 0.3 or more, preferably 0.4 or more is used for an antenna unit for microwaves.
  • ⁇ n is preferably 0.4 or less.
  • the thickness of the liquid crystal layer is, for example, 1 ⁇ m to 500 ⁇ m.
  • FIG. 1 is a schematic partial cross-sectional view near the center of the scanning antenna 1000 as described in detail.
  • FIGS. 2A and 2B show the TFT substrate 101 and the slot substrate 201 in the scanning antenna 1000, respectively. It is a typical top view.
  • the scanning antenna 1000 has a plurality of antenna units U arranged two-dimensionally.
  • a plurality of antenna units are arranged concentrically.
  • the region of the TFT substrate 101 and the region of the slot substrate 201 corresponding to the antenna unit U are referred to as “antenna unit region”, and the same reference symbol U as that of the antenna unit is given.
  • an area defined by a plurality of antenna unit areas arranged two-dimensionally in the TFT substrate 101 and the slot substrate 201 is referred to as a “transmission / reception area R1”.
  • An area other than the transmission / reception area R1 is referred to as a “non-transmission / reception area R2”.
  • the non-transmission / reception region R2 is provided with a terminal portion, a drive circuit, and the like.
  • FIG. 2A is a schematic plan view showing the TFT substrate 101 in the scanning antenna 1000.
  • the transmission / reception region R1 has a donut shape when viewed from the normal direction of the TFT substrate 101.
  • the non-transmission / reception region R2 includes a first non-transmission / reception region R2a located at the center of the transmission / reception region R1 and a second non-transmission / reception region R2b located at the periphery of the transmission / reception region R1.
  • the outer diameter of the transmission / reception region R1 is, for example, 200 mm to 1500 mm, and is set according to the amount of communication.
  • each antenna unit region U includes a TFT and a patch electrode electrically connected to the TFT.
  • the source electrode of the TFT is electrically connected to the source bus line SL
  • the gate electrode is electrically connected to the gate bus line GL.
  • the drain electrode is electrically connected to the patch electrode.
  • a seal area Rs is arranged so as to surround the transmission / reception area R1.
  • a seal material (not shown) is applied to the seal region Rs. The sealing material adheres the TFT substrate 101 and the slot substrate 201 to each other and encloses liquid crystal between the substrates 101 and 201.
  • a gate terminal portion GT, a gate driver GD, a source terminal portion ST, and a source driver SD are provided outside the seal region Rs in the non-transmission / reception region R2.
  • Each of the gate bus lines GL is connected to the gate driver GD via the gate terminal portion GT.
  • Each of the source bus lines SL is connected to the source driver SD via the source terminal portion ST.
  • the source driver SD and the gate driver GD are formed on the dielectric substrate 1, but one or both of these drivers may be provided on another dielectric substrate.
  • a plurality of transfer terminal portions PT are also provided.
  • the transfer terminal portion PT is electrically connected to the slot electrode 55 (FIG. 2B) of the slot substrate 201.
  • a connection portion between the transfer terminal portion PT and the slot electrode 55 is referred to as a “transfer portion”.
  • the transfer terminal portion PT (transfer portion) may be disposed in the seal region Rs.
  • a resin containing conductive particles may be used as the sealing material.
  • liquid crystal is sealed between the TFT substrate 101 and the slot substrate 201, and electrical connection between the transfer terminal portion PT and the slot electrode 55 of the slot substrate 201 can be secured.
  • the transfer terminal portion PT is disposed in both the first non-transmission / reception region R2a and the second non-transmission / reception region R2b, but may be disposed in only one of them.
  • the transfer terminal portion PT (transfer portion) may not be arranged in the seal region Rs.
  • the non-transmission / reception region R2 may be disposed outside the seal region Rs.
  • FIG. 2B is a schematic plan view illustrating the slot substrate 201 in the scanning antenna 1000, and shows the surface of the slot substrate 201 on the liquid crystal layer LC side.
  • a slot electrode 55 is formed on the dielectric substrate 51 over the transmission / reception region R1 and the non-transmission / reception region R2.
  • a plurality of slots 57 are arranged in the slot electrode 55.
  • the slot 57 is arranged corresponding to the antenna unit region U in the TFT substrate 101.
  • the plurality of slots 57 are arranged concentrically with a pair of slots 57 extending in directions substantially perpendicular to each other so as to constitute a radial inline slot antenna. Since the scanning antennas 1000 have slots that are substantially orthogonal to each other, the scanning antenna 1000 can transmit and receive circularly polarized waves.
  • a plurality of terminal portions IT of the slot electrodes 55 are provided in the non-transmission / reception region R2.
  • the terminal portion IT is electrically connected to the transfer terminal portion PT (FIG. 2A) of the TFT substrate 101.
  • the terminal portion IT is disposed in the seal region Rs, and is electrically connected to the corresponding transfer terminal portion PT by a seal material containing conductive particles.
  • the power supply pins 72 are arranged on the back side of the slot substrate 201.
  • a microwave is inserted into the waveguide 301 formed by the slot electrode 55, the reflective conductive plate 65, and the dielectric substrate 51 by the power supply pin 72.
  • the power feeding pin 72 is connected to the power feeding device 70. Power is supplied from the center of a concentric circle in which the slots 57 are arranged.
  • the feeding method may be either a direct coupling feeding method or an electromagnetic coupling method, and a known feeding structure can be employed.
  • the seal region Rs is provided so as to surround a relatively narrow region including the transmission / reception region R1, but the present invention is not limited to this.
  • the seal region Rs provided outside the transmission / reception region R1 may be provided, for example, in the vicinity of the side of the dielectric substrate 1 and / or the dielectric substrate 51 so as to have a certain distance from the transmission / reception region R1.
  • the terminal portion and the drive circuit provided in the non-transmission / reception region R2 may be formed outside the seal region Rs (that is, the side where the liquid crystal layer does not exist).
  • the antenna characteristics are affected by the influence of impurities (particularly ionic impurities) contained in the seal material (particularly curable resin). Can be suppressed.
  • FIGS. 3A and 3B are a cross-sectional view and a plan view schematically showing the antenna unit region U of the TFT substrate 101, respectively.
  • Each of the antenna unit regions U is formed on a dielectric substrate (not shown), the TFT 10 supported on the dielectric substrate, the first insulating layer 11 covering the TFT 10, and the first insulating layer 11. Connected patch electrodes 15 and a second insulating layer 17 covering the patch electrodes 15.
  • the TFT 10 is disposed in the vicinity of the intersection of the gate bus line GL and the source bus line SL.
  • the TFT 10 includes a gate electrode 3, an island-shaped semiconductor layer 5, a gate insulating layer 4 disposed between the gate electrode 3 and the semiconductor layer 5, a source electrode 7S, and a drain electrode 7D.
  • the structure of the TFT 10 is not particularly limited.
  • the TFT 10 is a channel etch type TFT having a bottom gate structure.
  • the gate electrode 3 is electrically connected to the gate bus line GL and supplied with a scanning signal from the gate bus line GL.
  • the source electrode 7S is electrically connected to the source bus line SL, and is supplied with a data signal from the source bus line SL.
  • the gate electrode 3 and the gate bus line GL may be formed from the same conductive film (gate conductive film).
  • the source electrode 7S, the drain electrode 7D, and the source bus line SL may be formed of the same conductive film (source conductive film).
  • the gate conductive film and the source conductive film are, for example, metal films. In this specification, a layer (layer) formed using the gate conductive film may be referred to as a “gate metal layer”, and a layer formed using the source conductive film may be referred to as a “source metal layer”.
  • the semiconductor layer 5 is disposed so as to overlap the gate electrode 3 with the gate insulating layer 4 interposed therebetween.
  • a source contact layer 6 ⁇ / b> S and a drain contact layer 6 ⁇ / b> D are formed on the semiconductor layer 5.
  • the source contact layer 6S and the drain contact layer 6D are respectively disposed on both sides of a region (channel region) where a channel is formed in the semiconductor layer 5.
  • the semiconductor layer 5 may be an intrinsic amorphous silicon (ia-Si) layer, and the source contact layer 6S and the drain contact layer 6D may be n + -type amorphous silicon (n + -a-Si) layers.
  • the source electrode 7S is provided in contact with the source contact layer 6S, and is connected to the semiconductor layer 5 through the source contact layer 6S.
  • the drain electrode 7D is provided so as to be in contact with the drain contact layer 6D, and is connected to the semiconductor layer 5 through the drain contact layer 6D.
  • the first insulating layer 11 has a contact hole CH1 reaching the drain electrode 7D of the TFT 10.
  • the patch electrode 15 is provided on the first insulating layer 11 and in the contact hole CH1, and is in contact with the drain electrode 7D in the contact hole CH1.
  • the patch electrode 15 includes a metal layer.
  • the patch electrode 15 may be a metal electrode formed only from a metal layer.
  • the material of the patch electrode 15 may be the same as that of the source electrode 7S and the drain electrode 7D.
  • the thickness of the metal layer in the patch electrode 15 (the thickness of the patch electrode 15 when the patch electrode 15 is a metal electrode) is set to be larger than the thickness of the source electrode 7S and the drain electrode 7D.
  • the thickness of the metal layer in the patch electrode 15 is set to, for example, 0.3 ⁇ m or more when formed with an Al layer.
  • the CS bus line CL may be provided using the same conductive film as the gate bus line GL.
  • the CS bus line CL may be disposed so as to overlap the drain electrode (or an extended portion of the drain electrode) 7D with the gate insulating layer 4 interposed therebetween, and may constitute an auxiliary capacitor CS having the gate insulating layer 4 as a dielectric layer. .
  • An alignment mark (for example, a metal layer) 21 and a base insulating film 2 covering the alignment mark 21 may be formed closer to the dielectric substrate than the gate bus line GL.
  • the alignment mark 21 needs to be performed in a plurality of times when the number of photomasks is n (n ⁇ m). Arise.
  • the number of photomasks (n) is smaller than the number of TFT substrates 101 (m) produced from one glass substrate 1, it is used for photomask alignment.
  • the alignment mark 21 can be omitted.
  • the patch electrode 15 is formed in a layer different from the source metal layer. Thereby, the following merits are obtained.
  • the source metal layer is usually formed using a metal film, it is conceivable to form a patch electrode in the source metal layer.
  • the patch electrode preferably has a low resistance so as not to inhibit the vibration of electrons.
  • the patch electrode is formed of a relatively thick Al layer having a thickness of 0.3 ⁇ m or more. From the viewpoint of antenna performance, the patch electrode is preferably thicker.
  • the configuration of the TFT for example, when a patch electrode having a thickness exceeding 1 ⁇ m is formed of a source metal layer, there is a problem that a desired patterning accuracy cannot be obtained. For example, there may be a problem that the gap (corresponding to the channel length of the TFT) between the source electrode and the drain electrode cannot be controlled with high accuracy.
  • the patch electrode 15 is formed separately from the source metal layer, so that the thickness of the source metal layer and the thickness of the patch electrode 15 can be controlled independently. Therefore, the patch electrode 15 having a desired thickness can be formed while ensuring controllability when forming the source metal layer.
  • the thickness of the patch electrode 15 can be set with a high degree of freedom separately from the thickness of the source metal layer. Since the size of the patch electrode 15 does not need to be controlled as strictly as the source bus line SL or the like, the line width shift (deviation from the design value) may be increased by increasing the thickness of the patch electrode 15. . The case where the thickness of the patch electrode 15 is equal to the thickness of the source metal layer is not excluded.
  • the patch electrode 15 may include a Cu layer or an Al layer as a main layer.
  • the performance of the scanning antenna correlates with the electric resistance of the patch electrode 15, and the thickness of the main layer is set so as to obtain a desired resistance. From the viewpoint of electrical resistance, there is a possibility that the thickness of the patch electrode 15 can be made smaller in the Cu layer than in the Al layer.
  • -Gate terminal part GT, source terminal part ST and transfer terminal part PT 4A to 4C are cross-sectional views schematically showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT, respectively.
  • the gate terminal portion GT includes a gate bus line GL formed on the dielectric substrate, an insulating layer covering the gate bus line GL, and an upper connection portion 19g for the gate terminal.
  • the gate terminal upper connection portion 19g is in contact with the gate bus line GL in the contact hole CH2 formed in the insulating layer.
  • the insulating layer covering the gate bus line GL includes the gate insulating layer 4, the first insulating layer 11, and the second insulating layer 17 from the dielectric substrate side.
  • the gate terminal upper connection portion 19g is, for example, a transparent electrode formed from a transparent conductive film provided on the second insulating layer 17.
  • the source terminal portion ST includes a source bus line SL formed on a dielectric substrate (here, on the gate insulating layer 4), an insulating layer covering the source bus line SL, and a source terminal upper connection portion 19s.
  • the source terminal upper connection portion 19s is in contact with the source bus line SL in the contact hole CH3 formed in the insulating layer.
  • the insulating layer covering the source bus line SL includes the first insulating layer 11 and the second insulating layer 17.
  • the source terminal upper connection portion 19 s is, for example, a transparent electrode formed from a transparent conductive film provided on the second insulating layer 17.
  • the transfer terminal portion PT has a patch connection portion 15p formed on the first insulating layer 11, a second insulating layer 17 covering the patch connection portion 15p, and an upper connection portion 19p for transfer terminals.
  • the transfer terminal upper connection portion 19p is in contact with the patch connection portion 15p in the contact hole CH4 formed in the second insulating layer 17.
  • the patch connection portion 15p is formed of the same conductive film as the patch electrode 15.
  • the transfer terminal upper connecting portion (also referred to as an upper transparent electrode) 19p is a transparent electrode formed from, for example, a transparent conductive film provided on the second insulating layer 17.
  • the upper connection portions 19g, 19s, and 19p of each terminal portion are formed from the same transparent conductive film.
  • the contact holes CH2, CH3, and CH4 of each terminal portion can be formed simultaneously by an etching process after the second insulating layer 17 is formed. A detailed manufacturing process will be described later.
  • the TFT substrate 101 can be manufactured, for example, by the following method.
  • FIG. 5 is a diagram illustrating a manufacturing process of the TFT substrate 101.
  • a metal film for example, Ti film
  • a dielectric substrate for example, a glass substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the base insulating film 2 is formed so as to cover the alignment mark 21.
  • a SiO 2 film is used as the base insulating film 2.
  • a gate metal layer including the gate electrode 3 and the gate bus line GL is formed on the base insulating film 2.
  • the gate electrode 3 can be formed integrally with the gate bus line GL.
  • a gate conductive film (thickness: for example, not less than 50 nm and not more than 500 nm) is formed on the dielectric substrate by sputtering or the like.
  • the gate electrode 3 and the gate bus line GL are obtained by patterning the gate conductive film.
  • the material of the conductive film for gate is not particularly limited. A film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • a laminated film in which MoN (thickness: for example, 50 nm), Al (thickness: for example, 200 nm) and MoN (thickness: for example, 50 nm) are laminated in this order is formed as the gate conductive film.
  • the gate insulating layer 4 is formed so as to cover the gate metal layer.
  • the gate insulating layer 4 can be formed by a CVD method or the like.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used.
  • the gate insulating layer 4 may have a stacked structure.
  • a SiNx layer (thickness: 410 nm, for example) is formed as the gate insulating layer 4.
  • the semiconductor layer 5 and the contact layer are formed on the gate insulating layer 4.
  • an intrinsic amorphous silicon film thickness: for example, 125 nm
  • an n + type amorphous silicon film thickness: for example, 65 nm
  • the semiconductor film used for the semiconductor layer 5 is not limited to an amorphous silicon film.
  • an oxide semiconductor layer may be formed as the semiconductor layer 5.
  • a contact layer may not be provided between the semiconductor layer 5 and the source / drain electrodes.
  • a conductive film for source (thickness: for example, 50 nm or more and 500 nm or less) is formed on the gate insulating layer 4 and the contact layer, and is patterned to form the source electrode 7S, the drain electrode 7D, and the source bus line SL.
  • a source metal layer is formed.
  • the contact layer is also etched to form the source contact layer 6S and the drain contact layer 6D which are separated from each other.
  • the material of the source conductive film is not particularly limited.
  • a film containing a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal nitride thereof It can be used as appropriate.
  • a stacked film in which MoN (thickness: for example, 30 nm), Al (thickness: for example, 200 nm), and MoN (thickness: for example, 50 nm) are stacked in this order is formed as the source conductive film.
  • Ti thickness: for example 30 nm
  • MoN thickness: for example 30 nm
  • Al thickness: for example 200 nm
  • MoN thickness: for example 50 nm
  • the source conductive film is formed by sputtering, and the source conductive film is patterned (source / drain separation) by wet etching. Thereafter, by dry etching, for example, a portion of the contact layer located on the region to be the channel region of the semiconductor layer 5 is removed to form a gap portion, which is separated into the source contact layer 6S and the drain contact layer 6D. . At this time, the vicinity of the surface of the semiconductor layer 5 is also etched in the gap portion (overetching).
  • the Al film is patterned by wet etching using, for example, an aqueous solution of phosphoric acid, acetic acid and nitric acid, and then dried.
  • the Ti film and the contact layer (n + type amorphous silicon layer) 6 may be patterned simultaneously by etching.
  • the source conductive film and the contact layer can be etched together.
  • the etching amount of the gap portion can be controlled more easily.
  • the first insulating layer 11 is formed so as to cover the TFT 10.
  • the first insulating layer 11 is disposed in contact with the channel region of the semiconductor layer 5. Further, a contact hole CH1 reaching the drain electrode 7D is formed in the first insulating layer 11 by known photolithography.
  • the first insulating layer 11 is an inorganic material such as a silicon oxide (SiO 2 ) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, or a silicon nitride oxide (SiNxOy; x> y) film.
  • An insulating layer may be used.
  • a SiNx layer having a thickness of, for example, 330 nm is formed by, eg, CVD.
  • a patch conductive film is formed on the first insulating layer 11 and in the contact hole CH1, and this is patterned.
  • the patch electrode 15 is formed in the transmission / reception region R1, and the patch connection portion 15p is formed in the non-transmission / reception region R2.
  • the patch electrode 15 is in contact with the drain electrode 7D in the contact hole CH1.
  • a layer including the patch electrode 15 and the patch connection portion 15p formed from the conductive film for patch may be referred to as a “patch metal layer”.
  • the material for the conductive film for patch As the material for the conductive film for patch, the same material as the conductive film for gate or the conductive film for source can be used. However, the patch conductive film is set to be thicker than the gate conductive film and the source conductive film. As a result, by reducing the sheet resistance of the patch electrode, it is possible to reduce a loss in which the vibration of free electrons in the patch electrode changes to heat.
  • a suitable thickness of the conductive film for patch is, for example, 0.3 ⁇ m or more. If it is thinner than this, the sheet resistance becomes 0.10 ⁇ / sq or more, which may cause a problem of increased loss.
  • the thickness of the conductive film for patch is, for example, 3 ⁇ m or less, more preferably 2 ⁇ m or less. If it is thicker than this, the substrate may be warped due to thermal stress during the process. If the warpage is large, problems such as conveyance trouble, chipping of the substrate, or cracking of the substrate may occur in the mass production process.
  • a laminated film in which MoN (thickness: for example, 50 nm), Al (thickness: for example, 1000 nm) and MoN (thickness: for example, 50 nm) are laminated in this order as the conductive film for patch.
  • a laminated film in which Ti (thickness: for example 50 nm), MoN (thickness: for example 50 nm), Al (thickness: for example 2000 nm) and MoN (thickness: for example 50 nm) are laminated in this order.
  • / Al / MoN / Ti may be formed.
  • a laminated film in which Ti (thickness: for example 50 nm), MoN (thickness: for example 50 nm), Al (thickness: for example 500 nm) and MoN (thickness: for example 50 nm) are laminated in this order.
  • / Al / MoN / Ti may be formed.
  • a laminated film in which a Ti film, a Cu film, and a Ti film are laminated in this order Ti / Cu / Ti
  • a laminated film in which a Ti film and a Cu film are laminated in this order Cu / Ti
  • a second insulating layer (thickness: 100 nm or more and 300 nm or less) 17 is formed on the patch electrode 15 and the first insulating layer 11.
  • the second insulating layer 17 is not particularly limited, and for example, a silicon oxide (SiO 2 ) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y).
  • a film or the like can be used as appropriate.
  • the second insulating layer 17 for example, a SiNx layer having a thickness of 200 nm is formed.
  • the inorganic insulating film (the second insulating layer 17, the first insulating layer 11, and the gate insulating layer 4) is collectively etched by, for example, dry etching using a fluorine-based gas.
  • the patch electrode 15, the source bus line SL, and the gate bus line GL function as an etch stop.
  • a contact hole CH2 reaching the gate bus line GL is formed in the second insulating layer 17, the first insulating layer 11, and the gate insulating layer 4, and the source bus line is formed in the second insulating layer 17 and the first insulating layer 11.
  • a contact hole CH3 reaching SL is formed.
  • a contact hole CH4 reaching the patch connection portion 15p is formed in the second insulating layer 17.
  • the side surfaces of the second insulating layer 17, the first insulating layer 11, and the gate insulating layer 4 are aligned on the side wall of the obtained contact hole CH2, and the contact hole CH3
  • the side walls of the second insulating layer 17 and the first insulating layer 11 are aligned with each other.
  • “side surfaces of two or more different layers in a contact hole” means that the side surfaces exposed in the contact hole in these layers are flush with each other in the vertical direction. It also includes a case where an inclined surface such as a tapered shape is continuously formed. Such a configuration can be obtained, for example, by etching these layers using the same mask, or by etching the other layer using one layer as a mask.
  • a transparent conductive film (thickness: 50 nm or more and 200 nm or less) is formed on the second insulating layer 17 and in the contact holes CH2, CH3, and CH4 by, for example, sputtering.
  • the transparent conductive film for example, an ITO (indium tin oxide) film, an IZO film, a ZnO film (zinc oxide film), or the like can be used.
  • an ITO film having a thickness of, for example, 100 nm is used as the transparent conductive film.
  • a gate terminal upper connection portion 19g, a source terminal upper connection portion 19s and a transfer terminal upper connection portion 19p are formed.
  • the gate terminal upper connection portion 19g, the source terminal upper connection portion 19s, and the transfer terminal upper connection portion 19p are used to protect the electrodes or wiring exposed at each terminal portion.
  • the gate terminal part GT, the source terminal part ST, and the transfer terminal part PT are obtained.
  • FIG. 6 is a cross-sectional view schematically showing the antenna unit region U and the terminal part IT in the slot substrate 201.
  • the slot substrate 201 includes a dielectric substrate 51 having a front surface and a back surface, a third insulating layer 52 formed on the surface of the dielectric substrate 51, a slot electrode 55 formed on the third insulating layer 52, and a slot electrode. And a fourth insulating layer 58 covering 55.
  • the reflective conductive plate 65 is disposed so as to face the back surface of the dielectric substrate 51 through a dielectric layer (air layer) 54.
  • the slot electrode 55 and the reflective conductive plate 65 function as walls of the waveguide 301.
  • a plurality of slots 57 are formed in the slot electrode 55 in the transmission / reception region R1.
  • the slot 57 is an opening that penetrates the slot electrode 55.
  • one slot 57 is arranged in each antenna unit region U.
  • the fourth insulating layer 58 is formed on the slot electrode 55 and in the slot 57.
  • the material of the fourth insulating layer 58 may be the same as the material of the third insulating layer 52.
  • the slot electrode 55 and the liquid crystal layer LC are not in direct contact, so that the reliability can be improved.
  • the slot electrode 55 is formed of a Cu layer, Cu may be eluted into the liquid crystal layer LC.
  • a void may be included in the Al layer.
  • the fourth insulating layer 58 can prevent the liquid crystal material from entering the voids of the Al layer. If the slot electrode 55 is produced by attaching an Al layer to the dielectric substrate 51 with an aluminum foil and bonding it, and then patterning it, the void problem can be avoided.
  • the slot electrode 55 includes a main layer 55M such as a Cu layer or an Al layer.
  • the slot electrode 55 may have a stacked structure including a main layer 55M and an upper layer 55U and a lower layer 55L arranged so as to sandwich the main layer 55M.
  • the thickness of the main layer 55M is set in consideration of the skin effect depending on the material, and may be, for example, 2 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the main layer 55M is typically larger than the thickness of the upper layer 55U and the lower layer 55L.
  • the main layer 55M is a Cu layer
  • the upper layer 55U and the lower layer 55L are Ti layers.
  • the adhesion between the slot electrode 55 and the third insulating layer 52 can be improved.
  • the upper layer 55U corrosion of the main layer 55M (for example, Cu layer) can be suppressed.
  • the reflective conductive plate 65 constitutes the wall of the waveguide 301, the reflective conductive plate 65 preferably has a thickness of 3 times or more, preferably 5 times or more of the skin depth.
  • the reflective conductive plate 65 for example, an aluminum plate or a copper plate having a thickness of several millimeters produced by cutting can be used.
  • a terminal section IT is provided in the non-transmission / reception area R2.
  • the terminal portion IT includes a slot electrode 55, a fourth insulating layer 58 that covers the slot electrode 55, and an upper connection portion 60.
  • the fourth insulating layer 58 has an opening reaching the slot electrode 55.
  • the upper connection portion 60 is in contact with the slot electrode 55 in the opening.
  • the terminal portion IT is disposed in the seal region Rs and is connected to the transfer terminal portion in the TFT substrate by a seal resin containing conductive particles (transfer portion).
  • FIG. 7 is a schematic cross-sectional view for explaining a transfer part that connects the transfer terminal part PT of the TFT substrate 101 and the terminal part IT of the slot substrate 201.
  • the same components as those in FIGS. 1 to 4 are denoted by the same reference numerals.
  • the upper connection part 60 of the terminal part IT is electrically connected to the transfer terminal upper connection part 19p of the transfer terminal part PT in the TFT substrate 101.
  • the upper connection portion 60 and the transfer terminal upper connection portion 19p are connected via a resin (seal resin) 73 (also referred to as “seal portion 73”) including conductive beads 71.
  • the upper connection portions 60 and 19p are both transparent conductive layers such as an ITO film and an IZO film, and an oxide film may be formed on the surface thereof.
  • these transparent conductive layers are bonded via a resin containing conductive beads (for example, Au beads) 71, so even if a surface oxide film is formed, the conductive beads are on the surface.
  • the conductive beads 71 may penetrate not only the surface oxide film but also the upper connection portions 60 and 19p, which are transparent conductive layers, and may be in direct contact with the patch connection portion 15p and the slot electrode 55.
  • the transfer part may be disposed both at the center part and the peripheral part of the scanning antenna 1000 (that is, inside and outside the donut-shaped transmission / reception region R1 when viewed from the normal direction of the scanning antenna 1000), You may arrange
  • the transfer part may be disposed in the seal region Rs that encloses the liquid crystal, or may be disposed outside the seal region Rs (on the side opposite to the liquid crystal layer).
  • the slot substrate 201 can be manufactured, for example, by the following method.
  • a third insulating layer (thickness: for example, 200 nm) 52 is formed on a dielectric substrate.
  • a substrate such as a glass substrate or a resin substrate that has a high transmittance with respect to electromagnetic waves (small dielectric constant ⁇ M and dielectric loss tan ⁇ M ) can be used.
  • the dielectric substrate is preferably thin in order to suppress attenuation of electromagnetic waves.
  • the glass substrate may be thinned from the back side. Thereby, the thickness of a glass substrate can be reduced to 500 micrometers or less, for example.
  • components such as TFTs may be formed directly on the resin substrate, or may be formed on the resin substrate using a transfer method.
  • a resin film for example, a polyimide film
  • a constituent element is formed on the resin film by a process described later, and then the resin film on which the constituent element is formed and the glass substrate are combined.
  • a resin has a smaller dielectric constant ⁇ M and dielectric loss tan ⁇ M than glass.
  • the thickness of the resin substrate is, for example, 3 ⁇ m to 300 ⁇ m.
  • the resin material for example, liquid crystal polymer can be used in addition to polyimide.
  • the third insulating layer 52 is not particularly limited, for example, silicon oxide (SiO 2) film, a silicon nitride (SiNx) film, silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y ) A film or the like can be used as appropriate.
  • a metal film is formed on the third insulating layer 52 and patterned to obtain a slot electrode 55 having a plurality of slots 57.
  • a Cu film (or Al film) having a thickness of 2 ⁇ m to 5 ⁇ m may be used.
  • a laminated film in which a Ti film, a Cu film, and a Ti film are laminated in this order is used.
  • a laminated film in which Ti (thickness: for example, 50 nm) and Cu (thickness: for example, 5000 nm) are laminated in this order may be formed.
  • a fourth insulating layer (thickness: for example, 100 nm or 200 nm) 58 is formed on the slot electrode 55 and in the slot 57.
  • the material of the fourth insulating layer 58 may be the same as the material of the third insulating layer.
  • an opening reaching the slot electrode 55 is formed in the fourth insulating layer 58 in the non-transmission / reception region R2.
  • a transparent conductive film is formed on the fourth insulating layer 58 and in the opening of the fourth insulating layer 58, and this is patterned to form the upper connection portion 60 in contact with the slot electrode 55 in the opening. Thereby, the terminal part IT is obtained.
  • a TFT having the semiconductor layer 5 as an active layer is used as a switching element disposed in each pixel.
  • the semiconductor layer 5 is not limited to an amorphous silicon layer, and may be a polysilicon layer or an oxide semiconductor layer.
  • the oxide semiconductor included in the oxide semiconductor layer may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer may have a stacked structure of two or more layers.
  • the oxide semiconductor layer may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer may contain at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided in a non-transmission / reception area) and a TFT provided in each antenna unit area.
  • the oxide semiconductor layer may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O based semiconductor.
  • Cd—Ge—O based semiconductor Cd—Pb—O based semiconductor, CdO (cadmium oxide), Mg—Zn—O based semiconductor, In—Ga—Sn—O based semiconductor, In—Ga—O based semiconductor, A Zr—In—Zn—O based semiconductor, an Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, a Ga—Zn—O based semiconductor, or the like may be included.
  • the TFT 10 is a channel etch type TFT having a bottom gate structure.
  • the etch stop layer is not formed on the channel region, and the lower surfaces of the end portions on the channel side of the source and drain electrodes are arranged in contact with the upper surface of the semiconductor layer.
  • the channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on a semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • the TFT 10 may be an etch stop type TFT in which an etch stop layer is formed on the channel region.
  • the etch stop type TFT the lower surfaces of the end portions on the channel side of the source and drain electrodes are located, for example, on the etch stop layer.
  • an etch stop type TFT is formed by forming an etch stop layer that covers a portion of a semiconductor layer that becomes a channel region, and then forming a conductive film for a source / drain electrode on the semiconductor layer and the etch stop layer. Formed by performing separation.
  • the TFT 10 has a top contact structure in which the source and drain electrodes are in contact with the upper surface of the semiconductor layer, but the source and drain electrodes may be disposed in contact with the lower surface of the semiconductor layer (bottom contact structure). Further, the TFT 10 may have a bottom gate structure having a gate electrode on the dielectric substrate side of the semiconductor layer, or may have a top gate structure having a gate electrode above the semiconductor layer.
  • the TFT substrate in the scanning antenna according to the present embodiment is different from the TFT substrate shown in FIG. 2 in that a transparent conductive layer serving as an upper connection portion of each terminal portion is provided between the first insulating layer and the second insulating layer. Different from the TFT substrate 101 shown in FIG.
  • FIG. 8A to 8C are cross-sectional views showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT of the TFT substrate 102 in this embodiment, respectively.
  • the gate terminal portion GT in the present embodiment includes a gate bus line GL formed on a dielectric substrate, an insulating layer covering the gate bus line GL, and an upper connection portion 19g for gate terminals.
  • the gate terminal upper connection portion 19g is in contact with the gate bus line GL in the contact hole CH2 formed in the insulating layer.
  • the insulating layer covering the gate bus line GL includes the gate insulating layer 4 and the first insulating layer 11.
  • a second insulating layer 17 is formed on the gate terminal upper connecting portion 19 g and the first insulating layer 11.
  • the second insulating layer 17 has an opening 18g exposing a part of the gate terminal upper connection portion 19g.
  • the opening 18g of the second insulating layer 17 may be arranged so as to expose the entire contact hole CH2.
  • the source terminal portion ST includes a source bus line SL formed on a dielectric substrate (here, on the gate insulating layer 4), an insulating layer covering the source bus line SL, and a source terminal upper connection portion 19s.
  • the source terminal upper connection portion 19s is in contact with the source bus line SL in the contact hole CH3 formed in the insulating layer.
  • the insulating layer covering the source bus line SL includes only the first insulating layer 11.
  • the second insulating layer 17 extends on the source terminal upper connecting portion 19 s and the first insulating layer 11.
  • the second insulating layer 17 has an opening 18s that exposes a part of the source terminal upper connection portion 19s.
  • the opening 18s of the second insulating layer 17 may be arranged so as to expose the entire contact hole CH3.
  • the transfer terminal portion PT includes a source connection wiring 7p formed of the same conductive film (source conductive film) as the source bus line SL, a first insulating layer 11 extending on the source connection wiring 7p, and a first insulation.
  • the transfer terminal upper connection portion 19p and the patch connection portion 15p are formed on the layer 11.
  • the first insulating layer 11 is provided with contact holes CH5 and CH6 exposing the source connection wiring 7p.
  • the transfer terminal upper connection portion 19p is disposed on the first insulating layer 11 and in the contact hole CH5, and is in contact with the source connection wiring 7p in the contact hole CH5.
  • the patch connection portion 15p is disposed on the first insulating layer 11 and in the contact hole CH6, and is in contact with the source connection wiring 7p in the contact hole CH6.
  • the transfer terminal upper connection portion 19p is a transparent electrode formed of a transparent conductive film.
  • the patch connection portion 15p is formed of the same conductive film as the patch electrode 15.
  • the upper connection portions 19g, 19s, and 19p of each terminal portion may be formed of the same transparent conductive film.
  • the second insulating layer 17 extends on the transfer terminal upper connecting portion 19p, the patch connecting portion 15p, and the first insulating layer 11.
  • the second insulating layer 17 has an opening 18p that exposes a part of the transfer terminal upper connecting portion 19p.
  • the opening 18p of the second insulating layer 17 is disposed so as to expose the entire contact hole CH5.
  • the patch connection portion 15 p is covered with the second insulating layer 17.
  • the transfer terminal upper connection portion 19p of the transfer terminal portion PT and the patch connection portion 15p are electrically connected by the source connection wiring 7p formed in the source metal layer.
  • the transfer terminal upper connecting portion 19p is connected to the slot electrode in the slot substrate 201 by a sealing resin containing conductive particles, as in the above-described embodiment.
  • the contact holes CH1 to CH4 having different depths are collectively formed after the second insulating layer 17 is formed.
  • a relatively thick insulating layer (the gate insulating layer 4, the first insulating layer 11, and the second insulating layer 17) is etched on the gate terminal portion GT, whereas only the second insulating layer 17 is etched in the transfer terminal portion PT. Etch.
  • a conductive film for example, a conductive film for a patch electrode serving as a base of a shallow contact hole may be greatly damaged during etching.
  • the contact holes CH1 to CH3, CH5, and CH6 are formed before the second insulating layer 17 is formed. Since these contact holes are formed only in the first insulating layer 11 or in the laminated film of the first insulating layer 11 and the gate insulating layer 4, the difference in the depth of the contact holes formed at a time is larger than that in the above embodiment. Can be reduced. Therefore, damage to the conductive film which is the base of the contact hole can be reduced.
  • a cap layer such as a MoN layer is formed on the Al film. There are things to do. In such a case, there is no need to increase the thickness of the cap layer in consideration of damage during etching, which is advantageous.
  • the TFT substrate 102 is manufactured by the following method, for example.
  • FIG. 9 is a diagram illustrating a manufacturing process of the TFT substrate 102. In the following description, description of the material, thickness, formation method, and the like of each layer is omitted when the TFT substrate 101 is the same as that described above.
  • an alignment mark, a base insulating layer, a gate metal layer, a gate insulating layer, a semiconductor layer, a contact layer, and a source metal layer are formed on a dielectric substrate by a method similar to that for the TFT substrate 102 to obtain a TFT.
  • the source connection wiring 7p is also formed from the source conductive film.
  • the first insulating layer 11 is formed so as to cover the source metal layer. Thereafter, the first insulating layer 11 and the gate insulating layer 4 are collectively etched to form contact holes CH1 to 3, CH5, and CH6. In the etching, the source bus line SL and the gate bus line GL function as an etch stop. Thus, a contact hole CH1 reaching the drain electrode of the TFT is formed in the first insulating layer 11 in the transmission / reception region R1. In the non-transmission / reception region R2, the contact hole CH2 reaching the gate bus line GL is formed in the first insulating layer 11 and the gate insulating layer 4, and the contact hole CH3 reaching the source bus line SL and the source connection wiring are formed in the first insulating layer 11. Contact holes CH5 and CH6 reaching 7p are formed. The contact hole CH5 may be disposed in the seal region Rs, and the contact hole CH6 may be disposed outside the seal region Rs. Or you may arrange
  • a transparent conductive film is formed on the first insulating layer 11 and in the contact holes CH1 to 3, CH5, and CH6 and patterned. Accordingly, the gate terminal upper connection portion 19g in contact with the gate bus line GL in the contact hole CH2, the source terminal upper connection portion 19s in contact with the source bus line SL in the contact hole CH3, and the source connection wiring in the contact hole CH5. An upper connection portion 19p for transfer terminal in contact with 7p is formed.
  • a conductive film for a patch electrode is formed on the first insulating layer 11, on the gate terminal upper connection portion 19g, the source terminal upper connection portion 19s, the transfer terminal upper connection portion 19p, and in the contact holes CH1 and CH6. Form and pattern.
  • the patch electrode 15 in contact with the drain electrode 7D in the contact hole CH1 is formed in the transmission / reception region R1
  • the patch connection portion 15p in contact with the source connection wiring 7p in the contact hole CH6 is formed in the non-transmission / reception region R2.
  • the patch electrode conductive film may be patterned by wet etching.
  • the transparent conductive film can function as an etch stop when patterning the patch electrode conductive film.
  • the portions exposed by the contact holes CH2, CH3, and CH5 are covered with the etch stop (transparent conductive film) and thus are not etched.
  • the second insulating layer 17 is formed. Thereafter, the second insulating layer 17 is patterned by, for example, dry etching using a fluorine-based gas. Thereby, the opening 18g exposing the gate terminal upper connection portion 19g, the opening 18s exposing the source terminal upper connection portion 19s, and the opening exposing the transfer terminal upper connection portion 19p are formed in the second insulating layer 17. 18p is provided. In this way, the TFT substrate 102 is obtained.
  • a scanning antenna according to a third embodiment will be described with reference to the drawings.
  • the TFT substrate in the scanning antenna of this embodiment is different from the TFT substrate 102 shown in FIG. 8 in that an upper connection portion made of a transparent conductive film is not provided in the transfer terminal portion.
  • 10A to 10C are cross-sectional views showing the gate terminal portion GT, the source terminal portion ST, and the transfer terminal portion PT of the TFT substrate 103 in the present embodiment, respectively.
  • the structure of the gate terminal portion GT and the source terminal portion ST is the same as the structure of the gate terminal portion and the source terminal portion of the TFT substrate 102 shown in FIG.
  • the transfer terminal portion PT has a patch connection portion 15p formed on the first insulating layer 11, and a protective conductive layer 23 stacked on the patch connection portion 15p.
  • the second insulating layer 17 extends on the protective conductive layer 23 and has an opening 18 p that exposes a part of the protective conductive layer 23.
  • the patch electrode 15 is covered with a second insulating layer 17.
  • the TFT substrate 103 is manufactured by the following method, for example.
  • FIG. 11 is a diagram illustrating a manufacturing process of the TFT substrate 103. In the following description, description of the material, thickness, formation method, and the like of each layer is omitted when the TFT substrate 101 is the same as that described above.
  • an alignment mark, a base insulating layer, a gate metal layer, a gate insulating layer, a semiconductor layer, a contact layer, and a source metal layer are formed on a dielectric substrate by a method similar to that for the TFT substrate 101 to obtain a TFT.
  • the first insulating layer 11 is formed so as to cover the source metal layer. Thereafter, the first insulating layer 11 and the gate insulating layer 4 are etched together to form contact holes CH1 to CH3.
  • the source bus line SL and the gate bus line GL function as an etch stop.
  • a contact hole CH1 reaching the drain electrode of the TFT is formed in the first insulating layer 11, and a contact hole CH2 reaching the gate bus line GL is formed in the first insulating layer 11 and the gate insulating layer 4.
  • a contact hole CH3 reaching the source bus line SL is formed in the first insulating layer 11. No contact hole is formed in the region where the transfer terminal portion is formed.
  • a transparent conductive film is formed on the first insulating layer 11 and in the contact holes CH1, CH2, and CH3, and this is patterned.
  • the gate terminal upper connection portion 19g in contact with the gate bus line GL in the contact hole CH2 and the source terminal upper connection portion 19s in contact with the source bus line SL in the contact hole CH3 are formed.
  • the transparent conductive film is removed.
  • a conductive film for patch electrode is formed on the first insulating layer 11, on the upper connection portion 19g for the gate terminal and the upper connection portion 19s for the source terminal, and in the contact hole CH1, and patterned.
  • the patch electrode 15 in contact with the drain electrode 7D in the contact hole CH1 is formed in the transmission / reception region R1
  • the patch connection portion 15p is formed in the non-transmission / reception region R2.
  • an etchant that can ensure an etching selectivity between the transparent conductive film (ITO or the like) and the patch electrode conductive film is used.
  • the protective conductive layer 23 is formed on the patch connection portion 15p.
  • a Ti layer, an ITO layer, an IZO (indium zinc oxide) layer, or the like can be used as the protective conductive layer 23.
  • a Ti layer thickness: for example, 50 nm
  • a protective conductive layer may be formed on the patch electrode 15.
  • the second insulating layer 17 is formed. Thereafter, the second insulating layer 17 is patterned by, for example, dry etching using a fluorine-based gas.
  • the opening 18g exposing the gate terminal upper connection portion 19g, the opening 18s exposing the source terminal upper connection portion 19s, and the opening 18p exposing the protective conductive layer 23 are formed in the second insulating layer 17.
  • the TFT substrate 103 is obtained.
  • FIG. 12 is a schematic cross-sectional view for explaining a transfer portion for connecting the transfer terminal portion PT of the TFT substrate 103 and the terminal portion IT of the slot substrate 203 in the present embodiment.
  • the same reference numerals are assigned to the same components as those in the above-described embodiment.
  • the slot substrate 203 includes a dielectric substrate 51, a third insulating layer 52 formed on the surface of the dielectric substrate 51, a slot electrode 55 formed on the third insulating layer 52, and a fourth covering the slot electrode 55. And an insulating layer 58.
  • the reflective conductive plate 65 is disposed so as to face the back surface of the dielectric substrate 51 through a dielectric layer (air layer) 54.
  • the slot electrode 55 and the reflective conductive plate 65 function as walls of the waveguide 301.
  • the slot electrode 55 has a laminated structure in which a Cu layer or an Al layer is a main layer 55M. In the transmission / reception region R1, the slot electrode 55 is formed with a plurality of slots 57.
  • the structure of the slot electrode 55 in the transmission / reception region R1 is the same as the structure of the slot substrate 201 described above with reference to FIG.
  • a terminal section IT is provided in the non-transmission / reception area R2.
  • an opening exposing the surface of the slot electrode 55 is provided in the fourth insulating layer 58.
  • the exposed region of the slot electrode 55 becomes the contact surface 55c.
  • the contact surface 55 c of the slot electrode 55 is not covered with the fourth insulating layer 58.
  • the protective conductive layer 23 covering the patch connection portion 15p in the TFT substrate 103 and the contact surface 55c of the slot electrode 55 in the slot substrate 203 are connected via a resin (seal resin) including the conductive beads 71. .
  • the transfer unit in the present embodiment may be disposed at both the central portion and the peripheral portion of the scanning antenna, or may be disposed in only one of them, as in the above-described embodiment. Moreover, it may be arrange
  • a transparent conductive film is not provided on the contact surfaces of the transfer terminal portion PT and the terminal portion IT. Therefore, the protective conductive layer 23 and the slot electrode 55 of the slot substrate 203 can be connected via the sealing resin containing conductive particles.
  • the difference in the depth of contact holes formed in a lump is small compared to the first embodiment (FIGS. 3 and 4), so that damage to the conductive film underlying the contact holes is reduced. Can be reduced.
  • the slot substrate 203 is manufactured as follows. Since the material, thickness, and formation method of each layer are the same as those of the slot substrate 201, description thereof is omitted.
  • the third insulating layer 52 and the slot electrode 55 are formed on the dielectric substrate in the same manner as the slot substrate 201, and the plurality of slots 57 are formed in the slot electrode 55.
  • a fourth insulating layer 58 is formed on the slot electrode 55 and in the slot. Thereafter, an opening 18p is provided in the fourth insulating layer 58 so as to expose a region to be a contact surface of the slot electrode 55. In this way, the slot substrate 203 is manufactured.
  • the dielectric anisotropy ⁇ M of the liquid crystal material used for the antenna unit of the antenna is large.
  • a liquid crystal material (nematic liquid crystal) having a large dielectric anisotropy ⁇ M has a large viscosity and a slow response speed.
  • the viscosity increases as the temperature decreases.
  • the environmental temperature of the scanning antenna mounted on a moving body for example, a ship, an aircraft, an automobile
  • the temperature of the liquid crystal material can be adjusted to a certain level or higher, for example, 30 ° C. or higher, or 45 ° C. or higher.
  • the set temperature is preferably set so that the viscosity of the nematic liquid crystal material is approximately 10 cP (centipoise) or less.
  • the scanning antenna according to the embodiment of the present invention preferably has an internal heater structure in addition to the above structure.
  • the internal heater is preferably a resistance heating type heater using Joule heat.
  • the material of the resistance film for the heater is not particularly limited.
  • a conductive material having a relatively high specific resistance such as ITO or IZO can be used.
  • the resistance film may be formed of a fine wire or mesh of metal (for example, nichrome, titanium, chromium, platinum, nickel, aluminum, copper). Fine wires and meshes such as ITO and IZO can also be used. What is necessary is just to set resistance value according to the emitted-heat amount calculated
  • the resistance value of the resistance film is set to 139 ⁇ and the current is set to 0.
  • the power density may be 800 W / m 2 .
  • the resistance value of the resistance film is 82 ⁇ , the current is 1.2 A, and the power density is 1350 W / m 2. .
  • the resistance film for the heater may be provided anywhere as long as it does not affect the operation of the scanning antenna, but is preferably provided near the liquid crystal layer in order to efficiently heat the liquid crystal material.
  • a resistance film 68 may be formed on almost the entire surface of the dielectric substrate 1 as shown in the TFT substrate 104 shown in FIG.
  • FIG. 13A is a schematic plan view of the TFT substrate 104 having the heater resistance film 68.
  • the resistance film 68 is covered with, for example, the base insulating film 2 shown in FIG.
  • the base insulating film 2 is formed to have a sufficient withstand voltage.
  • the resistance film 68 preferably has openings 68a, 68b and 68c.
  • the slot 57 is positioned so as to face the patch electrode 15.
  • the opening 68 a is arranged so that the resistive film 68 does not exist around the distance d from the edge of the slot 57.
  • d is 0.5 mm.
  • the opening 68b is also disposed below the auxiliary capacitor CS, and the opening 68c is also disposed below the TFT.
  • the size of the antenna unit U is, for example, 4 mm ⁇ 4 mm. 13B, for example, the width s2 of the slot 57 is 0.5 mm, the length s1 of the slot 57 is 3.3 mm, and the width p2 of the patch electrode 15 in the width direction of the slot 57 is 0.
  • the width p1 of the patch electrode 15 in the length direction of the slot is 7 mm and 0.5 mm. Note that the size, shape, arrangement relationship, and the like of the antenna unit U, the slot 57, and the patch electrode 15 are not limited to the examples shown in FIGS.
  • a shield conductive layer may be formed.
  • the shield conductive layer is formed on the entire surface of the dielectric substrate 1 on the base insulating film 2. It is not necessary to provide the openings 68a and 68b in the shield conductive layer unlike the resistance film 68, but it is preferable to provide the openings 68c.
  • the shield conductive layer is formed of, for example, an aluminum layer and is set to the ground potential.
  • the resistance value of the resistance film has a distribution so that the liquid crystal layer can be heated uniformly.
  • the maximum temperature ⁇ the minimum temperature (temperature unevenness) is, for example, 15 ° C. or less. If the temperature unevenness exceeds 15 ° C., the phase difference modulation may vary in the surface, and a problem that a good beam formation cannot be performed may occur. Further, when the temperature of the liquid crystal layer approaches the Tni point (for example, 125 ° C.), ⁇ M becomes small, which is not preferable.
  • FIGS. 14A and 14B and FIGS. 15A to 15C show schematic structures and current distributions of the resistance heating structures 80a to 80e.
  • the resistance heating structure includes a resistance film and a heater terminal.
  • the 14A has a first terminal 82a, a second terminal 84a, and a resistance film 86a connected to these.
  • the first terminal 82a is disposed at the center of the circle, and the second terminal 84a is disposed along the entire circumference.
  • the circle corresponds to the transmission / reception region R1.
  • a current IA radially flows from the first terminal 82a to the second terminal 84a. Therefore, the resistance film 86a can generate heat uniformly even if the in-plane resistance value is constant.
  • the direction of current flow may be the direction from the second terminal 84a toward the first terminal 82a.
  • the resistance heating structure 80b has a first terminal 82b, a second terminal 84b, and a resistance film 86b connected thereto.
  • the first terminal 82b and the second terminal 84b are disposed adjacent to each other along the circumference.
  • the resistance value of the resistance film 86b has an in-plane distribution so that the amount of heat generated per unit area generated by the current IA flowing between the first terminal 82b and the second terminal 84b in the resistance film 86b is constant. Yes.
  • the in-plane distribution of the resistance value of the resistance film 86b may be adjusted by, for example, the thickness of the fine line or the density of the fine line when the resistance film 86 is constituted by a fine line.
  • the resistance heating structure 80c shown in FIG. 15A has a first terminal 82c, a second terminal 84c, and a resistance film 86c connected thereto.
  • the first terminal 82c is arranged along the circumference of the upper half of the circle
  • the second terminal 84c is arranged along the circumference of the lower half of the circle.
  • the resistance film 86c is configured by a thin line extending vertically between the first terminal 82c and the second terminal 84c, for example, near the center so that the amount of heat generated per unit area by the current IA is constant in the plane.
  • the thickness and density of the fine wires are adjusted to be high.
  • the resistance heating structure 80d shown in FIG. 15 (b) has a first terminal 82d, a second terminal 84d, and a resistance film 86d connected thereto.
  • the first terminal 82d and the second terminal 84d are provided so as to extend in the vertical direction and the horizontal direction, respectively, along the diameter of the circle.
  • the first terminal 82d and the second terminal 84d are insulated from each other.
  • the resistance heating structure 80e shown in FIG. 15C includes a first terminal 82e, a second terminal 84e, and a resistance film 86e connected thereto. Unlike the resistance heating structure 80d, the resistance heating structure 80e has four portions extending in four directions, up, down, left, and right, from the center of the circle, both of the first terminal 82e and the second terminal 84e. The portion of the first terminal 82e and the portion of the second terminal 84e that form 90 degrees with each other are arranged such that the current IA flows clockwise.
  • the resistance heating structure 80d and the resistance heating structure 80e for example, the side closer to the circumference so that the current IA increases as the circumference is closer, so that the heat generation amount per unit area is uniform in the plane.
  • the fine wires are thicker and the density is adjusted to be higher.
  • Such an internal heater structure may be operated automatically when, for example, the temperature of the scanning antenna is detected and the temperature falls below a preset temperature. Of course, you may make it operate
  • the scanning antenna according to the embodiment of the present invention may have an external heater structure instead of the internal heater structure or together with the internal heater structure.
  • Various known heaters can be used as the external heater, but a resistance heating type heater using Joule heat is preferable.
  • the part of the heater that generates heat is called the heater part.
  • the example which uses a resistance film as a heater part is demonstrated. In the following, the resistance film is denoted by reference numeral 68.
  • the liquid crystal panels 100Pa and 100Pb have the TFT substrate 101 of the scanning antenna 1000 shown in FIG. 1, the slot substrate 201, and the liquid crystal layer LC provided therebetween, and further the outside of the TFT substrate 101.
  • a resistance heating structure including the resistance film 68 is provided.
  • the resistive film 68 may be formed on the liquid crystal layer LC side of the dielectric substrate 1 of the TFT substrate 101, the manufacturing process of the TFT substrate 101 becomes complicated, so the outside of the TFT substrate 101 (on the side opposite to the liquid crystal layer LC). It is preferable to arrange in.
  • a liquid crystal panel 100Pa shown in FIG. 16A includes a heater resistive film 68 formed on the outer surface of the dielectric substrate 1 of the TFT substrate 101, and a protective layer 69a covering the heater resistive film 68. Yes.
  • the protective layer 69a may be omitted. Since the scanning antenna is accommodated in a plastic case, for example, the user does not touch the resistance film 68 directly.
  • the resistance film 68 can be formed on the outer surface of the dielectric substrate 1 using, for example, a known thin film deposition technique (for example, sputtering method, CVD method), coating method, or printing method.
  • the resistance film 68 is patterned as necessary. The patterning is performed by, for example, a photolithography process.
  • the material of the resistance film 68 for the heater is not particularly limited as described above with respect to the internal heater structure, and for example, a conductive material having a relatively high specific resistance such as ITO or IZO can be used. Further, in order to adjust the resistance value, the resistance film 68 may be formed of a fine wire or mesh of metal (for example, nichrome, titanium, chromium, platinum, nickel, aluminum, copper). Fine wires and meshes such as ITO and IZO can also be used. What is necessary is just to set resistance value according to the emitted-heat amount calculated
  • the protective layer 69 a is made of an insulating material and is formed so as to cover the resistance film 68.
  • the resistance film 68 is patterned, and the protective layer 69a may not be formed in the portion where the dielectric substrate 1 is exposed. As will be described later, the resistance film 68 is patterned so that the performance of the antenna does not deteriorate. When the performance of the antenna is deteriorated due to the presence of the material for forming the protective layer 69a, it is preferable to use the patterned protective layer 69a in the same manner as the resistance film 68.
  • the protective layer 69a may be formed by either a wet process or a dry process.
  • a liquid curable resin (or a resin precursor) or a solution is applied to the surface of the dielectric substrate 1 on which the resistance film 68 is formed, and then the curable resin is cured.
  • the liquid resin or resin solution is applied to the surface of the dielectric substrate 1 so as to have a predetermined thickness by various coating methods (for example, using a slot coater, spin coater, spray) or various printing methods. Is done.
  • the protective layer 69a can be formed with an insulating resin film by room temperature curing, heat curing, or photocuring.
  • the insulating resin film can be patterned by, for example, a photolithography process.
  • a curable resin material can be suitably used as the material for forming the protective layer 69a.
  • the curable resin material includes a thermosetting type and a photocuring type.
  • the thermosetting type includes a thermal crosslinking type and a thermal polymerization type.
  • Examples of the heat-crosslinking type resin material include a combination of an epoxy compound (for example, an epoxy resin) and an amine compound, a combination of an epoxy compound and a hydrazide compound, an epoxy compound and an alcohol compound (for example, a phenol resin).
  • Combinations including urethane resins, for example
  • isocyanate compounds and carboxylic acid compounds can be mentioned.
  • Examples of the cationic polymerization type adhesive include a combination of an epoxy compound and a cationic polymerization initiator (representative cationic polymerization initiator, aromatic sulfonium salt).
  • examples of radical polymerization type resin materials include combinations of monomers and / or oligomers containing vinyl groups such as various acrylic, methacrylic, urethane-modified acrylic (methacrylic) resins and radical polymerization initiators (typical radical polymerization initiators: Examples of azo compounds (for example, AIBN (azobisisobutyronitrile))) and ring-opening polymerization type resin materials include ethylene oxide compounds, ethyleneimine compounds, and siloxane compounds.
  • maleimide resin a combination of maleimide resin and amine, a combination of maleimide and methacrylic compound, bismaleimide-triazine resin and polyphenylene ether resin
  • Polyimide can also be preferably used.
  • polyimide is used to include polyamic acid, which is a polyimide precursor. Polyimide is used in combination with, for example, an epoxy compound or an isocyanate compound.
  • thermosetting resin material From the viewpoint of heat resistance, chemical stability, and mechanical properties, it is preferable to use a thermosetting resin material.
  • a resin material containing an epoxy resin or a polyimide resin is preferable, and a resin material containing a polyimide resin is preferable from the viewpoint of mechanical properties (particularly mechanical strength) and hygroscopicity.
  • a mixture of polyimide resin and epoxy resin can also be used.
  • rubber-modified ones may be mixed as polyimide resins and / or epoxy resins. By mixing a thermoplastic resin or elastomer, flexibility and toughness can be improved. The same effect can be obtained even if rubber-modified one is used.
  • the photocuring type cures by causing a crosslinking reaction and / or a polymerization reaction by ultraviolet light or visible light.
  • the photocuring type include a radical polymerization type and a cationic polymerization type.
  • the radical polymerization type is typically a combination of an acrylic resin (epoxy-modified acrylic resin, urethane-modified acrylic resin, silicone-modified acrylic resin) and a photopolymerization initiator.
  • examples of the radical polymerization initiator for ultraviolet light include acetophenone type and benzophenone type.
  • Examples of the visible light radical polymerization initiator include a benzyl type and a thioxanthone type.
  • a typical cationic polymerization type is a combination of an epoxy compound and a photocationic polymerization initiator.
  • the photocationic polymerization initiator include iodonium salt compounds.
  • a resin material having both photocurability and thermosetting properties can also be used.
  • a liquid crystal panel 100Pb shown in FIG. 16B is different from the liquid crystal panel 100Pa in that an adhesive layer 67 is further provided between the resistance film 68 and the dielectric substrate 1. Another difference is that the protective layer 69b is formed using a polymer film or glass plate prepared in advance.
  • the liquid crystal panel 100Pb in which the protective layer 69b is formed of a polymer film is manufactured as follows.
  • an insulating polymer film to be the protective layer 69b is prepared.
  • the polymer film include polyester films such as polyethylene terephthalate and polyethylene naphthalate, polyphenylsulfone, and super engineering plastic films such as polyimide and polyamide.
  • the thickness of the polymer film (that is, the thickness of the protective layer 69b) is, for example, not less than 5 ⁇ m and not more than 200 ⁇ m.
  • a resistance film 68 is formed on one surface of the polymer film.
  • the resistance film 68 can be formed by the method described above.
  • the resistance film 68 may be patterned, and the polymer film may be patterned as necessary.
  • a polymer film on which the resistance film 68 is formed (that is, a member in which the protective layer 69b and the resistance film 68 are integrally formed) is attached to the dielectric substrate 1 using an adhesive.
  • an adhesive a curable resin similar to the curable resin used for forming the protective layer 69a can be used.
  • a hot-melt type resin material (adhesive) can also be used.
  • a hot-melt type resin material has a thermoplastic resin as a main component, melts by heating, and solidifies by cooling. Examples include polyolefin (for example, polyethylene, polypropylene), polyamide, and ethylene vinyl acetate.
  • a reactive urethane-based hot-melt resin material (adhesive) is also on the market. From the viewpoint of adhesion and durability, a reactive urethane system is preferred.
  • the adhesive layer 67 may be patterned in the same manner as the resistance film 68 and the protective layer (polymer film) 69b. However, the adhesive layer 67 may be smaller than the resistance film 68 and the protective layer 69b as long as the resistance film 68 and the protective layer 69b can be fixed to the dielectric substrate 1.
  • the protective layer 69b can be formed using a glass plate instead of the polymer film.
  • the manufacturing process may be the same as when a polymer film is used.
  • the thickness of the glass plate is preferably 1 mm or less, and more preferably 0.7 mm or less.
  • the lower limit of the thickness of the glass plate is not particularly limited, but the thickness of the glass plate is preferably 0.3 mm or more from the viewpoint of handling properties.
  • the resistance film 68 formed on the protective layer (polymer film or glass plate) 69b is fixed to the dielectric substrate 1 via the adhesive layer 67.
  • the resistive film 68 and the protective layer 69b are not necessarily fixed (adhered) to the dielectric substrate 1. That is, the adhesive layer 67 may be omitted.
  • a polymer film in which the resistance film 68 is formed that is, a member in which the protective layer 69b and the resistance film 68 are integrally formed
  • the resistance film 68 may be pressed against the dielectric substrate 1 in a case for housing the antenna.
  • a polymer film on which the resistance film 68 is formed may increase the contact thermal resistance. Therefore, it is preferable to reduce the contact thermal resistance by pressing the polymer film.
  • a member in which the resistance film 68 and the protective layer (polymer film or glass plate) 69b are integrally formed can be made removable.
  • the resistance film 68 (and the protective layer 69b) is patterned as will be described later, it is preferable to fix the resistor film 68 (and the protective layer 69b) so that the position with respect to the TFT substrate does not shift so that the performance of the antenna does not deteriorate.
  • the resistance film 68 for the heater may be provided anywhere as long as it does not affect the operation of the scanning antenna, but is preferably provided near the liquid crystal layer in order to efficiently heat the liquid crystal material. Therefore, as shown in FIGS. 16A and 16B, it is preferable to provide the TFT substrate 101 outside. Further, as shown in FIG. 16A, when the resistance film 68 is provided directly outside the dielectric substrate 1 of the TFT substrate 101, the adhesive layer 67 is formed as shown in FIG. Therefore, it is preferable to provide the resistive film 68 outside the dielectric substrate 1 because it has higher energy efficiency and higher temperature controllability.
  • the resistance film 68 may be provided on almost the entire surface of the dielectric substrate 1 with respect to the TFT substrate 104 shown in FIG. As described above for the internal heater structure, the resistive film 68 preferably has openings 68a, 68b and 68c.
  • the protective layers 69 a and 69 b may be formed on the entire surface so as to cover the resistance film 68. As described above, when the protective layer 69a or 69b adversely affects the antenna characteristics, openings corresponding to the openings 68a, 68b and 68c of the resistance film 68 may be provided. In this case, the opening of the protective layer 69a or 69b is formed inside the openings 68a, 68b and 68c of the resistance film 68.
  • a shield conductive layer may be formed.
  • the shield conductive layer is formed, for example, on the dielectric substrate 1 side of the resistance film 68 via an insulating film.
  • the shield conductive layer is formed on almost the entire surface of the dielectric substrate 1. It is not necessary to provide the openings 68a and 68b in the shield conductive layer unlike the resistance film 68, but it is preferable to provide the openings 68c.
  • the shield conductive layer is formed of, for example, an aluminum layer and is set to the ground potential. Further, it is preferable that the resistance value of the resistance film has a distribution so that the liquid crystal layer can be heated uniformly. These are also as described above for the internal heater structure.
  • the resistance film only needs to be able to heat the liquid crystal layer LC in the transmission / reception region R1, and as illustrated, the resistance film may be provided in a region corresponding to the transmission / reception region R1, but is not limited thereto.
  • the resistance film may be provided in the corresponding region.
  • the outer shape of the resistive film is not limited to a rectangle, and may be any shape including the transmission / reception region R1.
  • the resistance film is arranged outside the TFT substrate 101.
  • the resistance film may be arranged outside the slot substrate 201 (on the side opposite to the liquid crystal layer LC).
  • a resistive film may be formed directly on the dielectric substrate 51 as in the liquid crystal panel 100Pa in FIG. 16A, or an adhesive layer as in the liquid crystal panel 100Pb in FIG.
  • the resistance film formed on the protective layer may be fixed to the dielectric substrate 51 via Alternatively, the adhesive layer is omitted, and a protective layer on which the resistive film is formed (that is, a member in which the protective layer and the resistive film are integrally formed) is arranged so that the resistive film contacts the dielectric substrate 51. Also good.
  • the resistive film When the resistive film is disposed outside the slot substrate 201, it is preferable to provide an opening at a position corresponding to the slot 57 of the resistive film. Moreover, it is preferable that the resistance film has a thickness that can sufficiently transmit microwaves.
  • a resistance film is used as the heater unit.
  • a nichrome wire for example, a winding
  • an infrared heater unit or the like can be used as the heater unit. Even in such a case, it is preferable to arrange the heater portion so as not to deteriorate the performance of the antenna.
  • Such an external heater structure may be operated automatically when, for example, the temperature of the scanning antenna is detected and falls below a preset temperature. Of course, you may make it operate
  • the temperature control device for automatically operating the external heater structure for example, various known thermostats can be used.
  • a thermostat using a bimetal may be connected between one of two terminals connected to the resistance film and the power source.
  • an auxiliary capacitor CS is provided in parallel with the liquid crystal capacitor Clc, and the capacitance value C-Ccs of the auxiliary capacitor CS is sufficiently increased.
  • the capacitance value C-Ccs of the auxiliary capacitor CS is preferably set as appropriate so that the voltage holding ratio of the liquid crystal capacitor Clc is, for example, at least 30%, preferably 55% or more.
  • the capacitance value C-Ccs of the auxiliary capacitor CS depends on the areas of the electrodes CSE1 and CSE2 and the thickness and dielectric constant of the dielectric layer between the electrodes CSE1 and CSE2. Typically, the same voltage as that of the patch electrode 15 is supplied to the electrode CSE1, and the same voltage as that of the slot electrode 55 is supplied to the electrode CSE2.
  • the polarity inversion period of the voltage applied to the liquid crystal layer may be sufficiently shortened.
  • the threshold voltage at which the DS effect occurs increases when the polarity inversion period of the applied voltage is shortened. Therefore, the polarity inversion frequency may be determined so that the maximum value of the voltage (absolute value) applied to the liquid crystal layer is less than the threshold voltage at which the DS effect occurs.
  • the polarity inversion frequency is 300 Hz or more, for example, a voltage having an absolute value of 10 V is applied to a liquid crystal layer having a specific resistance of 1 ⁇ 10 10 ⁇ ⁇ cm and a dielectric anisotropy ⁇ (@ 1 kHz) of about ⁇ 0.6.
  • the polarity inversion frequency typically the same as twice the frame frequency
  • the upper limit of the polarity inversion period is preferably about 5 kHz or less from the viewpoint of power consumption and the like.
  • the polarity inversion frequency of the voltage applied to the liquid crystal layer naturally depends on the liquid crystal material (especially the specific resistance). Therefore, depending on the liquid crystal material, the above problem does not occur even when a voltage is applied with a polarity inversion period of less than 300 Hz.
  • the specific resistance of the liquid crystal material used in the scanning antenna according to the embodiment of the present invention is smaller than that of the liquid crystal material used in the LCD, it is preferable to drive at approximately 60 Hz or higher.
  • the temperature of the liquid crystal layer is preferably controlled as appropriate.
  • the physical properties and driving conditions of the liquid crystal material described here are values at the operating temperature of the liquid crystal layer. In other words, it is preferable to control the temperature of the liquid crystal layer so that it can be driven under the above conditions.
  • FIG. 18D shows the waveform of the display signal Vs (LCD) supplied to the source bus line of the LCD panel for comparison.
  • FIG. 18A shows the waveform of the scanning signal Vg supplied to the gate bus line GL1
  • FIG. 18B shows the waveform of the scanning signal Vg supplied to the gate bus line GL2
  • FIG. 18E shows the waveform of the scanning signal Vg supplied to the gate bus line GL3
  • FIG. 18E shows the waveform of the data signal Vda supplied to the source bus line
  • FIG. 18F shows the slot electrode of the slot substrate.
  • the waveform of the slot voltage Vidc supplied to (slot electrode) is shown
  • FIG. 18 (g) shows the waveform of the voltage applied to the liquid crystal layer of the antenna unit.
  • a period from the time when the voltage of the scanning signal Vg of a certain gate bus line is switched from the low level (VgL) to the high level (VgH) until the time when the voltage of the next gate bus line is switched from VgL to VgH is one horizontal. The scanning period (1H) is assumed.
  • a period during which the voltage of each gate bus line is at a high level (VgH) is referred to as a selection period PS.
  • the selection period PS the TFT connected to each gate bus line is turned on, and the current voltage of the data signal Vda supplied to the source bus line is supplied to the corresponding patch electrode.
  • the data signal Vda is, for example, ⁇ 15 V to +15 V (absolute value is 15 V).
  • the data signal Vda having different absolute values corresponding to 12 gradations, preferably 16 gradations is used.
  • the case where the intermediate voltage in all antenna units is applied is illustrated. That is, the voltage of the data signal Vda is assumed to be constant for all antenna units (suppose that they are connected to m gate bus lines). This corresponds to the case where the halftone which is the entire surface is displayed on the LCD panel. At this time, dot inversion driving is performed on the LCD panel. That is, in each frame, the display signal voltage is supplied so that the polarities of adjacent pixels (dots) are opposite to each other.
  • FIG. 18D shows the waveform of the display signal of the LCD panel that is performing dot inversion driving.
  • the polarity of Vs (LCD) is reversed every 1H.
  • the polarity of Vs (LCD) supplied to the source bus line adjacent to the source bus line to which Vs (LCD) having this waveform is supplied is opposite to the polarity of Vs (LCD) shown in FIG. It has become.
  • the polarity of the display signal supplied to all the pixels is inverted every frame.
  • pixels (dots) to which voltages having different polarities are applied are spatially dispersed in each frame.
  • pixels (dots) having different polarities are arranged in a checkered pattern.
  • the flicker itself is not a problem. That is, it is only necessary that the capacitance value of the liquid crystal capacitance is a desired value, and the spatial distribution of polarity in each frame does not matter. Therefore, from the viewpoint of low power consumption and the like, it is preferable to reduce the number of times of polarity inversion of the data signal Vda supplied from the source bus line, that is, to increase the period of polarity inversion.
  • the polarity inversion period may be 10H (polarity inversion every 5H).
  • the polarity inversion period of the data signal Vda is 2 m ⁇ H (m -Polarity inversion every H).
  • the cycle of polarity inversion of the data signal Vda may be equal to 2 frames (polarity inversion every frame).
  • the polarity of the data signal Vda supplied from all the source bus lines may be the same. Therefore, for example, in one frame, the positive data signal Vda may be supplied from all source bus lines, and in the next frame, the negative data signal Vda may be supplied from all source bus lines.
  • the polarities of the data signals Vda supplied from the adjacent source bus lines may be opposite to each other.
  • a positive data signal Vda is supplied from an odd-numbered source bus line
  • a negative data signal Vda is supplied from an even-numbered source bus line.
  • the negative data signal Vda is supplied from the odd-numbered source bus lines
  • the positive data signal Vda is supplied from the even-numbered source bus lines.
  • Such a driving method is called source line inversion driving in the LCD panel.
  • the liquid crystal is connected by connecting (short-circuiting) the adjacent source bus lines before reversing the polarity of the data signal Vda supplied between frames.
  • the charge charged in the capacitor can be canceled between adjacent columns. Therefore, there is an advantage that the amount of charge supplied from the source bus line in each frame can be reduced.
  • the slot electrode voltage Vidc is, for example, a DC voltage, typically a ground potential. Since the capacitance value of the capacitance (liquid crystal capacitance and auxiliary capacitance) for each antenna is larger than the capacitance value of the pixel capacitance of the LCD panel (for example, about 30 times that of a 20-inch LCD panel), the parasitic capacitance of the TFT The voltage supplied to the patch electrode is a positive / negative symmetric voltage even if the slot electrode voltage Vidc is a ground potential and the data signal Vda is a positive / negative symmetric voltage with respect to the ground potential. .
  • the voltage of the counter electrode (common voltage) is adjusted in consideration of the pull-in voltage of the TFT, so that a positive / negative symmetrical voltage is applied to the pixel electrode. This is not necessary, and may be a ground potential. Although not shown in FIG. 18, the same voltage as the slot voltage Vidc is supplied to the CS bus line.
  • the patch electrode voltage that is, the voltage of the data signal Vda shown in FIG. 18E
  • the slot electrode voltage Vidc (FIG. 18F)
  • the slot voltage When Vidc is the ground potential, as shown in FIG. 18G, it matches the waveform of the data signal Vda shown in FIG.
  • the waveform of the signal used for driving the scanning antenna is not limited to the above example.
  • a Viac having a vibration waveform may be used as the voltage of the slot electrode.
  • signals as illustrated in FIGS. 19A to 19E can be used.
  • the waveform of the scanning signal Vg supplied to the gate bus line is omitted, but the scanning signal Vg described with reference to FIGS. 18A to 18C is also used here.
  • the case where the polarity of the waveform of the data signal Vda is inverted every 10H cycles (every 5H) is illustrated as in the case shown in FIG.
  • is shown.
  • the polarity of the waveform of the data signal Vda may be inverted every two frames (one frame).
  • the voltage Viac of the slot electrode is an oscillating voltage having a polarity opposite to that of the data signal Vda (ON) and the same oscillation period.
  • the amplitude of the voltage Viac of the slot electrode is equal to the maximum amplitude
  • the voltage Vlc applied to the liquid crystal capacitance of the antenna unit is the voltage of the patch electrode with respect to the voltage Viac (FIG. 19C) of the slot electrode (that is, the voltage of the data signal Vda (ON) shown in FIG. 19A). Therefore, when the amplitude of the data signal Vda is oscillating at ⁇ Vda max , the voltage applied to the liquid crystal capacitor has a waveform oscillating at twice the amplitude of Vda max as shown in FIG. . Therefore, the maximum amplitude of the data signal Vda necessary for setting the maximum amplitude of the voltage Vlc applied to the liquid crystal capacitance to ⁇ Vda max is ⁇ Vda max / 2.
  • the maximum amplitude of the data signal Vda can be halved.
  • a general-purpose driver IC having a withstand voltage of 20 V or less can be used as the driver circuit that outputs the data signal Vda. Benefits are gained.
  • the data signal Vda (OFF) is changed as shown in FIG. 19 (b).
  • the waveform may be the same as that of the slot voltage Viac.
  • the Vda shown in FIG. 18E may be 0 V, and the maximum amplitude of Vda (OFF) shown in FIG. And it is sufficient.
  • the amplitude of the voltage Vlc applied to the liquid crystal capacitor is different from the amplitude of Vda, and therefore needs to be converted as appropriate.
  • FIGS. 20A to 20E Signals as exemplified in FIGS. 20A to 20E can also be used.
  • the signals shown in FIGS. 20 (a) to 20 (e) are similar to the signals shown in FIGS. 19 (a) to 19 (e), and the voltage Vac of the slot electrode is changed to the data signal Vda as shown in FIG. 20 (c). (ON) and a vibration voltage whose vibration phase is shifted by 180 °.
  • the data signals Vda (ON), Vda (OFF) and the slot voltage Viac are all voltages oscillating between 0 V and a positive voltage.
  • the amplitude of the voltage Viac of the slot electrode is equal to the maximum amplitude
  • the drive circuit When such a signal is used, the drive circuit only needs to output a positive voltage, which contributes to cost reduction. Even when a voltage that oscillates between 0 V and a positive voltage is used as described above, the voltage Vlc (ON) applied to the liquid crystal capacitor is inverted in polarity as shown in FIG. In the voltage waveform shown in FIG. 20D, + (positive) indicates that the voltage of the patch electrode is higher than the slot voltage, and ⁇ (negative) indicates that the voltage of the patch electrode is lower than the slot voltage. ing. That is, the direction (polarity) of the electric field applied to the liquid crystal layer is reversed as in the other examples. The amplitude of the voltage Vlc (ON) applied to the liquid crystal capacitor is Vda max .
  • the data signal Vda (OFF) is changed as shown in FIG. 20 (b).
  • the waveform may be the same as that of the slot voltage Viac.
  • the driving method for oscillating (reversing) the voltage Viac of the slot electrode described with reference to FIGS. 19 and 20 corresponds to the driving method for inverting the counter voltage in terms of the LCD panel driving method (“common inversion”). Sometimes called "drive.") In the LCD panel, since the flicker cannot be sufficiently suppressed, the common inversion driving is not adopted. On the other hand, since the flicker is not a problem in the scanning antenna, the slot voltage can be reversed.
  • the vibration (inversion) is performed, for example, for each frame (5H in FIGS. 19 and 20 is set to 1 V (vertical scanning period or frame)).
  • a row refers to a set of patch electrodes connected to one gate bus line via a TFT. If the slot electrode is divided into a plurality of row portions in this manner, the polarity of the voltage of each portion of the slot electrode can be made independent of each other. For example, in any frame, the polarity of the voltage applied to the patch electrode can be reversed between the patch electrodes connected to the adjacent gate bus lines.
  • the polarity of the voltage applied to the patch electrode is the same in any frame, and the polarity is reversed every frame.
  • antenna unit arrangement ⁇ Example of antenna unit arrangement, gate bus line, source bus line connection>
  • the antenna units are arranged concentrically, for example.
  • n for example, 30
  • nx for example, 620
  • the number of antenna units connected to each gate bus line is different.
  • the n source bus lines connected to the nx antenna units constituting the outermost circle the n source bus lines connected to the antenna unit constituting the innermost circle Is connected to m antenna units, but the number of antenna units connected to other source bus lines is smaller than m.
  • the arrangement of antenna units in the scanning antenna is different from the arrangement of pixels (dots) in the LCD panel, and the number of connected antenna units differs depending on the gate bus line and / or source bus line. Therefore, if the capacitance of all antenna units (liquid crystal capacitance + auxiliary capacitance) is made the same, the connected electrical load differs depending on the gate bus line and / or source bus line. Then, there is a problem that variation occurs in voltage writing to the antenna unit.
  • each gate bus line is adjusted by adjusting the capacitance value of the auxiliary capacitor or by adjusting the number of antenna units connected to the gate bus line and / or the source bus line. It is preferable that the electrical loads connected to the source bus lines are substantially the same.
  • the scanning antenna according to the embodiment of the present invention uses a nematic liquid crystal material having a large dielectric anisotropy ⁇ M for microwaves (birefringence index ⁇ n for visible light).
  • a liquid crystal material having a large dielectric anisotropy ⁇ M in the microwave region includes, for example, an isothiocyanate group (—NCS) or a thiocyanate group (—SCN).
  • NCS isothiocyanate group
  • SCN a thiocyanate group
  • it includes any of the atomic groups represented by the following chemical formula (Chemical Formula 1).
  • the specific resistance of the liquid crystal material containing an isothiocyanate group or thiocyanate group is low, and the value of the residual DC voltage generated in the liquid crystal capacitance (sometimes referred to as “rDC voltage value”) is larger than that of LCDs currently on the market. Cheap.
  • a liquid crystal material containing an isothiocyanate group or a thiocyanate group has a strong polarity, and its chemical stability is lower than that of a liquid crystal material currently used for LCDs. Since the isothiocyanate group and the thiocyanate group have a strong polarity, they easily absorb moisture and may react with metal ions (for example, Cu ions when the slot electrode has a Cu layer). Further, if a DC voltage is continuously applied, an electrical decomposition reaction may occur. In addition, a liquid crystal material containing an isothiocyanate group or a thiocyanate group absorbs light from the ultraviolet region to around 430 nm and is easily photodegraded.
  • a liquid crystal material containing an isothiocyanate group or a thiocyanate group is relatively weak against heat. As a result, the specific resistance of the liquid crystal material is lowered and / or ionic impurities are increased, so that the rDC voltage value of the liquid crystal capacitance is increased. As the rDC voltage value of the liquid crystal capacitance of each antenna unit increases, the characteristics of the scanning antenna deteriorate.
  • FIG. 21 is a conceptual graph with the horizontal axis representing the voltage applied to the liquid crystal capacitance and the vertical axis representing the resonance frequency as the antenna characteristic.
  • the case where the rDC voltage value is 0 mV and the case where it is 200 mV are shown.
  • the effective voltage applied to the liquid crystal layer decreases, and the target voltage is not applied to the liquid crystal layer.
  • the phase difference given to the microwaves by the liquid crystal layer of the antenna unit deviates from a predetermined value.
  • the antenna characteristics deteriorate. This decrease in antenna characteristics can be evaluated as, for example, a shift in resonance frequency.
  • the scanning antenna is designed so that the gain becomes maximum at a predetermined resonance frequency, an increase in the rDC voltage value appears as a change in gain, for example.
  • the slot voltage can be adjusted so as to monitor the increase of the rDC voltage value and cancel the rDC voltage value. Therefore, it is possible to suppress a change in the characteristics of the scanning antenna (for example, a change in the resonance frequency) accompanying an increase in the rDC voltage value. In addition, since the DC voltage applied to the liquid crystal layer is reduced, the electrolysis of the liquid crystal material can be suppressed.
  • the embodiment of the present invention is not limited to a scanning antenna, but can be widely applied to a liquid crystal device having a liquid crystal capacitance connected to a TFT, and suppresses deterioration in characteristics or reliability associated with an increase in the residual DC voltage value of the liquid crystal device. can do.
  • the embodiment of the present invention can also be applied to an LCD panel, for example.
  • the value of the rDC voltage generated in the liquid crystal capacitance of the LCD panel and its change with time are smaller than the rDC voltage generated in the liquid crystal capacitance of the scanning antenna.
  • it is caused by the rDC voltage.
  • the occurrence of problems can be suppressed. In particular, flicker in a negative-type FFS mode LCD panel can be suppressed.
  • the active region is a region in which liquid crystal capacitors connected to the TFTs are arranged for expressing the function of the liquid crystal device, and the inactive region is a region located in a region other than the active region.
  • the active area of the scanning antenna is a transmission / reception area, and the inactive area is a non-transmission / reception area.
  • the active area of the LCD panel is a display area, and the inactive area is a frame area.
  • the method for obtaining the rDC voltage value according to the embodiment of the present invention can electrically determine the residual DC voltage value electrically. Unlike the conventional flicker erasing method, since light is not used, the residual DC voltage value of a liquid crystal device having a configuration in which light cannot be transmitted through the liquid crystal layer like a scanning antenna can be obtained. A common voltage (for example, slot voltage) may be set based on the obtained residual DC voltage value.
  • the residual DC voltage value can be obtained electrically, a circuit for obtaining the rDC voltage value and a circuit for adjusting a common voltage (for example, a slot voltage) based on the circuit can be incorporated in the control circuit of the liquid crystal device. It can be incorporated in the driving method. Further, since the residual DC voltage value changes most immediately immediately after manufacturing the liquid crystal device, the operation stability and / or reliability of the liquid crystal device is improved by introducing a process for stabilizing the residual DC voltage value into the manufacturing process. Can be improved.
  • the present inventor examined a method for obtaining an rDC voltage value in a scanning antenna.
  • the liquid crystal capacitance of each antenna unit of the scanning antenna includes a patch electrode 15, a slot electrode 55, and a liquid crystal layer.
  • the patch electrode 15 and the slot electrode 55 are formed of a metal layer (for example, an Al layer or a Cu layer). Since the patch electrode 15 and the slot electrode 55 do not transmit light, the rDC voltage value cannot be obtained by the flicker elimination method as in the LCD.
  • the flicker erasing method applies a signal voltage (for example, a voltage for displaying a halftone) symmetric to the pixel electrode of the LCD and observes the flicker while changing the common voltage.
  • the shift of the common voltage from the ground level where no flicker is observed is the rDC voltage value.
  • the rDC voltage value of the LCD pixel is not zero, the net voltage applied to the liquid crystal layer is different between when a positive signal voltage is applied and when a negative signal voltage is applied. Since the sizes are different, a phenomenon is used in which the transmittance of the pixel changes with the change in polarity of the signal voltage (flicker is observed).
  • the method for obtaining the residual DC voltage value is to measure the current flowing through the other electrode while applying a positive and negative symmetrical triangular wave voltage to one of the pair of electrodes of the liquid crystal capacitor. , Generating the VI curve, and in the VI curve, the voltage value Vmax having the largest absolute value where the current value takes a positive maximum value and the largest absolute value taking the negative minimum value of the current value A step of obtaining a voltage value Vmin and a step of obtaining a half of the sum of Vmax and Vmin as a residual DC voltage value.
  • the liquid crystal capacitance for obtaining the rDC voltage value is appropriately designed according to the magnitude of the current value.
  • a liquid crystal device having a liquid crystal capacity may have an auxiliary capacity electrically connected to the liquid crystal capacity in parallel. This is because the voltage holding ratio of the liquid crystal capacitance is increased as described above.
  • an auxiliary capacitor is provided in parallel with the liquid crystal capacitor, the voltage applied to the liquid crystal capacitor is also applied to the auxiliary capacitor, and the above-described VI curve is affected by the auxiliary capacitor as well as the liquid crystal capacitor. That is, the above VI curve is a characteristic of the combined capacity of the liquid crystal capacity and the auxiliary capacity.
  • the auxiliary capacitor since the auxiliary capacitor has an inorganic insulating layer (for example, SiO 2 layer) as a dielectric layer, and interface polarization, orientation polarization, and ion conduction do not occur, the residual DC voltage depends solely on the liquid crystal capacitance. Therefore, even when the liquid crystal device has an auxiliary capacity, strictly speaking, although it is the VI curve for the combined capacity, it will be referred to as the liquid crystal capacity VI curve. A case where only a liquid crystal capacitor is provided will be described. In the case where an auxiliary capacitor electrically connected in parallel to the liquid crystal capacitor is provided, strictly speaking, in the following description, a combined capacitor (liquid crystal capacitor + auxiliary capacitor) may be used instead of the liquid crystal capacitor.
  • a combined capacitor liquid crystal capacitor + auxiliary capacitor
  • FIG. 22 shows a waveform of a triangular wave voltage applied to the liquid crystal capacitor in order to generate the VI curve.
  • the triangular wave voltage has an isosceles triangle shape with time, and has a period of positive polarity and a period of negative polarity in one cycle at the same ratio.
  • the liquid crystal material here, nematic liquid crystal material contained in the liquid crystal layer of the liquid crystal capacitor is aligned according to the applied voltage.
  • the capacitance value of the liquid crystal capacitance changes.
  • the voltage applied to the liquid crystal capacitance is increased, the liquid crystal molecules are aligned so that the axis having a large dielectric constant is parallel to the electric field.
  • the capacitance value of the liquid crystal capacitance increases.
  • the first “C” indicates a capacitance value (capacitance)
  • “Clc” indicates a liquid crystal capacitance.
  • “Cls” and “Ccs” represent a capacity (capacitance element), and “C” before that indicates a capacitance value.
  • the capacitance value C-Clc of the liquid crystal capacitance Clc depends on time. The time change of the current flowing through the liquid crystal capacitance reflects the change in the capacitance value C-Clc due to the change in the orientation of the liquid crystal molecules and the behavior of the ionic impurities.
  • the charge Q accumulated in the capacitor is represented by the product of the capacitance value C and the applied voltage V. Therefore, the current I flowing through the capacitor is given by the time derivative (partial derivative) of Q. That is, it is given by the following equation.
  • the current value takes the maximum value (vertical electric field mode) or the minimum value (transverse electric field mode).
  • the voltage value Vmin having a large value and the voltage value Vmin having the largest absolute value at which the current value takes a negative minimum value (vertical electric field mode) or a maximum value (horizontal electric field mode) the residual DC It was found that the voltage value can be obtained.
  • the maximum and minimum values of the current flowing through the liquid crystal capacitance are due to the two items on the right side of the above formula.
  • dC / dt in the above equation is d (C ⁇ Clc + C ⁇ Ccs) / dt.
  • C-Ccs does not depend on time
  • dC / dt is dC-Clc / dt. That is, even when the auxiliary capacitor is provided, the maximum value and the minimum value of the VI curve are caused by the current flowing through the liquid crystal capacitance.
  • liquid crystal capacity for obtaining the rDC voltage value may be referred to as rDC monitor capacity or simply as monitor capacity.
  • the ratio of the capacitance value C-CS MVr of the monitor auxiliary capacitor CS MVr for capacitance C-C MVr monitor capacitance C MVr (C-CS MVr / C-C MVr ) is to be equal to the ratio of the capacitance value C-Ccs of the storage capacitor CS for capacitance C-Clc of the liquid crystal capacitance Clc (C-Ccs / C- Clc) in the antenna unit, setting the capacitance value C-CS MVr It is preferable to do.
  • the pair of electrodes of the monitor auxiliary capacitor CS MVr is preferably formed of the same material as the pair of electrodes of the auxiliary capacitor CS, and more preferably formed of the same conductive film.
  • the dielectric layer of the auxiliary capacitor for monitoring CS MVr is preferably formed of the same material as the dielectric layer of the auxiliary capacitor CS, and more preferably formed of the same dielectric film.
  • FIGS. 23A to 23C show examples of the VI curve of the liquid crystal capacitance in the ECB mode, which is one of the vertical electric field modes.
  • This monitoring capacitor has a liquid crystal layer (thickness: 3.0 ⁇ m) of a nematic liquid crystal material for a scanning antenna between a pair of 1 cm 2 electrodes. Each of the pair of electrodes was formed of a Cu layer. The frequency of the triangular voltage for generating the VI curve was 10 Hz, and the amplitude was ⁇ 10V.
  • the monitoring capacitance was measured immediately after fabrication (no voltage applied) and after stress application.
  • the stress application refers to applying a voltage having a DC component to the monitoring capacitor.
  • a positive / negative symmetric AC voltage is applied to one of the pair of electrodes of the monitoring capacitor, and a DC voltage is applied to the other electrode.
  • the data signal applied to the patch electrode is an AC voltage whose polarity is inverted at a constant period
  • the signal applied to the slot electrode is a DC voltage.
  • the display signal applied to the pixel electrode is an AC voltage whose polarity is inverted at a constant period
  • the common voltage (counter voltage) applied to the common electrode (counter electrode) is a DC voltage.
  • a DC voltage of 5 V and a rectangular wave AC voltage with an amplitude of ⁇ 3 V and 60 Hz were applied for 2 hours.
  • the VI curve in FIG. 23 (a) shows the change in current value during the period when the triangular wave voltage is applied to the monitoring capacitor for one period (0V ⁇ 10V ⁇ 0V ⁇ ⁇ 10V ⁇ 0V).
  • the VI curve in FIG. 23A has a positive maximum value and a negative minimum value in both the initial stage and after the stress application.
  • the rDC voltage value is It is given as one half of the sum of Vmax and Vmin. This was confirmed by comparing with the rDC voltage value obtained by the flicker elimination method as shown in an experimental example later.
  • the voltage value having the largest absolute value among the maximum values (minimum values) is adopted is that when the frequency of the triangular wave voltage is low (for example, 0.01 Hz), the maximum value and the minimum value are observed in the vicinity of 0V.
  • a method of quantifying mobile ions using the maximum value and / or the minimum value has been proposed.
  • peaks (local maximum and local minimum) derived from mobile ions are not observed in the vicinity of 0 V, they are simply referred to as a positive maximum value and a negative minimum value.
  • FIGS. 23B and 23C are enlarged views of the vicinity of the positive maximum value and the negative minimum value of the VI curve of FIG. 23A, respectively. From this VI curve, the following values are obtained.
  • the voltage Vmax at which the current value takes a positive maximum value in the initial VI curve 5.40 V
  • the voltage Vmin at which the current value takes a negative minimum value in the initial VI curve ⁇ 5.43 V
  • Voltage Vmax at which the current value takes a positive maximum value on the VI curve after stress application 5.61 V
  • the voltage Vmin at which the current value takes a negative minimum value on the VI curve after the stress is applied ⁇ 5.17 V
  • the initial rDC voltage value was approximately 0 V, whereas an rDC voltage of about 0.22 V was generated after the stress was applied.
  • a lateral electric field mode monitoring capacitor was prepared, and under the same conditions as described above, the VI curve was measured initially and after stress application.
  • a photo alignment film horizontal alignment film
  • FFS Ringe Field Switching
  • the thickness of the photo-alignment film was about 100 nm.
  • the liquid crystal material a negative nematic liquid crystal material having negative dielectric anisotropy was used. The thickness of the liquid crystal layer was about 3 ⁇ m.
  • a common electrode (lower) and a pixel electrode (liquid crystal layer side) laminated with an interlayer insulating film interposed therebetween were formed, and a slit having a width of about 4 ⁇ m was formed in the pixel electrode.
  • the area of the portion receiving the electric field from the pixel electrode and the common electrode was 1 cm 2 .
  • FIGS. 24A to 24C show examples of VI curves of the monitoring capacity in the FFS mode.
  • FIG. 24A shows the entire VI curve.
  • FIGS. 24B and 24C show the vicinity of the positive minimum value and the negative maximum value of the VI curve of FIG. 24A, respectively. Enlarged view.
  • Voltage Vmax 0.65 V at which the current value takes a positive minimum value in the initial VI curve
  • Voltage Vmin where the current value takes a negative maximum value in the initial VI curve ⁇ 0.62
  • Voltage Vmax at which the current value takes a positive minimum value on the VI curve after stress application 2.67
  • Voltage Vmin at which the current value takes a negative maximum value on the VI curve after stress application Vmin: 0.21 V
  • the method for obtaining the rDC voltage value according to the embodiment of the present invention is performed electrically, the rDC voltage value can be obtained in a state where the liquid crystal device is used, as exemplified later. Therefore, the common voltage can be optimized according to the obtained rDC voltage value. As a result, it is possible to suppress a decrease in characteristics or reliability of a liquid crystal device in which a change in a residual DC voltage value such as a scanning antenna is relatively large.
  • the capacity of the monitor may be set so that a sufficient current can be obtained when obtaining the VI curve.
  • the area of the liquid crystal layer included in the monitor capacity is 25 mm 2. The above is preferable.
  • the thickness of the liquid crystal layer is preferably the same as the thickness of the liquid crystal layer in the active region.
  • the monitor capacity may be arranged at a position closer to the seal part than the active area.
  • a plurality of monitor capacitors may be provided.
  • the plurality of monitor capacitors may include two monitor capacitors arranged to face each other through the active region.
  • the method of obtaining the rDC voltage value according to the embodiment of the present invention can be performed using a liquid crystal capacitor in the active region without providing a separate monitor capacitor. That is, with respect to a group of two or more liquid crystal capacitors adjacent to each other among a plurality of liquid crystal capacitors in the active region, while applying a positive and negative symmetrical triangular wave voltage to all one electrode of the two or more liquid crystal capacitors belonging to the group,
  • the VI curve may be obtained by measuring the current flowing through the other electrode. For example, when obtaining a residual DC voltage value of a liquid crystal device having a plurality of pixels (liquid crystal capacitors) arranged in a matrix like an LCD panel, a group of two or more adjacent pixels among the plurality of pixels is determined. Alternatively, the VI curve may be obtained by measuring the current flowing through the other electrode while applying a positive and negative symmetrical triangular wave voltage to all the electrodes of two or more pixels belonging to the group.
  • the VI curve may be obtained by using, for example, a group of pixels of 10 rows and 10 columns among a large number of pixels included in the LCD panel.
  • the group of pixels used to determine the VI curve can be selected, for example, by supplying a voltage to the gate bus line and the source bus line.
  • the number of pixels included in the selected pixel group may be set as appropriate so that a sufficient current can be obtained when obtaining the VI curve.
  • a plurality of pixel groups at different positions may be sequentially selected to obtain a VI curve for each pixel group.
  • the common voltage may be set using an average value of rDC voltage values obtained for a plurality of pixel groups, as in the case where a plurality of monitoring capacitors are used.
  • the triangular wave voltage is supplied from the source bus line to the pixel electrode via the TFT, and the current is measured from the common electrode (counter electrode).
  • a number of antenna units (liquid crystal capacitors) included in the scanning antenna may not be arranged in a matrix, but like a LCD panel, a VI curve is obtained for a group including a plurality of adjacent antenna units. Can be generated.
  • the triangular wave voltage is supplied from the source bus line to the patch electrode via the TFT, and the current is measured from the slot electrode.
  • the frequency of the triangular wave voltage is, for example, not less than 0.01 Hz and not more than 100 Hz.
  • a current peak due to the movement of ionic impurities in the liquid crystal layer appears in the VI curve, which is caused by a change in capacitance of the liquid crystal capacitance due to a change in the orientation of the liquid crystal molecules. It may be difficult to specify the maximum or minimum value.
  • the change in orientation of the liquid crystal molecules cannot follow the change in voltage, the capacitance of the liquid crystal capacitance does not change sufficiently, and the maximum or minimum value may not appear in the VI curve.
  • the absolute value of the amplitude of the triangular wave voltage only needs to be able to sufficiently change the orientation of the liquid crystal molecules, and is, for example, 1 V or more and 10 V or less.
  • FIG. 25 is a schematic plan view showing the scanning antenna 1000A.
  • the scanning antenna 1000A includes four rDC monitor capacitor units (hereinafter referred to as “monitor capacitor units”) MVr1, MVr2, MVr3, and MVr4 in the non-transmit / receive region R2 outside the transmit / receive region R1. have.
  • the monitor capacitors MVr1, MVr2, MVr3, and MVr4 have rDC monitor capacitors (hereinafter referred to as “monitor capacitors”) C MVr1 , C MVr2 , and C MVr3 each having the same configuration as the liquid crystal capacitor Clc of the antenna unit. , C MVr4 .
  • the monitoring capacitor section may include an auxiliary capacitor electrically connected in parallel to the monitoring capacitor in addition to the monitoring capacitor.
  • Each of the monitor capacitors C MVr1 , C MVr2 , C MVr3 , and C MVr4 includes a pair of electrodes and a liquid crystal layer disposed between the pair of electrodes, and the pair of electrodes includes a liquid crystal capacitor Clc.
  • the liquid crystal layer of each of the monitor capacitors C MVr1 , C MVr2 , C MVr3 , and C MVr4 is one liquid crystal layer continuous with the liquid crystal layer LC in the transmission / reception region R1, and the thickness of the liquid crystal layer is controlled to be substantially the same.
  • the pair of alignment films in contact with the liquid crystal layers of the monitor capacitors C MVr1 , C MVr2 , C MVr3 , and C MVr4 are also common to the pair of alignment films formed in the transmission / reception region R1.
  • the scanning antenna 1000A has four monitor capacitors C MVr1 , C MVr2 , C MVr3 , and C MVr4 , but it suffices to have at least one monitor capacitor. Since the degree of deterioration of the liquid crystal material of the liquid crystal layer may vary depending on the location, a plurality of monitor capacitors are arranged at different positions, and the average value of the rDC voltage values obtained for each of the plurality of monitor capacitors is calculated. It may be used.
  • the plurality of monitor capacitors may include two monitor capacitors arranged to face each other through the active region.
  • the monitor capacitors C MVr1 and C MVr2 and the monitor capacitors C MVr3 and C MVr4 of the scanning antenna 1000A are arranged so as to face each other via the transmission / reception region R1.
  • a pair of electrodes included in each of the monitoring capacitors C MVr1 , C MVr2 , C MVr3, and C MVr4 is connected to corresponding terminal electrodes M1T and M2T via connection wirings M1L and M2L. Details of the connection structure will be described later.
  • FIG. 25 shows a simplified structure of the scanning antenna 1000A.
  • the scanning antenna 1000A has an air layer and a reflective conductive plate disposed so as to face the dielectric substrate of the slot substrate 200A via the air layer (air layer 54 in FIG.
  • the conductive plate 65 and the like may be omitted.
  • the scanning antenna 1000A further includes a measurement electrode transfer portion M2P, a first measurement electrode terminal portion M1T, and a second measurement electrode terminal portion M2T in the non-transmission / reception region R2.
  • the structure of the rDC monitor capacitor unit MVr, the measurement electrode transfer unit M2P, the first measurement electrode terminal unit M1T, and the second measurement electrode terminal unit M2T will be described with reference to FIGS.
  • FIG. 26 is a schematic plan view showing the non-transmission / reception region R2 of the scanning antenna 1000A.
  • FIGS. 27A and 27B are schematic cross-sectional views showing the non-transmission / reception region R2 of the scanning antenna 1000A along the lines A-A ′ and B-B ′ in FIG. 26, respectively.
  • FIGS. 28A to 28C are schematic plan views showing regions corresponding to the non-transmission / reception region R2 of the scanning antenna 1000A shown in FIG. 26, and FIGS. 28A and 28B are scanning antennas.
  • FIG. 28C is a schematic plan view of the slot substrate 200A included in the scanning antenna 1000A.
  • FIG. 28A is a view showing a gate metal layer
  • FIG. 28B is a view showing a patch metal layer
  • FIG. 28C is a view showing a layer including the slot electrode 55. .
  • FIG. 27 shows the structure of the liquid crystal panel included in the scanning antenna, and the illustration of the dielectric layer (air layer) 54 and the reflective conductive plate 65 in FIG. 1 is omitted.
  • the monitor capacitor unit MVr represents any one of the monitor capacitor units MVr1, MVr2, MVr3, and MVr4, and the monitor capacitor C MVr is similarly the monitor capacitor CMVr1. , C MVr2 , C MVr3 and C MVr4 .
  • the sizes and the like of the monitor capacitors MVr1, MVr2, MVr3, and MVr4 can be set independently of each other.
  • the sizes of the monitor capacitors CMVr1 , CMVr2 , CMVr3, and CMVr4 are independent of each other.
  • the size of the monitor volume unit MVr1, MVr2, MVr3 and MVr4 like, the size of the monitor capacitance C MVr1, C MVr2, C MVr3 and C MVr4, like capacitance value are equal to each other, is set Preferably it is.
  • Capacity part MVr for rDC monitor As shown in FIGS. 26 and 27, the rDC monitor capacitor MVr has an rDC monitor capacitor CMVr .
  • the rDC monitor capacitor MVr exemplified here does not have an auxiliary capacitor.
  • the rDC monitor capacitor CMVr includes a liquid crystal layer LC, and a first measurement electrode ME1 and a second measurement electrode ME2 that face each other with the liquid crystal layer LC interposed therebetween. Strictly speaking, alignment films are provided between the first measurement electrode ME1 and the liquid crystal layer LC and between the second measurement electrode ME2 and the liquid crystal layer LC, respectively.
  • the first measurement electrode ME1 and the second measurement electrode ME2 are arranged inside the seal region Rs (on the transmission / reception region R1 side with respect to the seal region Rs).
  • the scanning antenna 1000A includes the rDC monitor capacitor MVr , the rDC voltage value of the rDC monitor capacitor CMVr can be measured.
  • the position of the rDC monitoring capacitor CMVr that is, the positions of the first measurement electrode ME1 and the second measurement electrode ME2 are preferably separated from the seal region Rs by 10 mm or more. That is, it is preferable that the first measurement electrode ME1 and the second measurement electrode ME2 are arranged so as not to overlap an area less than 10 mm from the seal area Rs. This is to prevent the influence of ionic impurities (for example, derived from uncured components) eluted from the seal resin forming the seal region Rs into the liquid crystal layer LC.
  • ionic impurities for example, derived from uncured components
  • the liquid crystal layer LC of the antenna unit region liquid crystal capacitor Clc in the transmission / reception region R1 is the rDC monitor capacitor of the non-transmission / reception region R2.
  • the liquid crystal layer LC of C MVr tends to be less affected by the resin forming the seal region Rs.
  • the rDC voltage value of the rDC monitor capacitor C MVr and the rDC voltage value of the liquid crystal capacitor in the antenna unit region are greatly different. It will be.
  • the rDC monitor capacitor MVr covers the first measurement electrode connection portion (also referred to as “connection wiring”) M1L and the first measurement electrode connection portion M1L in the TFT substrate 100A. It has the insulating layer 13 and 1st measurement electrode ME1 formed on the insulating layer 13.
  • FIG. The first measurement electrode connection portion M1L is formed from the same conductive film (gate metal layer) as the gate electrode 3.
  • the insulating layer 13 has at least one opening 13a that reaches the first measurement electrode connection portion M1L.
  • the first measurement electrode ME1 is formed of the same conductive film (patch metal layer) as the patch electrode 15.
  • the first measurement electrode ME1 is formed on the insulating layer 13 and in the opening 13a, and is in contact with the first measurement electrode connection portion M1L in the opening 13a.
  • the insulating layer 13 includes, for example, the gate insulating layer 4 and the first insulating layer 11 (see FIG. 3).
  • the rDC monitor capacitor MVr may further include a second insulating layer 17 that covers the first measurement electrode ME1.
  • the rDC monitor capacitor MVr has a second measurement electrode ME2 having a portion facing the first measurement electrode ME1 through the liquid crystal layer LC in the slot substrate 200A.
  • the second measurement electrode ME2 is formed of the same conductive film as the slot electrode 55, and is electrically separated from the extended portion 55e of the slot electrode 55.
  • the “extending portion 55e of the slot electrode 55” is a portion extending from the slot electrode 55 to the non-transmission / reception region R2.
  • the extended portion 55e of the slot electrode 55 can be omitted.
  • the rDC monitor capacitor MVr may further include a fourth insulating layer 58 that covers the second measurement electrode ME2.
  • the first measurement electrode ME1 and the second measurement electrode ME2 each have a rectangular shape of about 1 cm square, for example.
  • the shape and size of the first measurement electrode ME1 are those viewed from the normal direction of the TFT substrate 100A, and the shape and size of the second measurement electrode ME2 are the normal direction of the slot substrate 200A. I will say the thing when it sees from.
  • the shape and size of the first measurement electrode ME1 and the second measurement electrode ME2 are not particularly limited as long as the first measurement electrode ME1 and the second measurement electrode ME2 have a portion facing each other with the liquid crystal layer LC therebetween.
  • the first measurement electrode ME1 and the second measurement electrode ME2 may have the same shape and size, or may be different in shape and / or size. In order to more accurately measure the rDC voltage value of the rDC monitor capacitor MVr, it is preferable that the first measurement electrode ME1 and the second measurement electrode ME2 have the same shape and size.
  • the structure of the rDC monitor capacitor MVr is not limited to the illustrated one.
  • the first measurement electrode connection portion M1L may not be formed using the same conductive film as the gate electrode 3.
  • the transfer terminal connection portion 15pt may not be formed using the same conductive film as the patch electrode 15.
  • these are preferably formed in any one of the conductive layers (including the gate metal layer, the source metal layer, and the patch metal layer) of the TFT substrate 100A.
  • the rDC monitor capacitor can be formed without increasing the number of scanning antenna manufacturing steps (for example, the number of photomasks).
  • the insulating layer 13 may have one opening 13a or a plurality of openings 13a.
  • the stability of electrical connection between the first measurement electrode ME1 and the first measurement electrode connection portion M1L can be improved.
  • the opening 13a may not be provided in the rDC monitor capacitor MVr.
  • the insulating layer 13 has at least one opening in a region other than the rDC monitor capacitor MVr, and the extending portion of the first measurement electrode ME1 is formed on the insulating layer 13 and in the opening to perform the first measurement.
  • the extending part of the electrode ME1 may be in contact with the first measurement electrode connecting part M1L in the opening.
  • the measurement electrode transfer portion M2P is a connection portion between the measurement electrode transfer terminal portion M2PT of the TFT substrate 100A and the second measurement electrode ME2.
  • the measurement electrode transfer portion M2P is disposed in the seal region Rs.
  • the measurement electrode transfer terminal portion M2PT is connected to the measurement electrode transfer terminal portion M2PT via a resin (seal resin) 73 including the conductive beads 71 (also referred to as “seal portion 73”).
  • the second measurement electrode ME2 is connected. Since the seal portion 73 includes the conductive beads 71, the seal portion 73 has conductivity only in the vertical direction of FIG. 27 and does not have conductivity in the direction perpendicular to the paper surface.
  • the TFT substrate 100A has a measurement electrode transfer terminal portion M2PT.
  • the measurement electrode transfer terminal portion M2PT includes a second measurement electrode connection portion (also referred to as “connection wiring”) M2L, an insulating layer 13 covering the second measurement electrode connection portion M2L, and a transfer terminal formed on the insulating layer 13. Connection part 15pt.
  • the second measurement electrode connection portion M2L is formed using the same conductive film as the first measurement electrode connection portion M1L, and is electrically separated from the first measurement electrode connection portion M1L.
  • the insulating layer 13 has at least one opening 13b that reaches the second measurement electrode connection part M2L.
  • the transfer terminal connection portion 15pt is formed using the same conductive film as the patch electrode 15. Transfer terminal connection portion 15pt is formed on insulating layer 13 and in opening portion 13b, and contacts second measurement electrode connection portion M2L in opening portion 13b.
  • the measurement electrode transfer terminal portion M2PT preferably has the same laminated structure as, for example, the transfer terminal portion PT (see, for example, FIG. 4C).
  • the slot substrate 200A includes an extension part ME2e of the second measurement electrode ME2 and a fourth insulating layer 58 that covers the extension part ME2e of the second measurement electrode ME2.
  • 58 has at least one opening 58a exposing a part of the extending portion ME2e of the second measurement electrode ME2.
  • the second measurement electrode ME2 is electrically connected to the second measurement electrode connection part M2L of the TFT substrate 100A.
  • the measurement electrode transfer portion M2P (measurement electrode transfer terminal portion M2PT) may not be arranged in the seal region Rs.
  • the non-transmission / reception region R2 may be disposed outside the seal region Rs.
  • the structure of the measurement electrode transfer terminal portion M2PT is not limited to that illustrated.
  • the second measurement electrode connection portion M2L may not be formed using the same conductive film as the first measurement electrode connection portion M1L.
  • the transfer terminal connection portion 15pt may not be formed using the same conductive film as the patch electrode 15. From the viewpoint of suppressing an increase in the number of scanning antenna manufacturing steps (the number of photomasks), each of these includes any of the conductive layers (including a gate metal layer, a source metal layer, and a patch metal layer) included in the TFT substrate 100A. It is preferable to form in such a conductive layer.
  • the patch metal layer may have a seal region portion 15ps electrically separated from the transfer terminal connection portion 15pt in the seal region Rs.
  • the TFT substrate 100A preferably has the same stacked structure as that of the transfer terminal portion PT (for example, see FIG. 4C) in the seal region Rs. Thereby, a transfer portion for connecting the electrode or terminal of the TFT substrate 100A and the electrode or terminal of the slot substrate 200A can be formed in the seal region Rs.
  • First measurement electrode terminal M1T and second measurement electrode terminal M2T As shown in FIGS. 26 and 27, the first measurement electrode terminal portion M1T and the second measurement electrode terminal portion M2T are outside the seal region Rs (the liquid crystal layer of the seal region Rs) in the non-transmission / reception region R2 of the scanning antenna 1000A.
  • the TFT substrate 100A On the side opposite to the LC side), the TFT substrate 100A is provided.
  • the first measurement electrode terminal portion M1T and the second measurement electrode terminal portion M2T do not have the liquid crystal layer LC and the slot substrate 200A. That is, the TFT substrate 100A is exposed at the first measurement electrode terminal portion M1T and the second measurement electrode terminal portion M2T.
  • the first measurement electrode terminal portion M1T includes a first measurement electrode connection portion M1L, and an insulating layer 13 and a second insulation layer 17 that cover the first measurement electrode connection portion M1L.
  • the insulating layer 13 and the second insulating layer 17 have a contact hole CH7 reaching the first measurement electrode connection part M1L.
  • the contact hole CH7 may be covered with a transparent conductive layer (not shown). That is, the first measurement electrode terminal portion M1T further includes a transparent conductive layer formed on the second insulating layer 17 and in the contact hole CH7, and the transparent conductive layer is in the contact hole CH7, the first measurement electrode connection portion M1L. May be in contact with.
  • the second measurement electrode terminal portion M2T includes a second measurement electrode connection portion M2L, and an insulating layer 13 and a second insulation layer 17 that cover the second measurement electrode connection portion M2L.
  • the insulating layer 13 and the second insulating layer 17 have a contact hole CH8 reaching the second measurement electrode connection part M2L.
  • the contact hole CH8 may be covered with a transparent conductive layer (not shown). That is, the second measurement electrode terminal portion M2T further includes a transparent conductive layer formed on the second insulating layer 17 and in the contact hole CH8, and the transparent conductive layer is in the contact hole CH8 and the second measurement electrode connection portion M2L. May be in contact with.
  • the first measurement electrode connection portion M1L includes a portion that overlaps the first measurement electrode ME1, a portion that forms the first measurement electrode terminal portion M1T, and a seal region Rs. And a portion extending between the two.
  • the second measurement electrode connection portion M2L extends between the portion where the second measurement electrode terminal portion M2T is formed, the portion where the measurement electrode transfer terminal portion M2PT is formed, and the two. And the part which is made.
  • a gate metal layer is formed by forming a gate conductive film on the dielectric substrate 1 and the base insulating film 2 and patterning the gate conductive film.
  • the gate metal layer includes the gate electrode 3 and the gate bus line GL in the transmission / reception region R1, and includes the first measurement electrode connection portion M1L and the second measurement electrode connection portion M2L in the non-transmission / reception region R2.
  • a gate insulating layer 4, a semiconductor layer 5, a source metal layer, and a first insulating layer 11 are formed in this order on the gate metal layer.
  • the gate insulating layer 4 and the first insulating layer 11 are collectively etched, so that the gate insulating layer 4 and the first insulating layer 11 have openings reaching the first measurement electrode connection portion M1L.
  • Part 13a is formed.
  • the gate insulating layer 4 and the first insulating layer 11 may further be formed with an opening 13b reaching the second measurement electrode connection portion M2L.
  • a patch conductive layer is formed on the first insulating layer 11 in the opening 13a and the opening 13b, and the patch conductive layer is patterned to form a patch metal layer.
  • the patch metal layer includes the patch electrode 15 in the transmission / reception region R1, and includes the first measurement electrode ME1 in the rDC monitor capacitor MVr in the non-transmission / reception region R2.
  • the first measurement electrode ME1 is formed on the first insulating layer 11 and in the opening 13a, and contacts the first measurement electrode connection part M1L in the opening 13a.
  • the patch metal layer may further include a seal region portion 15ps in the seal region Rs of the non-transmission / reception region R2.
  • the seal region portion 15ps is formed on the first insulating layer 11 and in the opening portion 13b, and is in contact with the second measurement electrode connection portion M2L in the opening portion 13b.
  • the second insulating layer 17 is formed on the patch metal layer and the first insulating layer 11.
  • the second insulating layer 17, the first insulating layer 11, and the gate insulating layer 4 are collectively etched, whereby the second insulating layer 17 and the first insulating layer are etched.
  • a contact hole CH7 reaching the first measurement electrode connection portion M1L and a contact hole CH8 reaching the second measurement electrode connection portion M2L are formed in the layer 11 and the gate insulating layer 4.
  • the TFT substrate 100A is formed.
  • a metal film is formed on the dielectric substrate 51 and the third insulating layer 52, and a layer including the slot electrode 55 is formed by patterning the metal film.
  • a layer including the slot electrode 55 may be referred to as a “slot metal layer”.
  • the slot metal layer includes a slot electrode 55, an extended portion 55e of the slot electrode, and a second measurement electrode ME2 in the rDC monitor capacitor MVr in the non-transmission / reception region R2.
  • a fourth insulating layer 58 is formed on the slot metal layer. Thereafter, in the seal region Rs of the non-transmission / reception region R2, an opening 58a that exposes a part of the extended portion ME2e of the second measurement electrode ME2 is formed.
  • a transparent conductive film is formed on the fourth insulating layer 58, and the transparent conductive film is patterned. In this way, the slot substrate 200A is formed.
  • An alignment film is applied to the surfaces of the TFT substrate 100A and the slot substrate 200A obtained on the liquid crystal layer side, and a predetermined alignment process is performed.
  • the alignment process is, for example, a rubbing process or an optical alignment process.
  • a seal material having a predetermined pattern is applied to the surfaces of the TFT substrate 100A and the slot substrate 200A and bonded together, and then a liquid crystal material is injected by, for example, a vacuum injection method.
  • a drive circuit is mounted or connected as necessary.
  • a liquid crystal panel for the scanning antenna 1000A according to the embodiment of the present invention is obtained.
  • the liquid crystal panel included in the scanning antenna 1000A is referred to as a liquid crystal panel 100PA.
  • a reflective conductive plate 65 is disposed so as to face the slot substrate 200A of the liquid crystal panel 100PA through an air layer, a control circuit for the scanning antenna (which may include a driving circuit for the liquid crystal panel) is connected, and the scanning antenna 1000A. Is obtained.
  • the step of stabilizing the residual DC voltage may be performed before or after the drive circuit is mounted or connected to the liquid crystal panel 100PA, or may be performed after completion.
  • a step of stabilizing the residual DC voltage may be performed after finally manufacturing the scanning antenna 1000A.
  • the present invention is not limited to this, and may be performed at any stage after the liquid crystal panel 100PA is manufactured.
  • the rDC voltage value can be obtained for other liquid crystal devices without being limited to the liquid crystal panel 100PA.
  • FIG. 29 is a schematic diagram showing the entire system for obtaining the rDC voltage value.
  • This system includes a stage 400 that receives and stably fixes the liquid crystal panel 100PA, and an rDC voltage measurement device 500.
  • the stage 400 includes a support plate 420 and a plurality of fixing jigs 440a, 440b, and 440c arranged at predetermined positions on the support plate 420.
  • the plurality of fixing jigs 440a, 440b, and 440c are appropriately arranged according to the size of the liquid crystal panel 100PA, and the positions thereof may be movable.
  • At least one of the fixing jigs 440a and 440c arranged to face each other through the liquid crystal panel 100PA is movable, and the liquid crystal panel 100PA is sandwiched between the fixing jigs 440a and 440c. It may be. Alternatively, one of the fixing jigs 440a and 440c may be omitted, and the fixing jigs 440a or 440c and 440b contacting the two sides extending in different directions of the liquid crystal panel 100PA may be used.
  • the rDC voltage measurement device 500 is a first measurement electrode terminal of the monitor capacitor MVr (here, each of the four monitor capacitors MVr1 to MVr4) included in the liquid crystal panel 100PA that is stably fixed at a predetermined position of the stage 400.
  • a predetermined voltage can be applied to the part M1T and the second measurement electrode terminal part M2T, and / or current can be measured.
  • the rDC voltage measurement apparatus 500 includes a waveform generation circuit 520, a current measurement circuit 530, a common voltage generation circuit 540, and a controller (control circuit) 560.
  • the controller 560 includes an arithmetic circuit 562 and a memory 564, and controls the waveform generation circuit 520, the current measurement circuit 530, and the common voltage generation circuit 540.
  • the controller 560 may be, for example, a general-purpose computer (for example, a personal computer), and includes an arithmetic circuit (processor) 562 in which a program is installed so as to execute a flow (algorithm) including steps to be described later, and a memory 564. obtain.
  • the waveform generation circuit 520 may be a function generator, for example, and the current measurement circuit 530 may be an ammeter, for example.
  • the common voltage generation circuit 540 is a circuit that can generate, for example, a slot voltage in the scanning antenna and a common voltage (opposing voltage) for the LCD panel.
  • the common voltage generation circuit 540 may be a DC voltage generation circuit or a vibration voltage generation circuit.
  • the VI curve of the liquid crystal capacitance is measured as follows using, for example, the rDC voltage measuring apparatus 500.
  • 23 and 24 show VI curves obtained immediately after the production of the monitoring capacitor (no voltage applied) and after the stress application.
  • the rDC voltage measurement apparatus 500 can apply stress and measure the rDC voltage value.
  • the monitor capacitance C MVr1 included in the liquid crystal panel 100 Pa, V-I curve is generated in the following manner.
  • the rDC voltage measurement apparatus 500 supplies the triangular wave voltage output from the waveform generation circuit 520 to the first measurement electrode terminal portion M1T, and the current measurement circuit 530 measures the current flowing through the second measurement electrode terminal portion M2T.
  • the arithmetic circuit 562 generates a VI curve from the voltage value of the triangular wave voltage output from the waveform generation circuit 520 and the current value obtained by the current measurement circuit 530.
  • “Generating the VI curve” means obtaining the relationship between the voltage value of the triangular wave voltage and the current value over one period of the triangular wave voltage, and creating the VI curve itself. I don't need it.
  • a voltage value Vmax having the largest absolute value where the current value takes a positive maximum value or a minimum value, and a voltage value Vmin having the largest absolute value where the current value takes a negative minimum value or a maximum value, as described below, are obtained. It only has to be done.
  • the arithmetic circuit 562 has a voltage value Vmax having the largest absolute value in which the current value has a positive maximum value or minimum value, and the absolute value in which the current value has a negative minimum value or maximum value.
  • a voltage value Vmin having a large value is obtained. This step can be performed using, for example, a known algorithm for obtaining an extreme value and a known algorithm for obtaining a maximum value and / or a minimum value.
  • Vmax and Vmin are temporarily stored in the memory 564, for example. Vmax and Vmin can be positive or negative.
  • the arithmetic circuit 562 further obtains a half of the sum of Vmax and Vmin as a residual DC voltage value. Addition and division are performed using known algorithms.
  • the measuring apparatus 500 may further include a circuit that outputs an rDC voltage value.
  • a display device may be further provided, and the rDC voltage value may be displayed on the display device or a VI curve may be displayed. Of course, it may be output to a printer or output to another storage device.
  • the slot voltage can be set according to the increase of the rDC voltage value after the stress application using the rDC voltage measuring apparatus 500 according to the flow (algorithm) shown in the flowchart of FIG.
  • step S2 the process starts from step S2 in FIG. 30, and first, an initial rDC voltage value is obtained.
  • the rDC voltage value applies a triangular wave voltage to the first measurement electrode, and measures the current from the second measurement electrode.
  • step S2 the relationship between the voltage value of the triangular wave voltage and the current value over one period of the triangular wave voltage is acquired (that is, a VI curve is generated).
  • step S3 as described above, the rDC voltage value is obtained based on the VI curve.
  • step S4 the presence / absence of the previous rDC voltage value is determined. If “No”, the stress application step S1 is performed.
  • step S1 a voltage imitating the voltage applied to the liquid crystal layer is applied to the operation of the liquid crystal element.
  • an AC voltage for example, an oscillating voltage whose polarity is inverted at 60 Hz
  • the first measurement electrode corresponding to the patch electrode
  • the second measurement electrode corresponding to the slot electrode
  • a DC voltage is applied.
  • step S1 After the stress application (step S1), the rDC voltage value is obtained through the above steps S2 and S3. Next, in step S4, it is determined that the previous rDC voltage value is “present”, and in step S5, a difference between the previous rDC voltage value and the current rDC voltage value is obtained. In step S6, the slot voltage is shifted so as to cancel the difference between the obtained rDC voltage values.
  • the DC voltage applied to the second measurement electrode is set for the newly set slot voltage.
  • the DC voltage is shifted as much as the slot voltage is shifted. Thereafter, steps S1 to S6 are repeated.
  • the change over time of the rDC voltage value can be measured. For example, it is possible to evaluate the difference in the rDC voltage value and the change over time due to the difference in the liquid crystal material.
  • An rDC voltage measurement circuit having substantially the same function as the rDC voltage measurement device 500 shown in FIG. 29 can be mounted or formed on, for example, the circuit board 600 shown in FIG.
  • the 31 has a scanning antenna 1000A and a circuit board 600.
  • the circuit board 600 includes an rDC voltage measurement circuit 500 a together with a scanning antenna drive circuit 550.
  • the rDC voltage measurement circuit 500a included in the circuit board 600 has substantially the same configuration as the rDC voltage measurement device 500 shown in FIG. That is, the circuit board 600 includes a drive circuit (gate driver, source driver, and common voltage adjustment circuit (slot voltage adjustment circuit)) that supplies a predetermined signal to be supplied to the source bus line, gate bus line, and slot electrode of the scanning antenna.
  • a drive circuit gate driver, source driver, and common voltage adjustment circuit (slot voltage adjustment circuit)
  • controller control circuit
  • These circuits can be implemented, for example, as an IC.
  • the individual circuits may be known circuits.
  • the current measurement circuit 530 may be a known current measurement circuit using a shunt resistor.
  • the circuit board 600 includes the drive circuit 550 and the rDC voltage measurement circuit 500a is shown, but this may be provided separately on a plurality of circuit boards. A part of these circuits may be formed monolithically on, for example, the TFT substrate of the scanning antenna 1000A.
  • the slot voltage can be optimized according to the change in the rDC voltage value.
  • the scanning antenna 1000B further includes a drive circuit 550 and an rDC voltage measurement circuit 500a, and the drive circuit 550 and the rDC voltage measurement circuit 500a are symmetric with respect to one of the pair of electrodes of the monitoring capacitor.
  • a step of setting a common voltage (slot voltage) to be supplied to a plurality of liquid crystal capacitors in the active region so as to cancel out the residual DC voltage value It is configured to perform.
  • An arithmetic circuit (processor) 562 included in the controller (control circuit) 560 executes processing of each process according to the flow (algorithm) shown in the flowchart of FIG. 32 or controls the drive circuit 550 and the rDC voltage measurement circuit 500a. .
  • the scanning antenna 1000B stores the rDC voltage value obtained by the above-described method as an initial rDC voltage value (step S11).
  • the slot voltage is set so as to cancel out this rDC voltage value. If the difference between the rDC voltage value and the slot voltage value is set to 100 mV or less, it can be said that the rDC voltage value is substantially offset. If the difference between the rDC voltage value and the common voltage is 100 mV or less in the LCD panel, flicker is not visually recognized by driving at 60 Hz, so 100 mV can be considered as the upper limit of the difference between the rDC voltage value and the common voltage.
  • the difference between the rDC voltage value and the slot voltage value is preferably 50 mV or less, and more preferably 20 mV or less.
  • the slot voltage is a DC voltage having the same value as the rDC voltage value. This process is the same as that of a conventional LCD or the like except for the method of measuring the rDC voltage value.
  • the initially set scanning antenna 1000B performs a normal operation (step S12). That is, the scanning antenna 1000B is driven by a normal driving method. During this time, the liquid crystal material deteriorates and the rDC voltage value rises. Therefore, in the driving method according to the present embodiment, the VI curve is generated by the method described above (step S13), and the rDC voltage value is obtained based on the measurement result (step S14).
  • step S15 the difference between the stored rDC voltage value and the rDC voltage value obtained this time is obtained, and the rDC voltage value obtained this time is stored (step S15).
  • the initially set rDC voltage value may be overwritten or stored separately.
  • the step of storing a new rDC voltage value may be performed in step S16 described below.
  • the slot voltage is shifted so as to cancel the difference between the obtained rDC voltage values (step S16).
  • the slot voltage is shifted by the same value as the difference between the obtained rDC voltage values. Note that other processing may be used as long as the value of the slot voltage can be set so that the difference between the rDC voltage value and the value of the slot voltage at this time is 100 mV or less.
  • the repetition timing that is, the timing of performing step S13 can be set as appropriate.
  • the change in the rDC voltage value in the scanning antenna 1000B is obtained in advance, for example, so that the absolute value of the rDC voltage value does not increase more than 10 mV (the difference between the rDC voltage values obtained in step S15 exceeds 10 mV).
  • the time for normal operation (step S12) may be set.
  • step S13 may be performed every relatively short time (for example, one hour).
  • the scanning antenna 1000B has, for example, a circuit that measures and / or integrates the time during which the normal operation is performed, or a circuit that counts and / or integrates the number of frames that are performing the normal operation.
  • the measurement of the rDC voltage may be performed using a monitor capacitor provided separately, or may be performed using a liquid crystal capacitor in the active region. That is, for one group of two or more liquid crystal capacitors adjacent to each other among the liquid crystal capacitors of a plurality of antenna units in the active area of the scanning antenna, all one electrode (patch electrode) of the two or more liquid crystal capacitors belonging to the group A VI curve may be generated by measuring a current flowing through the other electrode (slot electrode) while applying a positive and negative symmetrical triangular wave voltage to the other electrode.
  • the VI curve can be generated without stopping the normal operation.
  • the monitoring capacitor includes the active region.
  • the method further includes a step of applying an average or maximum voltage applied to the plurality of liquid crystal capacitors.
  • the degree of deterioration of the liquid crystal material and the degree of increase of the rDC voltage value vary depending on the magnitude and time of the voltage applied to the liquid crystal layer, so that the liquid crystal layer of the active region and the liquid crystal layer of the active region It is preferable to provide a similar voltage application history.
  • the average value or the maximum value can be set as appropriate.
  • the average or maximum voltage applied to the plurality of liquid crystal capacitors is obtained by the arithmetic circuit 562 according to a known algorithm.
  • the average value is used, the advantage that conditions close to the optimum conditions at that time can be determined can be obtained.
  • the maximum value is used, the condition becomes close to the optimum in long-term use, so deterioration in antenna characteristics is not noticeable. Benefits are gained.
  • the driving method according to the embodiment of the present invention described above When the driving method according to the embodiment of the present invention described above is employed, a change in the characteristics of the scanning antenna (for example, a change in resonance frequency) accompanying an increase in the rDC voltage value can be suppressed. In addition, since the DC voltage applied to the liquid crystal layer is reduced, the electrolysis of the liquid crystal material can be suppressed. That is, the reliability of the scanning antenna can be improved.
  • FIG. 33 is a graph schematically showing the stress application time dependence of the rDC voltage values of the liquid crystal panels LCP1 and LCP2 used in the scanning antenna.
  • the horizontal axis represents the stress application time, and the vertical axis represents the rDC voltage value.
  • the liquid crystal panels LCP1 and LCP2 differ in the type of liquid crystal material used.
  • As the stress for example, as described with reference to FIG. 23, a DC voltage of 5 V and a rectangular wave AC voltage with an amplitude of ⁇ 3 V and 60 Hz are applied to the pair of electrodes.
  • the frequency of the triangular wave voltage used for measuring the rDC voltage value is, for example, 10 Hz, and the amplitude is, for example, ⁇ 10V.
  • the rDC voltage value greatly increases in the initial stage and reaches the saturation value in a relatively short time. For example, under the above stress conditions, saturation is reached in about 2 hours regardless of the liquid crystal material.
  • the rDC voltage value of the liquid crystal material used for the scanning antenna reaches the saturation value in a relatively short time, the residual DC voltage is stabilized after the liquid crystal panel 100 for the scanning antenna is manufactured (before product shipment). You may perform the process to convert.
  • the stabilization process can be executed, for example, according to the flow (algorithm) shown in the flowchart of FIG.
  • a DC voltage is applied to the other electrode while applying an AC voltage whose polarity is inverted to one electrode of a pair of electrodes included in each of the monitor capacitor and the liquid crystal capacitors in the active region (step S21).
  • a VI curve is generated by measuring the current flowing through the other electrode while applying a positive and negative symmetrical triangular wave voltage to one electrode of the monitoring capacitor (step S22).
  • a voltage value Vmax having the largest absolute value in which the current value takes a positive maximum value or a minimum value
  • a voltage value Vmin having the largest absolute value in which the current value takes a negative minimum value or a maximum value are The half of the sum of Vmax and Vmin is obtained as the residual DC voltage value (step S23).
  • step S21 the presence / absence of the previous rDC voltage value is determined. If “no”, a stress application step S21 is performed (step S24). When the previous rDC voltage value is “present”, the difference between the previous residual DC voltage value and the current residual DC voltage value is obtained (step 25). Next, it is determined whether the difference is equal to or less than a predetermined value (step S26). The above steps S21 to S26 are repeated until the determination result becomes positive.
  • the predetermined value is set so that, for example, the difference between the rDC voltage values obtained in step S25 is 10 mV or less.
  • the DC voltage applied in the stress application step S21 may be constant while being repeated a plurality of times, or may be changed so that substantially the same DC voltage is applied according to the change in the rDC voltage value. Also good.
  • the scanning antenna according to the embodiment of the present invention is accommodated in, for example, a plastic housing as necessary. It is preferable to use a material having a small dielectric constant ⁇ M that does not affect microwave transmission and reception for the housing. Moreover, you may provide a through-hole in the part corresponding to transmission / reception area
  • the light shielding structure propagates through the dielectric substrate 1 and / or 51 from the side surface of the dielectric substrate 1 of the TFT substrate 101 and / or the dielectric substrate 51 of the slot substrate 201 and shields light incident on the liquid crystal layer. Provide as follows.
  • Some liquid crystal materials having a large dielectric anisotropy ⁇ M are prone to light degradation, and it is preferable to shield not only ultraviolet rays but also short-wavelength blue light in visible light.
  • the light shielding structure can be easily formed at a necessary location by using a light shielding tape such as a black adhesive tape.
  • the liquid crystal capacitance in the active area of the scanning antenna and the monitoring capacitance are preferably the same not only in the voltage application history but also in the history of exposure to light. Of course, it is preferable that not only the active area of the scanning antenna but also the monitoring capacitor is shielded from light.
  • Embodiments according to the present invention include, for example, a liquid crystal device such as a satellite communication or satellite broadcasting scanning antenna mounted on a mobile body (for example, a ship, an aircraft, an automobile), a method for obtaining a residual DC voltage value of a liquid crystal device, a liquid crystal
  • a liquid crystal device such as a satellite communication or satellite broadcasting scanning antenna mounted on a mobile body (for example, a ship, an aircraft, an automobile), a method for obtaining a residual DC voltage value of a liquid crystal device, a liquid crystal
  • the present invention is used in a device driving method and a liquid crystal device manufacturing method.
  • Dielectric substrate 2 Base insulating film 3: Gate electrode 4: Gate insulating layer 5: Semiconductor layer 6D: Drain contact layer 6S: Source contact layer 7D: Drain electrode 7S: Source electrode 7p: Source connection wiring 11: First Insulating layer 15: Patch electrode 15p: Patch connecting part 15pt: Transfer terminal connecting part 17: Second insulating layers 18g, 18s, 18p: Opening 19g: Gate terminal upper connecting part 19p: Transfer terminal upper connecting part 19s: Source Upper connection part 21 for terminals: Alignment mark 23: Protective conductive layer 51: Dielectric substrate 52: Third insulating layer 54: Dielectric layer (air layer) 55: Slot electrode 55L: Lower layer 55M: Main layer 55U: Upper layer 55c: Contact surface 57: Slot 58: Fourth insulating layer 60: Upper connection portion 65: Reflective conductive plate 67: Adhesive layer 68: Resistance film 70 for heater: Power feeding Device 71: Conductive bead 72: Feed pin 73: Sealing part 100PA, 100Pa, 100P

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)

Abstract

液晶装置の残留ＤＣ電圧値を求める方法は、複数の液晶容量および複数のＴＦＴとを有するアクティブ領域（Ｒ１）と、アクティブ領域以外の領域に位置し、少なくとも１つのモニター用容量（ＭＶｒ１）を有する非アクティブ領域（Ｒ２）とを備え、複数の液晶容量および少なくとも１つのモニター用容量は、液晶層を含む、液晶装置の残留ＤＣ電圧値を求める方法であって、少なくとも１つのモニター用容量が有する一対の電極の内の一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程と、Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程と、ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程とを包含する。

Description

液晶装置、液晶装置の残留ＤＣ電圧値を求める方法、液晶装置の駆動方法、および液晶装置の製造方法
　本発明は、液晶装置、液晶装置の駆動方法、および液晶装置の製造方法に関する。液晶装置は、液晶容量を有する装置を広く含み、例えば、アンテナ単位（「素子アンテナ」ということもある。）が液晶容量を有する走査アンテナ（「液晶アレイアンテナ」ということもある。）および液晶表示装置を含む。
　移動体通信や衛星放送用のアンテナは、ビームの方向を変えられる（「ビーム走査」または「ビームステアリング」と言われる。）機能を必要とする。このような機能を有するアンテナ（以下、「走査アンテナ（ｓｃａｎｎｅｄ　ａｎｔｅｎｎａ）」という。）として、アンテナ単位を備えるフェイズドアレイアンテナが知られている。しかしながら、従来のフェイズドアレイアンテナは高価であり、民生品への普及の障害となっている。特に、アンテナ単位の数が増えると、コストが著しく上昇する。
　そこで、液晶材料（ネマチック液晶、高分子分散液晶を含む）の大きな誘電異方性（複屈折率）を利用した走査アンテナが提案されている（特許文献１～５および非特許文献１）。液晶材料の誘電率は周波数分散を有するので、本明細書において、マイクロ波の周波数帯における誘電率（「マイクロ波に対する誘電率」ということもある。）を特に「誘電率Ｍ（εM）」と表記することにする。
　特許文献３および非特許文献１には、液晶表示装置（以下、「ＬＣＤ」という。）の技術を利用することによって低価格な走査アンテナが得られると記載されている。
特開２００７－１１６５７３号公報 特開２００７－２９５０４４号公報 特表２００９－５３８５６５号公報 特表２０１３－５３９９４９号公報 国際公開第２０１５／１２６５５０号
Ｒ．　Ａ．　Ｓｔｅｖｅｎｓｏｎ　ｅｔ　ａｌ．，　"Ｒｅｔｈｉｎｋｉｎｇ　Ｗｉｒｅｌｅｓｓ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ：Ａｄｖａｎｃｅｄ　Ａｎｔｅｎｎａ　Ｄｅｓｉｇｎ　ｕｓｉｎｇ　ＬＣＤ　Ｔｅｃｈｎｏｌｏｇｙ"，　ＳＩＤ　２０１５　ＤＩＧＥＳＴ，　ｐｐ．８２７－８３０． Ｍ．　ＡＮＤＯ　ｅｔ　ａｌ．，　"Ａ　Ｒａｄｉａｌ　Ｌｉｎｅ　Ｓｌｏｔ　Ａｎｔｅｎｎａ　ｆｏｒ　１２ＧＨｚ　Ｓａｔｅｌｌｉｔｅ　ＴＶ　Ｒｅｃｅｐｔｉｏｎ"，　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｆ　Ａｎｔｅｎｎａｓ　ａｎｄ　Ｐｒｏｐａｇａｔｉｏｎ，　Ｖｏｌ．　ＡＰ－３３，　Ｎｏ．１２，　ｐｐ．　１３４７－１３５３　（１９８５）．
　上述したように、ＬＣＤ技術を適用することによって低価格な走査アンテナを実現すると言うアイデアは知られてはいるものの、ＬＣＤ技術を利用した走査アンテナの構造、その製造方法、およびその駆動方法を具体的に記載した文献はない。
　そこで、本発明によるある実施形態は、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナおよびその製造方法を提供することを目的とする。本発明による他の実施形態は、走査アンテナなどの残留ＤＣ電圧値の変化が比較的大きな液晶装置の特性または信頼性の低下を抑制することを目的とする。本発明にさらに他の実施形態は、残留ＤＣ電圧値を電気的に定量的に求める方法を提供することを目的とする。
　本発明のある実施形態による液晶装置の残留ＤＣ電圧値を求める方法は、第１基板と、第２基板と、前記第１基板と前記第２基板との間に設けられた液晶層と、前記液晶層を包囲するシール部とを有し、複数の液晶容量と、それぞれが前記複数の液晶容量の１つに接続された複数のＴＦＴとを有するアクティブ領域と、前記アクティブ領域以外の領域に位置し、少なくとも１つのモニター用容量を有する非アクティブ領域とを備え、前記複数の液晶容量および前記少なくとも１つのモニター用容量は、前記液晶層を含む、液晶装置の残留ＤＣ電圧値を求める方法であって、前記少なくとも１つのモニター用容量が有する一対の電極の内の一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程と、前記Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程と、ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程とを包含する。
　ある実施形態において、前記少なくとも１つのモニター用容量に含まれる前記液晶層の部分の面積は２５ｍｍ2以上である。
　ある実施形態において、前記少なくとも１つのモニター用容量は、前記アクティブ領域よりも前記シール部に近い位置に配置されている。
　ある実施形態において、前記少なくとも１つのモニター用容量は、前記アクティブ領域を介して対向するように配置された２つのモニター用容量を含む。
　ある実施形態において、前記液晶装置は走査アンテナであって、前記走査アンテナは、複数のアンテナ単位を有し、前記複数のアンテナ単位のそれぞれが、前記複数の液晶容量の内の対応する１つを有する。
　本発明の他の実施形態による液晶装置の残留ＤＣ電圧値を求める方法は、第１基板と、第２基板と、前記第１基板と前記第２基板との間に設けられた液晶層と、前記液晶層を包囲するシール部とを有し、複数の液晶容量と、それぞれが前記複数の液晶容量の１つに接続された複数のＴＦＴとを有し、前記複数の液晶容量は前記液晶層を含む、液晶装置の残留ＤＣ電圧値を求める方法であって、前記複数の液晶容量の内の互いに隣接する２以上の液晶容量の群について、前記群に属する２以上の液晶容量の全ての一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程と、前記Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程と、ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程とを包含する。
　上記のいずれかに記載の残留ＤＣ電圧値を求める方法において、前記三角波電圧の周波数は、０．０１Ｈｚ以上１００Ｈｚ以下である。
　上記のいずれかに記載の残留ＤＣ電圧値を求める方法において、前記三角波電圧の振幅の絶対値は１Ｖ以上１０Ｖ以下である。
　本発明のある実施形態による液晶装置の駆動方法は、第１基板と、第２基板と、前記第１基板と前記第２基板との間に設けられた液晶層と、前記液晶層を包囲するシール部とを有し、複数の液晶容量と、それぞれが前記複数の液晶容量の１つに接続された複数のＴＦＴとを有するアクティブ領域と、前記アクティブ領域以外の領域に位置し、少なくとも１つのモニター用容量を有する非アクティブ領域とを備え、前記複数の液晶容量および前記少なくとも１つのモニター用容量は、前記液晶層を含む、液晶装置の駆動方法であって、前記少なくとも１つのモニター用容量が有する一対の電極の内の一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程（ａ）と、前記Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程（ｂ）と、ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程（ｃ）と、前記残留ＤＣ電圧値を相殺するように、前記複数の液晶容量に供給する共通電圧を設定する工程（ｄ）とを包含する。
　ある実施形態において、前記液晶装置の駆動方法は、前記工程（ａ）から工程（ｄ）を複数回繰り返し行い、２回目以降の工程（ｄ）は、前回の残留ＤＣ電圧値と今回の残留ＤＣ電圧値との差を求める工程（ｄｓ１）と、前記差を相殺するように前記共通電圧をシフトさせる工程（ｄｓ２）とを包含する。
　ある実施形態において、前記液晶装置の駆動方法は、前記工程（ａ）を行っていない期間であって、前記複数の液晶容量のいずれかに電圧が印加されている間に、前記少なくとも１つのモニター用容量に前記複数の液晶容量に印加されている電圧の平均値または最大値の電圧を印加する工程をさらに包含する。
　本発明のある実施形態の液晶装置は、第１基板と、第２基板と、前記第１基板と前記第２基板との間に設けられた液晶層と、前記液晶層を包囲するシール部とを有し、複数の液晶容量と、それぞれが前記複数の液晶容量の１つに接続された複数のＴＦＴとを有するアクティブ領域と、前記アクティブ領域以外の領域に位置し、少なくとも１つのモニター用容量を有する非アクティブ領域とを備え、前記複数の液晶容量および前記少なくとも１つのモニター用容量は、前記液晶層を含む、液晶装置であって、前記液晶装置は、前記複数の液晶容量に所定の電圧を供給する駆動回路とｒＤＣ電圧測定回路とをさらに備え、前記駆動回路および前記ｒＤＣ電圧測定回路は、前記少なくとも１つのモニター用容量が有する一対の電極の内の一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程（ａ）と、前記Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程（ｂ）と、ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程（ｃ）と、前記残留ＤＣ電圧値を相殺するように、前記複数の液晶容量に供給する共通電圧を設定する工程（ｄ）とを実行するように構成されている。
　本発明の実施形態による液晶装置の製造方法は、第１基板と、第２基板と、前記第１基板と前記第２基板との間に設けられた液晶層と、前記液晶層を包囲するシール部とを有し、複数の液晶容量と、それぞれが前記複数の液晶容量の１つに接続された複数のＴＦＴとを有するアクティブ領域と、前記アクティブ領域以外の領域に位置し、少なくとも１つのモニター用容量を有する非アクティブ領域とを備え、前記複数の液晶容量および前記少なくとも１つのモニター用容量は、前記液晶層を含む、液晶装置の製造方法であって、前記液晶装置の残留ＤＣ電圧値を安定化させる工程を包含し、前記安定化工程は、前記少なくとも１つのモニター用容量および前記アクティブ領域の前記複数の液晶容量のそれぞれが有する一対の電極の内の一方の電極に極性が反転するＡＣ電圧を与えつつ、他方の電極にＤＣ電圧を与える工程（Ａ）と、前記工程（Ａ）の後に、前記少なくとも１つのモニター用容量の前記一方の電極に正負対称な三角波電圧を印加しながら、前記他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程（Ｂ）と、前記Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程（Ｃ）と、ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程（Ｄ）と、前記残留ＤＣ電圧値を相殺するように、前記複数の液晶容量に供給する共通電圧を設定する工程（Ｅ）とを複数回繰り返し行い、２回目以降の工程（Ｅ）は、前回の残留ＤＣ電圧値と今回の残留ＤＣ電圧値との差を求める工程（Ｅｓ１）と、前記差が所定値以下か否かの正否を判定する工程（Ｅｓ２）とを包含し、工程（Ｅｓ２）の判定結果が正になるまで、前記工程（Ａ）から（Ｅ）を繰り返す。
　本発明のある実施形態によると、ＴＦＴを介して接続された液晶容量を有する液晶装置、液晶装置の残留ＤＣ電圧値を求める方法、液晶装置の駆動方法、および液晶装置の製造方法が提供される。本発明のある実施形態によると、従来のＬＣＤの製造技術を利用して量産することが可能な走査アンテナおよびその製造方法が提供される。
第１の実施形態の走査アンテナ１０００の一部を模式的に示す断面図である。 （ａ）および（ｂ）は、それぞれ、走査アンテナ１０００におけるＴＦＴ基板１０１およびスロット基板２０１を示す模式的な平面図である。 （ａ）および（ｂ）は、それぞれ、ＴＦＴ基板１０１のアンテナ単位領域Ｕを模式的に示す断面図および平面図である。 （ａ）～（ｃ）は、それぞれ、ＴＦＴ基板１０１のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを模式的に示す断面図である。 ＴＦＴ基板１０１の製造工程の一例を示す図である。 スロット基板２０１におけるアンテナ単位領域Ｕおよび端子部ＩＴを模式的に示す断面図である。 ＴＦＴ基板１０１およびスロット基板２０１におけるトランスファー部を説明するための模式的な断面図である。 （ａ）～（ｃ）は、それぞれ、第２の実施形態におけるＴＦＴ基板１０２のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。 ＴＦＴ基板１０２の製造工程の一例を示す図である。 （ａ）～（ｃ）は、それぞれ、第３の実施形態におけるＴＦＴ基板１０３のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。 ＴＦＴ基板１０３の製造工程の一例を示す図である。 ＴＦＴ基板１０３およびスロット基板２０３におけるトランスファー部を説明するための模式的な断面図である。 （ａ）は、ヒーター用抵抗膜６８を有するＴＦＴ基板１０４の模式的な平面図であり、（ｂ）はスロット５７およびパッチ電極１５のサイズを説明するための模式的な平面図である。 （ａ）および（ｂ）は、抵抗加熱構造８０ａおよび８０ｂの模式的な構造と電流の分布を示す図である。 （ａ）～（ｃ）は、抵抗加熱構造８０ｃ～８０ｅの模式的な構造と電流の分布を示す図である。 （ａ）は、ヒーター用抵抗膜６８を有する液晶パネル１００Ｐａの模式的な断面図であり、（ｂ）は、ヒーター用抵抗膜６８を有する液晶パネル１００Ｐｂの模式的な断面図である。 本発明の実施形態による走査アンテナの１つのアンテナ単位の等価回路を示す図である。 （ａ）～（ｃ）、（ｅ）～（ｇ）は、実施形態の走査アンテナの駆動に用いられる各信号の波形の例を示す図であり、（ｄ）は、ドット反転駆動を行っているＬＣＤパネルの表示信号の波形を示す図である。 （ａ）～（ｅ）は、実施形態の走査アンテナの駆動に用いられる各信号の波形の他の例を示す図である。 （ａ）～（ｅ）は、実施形態の走査アンテナの駆動に用いられる各信号の波形のさらに他の例を示す図である。 ｒＤＣ電圧値の増大とアンテナ特性との関係を説明するためのグラフであり、横軸に液晶容量に印加する電圧を、縦軸にアンテナ特性としての共振周波数をとった概念的なグラフである。 Ｖ－Ｉ曲線を生成するために液晶容量に印加される三角波電圧の波形を示す図である。 （ａ）は、ＥＣＢモードの液晶容量のＶ－Ｉ曲線の例を示す図であり、（ｂ）および（ｃ）は、（ａ）のＶ－Ｉ曲線の正の極大値付近および負の極小値付近をそれぞれ拡大して示す図である。 （ａ）は、ＦＦＳモードのモニター用容量のＶ－Ｉ曲線の例を示す図であり、（ｂ）および（ｃ）は、（ａ）のＶ－Ｉ曲線の正の極小値付近および負の極大値付近をそれぞれ拡大して示す図である。 本発明の実施形態による走査アンテナ１０００Ａを示す模式的な平面図である。 走査アンテナ１０００Ａの非送受信領域Ｒ２を示す模式的な平面図である。 （ａ）および（ｂ）は、それぞれ、図２６中のＡ－Ａ’線およびＢ－Ｂ’線に沿った走査アンテナ１０００Ａの非送受信領域Ｒ２を示す模式的な断面図である。 （ａ）および（ｂ）は、走査アンテナ１０００Ａが有するＴＦＴ基板１００Ａの模式的な平面図であり、（ｃ）は、走査アンテナ１０００Ａが有するスロット基板２００Ａの模式的な平面図である。 ｒＤＣ電圧値を求めるシステムの全体を示す模式図である。 ｒＤＣ電圧測定装置５００を用いて、ストレス印加後のｒＤＣ電圧値の増大に応じてスロット電圧を設定するフローの例を示すフローチャートである。 本発明の実施形態による他の走査アンテナ１０００Ｂを示す模式的な平面図である。 走査アンテナ１０００Ｂの駆動方法を説明するためのフローチャートである。 走査アンテナに用いられる液晶パネルＬＣＰ１およびＬＣＰ２のｒＤＣ電圧値のストレス印加時間依存性を模式的に示すグラフである。 残留ＤＣ電圧を安定化する工程のフローの例を示すフローチャートである。 （ａ）は、従来のＬＣＤ９００の構造を示す模式図であり、（ｂ）はＬＣＤパネル９００ａの模式的な断面図である。
　以下、図面を参照して、本発明の実施形態による走査アンテナおよびその製造方法を説明する。以下の説明においては、まず、公知のＴＦＴ型ＬＣＤ（以下、「ＴＦＴ－ＬＣＤ」という。）の構造および製造方法を説明する。ただし、ＬＣＤの技術分野で周知の事項については説明を省略することがある。ＴＦＴ－ＬＣＤの基本的な技術については、例えば、Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌｓ，　Ａｐｐｌｉｃａｔｉｏｎｓ　ａｎｄ　Ｕｓｅｓ，　Ｖｏｌ．　１－３（Ｅｄｉｔｏｒ：　Ｂｉｒｅｎｄａ　Ｂａｈａｄｕｒ，　Ｐｕｂｌｉｓｈｅｒ：　Ｗｏｒｌｄ　Ｓｃｉｅｎｔｉｆｉｃ　Ｐｕｂ　Ｃｏ　Ｉｎｃ）などを参照されたい。参考のために、上記の文献の開示内容の全てを本明細書に援用する。
　図３５（ａ）および（ｂ）を参照して、典型的な透過型のＴＦＴ－ＬＣＤ（以下、単に「ＬＣＤ」という。）９００の構造および動作を説明する。ここでは、液晶層の厚さ方向に電圧を印加する縦電界モード（例えば、ＴＮモードや垂直配向モード）のＬＣＤ９００を例示する。ＬＣＤの液晶容量に印加される電圧のフレーム周波数（典型的には極性反転周波数の２倍）は例えば４倍速駆動でも２４０Ｈｚであり、ＬＣＤの液晶容量の誘電体層としての液晶層の誘電率εは、マイクロ波（例えば、衛星放送やＫｕバンド（１２～１８ＧＨｚ）、Ｋバンド（１８～２６ＧＨｚ）、Ｋａバンド（２６～４０ＧＨｚ））に対する誘電率Ｍ（εM）と異なる。
　図３５（ａ）に模式的に示すように、透過型のＬＣＤ９００は、液晶表示パネル９００ａと、制御回路ＣＮＴＬと、バックライト（不図示）と、電源回路（不図示）などを備えている。液晶表示パネル９００ａは、液晶表示セルＬＣＣと、ゲートドライバＧＤおよびソースドライバＳＤを含む駆動回路とを含む。駆動回路は、例えば、液晶表示セルＬＣＣのＴＦＴ基板９１０に実装されてもよいし、駆動回路の一部または全部は、ＴＦＴ基板９１０に一体化（モノリシック化）されてもよい。
　図３５（ｂ）に、ＬＣＤ９００が有する液晶表示パネル（以下、「ＬＣＤパネル」という。）９００ａの模式的に断面図を示す。ＬＣＤパネル９００ａは、ＴＦＴ基板９１０と、対向基板９２０と、これらの間に設けられた液晶層９３０とを有している。ＴＦＴ基板９１０および対向基板９２０は、いずれもガラス基板などの透明基板９１１、９２１を有している。透明基板９１１、９２１としては、ガラス基板の他、プラスチック基板が用いられることもある。プラスチック基板は、例えば、透明な樹脂（例えばポリエステル）とガラス繊維（例えば不織布）で形成される。
　ＬＣＤパネル９００ａの表示領域ＤＲは、マトリクス状に配列された画素Ｐによって構成されている。表示領域ＤＲの周辺には表示に寄与しない額縁領域ＦＲが形成されている。液晶材料は表示領域ＤＲを包囲するように形成されたシール部（不図示）によって表示領域ＤＲ内に封止されている。シール部は、例えば、紫外線硬化性樹脂とスペーサ（例えば樹脂ビーズまたはシリカビーズ）とを含むシール材を硬化させることによって形成され、ＴＦＴ基板９１０と対向基板９２０とを互いに接着、固定する。シール材中のスペーサは、ＴＦＴ基板９１０と対向基板９２０との間隙、すなわち液晶層９３０の厚さを一定に制御する。液晶層９３０の厚さの面内ばらつきを抑制するために、表示領域ＤＲ内の遮光される部分（例えば配線上）に、柱状スペーサが紫外線硬化性樹脂を用いて形成される。近年、液晶テレビやスマートフォン用のＬＣＤパネルに見られるように、表示に寄与しない額縁領域ＦＲの幅は非常に狭くなっている。
　ＴＦＴ基板９１０では、透明基板９１１上に、ＴＦＴ９１２、ゲートバスライン（走査線）ＧＬ、ソースバスライン（表示信号線）ＳＬ、画素電極９１４、補助容量電極（不図示）、ＣＳバスライン（補助容量線）（不図示）が形成されている。ＣＳバスラインはゲートバスラインと平行に設けられる。あるいは、次段のゲートバスラインをＣＳバスラインとして用いることもある（ＣＳオンゲート構造）。
　画素電極９１４は、液晶の配向を制御する配向膜（例えばポリイミド膜）に覆われている。配向膜は、液晶層９３０と接するように設けられる。ＴＦＴ基板９１０はバックライト側（観察者とは反対側）に配置されることが多い。
　対向基板９２０は、液晶層９３０の観察者側に配置されることが多い。対向基板９２０は、透明基板９２１上に、カラーフィルタ層（不図示）と、対向電極９２４と、配向膜（不図示）とを有している。対向電極９２４は、表示領域ＤＲを構成する複数の画素Ｐに共通に設けられるので、共通電極とも呼ばれる。カラーフィルタ層は、画素Ｐ毎に設けられるカラーフィルタ（例えば、赤フィルタ、緑フィルタ、青フィルタ）と、表示に不要な光を遮光するためのブラックマトリクス（遮光層）とを含む。ブラックマトリクスは、例えば、表示領域ＤＲ内の画素Ｐの間、および額縁領域ＦＲを遮光するように配置される。
　ＴＦＴ基板９１０の画素電極９１４と、対向基板９２０の対向電極９２４と、これらの間の液晶層９３０が、液晶容量Ｃｌｃを構成する。個々の液晶容量が画素に対応する。液晶容量Ｃｌｃに印加された電圧を保持するために（いわゆる電圧保持率を高くするために）、液晶容量Ｃｌｃと電気的に並列に接続された補助容量ＣＳが形成されている。補助容量ＣＳは、典型的には、画素電極９１４と同電位とされる電極と、無機絶縁層（例えばゲート絶縁層（ＳｉＯ2層））と、ＣＳバスラインに接続された補助容量電極とで構成される。ＣＳバスラインからは、典型的には、対向電極９２４と同じ共通電圧が供給される。
　液晶容量Ｃｌｃに印加された電圧（実効電圧）が低下する要因としては、（１）液晶容量Ｃｌｃの容量値ＣClcと、抵抗値Ｒとの積であるＣＲ時定数に基づくもの、（２）液晶材料中に含まれるイオン性不純物に起因する界面分極、および／または、液晶分子の配向分極などがある。これらのうち、液晶容量ＣｌｃのＣＲ時定数による寄与が大きく、液晶容量Ｃｌｃに電気的に並列に接続された補助容量ＣＳを設けることによって、ＣＲ時定数を大きくすることができる。なお、液晶容量Ｃｌｃの誘電体層である液晶層９３０の体積抵抗率は、汎用されているネマチック液晶材料の場合、１０12Ω・ｃｍのオーダを超えている。
　画素電極９１４に供給される表示信号は、ゲートバスラインＧＬにゲートドライバＧＤから供給される走査信号によって選択されたＴＦＴ９１２がオン状態となったときに、そのＴＦＴ９１２に接続されているソースバスラインＳＬに供給されている表示信号である。したがって、あるゲートバスラインＧＬに接続されているＴＦＴ９１２が同時にオン状態となり、その時に、その行の画素ＰのそれぞれのＴＦＴ９１２に接続されているソースバスラインＳＬから対応する表示信号が供給される。この動作を、１行目（例えば表示面の最上行）からｍ行目（例えば表示面の最下行）まで順次に行うことによって、ｍ行の画素行で構成された表示領域ＤＲに１枚の画像（フレーム）が書き込まれ、表示される。画素Ｐがｍ行ｎ列にマトリクス状に配列されているとすると、ソースバスラインＳＬは各画素列に対応して少なくとも１本、合計で少なくともｎ本設けられる。
　このような走査は線順次走査と呼ばれ、１つの画素行が選択されて、次の行が選択されるまでの時間は水平走査期間（１Ｈ）と呼ばれ、ある行が選択され、再びその行が選択されるまでの時間は垂直走査期間（１Ｖ）またはフレームと呼ばれる。なお、一般に、１Ｖ（または１フレーム）は、ｍ本の画素行を全て選択する期間ｍ・Ｈに、ブランキング期間を加えたものとなる。
　例えば、入力映像信号がＮＴＳＣ信号の場合、従来のＬＣＤパネルの１Ｖ（＝１フレーム）は、１／６０ｓｅｃ（１６．７ｍｓｅｃ）であった。ＮＴＳＣ信号はインターレース信号であり、フレーム周波数は３０Ｈｚで、フィールド周波数は６０Ｈｚであるが、ＬＣＤパネルにおいては各フィールドで全ての画素に表示信号を供給する必要があるので、１Ｖ＝（１／６０）ｓｅｃで駆動する（６０Ｈｚ駆動）。なお、近年では、動画表示特性を改善するために、２倍速駆動（１２０Ｈｚ駆動、１Ｖ＝（１／１２０）ｓｅｃ）で駆動されるＬＣＤパネルや、３Ｄ表示のために４倍速（２４０Ｈｚ駆動、１Ｖ＝（１／２４０）ｓｅｃ）で駆動されるＬＣＤパネルもある。
　液晶層９３０に直流電圧が印加されると実効電圧が低下し、画素Ｐの輝度が低下する。この実効電圧の低下には、上記の界面分極および／または配向分極の寄与があるので、補助容量ＣＳを設けても完全に防止することは難しい。例えば、ある中間階調に対応する表示信号を全ての画素にフレーム毎に書き込むと、フレーム毎に輝度が変動し、フリッカーとして観察される。また、液晶層９３０に長時間にわたって直流電圧が印加されると液晶材料の電気分解が起こることがある。また、不純物イオンが片側の電極に偏析し、液晶層に実効的な電圧が印加されなくなり、液晶分子が動かなくなることもある。これらを防止するために、ＬＣＤパネル９００ａはいわゆる、交流駆動される。典型的には、表示信号の極性を１フレーム毎（１垂直走査期間毎）に反転する、フレーム反転駆動が行われる。例えば、従来のＬＣＤパネルでは、１／６０ｓｅｃ毎に極性反転が行われている（極性反転の周期は３０Ｈｚ）。
　また、１フレーム内においても印加される電圧の極性の異なる画素を均一に分布させるために、ドット反転駆動またはライン反転駆動などが行われている。これは、正極性と負極性とで、液晶層に印加される実効電圧の大きさを完全に一致させることが難しいからである。例えば、液晶材料の体積抵抗率が１０12Ω・ｃｍのオーダ超であれば、１／６０ｓｅｃ毎に、ドット反転またはライン反転駆動を行えば、フリッカーはほとんど視認されない。
　ＬＣＤパネル９００ａにおける走査信号および表示信号は、制御回路ＣＮＴＬからゲートドライバＧＤおよびソースドライバＳＤに供給される信号に基づいて、ゲートドライバＧＤおよびソースドライバＳＤからゲートバスラインＧＬおよびソースバスラインＳＬにそれぞれ供給される。例えば、ゲートドライバＧＤおよびソースドライバＳＤは、それぞれ、ＴＦＴ基板９１０に設けられた対応する端子に接続されている。ゲートドライバＧＤおよびソースドライバＳＤは、例えば、ドライバＩＣとしてＴＦＴ基板９１０の額縁領域ＦＲに実装されることもあるし、ＴＦＴ基板９１０の額縁領域ＦＲにモノリシックに形成されることもある。
　対向基板９２０の対向電極９２４は、トランスファー（転移）と呼ばれる導電部（不図示）を介して、ＴＦＴ基板９１０の端子（不図示）に電気的に接続される。トランスファーは、例えば、シール部と重なるように、あるいは、シール部の一部に導電性を付与することによって形成される。額縁領域ＦＲを狭くするためである。対向電極９２４には、制御回路ＣＮＴＬから、直接または間接的に共通電圧が供給される。典型的には、共通電圧は、上述したように、ＣＳバスラインにも供給される。
　［走査アンテナの基本構造］
　液晶材料の大きな誘電率Ｍ（εM）の異方性（複屈折率）を利用したアンテナ単位を用いた走査アンテナは、ＬＣＤパネルの画素に対応付けられるアンテナ単位の各液晶層に印加する電圧を制御し、各アンテナ単位の液晶層の実効的な誘電率Ｍ（εM）を変化させることによって、静電容量の異なるアンテナ単位で２次元的なパターンを形成する（ＬＣＤによる画像の表示に対応する。）。アンテナから出射される、または、アンテナによって受信される電磁波（例えば、マイクロ波）には、各アンテナ単位の静電容量に応じた位相差が与えられ、静電容量の異なるアンテナ単位によって形成された２次元的なパターンに応じて、特定の方向に強い指向性を有することになる（ビーム走査）。例えば、アンテナから出射される電磁波は、入力電磁波が各アンテナ単位に入射し、各アンテナ単位で散乱された結果得られる球面波を、各アンテナ単位によって与えられる位相差を考慮して積分することによって得られる。各アンテナ単位が、「フェイズシフター：ｐｈａｓｅ　ｓｈｉｆｔｅｒ」として機能していると考えることもできる。液晶材料を用いた走査アンテナの基本的な構造および動作原理については、特許文献１～４および非特許文献１、２を参照されたい。非特許文献２は、らせん状のスロットが配列された走査アンテナの基本的な構造を開示している。参考のために、特許文献１～４および非特許文献１、２の開示内容の全てを本明細書に援用する。
　なお、本発明の実施形態による走査アンテナにおけるアンテナ単位はＬＣＤパネルの画素に類似してはいるものの、ＬＣＤパネルの画素の構造とは異なっているし、複数のアンテナ単位の配列もＬＣＤパネルにおける画素の配列とは異なっている。後に詳細に説明する第１の実施形態の走査アンテナ１０００を示す図１を参照して、本発明の実施形態による走査アンテナの基本構造を説明する。走査アンテナ１０００は、スロットが同心円状に配列されたラジアルインラインスロットアンテナであるが、本発明の実施形態による走査アンテナはこれに限られず、例えば、スロットの配列は、公知の種々の配列であってよい。特に、スロットおよび／またはアンテナ単位の配列について、特許文献５の全ての開示内容を参考のために本明細書に援用する。
　図１は、本実施形態の走査アンテナ１０００の一部を模式的に示す断面図であり、同心円状に配列されたスロットの中心近傍に設けられた給電ピン７２（図２（ｂ）参照）から半径方向に沿った断面の一部を模式的に示す。
　走査アンテナ１０００は、ＴＦＴ基板１０１と、スロット基板２０１と、これらの間に配置された液晶層ＬＣと、スロット基板２０１と、空気層５４を介して対向するように配置された反射導電板６５とを備えている。走査アンテナ１０００は、ＴＦＴ基板１０１側からマイクロ波を送受信する。
　ＴＦＴ基板１０１は、ガラス基板などの誘電体基板１と、誘電体基板１上に形成された複数のパッチ電極１５と、複数のＴＦＴ１０とを有している。各パッチ電極１５は、対応するＴＦＴ１０に接続されている。各ＴＦＴ１０は、ゲートバスラインとソースバスラインとに接続されている。
　スロット基板２０１は、ガラス基板などの誘電体基板５１と、誘電体基板５１の液晶層ＬＣ側に形成されたスロット電極５５とを有している。スロット電極５５は複数のスロット５７を有している。
　スロット基板２０１と、空気層５４を介して対向するように反射導電板６５が配置されている。空気層５４に代えて、マイクロ波に対する誘電率Ｍが小さい誘電体（例えば、ＰＴＦＥなどのフッ素樹脂）で形成された層を用いることができる。スロット電極５５と反射導電板６５と、これらの間の誘電体基板５１および空気層５４とが導波路３０１として機能する。
　パッチ電極１５と、スロット５７を含むスロット電極５５の部分と、これらの間の液晶層ＬＣとがアンテナ単位Ｕを構成する。各アンテナ単位Ｕにおいて、１つのパッチ電極１５が１つのスロット５７を含むスロット電極５５の部分と液晶層ＬＣを介して対向しており、液晶容量を構成している。パッチ電極１５とスロット電極５５とが液晶層ＬＣを介して対向する構造は、図３５に示したＬＣＤパネル９００ａの画素電極９１４と対向電極９２４とが液晶層９３０を介して対向する構造と似ている。すなわち、走査アンテナ１０００のアンテナ単位Ｕと、ＬＣＤパネル９００ａにおける画素Ｐとは似た構成を有している。また、アンテナ単位は、液晶容量と電気的に並列に接続された補助容量（図１３（ａ）、図１７参照）を有している点でもＬＣＤパネル９００ａにおける画素Ｐと似た構成を有している。しかしながら、走査アンテナ１０００は、ＬＣＤパネル９００ａと多くの相違点を有している。
　まず、走査アンテナ１０００の誘電体基板１、５１に求められる性能は、ＬＣＤパネルの基板に求められる性能と異なる。
　一般にＬＣＤパネルには、可視光に透明な基板が用いられ、例えば、ガラス基板またはプラスチック基板が用いられる。反射型のＬＣＤパネルにおいては、背面側の基板には透明性が必要ないので、半導体基板が用いられることもある。これに対し、アンテナ用の誘電体基板１、５１としては、マイクロ波に対する誘電損失（マイクロ波に対する誘電正接をｔａｎδMと表すことにする。）が小さいことが好ましい。誘電体基板１、５１のｔａｎδMは、概ね０．０３以下であることが好ましく、０．０１以下がさらに好ましい。具体的には、ガラス基板またはプラスチック基板を用いることができる。ガラス基板はプラスチック基板よりも寸法安定性、耐熱性に優れ、ＴＦＴ、配線、電極等の回路要素をＬＣＤ技術を用いて形成するのに適している。例えば、導波路を形成する材料が空気とガラスである場合、ガラスの方が上記誘電損失が大きいため、ガラスがより薄い方が導波ロスを減らすことができるとの観点から、好ましくは４００μｍ以下であり、３００μｍ以下がさらに好ましい。下限は特になく、製造プロセスにおいて、割れることなくハンドリングできればよい。
　電極に用いられる導電材料も異なる。ＬＣＤパネルの画素電極や対向電極には透明導電膜としてＩＴＯ膜が用いられることが多い。しかしながら、ＩＴＯはマイクロ波に対するｔａｎδMが大きく、アンテナにおける導電層として用いることができない。スロット電極５５は、反射導電板６５とともに導波路３０１の壁として機能する。したがって、導波路３０１の壁におけるマイクロ波の透過を抑制するためには、導波路３０１の壁の厚さ、すなわち、金属層（Ｃｕ層またはＡｌ層）の厚さは大きいことが好ましい。金属層の厚さが表皮深さの３倍であれば、電磁波は１／２０（－２６ｄＢ）に減衰され、５倍であれば１／１５０（－４３ｄＢ）程度に減衰されることが知られている。したがって、金属層の厚さが表皮深さの５倍であれば、電磁波の透過率を１％に低減することができる。例えば、１０ＧＨｚのマイクロ波に対しては、厚さが３．３μｍ以上のＣｕ層、および厚さが４．０μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。また、３０ＧＨｚのマイクロ波に対しては、厚さが１．９μｍ以上のＣｕ層、および厚さが２．３μｍ以上のＡｌ層を用いると、マイクロ波を１／１５０まで低減することができる。このように、スロット電極５５は、比較的厚いＣｕ層またはＡｌ層で形成することが好ましい。Ｃｕ層またはＡｌ層の厚さに上限は特になく、成膜時間やコストを考慮して、適宜設定され得る。Ｃｕ層を用いると、Ａｌ層を用いるよりも薄くできるという利点が得られる。比較的厚いＣｕ層またはＡｌ層の形成は、ＬＣＤの製造プロセスで用いられる薄膜堆積法だけでなく、Ｃｕ箔またはＡｌ箔を基板に貼り付ける等、他の方法を採用することもできる。金属層の厚さは、例えば、２μｍ以上３０μｍ以下である。薄膜堆積法を用いて形成する場合、金属層の厚さは５μｍ以下であることが好ましい。なお、反射導電板６５は、例えば、厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
　パッチ電極１５は、スロット電極５５のように導波路３０１を構成する訳ではないので、スロット電極５５よりも厚さが小さいＣｕ層またはＡｌ層を用いることができる。ただし、スロット電極５５のスロット５７付近の自由電子の振動がパッチ電極１５内の自由電子の振動を誘起する際に熱に変わるロスを避けるために、抵抗が低い方が好ましい。量産性の観点からはＣｕ層よりもＡｌ層を用いることが好ましく、Ａｌ層の厚さは例えば０．３μｍ以上２μｍ以下が好ましい。
　また、アンテナ単位Ｕの配列ピッチは、画素ピッチと大きく異なる。例えば、１２ＧＨｚ（Ｋｕ　ｂａｎｄ）のマイクロ波用のアンテナを考えると、波長λは、例えば２５ｍｍである。そうすると、特許文献４に記載されているように、アンテナ単位Ｕのピッチはλ／４以下および／またはλ／５以下であるので、６．２５ｍｍ以下および／または５ｍｍ以下ということになる。これはＬＣＤパネルの画素のピッチと比べて１０倍以上大きい。したがって、アンテナ単位Ｕの長さおよび幅もＬＣＤパネルの画素長さおよび幅よりも約１０倍大きいことになる。
　もちろん、アンテナ単位Ｕの配列はＬＣＤパネルにおける画素の配列と異なり得る。ここでは、同心円状に配列した例（例えば、特開２００２－２１７６４０号公報参照）を示すが、これに限られず、例えば、非特許文献２に記載されているように、らせん状に配列されてもよい。さらに、特許文献４に記載されているようにマトリクス状に配列してもよい。
　走査アンテナ１０００の液晶層ＬＣの液晶材料に求められる特性は、ＬＣＤパネルの液晶材料に求められる特性と異なる。ＬＣＤパネルは画素の液晶層の屈折率変化によって、可視光（波長３８０ｎｍ～８３０ｎｍ）の偏光に位相差を与えることによって、偏光状態を変化させる（例えば、直線偏光の偏光軸方向を回転させる、または、円偏光の円偏光度を変化させる）ことによって、表示を行う。これに対して実施形態による走査アンテナ１０００は、アンテナ単位Ｕが有する液晶容量の静電容量値を変化させることによって、各パッチ電極から励振（再輻射）されるマイクロ波の位相を変化させる。したがって、液晶層は、マイクロ波に対する誘電率Ｍ（εM）の異方性（ΔεM）が大きいことが好ましく、ｔａｎδMは小さいことが好ましい。例えば、Ｍ．　Ｗｉｔｔｅｋ　ｅｔ　ａｌ．，　ＳＩＤ　２０１５　ＤＩＧＥＳＴｐｐ．８２４－８２６に記載のΔεMが４以上で、ｔａｎδMが０．０２以下（いずれも１９Ｇｚの値）を好適に用いることができる。この他、九鬼、高分子５５巻８月号ｐｐ．５９９－６０２（２００６）に記載のΔεMが０．４以上、ｔａｎδMが０．０４以下の液晶材料を用いることができる。
　一般に液晶材料の誘電率は周波数分散を有するが、マイクロ波に対する誘電異方性ΔεMは、可視光に対する屈折率異方性Δｎと正の相関がある。したがって、マイクロ波に対するアンテナ単位用の液晶材料は、可視光に対する屈折率異方性Δｎが大きい材料が好ましいと言える。ＬＣＤ用の液晶材料の屈折率異方性Δｎは５５０ｎｍの光に対する屈折率異方性で評価される。ここでも５５０ｎｍの光に対するΔｎ（複屈折率）を指標に用いると、Δｎが０．３以上、好ましくは０．４以上のネマチック液晶が、マイクロ波に対するアンテナ単位用に用いられる。Δｎに特に上限はない。ただし、Δｎが大きい液晶材料は極性が強い傾向にあるので、信頼性を低下させる恐れがある。信頼性の観点からは、Δｎは０．４以下であることが好ましい。液晶層の厚さは、例えば、１μｍ～５００μｍである。
　以下、本発明の実施形態による走査アンテナの構造および製造方法をより詳細に説明する。
　（第１の実施形態）
　まず、図１および図２を参照する。図１は詳述した様に走査アンテナ１０００の中心付近の模式的な部分断面図であり、図２（ａ）および（ｂ）は、それぞれ、走査アンテナ１０００におけるＴＦＴ基板１０１およびスロット基板２０１を示す模式的な平面図である。
　走査アンテナ１０００は２次元に配列された複数のアンテナ単位Ｕを有しており、ここで例示する走査アンテナ１０００では、複数のアンテナ単位が同心円状に配列されている。以下の説明においては、アンテナ単位Ｕに対応するＴＦＴ基板１０１の領域およびスロット基板２０１の領域を「アンテナ単位領域」と呼び、アンテナ単位と同じ参照符号Ｕを付すことにする。また、図２（ａ）および（ｂ）に示す様に、ＴＦＴ基板１０１およびスロット基板２０１において、２次元的に配列された複数のアンテナ単位領域によって画定される領域を「送受信領域Ｒ１」と呼び、送受信領域Ｒ１以外の領域を「非送受信領域Ｒ２」と呼ぶ。非送受信領域Ｒ２には、端子部、駆動回路などが設けられる。
　図２（ａ）は、走査アンテナ１０００におけるＴＦＴ基板１０１を示す模式的な平面図である。
　図示する例では、ＴＦＴ基板１０１の法線方向から見たとき、送受信領域Ｒ１はドーナツ状である。非送受信領域Ｒ２は、送受信領域Ｒ１の中心部に位置する第１非送受信領域Ｒ２ａと、送受信領域Ｒ１の周縁部に位置する第２非送受信領域Ｒ２ｂとを含む。送受信領域Ｒ１の外径は、例えば２００ｍｍ～１５００ｍｍで、通信量などに応じて設定される。
　ＴＦＴ基板１０１の送受信領域Ｒ１には、誘電体基板１に支持された複数のゲートバスラインＧＬおよび複数のソースバスラインＳＬが設けられ、これらの配線によってアンテナ単位領域Ｕが規定されている。アンテナ単位領域Ｕは、送受信領域Ｒ１において、例えば同心円状に配列されている。アンテナ単位領域Ｕのそれぞれは、ＴＦＴと、ＴＦＴに電気的に接続されたパッチ電極とを含んでいる。ＴＦＴのソース電極はソースバスラインＳＬに、ゲート電極はゲートバスラインＧＬにそれぞれ電気的に接続されている。また、ドレイン電極は、パッチ電極と電気的に接続されている。
　非送受信領域Ｒ２（Ｒ２ａ、Ｒ２ｂ）には、送受信領域Ｒ１を包囲するようにシール領域Ｒｓが配置されている。シール領域Ｒｓにはシール材（不図示）が付与されている。シール材は、ＴＦＴ基板１０１およびスロット基板２０１を互いに接着させるとともに、これらの基板１０１、２０１の間に液晶を封入する。
　非送受信領域Ｒ２のうちシール領域Ｒｓの外側には、ゲート端子部ＧＴ、ゲートドライバＧＤ、ソース端子部ＳＴおよびソースドライバＳＤが設けられている。ゲートバスラインＧＬのそれぞれはゲート端子部ＧＴを介してゲートドライバＧＤに接続されている。ソースバスラインＳＬのそれぞれはソース端子部ＳＴを介してソースドライバＳＤに接続されている。なお、この例では、ソースドライバＳＤおよびゲートドライバＧＤは誘電体基板１上に形成されているが、これらのドライバの一方または両方は他の誘電体基板上に設けられていてもよい。
　非送受信領域Ｒ２には、また、複数のトランスファー端子部ＰＴが設けられている。トランスファー端子部ＰＴは、スロット基板２０１のスロット電極５５（図２（ｂ））と電気的に接続される。本明細書では、トランスファー端子部ＰＴとスロット電極５５との接続部を「トランスファー部」と称する。図示するように、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されてもよい。この場合、シール材として導電性粒子を含有する樹脂を用いてもよい。これにより、ＴＦＴ基板１０１とスロット基板２０１との間に液晶を封入させるとともに、トランスファー端子部ＰＴとスロット基板２０１のスロット電極５５との電気的な接続を確保できる。この例では、第１非送受信領域Ｒ２ａおよび第２非送受信領域Ｒ２ｂの両方にトランスファー端子部ＰＴが配置されているが、いずれか一方のみに配置されていてもよい。
　なお、トランスファー端子部ＰＴ（トランスファー部）は、シール領域Ｒｓ内に配置されていなくてもよい。例えば非送受信領域Ｒ２のうちシール領域Ｒｓの外側に配置されていてもよい。
　図２（ｂ）は、走査アンテナ１０００におけるスロット基板２０１を例示する模式的な平面図であり、スロット基板２０１の液晶層ＬＣ側の表面を示している。
　スロット基板２０１では、誘電体基板５１上に、送受信領域Ｒ１および非送受信領域Ｒ２に亘ってスロット電極５５が形成されている。
　スロット基板２０１の送受信領域Ｒ１では、スロット電極５５には複数のスロット５７が配置されている。スロット５７は、ＴＦＴ基板１０１におけるアンテナ単位領域Ｕに対応して配置されている。図示する例では、複数のスロット５７は、ラジアルインラインスロットアンテナを構成するように、互いに概ね直交する方向に延びる一対のスロット５７が同心円状に配列されている。互いに概ね直交するスロットを有するので、走査アンテナ１０００は、円偏波を送受信することができる。
　非送受信領域Ｒ２には、複数の、スロット電極５５の端子部ＩＴが設けられている。端子部ＩＴは、ＴＦＴ基板１０１のトランスファー端子部ＰＴ（図２（ａ））と電気的に接続される。この例では、端子部ＩＴは、シール領域Ｒｓ内に配置されており、導電性粒子を含有するシール材によって対応するトランスファー端子部ＰＴと電気的に接続される。
　また、第１非送受信領域Ｒ２ａにおいて、スロット基板２０１の裏面側に給電ピン７２が配置されている。給電ピン７２によって、スロット電極５５、反射導電板６５および誘電体基板５１で構成された導波路３０１にマイクロ波が挿入される。給電ピン７２は給電装置７０に接続されている。給電は、スロット５７が配列された同心円の中心から行う。給電の方式は、直結給電方式および電磁結合方式のいずれであってもよく、公知の給電構造を採用することができる。
　図２（ａ）および（ｂ）では、シール領域Ｒｓは、送受信領域Ｒ１を含む比較的狭い領域を包囲するように設けた例を示したが、これに限られない。特に、送受信領域Ｒ１の外側に設けられるシール領域Ｒｓは、送受信領域Ｒ１から一定以上の距離を持つように、例えば、誘電体基板１および／または誘電体基板５１の辺の近傍に設けてもよい。もちろん、非送受信領域Ｒ２に設けられる、例えば端子部や駆動回路は、シール領域Ｒｓの外側（すなわち、液晶層が存在しない側）に形成してもよい。送受信領域Ｒ１から一定以上の離れた位置にシール領域Ｒｓを形成することによって、シール材（特に、硬化性樹脂）に含まれている不純物（特にイオン性不純物）の影響を受けてアンテナ特性が低下することを抑制することができる。
　以下、図面を参照して、走査アンテナ１０００の各構成要素をより詳しく説明する。
　＜ＴＦＴ基板１０１の構造＞
　・アンテナ単位領域Ｕ
　図３（ａ）および（ｂ）は、それぞれ、ＴＦＴ基板１０１のアンテナ単位領域Ｕを模式的に示す断面図および平面図である。
　アンテナ単位領域Ｕのそれぞれは、誘電体基板（不図示）と、誘電体基板に支持されたＴＦＴ１０と、ＴＦＴ１０を覆う第１絶縁層１１と、第１絶縁層１１上に形成され、ＴＦＴ１０に電気的に接続されたパッチ電極１５と、パッチ電極１５を覆う第２絶縁層１７とを備える。ＴＦＴ１０は、例えば、ゲートバスラインＧＬおよびソースバスラインＳＬの交点近傍に配置されている。
　ＴＦＴ１０は、ゲート電極３、島状の半導体層５、ゲート電極３と半導体層５との間に配置されたゲート絶縁層４、ソース電極７Ｓおよびドレイン電極７Ｄを備える。ＴＦＴ１０の構造は特に限定しない。この例では、ＴＦＴ１０は、ボトムゲート構造を有するチャネルエッチ型のＴＦＴである。
　ゲート電極３は、ゲートバスラインＧＬに電気的に接続されており、ゲートバスラインＧＬから走査信号を供給される。ソース電極７Ｓは、ソースバスラインＳＬに電気的に接続されており、ソースバスラインＳＬからデータ信号を供給される。ゲート電極３およびゲートバスラインＧＬは同じ導電膜（ゲート用導電膜）から形成されていてもよい。ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬは同じ導電膜（ソース用導電膜）から形成されていてもよい。ゲート用導電膜およびソース用導電膜は、例えば金属膜である。本明細書では、ゲート用導電膜を用いて形成された層（レイヤー）を「ゲートメタル層」、ソース用導電膜を用いて形成された層を「ソースメタル層」と呼ぶことがある。
　半導体層５は、ゲート絶縁層４を介してゲート電極３と重なるように配置されている。図示する例では、半導体層５上に、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄが形成されている。ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄは、それぞれ、半導体層５のうちチャネルが形成される領域（チャネル領域）の両側に配置されている。半導体層５は真性アモルファスシリコン（ｉ－ａ－Ｓｉ）層であり、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄはｎ+型アモルファスシリコン（ｎ+－ａ－Ｓｉ）層であってもよい。
　ソース電極７Ｓは、ソースコンタクト層６Ｓに接するように設けられ、ソースコンタクト層６Ｓを介して半導体層５に接続されている。ドレイン電極７Ｄは、ドレインコンタクト層６Ｄに接するように設けられ、ドレインコンタクト層６Ｄを介して半導体層５に接続されている。
　第１絶縁層１１は、ＴＦＴ１０のドレイン電極７Ｄに達するコンタクトホールＣＨ１を有している。
　パッチ電極１５は、第１絶縁層１１上およびコンタクトホールＣＨ１内に設けられており、コンタクトホールＣＨ１内で、ドレイン電極７Ｄと接している。パッチ電極１５は、金属層を含む。パッチ電極１５は、金属層のみから形成された金属電極であってもよい。パッチ電極１５の材料は、ソース電極７Ｓおよびドレイン電極７Ｄと同じであってもよい。ただし、パッチ電極１５における金属層の厚さ（パッチ電極１５が金属電極の場合にはパッチ電極１５の厚さ）は、ソース電極７Ｓおよびドレイン電極７Ｄの厚さよりも大きくなるように設定される。パッチ電極１５における金属層の厚さは、Ａｌ層で形成する場合、例えば０．３μｍ以上に設定される。
　ゲートバスラインＧＬと同じ導電膜を用いて、ＣＳバスラインＣＬが設けられていてもよい。ＣＳバスラインＣＬは、ゲート絶縁層４を介してドレイン電極（またはドレイン電極の延長部分）７Ｄと重なるように配置され、ゲート絶縁層４を誘電体層とする補助容量ＣＳを構成してもよい。
　ゲートバスラインＧＬよりも誘電体基板側に、アライメントマーク（例えば金属層）２１と、アライメントマーク２１を覆う下地絶縁膜２とが形成されていてもよい。アライメントマーク２１は、１枚のガラス基板から例えばｍ枚のＴＦＴ基板を作製する場合において、フォトマスク枚がｎ枚（ｎ＜ｍ）であると、各露光工程を複数回に分けて行う必要が生じる。このようにフォトマスクの枚数（ｎ枚）が１枚のガラス基板１から作製されるＴＦＴ基板１０１の枚数（ｍ枚）よりも少ないとき、フォトマスクのアライメントに用いられる。アライメントマーク２１は省略され得る。
　本実施形態では、ソースメタル層とは異なる層内にパッチ電極１５を形成する。これにより、次のようなメリットが得られる。
　ソースメタル層は、通常金属膜を用いて形成されることから、ソースメタル層内にパッチ電極を形成することも考えられる。しかしながら、パッチ電極は、電子の振動を阻害しない程度に低抵抗であることが好ましく、例えば、厚さが０．３μｍ以上の比較的厚いＡｌ層で形成される。アンテナ性能の観点からは、パッチ電極は厚い方が好ましい。しかしながら、ＴＦＴの構成にも依存するが、例えば１μｍを超える厚さを有するパッチ電極をソースメタル層で形成すると、所望のパターニング精度が得られないという問題が生じることがある。例えば、ソース電極とドレイン電極との間隙（ＴＦＴのチャネル長に相当）を高い精度で制御できないという問題が生じることがある。これに対し、本実施形態では、ソースメタル層とは別個にパッチ電極１５を形成するので、ソースメタル層の厚さとパッチ電極１５の厚さとを独立して制御できる。したがって、ソースメタル層を形成する際の制御性を確保しつつ、所望の厚さのパッチ電極１５を形成できる。
　本実施形態では、パッチ電極１５の厚さを、ソースメタル層の厚さとは別個に、高い自由度で設定できる。なお、パッチ電極１５のサイズは、ソースバスラインＳＬ等ほど厳密に制御される必要がないので、パッチ電極１５を厚くすることによって線幅シフト（設計値とのずれ）が大きくなっても構わない。なお、パッチ電極１５の厚さとソースメタル層の厚さが等しい場合を排除するものではない。
　パッチ電極１５は、主層としてＣｕ層またはＡｌ層を含んでもよい。走査アンテナの性能はパッチ電極１５の電気抵抗と相関があり、主層の厚さは、所望の抵抗が得られるように設定される。電気抵抗の観点から、Ｃｕ層の方がＡｌ層よりもパッチ電極１５の厚さを小さくできる可能性がある。
　・ゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴ
　図４（ａ）～（ｃ）は、それぞれ、ゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを模式的に示す断面図である。
　ゲート端子部ＧＴは、誘電体基板上に形成されたゲートバスラインＧＬ、ゲートバスラインＧＬを覆う絶縁層、およびゲート端子用上部接続部１９ｇを備えている。ゲート端子用上部接続部１９ｇは、絶縁層に形成されたコンタクトホールＣＨ２内で、ゲートバスラインＧＬと接している。この例では、ゲートバスラインＧＬを覆う絶縁層は、誘電体基板側からゲート絶縁層４、第１絶縁層１１および第２絶縁層１７を含む。ゲート端子用上部接続部１９ｇは、例えば、第２絶縁層１７上に設けられた透明導電膜から形成された透明電極である。
　ソース端子部ＳＴは、誘電体基板上（ここではゲート絶縁層４上）に形成されたソースバスラインＳＬ、ソースバスラインＳＬを覆う絶縁層、およびソース端子用上部接続部１９ｓを備えている。ソース端子用上部接続部１９ｓは、絶縁層に形成されたコンタクトホールＣＨ３内で、ソースバスラインＳＬと接している。この例では、ソースバスラインＳＬを覆う絶縁層は、第１絶縁層１１および第２絶縁層１７を含む。ソース端子用上部接続部１９ｓは、例えば、第２絶縁層１７上に設けられた透明導電膜から形成された透明電極である。
　トランスファー端子部ＰＴは、第１絶縁層１１上に形成されたパッチ接続部１５ｐと、パッチ接続部１５ｐを覆う第２絶縁層１７と、トランスファー端子用上部接続部１９ｐとを有している。トランスファー端子用上部接続部１９ｐは、第２絶縁層１７に形成されたコンタクトホールＣＨ４内で、パッチ接続部１５ｐと接している。パッチ接続部１５ｐは、パッチ電極１５と同じ導電膜から形成されている。トランスファー端子用上部接続部（上部透明電極ともいう。）１９ｐは、例えば、第２絶縁層１７上に設けられた透明導電膜から形成された透明電極である。本実施形態では、各端子部の上部接続部１９ｇ、１９ｓおよび１９ｐは、同じ透明導電膜から形成されている。
　本実施形態では、第２絶縁層１７を形成した後のエッチング工程により、各端子部のコンタクトホールＣＨ２、ＣＨ３、ＣＨ４を同時に形成することができるという利点がある。詳細な製造プロセスは後述する。
　＜ＴＦＴ基板１０１の製造方法＞
　ＴＦＴ基板１０１は、例えば以下の方法で製造され得る。図５は、ＴＦＴ基板１０１の製造工程を例示する図である。
　まず、誘電体基板上に、金属膜（例えばＴｉ膜）を形成し、これをパターニングすることにより、アライメントマーク２１を形成する。誘電体基板としては、例えばガラス基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。次いで、アライメントマーク２１を覆うように、下地絶縁膜２を形成する。下地絶縁膜２として、例えばＳｉＯ2膜を用いる。
　続いて、下地絶縁膜２上に、ゲート電極３およびゲートバスラインＧＬを含むゲートメタル層を形成する。
　ゲート電極３は、ゲートバスラインＧＬと一体的に形成され得る。ここでは、誘電体基板上に、スパッタ法などによって、図示しないゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、ゲート用導電膜をパターニングすることにより、ゲート電極３およびゲートバスラインＧＬを得る。ゲート用導電膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ゲート用導電膜として、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば２００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜を形成する。
　次いで、ゲートメタル層を覆うようにゲート絶縁層４を形成する。ゲート絶縁層４は、ＣＶＤ法等によって形成され得る。ゲート絶縁層４としては、酸化珪素（ＳｉＯ2）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層４は積層構造を有していてもよい。ここでは、ゲート絶縁層４として、ＳｉＮｘ層（厚さ：例えば４１０ｎｍ）を形成する。
　次いで、ゲート絶縁層４上に半導体層５およびコンタクト層を形成する。ここでは、真性アモルファスシリコン膜（厚さ：例えば１２５ｎｍ）およびｎ+型アモルファスシリコン膜（厚さ：例えば６５ｎｍ）をこの順で形成し、パターニングすることにより、島状の半導体層５およびコンタクト層を得る。半導体層５に用いる半導体膜はアモルファスシリコン膜に限定されない。例えば、半導体層５として酸化物半導体層を形成してもよい。この場合には、半導体層５とソース・ドレイン電極との間にコンタクト層を設けなくてもよい。
　次いで、ゲート絶縁層４上およびコンタクト層上にソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、これをパターニングすることによって、ソース電極７Ｓ、ドレイン電極７ＤおよびソースバスラインＳＬを含むソースメタル層を形成する。このとき、コンタクト層もエッチングされ、互いに分離されたソースコンタクト層６Ｓとドレインコンタクト層６Ｄとが形成される。
　ソース用導電膜の材料は特に限定しない。アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属またはその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。ここでは、ソース用導電膜として、ＭｏＮ（厚さ：例えば３０ｎｍ）、Ａｌ（厚さ：例えば２００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜を形成する。なお、代わりに、ソース用導電膜として、Ｔｉ（厚さ：例えば３０ｎｍ）、ＭｏＮ（厚さ：例えば３０ｎｍ）、Ａｌ（厚さ：例えば２００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜を形成してもよい。
　ここでは、例えば、スパッタ法でソース用導電膜を形成し、ウェットエッチングによりソース用導電膜のパターニング（ソース・ドレイン分離）を行う。この後、例えばドライエッチングにより、コンタクト層のうち、半導体層５のチャネル領域となる領域上に位置する部分を除去してギャップ部を形成し、ソースコンタクト層６Ｓおよびドレインコンタクト層６Ｄとに分離する。このとき、ギャップ部において、半導体層５の表面近傍もエッチングされる（オーバーエッチング）。
　なお、例えばソース用導電膜としてＴｉ膜およびＡｌ膜をこの順で積層した積層膜を用いる場合には、例えばリン酸酢酸硝酸水溶液を用いて、ウェットエッチングでＡｌ膜のパターニングを行った後、ドライエッチングでＴｉ膜およびコンタクト層（ｎ+型アモルファスシリコン層）６を同時にパターニングしてもよい。あるいは、ソース用導電膜およびコンタクト層を一括してエッチングすることも可能である。ただし、ソース用導電膜またはその下層とコンタクト層６とを同時にエッチングする場合には、基板全体における半導体層５のエッチング量（ギャップ部の掘れ量）の分布の制御が困難となる場合がある。これに対し、上述したように、ソース・ドレイン分離とギャップ部の形成と別個のエッチング工程で行うと、ギャップ部のエッチング量をより容易に制御できる。
　次に、ＴＦＴ１０を覆うように第１絶縁層１１を形成する。この例では、第１絶縁層１１は、半導体層５のチャネル領域と接するように配置される。また、公知のフォトリソグラフィにより、第１絶縁層１１に、ドレイン電極７Ｄに達するコンタクトホールＣＨ１を形成する。
　第１絶縁層１１は、例えば、酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等の無機絶縁層であってもよい。ここでは、第１絶縁層１１として、例えばＣＶＤ法により、厚さが例えば３３０ｎｍのＳｉＮｘ層を形成する。
　次いで、第１絶縁層１１上およびコンタクトホールＣＨ１内にパッチ用導電膜を形成し、これをパターニングする。これにより、送受信領域Ｒ１にパッチ電極１５を形成し、非送受信領域Ｒ２にパッチ接続部１５ｐを形成する。パッチ電極１５は、コンタクトホールＣＨ１内でドレイン電極７Ｄと接する。なお、本明細書では、パッチ用導電膜から形成された、パッチ電極１５、パッチ接続部１５ｐを含む層を「パッチメタル層」と呼ぶことがある。
　パッチ用導電膜の材料として、ゲート用導電膜またはソース用導電膜と同様の材料が用いられ得る。ただし、パッチ用導電膜は、ゲート用導電膜およびソース用導電膜よりも厚くなるように設定される。これにより、パッチ電極のシート抵抗を低減させることで、パッチ電極内の自由電子の振動が熱に変わるロスを低減させることが可能になる。パッチ用導電膜の好適な厚さは、例えば、０．３μｍ以上である。これよりも薄いと、シート抵抗が０．１０Ω／ｓｑ以上となり、ロスが大きくなるという問題が生じる可能性がある。パッチ用導電膜の厚さは、例えば３μｍ以下、より好ましくは２μｍ以下である。これよりも厚いとプロセス中の熱応力により基板の反りが生じる場合がある。反りが大きいと、量産プロセスにおいて、搬送トラブル、基板の欠け、または基板の割れなどの問題が発生することがある。
　ここでは、パッチ用導電膜として、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば１０００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ）を形成する。なお、代わりに、Ｔｉ（厚さ：例えば５０ｎｍ）、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば２０００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ／Ｔｉ）を形成してもよい。あるいは、代わりに、Ｔｉ（厚さ：例えば５０ｎｍ）、ＭｏＮ（厚さ：例えば５０ｎｍ）、Ａｌ（厚さ：例えば５００ｎｍ）およびＭｏＮ（厚さ：例えば５０ｎｍ）をこの順で積層した積層膜（ＭｏＮ／Ａｌ／ＭｏＮ／Ｔｉ）を形成してもよい。または、Ｔｉ膜、Ｃｕ膜およびＴｉ膜をこの順で積層した積層膜（Ｔｉ／Ｃｕ／Ｔｉ）、あるいは、Ｔｉ膜およびＣｕ膜をこの順で積層した積層膜（Ｃｕ／Ｔｉ）を用いてもよい。
　次いで、パッチ電極１５および第１絶縁層１１上に第２絶縁層（厚さ：例えば１００ｎｍ以上３００ｎｍ以下）１７を形成する。第２絶縁層１７としては、特に限定されず、例えば酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。ここでは、第２絶縁層１７として、例えば厚さ２００ｎｍのＳｉＮｘ層を形成する。
　この後、例えばフッ素系ガスを用いたドライエッチングにより、無機絶縁膜（第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４）を一括してエッチングする。エッチングでは、パッチ電極１５、ソースバスラインＳＬおよびゲートバスラインＧＬはエッチストップとして機能する。これにより、第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４に、ゲートバスラインＧＬに達するコンタクトホールＣＨ２が形成され、第２絶縁層１７および第１絶縁層１１に、ソースバスラインＳＬに達するコンタクトホールＣＨ３が形成される。また、第２絶縁層１７に、パッチ接続部１５ｐに達するコンタクトホールＣＨ４が形成される。
　この例では、無機絶縁膜を一括してエッチングするため、得られたコンタクトホールＣＨ２の側壁では、第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４の側面が整合し、コンタクトホールＣＨ３の側壁では、第２絶縁層１７および第１絶縁層１１の側壁が整合する。なお、本明細書において、コンタクトホール内において、異なる２以上の層の「側面が整合する」とは、これらの層におけるコンタクトホール内に露出した側面が、垂直方向に面一である場合のみでなく、連続してテーパー形状などの傾斜面を構成する場合をも含む。このような構成は、例えば、同一のマスクを用いてこれらの層をエッチングする、あるいは、一方の層をマスクとして他方の層のエッチングを行うこと等によって得られる。
　次に、第２絶縁層１７上、およびコンタクトホールＣＨ２、ＣＨ３、ＣＨ４内に、例えばスパッタ法により透明導電膜（厚さ：５０ｎｍ以上２００ｎｍ以下）を形成する。透明導電膜として、例えばＩＴＯ（インジウム・錫酸化物）膜、ＩＺＯ膜、ＺｎＯ膜（酸化亜鉛膜）などを用いることができる。ここでは、透明導電膜として、厚さが例えば１００ｎｍのＩＴＯ膜を用いる。
　次いで、透明導電膜をパターニングすることにより、ゲート端子用上部接続部１９ｇ、ソース端子用上部接続部１９ｓおよびトランスファー端子用上部接続部１９ｐを形成する。ゲート端子用上部接続部１９ｇ、ソース端子用上部接続部１９ｓおよびトランスファー端子用上部接続部１９ｐは、各端子部で露出した電極または配線を保護するために用いられる。このようにして、ゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴが得られる。
　＜スロット基板２０１の構造＞
　次いで、スロット基板２０１の構造をより具体的に説明する。
　図６は、スロット基板２０１におけるアンテナ単位領域Ｕおよび端子部ＩＴを模式的に示す断面図である。
　スロット基板２０１は、表面および裏面を有する誘電体基板５１と、誘電体基板５１の表面に形成された第３絶縁層５２と、第３絶縁層５２上に形成されたスロット電極５５と、スロット電極５５を覆う第４絶縁層５８とを備える。反射導電板６５が誘電体基板５１の裏面に誘電体層（空気層）５４を介して対向するように配置されている。スロット電極５５および反射導電板６５は導波路３０１の壁として機能する。
　送受信領域Ｒ１において、スロット電極５５には複数のスロット５７が形成されている。スロット５７はスロット電極５５を貫通する開口である。この例では、各アンテナ単位領域Ｕに１個のスロット５７が配置されている。
　第４絶縁層５８は、スロット電極５５上およびスロット５７内に形成されている。第４絶縁層５８の材料は、第３絶縁層５２の材料と同じであってもよい。第４絶縁層５８でスロット電極５５を覆うことにより、スロット電極５５と液晶層ＬＣとが直接接触しないので、信頼性を高めることができる。スロット電極５５がＣｕ層で形成されていると、Ｃｕが液晶層ＬＣに溶出することがある。また、スロット電極５５を薄膜堆積技術を用いてＡｌ層で形成すると、Ａｌ層にボイドが含まれることがある。第４絶縁層５８は、Ａｌ層のボイドに液晶材料が侵入するのを防止することができる。なお、Ａｌ層をアルミ箔を接着材により誘電体基板５１に貼り付け、これをパターニングすることによってスロット電極５５を作製すれば、ボイドの問題を回避できる。
　スロット電極５５は、Ｃｕ層、Ａｌ層などの主層５５Ｍを含む。スロット電極５５は、主層５５Ｍと、それを挟むように配置された上層５５Ｕおよび下層５５Ｌとを含む積層構造を有していてもよい。主層５５Ｍの厚さは、材料に応じて表皮効果を考慮して設定され、例えば２μｍ以上３０μｍ以下であってもよい。主層５５Ｍの厚さは、典型的には上層５５Ｕおよび下層５５Ｌの厚さよりも大きい。
　図示する例では、主層５５ＭはＣｕ層、上層５５Ｕおよび下層５５ＬはＴｉ層である。主層５５Ｍと第３絶縁層５２との間に下層５５Ｌを配置することにより、スロット電極５５と第３絶縁層５２との密着性を向上できる。また、上層５５Ｕを設けることにより、主層５５Ｍ（例えばＣｕ層）の腐食を抑制できる。
　反射導電板６５は、導波路３０１の壁を構成するので、表皮深さの３倍以上、好ましくは５倍以上の厚さを有することが好ましい。反射導電板６５は、例えば、削り出しによって作製された厚さが数ｍｍのアルミニウム板、銅板などを用いることができる。
　非送受信領域Ｒ２には、端子部ＩＴが設けられている。端子部ＩＴは、スロット電極５５と、スロット電極５５を覆う第４絶縁層５８と、上部接続部６０とを備える。第４絶縁層５８は、スロット電極５５に達する開口を有している。上部接続部６０は、開口内でスロット電極５５に接している。本実施形態では、端子部ＩＴは、シール領域Ｒｓ内に配置され、導電性粒子を含有するシール樹脂によって、ＴＦＴ基板におけるトランスファー端子部と接続される（トランスファー部）。
　・トランスファー部
　図７は、ＴＦＴ基板１０１のトランスファー端子部ＰＴと、スロット基板２０１の端子部ＩＴとを接続するトランスファー部を説明するための模式的な断面図である。図７では、図１～図４と同様の構成要素には同じ参照符号を付している。
　トランスファー部では、端子部ＩＴの上部接続部６０は、ＴＦＴ基板１０１におけるトランスファー端子部ＰＴのトランスファー端子用上部接続部１９ｐと電気的に接続される。本実施形態では、上部接続部６０とトランスファー端子用上部接続部１９ｐとを、導電性ビーズ７１を含む樹脂（シール樹脂）７３（「シール部７３」ということもある。）を介して接続する。
　上部接続部６０、１９ｐは、いずれも、ＩＴＯ膜、ＩＺＯ膜などの透明導電層であり、その表面に酸化膜が形成される場合がある。酸化膜が形成されると、透明導電層同士の電気的な接続が確保できず、コンタクト抵抗が高くなる可能性がある。これに対し、本実施形態では、導電性ビーズ（例えばＡｕビーズ）７１を含む樹脂を介して、これらの透明導電層を接着させるので、表面酸化膜が形成されていても、導電性ビーズが表面酸化膜を突き破る（貫通する）ことにより、コンタクト抵抗の増大を抑えることが可能である。導電性ビーズ７１は、表面酸化膜だけでなく、透明導電層である上部接続部６０、１９ｐをも貫通し、パッチ接続部１５ｐおよびスロット電極５５に直接接していてもよい。
　トランスファー部は、走査アンテナ１０００の中心部および周縁部（すなわち、走査アンテナ１０００の法線方向から見たとき、ドーナツ状の送受信領域Ｒ１の内側および外側）の両方に配置されていてもよいし、いずれか一方のみに配置されていてもよい。トランスファー部は、液晶を封入するシール領域Ｒｓ内に配置されていてもよいし、シール領域Ｒｓの外側（液晶層と反対側）に配置されていてもよい。
　＜スロット基板２０１の製造方法＞
　スロット基板２０１は、例えば以下の方法で製造され得る。
　まず、誘電体基板上に第３絶縁層（厚さ：例えば２００ｎｍ）５２を形成する。誘電体基板としては、ガラス基板、樹脂基板などの、電磁波に対する透過率の高い（誘電率εMおよび誘電損失ｔａｎδMが小さい）基板を用いることができる。誘電体基板は電磁波の減衰を抑制するために薄い方が好ましい。例えば、ガラス基板の表面に後述するプロセスでスロット電極５５などの構成要素を形成した後、ガラス基板を裏面側から薄板化してもよい。これにより、ガラス基板の厚さを例えば５００μｍ以下に低減できる。
　誘電体基板として樹脂基板を用いる場合、ＴＦＴ等の構成要素を直接、樹脂基板上に形成してもよいし、転写法を用いて樹脂基板上に形成してもよい。転写法によると、例えば、ガラス基板上に樹脂膜（例えばポリイミド膜）を形成し、樹脂膜上に後述するプロセスで構成要素を形成した後、構成要素が形成された樹脂膜とガラス基板とを分離させる。一般に、ガラスよりも樹脂の方が誘電率εMおよび誘電損失ｔａｎδMが小さい。樹脂基板の厚さは、例えば、３μｍ～３００μｍである。樹脂材料としては、ポリイミドの他、例えば、液晶高分子を用いることもできる。

　第３絶縁層５２としては、特に限定しないが、例えば酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮｘ）膜、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）膜、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）膜等を適宜用いることができる。
　次いで、第３絶縁層５２の上に金属膜を形成し、これをパターニングすることによって、複数のスロット５７を有するスロット電極５５を得る。金属膜としては、厚さが２μｍ～５μｍのＣｕ膜（またはＡｌ膜）を用いてもよい。ここでは、Ｔｉ膜、Ｃｕ膜およびＴｉ膜をこの順で積層した積層膜を用いる。なお、代わりに、Ｔｉ（厚さ：例えば５０ｎｍ）およびＣｕ（厚さ：例えば５０００ｎｍ）をこの順で積層した積層膜を形成してもよい。
　この後、スロット電極５５上およびスロット５７内に第４絶縁層（厚さ：例えば１００ｎｍまたは２００ｎｍ）５８を形成する。第４絶縁層５８の材料は、第３絶縁層の材料と同じであってもよい。この後、非送受信領域Ｒ２において、第４絶縁層５８に、スロット電極５５に達する開口部を形成する。
　次いで、第４絶縁層５８上および第４絶縁層５８の開口部内に透明導電膜を形成し、これをパターニングすることにより、開口部内でスロット電極５５と接する上部接続部６０を形成する。これにより、端子部ＩＴを得る。
　＜ＴＦＴ１０の材料および構造＞
　本実施形態では、各画素に配置されるスイッチング素子として、半導体層５を活性層とするＴＦＴが用いられる。半導体層５はアモルファスシリコン層に限定されず、ポリシリコン層、酸化物半導体層であってもよい。
　酸化物半導体層を用いる場合、酸化物半導体層に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、非送受信領域に設けられる駆動回路に含まれるＴＦＴ）および各アンテナ単位領域に設けられるＴＦＴとして好適に用いられる。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　図３に示す例では、ＴＦＴ１０は、ボトムゲート構造を有するチャネルエッチ型のＴＦＴである。「チャネルエッチ型のＴＦＴ」では、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、半導体層の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
　なお、ＴＦＴ１０は、チャネル領域上にエッチストップ層が形成されたエッチストップ型ＴＦＴであってもよい。エッチストップ型ＴＦＴでは、ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
　また、ＴＦＴ１０は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有するが、ソースおよびドレイン電極は半導体層の下面と接するように配置されていてもよい（ボトムコンタクト構造）。さらに、ＴＦＴ１０は、半導体層の誘電体基板側にゲート電極を有するボトムゲート構造であってもよいし、半導体層の上方にゲート電極を有するトップゲート構造であってもよい。
　（第２の実施形態）
　図面を参照しながら、第２の実施形態の走査アンテナを説明する。本実施形態の走査アンテナにおけるＴＦＴ基板は、各端子部の上部接続部となる透明導電層が、ＴＦＴ基板における第１絶縁層と第２絶縁層との間に設けられている点で、図２に示すＴＦＴ基板１０１と異なる。
　図８（ａ）～（ｃ）は、それぞれ、本実施形態におけるＴＦＴ基板１０２のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。図４と同様の構成要素には同じ参照符号を付し、説明を省略する。なお、アンテナ単位領域Ｕの断面構造は前述の実施形態（図３）と同様であるので図示および説明を省略する。
　本実施形態におけるゲート端子部ＧＴは、誘電体基板上に形成されたゲートバスラインＧＬ、ゲートバスラインＧＬを覆う絶縁層、およびゲート端子用上部接続部１９ｇを備えている。ゲート端子用上部接続部１９ｇは、絶縁層に形成されたコンタクトホールＣＨ２内で、ゲートバスラインＧＬと接している。この例では、ゲートバスラインＧＬを覆う絶縁層は、ゲート絶縁層４および第１絶縁層１１を含む。ゲート端子用上部接続部１９ｇおよび第１絶縁層１１上には第２絶縁層１７が形成されている。第２絶縁層１７は、ゲート端子用上部接続部１９ｇの一部を露出する開口部１８ｇを有している。この例では、第２絶縁層１７の開口部１８ｇは、コンタクトホールＣＨ２全体を露出するように配置されていてもよい。
　ソース端子部ＳＴは、誘電体基板上（ここではゲート絶縁層４上）に形成されたソースバスラインＳＬ、ソースバスラインＳＬを覆う絶縁層、およびソース端子用上部接続部１９ｓを備えている。ソース端子用上部接続部１９ｓは、絶縁層に形成されたコンタクトホールＣＨ３内で、ソースバスラインＳＬと接している。この例では、ソースバスラインＳＬを覆う絶縁層は、第１絶縁層１１のみを含む。第２絶縁層１７は、ソース端子用上部接続部１９ｓおよび第１絶縁層１１上に延設されている。第２絶縁層１７は、ソース端子用上部接続部１９ｓの一部を露出する開口部１８ｓを有している。第２絶縁層１７の開口部１８ｓは、コンタクトホールＣＨ３全体を露出するように配置されていてもよい。
　トランスファー端子部ＰＴは、ソースバスラインＳＬと同じ導電膜（ソース用導電膜）から形成されたソース接続配線７ｐと、ソース接続配線７ｐ上に延設された第１絶縁層１１と、第１絶縁層１１上に形成されたトランスファー端子用上部接続部１９ｐおよびパッチ接続部１５ｐとを有している。
　第１絶縁層１１には、ソース接続配線７ｐを露出するコンタクトホールＣＨ５およびＣＨ６が設けられている。トランスファー端子用上部接続部１９ｐは、第１絶縁層１１上およびコンタクトホールＣＨ５内に配置され、コンタクトホールＣＨ５内で、ソース接続配線７ｐと接している。パッチ接続部１５ｐは、第１絶縁層１１上およびコンタクトホールＣＨ６内に配置され、コンタクトホールＣＨ６内でソース接続配線７ｐと接している。トランスファー端子用上部接続部１９ｐは、透明導電膜から形成された透明電極である。パッチ接続部１５ｐは、パッチ電極１５と同じ導電膜から形成されている。なお、各端子部の上部接続部１９ｇ、１９ｓおよび１９ｐは、同じ透明導電膜から形成されていてもよい。
　第２絶縁層１７は、トランスファー端子用上部接続部１９ｐ、パッチ接続部１５ｐおよび第１絶縁層１１上に延設されている。第２絶縁層１７は、トランスファー端子用上部接続部１９ｐの一部を露出する開口部１８ｐを有している。この例では、第２絶縁層１７の開口部１８ｐは、コンタクトホールＣＨ５全体を露出するように配置されている。一方、パッチ接続部１５ｐは、第２絶縁層１７で覆われている。
　このように、本実施形態では、ソースメタル層に形成されたソース接続配線７ｐによって、トランスファー端子部ＰＴのトランスファー端子用上部接続部１９ｐと、パッチ接続部１５ｐとを電気的に接続している。図示していないが、前述の実施形態と同様に、トランスファー端子用上部接続部１９ｐは、スロット基板２０１におけるスロット電極と、導電性粒子を含有するシール樹脂によって接続される。
　前述した実施形態では、第２絶縁層１７の形成後に、深さが異なるコンタクトホールＣＨ１～ＣＨ４を一括して形成する。例えばゲート端子部ＧＴ上では、比較的厚い絶縁層（ゲート絶縁層４、第１絶縁層１１および第２絶縁層１７）をエッチングするのに対し、トランスファー端子部ＰＴでは、第２絶縁層１７のみをエッチングする。このため、浅いコンタクトホールの下地となる導電膜（例えばパッチ電極用導電膜）がエッチング時に大きなダメージを受ける可能性がある。
　これに対し、本実施形態では、第２絶縁層１７を形成する前にコンタクトホールＣＨ１～３、ＣＨ５、ＣＨ６を形成する。これらのコンタクトホールは第１絶縁層１１のみ、または第１絶縁層１１およびゲート絶縁層４の積層膜に形成されるので、前述の実施形態よりも、一括形成されるコンタクトホールの深さの差を低減できる。したがって、コンタクトホールの下地となる導電膜へのダメージを低減できる。特に、パッチ電極用導電膜にＡｌ膜を用いる場合には、ＩＴＯ膜とＡｌ膜とを直接接触させると良好なコンタクトが得られないことから、Ａｌ膜の上層にＭｏＮ層などのキャップ層を形成することがある。このような場合に、エッチングの際のダメージを考慮してキャップ層の厚さを大きくする必要がないので有利である。
　＜ＴＦＴ基板１０２の製造方法＞
　ＴＦＴ基板１０２は、例えば次のような方法で製造される。図９は、ＴＦＴ基板１０２の製造工程を例示する図である。なお、以下では、各層の材料、厚さ、形成方法などが、前述したＴＦＴ基板１０１と同様である場合には説明を省略する。
　まず、ＴＦＴ基板１０２と同様の方法で、誘電体基板上に、アライメントマーク、下地絶縁層、ゲートメタル層、ゲート絶縁層、半導体層、コンタクト層およびソースメタル層を形成し、ＴＦＴを得る。ソースメタル層を形成する工程では、ソース用導電膜から、ソースおよびドレイン電極、ソースバスラインに加えて、ソース接続配線７ｐも形成する。
　次に、ソースメタル層を覆うように第１絶縁層１１を形成する。この後、第１絶縁層１１およびゲート絶縁層４を一括してエッチングし、コンタクトホールＣＨ１～３、ＣＨ５、ＣＨ６を形成する。エッチングでは、ソースバスラインＳＬおよびゲートバスラインＧＬはエッチストップとして機能する。これにより、送受信領域Ｒ１において、第１絶縁層１１に、ＴＦＴのドレイン電極に達するコンタクトホールＣＨ１が形成される。また、非送受信領域Ｒ２において、第１絶縁層１１およびゲート絶縁層４に、ゲートバスラインＧＬに達するコンタクトホールＣＨ２、第１絶縁層１１に、ソースバスラインＳＬに達するコンタクトホールＣＨ３およびソース接続配線７ｐに達するコンタクトホールＣＨ５、ＣＨ６が形成される。コンタクトホールＣＨ５をシール領域Ｒｓに配置し、コンタクトホールＣＨ６をシール領域Ｒｓの外側に配置してもよい。あるいは、両方ともシール領域Ｒｓの外部に配置してもよい。
　次いで、第１絶縁層１１上およびコンタクトホールＣＨ１～３、ＣＨ５、ＣＨ６に透明導電膜を形成し、これをパターニングする。これにより、コンタクトホールＣＨ２内でゲートバスラインＧＬと接するゲート端子用上部接続部１９ｇ、コンタクトホールＣＨ３内でソースバスラインＳＬと接するソース端子用上部接続部１９ｓ、およびコンタクトホールＣＨ５内でソース接続配線７ｐと接するトランスファー端子用上部接続部１９ｐを形成する。
　次に、第１絶縁層１１上、ゲート端子用上部接続部１９ｇ、ソース端子用上部接続部１９ｓ、トランスファー端子用上部接続部１９ｐ上、およびコンタクトホールＣＨ１、ＣＨ６内に、パッチ電極用導電膜を形成し、パターニングを行う。これにより、送受信領域Ｒ１に、コンタクトホールＣＨ１内でドレイン電極７Ｄと接するパッチ電極１５、非送受信領域Ｒ２に、コンタクトホールＣＨ６内でソース接続配線７ｐと接するパッチ接続部１５ｐを形成する。パッチ電極用導電膜のパターニングは、ウェットエッチングによって行ってもよい。ここでは、透明導電膜（ＩＴＯなど）とパッチ電極用導電膜（例えばＡｌ膜）とのエッチング選択比を大きくできるエッチャントを用いる。これにより、パッチ電極用導電膜のパターニングの際に、透明導電膜をエッチストップとして機能させることができる。ソースバスラインＳＬ、ゲートバスラインＧＬおよびソース接続配線７ｐのうちコンタクトホールＣＨ２、ＣＨ３、ＣＨ５で露出された部分は、エッチストップ（透明導電膜）で覆われているため、エッチングされない。
　続いて、第２絶縁層１７を形成する。この後、例えばフッ素系ガスを用いたドライエッチングにより、第２絶縁層１７のパターニングを行う。これにより、第２絶縁層１７に、ゲート端子用上部接続部１９ｇを露出する開口部１８ｇ、ソース端子用上部接続部１９ｓを露出する開口部１８ｓおよびトランスファー端子用上部接続部１９ｐを露出する開口部１８ｐを設ける。このようにして、ＴＦＴ基板１０２を得る。
　（第３の実施形態）
　図面を参照しながら、第３の実施形態の走査アンテナを説明する。本実施形態の走査アンテナにおけるＴＦＴ基板は、透明導電膜からなる上部接続部をトランスファー端子部に設けない点で、図８に示すＴＦＴ基板１０２と異なる。
　図１０（ａ）～（ｃ）は、それぞれ、本実施形態におけるＴＦＴ基板１０３のゲート端子部ＧＴ、ソース端子部ＳＴおよびトランスファー端子部ＰＴを示す断面図である。図８と同様の構成要素には同じ参照符号を付し、説明を省略する。なお、アンテナ単位領域Ｕの構造は前述の実施形態（図３）と同様であるので図示および説明を省略する。
　ゲート端子部ＧＴおよびソース端子部ＳＴの構造は、図８に示すＴＦＴ基板１０２のゲート端子部およびソース端子部の構造と同様である。
　トランスファー端子部ＰＴは、第１絶縁層１１上に形成されたパッチ接続部１５ｐと、パッチ接続部１５ｐ上に積み重ねられた保護導電層２３とを有している。第２絶縁層１７は、保護導電層２３上に延設され、保護導電層２３の一部を露出する開口部１８ｐを有している。一方、パッチ電極１５は、第２絶縁層１７で覆われている。
　＜ＴＦＴ基板１０３の製造方法＞
　ＴＦＴ基板１０３は、例えば次のような方法で製造される。図１１は、ＴＦＴ基板１０３の製造工程を例示する図である。なお、以下では、各層の材料、厚さ、形成方法などが、前述したＴＦＴ基板１０１と同様である場合には説明を省略する。
　まず、ＴＦＴ基板１０１と同様の方法で、誘電体基板上に、アライメントマーク、下地絶縁層、ゲートメタル層、ゲート絶縁層、半導体層、コンタクト層およびソースメタル層を形成し、ＴＦＴを得る。
　次に、ソースメタル層を覆うように第１絶縁層１１を形成する。この後、第１絶縁層１１およびゲート絶縁層４を一括してエッチングし、コンタクトホールＣＨ１～３を形成する。エッチングでは、ソースバスラインＳＬおよびゲートバスラインＧＬはエッチストップとして機能する。これにより、第１絶縁層１１に、ＴＦＴのドレイン電極に達するコンタクトホールＣＨ１が形成されるとともに、第１絶縁層１１およびゲート絶縁層４に、ゲートバスラインＧＬに達するコンタクトホールＣＨ２が形成され、第１絶縁層１１に、ソースバスラインＳＬに達するコンタクトホールＣＨ３が形成される。トランスファー端子部が形成される領域にはコンタクトホールを形成しない。
　次いで、第１絶縁層１１上およびコンタクトホールＣＨ１、ＣＨ２、ＣＨ３内に透明導電膜を形成し、これをパターニングする。これにより、コンタクトホールＣＨ２内でゲートバスラインＧＬと接するゲート端子用上部接続部１９ｇ、およびコンタクトホールＣＨ３内でソースバスラインＳＬと接するソース端子用上部接続部１９ｓを形成する。トランスファー端子部が形成される領域では、透明導電膜は除去される。
　次に、第１絶縁層１１上、ゲート端子用上部接続部１９ｇおよびソース端子用上部接続部１９ｓ上、およびコンタクトホールＣＨ１内にパッチ電極用導電膜を形成し、パターニングを行う。これにより、送受信領域Ｒ１に、コンタクトホールＣＨ１内でドレイン電極７Ｄと接するパッチ電極１５を形成し、非送受信領域Ｒ２に、パッチ接続部１５ｐを形成する。前述の実施形態と同様に、パッチ電極用導電膜のパターニングには、透明導電膜（ＩＴＯなど）とパッチ電極用導電膜とのエッチング選択比を確保できるエッチャントを用いる。
　続いて、パッチ接続部１５ｐ上に保護導電層２３を形成する。保護導電層２３として、Ｔｉ層、ＩＴＯ層およびＩＺＯ（インジウム亜鉛酸化物）層など（厚さ：例えば５０ｎｍ以上１００ｎｍ以下）を用いることができる。ここでは、保護導電層２３として、Ｔｉ層（厚さ：例えば５０ｎｍ）を用いる。なお、保護導電層をパッチ電極１５の上に形成してもよい。
　次いで、第２絶縁層１７を形成する。この後、例えばフッ素系ガスを用いたドライエッチングにより、第２絶縁層１７のパターニングを行う。これにより、第２絶縁層１７に、ゲート端子用上部接続部１９ｇを露出する開口部１８ｇ、ソース端子用上部接続部１９ｓを露出する開口部１８ｓ、および保護導電層２３を露出する開口部１８ｐを設ける。このようにして、ＴＦＴ基板１０３を得る。
　＜スロット基板２０３の構造＞
　図１２は、本実施形態における、ＴＦＴ基板１０３のトランスファー端子部ＰＴと、スロット基板２０３の端子部ＩＴとを接続するトランスファー部を説明するための模式的な断面図である。図１２では、前述の実施形態と同様の構成要素には同じ参照符号を付している。
　まず、本実施形態におけるスロット基板２０３を説明する。スロット基板２０３は、誘電体基板５１と、誘電体基板５１の表面に形成された第３絶縁層５２と、第３絶縁層５２上に形成されたスロット電極５５と、スロット電極５５を覆う第４絶縁層５８とを備える。反射導電板６５が誘電体基板５１の裏面に誘電体層（空気層）５４を介して対向するように配置されている。スロット電極５５および反射導電板６５は導波路３０１の壁として機能する。
　スロット電極５５は、Ｃｕ層またはＡｌ層を主層５５Ｍとする積層構造を有している。送受信領域Ｒ１において、スロット電極５５には複数のスロット５７が形成されている。送受信領域Ｒ１におけるスロット電極５５の構造は、図６を参照しながら前述したスロット基板２０１の構造と同じである。
　非送受信領域Ｒ２には、端子部ＩＴが設けられている。端子部ＩＴでは、第４絶縁層５８に、スロット電極５５の表面を露出する開口が設けられている。スロット電極５５の露出した領域がコンタクト面５５ｃとなる。このように、本実施形態では、スロット電極５５のコンタクト面５５ｃは、第４絶縁層５８で覆われていない。
　トランスファー部では、ＴＦＴ基板１０３におけるパッチ接続部１５ｐを覆う保護導電層２３と、スロット基板２０３におけるスロット電極５５のコンタクト面５５ｃとを、導電性ビーズ７１を含む樹脂（シール樹脂）を介して接続する。
　本実施形態におけるトランスファー部は、前述の実施形態と同様に、走査アンテナの中心部および周縁部の両方に配置されていてもよいし、いずれか一方のみに配置されていてもよい。また、シール領域Ｒｓ内に配置されていてもよいし、シール領域Ｒｓの外側（液晶層と反対側）に配置されていてもよい。
　本実施形態では、トランスファー端子部ＰＴおよび端子部ＩＴのコンタクト面に透明導電膜を設けない。このため、保護導電層２３と、スロット基板２０３のスロット電極５５とを、導電性粒子を含有するシール樹脂を介して接続させることができる。
　また、本実施形態では、第１の実施形態（図３および図４）と比べて、一括形成されるコンタクトホールの深さの差が小さいので、コンタクトホールの下地となる導電膜へのダメージを低減できる。
　＜スロット基板２０３の製造方法＞
　スロット基板２０３は、次のようにして製造される。各層の材料、厚さおよび形成方法は、スロット基板２０１と同様であるので、説明を省略する。
　まず、スロット基板２０１と同様の方法で、誘電体基板上に、第３絶縁層５２およびスロット電極５５を形成し、スロット電極５５に複数のスロット５７を形成する。次いで、スロット電極５５上およびスロット内に第４絶縁層５８を形成する。この後、スロット電極５５のコンタクト面となる領域を露出するように、第４絶縁層５８に開口部１８ｐを設ける。このようにして、スロット基板２０３が製造される。
　＜内部ヒーター構造＞
　上述したように、アンテナのアンテナ単位に用いられる液晶材料の誘電異方性ΔεMは大きいことが好ましい。しかしながら、誘電異方性ΔεMが大きい液晶材料（ネマチック液晶）の粘度は大きく、応答速度が遅いという問題がある。特に、温度が低下すると、粘度は上昇する。移動体（例えば、船舶、航空機、自動車）に搭載された走査アンテナの環境温度は変動する。したがって、液晶材料の温度をある程度以上、例えば３０℃以上、あるいは４５℃以上に調整できることが好ましい。設定温度は、ネマチック液晶材料の粘度が概ね１０ｃＰ（センチポアズ）以下となるように設定することが好ましい。
　本発明の実施形態の走査アンテナは、上記の構造に加えて、内部ヒーター構造を有することが好ましい。内部ヒーターとしては、ジュール熱を利用する抵抗加熱方式のヒーターが好ましい。ヒーター用の抵抗膜の材料としては、特に限定されないが、例えば、ＩＴＯやＩＺＯなど比較的比抵抗の高い導電材料を用いることができる。また、抵抗値の調整のために、金属（例えば、ニクロム、チタン、クロム、白金、ニッケル、アルミニウム、銅）の細線やメッシュで抵抗膜を形成してもよい。ＩＴＯやＩＺＯなどの細線やメッシュを用いることもできる。求められる発熱量に応じて、抵抗値を設定すればよい。
　例えば、直径が３４０ｍｍの円の面積（約９０、０００ｍｍ2）を１００Ｖ交流（６０Ｈｚ）で、抵抗膜の発熱温度を３０℃にするためには、抵抗膜の抵抗値を１３９Ω、電流を０．７Ａで、電力密度を８００Ｗ／ｍ2とすればよい。同じ面積を１００Ｖ交流（６０Ｈｚ）で、抵抗膜の発熱温度を４５℃にするためには、抵抗膜の抵抗値を８２Ω、電流を１．２Ａで、電力密度を１３５０Ｗ／ｍ2とすればよい。
　ヒーター用の抵抗膜は、走査アンテナの動作に影響を及ぼさない限りどこに設けてもよいが、液晶材料を効率的に加熱するためには、液晶層の近くに設けることが好ましい。例えば、図１３（ａ）に示すＴＦＴ基板１０４に示す様に、誘電体基板１のほぼ全面に抵抗膜６８を形成してもよい。図１３（ａ）は、ヒーター用抵抗膜６８を有するＴＦＴ基板１０４の模式的な平面図である。抵抗膜６８は、例えば、図３に示した下地絶縁膜２で覆われる。下地絶縁膜２は、十分な絶縁耐圧を有するように形成される。
　抵抗膜６８は、開口部６８ａ、６８ｂおよび６８ｃを有することが好ましい。ＴＦＴ基板１０４とスロット基板とが貼り合せられたとき、パッチ電極１５と対向するようにスロット５７が位置する。このときに、スロット５７のエッジから距離ｄの周囲には抵抗膜６８が存在しないよう開口部６８ａを配置する。ｄは例えば０．５ｍｍである。また、補助容量ＣＳの下部にも開口部６８ｂを配置し、ＴＦＴの下部にも開口部６８ｃを配置することが好ましい。
　なお、アンテナ単位Ｕのサイズは、例えば４ｍｍ×４ｍｍである。また、図１３（ｂ）に示すように、例えば、スロット５７の幅ｓ２は０．５ｍｍ、スロット５７の長さｓ１は３．３ｍｍ、スロット５７の幅方向のパッチ電極１５の幅ｐ２は０．７ｍｍ、スロットの長さ方向のパッチ電極１５の幅ｐ１は０．５ｍｍである。なお、アンテナ単位Ｕ、スロット５７およびパッチ電極１５のサイズ、形状、配置関係などは図１３（ａ）および（ｂ）に示す例に限定されない。
　ヒーター用抵抗膜６８からの電界の影響をさらに低減するために、シールド導電層を形成してもよい。シールド導電層は、例えば、下地絶縁膜２の上に誘電体基板１のほぼ全面に形成される。シールド導電層には、抵抗膜６８のように開口部６８ａ、６８ｂを設ける必要はないが、開口部６８ｃを設けることが好ましい。シールド導電層は、例えば、アルミニウム層で形成され、接地電位とされる。
　また、液晶層を均一に加熱できるように、抵抗膜の抵抗値に分布を持たせることが好ましい。液晶層の温度分布は、最高温度－最低温度（温度むら）が、例えば１５℃以下となることが好ましい。温度むらが１５℃を超えると、位相差変調が面内でばらつき、良好なビーム形成ができなくなるという不具合が発生することがある。また、液晶層の温度がＴｎｉ点（例えば１２５℃）に近づくと、ΔεMが小さくなるので好ましくない。
　図１４（ａ）、（ｂ）および図１５（ａ）～（ｃ）を参照して、抵抗膜における抵抗値の分布を説明する。図１４（ａ）、（ｂ）および図１５（ａ）～（ｃ）に、抵抗加熱構造８０ａ～８０ｅの模式的な構造と電流の分布を示す。抵抗加熱構造は、抵抗膜と、ヒーター用端子とを備えている。
　図１４（ａ）に示す抵抗加熱構造８０ａは、第１端子８２ａと第２端子８４ａとこれらに接続された抵抗膜８６ａとを有している。第１端子８２ａは、円の中心に配置され、第２端子８４ａは円周の全体に沿って配置されている。ここで円は、送受信領域Ｒ１に対応する。第１端子８２ａと第２端子８４ａとの間に直流電圧を供給すると、例えば、第１端子８２ａから第２端子８４ａに放射状に電流ＩＡが流れる。したがって、抵抗膜８６ａは面内の抵抗値は一定であっても、均一に発熱することができる。もちろん、電流の流れる向きは、第２端子８４ａから第１端子８２ａに向かう方向でもよい。
　図１４（ｂ）に抵抗加熱構造８０ｂは、第１端子８２ｂと第２端子８４ｂとこれらに接続された抵抗膜８６ｂとを有している。第１端子８２ｂおよび第２端子８４ｂは円周に沿って互いに隣接して配置されている。抵抗膜８６ｂにおける第１端子８２ｂと第２端子８４ｂとの間を流れる電流ＩＡによって発生する単位面積当たりの発熱量が一定になるように、抵抗膜８６ｂの抵抗値は面内分布を有している。抵抗膜８６ｂの抵抗値の面内分布は、例えば、抵抗膜８６を細線で構成する場合、細線の太さや、細線の密度で調整すればよい。
　図１５（ａ）に示す抵抗加熱構造８０ｃは、第１端子８２ｃと第２端子８４ｃとこれらに接続された抵抗膜８６ｃとを有している。第１端子８２ｃは、円の上側半分の円周に沿って配置されており、第２端子８４ｃは円の下側半分の円周に沿って配置されている。抵抗膜８６ｃを例えば第１端子８２ｃと第２端子８４ｃとの間を上下に延びる細線で構成する場合、電流ＩＡによる単位面積あたりの発熱量が面内で一定になるように、例えば、中央付近の細線の太さや密度が高くなるように調整されている。
　図１５（ｂ）に示す抵抗加熱構造８０ｄは、第１端子８２ｄと第２端子８４ｄとこれらに接続された抵抗膜８６ｄとを有している。第１端子８２ｄと第２端子８４ｄとは、それぞれ円の直径に沿って上下方向、左右方向に延びるように設けられている。図では簡略化しているが、第１端子８２ｄと第２端子８４ｄとは互いに絶縁されている。
　また、図１５（ｃ）に示す抵抗加熱構造８０ｅは、第１端子８２ｅと第２端子８４ｅとこれらに接続された抵抗膜８６ｅとを有している。抵抗加熱構造８０ｅは、抵抗加熱構造８０ｄと異なり、第１端子８２ｅおよび第２端子８４ｅのいずれも円の中心から上下左右の４つの方向に延びる４つの部分を有している。互いに９０度を成す第１端子８２ｅの部分と第２端子８４ｅの部分とは、電流ＩＡが、時計回りに流れるように配置されている。
　抵抗加熱構造８０ｄおよび抵抗加熱構造８０ｅのいずれにおいても、単位面積当たりの発熱量が面内で均一になるように、円周に近いほど電流ＩＡが多くなるように、例えば、円周に近い側の細線を太く、密度が高くなるように調整されている。
　このような内部ヒーター構造は、例えば、走査アンテナの温度を検出して、予め設定された温度を下回ったときに自動的に動作するようにしてもよい。もちろん、使用者の操作に呼応して動作するようにしてもよい。
　＜外部ヒーター構造＞
　本発明の実施形態の走査アンテナは、上記の内部ヒーター構造に代えて、あるいは、内部ヒーター構造とともに、外部ヒーター構造を有してもよい。外部ヒーターとしては、公知の種々のヒーターを用いることができるが、ジュール熱を利用する抵抗加熱方式のヒーターが好ましい。ヒーターの内、発熱する部分をヒーター部ということにする。以下では、ヒーター部として抵抗膜を用いる例を説明する。以下でも、抵抗膜は参照符号６８で示す。
　例えば、図１６（ａ）および（ｂ）に示す液晶パネル１００Ｐａまたは１００Ｐｂの様に、ヒーター用の抵抗膜６８を配置することが好ましい。ここで、液晶パネル１００Ｐａおよび１００Ｐｂは、図１に示した走査アンテナ１０００のＴＦＴ基板１０１と、スロット基板２０１と、これらの間に設けられた液晶層ＬＣとを有し、さらにＴＦＴ基板１０１の外側に、抵抗膜６８を含む抵抗加熱構造を有している。抵抗膜６８をＴＦＴ基板１０１の誘電体基板１の液晶層ＬＣ側に形成してよいが、ＴＦＴ基板１０１の製造プロセスが煩雑化するので、ＴＦＴ基板１０１の外側（液晶層ＬＣとは反対側）に配置することが好ましい。
　図１６（ａ）に示す液晶パネル１００Ｐａは、ＴＦＴ基板１０１の誘電体基板１の外側の表面に形成されたヒーター用抵抗膜６８と、ヒーター用抵抗膜６８を覆う保護層６９ａとを有している。保護層６９ａは省略してもよい。走査アンテナは、例えばプラスチック製のケースに収容されるので、抵抗膜６８にユーザが直接触れることはない。
　抵抗膜６８は、誘電体基板１の外側の表面に、例えば、公知の薄膜堆積技術（例えば、スパッタ法、ＣＶＤ法）、塗布法または印刷法を用いて形成することができる。抵抗膜６８は、必要に応じてパターニングされている。パターニングは、例えば、フォトリソグラフィプロセスで行われる。
　ヒーター用の抵抗膜６８の材料としては、内部ヒーター構造について上述したように、特に限定されず、例えば、ＩＴＯやＩＺＯなど比較的比抵抗の高い導電材料を用いることができる。また、抵抗値の調整のために、金属（例えば、ニクロム、チタン、クロム、白金、ニッケル、アルミニウム、銅）の細線やメッシュで抵抗膜６８を形成してもよい。ＩＴＯやＩＺＯなどの細線やメッシュを用いることもできる。求められる発熱量に応じて、抵抗値を設定すればよい。
　保護層６９ａは、絶縁材料で形成されており、抵抗膜６８を覆うように形成されている。抵抗膜６８がパターニングされており、誘電体基板１が露出されている部分には保護層６９ａを形成しなくてもよい。抵抗膜６８は、後述するように、アンテナの性能が低下しないようにパターニングされる。保護層６９ａを形成する材料が存在することによって、アンテナの性能が低下する場合には、抵抗膜６８と同様に、パターニングされた保護層６９ａを用いることが好ましい。
　保護層６９ａは、ウェットプロセス、ドライプロセスのいずれで形成してもよい。例えば、抵抗膜６８が形成された誘電体基板１の表面に、液状の硬化性樹脂（または樹脂の前駆体）または溶液を付与した後、硬化性樹脂を硬化させることによって形成される。液状の樹脂または樹脂の溶液は、種々の塗布法（例えば、スロットコータ―、スピンコーター、スプレイを用いて）または種々の印刷法で、所定の厚さとなるように誘電体基板１の表面に付与される。その後、樹脂の種類に応じて、室温硬化、加熱硬化、または光硬化することによって、絶縁性樹脂膜で保護層６９ａを形成することができる。絶縁性樹脂膜は、例えば、フォトリソグラフィプロセスでパターニングされ得る。
　保護層６９ａを形成する材料としては、硬化性樹脂材料を好適に用いることができる。硬化性樹脂材料は、熱硬化タイプおよび光硬化タイプを含む。また、熱硬化タイプは、熱架橋タイプおよび熱重合タイプを含む。
　熱架橋タイプの樹脂材料としては、例えば、エポキシ系化合物（例えばエポキシ樹脂）とアミン系化合物の組合せ、エポキシ系化合物とヒドラジド系化合物の組み合わせ、エポキシ系化合物とアルコール系化合物（例えばフェノール樹脂を含む）の組み合わせ、エポキシ系化合物とカルボン酸系化合物（例えば酸無水物を含む）の組み合わせ、イソシアネート系化合物とアミン系化合物の組み合わせ、イソシアネート系化合物とヒドラジド系化合物の組み合わせ、イソシアネート系化合物とアルコール系化合物の組み合わせ（例えばウレタン樹脂を含む）、イソシアネート系化合物とカルボン酸系化合物の組み合わせが挙げられる。また、カチオン重合タイプ接着材としては、例えば、エポキシ系化合物とカチオン重合開始剤の組み合わせ（代表的なカチオン重合開始剤、芳香族スルホニウム塩）が挙げられる。ラジカル重合タイプの樹脂材料としては、例えば、各種アクリル、メタクリル、ウレタン変性アクリル（メタクリル）樹脂等のビニル基を含むモノマーおよび／またはオリゴマーとラジカル重合開始剤の組み合わせ（代表的なラジカル重合開始剤：アゾ系化合物（例えば、ＡＩＢＮ（アゾビスイソブチロニトリル）））、開環重合タイプの樹脂材料としては、例えば、エチレンオキシド系化合物、エチレンイミン系化合物、シロキサン系化合物が挙げられる。この他、マレイミド樹脂、マレイミド樹脂とアミンの組合せ、マレイミドとメタクリル化合物の組合せ、ビスマレイミド－トリアジン樹脂およびポリフェニレンエーテル樹脂を用いることができる。また、ポリイミドも好適に用いることができる。なお、「ポリイミド」は、ポリイミドの前駆体であるポリアミック酸を含む意味で用いる。ポリイミドは、例えば、エポキシ系化合物またはイソシアネート系化合物と組み合わせて用いられる。
　耐熱性、化学的安定性、機械特性の観点から、熱硬化性タイプの樹脂材料を用いることが好ましい。特に、エポキシ樹脂またはポリイミド樹脂を含む樹脂材料が好ましく、機械特性（特に機械強度）および吸湿性の観点から、ポリイミド樹脂を含む樹脂材料が好ましい。ポリイミド樹脂とエポキシ樹脂とを混合して用いることもできる。また、ポリイミド樹脂および／またはエポキシ樹脂に熱可塑性樹脂および／またはエラストマを混合してもよい。さらに、ポリイミド樹脂および／またはエポキシ樹脂として、ゴム変性したものを混合してもよい。熱可塑性樹脂またはエラストマを混合することによって、柔軟性や靱性（タフネス）を向上させることができる。ゴム変性したものを用いても同様の効果を得ることができる。
　光硬化タイプは、紫外線または可視光によって、架橋反応および／または重合反応を起こし、硬化する。光硬化タイプには、例えば、ラジカル重合タイプとカチオン重合タイプがある。ラジカル重合タイプとしては、アクリル樹脂（エポキシ変性アクリル樹脂、ウレタン変性アクリル樹脂、シリコーン変性アクリル樹脂）と光重合開始剤との組み合わせが代表的である。紫外光用ラジカル重合開始剤としては、例えば、アセトフェノン型およびベンゾフェノン型が挙げられる。可視光用ラジカル重合開始剤としては、例えば、ベンジル型およびチオキサントン型を挙げることができる。カチオン重合タイプとしては、エポキシ系化合物と光カチオン重合開始剤との組合せが代表的である。光カチオン重合開始剤は、例えば、ヨードニウム塩系化合物を挙げることができる。なお、光硬化性と熱硬化性とを併せ持つ樹脂材料を用いることもできる。
　図１６（ｂ）に示す液晶パネル１００Ｐｂは、抵抗膜６８と誘電体基板１との間に接着層６７をさらに有している点で、液晶パネル１００Ｐａと異なる。また、保護層６９ｂが予め作製された高分子フィルムまたはガラス板を用いて形成される点が異なる。
　例えば、保護層６９ｂが高分子フィルムで形成された液晶パネル１００Ｐｂは、以下の様にして製造される。
　まず、保護層６９ｂとなる絶縁性の高分子フィルムを用意する。高分子フィルムとしては、例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート等のポリエステルフィルム、ポリフェニルスルホン、および、ポリイミド、ポリアミド等のスーパーエンジニアリングプラスチックのフィルムが用いられる。高分子フィルムの厚さ（すなわち、保護層６９ｂの厚さ）は、例えば、５μｍ以上２００μｍ以下である。
　この高分子フィルムの一方の表面の上に、抵抗膜６８を形成する。抵抗膜６８は、上述の方法で形成され得る。抵抗膜６８はパターニングされてもよく、高分子フィルムも必要に応じてパターニングされてもよい。
　抵抗膜６８が形成された高分子フィルム（すなわち、保護層６９ｂと抵抗膜６８とが一体に形成された部材）を、接着材を用いて、誘電体基板１に貼り付ける。接着材としては、上記の保護層６９ａの形成に用いられる硬化性樹脂と同様の硬化性樹脂を用いることができる。さらに、ホットメルトタイプの樹脂材料（接着材）を用いることもできる。ホットメルトタイプの樹脂材料は、熱可塑性樹脂を主成分とし、加熱により溶融し、冷却により固化する。ポリオレフィン系（例えば、ポリエチレン、ポリプロピレン）、ポリアミド系、エチレン酢酸ビニル系が例示される。また、反応性を有するウレタン系のホットメルト樹脂材料（接着材）も販売されている。接着性および耐久性の観点からは、反応性のウレタン系が好ましい。
　また、接着層６７は、抵抗膜６８および保護層（高分子フィルム）６９ｂと同様にパターニングされてもよい。ただし、接着層６７は、抵抗膜６８および保護層６９ｂを誘電体基板１に固定できればよいので、抵抗膜６８および保護層６９ｂよりも小さくてもよい。
　高分子フィルムに代えて、ガラス板を用いて保護層６９ｂを形成することもできる。製造プロセスは、高分子フィルムを用いる場合と同様であってよい。ガラス板の厚さは、１ｍｍ以下が好ましく、０．７ｍｍ以下がさらに好ましい。ガラス板の厚さの下限は特にないが、ハンドリング性の観点から、ガラス板の厚さは０．３ｍｍ以上であることが好ましい。
　図１６（ｂ）に示した液晶パネル１００Ｐｂでは、保護層（高分子フィルムまたはガラス板）６９ｂに形成された抵抗膜６８を誘電体基板１に接着層６７を介して固定したが、抵抗膜６８を誘電体基板１に接触するように配置すればよく、抵抗膜６８および保護層６９ｂを誘電体基板１に固定（接着）する必要は必ずしもない。すなわち、接着層６７を省略してもよい。例えば、抵抗膜６８が形成された高分子フィルム（すなわち、保護層６９ｂと抵抗膜６８とが一体に形成された部材）を、抵抗膜６８が誘電体基板１に接触するように配置し、走査アンテナを収容するケースで、抵抗膜６８を誘電体基板１に押し当てるようにしてもよい。例えば、抵抗膜６８が形成された高分子フィルムを単純に置くだけでは、接触熱抵抗が高くなるおそれがあるので、押し当てることによって接触熱抵抗を低下させることが好ましい。このような構成を採用すると、抵抗膜６８および保護層（高分子フィルムまたはガラス板）６９ｂが一体として形成された部材を取り外し可能にできる。
　なお、抵抗膜６８（および保護層６９ｂ）が後述するようにパターニングされている場合には、アンテナの性能が低下しないように、ＴＦＴ基板に対する位置がずれない程度に固定することが好ましい。
　ヒーター用の抵抗膜６８は、走査アンテナの動作に影響を及ぼさない限りどこに設けてもよいが、液晶材料を効率的に加熱するためには、液晶層の近くに設けることが好ましい。したがって、図１６（ａ）および（ｂ）に示したように、ＴＦＴ基板１０１の外側に設けることが好ましい。また、図１６（ａ）に示したように、ＴＦＴ基板１０１の誘電体基板１の外側に直接、抵抗膜６８を設けた方が、図１６（ｂ）に示したように、接着層６７を介して抵抗膜６８を誘電体基板１の外側に設けるよりも、エネルギー効率が高く、かつ、温度の制御性も高いので好ましい。
　抵抗膜６８は、例えば、図１３（ａ）に示すＴＦＴ基板１０４に対して、誘電体基板１のほぼ全面に設けてもよい。内部ヒーター構造について上述したように、抵抗膜６８は、開口部６８ａ、６８ｂおよび６８ｃを有することが好ましい。
　保護層６９ａおよび６９ｂは、抵抗膜６８を覆うように全面に形成してもよい。上述したように、保護層６９ａまたは６９ｂがアンテナ特性に悪影響を及ぼす場合には、抵抗膜６８の開口部６８ａ、６８ｂおよび６８ｃに対応する開口部を設けてもよい。この場合、保護層６９ａまたは６９ｂの開口部は、抵抗膜６８の開口部６８ａ、６８ｂおよび６８ｃの内側に形成される。
　ヒーター用抵抗膜６８からの電界の影響をさらに低減するために、シールド導電層を形成してもよい。シールド導電層は、例えば、抵抗膜６８の誘電体基板１側に絶縁膜を介して形成される。シールド導電層は、誘電体基板１のほぼ全面に形成される。シールド導電層には、抵抗膜６８のように開口部６８ａ、６８ｂを設ける必要はないが、開口部６８ｃを設けることが好ましい。シールド導電層は、例えば、アルミニウム層で形成され、接地電位とされる。また、液晶層を均一に加熱できるように、抵抗膜の抵抗値に分布を持たせることが好ましい。これらも内部ヒーター構造について上述した通りである。
　抵抗膜は、送受信領域Ｒ１の液晶層ＬＣを加熱できればよいので、例示したように、送受信領域Ｒ１に対応する領域に抵抗膜を設ければよいが、これに限られない。例えば、図２に示したように、ＴＦＴ基板１０１が、送受信領域Ｒ１を含む矩形の領域を画定することができるような外形を有している場合には、送受信領域Ｒ１を含む矩形の領域に対応する領域に抵抗膜を設けてもよい。勿論、抵抗膜の外形は、矩形に限られず、送受信領域Ｒ１を含む、任意の形状であってよい。
　上記の例では、ＴＦＴ基板１０１の外側に抵抗膜を配置したが、スロット基板２０１の外側（液晶層ＬＣとは反対側）に、抵抗膜を配置してもよい。この場合にも、図１６（ａ）の液晶パネル１００Ｐａと同様に、誘電体基板５１に直接、抵抗膜を形成してもよいし、図１６（ｂ）の液晶パネル１００Ｐｂと同様に、接着層を介して、保護層（高分子フィルムまたはガラス板）に形成された抵抗膜を誘電体基板５１に固定してもよい。あるいは、接着層を省略して、抵抗膜が形成された保護層（すなわち、保護層と抵抗膜とが一体に形成された部材）を抵抗膜が誘電体基板５１に接触するように配置してもよい。例えば、抵抗膜が形成された高分子フィルムを単純に置くだけでは、接触熱抵抗が高くなるおそれがあるので、押し当てることによって接触熱抵抗を低下させることが好ましい。このような構成を採用すると、抵抗膜および保護層（高分子フィルムまたはガラス板）が一体として形成された部材を取り外し可能にできる。なお、抵抗膜（および保護層）がパターニングされている場合には、アンテナの性能が低下しないように、スロット基板に対する位置がずれない程度に固定することが好ましい。
　スロット基板２０１の外側に抵抗膜を配置する場合には、抵抗膜のスロット５７に対応する位置に開口部を設けることが好ましい。また、抵抗膜はマイクロ波を十分に透過できる厚さであることが好ましい。
　ここでは、ヒーター部として抵抗膜を用いた例を説明したが、ヒーター部として、この他に、例えば、ニクロム線（例えば巻線）、赤外線ヒーター部などを用いることができる。このような場合にも、アンテナの性能を低下させないように、ヒーター部を配置することが好ましい。
　このような外部ヒーター構造は、例えば、走査アンテナの温度を検出して、予め設定された温度を下回ったときに自動的に動作するようにしてもよい。もちろん、使用者の操作に呼応して動作するようにしてもよい。
　外部ヒーター構造を自動的に動作させるための温度制御装置として、例えば、公知の種々のサーモスタットを用いることができる。例えば、抵抗膜に接続された２つの端子の一方と電源との間に、バイメタルを用いたサーモスタットを接続すればよい。もちろん、温度検出器を用いて、予め設定した温度を下回らないように、外部ヒーター構造に電源から電流を供給するような温度制御装置を用いてもよい。
　＜駆動方法＞
　本発明の実施形態による走査アンテナが有するアンテナ単位のアレイは、ＬＣＤパネルと類似した構造を有しているので、ＬＣＤパネルと同様に線順次駆動を行う。しかしながら、従来のＬＣＤパネルの駆動方法を適用すると、以下の問題が発生する恐れがある。図１７に示す、走査アンテナの１つのアンテナ単位の等価回路図を参照しつつ、走査アンテナに発生し得る問題点を説明する。
　まず、上述したように、マイクロ波領域の誘電異方性ΔεM（可視光に対する複屈折率Δｎ）が大きい液晶材料の比抵抗は低いので、ＬＣＤパネルの駆動方法をそのまま適用すると、液晶層に印加される電圧を十分に保持できない。そうすると、液晶層に印加される実効電圧が低下し、液晶容量の静電容量値が目標値に到達しない。
　このように液晶層に印加された電圧が所定の値からずれると、アンテナのゲインが最大となる方向が所望する方向からずれることになる。そうすると、例えば、通信衛星を正確に追尾できないことになる。これを防止するために、液晶容量Ｃｌｃと電気的に並列に補助容量ＣＳを設け、補助容量ＣＳの容量値Ｃ－Ｃｃｓを十分に大きくする。補助容量ＣＳの容量値Ｃ－Ｃｃｓは、液晶容量Ｃｌｃの電圧保持率が例えば少なくとも３０％、好ましくは５５％以上となるように適宜設定することが好ましい。補助容量ＣＳの容量値Ｃ－Ｃｃｓは、電極ＣＳＥ１および電極ＣＳＥ２の面積および電極ＣＳＥ１と電極ＣＳＥ２との間の誘電体層の厚さおよび誘電率に依存する。典型的には、電極ＣＳＥ１にはパッチ電極１５と同じ電圧が供給され、電極ＣＳＥ２にはスロット電極５５と同じ電圧が供給される。
　また、比抵抗が低い液晶材料を用いると、界面分極および／または配向分極による電圧低下も起こる。これらの分極による電圧低下を防止するために、電圧降下分を見込んだ十分に高い電圧を印加することが考えられる。しかしながら、比抵抗が低い液晶層に高い電圧を印加すると、動的散乱効果（ＤＳ効果）が起こる恐れがある。ＤＳ効果は、液晶層中のイオン性不純物の対流に起因し、液晶層の誘電率εMは平均値（（εM∥＋２εM⊥）／３）に近づく。また、液晶層の誘電率εMを多段階（多階調）で制御するためには、常に十分に高い電圧を印加することもできない。
　上記のＤＳ効果および／または分極による電圧降下を抑制するためには、液晶層に印加する電圧の極性反転周期を十分に短くすればよい。よく知られているように、印加電圧の極性反転周期を短くするとＤＳ効果が起こるしきい値電圧が高くなる。したがって、液晶層に印加する電圧（絶対値）の最大値が、ＤＳ効果が起こるしきい値電圧未満となるように、極性反転周波数を決めればよい。極性反転周波数が３００Ｈｚ以上であれば、例えば比抵抗が１×１０10Ω・ｃｍ、誘電異方性Δε（＠１ｋＨｚ）が－０．６程度の液晶層に絶対値が１０Ｖの電圧を印加しても、良好な動作を確保することができる。また、極性反転周波数（典型的にはフレーム周波数の２倍と同じ）が３００Ｈｚ以上であれば、上記の分極に起因する電圧降下も抑制される。極性反転周期の上限は、消費電力などの観点から約５ｋＨｚ以下であることが好ましい。
　液晶層に印加する電圧の極性反転周波数は、当然に液晶材料（特に比抵抗）に依存する。したがって、液晶材料によっては３００Ｈｚ未満の極性反転周期で電圧を印加しても上記の問題が生じない。ただし、本発明の実施形態による走査アンテナに用いられる液晶材料はＬＣＤに用いられている液晶材料よりも比抵抗が小さいので、概ね６０Ｈｚ以上で駆動することが好ましい。
　上述したように液晶材料の粘度は温度に依存するので、液晶層の温度は適宜制御されることが好ましい。ここで述べた液晶材料の物性および駆動条件は、液晶層の動作温度における値である。逆に言うと、上記の条件で駆動できるように、液晶層の温度を制御することが好ましい。
　図１８（ａ）～（ｇ）を参照して、走査アンテナの駆動に用いられる信号の波形の例を説明する。なお、図１８（ｄ）に、比較のために、ＬＣＤパネルのソースバスラインに供給される表示信号Ｖｓ（ＬＣＤ）の波形を示している。
　図１８（ａ）はゲートバスラインＧ－Ｌ１に供給される走査信号Ｖｇの波形、図１８（ｂ）はゲートバスラインＧ－Ｌ２に供給される走査信号Ｖｇの波形、図１８（ｃ）はゲートバスラインＧ－Ｌ３に供給される走査信号Ｖｇの波形を示し、図１８（ｅ）はソースバスラインに供給されるデータ信号Ｖｄａの波形を示し、図１８（ｆ）はスロット基板のスロット電極（スロット電極）に供給されるスロット電圧Ｖｉｄｃの波形を示し、図１８（ｇ）はアンテナ単位の液晶層に印加される電圧の波形を示す。
　図１８（ａ）～（ｃ）に示す様に、ゲートバスラインに供給される走査信号Ｖｇの電圧が、順次、ローレベル（ＶｇＬ）からハイレベル（ＶｇＨ）に切替わる。ＶｇＬおよびＶｇＨは、ＴＦＴの特性に応じて適宜設定され得る。例えば、ＶｇＬ＝－５Ｖ～０Ｖ、Ｖｇｈ＝＋２０Ｖである。また、ＶｇＬ＝－２０Ｖ、Ｖｇｈ＝＋２０Ｖとしてもよい。あるゲートバスラインの走査信号Ｖｇの電圧がローレベル（ＶｇＬ）からハイレベル（ＶｇＨ）に切替わる時刻から、その次のゲートバスラインの電圧がＶｇＬからＶｇＨに切替わる時刻までの期間を１水平走査期間（１Ｈ）ということにする。また、各ゲートバスラインの電圧がハイレベル（ＶｇＨ）になっている期間を選択期間ＰＳという。この選択期間ＰＳにおいて、各ゲートバスラインに接続されたＴＦＴがオン状態となり、ソースバスラインに供給されているデータ信号Ｖｄａのその時の電圧が、対応するパッチ電極に供給される。データ信号Ｖｄａは例えば－１５Ｖ～＋１５Ｖ（絶対値が１５Ｖ）であり、例えば、１２階調、好ましくは１６階調に対応する絶対値の異なるデータ信号Ｖｄａを用いる。
　ここでは、全てのアンテナ単位にある中間電圧を印加している場合を例示する。すなわち、データ信号Ｖｄａの電圧は、全てのアンテナ単位（ｍ本のゲートバスラインに接続されているとする。）に対して一定であるとする。これはＬＣＤパネルにおいて全面である中間調を表示している場合に対応する。このとき、ＬＣＤパネルでは、ドット反転駆動が行われる。すなわち、各フレームにおいて、互いに隣接する画素（ドット）の極性が互いに逆になるように、表示信号電圧が供給される。
　図１８（ｄ）はドット反転駆動を行っているＬＣＤパネルの表示信号の波形を示している。図１８（ｄ）に示したように、１Ｈ毎にＶｓ（ＬＣＤ）の極性が反転している。この波形を有するＶｓ（ＬＣＤ）が供給されているソースバスラインに隣接するソースバスラインに供給されるＶｓ（ＬＣＤ）の極性は、図１８（ｄ）に示すＶｓ（ＬＣＤ）の極性と逆になっている。また、全ての画素に供給される表示信号の極性は、フレーム毎に反転する。ＬＣＤパネルでは、正極性と負極性とで、液晶層に印加される実効電圧の大きさを完全に一致させることが難しく、かつ、実効電圧の差が輝度の差となり、フリッカーとして観察される。このフリッカーを観察され難くするために、各フレームにおいて極性の異なる電圧が印加される画素（ドット）を空間的に分散させている。典型的には、ドット反転駆動を行うことによって、極性が異なる画素（ドット）を市松模様に配列させる。
　これに対して、走査アンテナにおいては、フリッカー自体は問題とならない。すなわち、液晶容量の静電容量値が所望の値でありさえすればよく、各フレームにおける極性の空間的な分布は問題とならない。したがって、低消費電力等の観点から、ソースバスラインから供給されるデータ信号Ｖｄａの極性反転の回数を少なくする、すなわち、極性反転の周期を長くすることが好ましい。例えば、図１８（ｅ）に示す様に、極性反転の周期を１０Ｈ（５Ｈ毎に極性反転）にすればよい。もちろん、各ソースバスラインに接続されているアンテナ単位の数（典型的には、ゲートバスラインの本数に等しい。）をｍ個とすると、データ信号Ｖｄａの極性反転の周期を２ｍ・Ｈ（ｍ・Ｈ毎に極性反転）としてもよい。データ信号Ｖｄａの極性反転の周期は、２フレーム（１フレーム毎に極性反転）と等しくてもよい。
　また、全てのソースバスラインから供給するデータ信号Ｖｄａの極性を同じにしてもよい。したがって、例えば、あるフレームでは、全てのソースバスラインから正極性のデータ信号Ｖｄａを供給し、次にフレームでは、全てのソースバスラインから負極性のデータ信号Ｖｄａを供給してもよい。
　あるいは、互いに隣接するソースバスラインから供給するデータ信号Ｖｄａの極性を互いに逆極性にしてもよい。例えば、あるフレームでは、奇数列のソースバスラインからは正極性のデータ信号Ｖｄａを供給し、偶数列のソースバスラインからは負極性のデータ信号Ｖｄａを供給する。そして、次のフレームでは、奇数列のソースバスラインからは負極性のデータ信号Ｖｄａを供給し、偶数列のソースバスラインからは正極性のデータ信号Ｖｄａを供給する。このような駆動方法は、ＬＣＤパネルでは、ソースライン反転駆動と呼ばれる。隣接するソースバスラインから供給するデータ信号Ｖｄａを逆極性にすると、フレーム間で供給するデータ信号Ｖｄａの極性を反転させる前に、隣接するソースバスラインを互いに接続する（ショートさせる）ことによって、液晶容量に充電された電荷を隣接する列間でキャンセルさせることができる。したがって、各フレームにおいてソースバスラインから供給する電荷の量を少なくできるという利点が得られる。
　スロット電極の電圧Ｖｉｄｃは図１８（ｆ）に示す様に、例えば、ＤＣ電圧であり、典型的にはグランド電位である。アンテナ単位の容量（液晶容量および補助容量）の容量値は、ＬＣＤパネルの画素容量の容量値よりも大きい（例えば、２０型程度のＬＣＤパネルと比較して約３０倍）ので、ＴＦＴの寄生容量に起因する引込電圧の影響がなく、スロット電極の電圧Ｖｉｄｃをグランド電位として、データ信号Ｖｄａをグランド電位を基準に正負対称な電圧としても、パッチ電極に供給される電圧は正負対称な電圧となる。ＬＣＤパネルにおいては、ＴＦＴの引込電圧を考慮して、対向電極の電圧（共通電圧）を調整することによって、画素電極に正負対称な電圧が印加されるようにしているが、走査アンテナのスロット電圧についてはその必要がなく、グランド電位であってよい。また、図１８に図示しないが、ＣＳバスラインには、スロット電圧Ｖｉｄｃと同じ電圧が供給される。
　アンテナ単位の液晶容量に印加される電圧は、スロット電極の電圧Ｖｉｄｃ（図１８（ｆ））に対するパッチ電極の電圧（すなわち、図１８（ｅ）に示したデータ信号Ｖｄａの電圧）なので、スロット電圧Ｖｉｄｃがグランド電位のとき、図１８（ｇ）に示す様に、図１８（ｅ）に示したデータ信号Ｖｄａの波形と一致する。
　走査アンテナの駆動に用いられる信号の波形は、上記の例に限られない。例えば、図１９および図２０を参照して以下に説明するように、スロット電極の電圧として振動波形を有するＶｉａｃを用いてもよい。
　例えば、図１９（ａ）～（ｅ）に例示する様な信号を用いることができる。図１９では、ゲートバスラインに供給される走査信号Ｖｇの波形を省略しているが、ここでも、図１８（ａ）～（ｃ）を参照して説明した走査信号Ｖｇを用いる。
　図１９（ａ）に示す様に、図１８（ｅ）に示したのと同様に、データ信号Ｖｄａの波形が１０Ｈ周期（５Ｈ毎）で極性反転している場合を例示する。ここでは、データ信号Ｖｄａとして、振幅が最大値｜Ｖｄａmax｜の場合を示す。上述したように、データ信号Ｖｄａの波形は、２フレーム周期（１フレーム毎）で極性反転させてもよい。
　ここで、スロット電極の電圧Ｖｉａｃは、図１９（ｃ）に示す様に、データ信号Ｖｄａ（ＯＮ）と極性が逆で、振動の周期は同じ、振動電圧とする。スロット電極の電圧Ｖｉａｃの振幅は、データ信号Ｖｄａの振幅の最大値｜Ｖｄａmax｜と等しい。すなわち、スロット電圧Ｖｉａｃは、データ信号Ｖｄａ（ＯＮ）と極性反転の周期は同じで、極性が逆（位相が１８０°異なる）で、－Ｖｄａmaxと＋Ｖｄａmaxとの間を振動する電圧とする。
　アンテナ単位の液晶容量に印加される電圧Ｖｌｃは、スロット電極の電圧Ｖｉａｃ（図１９（ｃ））に対するパッチ電極の電圧（すなわち、図１９（ａ）に示したデータ信号Ｖｄａ（ＯＮ）の電圧）なので、データ信号Ｖｄａの振幅が±Ｖｄａmaxで振動しているとき、液晶容量に印加される電圧は、図１９（ｄ）に示す様に、Ｖｄａmaxの２倍の振幅で振動する波形となる。したがって、液晶容量に印加される電圧Ｖｌｃの最大振幅を±Ｖｄａmaxとするために必要なデータ信号Ｖｄａの最大振幅は、±Ｖｄａmax／２となる。
　このようなスロット電圧Ｖｉａｃを用いることによって、データ信号Ｖｄａの最大振幅を半分にできるので、データ信号Ｖｄａを出力するドライバ回路として、例えば、耐圧が２０Ｖ以下の汎用のドライバＩＣを用いることができるという利点が得られる。
　なお、図１９（ｅ）に示す様に、アンテナ単位の液晶容量に印加される電圧Ｖｌｃ（ＯＦＦ）をゼロとするとために、図１９（ｂ）に示す様に、データ信号Ｖｄａ（ＯＦＦ）をスロット電圧Ｖｉａｃと同じ波形にすればよい。
　例えば、液晶容量に印加される電圧Ｖｌｃの最大振幅を±１５Ｖとする場合を考える。スロット電圧として、図１８（ｆ）に示したＶｉｄｃを用い、Ｖｉｄｃ＝０Ｖとすると、図１８（ｅ）に示したＶｄａの最大振幅は、±１５Ｖとなる。これに対して、スロット電圧として、図１９（ｃ）に示したＶｉａｃを用い、Ｖｉａｃの最大振幅を±７．５Ｖとすると、図１９（ａ）に示したＶｄａ（ＯＮ）の最大振幅は、±７．５Ｖとなる。
　液晶容量に印加される電圧Ｖｌｃを０Ｖとする場合、図１８（ｅ）に示したＶｄａを０Ｖとすればよく、図１９（ｂ）に示したＶｄａ（ＯＦＦ）の最大振幅は±７．５Ｖとすればよい。
　図１９（ｃ）に示したＶｉａｃを用いる場合は、液晶容量に印加される電圧Ｖｌｃの振幅は、Ｖｄａの振幅とは異なるので、適宜変換する必要がある。
　図２０（ａ）～（ｅ）に例示する様な信号を用いることもできる。図２０（ａ）～（ｅ）に示す信号は、図１９（ａ）～（ｅ）に示した信号と同様に、スロット電極の電圧Ｖｉａｃを図２０（ｃ）に示す様に、データ信号Ｖｄａ（ＯＮ）と振動の位相が１８０°ずれた振動電圧とする。ただし、図２０（ａ）～（ｃ）にそれぞれ示す様に、データ信号Ｖｄａ（ＯＮ）、Ｖｄａ（ＯＦＦ）およびスロット電圧Ｖｉａｃをいずれも０Ｖと正の電圧との間で振動する電圧としている。スロット電極の電圧Ｖｉａｃの振幅は、データ信号Ｖｄａの振幅の最大値｜Ｖｄａmax｜と等しい。
　このような信号を用いると、駆動回路は正の電圧だけを出力すればよく、低コスト化に寄与する。このように０Ｖと正の電圧との間で振動する電圧を用いても、図２０（ｄ）に示すように、液晶容量に印加される電圧Ｖｌｃ（ＯＮ）は、極性反転する。図２０（ｄ）に示す電圧波形において、＋（正）は、パッチ電極の電圧がスロット電圧よりも高いことを示し、－（負）は、パッチ電極の電圧がスロット電圧よりも低いことを示している。すなわち、液晶層に印加される電界の向き（極性）は、他の例と同様に反転している。液晶容量に印加される電圧Ｖｌｃ（ＯＮ）の振幅はＶｄａmaxである。
　なお、図２０（ｅ）に示す様に、アンテナ単位の液晶容量に印加される電圧Ｖｌｃ（ＯＦＦ）をゼロとするとために、図２０（ｂ）に示す様に、データ信号Ｖｄａ（ＯＦＦ）をスロット電圧Ｖｉａｃと同じ波形にすればよい。
　図１９および図２０を参照して説明したスロット電極の電圧Ｖｉａｃを振動させる（反転させる）駆動方法は、ＬＣＤパネルの駆動方法でいうと、対向電圧を反転させる駆動方法に対応する（「コモン反転駆動」といわれることがある。）。ＬＣＤパネルでは、フリッカーを十分に抑制できないことから、コモン反転駆動は採用されていない。これに対し、走査アンテナでは、フリッカーは問題とならないので、スロット電圧を反転させることができる。振動（反転）は、例えば、フレーム毎に行われる（図１９および図２０における５Ｈを１Ｖ（垂直走査期間またはフレーム）とする）。
　上記の説明では、スロット電極の電圧Ｖｉａｃは１つの電圧が印加される例、すなわち、全てのパッチ電極に対して共通のスロット電極が設けられている例を説明したが、スロット電極を、パッチ電極の１行、または、２以上の行に対応して分割してもよい。ここで、行とは、１つのゲートバスラインにＴＦＴを介して接続されたパッチ電極の集合を指す。このようにスロット電極を複数の行部分に分割すれば、スロット電極の各部分の電圧の極性を互いに独立にできる。例えば、任意のフレームにおいて、パッチ電極に印加される電圧の極性を、隣接するゲートバスラインに接続されたパッチ電極間で互いに逆にできる。このように、パッチ電極の１行毎に極性を反転させる行反転（１Ｈ反転）だけでなく、２以上の行毎に極性を反転させるｍ行反転（ｍＨ反転）を行うことができる。もちろん、行反転とフレーム反転とは組合せられる。
　駆動の単純さの観点からは、任意のフレームにおいて、パッチ電極に印加される電圧の極性を全て同じにし、フレーム毎に極性が反転する駆動が好ましい。
　＜アンテナ単位の配列、ゲートバスライン、ソースバスラインの接続の例＞
　本発明の実施形態の走査アンテナにおいて、アンテナ単位は例えば、同心円状に配列される。
　例えば、ｍ個の同心円に配列されている場合、ゲートバスラインは例えば、各円に対して１本ずつ設けられ、合計ｍ本のゲートバスラインが設けられる。送受信領域Ｒ１の外径を、例えば８００ｍｍとすると、ｍは例えば、２００である。最も内側のゲートバスラインを１番目とすると、１番目のゲートバスラインには、ｎ個（例えば３０個）のアンテナ単位が接続され、ｍ番目のゲートバスラインにはｎｘ個（例えば６２０個）のアンテナ単位が接続されている。
　このような配列では、各ゲートバスラインに接続されているアンテナ単位の数が異なる。また、最も外側の円を構成するｎｘ個のアンテナ単位に接続されているｎｘ本のソースバスラインのうち、最も内側の円を構成するアンテナ単位にも接続されているｎ本のソースバスラインには、ｍ個のアンテナ単位が接続されているが、その他のソースバスラインに接続されているアンテナ単位の数はｍよりも小さい。
　このように、走査アンテナにおけるアンテナ単位の配列は、ＬＣＤパネルにおける画素（ドット）の配列とは異なり、ゲートバスラインおよび／またはソースバスラインによって、接続されているアンテナ単位の数が異なる。したがって、全てのアンテナ単位の容量（液晶容量＋補助容量）を同じにすると、ゲートバスラインおよび／またはソースバスラインによって、接続されている電気的な負荷が異なることになる。そうすると、アンテナ単位への電圧の書き込みにばらつきが生じるという問題がある。
　そこで、これを防止するために、例えば、補助容量の容量値を調整することによって、あるいは、ゲートバスラインおよび／またはソースバスラインに接続するアンテナ単位の数を調整することによって、各ゲートバスラインおよび各ソースバスラインに接続されている電気的な負荷を略同一にすることが好ましい。
　＜液晶容量の残留ＤＣ電圧のモニター＞
　既に述べたように、本発明の実施形態による走査アンテナは、マイクロ波に対する誘電異方性ΔεM（可視光に対する複屈折率Δｎ）が大きいネマチック液晶材料を用いる。マイクロ波領域の誘電異方性ΔεMが大きい液晶材料は、例えば、イソチオシアネート基（－ＮＣＳ）またはチオシアネート基（－ＳＣＮ）を含む。例えば、下記の化学式（化１）で示される原子団のいずれかを含む。
Figure JPOXMLDOC01-appb-C000001
　イソチオシアネート基またはチオシアネート基を含む液晶材料の比抵抗は低く、液晶容量に発生する残留ＤＣ電圧の値（「ｒＤＣ電圧値」ということがある。）が、現在市販されているＬＣＤよりも大きくなりやすい。
　イソチオシアネート基またはチオシアネート基を含む液晶材料は、強い極性を有し、化学的な安定性が、現在ＬＣＤに用いられている液晶材料に比べて低い。イソチオシアネート基およびチオシアネート基は、強い極性を有するので、水分を吸収しやすく、また、金属イオン（例えばスロット電極がＣｕ層を有する場合はＣｕイオン）と反応することがある。また、直流電圧が印加され続けると、電気的な分解反応を起こすことがある。また、イソチオシアネート基またはチオシアネート基を含む液晶材料は、紫外領域から４３０ｎｍ付近までの光を吸収し、光分解しやすい。また、イソチオシアネート基またはチオシアネート基を含む液晶材料は、熱にも比較的弱い。これらに起因して、液晶材料の比抵抗が低下する、および／または、イオン性不純物が増えるので、液晶容量のｒＤＣ電圧値が増大する。各アンテナ単位が有する液晶容量のｒＤＣ電圧値が増大すると、走査アンテナの特性が低下する。
　図２１を参照して、ｒＤＣ電圧値の増大とアンテナ特性との関係を説明する。図２１は、横軸に液晶容量に印加する電圧を、縦軸にアンテナ特性としての共振周波数をとった概念的なグラフである。ｒＤＣ電圧値が０ｍＶの場合と、２００ｍＶの場合とを示す。
　液晶容量のｒＤＣ電圧値が増大すると、液晶層に印加される実効電圧が低下し、液晶層に目的の電圧が印加されない。その結果、アンテナ単位の液晶層がマイクロ波に与える位相差が所定の値からずれることになる。位相差が所定の値からずれると、アンテナ特性が低下する。このアンテナ特性の低下は、例えば、共振周波数のずれとして評価され得る。実際には、走査アンテナは予め決められた共振周波数でゲインが最大となるように設計されるので、ｒＤＣ電圧値の増大は、例えば、ゲインの変化として現れる。
　本発明の実施形態による走査アンテナでは、ｒＤＣ電圧値の増大をモニターし、ｒＤＣ電圧値を相殺するように、スロット電圧を調整することができる。したがって、ｒＤＣ電圧値の増大に伴う走査アンテナの特性の変化（例えば共振周波数の変化）を抑制することできる。また、液晶層に印加される直流電圧を低下させるので、液晶材料の電気分解を抑制することできる。
　なお、本発明の実施形態は、走査アンテナに限られず、ＴＦＴに接続された液晶容量を有する液晶装置に広く適用でき、液晶装置の残留ＤＣ電圧値の増大に伴う特性または信頼性の低下を抑制することができる。本発明の実施形態は、例えば、ＬＣＤパネルにも適用できる。ＬＣＤパネルの液晶容量に発生するｒＤＣ電圧の値およびその経時変化は、走査アンテナの液晶容量に発生するｒＤＣ電圧に比べて小さいが、本発明の実施形態を適用することによって、ｒＤＣ電圧に起因する問題の発生を抑制することができる。特に、ネガ型のＦＦＳモードのＬＣＤパネルにおけるフリッカーを抑制することができる。
　走査アンテナおよびＬＣＤパネルを含む液晶装置について、アクティブ領域および非アクティブ領域という用語を用いることにする。アクティブ領域は、液晶装置の機能を発現するための、ＴＦＴに接続された液晶容量が配列されている領域であり、非アクティブ領域は、アクティブ領域以外の領域に位置する領域である。走査アンテナのアクティブ領域は送受信領域であり、非アクティブ領域は非送受信領域である。ＬＣＤパネルのアクティブ領域は表示領域であり、非アクティブ領域は額縁領域である。
　本発明の実施形態によるｒＤＣ電圧値を求める方法は、残留ＤＣ電圧値を電気的に定量的に求めることができる。従来のフリッカー消去法とは異なり、光を利用しないので、走査アンテナの様に、液晶層を光が透過できないような構成を有する液晶装置の残留ＤＣ電圧値を求めることができる。求められる残留ＤＣ電圧値に基づいて共通電圧（例えばスロット電圧）を設定すればよい。
　また、電気的に残留ＤＣ電圧値を求めることができるので、ｒＤＣ電圧値を求める回路およびそれに基づいて共通電圧（例えばスロット電圧）を調整する回路を液晶装置の制御回路に組み込むことが可能となり、駆動方法に組み込むことが可能となる。さらに、残留ＤＣ電圧値は、液晶装置の製造直後において、最も変化が大きいので、残留ＤＣ電圧値を安定させる工程を製造プロセスに導入することによって、液晶装置の動作安定性および／または信頼性を向上させることができる。
　まず、本発明者は、走査アンテナにおけるｒＤＣ電圧値を求める方法を検討した。走査アンテナの各アンテナ単位が有する液晶容量は、例えば図１に示したように、パッチ電極１５とスロット電極５５と液晶層とで構成されている。パッチ電極１５およびスロット電極５５は、金属層（例えば、Ａｌ層またはＣｕ層）で形成されている。パッチ電極１５およびスロット電極５５は光を透過しないので、ＬＣＤのように、フリッカー消去法でｒＤＣ電圧値を求めることができない。フリッカー消去法は、良く知られているように、ＬＣＤの画素電極に正負対称な信号電圧（例えば、中間調を表示する電圧）を印加し、共通電圧を変化させながらフリッカーを観察し、フリッカーが観察されない共通電圧を求めるという方法である。フリッカーが観察されない共通電圧のグランドレベルからのシフトがｒＤＣ電圧値ということになる。フリッカー消去法は、ＬＣＤの画素のｒＤＣ電圧値がゼロでないと、正極性の信号電圧を印加した時と、負極性の信号電圧を印加した時とで、液晶層に印加される正味の電圧の大きさが異なるので、画素の透過率が、信号電圧の極性変化に伴って変化する（フリッカーが観察される）という現象を利用している。
　本発明の実施形態による残留ＤＣ電圧値を求める方法は、液晶容量が有する一対の電極の内の一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程と、Ｖ－Ｉ曲線において、電流値が正の極大値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程と、ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程とを包含する。ｒＤＣ電圧値を求めるための液晶容量は、電流値の大きさに応じて適宜設計される。
　なお、液晶容量を有する液晶装置（例えば、走査アンテナおよびＬＣＤ）は、液晶容量に電気的に並列に接続された補助容量を有することがある。これは、上述したように、液晶容量の電圧保持率を高くするためである。液晶容量に電気的に並列に補助容量を設けた場合、液晶容量に印加される電圧は、補助容量にも印加され、上記のＶ－Ｉ曲線は液晶容量だけでなく補助容量の影響を受ける。すなわち、上記のＶ－Ｉ曲線は、液晶容量と補助容量との合成容量の特徴ということになる。ただし、補助容量は、無機絶縁層（例えば、ＳｉＯ2層）を誘電体層として有し、界面分極、配向分極およびイオン電導は起こらないので、残留ＤＣ電圧は、もっぱら液晶容量による。そこで、液晶装置が補助容量を有する場合にも、厳密には上記の合成容量についてのＶ－Ｉ曲線ではあるが、液晶容量のＶ－Ｉ曲線と呼ぶことにし、以下では、簡単のために、液晶容量だけを有する場合について説明する。なお、液晶容量に電気的に並列に接続された補助容量を有する場合、厳密には、以下の説明において、液晶容量に代えて、合成容量（液晶容量+補助容量）を用いればよい。
　図２２にＶ－Ｉ曲線を生成するために液晶容量に印加される三角波電圧の波形を示す。図２２に示すように、三角波電圧は、時間とともに振幅が二等辺三角形の形状で変化し、１周期内に振幅が正極性の期間と負極性の期間とを同じ割合で有する。液晶容量の液晶層に含まれる液晶材料（ここではネマチック液晶材料）は、印加される電圧に応じて配向する。液晶分子の配向が変化すると、液晶容量の容量値が変化する。液晶容量に印加する電圧を増大させると、液晶分子は誘電率が大きい軸が電界に平行になるように配向する。このとき、液晶容量の容量値（以下、「Ｃ－Ｃｌｃ」と表記することがある。）は増大する。ここで、最初の「Ｃ」は容量値（キャパシタンス）であることを示し、「Ｃｌｃ」は液晶容量であることを示す。本明細書において、「Ｃｌｓ」や「Ｃｃｓ」は容量（容量素子）を表し、その前の「Ｃ」は、容量値であることを示す。液晶容量Ｃｌｃの容量値Ｃ－Ｃｌｃは、時間に依存する。液晶容量に流れる電流の時間変化は、液晶分子の配向変化による容量値Ｃ－Ｃｌｃの変化およびイオン性不純物の挙動を反映したものになる。
　一般に、容量に蓄積される電荷Ｑは、容量値Ｃと印加電圧Ｖとの積で表させる。したがって、容量を流れる電流Ｉは、Ｑの時間微分（偏微分）で与えられる。すなわち、下記の式で与えられる。
　　Ｉ（ｔ）＝ｄＱ／ｄｔ＝Ｃ・ｄＶ／ｄｔ+Ｖ・ｄＣ／ｄｔ
　本発明者が種々実験した結果、適当な三角波電圧を印加して得られたＶ－Ｉ曲線において、電流値が正の極大値（縦電界モード）または極小値（横電界モード）を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値（縦電界モード）または極大値（横電界モード）を取る最も絶対値の大きい電圧値Ｖｍｉｎとの和の２分の１として、残留ＤＣ電圧値を求めることができることがわかった。
　液晶容量に流れる電流の極大値および極小値は、上記式の右辺の二項目に起因している。液晶容量Ｃｌｃに並列な補助容量Ｃｓを有する場合には、上記の式におけるｄＣ／ｄｔはｄ（Ｃ－Ｃｌｃ+Ｃ－Ｃｃｓ）／ｄｔとなる。ここで、Ｃ－Ｃｃｓは時間に依存しないので、ｄＣ／ｄｔはｄＣ－Ｃｌｃ／ｄｔということになる。すなわち、補助容量を有する場合でも、Ｖ－Ｉ曲線の極大値および極小値は、液晶容量を流れる電流に起因していることになる。
　以下、ｒＤＣ電圧値を求めるための液晶容量のことをｒＤＣモニター用容量または単にモニター用容量ということがある。
　なお、モニター用補助容量ＣＳMVrを設ける場合、モニター用容量ＣMVrの容量値Ｃ－ＣMVrに対するモニター用補助容量ＣＳMVrの容量値Ｃ－ＣＳMVrの比率（Ｃ－ＣＳMVr／Ｃ－ＣMVr）が、アンテナ単位における液晶容量Ｃｌｃの容量値Ｃ－Ｃｌｃに対する補助容量ＣＳの容量値Ｃ－Ｃｃｓの比率（Ｃ－Ｃｃｓ／Ｃ－Ｃｌｃ）と等しくなるように、容量値Ｃ－ＣＳMVrを設定することが好ましい。また、モニター用補助容量ＣＳMVrの一対の電極は、補助容量ＣＳの一対の電極と同じ材料で形成されていることが好ましく、同じ導電膜から形成されていることがさらに好ましい。同様に、モニター用補助容量ＣＳMVrの誘電体層も補助容量ＣＳの誘電体層と同じ材料で形成されていることが好ましく、同じ誘電体膜から形成されていることがさらに好ましい。このように、ｒＤＣモニター用容量ＣMVrをアンテナ単位における液晶容量Ｃｌｃと近い構成とすることによって、ｒＤＣモニター用容量ＣMVrのｒＤＣ電圧値を液晶容量ＣｌｃのｒＤＣ電圧値と直接比較可能な値にすることができる。
　図２３（ａ）～（ｃ）に、縦電界モードの１つであるＥＣＢモードの液晶容量のＶ－Ｉ曲線の例を示す。
　このモニター用容量は、１ｃｍ2の一対の電極間に、走査アンテナ用のネマチック液晶材料の液晶層（厚さ３．０μｍ）を有する。一対の電極はいずれもＣｕ層で形成した。Ｖ－Ｉ曲線を生成するための三角波電圧の周波数は１０Ｈｚ、振幅は±１０Ｖとした。
　なお、モニター用容量を作製直後（電圧未印加）と、ストレス印加後に測定した。ここで、ストレス印加とは、モニター用容量にＤＣ成分を有する電圧を印加することをいう。具体的には、モニター用容量が有する一対の電極の内の一方の電極に正負対称な交流電圧を印加し、他方の電極にＤＣ電圧を印加する。走査アンテナにおいては、パッチ電極に印加されるデータ信号は一定周期で極性が反転する交流電圧であり、スロット電極に印加される信号は直流電圧である。ＬＣＤにおいては、画素電極に印加される表示信号は一定周期で極性が反転する交流電圧であり、共通電極(対向電極）に印加される共通電圧（対向電圧）は直流電圧である。ここでは、５Ｖの直流電圧および振幅が±３Ｖ、６０Ｈｚの矩形波ＡＣ電圧を２時間印加した。
　図２３（ａ）のＶ－Ｉ曲線は、モニター用容量に三角波電圧を１周期印加する間（０Ｖ→１０Ｖ→０Ｖ→－１０Ｖ→０Ｖ）の電流値の変化を示す。図２３（ａ）のＶ－Ｉ曲線は、初期およびストレス印加後のいずれにおいても、電流値が正の極大値および負の極小値を有している。Ｖ－Ｉ曲線において、電流値が正の極大値を取る最も絶対値の大きい電圧値Ｖｍａｘとし、電流値が負の極小値を取る最も絶対値の大きい電圧値Ｖｍｉｎとすると、ｒＤＣ電圧値は、ＶｍａｘとＶｍｉｎとの和の２分の１として与えられる。このことは、後に実験例を示す様に、フリッカー消去法で求めたｒＤＣ電圧値と比較することによって確認した。なお、極大値（極小値）の内で最も絶対値の大きい電圧値を採用する理由は、三角波電圧の周波数が低い（例えば、０．０１Ｈｚ）と、０Ｖ付近に極大値および極小値が観察されることがある。この極大値および／または極小値を用いて可動イオンを定量する方法が提案されている。ここでは、０Ｖ付近に可動イオンに由来するピーク（極大および極小）が見られないので、単に、正の極大値および負の極小値という。
　図２３（ｂ）および（ｃ）に、図２３（ａ）のＶ－Ｉ曲線の正の極大値付近および負の極小値付近をそれぞれ拡大して示す。このＶ－Ｉ曲線から、以下の値が得られる。
　初期のＶ－Ｉ曲線において電流値が正の極大値を取る電圧Ｖｍａｘ：５．４０Ｖ
　初期のＶ－Ｉ曲線において電流値が負の極小値を取る電圧Ｖｍｉｎ：－５．４３Ｖ
　ストレス印加後のＶ－Ｉ曲線において電流値が正の極大値を取る電圧Ｖｍａｘ：５．６１Ｖ
　ストレス印加後のＶ－Ｉ曲線において電流値が負の極小値を取る電圧Ｖｍｉｎ：－５．１７Ｖ
　ｒＤＣ＝（Ｖｍａｘ+Ｖｍｉｎ）/２の式に基づいて、ｒＤＣ電圧値を求めると、初期およびストレス印加後について、以下の値が得られる。
　初期のｒＤＣ電圧値：（５．４０－５．４３）／２＝－０．０１５Ｖ
　ストレス印加後のｒＤＣ電圧値：（５．６１－５．１７）／２＝０．２２Ｖ
　このように、初期のｒＤＣ電圧値はほぼ０Ｖであったのに対し、ストレス印加後には約０．２２ＶのｒＤＣ電圧が発生していることがわかる。
　従来のフリッカー消去法によって求められるｒＤＣ電圧値と比較するために、横電界モードのモニター用容量を作製し、上記と同じ条件で、Ｖ－Ｉ曲線を初期とストレス印加後で測定した。モニター用容量は、横電界モードの１つであるＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードで、光配向膜（水平配向膜）を用いた。光配向膜の厚さは、約１００ｎｍとした。液晶材料は、誘電異方性が負のネガ型のネマチック液晶材料を用いた。液晶層の厚さは、約３μｍとした。層間絶縁膜を間に介して積層された共通電極（下）および画素電極（液晶層側）を有し、画素電極には、幅が約４μｍのスリットを形成した。モニター用容量の液晶層の内、画素電極および共通電極から電界を受ける部分の面積は１ｃｍ2とした。
　図２４（ａ）～（ｃ）にＦＦＳモードのモニター用容量のＶ－Ｉ曲線の例を示す。図２４（ａ）はＶ－Ｉ曲線の全体を示し、図２４（ｂ）および（ｃ）に、図２４（ａ）のＶ－Ｉ曲線の正の極小値付近および負の極大値付近をそれぞれ拡大して示す。
　図２４（ａ）と図２３（ａ）とを比較すると、図２４（ａ）に示した横電界モードのモニター用容量のＶ－Ｉ曲線の極大値または極小値は明確でない。また、図２４（ａ）では、電流値が正のときに極小値があらわれ、負のときに極大値があらわれている。このＶ－Ｉ曲線から、以下の値が得られる。
　初期のＶ－Ｉ曲線において電流値が正の極小値を取る電圧Ｖｍａｘ：０．６５Ｖ
　初期のＶ－Ｉ曲線において電流値が負の極大値を取る電圧Ｖｍｉｎ：－０．６２Ｖ
　ストレス印加後のＶ－Ｉ曲線において電流値が正の極小値を取る電圧Ｖｍａｘ：２．６７Ｖ
　ストレス印加後のＶ－Ｉ曲線において電流値が負の極大値を取る電圧Ｖｍｉｎ：０．２１Ｖ
　ｒＤＣ＝（Ｖｍａｘ+Ｖｍｉｎ）/２の式に基づいて、ｒＤＣ電圧値を求めると、初期およびストレス印加後について、以下の値が得られる。
　初期のｒＤＣ電圧値：（０．６５－０．６２）／２＝０．０１５Ｖ
　ストレス印加後のｒＤＣ電圧値：（２．６７＋０．２１）／２＝１．４４Ｖ
　一方、ストレス印加後のモニター用容量のｒＤＣ電圧値をフリッカー消去法で測定したところ、１．４３Ｖであった。本発明の実施形態によるｒＤＣ電圧値を求める方法によって得られた１．４４Ｖと良く一致した。このことから、三角波電圧を用いた上記の方法で、ｒＤＣ電圧値を電気的に定量的に求めることができることが確認された。
　本発明の実施形態によるｒＤＣ電圧値を求める方法は、電気的に行われるので、後に実施形態を例示するように、液晶装置を使用している状態で、ｒＤＣ電圧値を求めることができる。したがって、求めたｒＤＣ電圧値に応じて、共通電圧を最適化することが可能となる。また、その結果、走査アンテナなどの残留ＤＣ電圧値の変化が比較的大きな液晶装置の特性または信頼性の低下を抑制することができる。
　なお、モニター用容量は、Ｖ－Ｉ曲線を求める際に十分な電流を得られるように、その大きさを設定すればよく、例えば、モニター用容量に含まれる液晶層の部分の面積は２５ｍｍ2以上であることが好ましい。液晶層の厚さは、アクティブ領域における液晶層の厚さと同じであることが好ましい。
　モニター用容量は、アクティブ領域よりもシール部に近い位置に配置されてもよい。また、複数のモニター用容量を設けてもよい。複数のモニター用容量は、アクティブ領域を介して対向するように配置された２つのモニター用容量を含んでもよい。複数のモニター用容量を設けたとき、複数のモニター用容量を用いて求められたｒＤＣ電圧値の平均値を用いることが好ましい。
　なお、本発明の実施形態によるｒＤＣ電圧値を求める方法は、モニター用容量を別途設けなくとも、アクティブ領域の液晶容量を用いて行うこともできる。すなわち、アクティブ領域にある複数の液晶容量の内の互いに隣接する２以上の液晶容量の群について、群に属する２以上の液晶容量の全ての一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を求めればよい。例えば、ＬＣＤパネルの様に、マトリクス状に配列された複数の画素（液晶容量）を有する液晶装置の残留ＤＣ電圧値を求めるとき、複数の画素の内の互いに隣接する２以上の画素の群について、群に属する２以上の画素の全ての一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を得てもよい。
　例えば、ＬＣＤパネルが有する多数の画素の内の、例えば１０行１０列の画素の群を用いてＶ－Ｉ曲線を得てもよい。Ｖ－Ｉ曲線を求めるのに用いる画素の群は、例えば、ゲートバスラインおよびソースバスラインに電圧を供給することによって選択することができる。選択する画素群に含まれる画素の数は、Ｖ－Ｉ曲線を求める際に十分な電流を得られるように適宜設定すればよい。また、複数の異なる位置の画素群を順次選択して、それぞれの画素群についてＶ－Ｉ曲線を得てもよい。このとき、複数のモニター用容量を用いた場合と同様に、複数の画素群について得られたｒＤＣ電圧値の平均値を用いて、共通電圧を設定してもよい。なお、Ｖ－Ｉ曲線を生成する工程において、三角波電圧は、ソースバスラインからＴＦＴを介して画素電極に供給され、電流は共通電極（対向電極）から測定される。
　走査アンテナが有する多数のアンテナ単位（液晶容量）は、マトリクス状には配列されていないこともあるが、ＬＣＤパネルと同様に、互いに隣接する複数のアンテナ単位を含む群について、Ｖ－Ｉ曲線を生成することができる。このとき、三角波電圧は、ソースバスラインからＴＦＴを介してパッチ電極に供給され、電流はスロット電極から測定される。
　三角波電圧の周波数は、例えば、０．０１Ｈｚ以上１００Ｈｚ以下である。三角波電圧の周波数が０．０１Ｈｚ未満の低周波領域では、液晶層中のイオン性不純物の移動による電流ピークがＶ－Ｉ曲線に現れ、液晶分子の配向変化による液晶容量のキャパシタンスの変化に起因する極大値または極小値を特定しにくくなることがある。また１００Ｈｚより高い高周波領域になると、液晶分子の配向変化が電圧の変化に追随できなくなり、液晶容量のキャパシタンスが十分に変化せず、Ｖ－Ｉ曲線に極大値または極小値があらわれないことがある。また、三角波電圧の振幅の絶対値は、液晶分子の配向を十分に変化させることができればよく、例えば、１Ｖ以上１０Ｖ以下である。
　以下では、本発明による効果が顕著に得られる走査アンテナについて、本発明による実施形態の例を説明する。
　図２５～図２８を参照して、本発明の実施形態による走査アンテナ１０００Ａの構造を説明する。図２５は、走査アンテナ１０００Ａを示す模式的な平面図である。
　図２５に示すように、走査アンテナ１０００Ａは、送受信領域Ｒ１の外側の非送受信領域Ｒ２に、４つのｒＤＣモニター用容量部（以下、「モニター用容量部」という。）ＭＶｒ１、ＭＶｒ２、ＭＶｒ３、ＭＶｒ４を有している。モニター用容量部ＭＶｒ１、ＭＶｒ２、ＭＶｒ３、ＭＶｒ４は、それぞれアンテナ単位が有する液晶容量Ｃｌｃと同様の構成を有するｒＤＣモニター用容量（以下、「モニター用容量」という。）ＣMVr1、ＣMVr2、ＣMVr3、ＣMVr4を有している。モニター用容量部は、一般に、モニター用容量に加え、モニター用容量に電気的に並列に接続された補助容量を有してもよい。
　モニター用容量ＣMVr1、ＣMVr2、ＣMVr3、ＣMVr4のそれぞれは、一対の電極と、一対の電極の間に配置された液晶層とを有しており、その一対の電極は、液晶容量Ｃｌｃが有する一対の電極と同じ材料で形成されていることが好ましく、同じ導電膜から形成されていることがさらに好ましい。また、モニター用容量ＣMVr1、ＣMVr2、ＣMVr3、ＣMVr4のそれぞれが有する液晶層は、送受信領域Ｒ１の液晶層ＬＣと連続した１つの液晶層であり、液晶層の厚さもほぼ同じに制御されている。また、モニター用容量ＣMVr1、ＣMVr2、ＣMVr3、ＣMVr4のそれぞれの液晶層に接する一対の配向膜も、送受信領域Ｒ１に形成されている一対の配向膜と共通である。
　なお、走査アンテナ１０００Ａは、４つのモニター用容量ＣMVr1、ＣMVr2、ＣMVr3、ＣMVr4を有しているが、少なくとも１つのモニター用容量を有せばよい。なお、液晶層の液晶材料の劣化の程度は、場所によって異なることがあるので、異なる位置に複数のモニター用容量を配置し、複数のモニター用容量のそれぞれについて求められるｒＤＣ電圧値の平均値を用いてもよい。複数のモニター用容量は、アクティブ領域を介して対向するように配置された２つのモニター用容量を含んでもよい。走査アンテナ１０００Ａが有するモニター用容量ＣMVr1およびＣMVr2とモニター用容量ＣMVr3およびＣMVr4とは、送受信領域Ｒ１を介して対向するように配置されている。モニター用容量ＣMVr1、ＣMVr2、ＣMVr3およびＣMVr4のそれぞれが有する一対の電極は、接続配線Ｍ１ＬおよびＭ２Ｌを介して、対応する端子電極Ｍ１ＴおよびＭ２Ｔに接続されている。接続構造の詳細は後述する。
　走査アンテナ１０００Ａの送受信領域Ｒ１内の構成は、例えば図２を参照して説明した走査アンテナ１０００の送受信領域Ｒ１内の構造と同様であってよい。以下では、走査アンテナ１０００と共通する構造については説明および／または図示を省略することがある。図２５は、走査アンテナ１０００Ａの構造を簡略化して示している。また、以下の図において、走査アンテナ１０００Ａが有する、空気層および空気層を介してスロット基板２００Ａの誘電体基板に対向するように配置された反射導電板など（図１中の空気層５４、反射導電板６５など）を省略することがある。
　図２６に示すように、走査アンテナ１０００Ａは、非送受信領域Ｒ２において、測定電極トランスファー部Ｍ２Ｐ、第１測定電極端子部Ｍ１Ｔおよび第２測定電極端子部Ｍ２Ｔをさらに有する。
　図２６～図２８を参照して、ｒＤＣモニター用容量部ＭＶｒ、測定電極トランスファー部Ｍ２Ｐ、第１測定電極端子部Ｍ１Ｔおよび第２測定電極端子部Ｍ２Ｔの構造を説明する。
　図２６は、走査アンテナ１０００Ａの非送受信領域Ｒ２を示す模式的な平面図である。図２７（ａ）および（ｂ）は、それぞれ、図２６中のＡ－Ａ’線およびＢ－Ｂ’線に沿った走査アンテナ１０００Ａの非送受信領域Ｒ２を示す模式的な断面図である。図２８（ａ）～（ｃ）は、図２６に示す走査アンテナ１０００Ａの非送受信領域Ｒ２に対応する領域を示す模式的な平面図であり、図２８（ａ）および（ｂ）は、走査アンテナ１０００Ａが有するＴＦＴ基板１００Ａの模式的な平面図であり、図２８（ｃ）は、走査アンテナ１０００Ａが有するスロット基板２００Ａの模式的な平面図である。図２８（ａ）は、ゲートメタル層を示す図であり、図２８（ｂ）は、パッチメタル層を示す図であり、図２８（ｃ）は、スロット電極５５を含む層を示す図である。
　なお、図２７においては、走査アンテナが有する液晶パネルの構造を示し、図１における誘電体層（空気層）５４および反射導電板６５の図示を省略する。
　以下の説明において、モニター用容量部ＭＶｒは、上述のモニター用容量部ＭＶｒ１、ＭＶｒ２、ＭＶｒ３およびＭＶｒ４の任意の１つを表し、モニター用容量ＣMVrは、同様に、上述のモニター用容量ＣMVr1、ＣMVr2、ＣMVr3およびＣMVr4の任意の１つを表す。ただし、モニター用容量部ＭＶｒ１、ＭＶｒ２、ＭＶｒ３およびＭＶｒ４の大きさ等は、互いに独立に設定され得、同様に、モニター用容量ＣMVr1、ＣMVr2、ＣMVr3およびＣMVr4の大きさ等は互いに独立に設定され得る。ただし、モニター用容量部ＭＶｒ１、ＭＶｒ２、ＭＶｒ３およびＭＶｒ４の大きさ等、モニター用容量ＣMVr1、ＣMVr2、ＣMVr3およびＣMVr4の大きさ等は、容量値が互いに等しくなるように、設定されていることが好ましい。
　・ｒＤＣモニター用容量部ＭＶｒ
　図２６および図２７に示すように、ｒＤＣモニター用容量部ＭＶｒは、ｒＤＣモニター用容量ＣMVrを有している。ここで例示するｒＤＣモニター用容量部ＭＶｒは補助容量を有していない。
　ｒＤＣモニター用容量ＣMVrは、液晶層ＬＣと、液晶層ＬＣを挟んで対向する第１測定電極ＭＥ１および第２測定電極ＭＥ２とを有する。厳密には、第１測定電極ＭＥ１と液晶層ＬＣとの間および第２測定電極ＭＥ２と液晶層ＬＣとの間にはそれぞれ配向膜が設けられている。第１測定電極ＭＥ１および第２測定電極ＭＥ２は、シール領域Ｒｓの内側（シール領域Ｒｓよりも送受信領域Ｒ１側）に配置されている。
　走査アンテナ１０００Ａは、ｒＤＣモニター用容量部ＭＶｒを有することにより、ｒＤＣモニター用容量ＣMVrのｒＤＣ電圧値を測定することができる。
　ｒＤＣモニター用容量ＣMVrの位置、すなわち第１測定電極ＭＥ１および第２測定電極ＭＥ２の位置は、シール領域Ｒｓから１０ｍｍ以上離れていることが好ましい。すなわち、第１測定電極ＭＥ１および第２測定電極ＭＥ２は、シール領域Ｒｓから１０ｍｍ未満の領域に重ならないように配置されることが好ましい。これは、シール領域Ｒｓを形成するシール樹脂から液晶層ＬＣに溶出する（例えば未硬化成分に由来する）イオン性不純物の影響を受けないようにするためである。
　多くのアンテナ単位領域は、ｒＤＣモニター用容量ＣMVrよりもシール領域Ｒｓから離れているので、送受信領域Ｒ１におけるアンテナ単位領域の液晶容量Ｃｌｃの液晶層ＬＣは、非送受信領域Ｒ２のｒＤＣモニター用容量ＣMVrの液晶層ＬＣよりも、シール領域Ｒｓを形成する樹脂の影響を受け難い傾向にある。ｒＤＣモニター用容量ＣMVrの液晶層ＬＣがシール領域Ｒｓを形成する樹脂の影響を受けると、ｒＤＣモニター用容量ＣMVrのｒＤＣ電圧値と、アンテナ単位領域における液晶容量のｒＤＣ電圧値とが大きく異なることになる。この場合、ｒＤＣモニター用容量ＣMVrのｒＤＣ電圧値の測定値から、アンテナ単位領域の液晶容量ＣlcのｒＤＣ電圧値を推測するのが難しいことがある。第１測定電極ＭＥ１および第２測定電極ＭＥ２を、シール領域Ｒｓから１０ｍｍ以上離れて配置することで、このような問題の発生を抑制することができる。
　図２７（ａ）に示すように、ｒＤＣモニター用容量部ＭＶｒは、ＴＦＴ基板１００Ａにおいて、第１測定電極接続部（「接続配線」ともいう。）Ｍ１Ｌと、第１測定電極接続部Ｍ１Ｌを覆う絶縁層１３と、絶縁層１３上に形成された第１測定電極ＭＥ１とを有する。第１測定電極接続部Ｍ１Ｌは、ゲート電極３と同じ導電膜（ゲートメタル層）から形成されている。絶縁層１３は、第１測定電極接続部Ｍ１Ｌに達する開口部１３ａを少なくとも１つ有する。第１測定電極ＭＥ１は、パッチ電極１５と同じ導電膜（パッチメタル層）から形成されている。第１測定電極ＭＥ１は、絶縁層１３上および開口部１３ａ内に形成され、開口部１３ａ内で第１測定電極接続部Ｍ１Ｌと接する。
　絶縁層１３は、例えば、ゲート絶縁層４および第１絶縁層１１（図３参照）を含む。
　ｒＤＣモニター用容量部ＭＶｒは、第１測定電極ＭＥ１を覆う第２絶縁層１７をさらに有してもよい。
　図２７（ａ）に示すように、ｒＤＣモニター用容量部ＭＶｒは、スロット基板２００Ａにおいて、液晶層ＬＣを介して第１測定電極ＭＥ１と対向する部分を有する第２測定電極ＭＥ２を有する。第２測定電極ＭＥ２は、スロット電極５５と同じ導電膜から形成され、スロット電極５５の延設部分５５ｅとは電気的に分離されている。「スロット電極５５の延設部分５５ｅ」は、スロット電極５５から非送受信領域Ｒ２に延設された部分である。スロット電極５５の延設部分５５ｅは省略され得る。
　ｒＤＣモニター用容量部ＭＶｒは、第２測定電極ＭＥ２を覆う第４絶縁層５８をさらに有してもよい。
　第１測定電極ＭＥ１および第２測定電極ＭＥ２は、それぞれ、例えばおよそ１ｃｍ角の矩形状である。ここで、第１測定電極ＭＥ１の形状および大きさは、ＴＦＴ基板１００Ａの法線方向から見たときのものをいい、第２測定電極ＭＥ２の形状および大きさは、スロット基板２００Ａの法線方向から見たときのものをいうことにする。第１測定電極ＭＥ１および第２測定電極ＭＥ２の形状や大きさは、第１測定電極ＭＥ１と第２測定電極ＭＥ２とが液晶層ＬＣを介して対向する部分を有していればよく、特に限定されない。第１測定電極ＭＥ１と第２測定電極ＭＥ２とは、同じ形状および大きさを有していてもよいし、形状および／または大きさにおいて異なっていてもよい。ｒＤＣモニター用容量部ＭＶｒのｒＤＣ電圧値をより正確に測定するためには、第１測定電極ＭＥ１と第２測定電極ＭＥ２とが同じ形状および大きさを有していることが好ましい。
　ｒＤＣモニター用容量部ＭＶｒの構造は例示したものに限られない。例えば、第１測定電極接続部Ｍ１Ｌは、ゲート電極３と同じ導電膜を用いて形成されていなくてもよい。トランスファー端子接続部１５ｐｔは、パッチ電極１５と同じ導電膜を用いて形成されていなくてもよい。ただし、これらは、それぞれ、ＴＦＴ基板１００Ａが有する導電層（ゲートメタル層、ソースメタル層およびパッチメタル層を含む）のいずれかの導電層内に形成することが好ましい。この場合、走査アンテナの製造工程数（例えばフォトマスク数）を増やすことなくｒＤＣモニター用容量部を形成することができる。
　絶縁層１３は開口部１３ａを１つ有してもよいし、複数有してもよい。この例では、絶縁層１３は複数の開口部１３ａを有するので、第１測定電極ＭＥ１と第１測定電極接続部Ｍ１Ｌとの間の電気的接続の安定性を向上させることができる。開口部１３ａは、ｒＤＣモニター用容量部ＭＶｒに設けられていなくてもよい。例えば、絶縁層１３は、ｒＤＣモニター用容量部ＭＶｒ以外の領域に少なくとも１つの開口部を有し、第１測定電極ＭＥ１の延設部が絶縁層１３上および開口部内に形成され、第１測定電極ＭＥ１の延設部が開口部内で第１測定電極接続部Ｍ１Ｌと接していてもよい。
　・測定電極トランスファー部Ｍ２Ｐおよび測定電極トランスファー端子部Ｍ２ＰＴ
　図２６および図２７に示すように、測定電極トランスファー部Ｍ２Ｐは、ＴＦＴ基板１００Ａが有する測定電極トランスファー端子部Ｍ２ＰＴと、第２測定電極ＭＥ２との接続部である。測定電極トランスファー部Ｍ２Ｐは、この例では、シール領域Ｒｓ内に配置されている。例えば図７を参照して説明したトランスファー部と同様に、導電性ビーズ７１を含む樹脂（シール樹脂）７３（「シール部７３」ということもある。）を介して、測定電極トランスファー端子部Ｍ２ＰＴと、第２測定電極ＭＥ２とを接続する。シール部７３は、導電性ビーズ７１を有することにより、図２７の上下方向にのみ導電性を有し、紙面に垂直方向には導電性を有しない。
　測定電極トランスファー部Ｍ２Ｐにおいて、ＴＦＴ基板１００Ａは、測定電極トランスファー端子部Ｍ２ＰＴを有する。
　測定電極トランスファー端子部Ｍ２ＰＴは、第２測定電極接続部（「接続配線」ともいう。）Ｍ２Ｌと、第２測定電極接続部Ｍ２Ｌを覆う絶縁層１３と、絶縁層１３上に形成されたトランスファー端子接続部１５ｐｔとを有する。第２測定電極接続部Ｍ２Ｌは、第１測定電極接続部Ｍ１Ｌと同じ導電膜を用いて形成され、第１測定電極接続部Ｍ１Ｌとは電気的に分離されている。絶縁層１３は、第２測定電極接続部Ｍ２Ｌに達する開口部１３ｂを少なくとも１つ有する。トランスファー端子接続部１５ｐｔは、パッチ電極１５と同じ導電膜を用いて形成されている。トランスファー端子接続部１５ｐｔは、絶縁層１３上および開口部１３ｂ内に形成され、開口部１３ｂ内で第２測定電極接続部Ｍ２Ｌと接する。
　測定電極トランスファー端子部Ｍ２ＰＴは、例えば、トランスファー端子部ＰＴ（例えば図４（ｃ）参照）と同じ積層構造を有することが好ましい。
　測定電極トランスファー部Ｍ２Ｐにおいて、スロット基板２００Ａは、第２測定電極ＭＥ２の延設部ＭＥ２ｅと、第２測定電極ＭＥ２の延設部ＭＥ２ｅを覆う第４絶縁層５８とを有し、第４絶縁層５８は、第２測定電極ＭＥ２の延設部ＭＥ２ｅの一部を露出する開口部５８ａを少なくとも１つ有する。
　測定電極トランスファー部Ｍ２Ｐにおいて、第２測定電極ＭＥ２は、ＴＦＴ基板１００Ａが有する第２測定電極接続部Ｍ２Ｌと電気的に接続される。
　なお、測定電極トランスファー部Ｍ２Ｐ（測定電極トランスファー端子部Ｍ２ＰＴ）は、シール領域Ｒｓ内に配置されていなくてもよい。例えば非送受信領域Ｒ２のうちシール領域Ｒｓの外側に配置されていてもよい。
　測定電極トランスファー端子部Ｍ２ＰＴの構造は例示したものに限られない。例えば、第２測定電極接続部Ｍ２Ｌは、第１測定電極接続部Ｍ１Ｌと同じ導電膜を用いて形成されていなくてもよい。トランスファー端子接続部１５ｐｔは、パッチ電極１５と同じ導電膜を用いて形成されていなくてもよい。走査アンテナの製造工程数（フォトマスク数）が増えることを抑制する観点からは、これらは、それぞれ、ＴＦＴ基板１００Ａが有する導電層（ゲートメタル層、ソースメタル層およびパッチメタル層を含む）のいずれかの導電層内に形成することが好ましい。
　図２８（ｂ）に示すように、パッチメタル層は、シール領域Ｒｓ内に、トランスファー端子接続部１５ｐｔとは電気的に分離されたシール領域部１５ｐｓを有していてもよい。ＴＦＴ基板１００Ａは、例えば、シール領域Ｒｓ内において、トランスファー端子部ＰＴ（例えば図４（ｃ）参照）と同じ積層構造を有することが好ましい。これにより、ＴＦＴ基板１００Ａの電極または端子と、スロット基板２００Ａの電極または端子とを接続するトランスファー部を、シール領域Ｒｓ内に形成することができる。
　・第１測定電極端子部Ｍ１Ｔおよび第２測定電極端子部Ｍ２Ｔ
　図２６および図２７に示すように、第１測定電極端子部Ｍ１Ｔおよび第２測定電極端子部Ｍ２Ｔは、走査アンテナ１０００Ａの非送受信領域Ｒ２の内、シール領域Ｒｓの外側（シール領域Ｒｓの液晶層ＬＣ側とは反対側）において、ＴＦＴ基板１００Ａに設けられる。第１測定電極端子部Ｍ１Ｔおよび第２測定電極端子部Ｍ２Ｔは、液晶層ＬＣおよびスロット基板２００Ａを有しない。すなわち、第１測定電極端子部Ｍ１Ｔおよび第２測定電極端子部Ｍ２Ｔにおいて、ＴＦＴ基板１００Ａが露出されている。
　図２７（ａ）に示すように、第１測定電極端子部Ｍ１Ｔは、第１測定電極接続部Ｍ１Ｌと、第１測定電極接続部Ｍ１Ｌを覆う絶縁層１３および第２絶縁層１７とを有する。絶縁層１３および第２絶縁層１７は、第１測定電極接続部Ｍ１Ｌに達するコンタクトホールＣＨ７を有する。
　コンタクトホールＣＨ７は、透明導電層（不図示）で覆われていてもよい。すなわち、第１測定電極端子部Ｍ１Ｔは、第２絶縁層１７上およびコンタクトホールＣＨ７内に形成された透明導電層をさらに有し、透明導電層はコンタクトホールＣＨ７内で第１測定電極接続部Ｍ１Ｌと接していてもよい。
　図２７（ｂ）に示すように、第２測定電極端子部Ｍ２Ｔは、第２測定電極接続部Ｍ２Ｌと、第２測定電極接続部Ｍ２Ｌを覆う絶縁層１３および第２絶縁層１７とを有する。絶縁層１３および第２絶縁層１７は、第２測定電極接続部Ｍ２Ｌに達するコンタクトホールＣＨ８を有する。
　コンタクトホールＣＨ８は、透明導電層（不図示）で覆われていてもよい。すなわち、第２測定電極端子部Ｍ２Ｔは、第２絶縁層１７上およびコンタクトホールＣＨ８内に形成された透明導電層をさらに有し、透明導電層はコンタクトホールＣＨ８内で第２測定電極接続部Ｍ２Ｌと接していてもよい。
　図２８（ａ）に示すように、この例では、第１測定電極接続部Ｍ１Ｌは、第１測定電極ＭＥ１に重なる部分と、第１測定電極端子部Ｍ１Ｔを形成する部分と、シール領域Ｒｓをまたいで両者の間に延設されている部分とを含む。第２測定電極接続部Ｍ２Ｌは、図２８（ａ）に示すように、第２測定電極端子部Ｍ２Ｔを形成する部分と、測定電極トランスファー端子部Ｍ２ＰＴと形成する部分と、両者の間に延設されている部分とを含む。
　・走査アンテナ１０００Ａの製造方法
　走査アンテナ１０００Ａの製造方法の一例について説明する。
　まず、以下で、ＴＦＴ基板１００Ａの製造方法を説明する。なお、図５を参照して説明したＴＦＴ基板１０１の製造方法と同様である事項については、説明を省略することがある。
　誘電体基板１および下地絶縁膜２上に、ゲート用導電膜を形成し、ゲート用導電膜をパターニングすることによって、ゲートメタル層を形成する。ゲートメタル層は、送受信領域Ｒ１においてゲート電極３およびゲートバスラインＧＬを含み、非送受信領域Ｒ２において第１測定電極接続部Ｍ１Ｌおよび第２測定電極接続部Ｍ２Ｌを含む。
　ゲートメタル層上にゲート絶縁層４、半導体層５、ソースメタル層および第１絶縁層１１をこの順で形成する。
　この後、ゲート絶縁層４および第１絶縁層１１（すなわち絶縁層１３）を一括してエッチングすることにより、ゲート絶縁層４および第１絶縁層１１に、第１測定電極接続部Ｍ１Ｌに達する開口部１３ａが形成される。この工程において、ゲート絶縁層４および第１絶縁層１１に、第２測定電極接続部Ｍ２Ｌに達する開口部１３ｂがさらに形成されてもよい。
　次いで、第１絶縁層１１上、開口部１３ａ内および開口部１３ｂ内に、パッチ用導電膜を形成し、パッチ用導電膜をパターニングすることによって、パッチメタル層を形成する。パッチメタル層は、送受信領域Ｒ１においてパッチ電極１５を含み、非送受信領域Ｒ２のｒＤＣモニター用容量部ＭＶｒにおいて第１測定電極ＭＥ１を含む。第１測定電極ＭＥ１は、第１絶縁層１１上および開口部１３ａ内に形成され、開口部１３ａ内で第１測定電極接続部Ｍ１Ｌに接する。パッチメタル層は、非送受信領域Ｒ２のシール領域Ｒｓにおいてシール領域部１５ｐｓをさらに含んでもよい。シール領域部１５ｐｓは、第１絶縁層１１上および開口部１３ｂ内に形成され、開口部１３ｂ内で第２測定電極接続部Ｍ２Ｌに接する。
　次いで、パッチメタル層上および第１絶縁層１１上に第２絶縁層１７を形成する。
　この後、第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４（すなわち、第２絶縁層１７および絶縁層１３）を一括してエッチングすることにより、第２絶縁層１７、第１絶縁層１１およびゲート絶縁層４に、第１測定電極接続部Ｍ１Ｌに達するコンタクトホールＣＨ７および第２測定電極接続部Ｍ２Ｌに達するコンタクトホールＣＨ８が形成される。
　この後、第２絶縁層１７上に透明導電膜を形成し、透明導電膜をパターニングする。このようにして、ＴＦＴ基板１００Ａが形成される。
　続いて、スロット基板２００Ａの製造方法を説明する。なお、上述したスロット基板２０１の製造方法と同様である事項については、説明を省略することがある。
　誘電体基板５１および第３絶縁層５２上に金属膜を形成し、これをパターニングすることによって、スロット電極５５を含む層を形成する。スロット電極５５を含む層を「スロットメタル層」と呼ぶことがある。スロットメタル層は、スロット電極５５と、スロット電極の延設部分５５ｅと、非送受信領域Ｒ２のｒＤＣモニター用容量部ＭＶｒにおいて第２測定電極ＭＥ２とを含む。
　次いで、スロットメタル層上に、第４絶縁層５８を形成する。この後、非送受信領域Ｒ２のシール領域Ｒｓにおいて、第２測定電極ＭＥ２の延設部ＭＥ２ｅの一部を露出する開口部５８ａを形成する。
　この後、第４絶縁層５８上に透明導電膜を形成し、透明導電膜をパターニングする。このようにして、スロット基板２００Ａが形成される。
　上述の様にして得られたＴＦＴ基板１００Ａおよびスロット基板２００Ａの液晶層側に配置される表面に配向膜を付与し、所定の配向処理を施す。配向処理は、例えばラビング処理または光配向処理である。ＴＦＴ基板１００Ａおよびスロット基板２００Ａの表面に所定のパターンのシール材を付与し、貼り合せた後、例えば真空注入法で液晶材料を注入する。必要に応じて、駆動回路が実装または接続される。このようにして、本発明の実施形態による走査アンテナ１０００Ａ用の液晶パネルが得られる。以下では、走査アンテナ１０００Ａが有する液晶パネルを液晶パネル１００ＰＡと呼ぶことにする。液晶パネル１００ＰＡのスロット基板２００Ａに空気層を介して対向するように反射導電板６５を配置し、走査アンテナ用の制御回路（液晶パネル用駆動回を含んでもよい。）を接続し、走査アンテナ１０００Ａが得られる。
　なお、上述したようにして作製された液晶パネル１００ＰＡに、後述する残留ＤＣ電圧を安定化する工程を行ってもよい。残留ＤＣ電圧を安定化する工程は、液晶パネル１００ＰＡに駆動回路を実装または接続するまでに行ってもよいし、完了した後に行ってもよい。もちろん、最終的に走査アンテナ１０００Ａを作製した後で、残留ＤＣ電圧を安定化する工程を行ってもよい。
　図２９を参照して、走査アンテナ１０００Ａの残留ＤＣ電圧値を求める方法をさらに具体的に説明する。以下では、走査アンテナ１０００Ａの液晶パネル１００ＰＡの状態で、ｒＤＣ電圧値を求める例を説明するが、これに限定されず、液晶パネル１００ＰＡを作製した後の任意の段階で行ってよい。また、液晶パネル１００ＰＡに限られず、他の液晶装置について、ｒＤＣ電圧値を求めることもできる。
　図２９は、ｒＤＣ電圧値を求めるシステムの全体を示す模式図である。このシステムは、液晶パネル１００ＰＡを受容し安定に固定するステージ４００と、ｒＤＣ電圧測定装置５００とを有している。ステージ４００は、支持板４２０と、支持板４２０の所定の位置に配置された複数の固定治具４４０ａ、４４０ｂおよび４４０ｃを有している。複数の固定治具４４０ａ、４４０ｂおよび４４０ｃは、液晶パネル１００ＰＡの大きさに応じて適宜配置され、その位置は可動であってもよい。例えば、液晶パネル１００ＰＡを介して対向するように配置されている固定治具４４０ａと４４０ｃとの少なくとも一方を可動できるようにし、固定治具４４０ａと４４０ｃとの間で、液晶パネル１００ＰＡを挟持するようにしてもよい。あるいは、固定治具４４０ａおよび４４０ｃの一方を省略して、液晶パネル１００ＰＡの異なる方向に延びる２つの辺に当接する固定治具４４０ａまたは４４０ｃと４４０ｂとを用いてもよい。
　ｒＤＣ電圧測定装置５００は、ステージ４００の所定の位置に安定に固定された液晶パネル１００ＰＡが有するモニター用容量部ＭＶｒ（ここでは４つのモニター用容量部ＭＶｒ１～ＭＶｒ４のそれぞれ）の第１測定電極端子部Ｍ１Ｔおよび第２測定電極端子部Ｍ２Ｔに、所定の電圧を印加する、および／または、電流を測定することができる。
　ｒＤＣ電圧測定装置５００は、波形発生回路５２０、電流測定回路５３０および共通電圧発生回路５４０と、コントローラ（制御回路）５６０とを有している。コントローラ５６０は、演算回路５６２とメモリ５６４とを有し、波形発生回路５２０、電流測定回路５３０および共通電圧発生回路５４０を制御する。
　コントローラ５６０は、例えば、汎用コンピュータ（例えばパーソナルコンピュータ）であってよく、後述する工程を含むフロー（アルゴリズム）を実行するようにプログラムがインストールされた演算回路（プロセッサ）５６２とメモリ５６４とによって構成され得る。波形発生回路５２０は、例えばファンクションジェネレータであってもよく、電流測定回路５３０は、例えば電流計であってもよい。共通電圧発生回路５４０は、例えば、走査アンテナにおけるスロット電圧やＬＣＤパネル用の共通電圧（対向電圧）を発生できる回路である。共通電圧発生回路５４０は、ＤＣ電圧発生回路または振動電圧発生回路であってよい。
　図２３および図２４に示した液晶容量のＶ－Ｉ曲線は、例えば、ｒＤＣ電圧測定装置５００を用いて、以下の様にして測定される。なお、図２３および図２４には、モニター用容量を作製直後（電圧未印加）と、ストレス印加後とに求めたＶ－Ｉ曲線を示している。
　ｒＤＣ電圧測定装置５００は、ストレスの印加およびｒＤＣ電圧値の測定を行うことができる。例えば、液晶パネル１００ＰＡが有するモニター用容量ＣMVr1について、Ｖ－Ｉ曲線は以下の様にして生成される。
　まず、モニター用容量ＣMVr1が有する一対の電極（第１測定電極ＭＥ１および第２測定電極ＭＥ２）の一方の電極（第１測定電極ＭＥ１）に正負対称な三角波電圧を印加しながら、他方の電極（第２測定電極ＭＥ２）に流れる電流を測定する。ｒＤＣ電圧測定装置５００は、波形発生回路５２０から出力される三角波電圧を第１測定電極端子部Ｍ１Ｔに供給し、第２測定電極端子部Ｍ２Ｔに流れる電流を電流測定回路５３０で測定する。測定装置５００の２つの端子と、波形発生回路５２０の出力および電流測定回路５３０の入力との接続（切替）、波形発生回路５２０から出力される三角波電圧の波形（周波数、振幅）や出力するタイミングはコントローラ５６０によって制御される。
　波形発生回路５２０から出力された三角波電圧の電圧値と、電流測定回路５３０によって求められた電流値とから、演算回路５６２はＶ－Ｉ曲線を生成する。なお、「Ｖ－Ｉ曲線を生成する」とは、三角波電圧の１周期にわたって、三角波電圧の電圧値と電流値との関係を取得することを意味し、Ｖ－Ｉ曲線そのものを作成することを要しない。下記に説明する、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求められればよい。
　演算回路５６２は、得られたＶ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める。この工程は、例えば、極値を求める公知のアルゴリズムと、最大値および／または最小値を求める公知のアルゴリズムとを用いて実行され得る。ＶｍａｘおよびＶｍｉｎはメモリ５６４に例えば一時的に記憶される。なお、ＶｍａｘおよびＶｍｉｎは、正の値も負の値もとり得る。
　演算回路５６２は、さらに、ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める。加算および除算は公知のアルゴリズムを用いて実行される。
　測定装置５００は、ｒＤＣ電圧値を出力する回路をさらに備えてもよい。例えば、表示装置をさらに有し、ｒＤＣ電圧値を表示装置に表示したり、Ｖ－Ｉ曲線を表示したりしてもよい。もちろん、プリンターに出力したり、他の記憶装置に出力してもよい。
　ｒＤＣ電圧測定装置５００を用いて例えば図３０のフローチャートに示すフロー（アルゴリズム）に従って、ストレス印加後のｒＤＣ電圧値の増大に応じてスロット電圧を設定することができる。
　モニター用容量を作製直後には、図３０の工程Ｓ２からスタートし、まず、初期のｒＤＣ電圧値を求める。ｒＤＣ電圧値は、上述のように、第１測定電極に三角波電圧を与え、第２測定電極から電流を測定する。この工程Ｓ２で、三角波電圧の１周期にわたる、三角波電圧の電圧値と電流値との関係が取得される（すなわち、Ｖ－Ｉ曲線が生成される）。続く、工程Ｓ３では、上述したように、Ｖ－Ｉ曲線に基づいて、ｒＤＣ電圧値を求める。
　工程Ｓ４で、前回のｒＤＣ電圧値の有無が判断され、「無」の場合、ストレス印加工程Ｓ１が行われる。工程Ｓ１は、液晶素子の動作に液晶層に印加される電圧を模擬した電圧が印加される。例えば、液晶装置が走査アンテナの場合、第１測定電極（パッチ電極に対応）にＡＣ電圧（例えば、６０Ｈｚで極性が反転する振動電圧）が印加され、第２測定電極（スロット電極に対応）にたとえばＤＣ電圧が印加される。ＡＣ電圧を正負対称な電圧に、ＤＣ電圧を重畳させることによって、実際の液晶装置の液晶層に印加される電圧に直流成分が含まれている状態を模擬する。ストレスを印加する時間および／またはＤＣ電圧の値は適宜設定される。
　ストレス印加（工程Ｓ１）後、上記の工程Ｓ２、Ｓ３を経て、ｒＤＣ電圧値を求める。次に、工程Ｓ４で、前回のｒＤＣ電圧値が「有る」と判断され、工程Ｓ５で、前回のｒＤＣ電圧値と今回のｒＤＣ電圧値との差を求める。工程Ｓ６では、得られたｒＤＣ電圧値の差を相殺するようにスロット電圧をシフトさせる。
　その後、新たに設定されたスロット電圧に対して、第２測定電極に与えるＤＣ電圧を設定する。典型的には、スロット電圧をシフトさせたのと同じだけＤＣ電圧をシフトさせる。この後、工程Ｓ１から工程Ｓ６を繰り返す。
　このようにして、ｒＤＣ電圧値の経時変化を測定することができる。例えば、液晶材料の違いによる、ｒＤＣ電圧値の大きさの違いや経時変化の違いを評価することができる。
　図２９に示したｒＤＣ電圧測定装置５００と実質的に同じ機能を持つｒＤＣ電圧測定回路は、例えば、図３１に示す回路基板６００に実装または形成され得る。
　図３１に示す走査アンテナ１０００Ｂは、走査アンテナ１０００Ａと回路基板６００とを有している。回路基板６００は、走査アンテナの駆動回路５５０とともにｒＤＣ電圧測定回路５００ａとを有している。回路基板６００が有するｒＤＣ電圧測定回路５００ａは、図２９に示したｒＤＣ電圧測定装置５００と実質的に同じ構成を有している。すなわち、回路基板６００は、走査アンテナのソースバスライン、ゲートバスラインおよびスロット電極に供給する所定の信号を供給する駆動回路（ゲートドライバ、ソースドライバおよび共通電圧調整回路（スロット電圧調整回路）を含む）５５０と、上述の波形発生回路５２０、電流測定回路５３０および共通電圧発生回路５４０と、コントローラ（制御回路）５６０とを含むｒＤＣ電圧測定回路５００ａとを有している。これらの回路は、例えば、ＩＣとして実装され得る。個々の回路は公知の回路であってよい。例えば、電流測定回路５３０は、シャント抵抗を用いた公知の電流測定回路であってよい。なお、ここでは、回路基板６００が駆動回路５５０およびｒＤＣ電圧測定回路５００ａを有している例を示したが、これは複数の回路基板に分けて設けられてもよい。また、これらの回路の一部を走査アンテナ１０００Ａの例えばＴＦＴ基板にモノリシックに形成してもよい。
　図３１に示す走査アンテナ１０００Ｂは、ｒＤＣ電圧測定回路５００ａを有するので、ｒＤＣ電圧値の変化に応じて、スロット電圧を最適化することができる。
　すなわち、走査アンテナ１０００Ｂは、駆動回路５５０とｒＤＣ電圧測定回路５００ａとをさらに備え、駆動回路５５０およびｒＤＣ電圧測定回路５００ａは、モニター用容量が有する一対の電極の内の一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程と、Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程と、ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程と、残留ＤＣ電圧値を相殺するように、アクティブ領域の複数の液晶容量に供給する共通電圧（スロット電圧）を設定する工程とを実行するように構成されている。
　走査アンテナ１０００Ｂの駆動方法を図３２のフローチャートを参照して説明する。コントローラ（制御回路）５６０が有する演算回路（プロセッサ）５６２が、図３２のフローチャートに示されているフロー（アルゴリズム）に従って各工程の処理を実行するまたは駆動回路５５０およびｒＤＣ電圧測定回路５００ａを制御する。
　まず、走査アンテナ１０００Ｂは、上述した方法で求められたｒＤＣ電圧値を初期のｒＤＣ電圧値として記憶する（工程Ｓ１１）。このｒＤＣ電圧値を相殺するようにスロット電圧が設定されている。ｒＤＣ電圧値とスロット電圧の値との差は１００ｍＶ以下に設定されていれば、ｒＤＣ電圧値は実質的に相殺されていると言える。ＬＣＤパネルにおいてｒＤＣ電圧値と共通電圧との差が１００ｍＶ以下であれば、６０Ｈｚ駆動でフリッカーが視認されないので、１００ｍＶがｒＤＣ電圧値と共通電圧との差の上限と考えることができる。ただし、走査アンテナ１０００Ｂに用いられる液晶材料は、ＬＣＤパネルに用いられる液晶材料よりも劣化しやすいので、ｒＤＣ電圧値とスロット電圧の値との差は、５０ｍＶ以下が好ましく、２０ｍＶ以下がさらに好ましい。典型的には、スロット電圧はｒＤＣ電圧値と同じ値を有するＤＣ電圧にされる。この工程は、ｒＤＣ電圧値の測定方法を除いて、従来のＬＣＤ等と同じである。
　初期設定された走査アンテナ１０００Ｂは、通常動作を行う（工程Ｓ１２）。すなわち、通常の駆動方法で、走査アンテナ１０００Ｂが駆動される。この間に液晶材料が劣化し、ｒＤＣ電圧値が上昇する。そこで、本実施形態による駆動方法では、上述した方法で、Ｖ－Ｉ曲線を生成（工程Ｓ１３）し、その測定結果に基づいて、ｒＤＣ電圧値を求める（工程Ｓ１４）。
　次に、記憶されているｒＤＣ電圧値と今回得られたｒＤＣ電圧値との差を求めるとともに、今回得られたｒＤＣ電圧値を記憶する（工程Ｓ１５）。このとき、初期に設定したｒＤＣ電圧値を上書きしてもよいし、別途記憶してもよい。また、新たなｒＤＣ電圧値を記憶する工程は、以下に説明する工程Ｓ１６において行ってもよい。
　次に、得られたｒＤＣ電圧値の差を相殺するように、スロット電圧をシフトさせる（工程Ｓ１６）。例えば、得られたｒＤＣ電圧値の差と同じ値だけスロット電圧をシフトさせる。なお、この時点におけるｒＤＣ電圧値とスロット電圧の値との差が１００ｍＶ以下になるように、スロット電圧の値を設定できれば、他の処理を用いてもよい。
　なお、図３２に示したフローは必要に応じて繰り返される。繰り返しのタイミング、すなわち、工程Ｓ１３を行うタイミングは、適宜設定され得る。例えば、走査アンテナ１０００ＢにおけるｒＤＣ電圧値の変化を予め求めておき、例えば、ｒＤＣ電圧値の絶対値が１０ｍＶ超増大することが無いように（工程Ｓ１５で求められるｒＤＣ電圧値の差が１０ｍＶを超えないように）、通常動作（工程Ｓ１２）の時間を設定してもよい。あるいは、安全を見越して、比較的に短い時間（例えば１時間）毎に工程Ｓ１３を行うようにしてもよい。この場合、走査アンテナ１０００Ｂは、例えば、通常動作を行っている時間を計測および／または積算する回路、あるいは、通常動作を行っているフレーム数を計数および／または積算する回路を有する。
　ｒＤＣ電圧の測定は、別途設けたモニター用容量を用いて行ってもよいし、アクティブ領域の液晶容量を用いて行ってもよい。すなわち、走査アンテナのアクティブ領域内の複数のアンテナ単位が有する液晶容量の内の互いに隣接する２以上の液晶容量の群について、群に属する２以上の液晶容量の全ての一方の電極（パッチ電極）に正負対称な三角波電圧を印加しながら、他方の電極（スロット電極）に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成すればよい。なお、アクティブ領域内の液晶容量を用いてｒＤＣ電圧値を求める場合、図３２における工程Ｓ１３を行っている間は通常動作を停止する必要がある。
　一方、別途設けたモニター用容量を用いる場合には、通常動作を停止することなく、Ｖ－Ｉ曲線を生成することができる。ただし、モニター用容量についてＶ－Ｉ曲線を生成する工程を行っていない期間であって、アクティブ領域の複数の液晶容量のいずれかに電圧が印加されている間には、モニター用容量にアクティブ領域の複数の液晶容量に印加されている電圧の平均値または最大値の電圧を印加する工程をさらに包含することが好ましい。液晶層に印加される電圧の大きさおよび時間によって、液晶材料の劣化の程度、ひいてはｒＤＣ電圧値の上昇の程度が変わるので、モニター用容量の液晶層に、アクティブ領域の液晶容量の液晶層と同様の電圧印加履歴を与えることが好ましい。平均値を用いるか最大値を用いるかは、適宜設定され得る。複数の液晶容量に印加されている電圧の平均値または最大値の電圧は、演算回路５６２が公知のアルゴリズムに従って求める。平均値を用いる場合、その時点の最適な条件に近い条件を決定できる利点が得られ、最大値を用いる場合、長期の使用において、最適に近い条件となるので、アンテナ特性としての劣化が目立ちにくい利点が得られる。
　上述した本発明の実施形態による駆動方法を採用すると、ｒＤＣ電圧値の増大に伴う走査アンテナの特性の変化（例えば共振周波数の変化）を抑制することできる。また、液晶層に印加される直流電圧を低下させるので、液晶材料の電気分解を抑制することできる。すなわち、走査アンテナの信頼性を向上させることができる。
　図３３は走査アンテナに用いられる液晶パネルＬＣＰ１およびＬＣＰ２のｒＤＣ電圧値のストレス印加時間依存性を模式的に示すグラフである。横軸は、ストレス印加時間で、縦軸は、ｒＤＣ電圧値を表す。液晶パネルＬＣＰ１およびＬＣＰ２は、用いている液晶材料の種類が異なる。ストレスは、例えば、図２３を参照して説明したのと同様に、５Ｖの直流電圧および振幅が±３Ｖ、６０Ｈｚの矩形波ＡＣ電圧を一対の電極に印加する。ｒＤＣ電圧値の測定に用いる三角波電圧の周波数は例えば１０Ｈｚ、振幅は例えば±１０Ｖである。
　走査アンテナに用いる液晶材料は、種類が異なって、概ね図３３に示すように、ｒＤＣ電圧値は、初期に大きく増大し、比較的短時間で、飽和値に到達する。例えば、上記のストレス条件では、液晶材料に依らず、約２時間で飽和に達する。
　走査アンテナに用いる液晶材料のｒＤＣ電圧値が比較的短時間で飽和値に到達することを利用して、走査アンテナ用の液晶パネル１００を製造した後（製品出荷前）に、残留ＤＣ電圧を安定化する工程を行ってもよい。
　安定化工程は、例えば図３４のフローチャートに示すフロー（アルゴリズム）に従って実行され得る。
　まず、モニター用容量およびアクティブ領域の複数の液晶容量のそれぞれが有する一対の電極の内の一方の電極に極性が反転するＡＣ電圧を与えつつ、他方の電極にＤＣ電圧を与える（工程Ｓ２１）。その後に、モニター用容量の一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する（工程Ｓ２２）。Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求め、ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める（工程Ｓ２３）。次に、前回のｒＤＣ電圧値の有無が判断され、「無」の場合、ストレス印加工程Ｓ２１が行われる（工程Ｓ２４）。前回のｒＤＣ電圧値が「有」のとき、前回の残留ＤＣ電圧値と今回の残留ＤＣ電圧値との差を求める（工程２５）。次に、この差が所定値以下か否かの正否を判定する（工程Ｓ２６）。この判定結果が正になるまで、上記の工程Ｓ２１～Ｓ２６を繰り返す。所定の値は、例えば、工程Ｓ２５で求められるｒＤＣ電圧値の差が、１０ｍＶ以下となるように設定される。ストレス印加工程Ｓ２１において印加されるＤＣ電圧は、複数回繰り返される間、一定であってもよいし、ｒＤＣ電圧値の変化に応じて、実質的に同じＤＣ電圧が印加されるように変化させてもよい。
　もちろん、モニター用容量を用いて、ｒＤＣ電圧が飽和に到達するストレス印加条件を予め求めておき、走査アンテナ用液晶パネルのアクティブ領域の液晶容量にその条件のストレスを与えてもよい。この場合、走査アンテナ用液晶パネルにモニター用容量を設ける必要は必ずしもない。すなわち、図２３に示したように、あるストレス印加条件でｒＤＣ電圧値が飽和に到達することが走査アンテナ用液晶パネルと別に作製したモニター用容量を用いた実験で予めわかっていれば、その同じ条件のストレスを走査アンテナ用液晶パネルのアクティブ領域の液晶容量に印加すればよい。このとき、走査アンテナ用液晶パネルは、いわゆるスタティック駆動すればよい。全てのゲートバスラインにＴＦＴをオン状態にする信号電圧を印加し、ソースバスラインから所定のＡＣ電圧を供給するとともに、スロット電極に所定のＤＣ電圧を供給すればよい。
　本発明の実施形態による走査アンテナは、必要に応じて、例えばプラスチック製の筺体に収容される。筺体にはマイクロ波の送受信に影響を与えない誘電率εMが小さい材料を用いることが好ましい。また、筺体の送受信領域Ｒ１に対応する部分には貫通孔を設けてもよい。さらに、液晶材料が光に曝されないように、遮光構造を設けてもよい。遮光構造は、例えば、ＴＦＴ基板１０１の誘電体基板１および／またはスロット基板２０１の誘電体基板５１の側面から誘電体基板１および／または５１内を伝播し、液晶層に入射する光を遮光するように設ける。誘電異方性ΔεMが大きな液晶材料は、光劣化しやすいものがあり、紫外線だけでなく、可視光の中でも短波長の青色光も遮光することが好ましい。遮光構造は、例えば、黒色の粘着テープなどの遮光性のテープを用いることによって、必要な個所に容易に形成できる。
　走査アンテナのアクティブ領域の液晶容量と、モニター用容量とは、電圧の印加履歴だけでなく、光に暴露される履歴も同じことが好ましい。もちろん、走査アンテナのアクティブ領域だけでなく、モニター用容量も遮光されることが好ましい。
　本発明による実施形態は、例えば、移動体（例えば、船舶、航空機、自動車）に搭載される衛星通信や衛星放送用の走査アンテナなどの液晶装置、液晶装置の残留ＤＣ電圧値を求める方法、液晶装置の駆動方法、および液晶装置の製造方法に用いられる。
１　　　　：誘電体基板
２　　　　：下地絶縁膜
３　　　　：ゲート電極
４　　　　：ゲート絶縁層
５　　　　：半導体層
６Ｄ　　　：ドレインコンタクト層
６Ｓ　　　：ソースコンタクト層
７Ｄ　　　：ドレイン電極
７Ｓ　　　：ソース電極
７ｐ　　　：ソース接続配線
１１　　　：第１絶縁層
１５　　　：パッチ電極
１５ｐ　　：パッチ接続部
１５ｐｔ：トランスファー端子接続部
１７　　　：第２絶縁層
１８ｇ、１８ｓ、１８ｐ　　：開口部
１９ｇ　　：ゲート端子用上部接続部
１９ｐ　　：トランスファー端子用上部接続部
１９ｓ　　：ソース端子用上部接続部
２１　　　：アライメントマーク
２３　　　：保護導電層
５１　　　：誘電体基板
５２　　　：第３絶縁層
５４　　　：誘電体層（空気層）
５５　　　：スロット電極
５５Ｌ　　：下層
５５Ｍ　　：主層
５５Ｕ　　：上層
５５ｃ　　：コンタクト面
５７　　　：スロット
５８　　　：第４絶縁層
６０　　　：上部接続部
６５　　　：反射導電板
６７　　　：接着層
６８　　　：ヒーター用抵抗膜
７０　　　：給電装置
７１　　　：導電性ビーズ
７２　　　：給電ピン
７３　　　：シール部
１００ＰＡ、１００Ｐａ、１００Ｐｂ　　：液晶パネル
１０１、１０２、１０３、１０４　　：ＴＦＴ基板
２０１、２０３　　：スロット基板
４００　　：ステージ
４２０　　：支持板
４４０ａ、４４０ｂ　　：固定治具
５００　　：ｒＤＣ電圧測定装置
５００ａ　：ｒＤＣ電圧測定回路
５２０　　：波形発生回路
５３０　　：電流測定回路
５４０　　：共通電圧発生回路
５５０　　：駆動回路
５６０　　：コントローラ
５６２　　：演算回路
５６４　　：メモリ
６００　　：回路基板
１０００、１０００Ａ、１０００Ｂ　　　：走査アンテナ
ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ５、ＣＨ６　　：コンタクトホール
ＣＭＶｒ、ＣＭＶｒ１、ＣＭＶｒ２、ＣＭＶｒ３、ＣＭＶｒ４　　：モニター用容量
ＧＤ　　　：ゲートドライバ
ＧＬ　　　：ゲートバスライン
ＧＴ　　　：ゲート端子部
Ｍ１Ｌ　　：第１測定電極接続部（接続配線）
Ｍ２Ｌ　　：第２測定電極接続部（接続配線）
Ｍ１Ｔ　　：第１測定電極端子部
Ｍ２Ｔ　　：第２測定電極端子部
Ｍ２Ｐ　　：測定電極トランスファー部
Ｍ２ＰＴ　：測定電極トランスファー端子部
Ｍ２Ｔ　　：第２測定電極端子部
ＭＥ１　　：第１測定電極
ＭＥ２　　：第２測定電極
ＭＥ２ｅ　：延設部
ＭＶｒ、ＭＶｒ１、ＭＶｒ２、ＭＶｒ３、ＭＶｒ４　　：ｒＤＣモニター用容量部
ＳＤ　　　：ソースドライバ
ＳＬ　　　：ソースバスライン
ＳＴ　　　：ソース端子部
ＰＴ　　　：トランスファー端子部
ＩＴ　　　：端子部
ＬＣ　　　：液晶層
Ｒ１　　　：送受信領域
Ｒ２　　　：非送受信領域
Ｒｓ　　　：シール領域
Ｕ、Ｕ１、Ｕ２　　　　：アンテナ単位、アンテナ単位領域

Claims (13)

  1. 　第１基板と、第２基板と、前記第１基板と前記第２基板との間に設けられた液晶層と、前記液晶層を包囲するシール部とを有し、複数の液晶容量と、それぞれが前記複数の液晶容量の１つに接続された複数のＴＦＴとを有するアクティブ領域と、前記アクティブ領域以外の領域に位置し、少なくとも１つのモニター用容量を有する非アクティブ領域とを備え、前記複数の液晶容量および前記少なくとも１つのモニター用容量は、前記液晶層を含む、液晶装置の残留ＤＣ電圧値を求める方法であって、
    　前記少なくとも１つのモニター用容量が有する一対の電極の内の一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程と、
    　前記Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程と、
    　ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程と
    を包含する、残留ＤＣ電圧値を求める方法。
  2. 　前記少なくとも１つのモニター用容量に含まれる前記液晶層の部分の面積は２５ｍｍ2以上である、請求項１に記載の残留ＤＣ電圧値を求める方法。
  3. 　前記少なくとも１つのモニター用容量は、前記アクティブ領域よりも前記シール部に近い位置に配置されている、請求項１または２に記載の残留ＤＣ電圧値を求める方法。
  4. 　前記少なくとも１つのモニター用容量は、前記アクティブ領域を介して対向するように配置された２つのモニター用容量を含む、請求項１から３のいずれかに記載の残留ＤＣ電圧値を求める方法。
  5. 　前記液晶装置は走査アンテナであって、前記走査アンテナは、複数のアンテナ単位を有し、前記複数のアンテナ単位のそれぞれが、前記複数の液晶容量の内の対応する１つを有する、請求項１から４のいずれかに記載の残留ＤＣ電圧値を求める方法。
  6. 　第１基板と、第２基板と、前記第１基板と前記第２基板との間に設けられた液晶層と、前記液晶層を包囲するシール部とを有し、
    　複数の液晶容量と、それぞれが前記複数の液晶容量の１つに接続された複数のＴＦＴとを有し、前記複数の液晶容量は前記液晶層を含む、液晶装置の残留ＤＣ電圧値を求める方法であって、
    　前記複数の液晶容量の内の互いに隣接する２以上の液晶容量の群について、前記群に属する２以上の液晶容量の全ての一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程と、
    　前記Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程と、
    　ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程と
    を包含する、残留ＤＣ電圧値を求める方法。
  7. 　前記三角波電圧の周波数は、０．０１Ｈｚ以上１００Ｈｚ以下である、請求項１から６のいずれかに記載の残留ＤＣ電圧値を求める方法。
  8. 　前記三角波電圧の振幅の絶対値は１Ｖ以上１０Ｖ以下である、請求項１から７のいずれかに記載の残留ＤＣ電圧値を求める方法。
  9. 　第１基板と、第２基板と、前記第１基板と前記第２基板との間に設けられた液晶層と、前記液晶層を包囲するシール部とを有し、複数の液晶容量と、それぞれが前記複数の液晶容量の１つに接続された複数のＴＦＴとを有するアクティブ領域と、前記アクティブ領域以外の領域に位置し、少なくとも１つのモニター用容量を有する非アクティブ領域とを備え、前記複数の液晶容量および前記少なくとも１つのモニター用容量は、前記液晶層を含む、液晶装置の駆動方法であって、
    　前記少なくとも１つのモニター用容量が有する一対の電極の内の一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程（ａ）と、
    　前記Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程（ｂ）と、
    　ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程（ｃ）と、
    　前記残留ＤＣ電圧値を相殺するように、前記複数の液晶容量に供給する共通電圧を設定する工程（ｄ）と
    を包含する、液晶装置の駆動方法。
  10. 　前記工程（ａ）から工程（ｄ）を複数回繰り返し行い、
    　２回目以降の工程（ｄ）は、前回の残留ＤＣ電圧値と今回の残留ＤＣ電圧値との差を求める工程（ｄｓ１）と、前記差を相殺するように前記共通電圧をシフトさせる工程（ｄｓ２）とを包含する、請求項９に記載の液晶装置の駆動方法。
  11. 　前記工程（ａ）を行っていない期間であって、前記複数の液晶容量のいずれかに電圧が印加されている間に、前記少なくとも１つのモニター用容量に前記複数の液晶容量に印加されている電圧の平均値または最大値の電圧を印加する工程をさらに包含する、請求項９または１０に記載の液晶装置の駆動方法。
  12. 　第１基板と、第２基板と、前記第１基板と前記第２基板との間に設けられた液晶層と、前記液晶層を包囲するシール部とを有し、複数の液晶容量と、それぞれが前記複数の液晶容量の１つに接続された複数のＴＦＴとを有するアクティブ領域と、前記アクティブ領域以外の領域に位置し、少なくとも１つのモニター用容量を有する非アクティブ領域とを備え、前記複数の液晶容量および前記少なくとも１つのモニター用容量は、前記液晶層を含む、液晶装置であって、
    　前記液晶装置は、前記複数の液晶容量に所定の電圧を供給する駆動回路とｒＤＣ電圧測定回路とをさらに備え、
    　前記駆動回路および前記ｒＤＣ電圧測定回路は、
    　前記少なくとも１つのモニター用容量が有する一対の電極の内の一方の電極に正負対称な三角波電圧を印加しながら、他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程（ａ）と、
    　前記Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程（ｂ）と、
    　ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程（ｃ）と、
    　前記残留ＤＣ電圧値を相殺するように、前記複数の液晶容量に供給する共通電圧を設定する工程（ｄ）と
    を実行するように構成されている、液晶装置。
  13. 　第１基板と、第２基板と、前記第１基板と前記第２基板との間に設けられた液晶層と、前記液晶層を包囲するシール部とを有し、複数の液晶容量と、それぞれが前記複数の液晶容量の１つに接続された複数のＴＦＴとを有するアクティブ領域と、前記アクティブ領域以外の領域に位置し、少なくとも１つのモニター用容量を有する非アクティブ領域とを備え、前記複数の液晶容量および前記少なくとも１つのモニター用容量は、前記液晶層を含む、液晶装置の製造方法であって、
    　前記液晶装置の残留ＤＣ電圧値を安定化させる工程を包含し、
    　前記安定化工程は、
    　　前記少なくとも１つのモニター用容量および前記アクティブ領域の前記複数の液晶容量のそれぞれが有する一対の電極の内の一方の電極に極性が反転するＡＣ電圧を与えつつ、他方の電極にＤＣ電圧を与える工程（Ａ）と、
    　　前記工程（Ａ）の後に、前記少なくとも１つのモニター用容量の前記一方の電極に正負対称な三角波電圧を印加しながら、前記他方の電極に流れる電流を測定することによって、Ｖ－Ｉ曲線を生成する工程（Ｂ）と、
    　前記Ｖ－Ｉ曲線において、電流値が正の極大値または極小値を取る最も絶対値の大きい電圧値Ｖｍａｘと、電流値が負の極小値または極大値を取る最も絶対値の大きい電圧値Ｖｍｉｎとを求める工程（Ｃ）と、
    　ＶｍａｘとＶｍｉｎとの和の２分の１を残留ＤＣ電圧値として求める工程（Ｄ）と、
    　前記残留ＤＣ電圧値を相殺するように、前記複数の液晶容量に供給する共通電圧を設定する工程（Ｅ）と
    を複数回繰り返し行い、
    　２回目以降の工程（Ｅ）は、前回の残留ＤＣ電圧値と今回の残留ＤＣ電圧値との差を求める工程（Ｅｓ１）と、前記差が所定値以下か否かの正否を判定する工程（Ｅｓ２）とを包含し、工程（Ｅｓ２）の判定結果が正になるまで、前記工程（Ａ）から（Ｅ）を繰り返す、製造方法。
PCT/JP2017/041529 2016-11-29 2017-11-17 液晶装置、液晶装置の残留ｄｃ電圧値を求める方法、液晶装置の駆動方法、および液晶装置の製造方法 WO2018101089A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018553783A JP6717972B2 (ja) 2016-11-29 2017-11-17 液晶装置、液晶装置の残留ｄｃ電圧値を求める方法、液晶装置の駆動方法、および液晶装置の製造方法
CN201780073178.0A CN109997071B (zh) 2016-11-29 2017-11-17 液晶装置、液晶装置的求出残留dc电压值的方法、液晶装置的驱动方法以及液晶装置的制造方法
US16/464,312 US11041891B2 (en) 2016-11-29 2017-11-17 Liquid crystal device, method for measuring residual DC voltage in liquid crystal device, method for driving liquid crystal device, and method for manufacturing liquid crystal device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016230994 2016-11-29
JP2016-230994 2016-11-29

Publications (1)

Publication Number Publication Date
WO2018101089A1 true WO2018101089A1 (ja) 2018-06-07

Family

ID=62241303

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/041529 WO2018101089A1 (ja) 2016-11-29 2017-11-17 液晶装置、液晶装置の残留ｄｃ電圧値を求める方法、液晶装置の駆動方法、および液晶装置の製造方法

Country Status (4)

Country Link
US (1) US11041891B2 (ja)
JP (1) JP6717972B2 (ja)
CN (1) CN109997071B (ja)
WO (1) WO2018101089A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6791088B2 (ja) * 2017-10-11 2020-11-25 株式会社Ｊｖｃケンウッド 位相変調装置
CN116315588A (zh) * 2020-02-05 2023-06-23 群创光电股份有限公司 电子装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006133379A (ja) * 2004-11-04 2006-05-25 Canon Inc 表示素子の測定方法および測定装置
WO2007141935A1 (ja) * 2006-05-31 2007-12-13 Sharp Kabushiki Kaisha 残留ｄｃ電圧評価方法およびその評価装置
US20160261042A1 (en) * 2015-03-05 2016-09-08 Kymeta, Inc. Antenna element placement for a cylindrical feed antenna

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100551590B1 (ko) * 2000-10-23 2006-02-13 엘지.필립스 엘시디 주식회사 액정표시장치의 잔상측정방법
JP2002217640A (ja) 2001-01-17 2002-08-02 Radial Antenna Kenkyusho:Kk 平面アンテナ及び導波管
JP2002308026A (ja) * 2001-04-12 2002-10-23 Furukawa Electric Co Ltd:The 蓄電池の残存容量検査方法および装置
KR100858295B1 (ko) * 2002-02-26 2008-09-11 삼성전자주식회사 반사-투과형 액정표시장치 및 이의 제조 방법
KR20060092369A (ko) * 2005-02-17 2006-08-23 세심광전자기술(주) 잔상을 줄인 티에프티 액정표시소자
US8036622B2 (en) * 2005-09-28 2011-10-11 Qualcomm, Incorporated DC offset cancellation circuit for a receiver
JP2007295044A (ja) 2006-04-20 2007-11-08 Matsushita Electric Ind Co Ltd フェーズドアレイアンテナ
JP2007116573A (ja) 2005-10-24 2007-05-10 Toyota Central Res & Dev Lab Inc アレーアンテナ
KR20070066654A (ko) * 2005-12-22 2007-06-27 엘지.필립스 엘시디 주식회사 액정 표시 장치 및 그의 구동 방법
US7466269B2 (en) 2006-05-24 2008-12-16 Wavebender, Inc. Variable dielectric constant-based antenna and array
WO2008023602A1 (fr) * 2006-08-24 2008-02-28 Sharp Kabushiki Kaisha Écran à cristaux liquides
CN101930134B (zh) 2009-06-19 2013-08-07 台均科技（深圳）有限公司 电磁感应式液晶面板及其制造方法和液晶显示器
JP5646237B2 (ja) * 2010-07-26 2014-12-24 株式会社東芝 変圧器の残留磁束推定方法及び残留磁束推定装置
AU2011314378A1 (en) 2010-10-15 2013-05-02 Searete Llc Surface scattering antennas
CN103339715B (zh) 2010-12-03 2016-01-13 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
US9385435B2 (en) 2013-03-15 2016-07-05 The Invention Science Fund I, Llc Surface scattering antenna improvements
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9887456B2 (en) 2014-02-19 2018-02-06 Kymeta Corporation Dynamic polarization and coupling control from a steerable cylindrically fed holographic antenna
BR112016018882B1 (pt) 2014-02-19 2022-02-22 Kymeta Corporation Antena
US20150255029A1 (en) * 2014-03-07 2015-09-10 Semiconductor Energy Laboratory Co., Ltd. Display device, display module including the display device, and electronic device including the display device or the display module
US10263331B2 (en) 2014-10-06 2019-04-16 Kymeta Corporation Device, system and method to mitigate side lobes with an antenna array
US9893435B2 (en) 2015-02-11 2018-02-13 Kymeta Corporation Combined antenna apertures allowing simultaneous multiple antenna functionality
US9887455B2 (en) 2015-03-05 2018-02-06 Kymeta Corporation Aperture segmentation of a cylindrical feed antenna
CN105096901A (zh) * 2015-09-24 2015-11-25 深圳市华星光电技术有限公司 显示装置及其显示图像的方法
JP6139043B1 (ja) * 2015-10-09 2017-05-31 シャープ株式会社 Ｔｆｔ基板、それを用いた走査アンテナ、およびｔｆｔ基板の製造方法
US10903247B2 (en) * 2015-12-28 2021-01-26 Sharp Kabushiki Kaisha Scanning antenna and method for manufacturing same
WO2017170133A1 (ja) * 2016-03-29 2017-10-05 シャープ株式会社 走査アンテナ、走査アンテナの検査方法および走査アンテナの製造方法
CN109643848B (zh) * 2016-08-12 2021-04-13 夏普株式会社 扫描天线

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006133379A (ja) * 2004-11-04 2006-05-25 Canon Inc 表示素子の測定方法および測定装置
WO2007141935A1 (ja) * 2006-05-31 2007-12-13 Sharp Kabushiki Kaisha 残留ｄｃ電圧評価方法およびその評価装置
US20160261042A1 (en) * 2015-03-05 2016-09-08 Kymeta, Inc. Antenna element placement for a cylindrical feed antenna

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ZHANG, SHIYONG ET AL.: "P-68: Electrical Measurements of Charge Migrations In Liquid Crystal displays", 2001 SID INTERNATIONAL SYMPOSIUM, 3 June 2001 (2001-06-03), pages 810 - 813, XP007007868 *

Also Published As

Publication number Publication date
CN109997071B (zh) 2022-03-29
JP6717972B2 (ja) 2020-07-08
US11041891B2 (en) 2021-06-22
JPWO2018101089A1 (ja) 2019-10-24
CN109997071A (zh) 2019-07-09
US20190383863A1 (en) 2019-12-19

Similar Documents

Publication Publication Date Title
WO2017130489A1 (ja) 走査アンテナ
JP6589058B2 (ja) 走査アンテナ
US10992040B2 (en) TFT substrate, scanning antenna comprising TFT substrate, and method for producing TFT substrate
US10749257B2 (en) TFT substrate, scanning antenna comprising TFT substrate, and TFT substrate production method
WO2018186281A1 (ja) Ｔｆｔ基板およびｔｆｔ基板を備えた走査アンテナ
JP6712320B2 (ja) 走査アンテナ
WO2017204114A1 (ja) 走査アンテナおよび走査アンテナの製造方法
WO2018105520A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2018186309A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
JP6618616B2 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2017213084A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2018186311A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2017142032A1 (ja) 走査アンテナおよびその製造方法
WO2018021247A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2018030279A1 (ja) 走査アンテナ
WO2017130475A1 (ja) 走査アンテナ
US10707350B2 (en) TFT substrate, scanning antenna provided with TFT substrate, and method for producing TFT substrate
WO2018038209A1 (ja) 走査アンテナおよび走査アンテナの製造方法
US10790319B2 (en) TFT substrate, scanning antenna provided with TFT substrate and method for producing TFT substrate
WO2017141874A1 (ja) 走査アンテナ
WO2018131635A1 (ja) 走査アンテナおよび走査アンテナの製造方法
WO2018159607A1 (ja) Ｔｆｔ基板およびｔｆｔ基板を備えた走査アンテナ
WO2018030180A1 (ja) 走査アンテナ
WO2018016387A1 (ja) Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
WO2018021310A1 (ja) 走査アンテナ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17876962

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2018553783

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17876962

Country of ref document: EP

Kind code of ref document: A1