JP6791088B2 - 位相変調装置 - Google Patents

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Description

本発明は、液晶素子を用いた位相変調装置に関する。
近年、光通信分野では激増する情報量に対応するため、環状に形成された光ネットワークシステム、及び、光波長多重通信システムが提唱されている。これら光通信システムにおける光信号の分岐または挿入を、電気信号への変換を中継することなく実行できるＲＯＡＤＭ（Reconfigurable Optical And Drop Multiplexer）装置が用いられ、その中で光スイッチング装置としてＷＳＳ（Wavelength Selective Switch）装置が用いられる。ＷＳＳ装置における光スイッチング素子として、ＭＥＭＳ（Micro Electro Mechanical Systems）ミラー、及び、反射型液晶素子、例えばＬＣＯＳ（Liquid Crystal on Silicon）素子等が用いられる。
ＬＣＯＳ素子は、複数の反射型の画素電極が水平方向、及び、垂直方向に配置されている画素領域を有する反射型液晶素子である。各画素電極上の液晶の屈折率は、液晶に印加される電圧を画素電極ごとに制御することにより変化する。信号光の位相速度は、各画素上の液晶の屈折率を変化させることにより、画素ごとに制御される。
ＬＣＯＳ素子は、位相速度を画素ごとに段階的に変化させることにより、信号光の波面を傾斜させることができる。ＬＣＯＳ素子は、信号光の波面の傾斜角を位相速度の変化の割合に応じて制御することができる。即ち、ＬＣＯＳ素子は、画素ごとに位相速度を変化させて信号光を所定の方向に反射する位相変調素子として機能する。
ＭＥＭＳミラーは信号光の波長帯の数に対応してミラーが必要になる。そのため、信号光の波長帯またはその数を変更する場合、変更内容に対応させてＭＥＭＳミラーを新たに作製しなければならない。
それに対して、ＬＣＯＳ素子は画素領域を複数の画素ブロックに任意に分割し、画素ブロックごとに制御することができる。そのため、信号光の波長帯またはその数を変更する場合、変更内容に対応させて画素ブロックを再構成することができるので、液晶素子を新たに作製する必要がない。即ち、ＬＣＯＳ素子は、ＭＥＭＳミラーよりも可変グリッド性に優れている。特許文献１には、ＬＣＯＳ素子を用いた位相変調装置の一例が記載されている。
特開２０１６−１４３０３７号公報
ＬＣＯＳ素子は画素ブロックごとに信号光が照射される。通常、画素ブロック間には位相変調に寄与しないブランクエリアが形成される。画素ブロックとブランクエリアとの画素間の電位差に起因してディスクリネーションが発生する場合がある。ディスクリネーションとは、隣り合う画素間の電位差に起因して液晶分子が意図した方向とは異なる方向に傾斜することである。画素間の電位差が大きいと横電界が大きくなるため、ディスクリネーションが発生しやすくなったり、発生領域が広がったりする。
信号光はディスクリネーションの影響により、目的の傾斜角とは異なる傾斜角で反射されてしまうため、目的の出力ポートとは異なる出力ポートに入射するクロストークが発生する。
本発明は、画素ブロックとブランクエリアとの画素間の電位差に起因するディスクリネーションの発生を抑制する位相変調装置を提供することを目的とする。
本発明は、情報データに基づいて位相の変化量の分布または位相速度の分布に対応する画像データを生成する画像データ生成部と、前記画像データに基づいて各画素に対応する階調データを生成する階調データ生成部と、複数の画素電極が配置され、前記階調データに対応する鋸歯状波の電圧パターンの駆動電圧が印加される画素領域を有する反射型液晶素子とを備え、前記画素領域は、入射される信号光を前記電圧パターンに基づいて位相変調させ、前記信号光の波面を変化させる複数の画素ブロックと、前記電圧パターンが繰り返される第１の方向における画素ブロック間に形成された第１のブランクエリアとを有し、前記第１のブランクエリアは、前記第１の方向に２個以上の画素電極が配置され、前記画素ブロックの画素電極と隣り合う画素電極には、前記画素ブロックの画素電極に印加される駆動電圧と同じ駆動電圧が印加されることを特徴とする位相変調装置を提供する。
本発明の位相変調装置によれば、画素ブロックとブランクエリアとの画素間の電位差に起因するディスクリネーションの発生を抑制できる。
一実施形態の位相変調装置を示すブロック図である。 反射型液晶素子の一例を示す上面図である。 図２のＡ−Ａで切断した反射型液晶素子の断面図である。 反射型液晶素子による信号光の位相変調を示す図である。 画素電極に印加される駆動電圧を示す図である。 画素電極上の液晶の屈折率を示す図である。 画素ブロックとブランクエリアとの関係を説明するための図である。 図６のＢ１−Ｂ２における駆動電圧の電圧パターンの一例を示す図である。 図６のＣ１−Ｃ２における駆動電圧の電圧パターンの一例を示す図である。
図１を用いて、一実施形態の位相変調装置を説明する。位相変調装置１は、画像データ生成部２と、階調データ生成部３と、反射型液晶素子１０とを備える。反射型液晶素子１０は例えばＬＣＯＳ素子である。以下、反射型液晶素子１０をＬＣＯＳ素子１０とする。
画像データ生成部２には情報データＪＤが入力される。情報データＪＤは、信号光の入力ポート及び出力ポートの位置と信号光における入射光に対する反射光の角度との関係を示すパラメータと、信号光の波長帯、即ち所望の反射光角度を実現する位相の変化量の分布に関わるパラメータとを含む。位相の変化量は、入射光の位相に対する反射光の位相の進みまたは遅れで、位相速度の分布に対応する。所定の入力ポートから射出された信号光は、位相変調装置１により位相変調されて目的の出力ポートへ入射する。
画像データ生成部２は、情報データＪＤに基づいて位相の変化量の分布を設定する。画像データ生成部２は、位相の変化量の分布、または、位相速度の分布に基づいて画像データＤＤを生成し、階調データ生成部３へ出力する。階調データ生成部３は、画像データＤＤのＬＣＯＳ素子１０における各画素に対応する階調データＤＳを生成し、各画素に書き込まれるタイミングに合わせてＬＣＯＳ素子１０へ出力する。この階調に対応する駆動電圧がＬＣＯＳ素子１０内で生成され、液晶に印加される。
図２または図３を用いて、ＬＣＯＳ素子１０の構成例を説明する。ＬＣＯＳ素子１０は、駆動基板２０と、透明基板３０と、液晶１１と、シール材１２とを有する。駆動基板２０は、画素領域２１と、配向膜２２と、接続端子２３とを有する。
画素領域２１には、複数の反射型の画素電極２４が水平方向及び垂直方向に配置されている。１個の画素電極２４が１画素を構成する。配向膜２２は少なくとも画素領域２１上に形成されている。接続端子２３は、駆動基板２０の外周部に形成され、階調データ生成部３から階調データＤＳが入力され、外部からタイミング制御信号が入力される。また、接続端子２３は外部から電源等も接続されている。
透明基板３０は、透明電極３１と、配向膜３２とを有する。配向膜３２は透明電極３１上に形成されている。駆動基板２０と透明基板３０とは、画素電極２４と透明電極３１とが対向するようにシール材１２により間隙を有して接着されている。
シール材１２は画素領域２１の外周部に沿って環状に形成されている。液晶１１は、駆動基板２０と透明基板３０との間隙に充填され、シール材１２により封止されている。透明基板３０の透明電極３１が形成されている面とは反対側の面に反射防止膜３３を形成してもよい。
駆動基板２０として半導体基板（例えばシリコン基板）を用いることができる。なお、駆動基板２０には、各画素を駆動するための駆動回路が形成されている。画素電極２４、及び、接続端子２３の材料としてアルミニウムを主成分とする金属材料を用いることができる。
透明基板３０として無アルカリガラス基板または石英ガラス基板を用いることができる。透明電極３１の材料としてＩＴＯ（Indium Tin Oxide）を用いることができる。なお、ＩＴＯ膜の上側及び下側に誘電体膜を形成してもよい。シール材１２として紫外線硬化性樹脂、熱硬化性樹脂、または紫外線と熱との併用により硬化する樹脂を用いることができる。反射防止膜３３として誘電体多層膜を用いることができる。
図４、図５Ａ、及び、図５Ｂを用いて、ＬＣＯＳ素子１０による信号光の位相変調を説明する。説明を分かりやすくするために、３個の画素電極２４により画素ブロック２５を構成する場合について説明する。通常、画素ブロック２５は、３個以上の画素電極２４が水平方向及び垂直方向にそれぞれ配置されている構成を有する。各画素電極２４を区別するため、左から画素電極２４ａ、画素電極２４ｂ、及び、画素電極２４ｃとする。
図１に示す画像データ生成部２により生成された位相の変化量の分布（位相速度の分布）に応じた画像データＤＤに基づいて、図５Ａに示すように、画素電極２４ａ、２４ｂ、及び、２４ｃには異なる駆動電圧ＤＶａ、ＤＶｂ、及び、ＤＶｃが印加される。実際には、液晶１１に印加される駆動電圧ＤＶａ、ＤＶｂ、及び、ＤＶｃは、画素電極２４ａ、２４ｂ、及び、２４ｃと透明電極３１との間に加わる電圧である。液晶１１は、構成される分子の屈折率と誘電率に異方性を有することから、印加される駆動電圧によって分子の傾斜が変化することで屈折率が変化する。
これにより、図５Ｂに示すように、画素電極２４ａ上の液晶１１は第１の屈折率ｎａを有し、画素電極２４ｂ上の液晶１１は第２の屈折率ｎｂを有し、画素電極２４ｃ上の液晶１１は第３の屈折率ｎｃ（ｎａ＞ｎｂ＞ｎｃ）を有する。屈折率ｎａ〜ｎｃは画素電極２４ａ〜２４ｃ上の液晶１１の平均的な屈折率である。
入力ポートから出力された信号光ＳＬは、ｐ偏光またはｓ偏光の直線偏光の状態で画素ブロック２５に入射する。図３に示す配向膜２２及び３２は、信号光ＳＬの偏向方向と液晶１１の配向方向とが同じになるように形成されている。配向方向とは、例えば配向膜２２付近の液晶１１が傾斜する方向である。なお、配向膜３２付近の液晶１１が傾斜する方向を配向方向としてもよい。
信号光ＳＬの偏向方向と液晶１１の配向方向とを同じにすることにより、直線偏光が楕円偏光へと変調されて、ｐ偏光がｓ偏光成分を有する、または、ｓ偏光がｐ偏光成分を有することによって生じる信号光ＳＬの減衰を抑制して、信号光ＳＬを効率的に反射させることができる。
図４に示すｐａ、ｐｂ、及び、ｐｃは、画素電極２４ａ、２４ｂ、及び、２４ｃ上の液晶１１の屈折率の違いにより生じる位相速度の違いを模式的に示している。図４に示すＷＦは信号光ＳＬの波面を模式的に示している。波面ＷＦは、信号光ＳＬの位相が揃った面をいう。信号光ＳＬは、画素電極２４ａから画素電極２４ｃに向かって位相の変化量または位相速度が段階的に大きくなる。これにより、信号光ＳＬの波面ＷＦを変化（傾斜）させることができる。
駆動電圧ＤＶａ、ＤＶｂ、及び、ＤＶｃにより、画素電極２４ａ、２４ｂ、及び、２４ｃ上の液晶１１の屈折率の差を大きくし、位相変化の差を大きくすることで波面ＷＦの傾斜角θを大きくすることができる。また、画素電極２４ａ、２４ｂ、及び、２４ｃ上の液晶１１の屈折率の差を小さくし、位相変化の差を小さくすることで波面ＷＦの傾斜角θを小さくすることができる。傾斜角θは、信号光ＳＬの波面ＷＦと画素電極２４ａ、２４ｂ、及び、２４ｃの垂線とのなす角度に相当する。なお、画素電極２４の数を変えることにより波面ＷＦの傾斜角θを変化させることもできる。
信号光ＳＬは、画像データ生成部２により生成された画像データＤＤに基づいて、波面ＷＦが所定の傾斜角θとされ、画素電極２４ａ、２４ｂ、及び、２４ｃにより反射される。従って、ＬＣＯＳ素子１０は、画像データＤＤに基づいて、信号光ＳＬの位相速度を画素ごとに段階的に変化させることにより、信号光ＳＬを所定の方向に反射させることができる。
ＬＣＯＳ素子１０は、信号光ＳＬの波面ＷＦの傾斜角θを位相速度の変化の割合に応じて制御することができる。即ち、ＬＣＯＳ素子１０は、画素ごとに位相速度を変化させて信号光ＳＬを所定の方向に反射する位相変調素子として機能する。ＬＣＯＳ素子１０が信号光ＳＬの波面ＷＦの傾斜角θを制御することにより、信号光ＳＬは目的の出力ポートに入射される。
図６、図７Ａ、及び、図７Ｂを用いて、画素領域２１における画素ブロックとブランクエリアとの関係を説明する。図６は、図２に示す画素領域２１の右上部分を拡大して示している。画素領域２１は、複数の画素ブロック２５により構成される。信号光ＳＬは画素ブロック２５ごとに入射される。
画素ブロック２５は、情報データＪＤに基づいて範囲及び位置が決定される。画素ブロック２５は信号光ＳＬが入射される入射領域２６を含むように構成されている。入射領域２６は、信号光ＳＬのスポット径、スポット形状、及び入射位置精度等に基づいて決定される。ＬＣＯＳ素子１０は、情報データＪＤの変更内容に対応させて画素ブロック２５を再構成することができる。
ＬＣＯＳ素子１０は、画像データ生成部２により生成される画像データＤＤに基づいて、画素ブロック２５ごとに信号光ＳＬの波面ＷＦの傾斜角θを制御することができる。各画素ブロック２５を区別するため、図６における左上側の画素ブロック２５を画素ブロック２５ａ、左下側の画素ブロック２５を画素ブロック２５ｂ、右上側の画素ブロック２５を画素ブロック２５ｃ、右下側の画素ブロック２５を画素ブロック２５ｄとする。
画素ブロック２５ａ〜２５ｄには、異なる波長帯の信号光ＳＬを入射させることができる。ＬＣＯＳ素子１０は、画像データＤＤに基づいて、画素ブロック２５ａ〜２５ｄに異なる電圧パターンの駆動電圧ＤＶを印加させることができる。
図７Ａ及び図７Ｂを用いて、駆動電圧ＤＶを電圧値の振幅で制御する場合について説明する。図７Ａは、図６に示す画素ブロック２５ａのＢ１−Ｂ２における連続した画素の駆動電圧ＤＶの電圧パターンを示している。なお、図６では画素ブロック２５ｃには画素ブロック２５ａと同じ電圧パターンを示しているが、異なる電圧パターンの駆動電圧ＤＶを印加させることができる。
図７Ｂは、図６に示す画素ブロック２５ｃのＣ１−Ｃ２における連続した画素の駆動電圧ＤＶの電圧パターンを示している。なお、図６では画素ブロック２５ｄには画素ブロック２５ｃと同じ電圧パターンを示しているが、異なる電圧パターンの駆動電圧ＤＶを印加させることができる。
図７Ａ及び図７Ｂに示すように、駆動電圧ＤＶは鋸歯状波の電圧パターンを有する。なお、実際には連続した画素ごとの電圧なので階段状になるが、ここでは鋸歯状に図示する。図６に示す画素ブロック２５ａ〜２５ｄにおいて暗い部分は、図７Ａまたは図７Ｂに示す駆動電圧ＤＶの電圧パターンの電圧の低い部分に相当し、明るい部分は電圧の高い部分に相当する。図７Ｂに示す電圧パターンは、図７Ａに示す電圧パターンよりも電圧値の振幅が大きいため、信号光ＳＬの波面ＷＦの傾斜角θは大きくなる。
ここでは、液晶１１は、水平配向の液晶材料、即ち正の誘電率異方性を有する液晶材料を想定している。水平配向の液晶では、電圧振幅をより大きく印加するほど屈折率が高くなる。垂直配向の液晶材料、即ち負の誘電率異方性を有する液晶材料の場合、電圧振幅を大きくすることで屈折率は低くなる。また、液晶材料によって屈折率及び屈折率の異方性が異なる。加えて、液晶層の厚みによっても結果的に得られる位相の変化量は異なる。
駆動電圧ＤＶの電圧パターンは、画像データ生成部２により生成された画像データＤＤに基づいて設定される。従って、画素ブロック２５ａ〜２５ｄは、情報データＪＤに基づいて範囲及び位置が決定され、入射される信号光ＳＬを駆動電圧ＤＶの電圧パターンに基づいて位相変調させ、信号光ＳＬの波面ＷＦを変化（傾斜）させることができる。なお、駆動電圧ＤＶをパルス幅またはパルスの数で制御するＰＷＭ方式による制御も有効である。この場合、図７Ａ及び図７Ｂにおける縦軸は、１フレームにおける駆動電圧ＤＶの印加パルスの積算時間に相当する。
図６に示すように、通常、画素ブロック２５間、及び、画素領域２１の外周領域２７には、位相変調に寄与しないブランクエリア４０が形成される。鋸歯状波の電圧パターンが繰り返される第１の方向（図６の上下方向）における画素ブロック２５間に形成されるブランクエリア４０をブランクエリア４１（第１のブランクエリア）、第１の方向に直交する第２の方向（図６の左右方向）における画素ブロック２５間に形成されるブランクエリア４０をブランクエリア４２（第２のブランクエリア）とする。
第１の方向における画素領域２１の外周領域２７に画素ブロック２５に隣接して形成されるブランクエリア４０をブランクエリア４３（第３のブランクエリア）、第２の方向における画素領域２１の外周領域２７に画素ブロック２５に隣接して形成されるブランクエリア４０をブランクエリア４４（第４のブランクエリア）とする。
ブランクエリア４１は、画素ブロック２５ａ及び２５ｂと隣接し、画素ブロック２５ｃ及び２５ｄと隣接している。ブランクエリア４１は、第１の方向に２個以上の画素電極２４が配置されている。画素ブロック２５ａの画素電極２４と隣り合うブランクエリア４１の画素電極２４には、画素ブロック２５ａの画素電極２４に印加される駆動電圧ＤＶと同じ電圧値またはパルス幅の駆動電圧ＤＶが印加される。
画素ブロック２５ｂの画素電極２４と隣り合うブランクエリア４１の画素電極２４には、画素ブロック２５ｂの画素電極２４に印加される駆動電圧ＤＶと同じ電圧値またはパルス幅の駆動電圧ＤＶが印加される。
例えば、画素ブロック２５ａの画素電極２４に印加される駆動電圧ＤＶの電圧値をｖａ、画素ブロック２５ｂの画素電極２４に印加される駆動電圧ＤＶの電圧値をｖｂ（ｖａ＞ｖｂ）とする。画素ブロック２５ａの画素電極２４と隣り合うブランクエリア４１の画素電極２４には電圧値ｖａの駆動電圧ＤＶが印加され、画素ブロック２５ｂの画素電極２４と隣り合うブランクエリア４１の画素電極２４には電圧値ｖｂの駆動電圧ＤＶが印加される。
従って、画素ブロック２５ａ及び２５ｂとブランクエリア４１との電位差を低減することができるので、ディスクリネーションの発生を抑制できる。なお、画素ブロック２５ｃ及び２５ｄとブランクエリア４１との駆動電圧ＤＶの関係は、画素ブロック２５ａ及び２５ｂとブランクエリア４１との駆動電圧ＤＶの関係と同様である。
ブランクエリア４２は、画素ブロック２５ａ及び２５ｃと隣接し、画素ブロック２５ｂ及び２５ｄと隣接している。ブランクエリア４２は、第２の方向に２個以上、好ましくは４個以上の画素電極２４が配置されている。ブランクエリア４２は、隣接する画素ブロック２５と同じ電圧パターンの駆動電圧ＤＶが印加される。
具体的には、画素ブロック２５ａの画素電極２４と隣り合うブランクエリア４２の画素電極２４には、画素ブロック２５ａの画素電極２４に印加される駆動電圧ＤＶと同じ電圧値またはパルス幅の駆動電圧ＤＶが印加される。また、画素ブロック２５ｃの画素電極２４と隣り合うブランクエリア４２の画素電極２４には、画素ブロック２５ｃの画素電極２４に印加される駆動電圧ＤＶと同じ電圧値またはパルス幅の駆動電圧ＤＶが印加される。
従って、画素ブロック２５ａ及び２５ｃとブランクエリア４２との電位差を低減することができるので、ディスクリネーションの発生を抑制できる。なお、画素ブロック２５ｂ及び２５ｄとブランクエリア４２との駆動電圧ＤＶの関係は、画素ブロック２５ａ及び２５ｃとブランクエリア４２との駆動電圧ＤＶの関係と同様である。
ブランクエリア４３は、画素ブロック２５ａ及び２５ｃと隣接している。ブランクエリア４３は、第１の方向に１個以上、好ましくは２個以上の画素電極２４が配置されている。画素ブロック２５ａの画素電極２４と隣り合うブランクエリア４３の画素電極２４には、画素ブロック２５ａの画素電極２４に印加される駆動電圧ＤＶと同じ電圧値またはパルス幅の駆動電圧ＤＶが印加される。
例えば、ブランクエリア４３に隣接する画素ブロック２５ａの画素電極２４に印加される駆動電圧ＤＶの電圧値をｖｃとすると、画素ブロック２５ａの画素電極２４と隣り合うブランクエリア４３の画素電極２４には電圧値ｖｃの駆動電圧ＤＶが印加される。
従って、画素ブロック２５ａとブランクエリア４３との電位差を低減することができるので、ディスクリネーションの発生を抑制できる。なお、画素ブロック２５ｃとブランクエリア４３との駆動電圧ＤＶの関係は、画素ブロック２５ａとブランクエリア４３との駆動電圧ＤＶの関係と同様である。
ブランクエリア４４は、画素ブロック２５ｃ及び２５ｄと隣接している。ブランクエリア４４は、第２の方向に１個以上、好ましくは２個以上の画素電極２４が配置されている。ブランクエリア４４は、隣接する画素ブロック２５と同じ電圧パターンの駆動電圧ＤＶが印加される。具体的には、画素ブロック２５ｃの画素電極２４と隣り合うブランクエリア４４の画素電極２４には、画素ブロック２５ｃの画素電極２４に印加される駆動電圧ＤＶと同じ電圧値またはパルス幅の駆動電圧ＤＶが印加される。
従って、画素ブロック２５ｃとブランクエリア４４との電位差を低減することができるので、ディスクリネーションの発生を抑制できる。なお、画素ブロック２５ｄとブランクエリア４４との駆動電圧ＤＶの関係は、画素ブロック２５ｃとブランクエリア４４との駆動電圧ＤＶの関係と同様である。
本実施形態の位相変調装置１によれば、画素ブロック２５の画素電極２４と隣り合うブランクエリア４０の画素電極２４に、画素ブロック２５の画素電極２４に印加される駆動電圧ＤＶと同じ電圧値またはパルス幅の駆動電圧ＤＶが印加される。これにより、画素ブロック２５とブランクエリア４０との画素間の電位差に起因するディスクリネーションの発生を抑制できる。
本発明は、上述した本実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変更可能である。
本実施形態の位相変調装置１では、ブランクエリア４１は第１の方向に２個以上の画素電極２４が配置され、ブランクエリア４２は第２の方向に２個以上の画素電極２４が配置される構成を有する。さらに、位相変調装置１では、ブランクエリア４３は第１の方向に１個以上の画素電極２４が配置され、ブランクエリア４４は第２の方向に１個以上の画素電極２４が配置される構成を有する。上記の各ブランクエリア４０における画素電極２４の配置数は、ディスクリネーションの発生を抑制できるように、情報データＪＤに基づいて適宜設定されるものである。
１ 位相変調装置
２ 画像データ生成部
３ 階調データ生成部
１０ ＬＣＯＳ素子（反射型液晶素子）
２１ 画素領域
２４ 画素電極
２５ 画素ブロック
４１ 第１のブランクエリア
４２ 第２のブランクエリア
ＪＤ 情報データ
ＤＤ 画像データ
ＤＳ 階調データ
ＤＶ 駆動電圧
ＳＬ 信号光
ＷＦ 波面

Claims (5)

  1. 情報データに基づいて位相の変化量の分布または位相速度の分布に対応する画像データを生成する画像データ生成部と、
    前記画像データに基づいて各画素に対応する階調データを生成する階調データ生成部と、
    複数の画素電極が配置され、前記階調データに対応する鋸歯状波の電圧パターンの駆動電圧が印加される画素領域を有する反射型液晶素子と、
    を備え、
    前記画素領域は、
    入射される信号光を前記電圧パターンに基づいて位相変調させ、前記信号光の波面を変化させる複数の画素ブロックと、
    前記電圧パターンが繰り返される第１の方向における画素ブロック間に形成された第１のブランクエリアと、
    を有し、
    前記第１のブランクエリアは、前記第１の方向に２個以上の画素電極が配置され、前記画素ブロックの画素電極と隣り合う画素電極には、前記画素ブロックの画素電極に印加される駆動電圧と同じ駆動電圧が印加されることを特徴とする位相変調装置。
  2. 前記画素領域は、前記第１の方向に直交する第２の方向における画素ブロック間に形成された第２のブランクエリアをさらに有し、
    前記第２のブランクエリアは、前記第２の方向に２個以上の画素電極が配置され、前記画素ブロックの画素電極と隣り合う画素電極には、前記画素ブロックの画素電極に印加される駆動電圧と同じ駆動電圧が印加されることを特徴とする請求項１に記載の位相変調装置。
  3. 前記画素領域は、
    前記第１の方向における前記画素領域の外周領域に前記画素ブロックに隣接して形成された第３のブランクエリアをさらに有し、
    前記第３のブランクエリアは、前記画素ブロックの画素電極と隣り合う画素電極には、前記画素ブロックの画素電極に印加される駆動電圧と同じ駆動電圧が印加されることを特徴とする請求項１または２に記載の位相変調装置。
  4. 前記第２の方向における前記画素領域の外周領域に前記画素ブロックに隣接して形成された第４のブランクエリアをさらに有し、
    前記第４のブランクエリアは、前記画素ブロックの画素電極と隣り合う画素電極には、前記画素ブロックの画素電極に印加される駆動電圧と同じ駆動電圧が印加されることを特徴とする請求項２に記載の位相変調装置。
  5. 前記情報データは、前記信号光の入力ポート及び出力ポートの位置と前記信号光における入射光に対する反射光の角度との関係を示すパラメータと、前記信号光の波長帯のパラメータとを含むことを特徴とする請求項１〜４のうちのいずれか１項に記載の位相変調装置。
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