JP4991938B2 - ダイナミックアレイ・セクションを有する半導体デバイス - Google Patents

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Description

より高い性能とより小さいダイサイズへの要求は、半導体産業が回路チップ面積を２年ごとに約５０％縮小させることを推進する。チップ面積の縮小は、より新しい技術への移行という経済的利益をもたらす。５０％のチップ面積縮小は、形状寸法を２５％と３０％の間で縮小させることで、達成される。形状寸法の縮小は、製造装置と材料を改良することによって可能になる。例えば、化学機械研磨（ＣＭＰ）の改良は、一部分において、より多層の配線層を可能にしたが、リソグラフィプロセスの改良は、より小さい形状寸法の達成を可能にした。
リソグラフィの進化において、最小形状寸法が、形状を露光するのに使用される光源の波長に近づいたとき、意図しない相互作用が隣接する形状の間に起きた。フォトリソグラフィプロセスで使用される光源の波長が、１９３ｎｍに留まっているにもかかわらず、今日、最小形状寸法は、４５ｎｍ（ナノメートル）に近づいている。最小形状寸法と、フォトリソグラフィプロセスで使用される光の波長との間の差は、リソグラフィギャップとして定義される。リソグラフィギャップが大きくなるのに従って、リソグラフィプロセスの分解能の許容性が減少する。
マスク上の各形状が光と相互作用して干渉縞が発生する。隣接する形状からの干渉縞は、建設的または破壊的な干渉を引き起こし得る。建設的な干渉の場合では、求められていない形状が偶然に作られてもよい。破壊的な干渉では、必要な形状が偶然に取り除かれてもよい。どちらの場合でも、特定の形状が意図するのと異なった方法でプリントされ、デバイス故障を引き起こすおそれがある。光近接効果補正（ＯＰＣ）などの補正方法は、隣接する形状からの影響を予測して、プリントされた形状が望み通りに製作されるようにマスクを修正することを企図したものである。プロセス幾何が縮小して、光相互作用がより複雑になるのに応じて、光相互作用の予測品質が低下している。
上記の観点から、半導体デバイスのより小さい形状寸法の方向へ、技術が進歩し続けるのに、リソグラフィギャップ問題を管理する解決方法が必要とされる。
一実施形態において、別個ではあるが機能的にインターフェースされた１つまたは複数のダイナミックアレイ・セクションを含むように構成された半導体チップが開示される。ダイナミックアレイ・セクションは、ダイナミックアレイ・アーキテクチャに従うように半導体チップ上に定義される。ダイナミックアレイ・アーキテクチャでは、導電体形状は、ダイナミックアレイ・セクションの複数のレベルのそれぞれにおける仮想格子に沿って線形的に定義される必要がある。ダイナミックアレイ・セクションの複数のレベルのそれぞれは、上位または下位のいずれかのレベルにある別の仮想格子に対して垂直なそれぞれの仮想格子を有する。ダイナミックアレイ・アーキテクチャにおいては、各仮想格子は、ほぼ一定のピッチの間隔を有する平行線の枠組みで定義される。また、ダイナミックアレイ・アーキテクチャにおいては、仮想格子の平行線のあるものは、複数の導電体形状によって占められる。さらに、実質的に一定のギャップは、仮想格子の共通の線を占める隣接する導電体形状の近接端部間で維持される。隣接する導電体形状の近接端部間で実質的に一定のギャップは、ある仮想格子内の複数の導電体形状によって占められるそれぞれのライン内で維持される。
別の実施形態では、別個ではあるが機能的にインターフェースされた１つまたは複数のダイナミックアレイ・セクションを含むように構成された半導体チップが開示される。この実施形態では、第１のセクションは、ダイナミックアレイ・アーキテクチャに従わないレイアウト形状を含むように半導体チップ上に定義される。また、この実施形態では、多くのダイナミックアレイ・セクションを含む第２セクションは、ダイナミックアレイ・アーキテクチャに従うように半導体チップ上に定義される。ダイナミックアレイ・アーキテクチャでは、導電体形状は、ダイナミックアレイ・セクションの複数のレベルのそれぞれにおける仮想格子に沿って線形的に定義される必要がある。ダイナミックアレイ・セクションの複数のレベルのそれぞれは、上位または下位のいずれかのレベルにある別の仮想格子に対して垂直なそれぞれの仮想格子を有する。ダイナミックアレイ・アーキテクチャにおいては、各仮想格子は、実質的に一定のピッチの間隔を有する平行線の枠組みで定義される。また、ダイナミックアレイ・アーキテクチャにおいては、枠組みの平行線のあるものは、複数の導電体形状によって占められる。実質的に一定のギャップは、該枠組みの共通の線を占める隣接する導電体形状の近接端部間で維持される。さらに、該実質的に一定のギャップは、複数の導電体形状を有する枠組みの平行線における隣接する導電体形状の近接端部間で維持される。
別の実施形態では、半導体デバイスが開示される。半導体デバイスは、ダイナミックアレイ・セクションに割り付けられた基板部を含む。基板部は、その中に定義された少なくとも１つの拡散領域を有する。また、該半導体デバイスは、該基板部上の第１のレベルにおいて定義された第１の複数の線形導電体形状も含む。該第１の複数の線形導電体形状は、基板部に投影された第１の仮想格子に従って配置される。第１の仮想格子は、実質的に一定のピッチの間隔を有する平行線の枠組みで定義される。第１の複数の線形導電体形状のそれぞれは、第１のレベル内の線形導電体形状とその周辺の線形導電体形状の製造可能性が正確に予測できるように、前記第１の仮想格子のライン上に配置される。一定の分離距離を用いて、第１のレベル内の、第１の仮想格子の共通の線内の隣接する線形導電体形状の近接端部を分離する。この一定の分離距離は、第１の仮想格子の各ラインにわたり、第１のレベル内で一貫して適用される。半導体デバイスはさらに、第１のレベル上の第２のレベルにおいて定義された第２の複数の線形導電体形状を含む。第２の複数の線形導電体形状は、基板部上に投影された第２の仮想格子に従って配置される。第２の仮想格子は、実質的に一定のピッチの間隔を有する平行線の枠組みで定義される。第２の仮想格子のラインは、第１の仮想格子のラインに対して垂直となるように配向される。第２の複数の線形導電体形状のそれぞれは、第２のレベル内の線形導電体形状とその周辺の線形導電体形状の製造可能性が正確に予測できるように、第２の仮想格子のライン上に配置される。
別の実施形態では、半導体デバイスが開示される。半導体デバイスは、ダイナミックアレイ・セクションに割り付けられた基板部を含む。基板部は、その中に定義された少なくとも１つの拡散領域を有する。また、半導体デバイスは、基板上の第１のレベルにおいて定義された第１の複数の線形導電体形状も含む。第１の複数の線形導電体形状は、基板部上に投影された第１の仮想格子に従って配置される。第１の仮想格子は、実質的に一定のピッチの間隔を有する平行線の枠組みで定義される。第１の複数の線形導電体形状のそれぞれは、第１のレベル内の線形導電体形状とその周辺の線形導電体形状の製造可能性が正確に予測できるように、第１の仮想格子のライン上に配置される。多くの線形ゲート電極形状はそれぞれ、多くの第１の複数の線形導電体形状によって形成される。多くの線形ゲート電極形状のそれぞれは、基板部内で定義された拡散領域上に延びる第１の仮想格子のラインの一部を占めるように定義される。多くの線形製造補強形状はそれぞれ、線形ゲート電極形状を形成しない多くの第１の複数の線形導電体形状によって、第１のレベル内に形成される。第１のレベル内の多くの線形製造補強形状のそれぞれは、電気回路機能性は有さないものとして定義される。該半導体デバイスはさらに、第１のレベル上の第２のレベルにおいて定義された第２の複数の線形導電体形状を含む。第２の複数の線形導電体形状は、基板部上に投影された第２の仮想格子に従って配置される。第２の仮想格子は、実質的に一定のピッチの間隔を有する平行線の枠組みによって定義される。第２の仮想格子のラインは、第１の仮想格子のラインに対して垂直となるように配向される。第２の複数の線形導電体形状のそれぞれは、第２のレベル内の線形導電体形状とその周辺の線形導電体形状の製造可能性が正確に予測できるように、第２の仮想格子のライン上に配置される。
別の実施形態では、１つまたは複数の機能的にインターフェーされたダイナミックアレイ・セクションを有する半導体チップの設計方法が開示される。該方法は、ダイナミックアレイ・セクションのゲート電極レベルを定義するために使用される導電体形状用の仮想格子をレイアウトするステップを含む。仮想格子は、実質的に一定のピッチで定義された平行線の枠組みによって定義される。また、該方法は、１つまたは複数の導電体形状を仮想格子の多くのラインに沿って配置するステップも含む。複数の導電体形状の上に配置された仮想格子のそれぞれのラインに対して、隣接する導電体形状の各ペアの近接端部間のギャップを定義するための操作が行なわれる。それぞれのギャップは、導電体形状の近接端部間で実質的に一貫した分離が維持されるように定義される。一部の導電体形状は、ダイナミックアレイ・セクションのトランジスタデバイスのゲート電極を定義するように設計される。該方法はさらに、導電体形状が仮想格子の平行線の枠組みに実質的に配列してとどまるように、各導電体形状を実質的に方向変化がないように定義するステップを含む。
別の実施形態では、１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法が開示される。該方法は、チップの一部上にダイナミックアレイ・セクション・グリッドを定義するステップを含む。ダイナミックアレイ・セクション・グリッドは、チップの一部上に投影された垂直なグリッド・ラインの仮想ネットワークによって定義される。また、該方法は、ダイナミックアレイ・セクションの各境界がダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致するように、ダイナミックアレイ・セクションの境界を定義するステップも含む。ダイナミックアレイ・セクションは、ダイナミックアレイ・アーキテクチャに従って定義されたチップの一部を表す。該方法はさらに、ダイナミックアレイ・セクションの基板部内に形成される１つまたは複数の拡散領域を定義するステップも含む。また、該方法は、ダイナミックアレイ・セクション内の基板部上部のチップの複数のレベルを定義するステップも含む。より具体的には、複数のレベルのそれぞれに対して仮想格子が定義される。仮想格子は、実質的に一定のピッチの間隔を有する平行線の枠組みによって定義される。ある特定のレベルの仮想格子を定義する平行線の枠組みは、該特定レベルの上部または下部のいずれかのレベルの仮想格子を定義する平行線の枠組みに対して、実質的に垂直となるように配向される。また、複数のレベルを定義するステップは、複数のレベルのそれぞれにおける仮想格子を定義するラインの枠組みに沿って、多くの線形導電体形状を定義するステップも含む。複数のレベルにおける仮想格子を定義するラインの一部は、その上に、ギャップで分離された近接端部を有する複数の線形導電体形状を定義する。各ギャップは、ダイナミックアレイ・セクション内のチップのあるレベルの一部の線形導電体形状の近接端部間の、実質的に一定の距離を維持するように定義される。多くの線形導電体形状のそれぞれは、線形導電体形状が定義される仮想格子のラインに対して、実質的に方向変化がないように定義される。
別の実施形態では、半導体チップのダイナミックアレイ・セクションの設計方法が開示される。該方法は、チップの基板部内形成される１つまたは複数の拡散領域を定義するステップを含む。また、該方法は、基板部上のダイナミックアレイ・セクションの複数のレベルを定義するステップも含む。各レベルは、該レベルに関連する仮想格子に沿って配置される線形導電体形状を含むように定義される。各レベルの仮想格子は、実質的に一定のピッチの間隔を有する平行線の枠組みによって定義される。隣接するレベルにおける仮想格子は、互いに垂直となるように配向される。該方法はさらに、各レベルのそれぞれの仮想格子の多くのラインの全長に沿ってノーカット（ｆｕｌｌ−ｌｅｎｇｔｈ）の線形導電体形状をレイアウトするステップも含む。また、該方法は、ノーカットの線形導電体形状の一部を多くの線形導電体セグメントに区分化するステップも含む。あるノーカットの線形導電体形状の区分化は、あるレベルの領域内に配置されたギャップは均一に定義されるように、該ノーカットの線形導電体形状に沿って１つまたは複数のギャップを配置することにより行われる。線形導電体セグメントの第１の部分は、電子回路の導電体素子を形成するように定義される。該線形導電体セグメントの残りの部分は、第１の部分の製造を支援し、かつ電子回路の導電体素子を形成しないように定義される。
別の実施形態では、半導体チップ上に製造されるダイナミックアレイ・セクションの定義方法が開示される。該方法は、ダイナミックアレイ・セクションの周辺境界を定義するステップを含む。また、該方法は、ダイナミックアレイ・セクションの境界外に、製造保証ハロを定義するステップも含む。該方法はさらに、製造保証ハロ内のチップ・レイアウト形状によってダイナミックアレイ・セクションの境界内部の導電体形状の製造が悪影響を受けないことを確実にするために、製造保証ハロ内のチップ・レイアウト形状をコントロールするステップも含む。
別の実施形態では、１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法が開示される。該方法は、チップの一部上に定義されるダイナミックアレイ・セクションを選択するステップを含む。選択されたダイナミックアレイ・セクションは、その境界の外側に定義された関連する製造保証ハロを有する。また、該方法は、選択されたダイナミックアレイ・セクションの製造可能性に悪影響を与えないよう、選択されたダイナミックアレイ・セクションに関係せず、かつ、製造保証ハロ内にあるレイアウト形状が製造保証ハロに適合するように、選択されたダイナミックアレイ・セクションをチップ部のレイアウト内に配置するステップも含む。
別の実施形態では、半導体チップが開示される。該半導体チップは、周辺境界を有するダイナミックアレイ・セクションを含む。ダイナミックアレイ・セクションは、周辺境界内のチップの複数のレベルによって定義される。ダイナミックアレイ・セクションは、チップの複数のレベルのそれぞれのレベル内で定義された多くの線形導電体形状を含む。各線形導電体形状は、該線形導電体形状が定義されるチップのレベルに関連した仮想格子のラインに沿って定義される。また、該半導体チップは、ダイナミックアレイ・セクションの周囲に定義された製造保証ハロも含む。ダイナミックアレイ・セクション内に定義された多くの線形導電体形状は、製造保証ハロを経由してダイナミックアレイ・セクションの周辺境界外に延びるように定義される。
本発明の他の特徴と長所は、添付図面に関連して得られた、本発明の一例として説明した、以下の詳細な説明により、より明らかになるであろう。
本発明の一実施形態において、多くの隣接するレイアウト形状と、レイアウト形状のそれぞれの描画に使用される光強度の代表例を示す図である。 本発明の一実施形態において、ダイナミックアレイ・アーキテクチャを定義付けするのに使用されるレイアウトの積み重ねの概略を示す図である。 本発明の一実施形態において、限定的なトポロジの定義付けを容易にするダイナミックアレイに投影される基本グリッドの一例を示す図である。 本発明の一実施形態において、ダイの分離領域にわたって投影される分離基本グリッドの一例を示す図である。 本発明の一実施形態において、ダイナミックアレイに適合するように定義付けされた線形形状の一例を示す図である。 本発明の一実施形態において、ダイナミックアレイに適合するように定義付けされた線形形状の別の一例を示す図である。 本発明の一実施形態において、ダイナミックアレイの一例の拡散層レイアウトを示す図である。 本発明の一実施形態において、ゲート電極層と、図４の拡散層の上及び隣の拡散コンタクト層を示す図である。 本発明の一実施形態において、図５のゲート電極層の上及び隣に定義付けされたゲート電極コンタクト層を示す図である。 ゲート電極のコンタクトを作る従来のアプローチを示す図である。 本発明の一実施形態により定義付けされるゲート電極コンタクトを示す図である。 本発明の一実施形態において、図６のゲート電極コンタクト層の上及び隣に定義付けされたメタル１層を示す図である。 他のメタル１トラックにおいて、メタル１のグランド及びパワーのトラックのためのより幅の広いトラックを有する図８Ａのメタル１層を示す図である。 本発明の一実施形態において、図８Ａのメタル１層の上及び隣に定義付けされたビア１層を示す図である。 本発明の一実施形態において、図９のビア１層の上及び隣に定義付けされたメタル２層を示す図である。 本発明の一実施形態において、第１及び第２参照方向（ｘ）及び（ｙ）に対して第１対角線方向にダイナミックアレイを横断する導電体トラックを示す図である。 本発明の一実施形態において、第１及び第２参照方向（ｘ）及び（ｙ）に対して第２対角線方向にダイナミックアレイを横断する導電体トラックを示す図である。 本発明の一実施形態において、リソグラフィ補強の拡散コンタクト及びゲート電極コンタクトに使用されるサブ解像度コンタクトレイアウトの一例を示す図である。 本発明の一実施形態において、可能な範囲内でグリッドを満たすように定義付けされたサブ解像度のコンタクトを有する図１３Ａのサブ解像度コンタクトレイアウトを示す図である。 本発明の一実施形態において、種々の形状をしたサブ解像度コンタクトを利用したサブ解像度コンタクトレイアウトの一例を示す図である。 本発明の一実施形態において、サブ解像度コンタクトを有する交互位相シフトマスク（ＡＰＳＭ）の一例を示す図である。 本発明の一実施形態において、半導体チップ構成を示す図である。 本発明の一実施形態において、ダイナミックアレイ・アーキテクチャを実装する典型的なチップを示す図である。 本発明の一実施形態において、ダイナミックアレイ・アーキテクチャ領域のブランクキャンバスを示す図である。 本発明の一実施形態において、ダイナミックアレイ・アーキテクチャ領域内で定義された多くの典型的なダイナミックアレイ・セクションを示す図である。 本発明の一実施形態において、ダイナミックアレイ・アーキテクチャ領域内のより高い垂直位置に定義された多くのダイナミックアレイ・セクションを示す図である。 本発明の一実施形態において、図１７Ｂのダイナミックアレイ・セクション（ＤＡＳ）の積み重ねの側面図を示す図である。 本発明の一実施形態において、ＤＡＳ１０の基板レベルを示す図である。 本発明の一実施形態において、ＤＡＳ１０例のゲート電極レベルの仮想格子を示す図である。 本発明の一実施形態において、隣接するコンタクトされたゲート電極形状間の最小中心―中心間スペーシングの２分の１のピッチに設定されたゲート電極レベルの仮想格子を示す図である。 本発明の一実施形態において、図１９Ａのゲート電極レベルの仮想格子の各ラインに沿って定義されたノーカットの線形導電体形状を示す図である。 本発明の一実施形態において、図１９Ａ１のゲート電極レベルの仮想格子の様々なラインに沿って定義された線形導電体形状を示す図である。 本発明の一実施形態において、図１９Ｂの線形導電体形状の区分化を示す図である。 機能を持たない線形導電体形状が削除された領域を有する図１９Ｃのゲート電極レベルの区分化形状を示す図である。 本発明の一実施形態において、ＤＡＳ１０例の第１の配線レベルの仮想格子を示す図である。 本発明の一実施形態において、第１の配線レベルの隣接するコンタクトされた導電体形状間の最小中心−中心間スペーシングの２分の１のピッチに設定された第１の配線レベルの仮想格子を示す図である。 本発明の一実施形態において、図２０Ａの第１の配線レベルの仮想格子の各ラインに沿って定義されたノーカットの線形導電体形状を示す図である。 本発明の一実施形態において、図２０Ａ１の第１の配線レベルの仮想格子の様々なラインに沿って定義された線形導電体形状を示す図である。 本発明の一実施形態において、図２０Ｂの線形導電体形状の区分化を示す図である。 本発明の一実施形態において、ＤＡＳ１０例の第２の配線レベルの仮想格子を示す図である。 本発明の一実施形態において、第２の配線レベルの仮想格子とゲート電極レベルの導電体形状間での３：２ピッチ関係に基づいて定義された、ＤＡＳ１０例の第２の配線レベルの仮想格子とゲート電極レベルの仮想格子間の間隔関係を示す図である。 本発明の一実施形態において、第２の配線レベルの仮想格子の各ラインに沿って定義されたノーカットの線形導電体形状を示す図である。 本発明の一実施形態において、第２の配線レベル内の線形導電体形状の区分化を示す図である。 本発明の一実施形態において、第２の配線レベルの導電体形状とゲート電極レベルの導電体形状間の４：３のピッチ関係に基づいて定義された、ＤＡＳ１０例の第２の配線レベルの仮想格子を示す図である。 本発明の一実施形態において、第２の配線レベルの導電体形状とゲート電極レベルの導電体形状間の４：３のピッチ関係に基づいて定義された、ダイナミックアレイ・セクションの第２の配線レベル仮想格子とゲート電極レベルの仮想格子間の間隔関係を示す図である。 本発明の一実施形態において、第２の配線レベルの仮想格子の各ラインに沿って定義されたノーカットの線形導電体形状を示す図である。 本発明の一実施形態において、第２の配線レベル内の図２２Ｃの線形導電体形状の区分化を示す図である。 本発明の一実施形態において、識別された多くの典型的なヴィア位置を有する、図２２Ｄの第２の配線レベルを示す図である。 本発明の一実施形態において、ＤＡＳ１０例の第３の配線レベルの仮想格子を示す図である。 本発明の一実施形態において、ＤＡＳ１０例の第３の配線レベルの仮想格子と第１の配線レベルの仮想格子間の間隔関係を示す図である。 本発明の一実施形態において、第３の配線レベルの仮想格子の各ラインに沿って定義されたノーカットの線形導電体形状を示す図である。 本発明の一実施形態において、第３の配線レベル内の線形導電体形状の区分化を示す図である。 本発明の一実施形態において、それぞれの製造保証境界適合性指定を有する多くの典型的なＤＡＳを示す図である。 本発明の一実施形態において、それぞれの製造保証境界適合性指定に従って、ＤＡＳグリッド上の図２５ＡのＤＡＳの典型的なアセンブリを示す図である。 本発明の一実施形態において、意図的に定義された空領域を有するそれぞれの製造保証境界適合性指定に従った、ＤＡＳグリッド上の図２５ＡのＤＡＳの典型的なアセンブリを示す図である。 本発明の一実施形態において、典型的なＤＡＳのあるレベルを示す図である。 本発明の一実施形態において、多くの補強形状を含むように事前定義されたＤＡＳハロ領域を有する図２６Ａ−１の典型的なＤＡＳを示す図である。 本発明の一実施形態において、別の典型的なＤＡＳのレベルを示す図である。 本発明の一実施形態において、多くの補強形状を含むように事前定義されたＤＡＳハロ領域を有する図２６Ｂ−１の典型的なＤＡＳを示す図である。 本発明の一実施形態において、図２６Ａ−２のＤＡＳと図２６Ｂ−２のＤＡＳのＤＡＳグリッド上への典型的な配置を示す図である。 本発明の一実施形態において、それぞれのＤＡＳハロを考慮せずに、図２６Ａ−２のＤＡＳと図２６Ｂ−２のＤＡＳのＤＡＳグリッド上への典型的な配置を示す図である。 本発明の一実施形態において、ＤＡＳハロ領域を形成するために、ＤＡＳクラスタの周辺に定義されたＤＡＳハロ境界を有する、図２６Ｃ−２のＤＡＳクラスタを示す図である。 本発明の一実施形態において、図２６Ｃ−３のＤＡＳハロ領域の定義されたコンテンツを示す図である。 本発明の一実施形態において、中に定義された多くのＤＡＳ配線セグメントを有する、図２６Ｃ−４のＤＡＳクラスタの特定のレベルを示す図である。 本発明の一実施形態において、半導体チップのダイナミックアレイ・アーキテクチャ領域の定義方法のフローチャートを示す図である。 本発明の一実施形態において、半導体チップのダイナミックアレイ・アーキテクチャ領域の定義方法のフローチャートを示す図である。 本発明の一実施形態において、論理セルを定義する典型的なＤＡＳを示す図である。 本発明の一実施形態において、ＤＡＳ境界を超えて延びるＤＡＳ構成要素を共有するように、互いに隣接して配置された図２７ＡのＤＡＳの多くの例を示す。 本発明の一実施形態において、１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法のフローチャートを示す図である。 本発明の一実施形態において、図２８Ａの方法のフローチャートの続きを示す図である。 本発明の一実施形態において、図２８Ｂの操作２８０９の展開を示す図である。 本発明の一実施形態において、１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法のフローチャートを示す図である。 本発明の一実施形態において、図２９Ａの操作２９０７の展開を示す図である。 本発明の一実施形態において、半導体チップのＤＡＳ設計方法のフローチャートを示す図である。 本発明の一実施形態において、半導体チップ上に製造されるダイナミックアレイ・セクションの定義方法のフローチャートを示す図である。 本発明の一実施形態において、１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法のフローチャートを示す図である。 本発明の一実施形態において、ＤＡＳ内に定義された、隣接して配置された論理セルの第２の配線レベルにおける異なるフェイジングの例を示す図である。
以下の説明において、本発明の理解を深めるために多くの詳細な説明が示される。しかし、これらの詳細な説明のいくつか又はすべてがなくても、本発明が実施されることが、当業者にとって明らかであろう。他の例では、本発明が不必要に不明確とならないように、よく知られたプロセス操作は、詳細に説明していない。
一般的に、ダイナミックアレイ・アーキテクチャは、増加し続けるリソグラフィギャップに関連した半導体製造プロセス変動に取り組むために提供される。半導体製造の領域において、リソグラフィギャップは、定義付けされる形状の最小寸法と、リソグラフィプロセスの形状の定義付けに使用される光の波長との差として定義されるが、ここでは、形状寸法は光の波長よりも小さい。現在のリソグラフィプロセスは、波長が１９３ｎｍの光を使用する。しかし、現在の形状寸法は６５ｎｍと小さく、近い将来４５ｎｍに達すると考えられる。寸法が６５ｎｍの場合、その形状は、形状を定義付けするのに使用される光の波長より３倍小さい。また、光の相互作用の範囲がおよそ５光波長であることを考えると、当然のことながら、１９３ｎｍの光源で露光される形状は、およそ５＊１９３ｎｍ（１９６５ｎｍ）の形状の露光の影響から離される。９０ｎｍ寸法形状に対して６５ｎｍ寸法形状を考えたとき、当然のことながら、１９３ｎｍ光源の１９６５ｎｍの相互作用範囲内に、９０ｎｍ寸法形状と比較して、およそ２倍の数の６５ｎｍ寸法形状が入るであろう。
光源の相互作用範囲内の形状の数の増加により、所定の形状の露光に寄与する光の干渉の制限及び複雑性は、顕著である。さらに、光源の相互作用範囲の中にある形状に関連する特定の形状は、発生する光の相互作用の種類に大きく影響する。従来は、設計者は、１組のデザインルールが満たされていれば、どんな２次元トポロジの形状であっても、本来、定義することが許されていた。例えば、所定のチップの層（すなわち、所定のマスク）において、設計者は、お互いの周りを包む屈曲を持つ２次元の変化する形状を定義付けてもよい。このような２次元の変化する形状がお互いに隣接して配置されたとき、形状を露光するのに使用される光は、複雑に、通常は考えられない方法で相互作用するであろう。形状寸法と相対間隔が小さくなるにつれ、光の相互作用は、増加しつつ、より複雑かつ予期できないものとなる。
従来は、設計者が確立したデザインルール・セットに従えば、その結果の製品は、デザインルール・セットと関連して一定の確率で量産可能であろう。言い換えると、デザインルール・セットに違反する設計にとって、結果としての製品の量産が成功する確率は未知である。隣の２次元の変化形状の間の複雑な光の相互作用と取り組むために、成功的な製品量産の興味において、２次元の変化形状の可能な組み合わせと適切に取り組むことにより、デザインルール・セットが大きく拡張される。拡張されたデザインルール・セットの適用が、おそらく、時間のかかるものとなり、高いものとなり、エラーを起こす傾向になり、この拡張されたデザインルール・セットは、すぐに複雑で扱いにくいものになる。例えば、拡張されたデザインルール・セットは、複雑な検証が必要とされる。また、拡張されたデザインルール・セットは、広く一般に適用できないであろう。さらに、すべてのデザインルールが満たされたとしても、量産歩留まりは保証されない。
当然のことながら、任意の形をした２次元形状を描画するときのすべての光の相互作用の正確な予測は、一般に不可能であることがわかる。その上、拡張されたデザインルール・セットの代わりとして、または組み合わせるものとして、隣接する２次元の変化形状の間の予期できない光の相互作用を考慮に入れて増加させたマージンを含んで、デザインルール・セットもまた、修正されてもよい。なぜなら、デザインルールはランダムな２次元形状トポロジをカバーするために確立されたものであるので、デザイルールは、大量のマージンを含ませることができる。デザインルール・セットにおけるマージンの追加は、隣接する２次元の変化形状をレイアウト部分が含むのを助けるが、そのような全体的なマージンの追加は、隣接する２次元の変化形状を含まないレイアウトの他の部分に過剰設計を起こし、そして、チップ面積利用率と電気特性の最適化の減少を導くことになる。
上記の観点から、半導体製造歩留まりは、設計依存の無拘束の形状トポロジ（すなわち、お互いに近接して置かれた任意の２次元の変化形状）により生成される不安定性から派生した特性上の欠陥の結果として減少する。一例として、これらの特性上の欠陥は、正確にプリントされたコンタクトとビアの欠陥、および製造プロセスの不安定性の結果であってもよい。製造プロセスの不安定性は、ＣＭＰのわん状変形、フォトリソグラフィによるレイアウト形状の歪み、ゲートの歪み、酸化膜厚さの不安定性、インプラントの不安定性、及び他の製造関連現象を含んでもよい。本発明によるダイナミックアレイ・アーキテクチャは、上記の半導体製造プロセスの不安定性に取り組むことを目的とする。
図１は、本発明の一実施形態において、多くの隣接するレイアウト形状と、レイアウト形状のそれぞれの描画に使用される光強度の代表例を示す図である。特に、３つの隣接する線形レイアウト形状（１０１Ａ−１０１Ｃ）が、所定のマスク層の中で、実質的に平行関係に配列されたものとして描かれている。レイアウト形状からの光強度の分布は、シンク関数として表されている。シンク関数（１０３Ａ−１０３Ｃ）は、各レイアウト形状（１０１Ａ−１０１Ｃ、それぞれ）からの光強度の分布を表す。隣接する線形レイアウト形状（１０１Ａ−１０１Ｃ）は、シンク関数（１０３Ａ−１０３Ｃ）のピークに対応した位置に間隙を介して配置されている。隣接する線形レイアウト形状（１０１Ａ−１０１Ｃ）に関する光エネルギ間の建設的な干渉（すなわち、シンク関数（１０３Ａ−１０３Ｃ）のピーク）は、図示した間隔のあいたレイアウト形状にとって、隣接する形状（１０１Ａ−１０１Ｃ）の露光を補強するように働く。上記において、図１に示した光の相互作用は、同期の場合を示す。
図１に示すように、線形レイアウト形状が適当な間隔を介して規則的な繰り返しパターンで定義付けされたとき、種々のレイアウト形状における光エネルギの建設的な干渉は、それぞれのレイアウト形状の露光を増強するように働く。建設的な光の干渉によりもたらされたレイアウト形状の露光の増強は、レイアウト形状の充分な描画を得るための光近接効果補正（ＯＰＣ）及び／又はレティクル増強技術（ＲＥＴ）を使用する必要性を動的に減少し、排除さえすることができる。
禁止されたピッチ（すなわち、禁止されたレイアウト形状間隔）は、隣接するレイアウト形状（１０１Ａ−１０１Ｃ）が、別のレイアウト形状と関連してシンク関数の谷を持つ１つのレイアウト形状配列に関してのシンク関数のピークのような間隔があるときに発生し、これにより光エネルギの破壊的な干渉を発生する。光エネルギの破壊的な干渉は、所定の場所が減少されるように焦点が合わせられた光エネルギを発生させる。したがって、隣接するレイアウト形状に関して有益な建設的な光の干渉を実現するために、シンク関数のピークの構成的なオーバーラップが発生するような間隔が空けられたレイアウト形状を予測することが必要である。予期可能なシンク関数のピークの構成的なオーバーラップと関係するレイアウト形状の増強は、図１のレイアウト形状（１０１Ａ−１０１Ｃ）に示されるように、レイアウト形状が長方形、近似寸法、及び同一方向配向の場合に実現できる。このように、隣接するレイアウト形状からの共振光エネルギは、特定のレイアウト形状の露光を増強するのに使用される。
図２は、本発明の一実施形態において、ダイナミックアレイ・アーキテクチャを定義付けするのに使用されるレイアウトの積み重ねの概略を示す図である。当然のことながら、図２を参照して記述されるダイナミックアレイ・アーキテクチャを定義付けするのに使用される生成された層の積み重ねは、ＣＭＯＳ製造プロセスの網羅的な記述を表すことを意図するものではない。しかし、ダイナミックアレイは標準的なＣＭＯＳ製造プロセスに基づいて構成されるものである。一般的に言って、ダイナミックアレイ・アーキテクチャは、下になるダイナミックアレイ構造の定義付けと、面積占有率と量産性の最適化のためのダイナミックアレイの組み立てのテクニックの両方を含む。したがって、ダイナミックアレイは、半導体製造可能性を最適化するために設計される。
下にあるダイナミックアレイ構造の定義付けに関しては、ダイナミックアレイは、ベース基板２０１の上（すなわち、シリコン基板又はシリコンオンインシュレイタ（ＳＯＩ）基板の上）の層手段で構成される。拡散領域２０３は、ベース基板２０１の電気的特性を変える目的で不純物が導入されたベース基板２０１の選択領域を表す。拡散領域２０３の上に、拡散領域２０３と導電体ラインの間の接続を可能にするための拡散コンタクト２０５が定義付けされている。例えば、拡散コンタクト２０５は、ソース及びドレイン拡散領域２０３とそれらに関する導電体ネットとの間の接続を可能にするものとして定義付けされる。また、ゲート電極形状２０７は、拡散領域２０３の上でトランジスタゲートを形成するものとして定義付けされる。ゲート電極コンタクト２０９は、ゲート電極形状２０７と導電体ラインとの間の接続を可能にするものとして定義付けされる。例えば、ゲート電極コンタクト２０９は、トランジスタゲートとそれらに関連する導電体ネットとの間の接続を可能にするものとして定義付けされる。
配線層は、拡散コンタクト２０５層とゲート電極コンタクト２０９の上で定義付けされる。配線層は、第１メタル（メタル１）層２１１、第１ビア（ビア１）層２１３、第２メタル（メタル２）層２１５、第２ビア（ビア２）層２１７、第３メタル（メタル３）層２１９、第３ビア（ビア３）層２２１、及び第４メタル（メタル４）層２２３を含んでいる。メタル及びビア層は、所望の回路接続性の定義付けを可能にする。例えば、メタル及びビア層は、回路の論理機能が実現されるように、種々の拡散コンタクト２０５とゲート電極コンタクト２０９の間の電気的接続を可能にする。当然のことながら、ダイナミックアレイ・アーキテクチャは、特定数の配線層（すなわち、メタル及びビア層）に制限されない。一実施形態において、ダイナミックアレイは、第４メタル（メタル４）層２２３を越えて追加の配線層２２５を含んでもよい。代わりに、別の実施形態では、ダイナミックアレイは、４つより少ないメタル層を含んでもよい。
ダイナミックアレイは、定義付けされることができるレイアウト形状に関して、そのような層（拡散領域層２０３以外）が制限されるように定義付けされる。特に、拡散領域層２０３以外のそれぞれ層において、線形レイアウト形状のみが許される。所定の層の線形レイアウト形状は、一定の垂直断面形状を有し、基板を越えて単一方向に伸びるものとして特徴付けられる。したがって、線形レイアイアウト形状は、１次元変位の構成で定義付けされる。拡散領域２０３は、１次元変位であることは必要とされないが、必要であれば、それも許される。特に、基板の中の拡散領域２０３は、基板の上表面と一致した平面に関して２次元的に変化する形状を持つものとして定義付けられることが可能である。一実施形態において、拡散屈曲トポロジの数は、拡散内の屈曲と、トランジスタのゲート電極を形成する導電体メタル（例えば、ポリシリコン）の間の相互作用は、予期可能であり、正確にモデリングできるというように制限される。所定の層の線形レイアウト形状は、お互いに平行になるように配置される。したがって、所定の線形レイアウト形状は、基板にわたって共通の方向に、基板と平行に伸びる。種々の層２０７−２２３の線形形状の特定の構成と関連する必要性は、図３−１５Ｃに関連してさらに説明される。
下に横たわるレイアウトのダイナミックアレイの方法論は、所定の層の隣接する形の露光を強化するためのリソグラフィプロセスにおける光波の建設的な光の干渉を使用する。したがって、所定の層における平行な線形レイアウト形状の間隔は、リソグラフィ補正（例えば、ＯＰＣ／ＲＥＴ）が最小化され、または排除されるような継続する光波の建設的な光の干渉の回りで設計される。したがって、従来のＯＰＣ／ＲＥＴベース・リソグラフィプロセスと比較して、ここで定義されるダイナミックアレイは、隣接する形状の間の光の相互作用を補償するものではなく、隣接する形状の間の光の相互作用を活用するもので
ある。
所定の線形レイアウト形状の光定常波は、正確にモデル化できるため、所定の層に平行に配置された隣接する線形レイアウト形状に関する光定常波がどのように相互作用するかを予測することが可能である。したがって、ある線形形状を露光するのに使用される光定常波が、その隣の線形形状の露光にどのように寄与するかを予測することが可能である。隣接する線形形状の間の光の相互作用の予測は、所定の形を描画するのに使用される光がその隣の形を補強するであろう最適な形状−形状間スペーシングの識別を可能にする。所定の層の形状−形状間スペーシングは、形状ピッチとして定義される。ここで、ピッチとは、所定の層における隣接する線形形状の中心−中心間の分離距離である。
隣接する形状間の所望の露光補強を提供するために、隣同士のすべての形状の最良の描画を生むように、隣接する形状からの建設的及び破壊的な光の干渉が最適化されるように、所定の層の線形レイアウト形状は、間隔を空けられる。所定の層の形状−形状間スペーシングは、その形状を露光するのに使用される光の波長に比例する。所定の形状から光の波長の約５倍の距離にある各形状を露光するのに使用される光は、ある程度、所定の形状の露光を補強するように働く。隣接する形状を露光するのに使用される光定常波の建設的な干渉の活用は、製造装置の能力を最大化し、リソグラフィプロセスの最中の関連する光の相互作用によって制限されないようにすることが可能になる。
上述のとおり、ダイナミックアレイは、それぞれの層（拡散以外）の中の形状が、共通方向に向かって基板上を横断するように平行に配向された線形形状であることを必要とされるという限定的なトポロジを取り入れている。ダイナミックアレイの限定的なトポロジで、フォトリソグラフィプロセスの光の相互作用は、マスク上にプリントされた画像は本質的にレイアウトに描かれた形と一致するように最適化され得る（本質的に１００％の正確さでレジスト上のレイアウトの変換が達成される）。
図３Ａは、本発明の一実施形態において、限定的なトポロジの定義付けを容易にするダイナミックアレイに投影される基本グリッドの一例を示す図である。基本グリッドは、ダイナミックアレイのそれぞれの層内の線形形状を、適切な最適化されたピッチで平行に配置することを容易にするのに使用することができる。ダイナミックアレイの部分として物理的に定義付けされていないが、基本グリッドは、ダイナミックアレイのそれぞれの層上に投影されるものとして考えることができる。また、基本グリッドは、ダイナミックアレイのそれぞれの層の位置に関して実質的に一致した手段で投影され、これにより形状の正確な積み重ねと位置あわせを容易にすることが理解されるにちがいない。
図３Ａの一実施形態において、基本グリッドは、第１参照方向（ｘ）及び第２参照方向（ｙ）に基づく長方形グリッド（すなわち、デカルト格子）として定義されている。第１参照方向及び第２参照方向におけるグリッド点−グリッド点間スペーシングは、必要に応じて、最適な形状−形状間スペーシングでの線形形状の定義付けを可能にするように定義される。また、第１参照方向（ｘ）におけるグリッド点スペーシングは、第２参照方向（ｙ）におけるグリッド点スペーシングと異なるようにしてもよい。一実施形態において、１つの基本グリッドは、全ダイをわたるそれぞれの層内の種々の線形形状の配置を可能にするために全ダイをわたって投影される。しかし、他の実施形態において、分離された基本グリッドは、ダイの分離された領域の中の異なる形状−形状間スペーシングの要求を支持するため、ダイの分離された領域にわたって投影されることができる。図３Ｂは、本発明の一実施形態において、ダイの分離領域にわたって投影される分離基本グリッドの一例を示す図である。
基本グリッドは、光の相互作用機能を考慮して定義される（すなわち、シンク関数、及び製造能力。ここで、製造能力は、ダイナミックアレイの製造に利用される製造装置及びプロセスによって定義される。）。光の相互作用機能に関して、基本グリッドは、グリッド点間のスペーシングが、隣接するグリッド点の上に投影される光エネルギを示すシンク関数のピークの位置合わせを可能にするように定義される。したがって、リソグラフィック補強用に最適化された線形形状は、第１グリッド点から第２グリッド点までラインを描くことによって明示することができる。ここで、ラインは、所定の幅の長方形構造を表す。当然のことながら、それぞれの層の種々の線形形状は、基本グリッド上のそれらの終点位置とそれらの幅によって明示することができる。
図３Ｃは、本発明の一実施形態において、ダイナミックアレイに適合するように定義付けされた線形形状３０１の一例を示す図である。線形形状３０１は、幅３０３及び高さ３０７で定義される実質的に長方形の断面を持つ。線形形状３０１は、長さ３０５方向に直線的に伸びている。一実施形態において、幅３０３及び高さ３０７で定義された線形形状の断面は、実質的にその長さ３０５に沿って一定である。しかし、当然のことながら、リソグラフィック効果は、線形形状３０１の終端の丸めを起こしていてもよい。図３Ａの第１参照方向（ｘ）及び第２参照方向（ｙ）は、それぞれ、ダイナミックアレイ上の線形形状の配向の一例を図示している。当然のことながら、線形形状は、第１参照方向（ｘ）、第２参照方向（ｙ）、及び第１及び第２参照方向（ｘ），（ｙ）に基づいて定義される対角線方向のいずれかに伸びた長さ３０５を持つように配向されていてもよい。第１及び第２参照方向（ｘ），（ｙ）に基づく線形形状の特定の配向にかかわらず、当然のことながら、線形形状は、ダイナミックアレイが構成される基板の上の表面と実質的に平行な平面で定義される。また、当然のことながら、線形形状は、屈曲（すなわち、第１及び第２参照方向で定義された平面の方向の変化）がない。
図３Ｄは、本発明の一実施形態において、ダイナミックアレイに適合するように定義付けされた線形形状３１７の別の一例を示す図である。線形形状３１７は、底辺幅３１３、上辺幅３１５、及び高さ３０９で定義される台形の断面を持っている。線形形状３１７は、長さ３１１の直線方向に伸びている。一実施形態において、線形形状３１７の断面は、長さ３１１に沿って実質的に均一である。しかし、当然のことながら、リソグラフィック効果は、線形形状３１７の終端の丸めを起こしていてもよい。図３Ａの第１参照方向（ｘ）及び第２参照方向（ｙ）は、それぞれ、ダイナミックアレイ上の線形形状の配向の一例を図示している。当然のことながら、線形形状３１７は、第１参照方向（ｘ）、第２参照方向（ｙ）、及び第１及び第２参照方向（ｘ），（ｙ）に基づいて定義される対角線方向のいずれかに伸びた長さ３１１を持つように配向されていてもよい。第１及び第２参照方向（ｘ），（ｙ）に基づく線形形状３１７の特定の配向にかかわらず、当然のことながら、線形形状３１７は、ダイナミックアレイが構成される基板の上の表面と実質的に平行な平面で定義される。また、当然のことながら、線形形状３１７は、屈曲（すなわち、第１及び第２参照方向で定義された平面の方向の変化）がない。
図３Ｃ及び図３Ｄは、長方形及び台形の断面を持つ線形形状を明示的に説明するが、それぞれ、当然のことながら、他のタイプの断面を持つ線形形状がダイナミックアレイの中で定義されることが可能である。したがって、一方向に伸びる長さを持ち、第１参照方向（ｘ）、第２参照方向（ｙ）、及び第１及び第２参照方向（ｘ），（ｙ）に基づいて定義される対角線方向のいずれかに伸びた長さを持つように配向されるものとして線形形状が定義される限り、本質的にすべての、線形形状の適合した断面形状の使用が可能である。
ダイナミックアレイのレイアウトアーキテクチャは、基本グリッドパターンに従う。したがって、拡散内の方向変化が発生する場所、ゲート電極及びメタルの線形形状が配置される場所、コンタクトが配置される場所、線形形状のゲート電極とメタル形状内のオープンの場所などを表すのにグリッド点を使用することが可能である。グリッド点のピッチ（すなわち、グリッド点−グリッド点間スペーシング）は、隣接する所定の形状のライン幅の線形形状の露光が、お互いに補強するように、所定の形状のライン幅（例えば、図３Ｃの幅３０３）に設定されるべきである。ここでは、線形形状の中心はグリッド点上にある。図２のダイナミックアレイの積み重ねと、図３Ａの基本グリッドの一例に関して、一実施形態では、第１参照方向（ｘ）のグリッド点スペーシングは、必要なゲート電極のゲートピッチによって設定される。この同じ実施形態において、第２参照方向（ｙ）のグリッド点ピッチは、メタル１及びメタル３のピッチにより設定される。例えば、９０ｎｍプロセス技術において（すなわち、最小形状寸法が９０ｎｍに等しい）、第２参照方向（ｙ）のグリッド点ピッチは約０．２４ミクロンである。一実施形態において、メタル１及びメタル２層は、共通のスペーシング及びピッチを持つであろう。異なるスペーシング及びピッチは、メタル２層の上で使用されることが可能である。
ダイナミックアレイの種々の層は、隣接する層の線形形状が、それぞれお互いに交差するように伸びるように定義付けされる。例えば、隣接する層の線形形状が直交して（お互いに垂直に）伸びることが可能である。また、１つの層の線形形状が、隣接する層の線形形状に対してある角度を持って（例えば、４５度で）横切って伸びることが可能である。例えば、一実施形態において、１つの層の線形形状が第１参照方向（ｘ）に伸び、隣接する層の線形形状が、第１参照方向（ｘ）及び第２参照方向（ｙ）に対して対角線方向に伸びる。当然のことながら、隣接する層の直交する線形形状の配置を持つダイナミックアレイの配線接続設計のために、オープンは、線形形状で定義付けすることが可能であり、コンタクト及びヴィアは必要に応じて定義付けされる。
ダイナミックアレイは、予測できないリソグラフィの相互作用を排除するために、ケイアウト形状の屈曲の使用を最小化する。特に、ＯＰＣ又は他のＲＥＴプロセスに先立って、ダイナミックアレイは、デバイス寸法の制御を可能にするため拡散層の屈曲を許すが、拡散層の上の層についての屈曲は許されない。拡散層の上のそれぞれの層のレイアウト形状は、直線的な形であり（例えば、図３Ｃ）、お互いに平行の関係で配置される。レイアウト形状の直線的な形と平行配置は、建設的な光の干渉の予測性が量産性を確保するために必要であるところのダイナミックアレイのそれぞれの積み重ね層で実現される。一実施形態において、レイアウト形状の直線的な形と平行配置は、拡散の上のメタル２を介したそれぞれの層で、ダイナミックアレイで実現される。メタル２の上では、レイアウト形状は、量産性を確実にするのに建設的な光の干渉が必要とされない充分な寸法及び形であってもよい。しかし、メタル２の上の描かれたレイアウト形状内の建設的な光の干渉の存在は、有益であるだろう。
図４から図１４に、拡散からメタル２までのダイナミックアレイ層の積み上げの一例が示されている。当然のことながら、図４から図１４に示されたダイナミックアレイは、一例としてのみ表したものであり、ダイナミックアレイ・アーキテクチャの限定を示唆するものではない。ダイナミックアレイは、すべての集積回路設計を本質的に定義付けするために、ここで示された原理に従って使用されることが可能である。
図４は、本発明の一実施形態において、ダイナミックアレイの一例の拡散層レイアウトを示す図である。図４の拡散層は、ｐ型拡散領域４０１とｎ型拡散領域４０３を示す。拡散領域は、下にある基本グリッドにより定義付けされるが、拡散領域は、拡散層の上の層についての線形形状の制限に従わなければならないものではない。拡散領域４０１及び４０３は、拡散コンタクトが配置されるように定義付けされた拡散四角４０５を含む。拡散領域４０１及び４０３は、外来のジョグ又はコーナを含まない。したがって、リソグラフィ解像度の使用が改良され、より正確なデバイス抽出の可能になる。さらに、ｎ＋マスク領域（４１２及び４１６）及びｐ＋マスク領域（４１０及び４１４）が、（ｘ），（ｙ）グリッド上に、外来のジョグ又はノッチのない矩形として定義付けされている。この様式は、より大きな拡散領域の使用を可能とし、ＯＰＣ／ＲＥＴの必要性を排除し、より低い解像度及びより低いコストのリソグラフィ装置の使用を可能とする（例えば、３６５ｎｍのｉライン照明など）。当然のことながら、図４に描かれた、ｎ＋マスク領域４１６及びｐ＋マスク領域４１０は、ウェル−バイアスを使用しない一実施形態のものである。ウェル−バイアスを使用する別の実施形態では、図４に示されたｎ＋マスク領域４１６は、実際はｐ＋マスク領域として定義付けされる。また、この別の実施形態では、図４に示されたｐ＋マスク領域４１０は、実際はｎ＋マスク領域として定義付けされる。
図５は、本発明の一実施形態において、ゲート電極層と、図４の拡散層の上及び隣の拡散コンタクト層を示す図である。ＣＭＯＳ技術の当業者が理解できるように、ゲート電極形状５０１は、トランジスタゲートを定義付けしている。ゲート電極形状５０１は、第２参照方向（ｙ）に、ダイナミックアレイをわたって平行関係で伸びる線形形状として定義付けされている。一実施形態において、ゲート電極形状５０１は、共通の幅を持つように定義付けされている。しかし、別の実施形態では、１つ以上のゲート電極形状が、異なる幅を持つものとして定義付けされることが可能である。例えば、図５は、他のゲート電極形状５０１と比較して、より広い幅を持つゲート電極形状５０１Ａを示している。ゲート電極形状５０１のピッチ（中心−中心間スペーシング）は、リソグラフィック補強（すなわち、隣接するゲート電極形状５０１による共振画像化）の最適化を確実にする間、最小化される。説明目的のために、ダイナミックアレイをわたって所定のラインを伸びるゲート電極形状５０１は、ゲート電極トラックとして参照される。
ゲート電極形状５０１は、拡散領域４０３及び４０１を横切って、それぞれｎチャンネル及びｐチャンネルトランジスタを形成する。ゲート電極形状５０１の光学的プリントは、いくつかのグリッド位置には拡散領域が存在しないにもかかわらず、すべてのグリッド位置にゲート電極形状５０１を描くことによって達成される。また、長く続くゲート電極形状５０１は、ダイナミックアレイの内部にあるゲート電極形状の終端でのライン終端ショート効果を改良する傾向にある。さらに、ゲート電極形状プリントは、ゲート電極形状５０１からすべての屈曲をなくすことで、顕著に改良される。
ゲート電極トラックのそれぞれは、特定の論理機能を実現するための必要な電気接続を設けるために、ダイナミックアレイを横切る直線的な横断で、何回も割り込まれる（すなわち、中断される）であろう。所定のゲート電極トラックに割り込みが必要なとき、割り込み位置におけるゲート電極トラックセグメントの終端間の分離は、製造能力及び電気的効果を可能なかぎり考慮に入れて最小化される。一実施形態において、光学的製造可能性は、共通の終端−終端間スペーシングが特定の層の中の形状間で使用されたときに、達成される。
割り込み位置におけるゲート電極トラックセグメントの終端間の分離の最小化は、隣接するゲート電極トラックから供給されるリソグラフィの補強及び均一性の最大化に役立つ。また、一実施形態において、隣接するゲート電極トラックに割り込みが必要な場合、隣接するゲート電極トラックの割り込みは、可能な限り、隣接する割り込み位置が発生するのを避けるように、それぞれの割り込み位置がお互いに相殺されるように行われる。特に、隣接するゲート電極トラックの中の割り込み位置が、見えるラインが割り込み位置を通して存在しないように、それぞれ配置される。ここで、見えるラインは、基板にわたって伸びるゲート電極トラックの方向と垂直に伸びるものと考えられる。さらに、一実施形態において、ゲート電極は、セル（すなわち、ＰＭＯＳ又はＮＭＯＳセル）のトップとボトムの境界を通って伸びることが可能である。この実施形態は、隣接するセルの橋渡しを可能とするであろう。
さらに図５により、拡散コンタクト５０３は、それぞれの拡散四角４０５で、共振画像に対する拡散コンタクトのプリントを向上させるものとして定義付けられる。拡散四角４０５は、拡散コンタクト５０３のパワー及びグランド・コネクション・ポリゴンのプリントを向上させるため、すべての拡散コンタクト５０３の周りに存在する。
ゲート電極形状５０１及び拡散コンタクト５０３は、共通のグリッドスペーシングを分け合っている。特に、ゲート電極形状５０１の配置は、拡散コンタクト５０３に関連して２分の１グリッドスペーシングにより相殺される。例えば、ゲート電極形状５０１と拡散コンタクト５０３のグリッドスペーシングが０．３６μｍであり、拡散コンタクトの中心のｘ座標が０．３６μｍの整数倍の位置にあるように拡散コンタクトが配置されている場合、ゲート電極形状５０１のそれぞれの中心のｘ座標引く０．１８μｍは、０．３６μｍの整数倍であるべきである。本実施形態では、ｘ座標は、以下のように表される：
拡散コンタクトの中心のｘ座標＝Ｉ＊０．３６μｍ，ここでＩはグリッド番号；
ゲート電極形状の中心のｘ座標＝０．１８μｍ＋Ｉ＊０．３６μｍ，
ここでＩはグリッド番号。
ダイナミックアレイのグリッドベースシステムは、すべてのコンタクト（拡散及びゲート電極）が、拡散コンタクトのグリッドの半分の倍数に等しい水平グリッド、及びメタル１ピッチによって設定される垂直グリッドの上に乗ることを確実にする。上記の例において、ゲート電極形状及び拡散コンタクトのグリッドは、０．３６μｍである。拡散コンタクト及びゲート電極コンタクトは、０．１８μｍの倍数の垂直グリッドの上に乗る。また、９０ｎｍプロセス技術の垂直グリッドは、およそ０．２４μｍである。
図６は、本発明の一実施形態において、図５のゲート電極層の上及び隣に定義付けされたゲート電極コンタクト層を示す図である。ゲート電極コンタクト層において、ゲート電極コンタクト６０１は、上にあるメタル導電ラインへゲート電極形状５０１を接続することを可能にするように描かれている。一般に、デザインルールは、ゲート電極コンタクト６０１の最適な配置を規定するであろう。一実施形態において、ゲート電極コンタクトは、トランジスタのエンドキャップ領域の上部に描かれる。デザインルールが長いトランジスタ・エンドキャップを明記しているとき、この実施形態は、ダイナミックアレイ内のホワイトスペースを最小化する。いくつかのプロセス技術において、ホワイトスペースは、セルの多くのゲート電極コンタクトをそのセルの中心に配置することにより、最小化することができる。また、当然のことながら本発明において、ゲート電極コンタクト６０１は、ゲート電極コンタクト６０１とゲート電極形状５０１の間のオーバーラップを確実にするために、ゲート電極形状５０１と垂直の方向にオーバーサイズされている。
図７Ａは、ゲート電極（例えば、ポリシリコン形状）のコンタクトを作る従来のアプローチを示す図である。図７Ａの従来の構成において、拡大化された矩形のゲート電極領域７０７は、ゲート電極コンタクト７０９が置かれるところに定義付けされる。拡大化された矩形のゲート電極領域７０７は、ゲート電極内に屈曲距離７０５を生み出す。拡大化された矩形のゲート電極領域７０７における屈曲は、望ましくない光の相互作用を起こし、ゲート電極ライン７１１をゆがめる。ゲート電極ライン７１１の歪みは、特に、ゲート電極の幅がトランジスタ長とほぼ等しいときに問題になる。
図７Ｂは、本発明の一実施形態により定義付けされるゲート電極コンタクト６０１（例えば、ポリシリコンコンタクト）を示す図である。ゲート電極コンタクト６０１は、ゲート電極形状５０１のエッジをオーバーラップするように描かれており、ゲート電極形状５０１と実質的に垂直な方向に伸びている。一実施形態において、ゲート電極コンタクト６０１は、垂直寸法７０３が、拡散コンタクト５０３で使用される垂直寸法と同じになるように描かれている。例えば、拡散コンタクト５０３のオープニングが０．１２μｍ四角であるように指定されている場合、ゲート電極コンタクト６０１の垂直寸法は０．１２μｍで描かれる。しかし、他の実施形態では、垂直寸法７０３が拡散コンタクト５０３で使用される垂直寸法と異なるように、ゲート電極コンタクト６０１は描かれることが可能である。
一実施形態において、ゲート電極形状５０１を越えたゲート電極コンタクト６０１の伸長７０１は、ゲート電極コンタクト６０１とゲート電極形状５０１の間で最大のオーバーラップが達成されるように設定される。伸長７０１は、ゲート電極コンタクト６０１のライン終端ショート、及びゲート電極コンタクト層とゲート電極形状層との間のミスアライメントを配慮して定義付けされる。ゲート電極コンタクト６０１の長さは、ゲート電極コンタクト６０１とゲート電極形状５０１の間の最大の表面領域コンタクトを確実にするように定義付けされる。ここで、最大の表面領域コンタクトは、ゲート電極形状５０１の幅によって定義付けされる。
図８Ａは、本発明の一実施形態において、図６のゲート電極コンタクト層の上に定義付けされたメタル１層を示す図である。メタル１層は、ダイナミックアレイをわたって平行関係で伸びた線形形状を含むように定義付けされた多くのメタル１トラック８０１−８２１を含んでいる。メタル１トラック８０１−８２１は、下に横たわる図５のゲート電極層内のゲート電極形状５０１と実質的に垂直な方向に伸びている。したがって、本実施形態において、メタル１トラック８０１−８２１は、ダイナミックアレイをわたって第１参照方向（ｘ）に直線的に伸びている。隣接するメタル１トラック８０１−８２１によってもたらされるリソグラフィの補強（すなわち、共振画像）の最適化を確実にすると同時に、メタル１トラック８０１−８２１のピッチ（中心−中心間スペーシング）は、最小化される。例えば、一実施形態において、メタル１トラック８０１−８２１は、９０ｎｍプロセス技術では、約０．２４μｍの垂直グリッドに中心が合わせられている。
メタル１トラック８０１−８２１のそれぞれは、特定の論理機能を実現するための必要な電気接続を設けるために、ダイナミックアレイを横切る直線的な横断で、何回も割り込まれて（すなわち、中断されて）いてもよい。所定のメタル１トラック８０１−８２１が割り込まれることが必要なとき、割り込みの位置におけるメタル１トラックセグメントの終端間の分離は、可能なかぎり、製造能力と電気的影響を考慮して最小化される。割り込みの位置におけるメタル１トラックセグメントの終端間の分離の最小化は、隣接するメタル１トラックによってもたらされるリソグラフィの補強、及び均一性を最大化するのに役立つ。また、一実施形態において、隣接するメタル１トラックが割り込まれることが必要なとき、隣接するメタル１トラックの割り込みは、割り込みの隣接する位置の発生を可能な限り避けるように、割り込みのそれぞれの位置がお互いに相殺されるように行われる。特に、隣接するメタル１トラックの中の割り込みの位置は、それぞれ、見えるラインが割り込みの位置を通して存在しないように配置される。ここで、見えるラインは、基板の上を伸びるメタル１トラックの方向と垂直に伸びるものと考えられる。
図８Ａの例において、メタル１トラック８０１はグランドに接続されており、メタル１トラック８２１は電源電圧に接続されている。図８Ａの実施形態において、メタル１トラック８０１及び８２１の幅は、他のメタル１トラック８０３−８１９と同じである。しかし、別の実施形態において、メタル１トラック８０１及び８２１の幅は、他のメタル１トラック８０３−８１９の幅より大きい。図８Ｂは、他のメタル１トラックにおいて、他のメタル１トラック８０３−８１９と比較して、メタル１のグランド及び電源のトラックのためのより幅の広いトラック（８０１Ａ及び８２１Ａ）を有する図８Ａのメタル１層を示す図である。
メタル１トラック・パターンは、“ホワイトスペース”（トランジスタによって占められていないスペース）の使用を最適化するように最適に構成されている。図８Ａの例は、２つに分配されたメタル１トラック８０１及び８２１と、９つのメタル１信号トラック８０３−８１９を含んでいる。メタル１トラック８０３，８０９，８１１及び８１９は、ホワイトスペースを最小化するためのゲート電極コンタクトトラックとして定義付けされる。メタル１トラック８０５及び８０７は、ｎチャンネルトランジスタのソース及びドレインに接続するように定義付けされる。メタル１トラック８１３，８１５及び８１７は、ｐチャンネルトランジスタのソース及びドレインに接続するように定義付けされる。また、９つのメタル１信号トラック８０３−８１９は、接続が必要でない場合は、いずれもフィードスルーとして使用することができる。例えば、メタル１トラック８１３及び８１５は、フィードスルー接続として構成されている。
図９は、本発明の一実施形態において、図８Ａのメタル１層の上及び隣に定義付けされたビア１層を示す図である。ビア９０１は、メタル１トラック８０１−８２１のより高いレベルの導電ラインへの接続を可能にするビア１層で定義付けされる。
図１０は、本発明の一実施形態において、図９のビア１層の上及び隣に定義付けされたメタル２層を示す図である。メタル２層は、ダイナミックアレイをわたって平行関係に伸びた線形形状として定義付けされた多くのメタル２トラック１００１を含む。メタル２トラック１００１は、下に横たわる図８Ａのメタル１層のメタル１トラック８０１−８２１と実質的に垂直な方向に、及び下に横たわる図５のゲート電極層のゲート電極トラック５０１と実質的に平行な方向に、伸びている。したがって、本実施形態において、メタル２トラック１００１は、ダイナミックアレイを横切って第２参照方向（ｙ）に直線的に伸びている。
隣接するメタル２トラックによりもたらされるリソグラフィ補強（すなわち、共振画像）の最適化を確実にすると同時に、メタル２トラック１００１のピッチ（中心−中心間スペーシング）は最小化される。当然のことながら、ゲート電極及びメタル１層の実現方法と同様にして、より高いレベルの配線層で規則性が維持される。一実施形態において、ゲート電極形状５０１のピッチと、メタル２トラックのピッチは、同じである。別の実施形態において、コンタクトされたゲート電極のピッチ（例えば、間に拡散コンタクトを有するポリシリコン−ポリシリコン間スペース）は、メタル２トラックのピッチより大きい。この実施形態において、メタル２トラックのピッチは、コンタクトされたゲート電極のピッチの２／３又は３／４になるように最適に設定される。したがって、この実施形態において、ゲート電極トラックとメタル２トラックは、２つのゲート電極トラック・ピッチごと、及び３つのメタル２トラック・ピッチごとに位置合わせする。例えば、９０ｎｍプロセス技術において、コンタクトされたゲート電極トラックの最適なピッチは、０．３６μｍであり、メタル２トラックの最適なピッチは、０．２４μｍである。別の実施形態において、ゲート電極トラック及びメタル２トラックは、３つのゲート電極ピッチごと、及び４つのメタル２ピッチごとに位置合わせする。例えば、９０ｎｍプロセス技術において、コンタクトされたゲート電極トラックの最適なピッチは、０．３６μｍであり、メタル２トラックの最適なピッチは、０．２７μｍである。
メタル２トラック１００１のそれぞれは、特定の論理機能を実現するための必要な電気接続を設けるために、ダイナミックアレイを横切る直線的な横断で、何回も割り込まれる（すなわち、中断される）ことが可能である。所定のメタル２トラック１００１が割り込まれることが必要なとき、割り込みの位置におけるメタル２トラックセグメントの終端間の分離は、可能なかぎり、製造能力と電気的影響を考慮して最小化される。割り込みの位置におけるメタル２トラックセグメントの終端間の分離の最小化は、隣接するメタル２トラックによってもたらされるリソグラフィの補強、及び均一性を最大化するのに役立つ。また、一実施形態において、隣接するメタル２トラックが割り込まれることが必要なとき、隣接するメタル２トラックの割り込みは、割り込みの隣接する位置の発生を可能な限り避けるように、割り込みのそれぞれの位置がお互いに相殺されるように行われる。特に、隣接するメタル２トラックの中の割り込みの位置は、それぞれ、見えるラインが割り込みの位置を通して存在しないように配置される。ここで、見えるラインは、基板の上を伸びるメタル２トラックの方向と垂直に伸びるものと考えられる。
上述のとおり、ゲート電極層の上の所定のメタル層の導電ラインは、第１参照方向（ｘ）又は第２参照方向（ｙ）のどちらかに一致した方向に、ダイナミックアレイを横断してもよい。当然のことながら、ゲート電極層の上の所定のメタル層の導電ラインは、第１参照方向（ｘ）及び第２参照方向（ｙ）に対して対角線方向にダイナミックアレイを横断してもよい。図１１は、本発明の一実施形態において、第１及び第２参照方向（ｘ）及び（ｙ）に対して第１対角線方向にダイナミックアレイを横断する導電体トラック１１０１を示す図である。図１２は、本発明の一実施形態において、第１及び第２参照方向（ｘ）及び（ｙ）に対して第２対角線方向にダイナミックアレイを横断する導電体トラック１２０１を示す図である。
メタル１及びメタル２トラックについて上述したように、図１１及び図１２の対角線方向に横断する導電体トラック１１０１及び１２０１は、特定の論理機能を実現するための必要な電気接続を設けるために、ダイナミックアレイを横切る直線的な横断で、何回も割り込まれる（すなわち、中断される）ことが可能である。対角線状に横断する所定の導電体トラックが割り込まれることが必要なとき、割り込みの位置における対角線状導電体トラックの終端間の分離は、可能なかぎり、製造と電気的効果を考慮して最小化される。割り込みの位置における対角線状導電体トラックの終端間の分離の最小化は、隣接する対角線状導電体トラックによってもたらされるリソグラフィの補強、及び均一性を最大化するのに役立つ。
ダイナミックアレイの中の最適なレイアウト密度は、以下のデザインルールの実行によって、達成される：
・少なくとも２つのメタル１トラックがｎチャンネルデバイス領域を横切って設けられる；
・少なくとも２つのメタル１トラックがｐチャンネルデバイス領域を横切って設けられる；
・少なくとも２つのゲート電極トラックがｎチャンネルデバイスに設けられる；及び
・少なくとも２つのゲート電極トラックがｐチャンネルデバイスに設けられる。
コンタクト及びビアは、リソグラフィの観点から、もっとも困難なマスクになっている。これは、コンタクト及びビアが、より小さくなり、間隔がより近くなり、ランダムに分散されていることによるものである。カット（コンタクト又はビア）のスペーシング及び密集化は、形状を確実にプリントすることを極端に困難にする。例えば、隣接形状からの破壊的な干渉縞、又は孤立した形状のエネルギ不足により、カット形状が不適切にプリントされてもよい。カットが適切にプリントされた場合、関連するコンタクト又はビアの製造歩留まり極めて高くなる。サブ解像度コンタクトは、そのサブ解像度コンタクトが消散しない限り、実在のコンタクトの露光を補強することができる。また、サブ解像度コンタクトは、それらが、リソグラフィプロセスの解像度の能力より小さい限り、どんな形状も持つことができる。
図１３Ａは、本発明の一実施形態において、リソグラフィ補強の拡散コンタクト及びゲート電極コンタクトに使用されるサブ解像度コンタクトレイアウトの一例を示す図である。サブ解像度コンタクト１３０１は、それらがリソグラフィシステムの解像度より下であるように描かれ、プリントされない。サブ解像度コンタクト１３０１の機能は、共振画像を通じて、所望のコンタクト位置（例えば、５０３，６０１）の光エネルギを増加させるものである。一実施形態において、ゲート電極コンタクト６０１及び拡散コンタクト５０３の両方がリソグラフィ補強されるようなグリッドに、サブ解像度コンタクト１３０１が置かれる。例えば、ゲート電極コンタクト６０１及び拡散コンタクト５０３の両方に良い影響を与えるように、サブ解像度コンタクト１３０１は、拡散コンタクト５０３のグリッドスペーシングの２分の１と等しくなるようなグリッド上に置かれる。一実施形態において、サブ解像度コンタクト１３０１の垂直方向のスペーシングは、ゲート電極コンタクト６０１及び拡散コンタクト５０３の垂直方向のスペーシングに従う。
図１３Ａのグリッド位置１３０３は、隣接しているゲート電極コンタクト６０１の間の位置を指示する。製造プロセスにおけるリソグラフィのパラメータによっては、このグリッド位置でのサブ解像度コンタクト１３０１が、２つの隣接しているゲート電極コンタクト６０１の間の望ましくないブリッジを生成する可能性がある。ブリッジングが起こりそうであるなら、位置１３０３でのサブ解像度コンタクト１３０１を省くことができる。図１３Ａは、サブ解像度コンタクトが実在する形状に隣接して置かれて、消散されてどこにもないところの実施形態を示すが、当然のことながら、別の実施形態によって、グリッドを満たすために、利用可能なそれぞれのグリッド位置にサブ解像度コンタクトを置くことが可能である。
図１３Ｂは、本発明の一実施形態において、可能な範囲内でグリッドを満たすように定義付けされたサブ解像度のコンタクトを有する図１３Ａのサブ解像度コンタクトレイアウトを示す図である。当然のことながら、図１３Ｂの実施形態は、可能な範囲内で、サブ解像度コンタクトでグリッドを満たしているが、完全に消散する隣接する形状の間における望ましくないブリッジングが潜在的に発生する位置に、サブ解像度コンタクトを配置するのを避けている。
図１３Ｃは、本発明の一実施形態において、種々の形状をしたサブ解像度コンタクトを利用したサブ解像度コンタクトレイアウトの一例を示す図である。サブ解像度コンタクトが製造プロセスの解像度の能力より下である限り、別のサブ解像度コンタクト形状を利用することができる。図１３Ｃは、隣接するコンタクトのコーナに光エネルギの焦点を合わせるために“Ｘ形状”サブ解像度コンタクト１３０５を使用することを示している。一実施形態において、Ｘ形状サブ解像度コンタクト１３０５の終端は、隣接するコンタクトのコーナにおける光エネルギの堆積をさらに高めるために伸びている。
図１３Ｄは、本発明の一実施形態において、サブ解像度コンタクトを有する交互位相シフトマスク（ＡＰＳＭ）の一例を示す図である。図１３Ａのように、サブ解像度コンタクトは、拡散コンタクト５０３及びゲート電極コンタクト６０１をリソグラフィ的に補強するのに利用される。ＡＳＰＭは、隣接形状が破壊的な干渉縞を生成するときに、解像度を改良するのに使用される。ＡＰＳＭ技術は、マスクを通して隣接形状に移動する光の位相が１８０度位相ずれるようにマスクを修正する。この位相シフトは、破壊的な干渉を排除し、コンタクト密度をより高めるのに役立つ。一例として、プラス“＋”印でマークされた図１３Ｄのコンタクトは、第１位相の光波で露光されるコンタクトを表し、マイナス“−”印でマークされたコンタクトは、“＋”印のコンタクトで使用される第１位相に対して１８０度位相がシフトされた光波で露光されるコンタクトを表している。当然のことながら、ＡＰＳＭ技術は、隣接するコンタクトがお互いに分離されるのを確実にするために利用される。
形状寸法が小さくなるに従い、半導体のダイは、より多くのゲートを含むことが可能になる。しかし、より多くのゲートが含まれるのに従い、配線層の密度によって、ダイ寸法が決定されるようになる。配線層におけるこの増大する需要は、配線層の高レベル化を牽引する。しかし、配線層の積み重ねは、下に横たわる層のトポロジにより部分的に制限される。例えば、配線層が積み重ねられると、島、隆起、及び溝が発生し得る。これらの島、隆起、及び溝は、それらを横切る配線ラインの遮断を引き起こすおそれがある。
これらの島及び溝を軽減するために、半導体製造プロセスは、実質的に平坦な表面上に各配線層が後から堆積された半導体ウェハの表面を機械的に及び化学的に磨く化学的機械研磨（ＣＭＰ）処理を利用する。フォトリソグラフィプロセスと同じように、ＣＭＰプロセスの品質は、レイアウトパターンに依存する。特に、ダイ又はウェハを横断するレイアウト形状の平坦でない分布によって、ある場所では除去されるのには多すぎる材料があり、他の場所では除去されるには充分な材料がないということになり、これにより、配線厚さの変動が発生し、配線層の容量及び抵抗で許容できない変動が発生し得る。配線層内の容量及び抵抗の変動は、設計欠陥の原因となるクリティカルネットのタイミングを変えてもよい。
ディッシングを避けて中心−端間の均一性を改良するために、実質的に均一なウェハトポロジが提供されるように、配線の形状がない領域内にダミーフィルが追加されることを、ＣＭＰプロセスは要求する。従来は、ダミーフィルは、設計の後に配置された。したがって、従来のアプローチにおいて、設計者はダミーフィルの特性を知らなかった。その結果、設計の後に置かれたダミーフィルは、設計者によって評価されていないため、設計特性に悪影響を及ぼすことがある。ダミーフィルの前の従来のトポロジは無拘束である（すなわち、均一ではない）ので、設計後のダミーフィルは均一にならず、予測不可能である。したがって、従来のプロセスでは、ダミーフィル領域と隣接する活性ネットの間の容量性カップリングは、設計者には予測不可能である。
前述のように、ここで開示されたダイナミックアレイは、すべての配線トラックをゲート電極層から上方向に最大限に満たすことにより、最適な規則性を提供する。１つの配線トラック内に複数のネットが必要な場合、配線トラックは、最小限に間隔を空けて分けられる。例えば、図８Ａのメタル１導電ラインを表すトラック８０９は、それぞれのネットが特定のトラックセグメントに一致する、同じトラック内に分離された３つのネットを表している。特に、トラックセグメント間の最適なスペーシングでトラックを満たす２つのポリコンタクトネットと１つのフローティングネットがある。トラックを事実上完全に満たすことは、ダイナミックアレイをわたって共振画像を生成する規則的なパターンを維持する。また、最大限に満たされた配線トラックを持つダイナミックアレイの規則正しい構造は、ダイを横断して均等にダミーフィルが配置されることを確実にする。ダイナミックアレイの規則的な構造は、ＣＭＰプロセスがダイ／ウェハをわたって実質的に均一な結果をもたらすことを助ける。また、ダイナミックアレイの規則的なゲートパターンは、ゲートエッチングの均一性（マイクロローディング）を助ける。さらに、最大限に満たされた配線トラックと組み合わされたダイナミックアレイの規則的な構造は、設計段階の間及び製造に先立って、最大限に満たされたトラックについての容量性のカップリング効果を設計者が解析するのを可能にする。
ダイナミックアレイは、それぞれのマスク層において、線形形状の寸法及びスペーシング（すなわち、トラック及びコンタクト）を設定するので、ダイナミックアレイの設計は、製造設備及びプロセスの最大能力に合わせて最適化することができる。すなわち、ダイナミックアレイは、拡散の上のそれぞれの層の規則的な構造で制限されているので、製造者は、規則的な構成の特定の特徴のための製造プロセスを最適化することが可能である。当然のことながら、ダイナミックアレイで、製造者は、従来の制約のないレイアウトに存在するような、広範囲に変化する任意形状のレイアウト形状の組み合わせの製造調整をすることを気にする必要がない。
製造装置の能力が最適化され得る方法の一例を以下に示す。メタル２のピッチが２８０ｎｍである９０ｎｍプロセスについて考える。この２８０ｎｍのメタル２ピッチは、装置の最大能力によって設定されない。むしろ、この２８０ｎｍのメタル２ピッチは、ビアのリソグラフィによって設定される。ビアのリソグラフィの問題が除去されることにより、装置の最大能力は、約２２０ｎｍのメタル２ピッチを可能にする。したがって、メタル２ピッチのデザインルールは、ビアリソグラフィの予期できない光の相互作用を考慮して、約２５％のマージンを含む。
ダイナミックアレイ内で実現される規則的な構成は、ビアリソグラフィにおける相互作用の予測不可能性を除去することを可能にし、これにより、メタル２ピッチのマージンの減少を可能にする。このようなメタル２ピッチのマージンの減少は、高密度の設計を可能にする（すなわち、チップ面積利用率の最適化が可能になる。）。さらに、ダイナミックアレイによってもたらされる制限された（すなわち、規則的な）トポロジによって、デザインルールのマージンを削減することが可能になる。さらにまた、プロセスの能力を超えた余分なマージンを減らせるばかりでなく、ダイナミックアレイによる制限的なトポロジは、必要なデザインルールの数を実質的に減らすことも可能にする。例えば、制約のないトポロジの典型的なデザインルール・セットは、６００デザインルールより多く持つ。ダイナミックアレイを使用するデザインルール・セットは、約４５デザインルールを持てばよい。したがって、デザインルールに対する設計の解析と検証を行うのに必要とされる努力は、ダイナミックアレイの制限的なトポロジにより、１０以上のファクタで減少する。
ダイナミックアレイのマスク層の所定のトラック内におけるライン終端−ライン終端間のギャップ（すなわち、トラックセグメント−トラックセグメント間のギャップ）について、わずかの光相互作用が存在する。このわずかの光相互作用は、前もって、識別、予測、及び正確に補償することができ、ＯＰＣ／ＲＥＴの必要性をめざましく削減し、又は完全に排除することができる。ライン終端−ライン終端間のギャップにおける光相互作用の補償は、描かれた形状に関しての相互作用のモデリング（例えば、ＯＰＣ／ＲＥＴ）に基づく補正とは対照的に、描かれた形状のリソグラフィ的な修正を表す。
また、ダイナミックアレイで、描かれたレイアウトへの変更は、必要なところのみに行われる。対照的に、ＯＰＣは、従来の設計フローですべてのレイアウトについて実施される。一実施形態において、補正モデルは、ダイナミックアレイのレイアウト生成の部分として実施され得る。例えば、限られた数の可能性のライン終端ギャップの相互作用により、回りの関数として（すなわち、その特定のライン終端ギャップの光相互作用の関数として）定義される特徴を持つラインブレークを挿入するように、ルータはプログラムされ得る。当然のことながら、ダイナミックアレイの規則的な構成は、頂点を追加するよりむしろ頂点を変更することにより、ライン終端が調整されることを可能にする。したがって、ＯＰＣプロセスによる制約のないトポロジと対比して、ダイナミックアレイは、顕著にコストとマスク製作のリスクを削減する。また、ダイナミックアレイでは設計段階で、ライン終端ギャップ相互作用を正確に予測できるので、設計段階の間における予測されたライン終端ギャップ相互作用の補償は、デザイン欠陥のリスクを増やさない。
従来の制約のないトポロジにおいて、設計者は、設計依存欠陥の存在のために、製造プロセスについての物理的知識を有していることが必要とされていた。ここで開示したダイナミックアレイのグリッドベースシステムにより、論理設計は、物理的設計から分離することができる。特に、ダイナミックアレイの規則的な構成、ダイナミックアレイの中で評価される限られた数の光相互作用、及びダイナミックアレイの設計依存性質により、物理的ネットリストとは対照的に、グリッドポイントベース・ネットリストを使用して設計を表現することが可能になる。
ダイナミックアレイにより、物理的情報の用語で設計を表す必要がない。むしろ、シンボリックレイアウトにより、設計を表すことができる。したがって、設計者は、物理的特徴（例えば、設計寸法）を示す必要なしに、純粋な論理的視野から設計を表すことができる。当然のことながら、グリッドベース・ネットリストは、物理的に変換されたとき、ダイナミックアレイ・プラットフォームの最適なデザインルールにまさに適合する。グリッドベース・ダイナミックアレイが、新しい技術（例えば、より小さい技術）に移行するとき、設計表現の中に物理的データが存在しないので、グリッドベース・ネットリストは、新しい技術に直接的に移行されることができる。一実施形態において、グリッドベース・ダイナミックアレイシステムは、ルール・データベース、グリッドベース（シンボリック）・ネットリスト、及びダイナミックアレイ・アーキテクチャを含む。
当然のことながら、グリッドベース・ダイナミックアレイは、従来の制約のない構成についてのトポロジ関連の欠陥を排除する。また、グリッドベース・ダイナミックアレイの生産性は、設計と無関係であるので、ダイナミックアレイで達成される設計歩留まりは、設計と無関係である。したがって、ダイナミックアレイの正当性及び歩留まりは、予め検証されるので、グリッドベース・ネットリストは、予め検証した歩留まり特性を有するダイナミックアレイで達成されることができる。
図１４は、本発明の一実施形態において、半導体チップ構成１４００を示す図である。半導体チップ構成１４００は、そこで定義付けされた多くの導電ライン１４０３Ａ−１４０３Ｇを持つ拡散領域１４０１を含む半導体チップの部分の一例を示している。拡散領域１４０１は、少なくとも１つのトランジスタデバイスの活性領域を定義するため、基板１４０５内で定義付けされている。拡散領域１４０１は、基板１４０５表面に対して任意の形の領域を覆うように定義付けされることができる。
導電ライン１４０３Ａ−１４０３Ｇは、基板１４０５の上を共通方向１４０７に伸びるように配列されている。また、当然のことながら、多くの導電ライン１４０３Ａ−１４０３Ｇのそれぞれは、拡散領域１４０１の上を共通方向１４０７に伸びるように制限されている。一実施形態において、基板１４０５の上ですぐに定義付けされた導電ライン１４０３Ａ−１４０３Ｇは、ポリシリコンラインである。一実施形態において、導電ライン１４０３Ａ−１４０３Ｇのそれぞれは、伸長する共通方向１４０７に対して垂直な方向の本質的に同一の幅１４０９を持つように定義付けされる。一実施形態において、導電ライン１４０３Ａ−１４０３Ｇのいくつかは、他の導電ラインと比較して異なる幅を持つように定義付けされる。しかし、導電ライン１４０３Ａ−１４０３Ｇの幅に関係なく、導電ライン１４０３Ａ−１４０３Ｇのそれぞれは、本質的に同一の中心−中心間ピッチ１４１１により、隣の導電ラインから離れて間隔が空いている。
図１４に示されているように、導電ラインのいくつか（１４０３Ｂ−１４０３Ｅ）は、拡散領域１４０１の上を伸びており、他の導電ライン（１４０３Ａ，１４０３Ｆ，１４０３Ｇ）は、基板１４０５の非拡散部分の上を伸びている。当然のことながら、導電ライン１４０３Ａ−１４０３Ｇは、拡散領域１４０１の上で定義付けされているか否かに関係なく、それらの幅１４０９及びピッチ１４１１を維持する。また、当然のことながら、導電ライン１４０３Ａ−１４０３Ｇは、拡散領域１４０１の上で定義付けされているか否かに関係なく、本質的に同一の長さ１４１３を維持しており、それによって、基板を横断する導電ライン１４０３Ａ−１４０３Ｇの間のリソグラフィ的な補強を最大化している。このようにして、拡散領域１４０１の上で定義付けされたいくつかの導電ライン（例えば、１４０３Ｄ）は、必要な活性部１４１５、及び１つ以上の画一伸長部１４１７を含む。
当然のことながら、半導体チップ構成１４００は、図２−図１３Ｄを参照した上述のダイナミックアレイの一部を表している。したがって、当然のことながら、導電ライン（１４０３Ｂ−１４０３Ｅ）の画一伸長部１４１７は、隣接する導電ライン１４０３Ａ−１４０３Ｇのリソグラフィ的な補強を提供するために存在する。また、導電ライン１４０３Ａ，１４０３Ｆ，及び１４０３Ｇのそれぞれは、回路動作を必要とされなくてもよいが、隣接する導電ライン１４０３Ａ−１４０３Ｇのリソグラフィ的な補強を提供するために存在する。
必要な活性部１４１５及び画一伸長部１４１７の概念は、また、より高いレベルの配線層に適用される。ダイナミックアレイ構成について前述したように、ダイナミックアレイ内で実現された論理デバイスにより必要な配線接続を可能にするために、隣接する配線層が基板の上を横方向に（例えば、垂直又は対角線方向に）横断する。導電ライン１４０３Ａ−１４０３Ｇと同様に、配線層の中の導電ラインのそれぞれは、必要な配線接続を可能にするために必要な部分（必要な活性部）、及び隣接する導電ラインにリソグラフィ的な補強を提供するために不必要な部分（画一伸長部）を含むことができる。また、導電ライン１４０３Ａ−１４０３Ｇと同様に、配線層の中の導電ラインは基板の上の共通方向に伸びており、本質的に同一の幅を持ち、本質的に一定ピッチによりお互いに間隔が空いている。
一実施形態において、配線層内の導電ラインは、ライン幅とラインスペーシング間の同一比率に本質的に従う。例えば、９０ｎｍでは、メタル４ピッチは２８０ｎｍであり、ライン幅及びラインスペーシングはそれぞれ１４０ｎｍに等しい。もし、ライン幅がラインスペーシングに等しいのであれば、より広い導電ラインを、より広いラインピッチでプリントすることができる。
本明細書で記載するダイナミックアレイ・アーキテクチャは、線形導電体形状が複数のレベルのそれぞれにおける仮想格子に沿って定義されている半導体デバイスの設計パラダイムを表す。複数のレベルは、その中に定義された１つまたは複数の拡散領域を有してもよい半導体基板の一部上に定義される。あるレベルの仮想格子は、隣接するレベルにおける仮想格子に対して実質的に垂直であるように配向される。また、線形導電体形状は、実質的に方向変化がないように各仮想格子のそれぞれのラインに沿って定義される。複数のレベルのそれぞれのレベル内の各導電体形状は、線形導電体形状の内の１つによって定義されることは理解されるべきである。したがって、ダイナミックアレイ・アーキテクチャは、関連するレベルの平面内に１つまたは複数の屈曲部を含む非線形導電体形状の使用は明確に回避している。
ある実施形態では、ダイナミックアレイ・アーキテクチャの複数のレベルは基板から上方に延びて、チップ全体を経由してチップの外部パッケージングまで及ぶ。別の実施形態では、ダイナミックアレイ・アーキテクチャの複数のレベルは基板から上方に延びて、チップ全体の合計レベル数よりは少ない数のレベルまで及ぶ。この実施形態では、ダイナミックアレイ・アーキテクチャに応じて定義されたレベルの数は、ダイナミックアレイ・アーキテクチャによって提供される正確な製造予測性の高い可能性から得られるレベル、またはその可能性を要求するレベルを含む。例えば、ダイナミックアレイ・アーキテクチャを、基板上の第３の配線レベルまでの各レベルを定義するために使用してもよい。その後、形状サイズおよび間隔の増大、およびまたは、第３の配線レベルより上の形状の数の減少により、任意のレイアウト技術を用いて第３の配線レベル上の形状を定義してもよい。任意の数のレベルにダイナミックアレイ・アーキテクチャを採用したチップの任意の部分は、ダイナミックアレイ・アーキテクチャ領域を表すと考えられることは認識されるべきである。
ダイナミックアレイ・アーキテクチャに従って定義されたあるレベル内では、隣接する線形導電体形状の近接端部は、実質的に一定のギャップで互いに分離されていてもよい。より具体的には、仮想格子の共通ラインに沿って定義された線形導電体形状の隣接する端部は、ギャップによって分離され、仮想格子に関連したレベル内のそうしたギャップは、実質的に一定の距離になるように定義されてもよい。また、ダイナミックアレイ・アーキテクチャ内では、ビアとコンタクトは、例えば、トランジスタや電子回路などの多くの機能的な電子装置を形成するように、様々なレベルにおける多くの線形導電体形状を配線するように定義される。したがって、複数のレベルにおける多くの線形導電体形状は、電子回路の機能部品を形成する。さらに、複数のレベル内の線形導電体形状の一部は、電子回路に関する機能は持たないが、周辺の線形導電体形状の製造を強化するように製造されてもよい。ダイナミックアレイ・アーキテクチャは、高い見込みを有する半導体デバイスの製造可能性の正確な予測を可能とするように定義されることは理解されるべきである。
図１５は、本発明の一実施形態において、ダイナミックアレイ・アーキテクチャを実装する典型的なチップ１５０１を示す図である。典型的なチップは、ダイナミックアレイ・アーキテクチャ領域１５０９を含む。また、典型的なチップ１５０１は、メモリ領域１５０３、入出力（Ｉ／Ｏ）領域１５０５およびプロセッサ領域１５０７も含む。メモリ領域１５０３、Ｉ／Ｏ領域１５０５およびプロセッサ領域１５０７は例示の目的で示されており、チップの必要な部分、必要なチップ・アーキテクチャあるいはダイナミックアレイ・アーキテクチャに必要な随伴物を表すように意図されたものではないことは理解されるべきである。
図１５に示したものなどの一実施形態では、１つまたは複数のダイナミックアレイ・アーキテクチャ部分内で定義された回路は、必要に応じて、チップの他の部分の回路とインターフェースするように定義されているより大規模なチップ、すなわちダイの、１つまたは複数の部分を定義するように、ダイナミックアレイ・アーキテクチャを用いることができることは理解されるべきである。別の実施形態では、ダイナミックアレイ・アーキテクチャに従ってチップ全体を定義することができる。この実施形態では、チップ全体はダイナミックアレイ・アーキテクチャに従って定義されるが、該チップ全体を、それぞれがダイナミックアレイ・アーキテクチャに従って定義される多くの別個の領域に分割できる。前述の実施形態において、チップの基板の一部上に定義された１つまたは複数のダイナミックアレイ・アーキテクチャ領域を含むように半導体チップを構成し、各ダイナミックアレイ・アーキテクチャ領域が１つまたは複数の、別個ではあるが機能的にインターフェースされたダイナミックアレイ・セクションを含むように構成できる。
図１６は、本発明の一実施形態において、ダイナミックアレイ・アーキテクチャ領域１５０９のブランクキャンバスを示す図である。ダイナミックアレイ・セクション（ＤＡＳ）グリッド１６０１は、ダイナミックアレイ・セクションの配置と配列を容易にするために、ダイナミックアレイ・アーキテクチャ領域１５０９のブランクキャンバス全域で定義される。ＤＡＳグリッド１６０１は、基板上のダイナミックアレイ・セクション（ＤＡＳ）の場所を決めるための垂直線１６０３Ａ／１６０３Ｂ、すなわちグリッド・ラインの仮想ネットワークで定義される。前述のように、ＤＡＳグリッド１６０１は、ダイの一部上あるいはダイ全体に定義されてもよい。ＤＡＳグリッド１６０１を表す垂直線１６０３Ａ／１６０３Ｂの仮想ネットワークは物理的実体としては存在しないが、実質的に存在する。ＤＡＳグリッド１６０１は、その上にＤＡＳが構築される基板上面と実質的に一致する平面内で定義される。したがって、ＤＡＳグリッド１６０１は、チップの基板上面と平行な平面内で定義される。２つの垂直な方向のそれぞれにおいて、ＤＡＳグリッド１６０１のライン１６０３Ａ／１６０３Ｂの間隔は、それぞれ同じであっても違っていてもよい。しかしながら、一実施形態では、共通の方向を有するＤＡＳグリッド１６０１のライン１６０３Ａ／１６０３Ｂの間隔は均一である。
ＤＡＳグリッド１６０１の隣接する平行線（１６０３Ａまたは１６０３Ｂ）間の間隔は、隣接する平行線（１６０３Ａまたは１６０３Ｂ）のピッチとして定義される。一実施形態では、ゲート電極形状と平行なＤＡＳグリッド１６０１ライン（１６０３Ａまたは１６０３Ｂ）のピッチは、隣接するコンタクトされたゲート電極形状間の最小中心−中心間分離距離の２分の１である定義される。議論の簡略化のために、隣接するコンタクトされたゲート電極形状間の最小中心−中心間分離距離の２分の１を、ゲート電極ハーフピッチと呼ぶ。本実施形態において、ゲート電極ハーフピッチに基づいて定義されたＤＡＳグリッド・ラインと一致するＤＡＳ境界は、それ自体、ゲート電極ハーフピッチの上に存在するであろう。したがって、そのようなＤＡＳ内において、かつその端部で定義されたセルは、ゲート電極ハーフピッチに位置するセル境界を持つであろう。
ダイナミックアレイ・セクション（ＤＡＳ）は、ダイナミックアレイ・アーキテクチャの細分として定義され、その細分の垂直に輪郭付けられた各レベルに存在する形状は、該細分のあるレベルにおける形状間および該細分の別のレベルにおける形状間の関係を統率するために構築されたルール・セットに従って、該細分の他の形状を考慮して定義される。ＤＡＳは、任意の形およびサイズの基板領域を占めるように定義される。また、ＤＡＳは、基板上の任意の形およびサイズの領域を占めるようにも定義される。また、ＤＡＳグリッド１６０１の垂直線１６０３Ａ／１６０３ＢはＤＡＳ境界を定義するためにも使用される。
図１７Ａは、本発明の一実施形態において、ダイナミックアレイ・アーキテクチャ領域１５０９内に定義された多くの典型的なダイナミックアレイ・セクション（ＤＡＳ１〜ＤＡＳ１１）を示す図である。図１６で説明したように、各ＤＡＳ（ＤＡＳ１〜ＤＡＳ１１）のそれぞれの境界は、ＤＡＳグリッド１６０１のグリッド・ライン１６０３Ａ／１６０３Ｂ上に沿って定義される。ＤＡＳグリッド１６０１の均一性によって、様々なＤＡＳの配置および機能的なインターフェース化が容易になることは認識されるべきである。典型的なＤＡＳ（ＤＡＳ１〜ＤＡＳ１１）の特定の形は、目的を説明するために定義されたものであり、ＤＡＳの可能な形を限定するものではない。より具体的には、あるＤＡＳは、ＤＡＳがダイナミックアレイ・アーキテクチャに適合する限り、ＤＡＳ内に存在するデバイスおよび回路を定義するための必要性に応じて、本質的に任意の形およびサイズを有するように定義できる。
また、ＤＡＳはチップの基板部を含む必要はなく、あるいはチップの基板部の真上およびそれに接して定義される必要はないことも理解されるべきである。より具体的には、ＤＡＳは、チップの基板の特定の領域上ではあるが、基板の真上およびそれに接してはいない領域上に、チップの多くの層を占めるように垂直に定義される。この点では、一実施形態は、多くの積み重ねられたＤＡＳを含むことができ、積み重ねられたＤＡＳのそれぞれは、その上または下のいずれかの隣接するＤＡＳからは独立に定義される。また、垂直に積み重ねられたＤＡＳは、互いに異なるサイズと形を有するように定義できる。この点で、より高い位置にあるＤＡＳは、１）低い位置にある複数のＤＡＳ、２）低い位置にある複数のＤＡＳの部分、あるいは、３）低い位置にある単一のＤＡＳの一部分、をカバーしてもよい。
図１７Ｂは、本発明の一実施形態において、ダイナミックアレイ・アーキテクチャ領域１５０９内のより高い位置で定義された多くのダイナミックアレイ・セクション（ＤＡＳ１２〜ＤＡＳ１５）を示す図である。図１７Ｂの例では、ＤＡＳ１２〜ＤＡＳ１５のコレクションは、図１７ＡのＤＡＳ１〜ＤＡＳ１１のコレクション上に位置する。図１７Ｃは、本発明の一実施形態において、図１７ＢのＤＡＳの積み重ねの側面図を示す図である。図１７Ａ〜１７Ｃに描かれたＤＡＳ配置は議論の目的で提供されたものであり、ＤＡＳの可能性のある配置の包含的セットを表すように意図されたものではないことは理解されるべきである。また、様々な実施形態において、ダイナミックアレイ・アーキテクチャと合致する本質的に任意の方法で、ＤＡＳは基板の一部上に水平および垂直に配置できることは認識されるべきである。
ダイナミックアレイ・アーキテクチャのより詳細な説明を可能にするために、図１７ＡのＤＡＳ１０に関するダイナミックアレイ・アーキテクチャの典型的な実装を図１８〜２４Ｄに記載する。図１８は、本発明の一実施形態において、ＤＡＳ１０の基板レベルを示す図である。ＤＡＳの基板レベルは、任意の数の拡散領域を含むことができる。例えば、ＤＡＳ１０は、その上にＤＡＳ１０が構築されている基板部１８０３内に定義された拡散領域１８０１Ａ〜１８０１Ｄを含む。ＤＡＳの基板部内の各拡散領域の形は、ＤＡＳ内に形成されるデバイスつまりトランジスタの知識に基づいて、また、活用されるべきより高いレベルの線形導電体形状の間隔や配向性に関する知識に基づいて定義される。図４で既に説明したように、拡散層のレイアウトは、ＤＡＳ１０例を含む任意のＤＡＳの基板レベルに等しく適用可能であることは理解されるべきである。したがって、あるＤＡＳ内の拡散領域のそれぞれは、任意の２次元の形を持つように定義できる。しかしながら、一実施形態では、リソグラフィ解像度を向上させてより正確なデバイス抽出を可能とするように、拡散領域は余分な湾曲部やコーナ部を含まないように定義される。
各ＤＡＳは、周囲のＤＡＳ製造保証ハロ（ＤＡＳハロ）を有するように定義される。例えば、図１８では、ＤＡＳ１０はＤＡＳハロ１８０５を持つとして示されている。ＤＡＳハロは、チップのあるレベル内のあるＤＡＳを囲む領域として定義され、ＤＡＳハロ内の形状の製造は、そのＤＡＳ内の形状の製造予測可能性に影響を与え得る。ＤＡＳハロは、関連するＤＡＳ内の形状の製造予測可能性を維持しあるいは高めることを確実にするために、サイズが決められ管理される。ＤＡＳグリッド上にＤＡＳが配置されると、関連するＤＡＳハロの一部は、周囲のＤＡＳからの形状がないバッファー領域を表わしてもよい。また逆に、ＤＡＳグリッド上にＤＡＳが配置されると、関連するＤＡＳハロの一部は周囲のＤＡＳの一部を含むが、該周囲のＤＡＳの一部内にある形状の製造によって、ＤＡＳハロが周囲に存在するＤＡＳ内の形状の製造は悪影響を受けない。したがって、周囲のＤＡＳそれぞれに対するＤＡＳハロの機能が、周囲のＤＡＳそれぞれにおける形状の製造予測可能性が維持されあるいは高められることを確実にすることが満たされる限り、ＤＡＳハロまたはその一部は、周囲のＤＡＳハロとオーバーラップでき、あるいは周囲のＤＡＳ内に侵入できる。ＤＡＳハロについては図２５〜２７でより詳細に説明する。
ゲート電極レベルはＤＡＳ１０例の基板レベル上に定義される。ゲート電極レベルは、ゲート電極レベルに関連した仮想格子に従って定義された多くの線形導電体形状を含むように定義される。ゲート電極レベルを含む任意のＤＡＳレベル内の仮想格子は、線形導電体形状をＤＡＳレベル内に配置するための平行線の仮想ネットワークとして定義される。あるＤＡＳレベルの仮想格子を表す平行線の仮想ネットワークは、物理的実体としては存在しないが、実質的に存在する。任意のＤＡＳレベルの仮想格子は、その上にＤＡＳが構築される下位の基板の上面に対して実質的に平行な面内に定義される。また、一実施形態では、あるＤＡＳレベルの仮想格子の平行線は、一定のピッチに従って配置される。あるＤＡＳレベルの仮想格子の定義に用いられる一定のピッチは、該ＤＡＳレベル内の線形導電体形状の適切な配置を容易にするために必要な本質的に任意の数値に設定できる。
一般的には、各ＤＡＳレベルにおいて、線形導電体形状は、ＤＡＳレベルに関連した仮想格子のラインに沿って定義される。各線形導電体形状は、線形導電体形状の中心ラインが仮想格子の特定のラインに実質的に集中するように、仮想格子の特定のラインに沿って定義される。線形導電体形状の中心ラインの配列と仮想格子の特定のラインの配列間の偏差が、それらの配列間の実際の配列によって達成可能な製造プロセスウィンドウを低減しないほど十分に小さい場合には、線形導電体形状は、仮想格子の特定のライン上に実質的に集中すると考えられる。一実施形態では、前述の製造プロセスウィンドウは、線形導電体形状の許容範囲の忠実度を生む焦点と露光を有するリソグラフ領域で定義される。一実施形態では、線形導電体形状の忠実度は、線形導電体形状の特有の次元で定義される。また、上記のとおり、ある線形導電体形状の図心は、該線形導電体形状の長さに沿うすべての点において、その断面図心を通る仮想ラインとして定義され、そこでは、その線形導電体形状の長さに沿う任意の点における線形導電体形状の断面図心は、その点における垂直断面領域の図心であることも理解されるべきである。
あるＤＡＳレベル内に定義された線形導電体形状のそれぞれは、線形導電体形状の側壁の形状に対応した関連側壁側面を有することは認識されるべきである。この点で、線形導電体形状の側壁は、線形導電体形状の中心ラインに垂直な垂直断面カットとして見ると、線形導電体形状の側面として定義される。ＤＡＳアーキテクチャは、長さに沿ったある線形導電体形状の側壁側面の変動が製造の観点から予測可能であり、その線形導電体形状または隣接する線形導電体形状の製造に悪影響を与えない限り、側壁側面の変動を受け入れる。線形導電体形状の長さに沿った側壁変動は、線形導電体形状の長さに沿った幅変動に対応することは認識されるべきである。したがって、ＤＡＳアーキテクチャは、長さに沿ったある線形導電体形状の幅変動が製造の観点から予測可能であり、その線形導電体形状または隣接する線形導電体形状の製造に悪影響を与えない限り、その幅変動も受け入れる。
前述に加えて、ダイナミックアレイ・アーキテクチャの各レベルにおけるそれぞれの線形導電体形状あるいはその断片は、その長さに沿った実質な方向変化がないものとして定義されることは理解されるべきである。したがって、線形導電体形状の実質的な方向変化がないことは、線形導電体形状がそれに沿って定義される仮想格子のラインに関連すると考えられる。一実施形態では、線形導電体形状の実質的な方向変化は、任意の点における線形導電体形状の幅が、その全長に沿って線形導電体形状の名目上の幅の５０％を超えて変化する場合に存在する。別の実施形態では、線形導電体形状の実質的な方向変化は、線形導電体形状の任意の第１の場所における線形導電体形状の幅と任意の第２の場所におけるその幅とが、第１の場所における線形導電体形状の幅の５０％を超えて変化する場合に存在する。
ダイナミックアレイ・アーキテクチャでは、各ＤＡＳレベルは、任意の数の線形導電体形状で占有される仮想格子の任意の数のラインを有するように定義できる。一例では、あるＤＡＳレベルは、その仮想格子のすべてのラインが少なくとも１つの線形導電体形状で占有されるように定義されてもよい。別の例では、あるＤＡＳレベルは、その仮想格子の一部のラインが少なくとも１つの線形導電体形状で占有され、その仮想格子の他のラインは空、すなわち、いかなる数の線形導電体形状によっても占有されないように定義されてもよい。更に、あるＤＡＳレベルでは、任意の数の連続的に隣接する仮想格子ラインを空にしておくことができる。さらに、あるＤＡＳレベルでは、任意の数の連続的に隣接する仮想格子ラインはそれぞれ、任意の数の線形導電体形状で占有することができる。また、一部のＤＡＳレベル例では、仮想格子線上の線形導電体形状の存在に関して、占有仮想格子ライン対空き仮想格子ラインは、ＤＡＳレベル全域におけるパターンあるいは繰り返しパターンに従ってもよい。
さらに、あるＤＡＳレベル内の異なる線形導電体形状は、同じ幅を有するように、あるいは違った幅を有するように設計できる。また、ある仮想格子の隣接するラインに沿って定義された多くの線形導電体形状の幅は、その数の線形導電体形状が、その合計の幅に等しい幅を有する単一の線形導電体形状を形成するように互いに接触するように設計されてもよい。
図１９Ａは、本発明の一実施形態において、ＤＡＳ１０例のゲート電極レベルの仮想格子を示す図である。ゲート電極レベルの仮想格子は、一定のピッチＰ１で配置された平行線１９０１の枠組みによって定義される。ゲート電極レベルの仮想格子は、そのラインが、上にＤＡＳ１０が構築される基板部１８０３上の第１の方向、すなわち、ｙ方向に延びるように配向される。ゲート電極レベルの仮想格子の位置（第２の方向、すなわち、ｘ方向における）および関連するピッチＰ１は、ゲート電極レベル内に定義された多くの線形導電体形状がトランジスタデバイスのゲート電極部品として機能できるように、それに沿って線形導電体形状が定義される仮想格子のラインが、下に存在する拡散領域１０８０１Ａ〜１８０１Ｄに対して適切に配置されることを確実にするように構築される。
図１９Ａの典型的な実施形態では、仮想格子のピッチＰ１は、隣接するコンタクトされたゲート電極形状間に使用される最小中心−中心間スペーシングに等しい。しかしながら、他の実施形態では、ゲート電極レベルの仮想格子のピッチＰ１は、特定のＤＡＳに適切と見なされる本質的に任意の数値に設定できることは理解されるべきである。例えば、図１９Ａ１は、隣接するコンタクトされたゲート電極形状間の最小中心−中心間スペーシングの２分の１に等しいピッチＰ１Ａに設定されたゲート電極レベルの仮想格子を示している。前記のとおり、隣接するコンタクトされたゲート電極形状間の最小中心−中心分離の２分の１をゲート電極ハーフピッチと呼ぶ。
一実施形態では、ゲート電極レベルの仮想格子を定義するピッチは、仮想格子のラインに沿って定義された線形導電体形状の製造中のリソグラフィック補強を最適化するように設定される。別の実施形態では、ゲート電極レベルの仮想格子を定義するピッチは、仮想格子のラインに沿って定義された線形導電体形状の密度を最適化するように設定される。仮想格子のラインに沿って定義された線形導電体形状の密度の最適化は、製造中の形状−形状リソグラフィック補強に対応しなくてもよいことが認識されるべきである。また、別の実施形態では、ゲート電極レベルの仮想格子を定義するピッチは、回路性能、製造可能性または信頼性の最適化に基づいて設定することができる。
図１９Ｂは、本発明の一実施形態において、図１９Ａのゲート電極レベルの仮想格子の各ライン１９０１に沿って定義されたノーカットの線形導電体形状１９０３を示す図である。図１９Ｂの例は、線形導電体形状によって占められるゲート電極レベルの仮想格子の各ラインを示しているが、ゲート電極レベルの仮想格子のすべてのライン、あるいは、さらに言えば、任意の仮想格子が線形導電体形状によって占められる必要はないことは理解されるべきである。さらに、任意のＤＡＳレベルにおける仮想格子の各ラインは、それに沿って１つまたは複数の線形導電体形状が定義できる潜在的な線形導電体形状のトラックを表わしていることも認識されるべきである。ノーカットの線形導電体形状１９０３はそれぞれ、仮想格子のあるライン１９０１の最大形状占有を表している。しかしながら、ゲート電極レベルにおける一部のノーカットの線形導電体形状１９０３は、トランジスタデバイスの製作を可能にするように区分化される必要があってもよい。図１９Ｃは、本発明の一実施形態において、図１９Ｂの線形導電体形状１９０３の区分化を示す図である。
ダイナミックアレイ・アーキテクチャの各レベルにおけるそれぞれの線形導電体形状あるいはそのセグメントは、その長さに沿って実質的に一定の幅を持つように定義される。例えば、図１９Ｂのゲート電極レベルに関して、各線形導電体形状１９０３あるいはそのセグメントは、その長さに沿って実質的に一定の幅Ｗ１を持つように定義される。ダイナミックアレイ・アーキテクチャ内の各線形導電体形状の幅は、線形導電体形状が定義される仮想格子を定義する平行線の枠組みに対して、同一平面および垂直の関係で測定される。相応して、ダイナミックアレイ・アーキテクチャ内の各線形導電体形状の長さは、線形導電体形状が定義される仮想格子のラインの方向に測定される。
図１９Ｂに示されるような一実施形態では、あるＤＡＳレベル内の線形導電体形状はそれぞれ、実質的に等しい幅を持つように定義される。しかしながら、別の実施形態では、あるＤＡＳレベル内の仮想格子の様々なラインに沿って定義された線形導電体形状は，異なる幅を持つように定義できる。例えば、図１９Ｂ１は、本発明の一実施形態において、図１９Ａ１のゲート電極レベルの仮想格子の様々なライン１９０２に沿って定義された線形導電体形状１９０４Ａ、１９０４Ｂおよび１９０４Ｃを示す図である。図１９Ｂ１は、仮想格子に沿った線形導電体形状の定義に関して上記で言及したオプションのいくつかを明示している。特に、図１９Ｂ１の領域１９０６は、多くの仮想格子ラインが空であることを明示している。また、図１９Ｂ１は、どのようにして、あるＤＡＳレベル内の線形導電体形状が異なる幅、例えば、Ｗ１Ａ、Ｗ１ＢおよびＷ１Ｃを持つように定義されるかも明示している。また、図１９Ｂ１の領域１９０８は、多くの隣接する線形導電体形状を組み合わせて単一の線形導電体形状を形成するために、どのようにして多くの隣接する線形導電体形状の幅が定義されるかも明示している。
図１９Ｃに示されるように、ゲート電極レベルの実際のレイアウトは、図１９Ｂの多くのノーカットの線形導電体形状１９０３の区分化により達成される。任意のあるＤＡＳレベルにおけるノーカットの線形導電体形状の区分化は、その長さに沿って多くのギャップを配置することで実行される。例えば、図１９Ｃのゲート電極レベルの例では、距離Ｇ１の多くのギャップは、様々なノーカットの線形導電体形状１９０３に沿って配置される。様々な実施形態では、共配列された線形導電体形状セグメントの隣接する端部を分離するために使用されるギャップのサイズは、あるＤＡＳレベル全域において、一定であってもなくてもよい。一実施形態では、ダイナミックアレイ・アーキテクチャのあるレベルにおけるノーカットの線形導電体形状の区分化に用いたそれぞれのギャップは、実質的に一定であるように定義される。したがって、この実施形態では、実質的に一定のギャップは、仮想格子の共通の線を占める隣接する線形導電体形状セグメントの近接端部間で維持される。また、この実施形態では、隣接する線形導電体形状セグメントの近接端部間の実質的に一定のギャップは、複数の線形導電体形状セグメントによって占められる仮想格子のそれぞれのライン内で維持される。
一実施形態では、ダイナミックアレイ・アーキテクチャのあるレベルにおける隣接する線形導電体形状の近接端部間で維持されるギャップサイズは、そのレベルの仮想格子を定義するラインの線形導電体形状全体の占有量を最大化するように、電気的性能の制約条件内で最小化される。別の実施形態では、ダイナミックアレイ・アーキテクチャのあるレベルにおいて、隣接する線形導電体形状の近接端部間で維持されるギャップサイズは、隣接する線形導電体形状および周辺の線形導電体形状の製造可能性が正確に予測できることを確実にするように定義される。別の実施形態では、ダイナミックアレイ・アーキテクチャのあるレベルにおいて、隣接する線形導電体形状の近接端部間で維持されるギャップは、そのレベルの仮想格子を定義する隣接するラインでの隣接するギャップがないように配置される。また、別の実施形態では、あるＤＡＳレベルにおいて隣接する線形導電体形状の近接端部間のギャップは、回路性能、製造可能性あるいは信頼性の目的のために定義される。
ダイナミックアレイ・アーキテクチャのあるレベルにおける線形導電体形状が区分化されると、一部の線形導電体形状セグメントは、機能を持たない線形導電体形状を表わしてもよい。機能を持たない線形導電体形状は、回路機能性を必要としないが、周辺の線形導電体形状の製造を支援するように製造された線形導電体形状として定義される。ある実施形態では、機能を持たない線形導電体形状の一部は、半導体チップの製造可能性を予測性を高めるように定義される。例えば、図１９Ｃは、ノーカットの導電体形状１９０３を区分化してＤＡＳ１０のゲート電極レベルのレイアウトを形成後の、多くの機能を持たない線形導電体形状１９０３Ｂおよび多くの機能的な線形導電体形状１９０３Ａを示す。
周辺の線形導電体形状セグメントの製造を高めるために、すべての機能を持たない線形導電体形状セグメントを保持する必要がない場合、ダイナミックアレイ・アーキテクチャは、そうしたすべてのセグメントの保持を厳密に要求しないことは理解されるべきである。例えば、ダイナミックアレイ・アーキテクチャのあるレベル内では、隣接する機能的な線形導電体形状の製造に積極的に影響を与えない、もしくは支援しない１つまたは複数の機能を持たない線形導電体形状は、レイアウトから削除できる。例えば、図１９Ｄは、機能を持たない線形導電体形状が削除された領域１９０５を有する図１９Ｃのゲート電極レベルの区分化形状を示す図である。図１９Ｄの例において、削除された機能を持たない線形導電体形状は、周辺の機能的な線形導電体形状の製造を支援する点に関しては不必要であると考えられた。
さらに、図１９Ｃに関して、ゲート電極レベルの線形導電体形状１９０３は、場所１９１０によって識別されるように、ＤＡＳの境界内部の場所で終わるように定義されることは注目されるべきである。ゲート電極レベルの線形導電体形状のそれぞれをＤＡＳの境界内部で終わらせることによって、隣接する２つのＤＡＳ内の、同一ライン的に配列されたゲート電極レベルの線形導電体形状間にギャップが存在することになる。この例では、隣接する２つのＤＡＳ内の、同一ライン的に配列されたゲート電極レベルの線形導電体形状間のギャップの２分の１が隣接する２つのＤＡＳのそれぞれに存在することになる。また、明確には描かれていないが、図１９Ｃと図１９Ｄにおける区分化および機能的形状と機能を持たない形状のコンセプトは、図１９Ａ１と図１９Ｂ１の典型的な実施形態にも同じく適用可能であることは理解されるべきである。
図７Ｂで既に議論したように、ダイナミックアレイ・アーキテクチャは、トランジスタデバイスのゲート電極として機能するように定義された線形導電体を、半導体チップの１つまたは複数の層において定義された導電体形状に電気的に接続するように定義された多くのゲート電極コンタクトを含む。多くのゲート電極コンタクトのそれぞれは、トランジスタデバイスのゲート電極として機能するように定義された線形導電体形状と垂直にオーバーラップするように定義される。図７Ｂの典型的な実施形態に示されるように、ゲート電極コンタクト６０１は、矩形状であるように定義できる。別の実施形態では、ゲート電極コンタクトは実質的に正方形であるように定義できる。
図２０Ａは、本発明の一実施形態において、ＤＡＳ１０例の第１の配線レベルの仮想格子を示す図である。第１の配線レベルの仮想格子は、一定のピッチＰ２で配置された平行線２００１の枠組みによって定義される。第１の配線レベルの仮想格子は、そのラインがＤＡＳ１０が構築される基板部１８０３上の方向（ｘ方向）に延び、ゲート電極レベルの仮想格子に対して垂直な方向に延びるように配向される。第１の配線レベルの仮想格子のｙ方向の位置および関連するピッチＰ２は、関連するトランジスタデバイスを配線して機能的な電子回路が形成できるように、線形導電体形状が定義される第１の配線レベルの仮想格子のラインを下位にあるゲート電極の形状に対して適切に配置することを確実にするように構築される。
図２０Ａの典型的な実施形態では、仮想格子のピッチＰ２は、第１の配線レベルの隣接するコンタクトされた線形導電体形状間で使用される最小の中心−中心間スペーシングに等しい。しかしながら、他の実施形態では、第１の配線レベルの仮想格子のピッチＰ２は、特定のＤＡＳに対して適切と思われる本質的に任意の値に設定できることは理解されるべきである。例えば、図２０Ａ１は、第１の配線レベルの隣接するコンタクトされた線形導電体形状間の最小中心−中心間スペーシングの２分の１に等しいピッチＰ２Ａに設定された第１の配線レベルの仮想格子を示す。議論の目的のために、第１の配線レベルの隣接するコンタクトされた線形導電体形状間の最小中心−中心間スペーシングの２分の１をメタル１ハーフピッチと呼ぶ。また、図２０Ａ１の例では、パワー・レール形状は、第１の配線レベルの仮想格子とは別に定義されたパワー・レールの仮想ラインに沿って定義されることとは対照的に、第１の配線レベルの仮想格子に沿って定義された線形導電体形状によって取り替えられる。
一実施形態では、第１の配線レベルの仮想格子を定義するピッチは、仮想格子のラインに沿って定義された線形導電体形状の製造中のリソグラフィック補強を最適化するように設定される。別の実施形態では、第１の配線レベルの仮想格子を定義するピッチＰ２は、仮想格子のラインに沿って定義された線形導電体形状の密度を最適化するように設定される。仮想格子のラインに沿って定義された線形導電体形状の密度の最適化は、製造中の形状−形状リソグラフィック補強に対応していなくてもよいことは認識されるべきである。また、別の実施形態では、第１の配線レベルの仮想格子を定義するピッチは、回路性能、製造可能性あるいは信頼性の最適化に基づいて設定できる。
また、図２０Ａは、パワー・レール配置に対する仮想ライン２００３を示す。仮想ライン２００３は、第１の配線レベルの仮想格子のライン２００１と同様な方法で定義される。パワー・レール仮想ライン２００３のそれぞれは、その周辺の仮想格子ラインから、パワー・レール・ピッチＰＰ１と呼ばれる距離だけ離れている。仮想格子ライン２００１の場合のように、パワー・レール仮想ライン２００３は、その上に定義された線形導電体形状を有するように定義される。パワー・レール・ピッチＰＰ１は、第１の配線レベルの仮想格子のピッチＰ２とは独立に定義されることは理解されるべきである。
一実施形態では、パワー・レール・ピッチＰＰ１は、第１の配線レベルの仮想格子のピッチＰ２と同じである。例えば、第１の配線レベルの仮想格子ピッチＰ２が第３の配線レベルの仮想格子ピッチＰ５に等しい場合、パワー・レール・ピッチＰＰ１は、第１の配線レベルの仮想格子ピッチＰ２に等しくてもよい。別の例では、第３の配線レベルの仮想格子ピッチＰ５が第１の配線レベルの仮想格子ピッチＰ２より大きい場合、パワー・レール・ピッチＰＰ１は、第１の配線レベルの仮想格子ピッチＰ２と異なり、第１の配線レベルと第３の配線レベル間の仮想格子ラインカウントにおける差を補っており、これによって、第１の配線レベルの仮想格子と第３の配線レベルの仮想格子とがＤＡＳの境界で配列されてもよい。
図２０Ｂは、本発明の一実施形態において、図２０Ａの第１の配線レベルの仮想格子の各ライン２００１に沿って定義されたノーカットの線形導電体形状２００５を示す図である。図２０Ｂの例が線形導電体形状によって占められた第１の配線レベルの仮想格子の各ラインを示しているのに対して、第１の配線レベルの仮想格子のすべてのライン、あるいは、さらに言えば、任意の仮想格子が線形導電体形状によって占められる必要はないことは理解されるべきである。各線形導電体形状２００５またはそのセグメントは、その長さに沿って実質的に一定の幅Ｗ３を持つように定義される。また、第１の配線レベルは、パワー・レール仮想ライン２００３に沿って定義された線形導電体パワー・レール形状２００７も含む。線形導電体パワー・レール形状２００７のそれぞれは、その長さに沿って実質的に一定の幅Ｗ２を持つように定義される。第１の配線レベル内で、ノーカットの線形導電体形状２００５のそれぞれは、仮想格子のあるライン２００１の最大形状占有を表す。しかしながら、第１の配線レベルにおける一部のノーカットの線形導電体形状２００５は、機能的な電子回路を形成するために、トランジスタデバイスやその他の電子部品（例えば抵抗器、ダイオード、コンデンサなど）の配線ができるように区分化される必要があってもよい。
図１８〜２４ＤのＤＡＳ１０例は、ＤＡＳハロ領域へ延びるあるレベルの線形導電体形状を示しているが、ＤＡＳハロ領域内の線形導電体形状の存在は、ＤＡＳのＤＡＳグリッド上への配置後のＤＡＳハロ領域のコンテンツを表す。様々な実施形態では、ＤＡＳハロ領域の特定のコンテンツは、ＤＡＳのＤＡＳグリッド上の配置前あるいは配置後に定義されてもよい。これについては、図２５Ａ〜２６Ｄ−２でさらに議論する。
図２０Ｂなどの一実施形態では、あるＤＡＳレベル内の線形導電体形状のそれぞれは、実質的に等しい幅を持つように定義される。しかしながら、前述のように、あるＤＡＳレベル内の仮想格子の様々なラインに沿って定義された線形導電体形状は、異なる幅を持つように定義できる。例えば、図２０Ｂ１は、本発明の一実施形態において、図２０Ａ１の第１の配線レベルの仮想格子の様々なライン２００２に沿って定義された線形導電体形状２００４Ａ、２００４Ｂおよび２００４Ｃを示す図である。図２０Ｂ１は、仮想格子に沿った線形導電体形状の定義に関する前述のオプションのいくつかを明示している。特に、図２０Ｂ１の領域２００６は、多くの仮想格子ラインが空であることを明示している。また、図２０Ｂ１は、どのようにして、あるＤＡＳレベル内の線形導電体形状が異なる幅、例えば、Ｗ３Ａ、Ｗ３ＢおよびＷ３Ｃを持つように定義されるかも明示している。また、図２０Ｂ１の領域２００８は、多くの隣接する線形導電体形状を組み合わせて単一の線形導電体形状を形成するために、どのようにして多くの隣接する線形導電体形状の幅が定義されるかも明示している。
図２０Ｃは、本発明の一実施形態において、図２０Ｂの線形導電体形状２００５の区分化を示す図である。図２０Ｃに示されるように、第１の配線レベルの実際のレイアウトは、そこに定義された多くのノーカットの線形導電体形状を区分化することで達成される。例えば、距離Ｇ２の多くのギャップは、様々なノーカットの線形導電体形状２００５に沿って配置される。ある実施形態では、ダイナミックアレイ・アーキテクチャの第１の配線レベルにおける、ノーカットの線形導電体形状の区分化に用いられる距離Ｇ２の各ギャップは、実質的に一定であるように定義される。別の実施形態では、第１の配線レベルにおけるノーカットの線形導電体形状の区分化に用いられるギャップは、製造可能性を確実にするための必要性に応じてその寸法を変えられる。
図２０Ｃに関して、線形導電体形状２００５の区分化は、場所２０１２で示されるように、ＤＡＳ境界近くの場所での線形導電体形状２００５の一部分の除去も含むことは理解されるべきである。一実施形態では、ＤＡＳ境界での線形導電体形状２００５の一部の除去は、該ＤＡＳから隣接するＤＡＳへの該線形導電体形状２００５の連続性が必要でない場合に行われる。別の実施形態では、ＤＡＳ境界での線形導電体形状２００５の一部の除去は、該ＤＡＳ内で定義される回路の機能要件を満たすために行なわれる。さらに別の実施形態では、ＤＡＳ境界での線形導電体形状２００５の一部の除去は、該ＤＡＳ内の１つまたは複数の形状の製造可能性を支援するために行なわれる。一実施形態では、ある線形導電体形状２００５の一部は、場所２０１２で示されるように、線形導電体形状２００５の一部をＤＡＳハロ領域に残しながらＤＡＳ境界で除去される。ＤＡＳ境界に近い場所で除去された線形導電体形状２００５の一部の長さは、ＤＡＳの要件に応じて、あるいはＤＡＳ−ＤＡＳ間のインターフェース要件に応じて変えられることは認識されるべきである。しかしながら、ＤＡＳ境界での線形導電体形状２００５の一部分の除去は、ＤＡＳ内の周辺の線形導電体形状２００５の製造可能性に悪影響を与えないように行わねばならないことも理解されるべきである。
図２１Ａは、本発明の一実施形態において、ＤＡＳ１０例の第２の配線レベルの仮想格子を示す図である。第２の配線レベルの仮想格子は、一定のピッチＰ３で配置された平行線２１０１の枠組みによって定義される。第２の配線レベルの仮想格子は、ＤＡＳ１０が構築される基板部１８０３上の方向（ｙ方向）にそのラインが延び、第１の配線レベルの仮想格子に対して垂直な方向に延びるように配向される。
ｘ方向における第２の配線レベルの仮想格子の位置および関連するピッチＰ３は、ゲート電極レベルの仮想格子と第２の配線レベルの仮想格子との関係に基づいて構築される。図２１Ｂは、本発明の一実施形態において、第２の配線レベルの導電体形状とゲート電極レベルの導電体形状間での３：２ピッチ関係に基づいて定義された、ＤＡＳ１０例の第２の配線レベルの仮想格子とゲート電極レベルの仮想格子間の間隔関係を示す図である。ＤＡＳ１０例の第２の配線レベルの仮想格子は、第２の配線レベルの仮想格子ライン２１０１とゲート電極レベルの仮想格子ライン１９０１とのピッチ比が３：２となるように定義される。この例において、第２の配線レベルの仮想格子のピッチＰ３は、第２の配線レベルの仮想格子ライン２１０１の３ピッチがゲート電極レベルの仮想格子ライン１９０１の２ピッチごとに与えられるように定義される。
ダイナミックアレイ・アーキテクチャの第２の配線レベルとゲート電極レベル間の３：２仮想格子ピッチ比は、ある特定の実施形態の例として提供されることは認識されるべきである。別の実施形態では、ダイナミックアレイ・アーキテクチャの第２の配線レベルとゲート電極レベル間で、異なる仮想格子ピッチ比を定義することができる。一般的には、第２の配線レベルとゲート電極レベル間の仮想格子ピッチ比は、第２の配線レベルの導電体形状とゲート電極レベルの導電体形状との連続する配列間の、第２の配線レベルの多くの導電体形状のピッチを表す整数（ａ）とゲート電極レベルの多くの導電体形状のピッチを表す整数（ｂ）を用いて、整数比（ａ／ｂ）で表される。一実施形態では、仮想格子ピッチ比（ａ／ｂ）を可能な限り１に近く設定するよう試みられている。この実施形態では、第２の配線レベルの導電体形状とゲート電極レベルの導電体形状間の配列パターンは、ＤＡＳ全域において最小間隔で繰り返されるであろう。しかしながら、特定の実施形態にもかかわらず、ピッチと配列の観点での特定の間隔関係は、第２の配線レベルの仮想格子とゲート電極レベルの仮想格子間に存在することは理解されるべき点である。
図２１Ｃは、本発明の一実施形態において、第２の配線レベルの仮想格子の各ライン２１０１に沿って定義されたノーカットの線形導電体形状２１０３を示す図である。図２１Ｃの例は、線形導電体形状によって占められた第２の配線レベルの仮想格子の各ラインを示しているが、第２の配線レベルの仮想格子のすべてのライン、あるいは、さらに言えば、任意の仮想格子が線形導電体形状によって占められる必要はないことは理解されるべきである。図２１Ｃの例では、各線形導電体形状２１０３あるいはそのセグメントは、その長さに沿って実質的に一定の幅Ｗ４を持つように定義される。しかしながら、他の実施形態においては、ＤＡＳの第２の配線レベルの全域で定義された様々な線形導電体形状は、その長さに沿った幅が実質的に一定の、異なる幅を有するように定義できることは理解されるべきである。また、第２の配線レベル内で、ノーカットの線形導電体形状２１０３のそれぞれは、仮想格子のあるライン２１０１の最大形状占有を表す。しかしながら、第２の配線レベルにおける一部のノーカットの線形導電体形状２１０３は、機能的な電子回路を形成するために、トランジスタデバイスやその他の電子部品（例えば抵抗器、ダイオード、コンデンサなど）の配線ができるように区分化される必要があってもよい。
図２１Ｄは、本発明の一実施形態において、第２の配線レベル内の線形導電体形状２１０３の区分化を示す図である。図２１Ｄに示されるように、第２の配線レベルの実際のレイアウトは、多くのノーカットの線形導電体形状２１０３の区分化によって達成される。例えば、距離Ｇ３の多くのギャップは、様々なノーカットの線形導電体形状２１０３に沿って配置される。一実施形態では、ダイナミックアレイ・アーキテクチャの第２の配線レベルにおけるノーカットの線形導電体形状の区分化に用いられる距離Ｇ３のギャップはそれぞれ、実質的に一定であるように定義される。別の実施形態では、第２の配線レベルにおけるノーカットの線形導電体形状の区分化に用いられるギャップは、製造可能性を確実にするための必要性に応じてその寸法を変えられる。
図２２Ａは、本発明の一実施形態において、第２の配線レベルの導電体形状とゲート電極レベルの導電体形状間で４：３のピッチ関係に基づいて定義された、ＤＡＳ１０例の第２の配線レベルの仮想格子を示す図である。図２２Ａの例における第２の配線レベルの仮想格子は、一定のピッチＰ４で配置された平行線２２０１の枠組みによって定義される。図２２Ａの第２の配線レベルの仮想格子は、そのラインが第１の配線レベルの仮想格子に対して垂直な方向に延びるように配向される。
第２の配線レベルの仮想格子のｘ方向の位置および関連するピッチＰ４は、第２の配線レベルの導電体形状とゲート電極レベルの導電体形状間の４：３のピッチ関係に基づいて構築される。図２２Ｂは、本発明の一実施形態において、第２の配線レベルの導電体形状とゲート電極レベルの導電体形状間で４：３のピッチ関係に基づいて定義された、ダイナミックアレイ・セクションの第２の配線レベル仮想格子とゲート電極レベルの仮想格子間の間隔関係を示す図である。図２２Ｂに示されるように、第２の配線レベルの仮想格子のピッチＰ４は、第２の配線レベルの仮想格子ラインの４ピッチがゲート電極レベルの仮想格子ラインの３ピッチごとに与えられるように、定義される。
図２２Ｃは、本発明の一実施形態において、第２の配線レベルの仮想格子の各ライン２２０１に沿って定義されたノーカットの線形導電体形状２２０３を示す図である。各線形導電体形状２２０３あるいはそのセグメントは、その長さに沿って実質的に一定の幅Ｗ５を持つように定義される。第２の配線レベル内で、ノーカットの線形導電体形状２２０３のそれぞれは、仮想格子のあるライン２２０１の最大形状占有を表す。しかしながら、第２の配線レベルにおける一部のノーカットの線形導電体形状２２０３は、機能的な電子回路を形成するために、トランジスタデバイスやその他の電子部品（例えば抵抗器、ダイオード、コンデンサなど）の配線ができるように区分化される必要があってもよい。
図２２Ｄは、本発明の一実施形態において、第２の配線レベル内の図２２Ｃの線形導電体形状２２０３の区分化を示す図である。図２２Ｄに示されるように、第２の配線レベルの実際のレイアウトは、多くのノーカットの線形導電体形状２２０３の区分化により達成される。例えば、距離Ｇ４の多くのギャップは、様々なノーカットの線形導電体形状２２０３に沿って配置される。一実施形態では、ダイナミックアレイ・アーキテクチャの第２の配線レベルにおけるノーカットの線形導電体形状の区分化に用いられる距離Ｇ４の各ギャップは、実質的に一定であると定義される。別の実施形態では、第２の配線レベルにおけるノーカットの線形導電体形状の区分化に用いられるギャップは、製造可能性を確実にするための必要性に応じてその寸法を変えられる。
図２３は、本発明の一実施形態において、識別された多くの典型的なビア位置２３０１を有する図２２Ｄの第２の配線レベルを示す図である。各ＤＡＳ内で、仮想格子ラインが互いに交差するそれぞれの場所はビアの潜在的な場所である。したがって、仮想ビアグリッドは、それぞれがビアの潜在的な場所を表す、２つの異なるＤＡＳレベルの仮想格子ラインが互いに交差する様々な場所によって定義される。例えば、典型的なビア位置２３０１は、第２の配線レベルの仮想格子ラインが第１の配線レベルの仮想格子ラインと交差する場所に定義される。下位にある導電体形状上へのビアの完全な配置を確実にするために、下位にある導電体形状を実際のビア場所を超えて拡張することが必要とされてもよい。下位の導電体形状の拡張距離、すなわち、末端オーバーラップによって、下位の導電体形状に関連したライン末端短縮効果のために、下位の導電体形状上へのビアの完全な配置が妨げられないことが確実となる。この点を示すために、典型的なビア位置２３０１のすぐ下の第１の配線レベルの線形導電体形状間のギャップＧ２は、その上にビアが典型的なビア位置２３０１に配置される各線形導電体形状の拡張、すなわち、末端オーバーラップを許容するように配置される。
図２４Ａは、本発明の一実施形態において、ＤＡＳ１０例の第３の配線レベルの仮想格子を示す図である。第３の配線レベルの仮想格子は、一定のピッチＰ５で配置された平行線２４０１の枠組みによって定義される。第３の配線レベルの仮想格子は、ＤＡＳ１０が構築される基板部１８０３上のｘ方向にそのラインが延び、第２の配線レベルの仮想格子に対して垂直な方向に延びるように配向される。
第３の配線レベルの仮想格子のｙ方向の位置および関連するピッチＰ５は、第１の配線レベルの仮想格子（図２０Ａ〜２０Ｃ参照）と第３の配線レベルの仮想格子間の関係に基づいて構築される。図２４Ｂは、本発明の一実施形態において、ＤＡＳ１０例の第３の配線レベルの仮想格子と第１の配線レベルの仮想格子間の間隔関係を示す図である。一実施形態では、ＤＡＳの第３の配線レベルの仮想格子と第１の配線レベルの仮想格子間の間隔関係は、以下の式１で定義される。
式中、Ｐ５は第３の配線レベルの仮想格子のピッチを、Ｐ２は第１の配線レベルの仮想格子のピッチを、ＰＰ１は第１の配線レベルに用いられるパワー・レール・ピッチを、ａは第３の配線レベルの仮想格子内に定義される平行線の数を、ｂは第１の配線レベルのパワー・レール仮想ラインの数を含まない第１の配線レベルの仮想格子内に定義される平行線の数である。ＤＡＳ１０例において、ａは１０、ｂは９である。したがって、ＤＡＳ１０の例では、Ｐ５は以下の式によるＰＰ１とＰ２の関数として定義される。
Ｐ５（１／９）＝［（２＊ＰＰ１）＋（８＊Ｐ２）］
式１は、あるＤＡＳ実施形態における第３の配線レベルの仮想格子と第１の配線レベルの仮想格子間の関係を定義しているが、その他のＤＡＳ実施形態では、第３の配線レベルの仮想格子と第１の配線レベルの仮想格子間で異なる関係を用いてもよいことは認識されるべきである。特定の実施形態にかかわらず、ピッチと配列の観点からの特定の間隔関係は、第３の配線レベルの仮想格子と第１の配線レベルの仮想格子間に存在することは理解されるべき点である。
図２４Ｃは、本発明の一実施形態において、第３の配線レベルの仮想格子の各ライン２４０１に沿って定義されたノーカットの線形導電体形状２４０３を示す図である。図２４Ｃの例は、線形導電体形状によって占められた第３の配線レベルの仮想格子の各ラインを示しているが、第３の配線レベルの仮想格子のすべてのライン、あるいは、さらに言えば、任意の仮想格子が線形導電体形状によって占められる必要はないことは理解されるべきである。各線形導電体形状２４０３あるいはそのセグメントは、その長さに沿って実質的に一定の幅Ｗ６を持つように定義される。しかしながら、その他の実施形態では、ＤＡＳの第３の配線レベル全域で定義された様々な線形導電体形状は、その長さに沿った幅が実質的に一定の、異なる幅を有するように定義できることは理解されるべきである。また、第３の配線レベル内で、ノーカットの線形導電体形状２４０３のそれぞれは、仮想格子のあるライン２４０１の最大形状占有を表す。しかしながら、第３の配線レベルにおける一部のノーカットの線形導電体形状２４０３は、機能的な電子回路を形成するために、トランジスタデバイスやその他の電子部品（例えば抵抗器、ダイオード、コンデンサなど）の配線ができるように区分化される必要があってもよい。
図２４Ｄは、本発明の一実施形態において、第３の配線レベル内の線形導電体形状２４０３の区分化を示す図である。図２４Ｄに示されるように、第３の配線レベルの実際のレイアウトは、多くのノーカットの線形導電体形状２４０３の区分化により達成される。例えば、距離Ｇ５の多くのギャップは、様々なノーカットの線形導電体形状２４０３に沿って配置される。一実施形態では、ダイナミックアレイ・アーキテクチャの第３の配線レベルにおけるノーカットの線形導電体形状の区分化に用いられる距離Ｇ５の各ギャップは、実質的に一定であると定義される。別の実施形態では、第３の配線レベルにおけるノーカットの線形導電体形状の区分化に用いられるギャップは、製造可能性を確実にするための必要性に応じてその寸法を変えられる。
図２１Ｄ、２２Ｄおよび２４Ｄに関して、線形導電体形状２１０３、２２０３および２４０３の区分化は、ＤＡＳ境界近くの場所での線形導電体形状の一部の除去も含むことができることは理解されるべきである。一実施形態では、ＤＡＳ境界での線形導電体形状２１０３、２２０３、２４０３の一部の除去は、該ＤＡＳから周辺のＤＡＳへの線形導電体形状の連続性が必要でない場合に行われる。ＤＡＳ境界近くの場所で除去された線形導電体形状２１０３、２２０３、２４０３の一部の長さは、ＤＡＳ−ＤＡＳ間のインターフェース要件に応じて変えられることは認識されるべきである。しかしながら、ＤＡＳ境界での線形導電体形状２１０３、２２０３および２４０３の一部の除去は、ＤＡＳ内の周辺の線形導電体形状の製造可能性に悪影響を与えないように行われるべきであることも理解されるべきである。
図１８で既に説明したように、各ＤＡＳは関連する製造保証ハロ（ＤＡＳハロ）を有する。各ＤＡＳハロは、関連するＤＡＳ内の機能的形状が周辺のＤＡＳによる製造への悪影響を受けないように、また、周辺の各ＤＡＳの製造に与える影響に関して、関連するＤＡＳの特性が適切に考慮されるように、関連するＤＡＳのＤＡＳグリッド（図１７参照）上への配置を容易にするように定義される。言い換えれば、ＤＡＳハロは、チップ領域利用の最適化を可能にしながら、あるＤＡＳの別のＤＡＳへの近接配置を調整して、それぞれのＤＡＳの製造可能性を確実することができる機構を定義する。
あるＤＡＳのＤＡＳハロは、多くの適合性指定を含むように区分化できる。例えば、ＤＡＳの各レベルにおけるダイナミックアレイ・アーキテクチャの線形特性が与えられると、一実施形態では、あるＤＡＳの境界がＤＡＳグリッドの第１の方向に平行であるか、あるいはＤＡＳグリッドの第２の方向（第２の方向は第１の方向に対して垂直である）に平行であるかに応じて、異なる適合性指定が該ＤＡＳの境界に関するＤＡＳハロのセグメントに適用されることが期待できる。さらに、一実施形態では、ＤＡＳグリッドの第１の方向のＤＡＳ境界に沿って定義されたＤＡＳハロ・セグメントはそれぞれ、共通の適合性指定を有してもよい。同様に、ＤＡＳグリッドの第２の方向のＤＡＳ境界に沿って定義されたＤＡＳハロ・セグメントはそれぞれ、共通の適合性指定を有してもよい。
図２５Ａは、本発明の一実施形態において、それぞれの境界適合性指定（ｃ１〜ｃ５）を有する多くの典型的なＤＡＳ（ＤＡＳ１〜ＤＡＳ１１）を示す図である。図２５Ａに関して、各ＤＡＳ（ＤＡＳ１〜ＤＡＳ１１）の周囲の点線はＤＡＳのＤＡＳハロを表す。各ＤＡＳハロの境界適合性指定は、ラベルｃ１、ｃ２、ｃ３、ｃ４あるいはｃ５で識別される。一実施形態では、ＤＡＳの各境界セグメントは境界適合性指定を与えられる。したがって、ＤＡＳ境界適合性指定を手段として、各ＤＡＳのそれぞれの境界の配置は、それに近接する各ＤＡＳのそれぞれの境界に関連すると考えられる。
一実施形態では、多くのＤＡＳはＤＡＳライブラリを形成するように定義されてもよい。共通のＤＡＳ境界適合性指定をあるＤＡＳライブラリにおけるＤＡＳそれぞれに適用できるように、該ライブラリのＤＡＳそれぞれが同様な特性を有するように定義されている、様々な電子論理ゲート、デバイス、回路あるいは構成要素を形成する多くのＤＡＳを含むように、ＤＡＳライブラリは定義されてもよい。また、この実施形態では、共通のＤＡＳ境界適合性指定を、共通の方向に延びるＤＡＳライブラリにおける各ＤＡＳのそれぞれの境界に適用することもできる。さらに、第１の方向に延びる各ＤＡＳのそれぞれの境界が第１のＤＡＳ境界適合性指定を割り当てられ、第２の方向に延びる各ＤＡＳのそれぞれの境界が第２のＤＡＳ境界適合性指定を割り当てられるように、異なるＤＡＳ境界適合性指定をＤＡＳライブラリに適用することもできる。
図２５Ｂは、本発明の一実施形態において、それぞれのＤＡＳ境界適合性指定に従って、ＤＡＳグリッド上の図２５ＡのＤＡＳの典型的なアセンブリを示す図である。ＤＡＳクラスタは、ＤＡＳグリッド上のＤＡＳのアセンブリとして定義され、ＤＡＳアセンブリにおける各ＤＡＳは、ＤＡＳ境界の少なくとも一部を該ＤＡＳアセンブリの別のＤＡＳと共有する。図２５Ｂの以下の説明において、第１のＤＡＳクラスタは、ＤＡＳ１、ＤＡＳ３、ＤＡＳ４、ＤＡＳ７、ＤＡＳ８、ＤＡＳ９およびＤＡＳ１０で定義される。また、図２５Ｂに関して、第２のＤＡＳクラスタは、ＤＡＳ３、ＤＡＳ５、ＤＡＳ６およびＤＡＳ１１で定義される。一実施形態では、別個のＤＡＳの特定の境界に対する同様なＤＡＳ境界適合性指定は、同様なＤＡＳ境界適合性指定を有するそれらの該特定の境界が同一ラインに配列できるように、該別個のＤＡＳをＤＡＳグリッド上に配置できることを示している。例えば、ＤＡＳ１およびＤＡＳ２はそれぞれ、ＤＡＳ境界適合性指定がｃ２の隣接する境界を有する。したがって、ＤＡＳ１とＤＡＳ２は、ＤＡＳ境界適合性指定がｃ２のそれらの隣接する境界が同一ラインに配列されるように、互いにＤＡＳグリッド上に配置される。このように、他のＤＡＳ境界は、ＤＡＳ１とＤＡＳ４、ＤＡＳ１とＤＡＳ７、ＤＡＳ４とＤＡＳ８、ＤＡＳ７とＤＡＳ８、ＤＡＳ７とＤＡＳ９、ＤＡＳ８とＤＡＳ９、ＤＡＳ９とＤＡＳ１０、ＤＡＳ３とＤＡＳ５、ＤＡＳ５とＤＡＳ６およびＤＡＳ６とＤＡＳ１１で例示されるように、ＤＡＳグリッド上で同一ラインに配列できる。
一実施形態では、特定の境界に対して異なるＤＡＳ境界適合性指定を有する個々のＤＡＳは、該個々のＤＡＳの製造が互いに悪影響を与えないことを確実にするために、グリッド上で離れて配置されるべきであることを示している。一実施形態では、異なるＤＡＳ境界適合性指定を有する個々のＤＡＳの隣接する境界は離れて配置し、それらの隣接する境界に関連するＤＡＳハロ部分がオーバーラップしないようにする。例えば、ＤＡＳ２とＤＡＳ３はそれぞれ、ＤＡＳ境界適合性指定がｃ２とｃ３の隣接する境界を有している。したがって、ＤＡＳ２とＤＡＳ３は、それらの隣接する境界に関連するＤＡＳハロ部分がオーバーラップしないように互いにＤＡＳグリッド上に配置される。このように、不適合なＤＡＳ境界指定を有する他のＤＡＳ境界は、ＤＡＳ４１とＤＡＳ５、ＤＡＳ８とＤＡＳ５、ＤＡＳ１０とＤＡＳ１１、ＤＡＳ３とＤＡＳ６およびＤＡＳ５とＤＡＳ１１で例示されるように、互いに離間して配置される。
同様なＤＡＳ境界適合性指定を有する個々のＤＡＳの境界は、ＤＡＳグリッド上の同一ラインに配列できるが、こうした同一ライン上の配置は厳密には必要でないことは理解されるべきである。例えば、近接する境界に関して同様なＤＡＳ境界適合性指定を有するＤＡＳは、近接する境界間に意図的に分離を与えるように、ＤＡＳグリッド上に配置されてもよい。図２５Ｃは、本発明の一実施形態において、意図的に定義された空領域２５０１を有する、それぞれのＤＡＳ境界適合性指定に従った、ＤＡＳグリッド上の図２５ＡのＤＡＳの典型的なアセンブリを示す図である。具体的に、図２５Ｃの例では、ＤＡＳ８の上部境界およびＤＡＳ４の下部境界のＤＡＳ境界適合性指定は、ＤＡＳグリッド上でのそれらの同一ライン上の配置を可能にするが、ＤＡＳ８は、ＤＳＡ４から離間するようにＤＡＳグリッド上に配置され、これによって空の領域２５０１を形成している。通常、チップ領域は貴重であるため、意図的にそのような空領域２５０１を形成することは通常発生しなくてもよい。しかしながら、ダイナミックアレイ・アーキテクチャは十分に柔軟であり、必要であれば、そうした空の領域５０１を意図的に形成することができることは認識されるべきである。
図２６Ａ−１は、本発明の一実施形態において、典型的なＤＡＳ２６００のあるレベルを示す図である。典型的なＤＡＳ２６００は、関連するＤＡＳ境界２６０１および関連するＤＡＳハロ境界２６０３を有しており、これによって、ＤＡＳ境界２６０１の外側にＤＡＳハロ領域２６０５を形成する。多くの線形導電体形状２６０７は、ＤＡＳ２６００のレベル内に見られる。ある実施形態では、ＤＡＳのあるレベルのＤＡＳハロ領域、例えばＤＡＳハロ領域２６０５の初期コンテンツは、該ＤＡＳのＤＡＳグリッド上への配置に先立って、ＤＡＳの該レベルと共に事前定義される。図２６Ａ−２は、多くの補強形状２６０９を含むように事前定義されたＤＡＳハロ領域２６０５を有する典型的なＤＡＳ２６００を示す図である。補強形状２６０９は例示の目的で示されており、ＤＡＳハロ領域内に定義される補強形状の長さ、配置、数あるいは区分化に関して特定の要件を伝えるようには意図されていないことは理解されるべきである。
図２６Ｂ−１は、本発明の一実施形態において、別の典型的なＤＡＳ２６０２のレベルを示す図である。典型的なＤＡＳ２６０２は、関連するＤＡＳ境界２６１１および関連するＤＡＳハロ境界２６１７を有しており、これによって、ＤＡＳ境界２６１１の外側にＤＡＳハロ領域２６１５を形成している。多くの線形導電体形状２６１３がＤＡＳ２６０２のレベル内に示される。図２６Ｂ−２は、多くの補強形状２６１９を含むように事前定義されたＤＡＳハロ領域２６１５を有する典型的なＤＡＳ２６０２を示す図である。補強形状２６１９は例示の目的で示されており、ＤＡＳハロ領域内に定義される補強形状の長さ、配置、数あるいは区分化に関して特定の要件を伝えるようには意図されていないことは理解されるべきである。
一実施形態では、多くのＤＡＳは、それぞれのＤＡＳハロ領域コンテンツと共にＤＡＳグリッド上に配置されて、ＤＡＳクラスタを形成する。この実施形態では、各ＤＡＳのあるレベルのＤＡＳハロ領域の事前定義されたコンテンツは、ＤＡＳがＤＡＳグリッド上に配置されると変更される可能性がある。より具体的には、あるＤＡＳがＤＡＳグリッド上に配置されると、該ＤＡＳに関連したＤＡＳハロ領域の一部は、周辺のＤＡＳによってＤＡＳハロ領域の一部の場所が占有されることによって削除することができる。さらに、この実施形態では、ＤＡＳハロ領域の一部の事前定義されたコンテンツは、ＤＡＳがＤＡＳグリッド上に配置されると、該ＤＡＳハロ領域がそれ自体で見出すコンテクストに応じて変更される可能性がある。
図２６Ｃ−１は，本発明の一実施形態において、図２６Ａ−２のＤＡＳ２６００と図２６Ｂ−２のＤＡＳ２６０２のＤＡＳグリッド上への典型的な配置を示す図である。図２６Ｃ−１の実施形態では、ＤＡＳハロ領域２６０５の事前定義されたコンテンツは、ＤＡＳ２６００と共にＤＡＳグリッド上に配置される。また、図２６Ｃ−１の実施形態では、ＤＡＳハロ領域２６１５の事前定義されたコンテンツは、ＤＡＳ２６０２と共にＤＡＳグリッド上に配置される。ＤＡＳ２６００とＤＡＳ２６０２のそれぞれは、ＤＡＳ２６００の下部境界とＤＡＳ２６０２の上部境界とが同一ライン上に配列され、ＤＡＳ２６００の下部境界とＤＡＳ２６０２の上部境界は、ＤＡＳ２６００とＤＡＳ２６０２の図示された配向に対して参照されるように、ＤＡＳグリッド上に配置される。したがって、ＤＡＳ２６００の下部境界とＤＡＳ２６０２の上部境界は、共通のＤＡＳ境界適合性指定を共有する。
ＤＡＳ２６００のＤＡＳハロ領域２６０５の中央下方部はＤＡＳ２６０２によって占められるので、ＤＡＳ２６００のＤＡＳハロ領域２６０５の中央下方部は削除される。同様に、ＤＡＳ２６０２のＤＡＳハロ領域２６１５の中央上方部はＤＡＳ２６００によって占められるので、ＤＡＳ２６０２のＤＡＳハロ領域２６１５の中央上方部は削除される。また、図２６Ｃ−１に示されるように、ＤＡＳ２６００およびＤＡＳ２６０２がＤＡＳグリッド上に配置されると、ＤＡＳハロ・オーバーラップ領域２６２１ができる。具体的には、オーバーラップ領域２６２１において、ＤＡＳ２６００のＤＡＳハロ領域２６０５の外部下方部とＤＡＳ２６０２のＤＡＳハロ領域２６１５の外部上方部は、互いにオーバーラップする。
一実施形態では、複数のＤＡＳのＤＡＳグリッド上への配置は、ＤＡＳハロ・オーバーラップ領域内のＤＡＳハロ領域部の事前定義されたコンテンツが、複数のＤＡＳの任意のものにおける形状の製造可能性に悪影響を与えないように、適合性を有するようにコントロールされる。例えば、図２６Ｃ−１で、ＤＡＳハロ・オーバーラップ領域２６２１内のＤＡＳハロ領域２６０５およびＤＡＳハロ領域２６１５のコンテンツは実際に、ＤＡＳハロ領域２６０５と２６１５の初期の事前定義されたコンテンツを維持するように配列する。しかしながら、ＤＡＳハロ・オーバーラップ領域の生成コンテンツが、周辺のＤＡＳ内の形状の製造可能性に悪影響を与えない限り、同領域の生成コンテンツが、オーバーラップに関わるそれぞれのＤＡＳハロ領域の初期の事前定義されたコンテンツを維持することは厳密には必要ではないことは理解されるべきである。
別の実施形態では、多くのＤＡＳは、ＤＡＳハロ領域コンテンツのないＤＡＳグリッド上に配置されてＤＡＳクラスタを形成する。この実施形態では、様々なＤＡＳは、関連するＤＡＳハロコンテンツを考慮せずに、そのＤＡＳ境界適合性指定に従って配置される。例えば、図２６Ｃ−２は、本発明の一実施形態において、それぞれのＤＡＳハロを考慮せずに、ＤＡＳ２６００とＤＡＳ２６０２のＤＡＳグリッド上への典型的な配置を示す図である。図２６Ｃ−２の実施形態では、ＤＡＳ２６００の下部境界とＤＡＳ２６０２の上部境界が、それらの共通のＤＡＳ境界適合性指定に応じて、同一ラインに配列されるように、ＤＡＳ２６００とＤＡＳ２６０２はそれぞれＤＡＳグリッド上に配置される。 ＤＡＳ２６００とＤＡＳ２６０２のアセンブリはＤＡＳクラスタを表す。
ＤＡＳ境界適合性指定に従って様々なＤＡＳを配置してＤＡＳクラスタを形成後、ＤＡＳハロ境界を該ＤＡＳクラスタの周辺に配置できる。例えば、図２６Ｃ−３は、ＤＡＳハロ領域２６２３を形成するために、ＤＡＳクラスタの周辺に定義されたＤＡＳハロ境界２６２５を有する、図２６Ｃ−２のＤＡＳクラスタを示す図である。その後、ＤＡＳクラスタを補うＤＡＳにおける様々な形状の製造可能性の補強／支援の必要性に応じて、ＤＡＳハロ領域２６２３のコンテンツを定義できる。例えば、図２６Ｃ−４は、ＤＡＳハロ領域２６２３の定義されたコンテンツを示す図である。多くの補強形状２６２７は、ＤＡＳハロ領域２６２３内に示される。補強形状２６２７は例示の目的で示されており、ＤＡＳハロ領域内に定義される補強形状の長さ、配置、数あるいは区分化に関して特別の要求を伝えるようには意図されないことは理解されるべきである。別の実施形態では、ＤＡＳクラスタの周辺に定義されたＤＡＳハロ領域のすべてまたは一部は、ＤＡＳクラスタのＤＡＳ内の形状の良好な製造可能性にとって適切であれば、空にしておくことができる。例えば、この実施形態では、ＤＡＳハロ領域２６２３のすべてあるいは一部は空、すなわち、補強形状なしであってもよい。
一旦ＤＡＳがＤＡＳグリッドに配置されれば、あるＤＡＳから別のＤＡＳに線形導電体形状を機能的に配線することが必要とされてもよい。一実施形態では、多くのＤＡＳ配線セグメントは、場所とルートのプロセスの間に定義され、各ＤＡＳ配線セグメントは、第１のＤＡＳのあるレベルにおける線形導電体形状を、第１のＤＡＳに隣接する第２のＤＡＳのあるレベルにおける同一ライン上の線形導電体形状と接続するように定義される。例えば、図２６Ｃ−５は、図２６Ｃ−４で定義された多くのＤＡＳ配線セグメント２６２９を有する同図のＤＡＳクラスタの特定のレベルを示す図である。ＤＡＳ配線セグメント２６２９は例示の目的で示されており、ＤＡＳ間に定義されるＤＡＳ配線セグメントの長さ、配置あるいは数に関して特定の要件を伝えるようには意図されていないことは理解されるべきである。
図２６Ｄ−１は、本発明の一実施形態において、半導体チップのダイナミックアレイ・アーキテクチャ領域の定義方法のフローチャートを示す図である。この方法は、対応するＤＡＳハロを有する多くのＤＡＳをＤＡＳグリッドに配置してＤＡＳクラスタを形成する操作２６３１を含む。ＤＡＳグリッドに多くのＤＡＳを配置する際、別のＤＡＳの内部領域に重なるＤＡＳハロ部分はそれぞれ除外される。したがって、ＤＡＳグリッド上の場所はそれぞれ、ＤＡＳの内部領域あるいはＤＡＳハロ領域のいずれかによって占められ得るが、その両方ではない。この概念は、図２６Ｃ−１で既に説明している。対応するＤＡＳハロを有するＤＡＳをＤＡＳグリッド上に配置すると、チップのあるレベルにおけるＤＡＳハロの残りの部分とそれぞれのコンテンツを用いて、チップの該レベルにおけるＤＡＳクラスタのためのＤＡＳハロを形成する。
また、この方法は、ＤＡＳクラスタの各レベル内の必要なＤＡＳ−ＤＡＳ間の機能的な配線を定義する操作２６３３も含む。ＤＡＳ−ＤＡＳの機能的な配線は、図２６Ｃ−５に関して既に説明したように、ＤＡＳ配線に対応する。一実施形態では、必要なＤＡＳ配線を定義する操作２６３３は、場所とルートプロセスの間に行なわれる。しかしながら、他の実施形態では、操作２６３３は場所とルートプロセス外で行なうことができる。
図２６Ｄ−２は、本発明の一実施形態において、半導体チップのダイナミックアレイ・アーキテクチャ領域の定義方法のフローチャートを示す図である。この方法は、多くのＤＡＳをＤＡＳグリッド上に配置して、該多くのＤＡＳに関連した様々なＤＡＳハロを考慮せずにＤＡＳクラスタを形成する操作２６４１を含む。また、この方法は、ＤＡＳクラスタ周囲外にＤＡＳハロ領域を形成するように、ＤＡＳクラスタの周囲のＤＡＳハロ境界の定義操作２６４３も含む。その後、操作２６４５を行って、ＤＡＳクラスタを形成するよりＤＡＳ内の形状の製造可能性を確実にするために、ＤＡＳハロ領域のコンテンツを定義する。様々な実施形態では、ＤＡＳクラスタのＤＡＳの内の形状の製造を補強するために、ＤＡＳハロ領域のコンテンツは、配向、サイズおよび間隔に関して定義された多くの補強形状を含むことができる。また、一部の実施形態では、ＤＡＳハロ領域の１つまたは複数の部分は空にしておく、つまり、補強形状なしとすることができる。
この方法はさらに、ＤＡＳクラスタを形成する各ＤＡＳの各レベル内に、必要となるＤＡＳ−ＤＡＳの機能的な配線を定義する操作２６４７を含む。図２６Ｃ−５に関して既に説明したように、ＤＡＳ−ＤＡＳの機能的な配線はＤＡＳ配線に対応する。一実施形態では、必要なＤＡＳ配線の定義操作２６４７は場所とルートプロセスの間に行なわれる。しかしながら、その他の実施形態では、操作２６４７は場所とルートプロセス外に行なうことができる。
ＤＡＳは、１つまたは複数の論理セル部分、１つまたは複数の完全な論理セル、あるいは完な論理セルと部分的な論理セルの組み合わせを形成するように定義することができることは理解されるべきである。一実施形態では、論理セル境界は複数のゲート電極形状を含む。より具体的には、この実施形態では、ゲート電極形状に平行な論理セルの境界はゲート電極ハーフピッチに位置する。したがって、この実施形態では、論理セルの境界は、論理セル境界がゲート電極ハーフピッチに位置するように、ゲート電極レベルの仮想格子に基づいて定義される。各論理セルは、基板面に対して垂直な方向から見て、セル高さとセル幅を持つように定義される。一実施形態では、第１の配線レベルと第３の配線レベルにおける導電体形状間隔の関係は、第１の配線レベルと第３の配線レベルの導電体形状が高さ定義の論理セル境界に配列するように、論理セル高さが選択できる。
論理セルのあるレベル、つまり論理セルを含むＤＡＳのあるレベルにおける導電体形状は、論理セルの始点に対してインデックス付けされる。議論の目的のために、あるレベルにおける論理セルの始点が、基板面に対して垂直な方向から見て、論理セルの左下コーナに位置すると考えられる。論理セル幅は可変であるため、幅方向の論理セル境界は必ずしも、あるＤＡＳレベル内の（ゲート電極レベル上の）導電体形状ピッチあるいはハーフピッチに位置しなくてもよい。したがって、該ＤＡＳレベルの仮想格子に対する論理セルの始点に応じて、該ＤＡＳレベルにおける導電体形状は、該ＤＡＳレベルの仮想格子と一致するために、論理セル始点に対してシフトする必要があってもよい。論理セルの始点に対する論理セルのあるレベルにおける導電体形状のシフトはフェイジングと呼ばれる。従って、フェイジングによって、論理セルの始点の場所に応じて、論理セルのあるレベルにおける導電体形状を該レベルにおけるＤＡＳの仮想格子に配列させることができる。例えば、ゲート電極の仮想格子が論理セル境界を横切って延びる場合、フェイジングによって、ある論理セルにおける第２の配線レベルの導電体形状の、第２の配線レベルの仮想格子との配列を維持させる必要があってもよい。
図３３は、本発明の一実施形態において、ＤＡＳ内に定義された、隣接して配置された論理セルの第２の配線レベルにおける異なるフェイジングの一例を示す図である。図３３は、ＤＡＳにおいて互いに隣接して配置された３つの典型的なセル（セル１、フェイズＡ；セル１、フェイズＢ；セル１、フェイズＣ）を示す。したがって、３つのセルのそれぞれは、該ＤＡＳの各レベルにおける仮想格子を共有する。フェイジング概念の説明を容易にするために、各レベルの第２の配線レベルの導電体形状３３０３は、各セルのゲート電極レベルの導電体形状３３０１上に重ね合わせて示される。幅方向のセル境界はゲート電極ハーフピッチに位置している。また、第２の配線レベルの導電体形状とゲート電極レベルの導電体形状との間隔は、第２の配線レベルの導電体形状の４ピッチがゲート電極レベルの導電体形状の３ピッチごとに与えられるように、４：３ピッチ比に基づいて定義される。各セルの始点は、セルの下部左コーナに存在するように示される。
第２の配線レベルに対するセル１の各フェイジングは、セルの始点に対して第２の配線レベルの導電体形状のインデックス付けにより定義される。図３３の例で示されるように、始点に対する第２の配線レベルの導電体形状のインデックス、つまり間隔は、フェイズＡ、ＢおよびＣのそれぞれに対して連続的に縮小される。各論理セルの各レベルが適切なフェイズを有するように定義することにより、ある共通のＤＡＳにおいて論理セルを互いに隣に配置して、あるＤＡＳレベル内の様々な論理セル内で定義された導電体形状が、該ＤＡＳレベルに関連する共通の仮想格子に配列できるようにすることが可能である。さらに、ＤＡＳの１つまたは複数のレベルにおいて導電体形状を共有するように、ＤＡＳ内の隣接するセルを定義し配置できることは認識されるべきである。例えば、図３３のセル１のフェイズＡ、ＢおよびＣは、ゲート電極レベルの導電体形状と第２の配線レベルの導電体形状とを共有するとして描かれている。
図２７Ａは、本発明の一実施形態において、論理セルを定義する典型的なＤＡＳ２７００を示す図である。例示の目的で、ＤＡＳ２７００は完全な論理セルを定義する。図２７ＡのＤＡＳ２７００は、基板の一部内に定義された多くの拡散領域２７０３、多くの拡散コンタクト２７０５、多くのゲート電極の線形導電体形状２７０７および多くのゲート電極コンタクト２７０９を示す。ＤＡＳ境界２７０１はＤＡＳ２７００の周囲に定義される。図１８〜２４Ｄに関して既に説明したＤＡＳ１０例などの一部の実施形態では、ＤＡＳの各構成要素はＤＡＳ境界内に定義される。しかしながら、一部の実施形態では、拡散領域や拡散コンタクトなどのＤＡＳ内部形状は、ＤＡＳ境界を越えて延び、ＤＡＳの不可欠な構成要素と考えられ続けると定義できる。例えば、ＤＡＳ２７００においては、拡散領域２７０３と多くの拡散コンタクト２７０５は、ＤＡＳ境界２７０１を越えて延びると定義される。ＤＡＳ境界２７０１の外部に延びる拡散領域２７０３と拡散コンタクト２７０５の部分は、ＤＡＳ２７００の不可欠な構成要素として残る。
ＤＡＳ境界を超えるＤＡＳ構成要素の拡張によって、拡張されたＤＡＳ構成要素が１つまたは複数の周辺のＤＡＳにより共有化されてもよい。例えば、図２７Ｂは、ＤＡＳ境界を超えて延びるＤＡＳ構成要素を共有化するように、互いに隣接して配置されたＤＡＳ２７００の多くの例を示す。より具体的には、ＤＡＳ例２７０１Ａおよび２７０１Ｂは、ＤＡＳ２７００例と同じ方法で配向され、それらの周辺の境界が同一ラインになるように互いに隣に配置される。ＤＡＳ例２７０１Ａおよび２７０１Ｂの配置によって、それら２つの間の拡散領域部分と拡散コンタクト部分の共有化が可能となる。ＤＡＳ例２７０１Ｃと２７０１Ｄのそれぞれは、ｙ方向に反転されたＤＡＳ２７００例を表す。ＤＡＳ例２７０１Ｃおよび２７０１Ｄのそれぞれは、それらの周辺の境界が同一ラインになるように互いに隣に配置される。ＤＡＳ例２７０１Ｃおよび２７０１Ｄの配置によって、それらの間の拡散領域部分と拡散コンタクト部分の共有化が可能となる。また、ＤＡＳ例２７０１Ｃと２７０１Ｄの配置によって、ＤＡＳ例ＤＡＳ２７０１ＣとＤＡＳ２７０１Ａ間、ＤＡＳ例ＤＡＳ２７０１ＣとＤＡＳ２７０１Ｂ間、およびＤＡＳ例２７０１Ｄと２７０１Ｂ間それぞれの拡散領域部分と拡散コンタクト部分の共有化が可能となる。
図２８Ａは，本発明の一実施形態において、１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクション（ＤＡＳ）を有する半導体チップの設計方法のフローチャートを示す図である。この方法は、ＤＡＳのゲート電極レベルを定義するために使用される導電体形状用の仮想格子のレイアウト操作２８０１を含む。仮想格子は、実質的に一定のピッチで定義された平行線の枠組みによって定義される。操作２８０３は、仮想格子のすべてのラインに沿って１つまたは複数の導電体形状を配列するために提供される。各導電体形状は、その幅がある仮想格子のあるライン上に実質的に集中するように、該仮想格子の該ライン上に配置される。既に言及したように、導電体形状の幅は、導電体形状が配置される仮想格子を定義する平行線の枠組みに対して同一平面および垂直の関係で測定される。
操作２８０３における導電体形状の配置は、トランジスタデバイスを形成し、トランジスタデバイスと他の電子部品（例えば抵抗器、ダイオード、コンデンサなど）との配線により機能的電子回路を形成するために行われることは認識されるべきである。仮想格子の各ラインに対して操作２８０５を行い、仮想格子の共通の線に沿って配置された隣接する導電体形状のそれぞれの組の近接端部間のギャップを定義する。各ギャップは、導電体形状の近接端部間の実質的に一貫した間隔を維持するように定義される。ＤＡＳのゲート電極レベル内で、一部の導電体形状は、トランジスタデバイスのゲート電極を定義するように設計される。一実施形態では、ダイナミックアレイ・セクションのあるレベルにおける隣接する導電体形状のそれぞれの組の近接端部間で定義される各ギャップのサイズは、そのレベルの仮想格子を定義するラインに対して導電体形状全体の占有を最大化するように、電気的性能の制約条件内で最小化される。また、一実施形態では、ＤＡＳのあるレベルの仮想格子のすべてのラインに沿った１つまたは複数の導電体形状の配置は、そのレベルの仮想格子を定義する隣接するラインにおいて隣接するギャップを回避するために行われる。
この方法はさらに、導電体形状が仮想格子の平行線の枠組みに実質的に配列してとどまるように、各導電体形状を実質的に方向変化がないように定義する操作２８０７を含む。一実施形態では、任意の導電体形状の任意の点における幅がこの導電体形状の公称幅の５０％を超えて変化する場合、この導電体形状の方向の実質的変化が起こる。別の実施形態では、任意の導電体形状の任意の第１の場所と任意の第２の場所における幅の差が、第１の場所の幅の５０％を超えて変化する場合、この導電体形状の方向の実質的変化が起こる。
図２８Ｂは、本発明の一実施形態において、図２８Ａの方法のフローチャートの続きを示す図である。操作２８０９は、該ＤＡＳの別のレベルの導電ラインを定義するために使用される導電体形状用の別の仮想格子をレイアウトするために行われる。操作２８０９の他の仮想格子は、実質的に一定のピッチで定義される平行線の枠組みによって定義される。また、操作２８０９の他の仮想格子は、ＤＡＳの各仮想格子が隣接するレベルの仮想格子に対して垂直となるように定義される。操作２８１１は、操作２８０９でレイアウトされた他の仮想格子のすべてのラインに沿って１つまたは複数の導電体形状を配置するために行われる。操作２８１１では、トランジスタデバイスと他の電子部品（例えば抵抗器、ダイオード、コンデンサなど）との配線により機能的電子回路を形成できるように、導電体形状は、操作２８０９でレイアウトされた仮想格子のすべてのラインに沿って配置される。
操作２８０９でレイアウトされた仮想格子の各ラインに対して操作２８１３を行い、仮想格子の共通の線に沿って配置された隣接する導電体形状のそれぞれの組の近接端部間のギャップを、各ギャップが実質的に一貫した間隔を維持するように定義する。また、操作２８１５では、操作２８１１で配置された各導電体形状が仮想格子の平行線の枠組みに実質的に配列してとどまるように、各導電体形状は実質的な方向変化がないように定義される。この方法はさらに、操作２８０９〜２８１５を繰り返してＤＡＳの追加されるレベルを設計するための操作２８１７も含む。
さらに、この方法は、ＤＡＳのゲート電極レベルにおけるトランジスタデバイスのゲート電極を定義するように設計された導電体形状を、該ＤＡＳの１つまたは複数の他のレベルにおいて設計された導電体形状に電気的に接続するための多くのゲート電極コンタクトを定義する操作２８１９を含む。ゲート電極コンタクトはそれぞれ、ＤＡＳのゲート電極レベルにおけるトランジスタデバイスのゲート電極を定義するように設計された導電体形状に垂直にオーバーラップするように定義される。また、操作２８２０も、ＤＡＳにおけるトランジスタデバイスのソース／ドレイン領域を、該ＤＡＳの１つまたは複数のレベルにおいて定義された導電体形状に電気的に接続する多くの拡散コンタクトを定義するために提供される。また、操作２８２１も、ＤＡＳの異なるレベル内の導電体形状を電気的に接続して、機能的な電子回路を形成するように、ＤＡＳ内の多くのヴィアを定義するために提供される。
図２８Ｃは、本発明の一実施形態において、図２８Ｂの操作２８０９の展開を示す図である。操作２８２３は、操作２８０９においてレイアウトされる他の導電体形状と同じ方向に配向されるＤＡＳのあるレベルの導電体形状を定義するために使用される実質的に一定のピッチを識別するために提供される。その後、操作２８２５を行って、操作２８２３で識別された実質的に一定のピッチと、操作２８０９でレイアウトされる他の仮想格子の定義に用いられる実質的に一定のピッチ間のピッチ関係を決定する。その後、操作２８２７を行い、操作２８２３で識別された実質的に一定のピッチと操作２８２５で決定されたピッチ関係を用いて、操作２８０９でレイアウトされる他の導電体形状の定義に用いられる実質的に一定のピッチを決定する。
一実施形態では、操作２８２５で決定されたピッチ関係により、操作２８２３で識別された実質的に一定のピッチを乗算して操作２８０９でレイアウトされる他の仮想格子を定義するための実質的に一定のピッチを決定するピッチ乗数が定義される。一実施形態では、実質的に一定のピッチが操作２８２３で識別されたＤＡＳのレベルは、ダイナミックアレイ・セクションの第１の配線レベル（ＤＡＳのゲート電極レベル上の）であり、また、２８０９でレイアウトされた他の仮想格子によって定義されるＤＡＳの他のレベルは、ＤＡＳの第３の配線レベルであることを考えると、操作２８２５で決定されたピッチ関係は以下の式２で与えられる。
式中、３ｒｄ＿ｌｅｖｅｌ＿ｐｉｔｃｈは第３の配線レベルの仮想格子が定義される実質的に一定のピッチであり、１ｓｔ＿ｌｅｖｅｌ＿ｐｏｗｅｒ＿ｐｉｔｃｈは第１の配線レベルにおけるパワー・レールと第１の配線レベルにおける隣接する導電体形状間の中心−中心間の分離であり、パワー・レールはダイナミックアレイ・セクションに電力かアースを供給するための導電体形状であり、１ｓｔ＿ｌｅｖｅｌ＿ｐｉｔｃｈは第１の配線レベルの仮想格子が定義される実質的に一定のピッチであり、ａは第３の配線レベルの仮想格子内で定義される平行線の数であり、ｂは、パワー・レールのための仮想ラインを含まない、第１の配線レベルの仮想格子内で定義される平行線の数である。
一実施形態では、あるレベルの仮想格子の平行線の枠組みを定義する実質的に一定のピッチは、該レベルの仮想格子のラインに沿って配置された導電体形状の製造中のリソグラフィック補強を最適化するように設定され。別の実施形態では、あるレベルの仮想格子の平行線の枠組みを定義する実質的に一定のピッチは、該レベルの仮想格子のラインに沿って配置された導電体形状の密度を最適化するように設定される。さらに別の実施形態では、あるレベルの仮想格子の平行線の枠組みを定義する実質的に一定のピッチは、該レベルの仮想格子のラインに沿って配置された導電体形状の製造可能性の正確な予測を可能にするように設定される。
ダイナミックアレイ・セクションの１つまたは複数のレベルにおける導電体形状の一部は、電気回路機能に関して機能を持たないものとすることができることは理解されるべきである。このような機能を持たない形状は、他の導電体形状の製造可能性を高めるように定義される。一実施形態では、機能を持たない形状の一部は、機能を持たない形状による他の導電体形状の製造可能性が必要でない場所では削除される。さらに、ＤＡＳの任意のレベルの定義に用いられる仮想格子のあるラインは、該ラインが１つまたは複数の機能を持たない形状によって完全に占められるように、その上に１つまたは複数の機能を持たない形状を配置させられることは理解されるべきである。また、ＤＡＳの任意のレベルの定義に用いられた仮想格子のあるラインは、任意の機能を持たない形状を含まない１つまたは複数の導電体形状をその上に配置できることも理解されるべきである。さらに、ＤＡＳの任意のレベルの定義に用いられた仮想格子のあるラインは、電子回路機能性に関して機能的な形状である多くの導電体形状および多くの機能を持たない形状をその上に配置できることも理解されるべきである。
図２９Ａは，本発明の一実施形態において、１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法のフローチャートを示す図である。この方法は、チップの一部上にＤＡＳグリッドを定義する操作２９０１を含む。ＤＡＳグリッドは、チップの一部上に投影された垂直なグリッド・ラインの仮想ネットワークによって定義される。操作２９０３は、ＤＡＳの定義された境界のそれぞれがＤＡＳグリッドのグリッド・ラインに一致するように、ＤＡＳの境界を定義するために行なわれる。ＤＡＳは、ダイナミックアレイ・アーキテクチャに従って定義されたチップの一部を表す。ＤＡＳは、それぞれの境界がＤＡＳグリッドのグリッド・ラインに沿って定義された本質的に任意の二次元の形を有するように定義できることは理解されるべきである。また、この方法は、ＤＡＳの基板部内に形成される１つまたは複数の拡散領域を定義する操作２９０５も含む。操作２９０７はさらに、ＤＡＳの内の基板部上のチップの複数のレベルを定義するために提供される。
図２９Ｂは、本発明の一実施形態において、図２９Ａの操作２９０７の展開を示す図である。操作２９０９は、ＤＡＳの複数のレベルそれぞれの仮想格子を定義するために提供される。ＤＡＳの特定のレベルの仮想格子を定義する平行線の枠組みが、該特定のレベルの上部または下部のいずれかのレベルの仮想格子を定義する平行線の枠組みに対して実質的に垂直となるように配向されるように、操作２９０９の仮想格子は、実質的に一定のピッチの間隔を有する平行線の枠組みで定義される。一実施形態では、ＤＡＳの特定のレベルの仮想格子の定義に使用される実質的に一定のピッチは、特定のレベルの仮想格子と同じ配向を有するＤＡＳの別のレベルの仮想格子の定義に用いられる実質的に一定のピッチを有する関係で決定される。また、一実施形態では、ＤＡＳのあるレベルの仮想格子の平行線の枠組みを定義する実質的に一定のピッチは、該レベルの仮想格子を定義する線形導電体形状の製造可能性の正確な予測可能にするように設定される。
この方法はさらに、ＤＡＳの複数のレベルのそれぞれにおける仮想格子を定義するラインの枠組みに沿って多くの線形導電体形状を定義する操作２９１１を含む。各線形導電体形状は、線形導電体形状が定義される仮想格子のラインに対して実質的に方向変化がないように定義される。ＤＡＳの複数のレベルにおける仮想格子を定義するラインの一部は、ギャップによって分離した近接端部を有する複数の線形導電体形状をその上に定義する。一実施形態では、これらのギャップの各々は、ＤＡＳの内のチップのあるレベル内の線形導電体形状の近接端部間で実質的に一定の距離を維持するように定義される。
ＤＡＳのゲート電極レベル内で、多くの線形ゲート電極形状は、基板部内に形成された１つまたは複数の拡散領域上に定義された線形導電体形状の一部によって形成される。この方法はさらに、線形ゲート電極形状をゲート電極レベル上の１つまたは複数のレベルにおいて定義された線形導電体形状に電気的に接続するために、多くのゲート電極コンタクト定義するための操作２９１３を含む。一実施形態では、ゲート電極コンタクトのそれぞれは、線形ゲート電極形状と垂直にオーバーラップするように定義される。また、ＤＡＳにおけるトランジスタデバイスのソース／ドレイン領域をＤＡＳの１つまたは複数のレベルで定義された導電体形状に電気的に接続するために、多くの拡散コンタクトを定義するための操作２９１４も提供される。また、この方法は、ＤＡＳの異なるレベル内の線形導電体形状を電気的に接続するように、ＤＡＳ内の多くのビアを定義するための操作２９１５も含む。
図３０は、本発明の一実施形態において、半導体チップのＤＡＳ設計方法のフローチャートを示す図である。この方法は、チップの基板部内に形成される１つまたは複数の拡散領域の定義する操作３００１を含む。また、この方法は、チップの基板部上のＤＡＳの複数のレベルを定義する操作３００３も含む。ＤＡＳの各レベルは、レベルに関連した仮想格子に沿って配置された線形導電体形状を含むように定義される。ＤＡＳの各レベルの仮想格子は、実質的に一定のピッチの間隔を有する平行線の枠組みによって定義される。ＤＡＳの隣接するレベルにおける仮想格子は、互いに垂直なように配向される。
また、この方法は、ＤＡＳの各レベルの各仮想格子のそれぞれのラインの全長に沿って、ノーカットの線形導電体形状をレイアウトする操作３００５も含む。操作３００７では、ノーカットの線形導電体形状の一部は多くの線形導電体セグメントに区分化される。あるノーカットの線形導電体形状の区分化は、ノーカットの線形導電体形状に沿って１つまたは複数のギャップを配置することにより行なわれる。ある実施形態では、ＤＡＳのあるレベル内のノーカットの導電体形状に沿って配置されたギャップは均一に定義される。
ＤＡＳの全体にわたって、線形導電体セグメントの第１の部分は、電子回路の導電体素子を形成するように定義される。相応して、該線形導電体セグメントの残りの部分は、第１の部分の製造を支援するように定義され、電子回路の導電体素子は形成しないように定義される。
さらに、ＤＡＳ全体にわたる線形導電体セグメントはそれぞれ、該線形導電体セグメントがレイアウトされる仮想格子のラインに対して実質的に方向変化がないように定義される。
この方法はさらに、ＤＡＳのゲート電極レベル内の導電体形状、すなわち線形ゲート電極形状を、ＤＡＳのゲート電極レベル上の１つまたは複数のレベルにおいて定義された線形導電体形状に電気的に接続する多くのゲート電極コンタクトを定義する操作３００９を含む。一実施形態では、ゲート電極コンタクトのそれぞれは、線形ゲート電極形状と垂直にオーバーラップするように定義される。また、ＤＡＳにおけるトランジスタデバイスのソース／ドレイン領域を、ＤＡＳの１つまたは複数のレベルで定義された導電体形状に電気的に接続する多くの拡散コンタクトを定義する操作３０１０も提供される。この方法はさらに、ＤＡＳの異なるレベル内の線形導電体形状またはそのセグメントを電気的に接続するように、ダイナミックアレイ・セクション内の多くのビアを定義する操作３０１１を含む。
図３１は、本発明の一実施形態において、半導体チップ上に製造されるダイナミックアレイ・セクションの定義方法のフローチャートを示す図である。この方法はダイナミックアレイ・セクションの周辺境界を定義する操作３１０１を含む。また、この方法は、ダイナミックアレイ・セクションの境界外に製造保証ハロを定義する操作３１０３も含む。ダイナミックアレイ・セクションの周辺境界から離れる垂直方向の製造保証ハロの範囲は、製造保証ハロの外部で定義されたチップ・レイアウト形状のそれぞれが、ダイナミックアレイ・セクション境界内部の導電体形状の製造に悪影響を及ぼせないことを確実にするように定義される。一実施形態では、ダイナミックアレイ・セクションの境界内部の多くの導電体形状は、製造保証ハロを経由しダイナミックアレイ・セクションの境界を越えて延びるように定義される。また、一実施形態では、製造保証ハロの外周は、ダイナミックアレイ・セクションの周辺境界の配列に使用されるダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致する。また、一実施形態では、ダイナミックアレイ・セクションは、ダイナミックアレイ・セクションの境界内のチップの複数のレベルによって定義され、個々の製造保証ハロは独立に、かつそれぞれ、ダイナミックアレイ・セクションの複数のレベルのそれぞれに対して定義される。
この方法はさらに、ダイナミックアレイ・セクションの境界内部の導電体形状の製造は、製造保証ハロ内のチップ・レイアウト形状によって悪影響を受けないことを確実にするために、製造保証ハロ内のチップ・レイアウト形状をコントロールする操作３１０５を含む。一実施形態では、製造保証ハロ内のチップ・レイアウト形状のコントロールは、ダイナミックアレイ・セクションに関連しないチップ・レイアウト形状の製造保証ハロ内への侵入がダイナミックアレイ・セクションの境界内部の導電体形状の製造に悪影響を及ぼさない場合にのみ許容されるように、チップ上にダイナミックアレイ・セクションを配置することによって行われる。
一実施形態では、ダイナミックアレイ・セクションの境界は、境界セグメントの遠回りの配置によって定義される。各境界セグメントは関連する製造保証ハロ・セグメントを有する。また、各製造保証ハロ・セグメントは製造適合性識別子を割り当てられる。この実施形態では、各製造保証ハロ・セグメントは、同じ製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロにオーバーラップできるように、ダイナミックアレイ・セクションをチップ上に配置することによって、製造保証ハロ内のチップ・レイアウト形状のコントロールが行われる。また、この実施形態では、各製造保証ハロ・セグメントは、異なる製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロ・セグメントにオーバーラップできないように、ダイナミックアレイ・セクションをチップ上に配置することにより、製造保証ハロ内のチップ・レイアウト形状のコントロールがおこなわれる。
図３２は、本発明の一実施形態において、１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法のフローチャートを示す図である。この方法は、チップの一部上に定義されるダイナミックアレイ・セクションを選択する操作３２０１を含む。選択されたダイナミックアレイ・セクションは、その境界外に定義された関連する製造保証ハロを有する。また、この方法は、選択されたダイナミックアレイ・セクションに関係せず、かつ、製造保証ハロ内にあるレイアウト形状は、選択されたダイナミックアレイ・セクションの製造可能性に悪影響を与えないために製造保証ハロと適合するように、選択されたダイナミックアレイ・セクションをチップの一部のレイアウト内に配置する操作３２０３も含む。
一ある実施形態では、選択されたダイナミックアレイ・セクションは、その境界内のチップの複数のレベルによって定義される。この実施形態では、別個の製造保証ハロは独立に、かつそれぞれ、選択されたダイナミックアレイ・セクションの複数のレベルのそれぞれに関連する。選択されたダイナミックアレイ・セクションの境界から離れる垂直方向の各製造保証ハロの範囲は、製造保証ハロの外部で定義されたチップ・レイアウト形状のそれぞれが、選択されたダイナミックアレイ・セクション境界内部の導電体形状の製造に悪影響を及ぼせないことを確実にするように定義される。
図３２の方法の一実施形態では、選択されたダイナミックアレイ・セクションの境界は、境界セグメントの遠回りの配置によって定義され、また、各境界セグメントは関連する製造保証ハロ・セグメントを有する。製造保証ハロ・セグメントはそれぞれ、製造適合性識別子を割り当てられる。この実施形態では、各製造保証ハロ・セグメントは、同じ製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロ・セグメントにオーバーラップできるように、選択されたダイナミックアレイ・セクションをチップの一部のレイアウト内に配置することによって、操作３２０３が行われる。また、この実施形態では、各製造保証ハロ・セグメントは、異なる製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロ・セグメントにオーバーラップできないように、選択されたダイナミックアレイ・セクションをチップの一部のレイアウト内に配置することにより、操作３２０３が行われる。
一実施形態では、多くの製造保証ハロ・セグメントを、同じ製造適合性識別子を有する１つまたは複数の周辺のダイナミックアレイ・セクションの多くの製造保証ハロ・セグメントから分離し、これによって、選択されたダイナミックアレイ・セクションと１つまたは複数の周辺のダイナミックアレイ・セクションとの間にスペースを設けるように、選択されたダイナミックアレイ・セクションをチップの一部のレイアウト内に配置することによって、操作３２０３が行われる。さらに、この実施形態の例では、ダイナミックアレイ・セクションに関連しないチップ・レイアウト形状は、選択されたダイナミックアレイ・セクションと１つまたは複数の周辺のダイナミックアレイ・セクションとの間のスペース内に定義される。
ここで記述された発明は、コンピュータ読み取り可能な媒体上で、コンピュータ読み取り可能なコードとして具体化することができる。コンピュータ読み取り可能な媒体は、データを格納することができ、後からコンピュータシステムによって読み出されることが可能な、いかなるデータストレージデバイスであってもよい。コンピュータ読み取り可能な媒体の例は、ハードドライブ、ネットワーク接続ストレージ（ＮＡＳ）、読み出し専用メモリ、ランダムアクセスメモリ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、及び他の光学的・非光学的なデータストレージデバイスを含む。また、コンピュータ読み取り可能な媒体は、コンピュータ読み取り可能なコードが格納されて分散処理で実行されるように、コンピュータシステムが接続されたネットワークにわたって分散されているもよい。さらに、コンピュータ読み取り可能な媒体上のコンピュータ読み取り可能なコードとして実現されたグラフィカルユーザインターフェース（ＧＵＩ）は、本発明の実施形態を行うためのユーザインターフェースを提供するように改良されることが可能である。
本発明は、いくつかの実施形態に関して記述されてきたが、当然のことながら、当業者が上記の記述を読んで図面を検討することにより、種々の変更、追加、置換及び同等物を考え出すであろう。したがって、本発明は、それらのすべての変更、追加、置換、及び同等物を、本発明の真の精神及び要旨の中にあるものとして、含むことを意図するものである。

Claims (44)

  1. 半導体チップ上の、ダイナミックアレイ・セクションであって、前記ダイナミックアレイ・セクションは、半導体チップの一部上に投影される垂直なグリッド・ラインの仮想ネットワークで定義されるダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致する境界を有するように定義され、前記ダイナミックアレイ・セクションは、前記ダイナミックアレイ・セクション・グリッドのグリッド・ラインに沿って定義されたそれぞれの境界を有する任意の２次元の形を有するように定義され、ダイナミックアレイ・アーキテクチャに従うダイナミックアレイ・セクションであって、
    前記ダイナミックアレイ・アーキテクチャでは、導電体形状は、前記ダイナミックアレイ・セクションの１または複数のレベルにおける仮想格子に沿って線形的に定義されることが必要であることを特徴とするダイナミックアレイ・セクションを備え、前記ダイナミックアレイ・アーキテクチャはさらに、
    （ｉ）特定の仮想格子は、一定のピッチの間隔を有する平行線の枠組みで定義され、
    （ｉｉ）特定の仮想格子の平行線のいくつかは、複数の導電体形状によって占められ、一定のギャップは、特定の仮想格子の共通の線を占める隣接する導電体形状の近接端部間で維持され
    （ｉｉｉ）隣接する導電体形状の近接端部間の一定の前記ギャップは、特定の仮想格子内の複数の導電体形状によって占められるそれぞれのライン内で維持される、
    ように定義されることを特徴とする、別個ではあるが機能的にインターフェースされた１つまたは複数のダイナミックアレイ・セクションを含むように構成された半導体チップ。
  2. 前記半導体チップは基板を含み、前記ダイナミックアレイ・セクションは前記基板の一部上に定義されることを特徴とする請求項１に記載の半導体チップ。
  3. 特定の仮想格子の多くのラインは任意の導電体形状で占められていないことを特徴とする請求項１に記載の半導体チップ。
  4. 前記仮想格子の平行線の枠組みを定義する一定のピッチは、回路製造可能性、回路性能あるいは回路信頼性を最適化するように設定されることを特徴とする請求項１に記載の半導体チップ。
  5. 前記仮想格子に沿って線形的に定義された前記導電体形状のそれぞれは方向変化がなく、前記方向変化は、前記仮想格子を定義する平行線の枠組みに対して同一平面および垂直の関係で測定された、任意の点における前記線形導電体形状の幅が名目上の幅の５０％を超えて変化する場合に存在することを特徴とする請求項１に記載の半導体チップ。
  6. 前記仮想格子に沿って線形的に定義された前記導電体形状のそれぞれは方向変化がなく、前記方向変化は、前記仮想格子を定義する平行線の枠組みに対して同一平面および垂直の関係で測定された、線形導電体形状の任意の第１の場所における線形導電体形状の幅と任意の第２の場所におけるその幅とが、第１の場所における線形導電体形状の幅の５０％を超えて変化する場合に存在することを特徴とする請求項１に記載の半導体チップ。
  7. その中に定義された少なくとも１つの拡散領域を有し、ダイナミックアレイ・セクションに割り付けられた基板部と、
    前記基板部上の第１のレベルにおいて定義され、前記基板部上に投影された第１の仮想格子に従って配置された第１の複数の線形導電体形状であって、前記第１の仮想格子は一定のピッチで配置された平行線の枠組みによって定義され、前記第１のレベル内で、第１の仮想格子の各線の全域において一貫して適用される一定の分離距離を用いて、前記第１の仮想格子の共通の線内の隣接する線形導電体形状の近接端部を分離する、ことを特徴とする第１の複数の線形導電体形状と、
    前記第１のレベル上の第２のレベルにおいて定義され、前記基板部上に投影された第２の仮想格子に従って配置された第２の複数の線形導電体形状であって、前記第２の仮想格子は一定のピッチで配置された平行線の枠組みによって定義されることを特徴とする第２の複数の線形導電体形状と、
    を備え、
    前記第１の複数の線形導電体形状および第２の複数の導電体形状のそれぞれは、基板部に対して平行な面内で定義される長さと幅を有しており、
    前記第１の複数の線形導電体形状および第２の複数の導電体形状のそれぞれは、その長さに沿う方向に沿った方向変化がないことを特徴とする半導体デバイス。
  8. 前記第１の複数の線形導電体形状のそれぞれは、前記第１の仮想格子のあるライン上に配置されて、その幅が前記第１の仮想格子の前記ライン上に集中するようになされ、前記第２の複数の導電体形状のそれぞれは、前記第２の仮想格子のあるライン上に配置されて、その幅が前記第２の仮想格子の前記ライン上に集中するようになされていることを特徴とする請求項７に記載の半導体デバイス。
  9. 前記第１の複数の線形導電体形状と第２の複数の線形導電体形状のそれぞれの長さに沿った方向変化は、任意の点における前記線形導電体形状の幅が、線形導電体形状の名目上の幅の５０％を超えて変化する場合に存在することを特徴とする請求項７に記載の半導体デバイス。
  10. 前記第１の複数の線形導電体形状および第２の複数の線形導電体形状のそれぞれの長さに沿った方向変化は、前記線形導電体形状の任意の第１の場所における線形導電体形状の幅と任意の第２の場所におけるその幅とが、第１の場所における線形導電体形状の幅の５０％を超えて変化する場合に存在することを特徴とする請求項７に記載の半導体デバイス。
  11. ダイナミックアレイ・セクションのゲート電極レベルの定義に使用される導電体形状用の仮想格子であって、一定のピッチで定義された平行線の枠組みによって定義される仮想格子をレイアウトするステップと、
    １つまたは複数の導電体形状を前記仮想格子の多くのラインに沿って配置し、複数の前記仮想格子のいくつかがその上に配置された複数の導電体形状を有することとするステップと、
    その上に複数の導電体形状が配置された前記仮想格子の各ラインに対して、
    隣接する導電体形状の各ペアの近接端部間のギャップを、それぞれのギャップが導電体形状の近接端部間で一貫した分離を維持するように定義するステップであって、前記導電体形状の一部は前記ダイナミックアレイ・セクションのトランジスタデバイスのゲート電極を定義するように設計されているステップと、
    前記導電体形状が前記仮想格子の平行線の枠組みに配列してとどまるように、各導電体形状を方向変化がないように定義するステップと、
    前記ダイナミックアレイ・セクションの導電体形状の得られた配置をコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとしてコンピュータに格納させるステップと、
    を備えることを特徴とする１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
  12. さらに、
    （ａ）前記ダイナミックアレイ・セクションの別のレベルの導電ラインの定義に使用する導電体形状用の他の仮想格子をレイアウトするステップであって、前記他の仮想格子は一定のピッチで定義された平行線の枠組みで定義されて、各仮想格子が隣接するレベルにある仮想格子に対して垂直となるようになされたステップと、
    （ｂ）１つまたは複数の導電体形状を前記他の仮想格子の多くのラインに沿って配置するステップと、
    （ｃ）その上に複数の導電体形状が配置された前記他の仮想格子の各ラインに対して、隣接する導電体形状の各ペアの近接端部間のギャップを、それぞれのギャップが前記他の仮想格子に沿って配置された隣接する導電体形状の各ペアの近接端部間で一貫した分離を維持するように定義するステップと、
    （ｄ）前記導電体形状が前記他の仮想格子の平行線の枠組みに配列してとどまるように、各導電体形状を方向変化がないように定義するステップと、
    を備えることを特徴とする請求項１１に記載の半導体チップの設計方法。
  13. さらに、
    （ｅ）（ａ）〜（ｄ）を繰り返して前記ダイナミックアレイ・セクションの追加されるレベルを設計するステップ、
    を含むことを特徴とする請求項１２に記載の半導体チップの設計方法。
  14. （ａ）は、
    （ｉ）前記ダイナミックアレイ・セクションの任意のレベルの、（ａ）でレイアウトされる他の仮想格子と同じ方向に配向された前記仮想格子の定義に使用される一定のピッチを識別するステップと、
    （ｉｉ）（ｉ）で識別された一定のピッチと、（ａ）でレイアウトされる他の仮想格子の定義に使用される一定のピッチ間のピッチ関係を決定するステップと、
    （ｉｉｉ）（ｉ）で識別された一定のピッチと（ｉｉ）で決定されたピッチ関係とを用いて、（ａ）でレイアウトされる他の仮想格子の定義に使用される一定のピッチを決定するステップと、
    を備えることを特徴とする請求項１３に記載の半導体チップの設計方法。
  15. （ｉｉ）で決定されたピッチ関係は、（ｉ）で識別された一定のピッチを乗算して（ａ）でレイアウトされる他の仮想格子の定義に使用するための一定のピッチを決定するピッチ乗数を定義することを特徴とする請求項１４に記載の半導体チップの設計方法。
  16. 一定のピッチが（ｉ）で識別される、前記ダイナミックアレイ・セクションのあるレベルは、前記ダイナミックアレイ・セクションの第１の配線レベルであり、（ａ）でレイアウトされる他の仮想格子で定義される、前記ダイナミックアレイ・セクションの他のレベルは前記ダイナミックアレイ・セクションの第３の配線レベルであり、（ｉｉ）で決定されるピッチ関係は下記の式で与えられ、
    ここで、
    ３ｒｄ＿ｌｅｖｅｌ＿ｐｉｔｃｈは前記第３の配線レベルの仮想格子が定義される一定のピッチであり、
    １ｓｔ＿ｌｅｖｅｌ＿ｐｏｗｅｒ＿ｐｉｔｃｈは前記第１の配線レベルにおけるパワー・レールと前記第１の配線レベルにおける隣接する導電体形状間の中心−中心間の分離であり、前記パワー・レールはダイナミックアレイ・セクションに電力かアースを供給するための導電体形状であり、
    １ｓｔ＿ｌｅｖｅｌ＿ｐｉｔｃｈは前記第１の配線レベルの仮想格子が定義される一定のピッチであり、
    ａは前記第３の配線レベルの仮想格子内で定義される平行線の数であり、
    ｂは、パワー・レールのための仮想ラインを含まない、前記第１の配線レベルの仮想格子内で定義される平行線の数である、
    ことを特徴とする請求項１４に記載の半導体チップの設計方法。
  17. 前記ダイナミックアレイ・セクションの１つまたは複数のレベルにおける前記導電体形状の一部は、電気回路機能性は有さず、前記電気回路機能性を持たない形状は他の導電体形状の製造可能性を高めるように定義され、前記機能を持たない形状の一部は、他の導電体形状の製造可能性を高める必要がない場所では削除されることを特徴とする請求項１３に記載の半導体チップの設計方法。
  18. 前記半導体チップは基板を備えており、
    前記方法はさらに、
    前記基板の一部上に投影された垂直なグリッド・ラインの仮想ネットワークで定義されたダイナミックアレイ・セクション・グリッドを前記基板の一部上にレイアウトするステップと、
    各ダイナミックアレイ・セクションを前記ダイナミックアレイ・セクション・グリッドのグリッド・ラインに一致する境界を有するように定義して、各ダイナミックアレイ・セクションが前記ダイナミックアレイ・セクション・グリッドのグリッド・ラインに沿って定義された各境界を有する任意の２次元の形を有するように定義されるステップと、
    を備えることを特徴とする請求項１３に記載の半導体チップの設計方法。
  19. １つまたは複数の導電体形状を仮想格子の多くのラインに沿って配置するステップは、トランジスタデバイスを形成し、トランジスタデバイスと他の電子部品とを配線して機能的な電子回路を形成するために行われることを特徴とする請求項１１に記載の半導体チップの設計方法。
  20. １つまたは複数の導電体形状を（ｂ）における他の仮想格子の多くのラインに沿って配置するステップは、トランジスタデバイスと他の電子部品とを配線して機能的な電子回路を形成するために行われることを特徴とする請求項１３に記載の半導体チップの設計方法。
  21. 前記ダイナミックアレイ・セクションのあるレベルにおける隣接する導電体形状の近接端部間に定義される多くのギャップサイズは、そのレベルの仮想格子を定義するラインの線形導電体形状全体の占有量を最大化するように、電気的性能の制約条件内で低減されることを特徴とする請求項１３に記載の半導体チップの設計方法。
  22. １つまたは複数の導電体形状をあるレベルの仮想格子の多くのラインに沿って配置するステップは、前記レベルの仮想格子の一部を定義する隣接するラインにおける隣接するギャップを回避するために行われることを特徴とする請求項１３に記載の半導体チップの設計方法。
  23. さらに、
    ゲート電極レベル上のダイナミックアレイ・セクションのあるレベルにおけるパワー・レール・仮想ラインをレイアウトするステップであって、
    前記パワー・レール・仮想ラインは、前記レベルの仮想格子の周辺のラインに対して平行であり、かつその周辺のラインからパワー・レール・ピッチ距離だけ離れてレイアウトするステップと、
    方向変化がないようにパワー・レール導電体形状を前記パワー・レール仮想ラインに沿って定義するステップと、
    を備えることを特徴とする請求項１３に記載の半導体チップの設計方法。
  24. 半導体チップの一部上にダイナミックアレイ・セクション・グリッドを定義するステップであって、前記ダイナミックアレイ・セクション・グリッドは前記半導体チップの一部上に投影された垂直なグリッド・ラインの仮想ネットワークで定義されるステップと、
    ダイナミックアレイ・セクションの境界を定義するステップであって、前記ダイナミックアレイ・セクション・グリッドの定義された境界のそれぞれは、前記ダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致し、前記ダイナミックアレイ・セクションはダイナミックアレイ・アーキテクチャに従って定義された前記半導体チップの一部を表すことを特徴とするステップと、
    前記ダイナミックアレイ・セクションの基板部内に形成される１つまたは複数の拡散領域を定義するステップと、
    前記ダイナミックアレイ・セクション内の基板部上に前記半導体チップの複数のレベルを、前記複数のレベルのそれぞれに対して仮想格子を定義するステップであって、前記仮想格子は一定のピッチの間隔を有する平行線の枠組みで定義され、ある特定のレベルの仮想格子を定義する平行線の枠組みは、上位または下位のいずれかのレベルにある仮想格子を定義する平行な線の枠組みに対して垂直であることを特徴とするステップと、
    前記複数のレベルのそれぞれにおいて仮想格子を定義する線の枠組みに沿って多くの線形導電体形状を定義するステップであって、前記複数のレベルにおける仮想格子を定義するラインの一部は、ギャップによって分離した近接端部を有する複数の線形導電体形状をその上に定義し、各ギャップは、前記ダイナミックアレイ・セクション内の前記半導体チップのあるレベルの一部内の線形導電体形状の近接端部間の一定の距離を維持するように定義され、前記多くの線形導電体形状のそれぞれは、線形導電体形状が定義される仮想格子のラインに対して方向変化がないように定義されることを特徴とする線形導電体形状を定義するステップと、
    前記ダイナミックアレイ・セクションの得られた定義をコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとしてコンピュータに格納させるステップと、
    を備えることを特徴とする１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
  25. 特定のレベルの仮想格子の定義に用いられる一定のピッチは、前記特定のレベルの仮想格子と同じ配向を有する別のレベルの仮想格子の定義に用いられる一定のピッチを有する関係で決定されることを特徴とする請求項２４に記載の半導体チップの設計方法。
  26. 前記複数のレベルにおける線形導電体形状の一部は、電気回路機能性は有さず、他の線形導電体形状の製造可能性を高めるように定義されていることを特徴とする請求項２４に記載の半導体チップの設計方法。
  27. 任意の線形導電体形状の方向変化は、前記の線形導電体形状が定義された仮想格子を定義する平行線の枠組みに対して同一平面および垂直の関係で測定された、任意の点における前記線形導電体形状の幅が、線形導電体形状の名目上の幅の５０％を超えて変化する場合に存在することを特徴とする請求項２４に記載の半導体チップの設計方法。
  28. 任意の線形導電体形状の方向変化は、前記の線形導電体形状が定義された仮想格子を定義する平行線の枠組みに対して同一平面および垂直の関係で測定された、線形導電体形状の任意の第１の場所における線形導電体形状の幅と任意の第２の場所におけるその幅とが、第１の場所における線形導電体形状の幅の５０％を超えて変化する場合に存在することを特徴とする請求項２４に記載の半導体チップの設計方法。
  29. あるレベルの仮想格子の平行な線の枠組みを定義する一定のピッチは、前記レベルの仮想格子を定義するラインの枠組みに沿って定義された線形導電体形状の製造中のリソグラフィック補強の最適化、前記レベルの仮想格子を定義するラインの枠組みに沿って定義される線形導電体形状の密度の最適化、前記レベルの仮想格子を定義するラインの枠組みに沿って定義される線形導電体形状の製造可能性の正確な予測の可能化、の１つまたは複数をもたらすように設定されることを特徴とする請求項２４に記載の半導体チップの設計方法。
  30. 線形ゲート電極形状は、前記基板部とインターフェースするレベル内および前記基板部内に形成された１つまたは複数の拡散領域上で定義された線形導電体形状の一部で形成されることを特徴とする半導体チップの設計方法であって、さらに、
    多くのゲート電極コンタクトを定義して、前記基板部とインターフェースするレベル上の１つまたは複数のレベルで定義された線形導電体形状に電気的に接続するステップと、
    前記ダイナミックアレイ・セクション内に多くの拡散コンタクトを定義して、トランジスタデバイスのソース領域とドレイン領域を前記ダイナミックアレイ・セクションのレベル内の導電体形上に電気的に接続するステップと、
    前記ダイナミックアレイ・セクション内に多くのビアを定義して、前記ダイナミックアレイ・セクションの違ったレベル内の線形導電体形状に電気的に接続するステップと、
    を備えることを特徴とする請求項２４に記載の半導体チップの設計方法。
  31. ダイナミックアレイ・セクションの周辺境界を定義するステップと、
    前記ダイナミックアレイ・セクションの境界外に製造保証ハロを定義するステップであって、前記ダイナミックアレイ・セクションの周辺境界から離れる垂直方向の前記製造保証ハロの範囲は、前記製造保証ハロの外部で定義されたチップ・レイアウト形状のそれぞれが、ダイナミックアレイ・セクション境界内部の導電体形状の製造に悪影響を及ぼせないことを確実にするように定義されるステップと、
    前記製造保証ハロ内のチップ・レイアウト形状をコントロールして、前記ダイナミックアレイ・セクション境界内の導電体形状の製造が、前記製造保証ハロ内のチップ・レイアウト形状によって悪影響を受けないことを確実にするステップと、
    を備えることを特徴とする、半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
  32. 前記ダイナミックアレイ・セクションの境界の内部の多くの導電体形状は製造保証ハロを経由しダイナミックアレイ・セクションの境界を越えて延びるように定義されることを特徴とする請求項３１に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
  33. 前記ダイナミックアレイ・セクションは、その境界の内部のチップの複数のレベルによって定義され、個々の製造保証ハロは独立に、かつそれぞれ、前記ダイナミックアレイ・セクションの前記複数のレベルのそれぞれに対して定義されることを特徴とする請求項３１に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
  34. 前記製造保証ハロ内のチップ・レイアウト形状のコントロールは、前記ダイナミックアレイ・セクションに関連しないチップ・レイアウト形状の製造保証ハロ内への侵入が前記ダイナミックアレイ・セクションの境界内部の導電体形状の製造に悪影響を及ぼさない場合にのみ許容されるように、前記チップ上にダイナミックアレイ・セクションを配置することによって行われることを特徴とする請求項３１に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
  35. 前記ダイナミックアレイ・セクションの周辺境界は、ダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致し、前記製造保証ハロの外部境界は、前記ダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致することを特徴とする請求項３１に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
  36. 前記ダイナミックアレイ・セクションの境界は、それぞれが関連する製造保証ハロ・セグメントを有する境界セグメントの遠回りの配置によって定義され、各製造保証ハロ・セグメントは製造適合性識別子を割り当てられることを特徴とする請求項３１に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
  37. 各製造保証ハロ・セグメントは、同じ製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロにオーバーラップできるように、また、異なる製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロ・セグメントにはオーバーラップできないように、前記ダイナミックアレイ・セクションをチップ上に配置することによって、前記製造保証ハロ内のチップ・レイアウト形状のコントロールが行われることを特徴とする請求項３６に記載の半導体チップ上に製造するダイナミックアレイ・セクションの定義方法。
  38. チップの一部上に定義されるダイナミックアレイ・セクションを選択するステップであって、前記選択されたダイナミックアレイ・セクションはその境界外に定義された関連する製造保証ハロを有し、前記選択されたダイナミックアレイ・セクションの周辺境界から離れる垂直方向の前記製造保証ハロの範囲は、前記製造保証ハロの外部で定義されたチップ・レイアウト形状のそれぞれが、選択されたダイナミックアレイ・セクション境界内部の導電体形状の製造に悪影響を及ぼせないことを確実にするように定義されるステップと、
    前記選択されたダイナミックアレイ・セクションをチップの一部のレイアウト内に配置し、前記選択されたダイナミックアレイ・セクションに関連せずかつ前記製造保証ハロ内にあるレイアウト形状は、前記製造保証ハロと適合して前記選択されたダイナミックアレイ・セクションの製造可能性に悪影響を与えないようになされたステップと、
    を備えることを特徴とする１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
  39. 前記選択されたダイナミックアレイ・セクションは、その境界内のチップの複数のレベルによって定義され、個々の製造保証ハロは独立に、かつそれぞれ、前記選択されたダイナミックアレイ・セクションの複数のレベルのそれぞれに関連することを特徴とする請求項３８に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
  40. 前記選択されたダイナミックアレイ・セクションは、その境界が前記チップの一部上に投影されたダイナミックアレイ・セクション・グリッドのグリッド・ラインと一致するように配置されることを特徴とする請求項３８に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
  41. 前記選択されたダイナミックアレイ・セクションの境界は、それぞれが関連する製造保証ハロ・セグメントを有する境界セグメントの遠回りの配置によって定義され、各製造保証ハロ・セグメントは製造適合性識別子を割り当てられることを特徴とする請求項３８に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
  42. 各製造保証ハロ・セグメントは、同じ製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロ・セグメントにオーバーラップできるように、また、異なる製造適合性識別子を有する周辺のダイナミックアレイ・セクションの製造保証ハロ・セグメントにはオーバーラップできないように、前記選択されたダイナミックアレイ・セクションの前記チップの一部のレイアウト内への配置が行われることを特徴とする請求項４１に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
  43. 前記選択されたダイナミックアレイ・セクションと１つまたは複数の周辺のダイナミックアレイ・セクション間を分離するように、多くの製造保証ハロ・セグメントを、同じ製造適合性識別子を有する１つまたは複数の周辺のダイナミックアレイ・セクションの多くの製造保証ハロから分離するように、前記選択されたダイナミックアレイ・セクションを前記チップの一部のレイアウト内への配置が行われることを特徴とする請求項４１に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
  44. さらに、
    ダイナミックアレイ・セクションに関連しないチップ・レイアウト形状を、前記選択されたダイナミックアレイ・セクションと１つまたは複数の周辺のダイナミックアレイ・セクション間の間隔内に定義するステップ
    をさらに備えることを特徴とする請求項４３に記載の１つまたは複数の機能的にインターフェースされたダイナミックアレイ・セクションを有する半導体チップの設計方法。
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