JP5643277B2 - 大規模ｆｅｔアレイを用いた分析物測定のための方法および装置 - Google Patents

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Description

本開示は、電子センサを介して１種または２種以上の分析物を検出および測定するための発明方法および装置に関する。
電子デバイスおよび電子コンポーネント（electronic component）は、化学および生物学（より一般的には生命科学）において、特に化学反応および物質組成の様々な側面の検出および測定において、多数の用途が見出されてきた。かかる電子デバイスの１つはイオン感応性電界効果トランジスタと称されるものであり、しばしば関連文献にはＩＳＦＥＴ（またはｐＨＦＥＴ）と表される。ＩＳＦＥＴは、溶液の水素イオン濃度（一般的にｐＨで表される）の測定を容易にするために、学術および研究団体を中心に、従来研究されてきた。
より具体的には、ＩＳＦＥＴはＭＯＳＦＥＴ（酸化金属半導体電界効果トランジスタ）に類似の方法で動作するインピーダンス変換デバイスであり、特に溶液中のイオン活量を選択的に測定するよう構成されている（例えば、溶液中の水素イオンが「分析物」である）。ＩＳＦＥＴの詳細な作用機構の理論は、「Thirty years of ISFETOLOGY : what happened in the past 30 years and what may happen in the next 30 years」, P. Bergveld, Sens. Actuators, 88 （2003）, pp. 1-20」に記載されており、この刊行物は参照により本明細書中に組み込まれる。
図１は、従来のＣＭＯＳ（相補性金属酸化膜半導体）プロセスを用いて製造されたｐ型ＩＳＦＥＴ５０の断面図を示す。ｐ型ＩＳＦＥＴの製造はｐ型シリコン基板５２をベースにし、トランジスタのボディを形成するｎ型ウェル５４が形成される。ＩＳＦＥＴのソース５６およびドレイン５８を構成する高ドープｐ型（ｐ＋）領域ＳおよびＤは、ｎ型ウェル内に形成される。高ドープｎ型（ｎ＋）領域Ｂもまた、ｎ型ウェルとの導電性ボディ（バルク）接続（connection）６２を提供するためにｎ型ウェル内に形成される。酸化層６５が上記ソース、ドレインおよびボディ接続領域上に付与され、これらの領域へ電気的接続（電気伝導体を介して）を提供するために、酸化層６５を貫いて開口部が作出される。例えば、金属コンタクト６６はドレイン５８への電気的接続を提供する導体として作用し、また金属コンタクト６８は、高導電性ボディ接続６２を介して、ソース５６およびｎ型ウェル５４へ共通接続を提供する導体として作用する。ポリシリコンゲート６４は、ソース５６およびドレイン５８の間のｎ型ウェル５４の領域６０の上に位置する酸化層の上に形成される。酸化層６５は、ポリシリコンゲート６４とトランジスタボディ（例えば、ｎ型ウェル）の間に配置されるため、しばしば「ゲート酸化物」と称される。
ＭＯＳＦＥＴのように、ＩＳＦＥＴの動作は、ソースとドレインとの間のポリシリコンゲート６４、ゲート酸化物６５およびｎ型ウェルの領域６０によって構成されたＭＯＳ（酸化金属半導体）静電容量に起因する電荷分布の変調に基づく。負の電圧がゲートおよびソース領域へ印加された場合（ＶＧＳ＜０ボルト）、「ｐ−チャンネル」６３が、領域６０とゲート酸化物６５との界面に、電子が欠乏することによって生成される。このｐ−チャンネル６３はソースとドレインとの間に広がり、ゲート‐ソース電位ＶＧＳが、ソースからドレインにホールをひきつけるのに十分な負の電圧である場合には、電流がｐ−チャンネルを通して伝わる。チャンネル６３が電流を伝え始めるゲート‐ソース電位はトランジスタの閾値電圧ＶＴＨと称される（ＶＧＳが閾値電圧ＶＴＨより大きい絶対値をもつときトランジスタが伝導する）。ソースはチャンネル６３を通して流れる電荷キャリア（ｐ−チャンネルに対してはホール）のソースであるためそのように名付けられ、同様に、ドレインは電荷キャリアがチャンネル６３を去る場所である。
図１のＩＳＦＥＴ５０において、ソース５６およびボディ接続６２の両方と接続する金属コンタクト６８に見られるように、ｎ型ウェル５４（トランジスタボディ）は、ボディ接続６２を介して、ソース５６と同じ電位を強制的にバイアスされる（例えば、ＶＳＢ＝０ボルト）、この接続はＰ＋ソース領域およびｎ型ウェルの順バイアスを防止し、またそれによりチャンネル６３が形成されうる領域６０の場所への電荷キャリアの限定を容易にする。ソース５６とボディ／ｎ型ウェル５４間のいくらかの電位差（０でないソース−ボディ電圧ＶＳＢ）はＩＳＦＥＴの閾値電圧ＶＴＨに非線形関係で影響し、また一般的にボディ効果（body effect）と称され、多くの用途で好ましくない。
図１にも示すとおり、ＩＳＦＥＴ５０のポリシリコンゲート６４は、「フローティングゲート」構造７０を形成するために、ゲート酸化物６５上に配置された１または２以上のさらなる酸化層７５内に配置された多数の金属層と接合される。フローティングゲート構造は、ＩＳＦＥＴに関連する他の導体から電気的に独立しているため、そのように名付けられ、すなわち、ゲート酸化物６５とパシベーション層７２の間に挟まれている。ＩＳＦＥＴ５０において、パシベーション層７２はデバイスのイオン感応性を上げるイオン感応性膜を構成する。すなわち、パシベーション層７２、特にフローティングゲート構造７０上の検出領域７８に、接触する「分析溶液」７４（対象とするイオンを含む溶液）中のイオンの存在が、ソース５６とドレイン５８との間のｐ−チャンネル６３を通って流れる電流を変化させるようにＩＳＦＥＴの電気特性を変える。パシベーション層７２は、特定のイオンに対する検出を促進するために、異なる物質のいずれか１種を含んでもよい。例えば、窒化シリコンまたは酸窒化シリコンを含むパシベーション層は、一般的に、分析溶液７４内の水素イオン濃度を検出し、一方バリノマイシンを含有する塩化ポリビニルを含むパシベーション層は、分析溶液からカリウムを検出する（パシベーション層に適し、例えば、ナトリウム、銀、鉄、臭素、ヨウ素、カルシウムおよび硝酸などの他のイオンを検出する物質は知られている）。
イオン感度に関して、電位差は、一般的に「表面電位」と称され、パシベーション層７２と検出領域７８の固体／液体界面で、化学反応に起因する検出領域７８におけるイオン濃度に応じて増加する（例えば、通常、検出領域７８に近接する分析溶液中のイオンによって酸化物表面基の解離を伴う）。この表面電位は、ＩＳＦＥＴの閾値電圧ＶＴＨに影響し、こうして、ＩＳＦＥＴの閾値電圧ＶＴＨは、検出領域７８に近接する分析溶液７４中のイオン濃度の変化により変動する。
図２は図１に示すｐ−チャンネルＩＳＦＥＴ５０の電気回路図を例示するものである。図１を再度参照すると、分析溶液７４中の参照電極７６（従来のＡｇ／ＡｇＣｌ電極）は、分析溶液自身のバルクが有する電位を決定し、また図２に示すとおり従来のＭＯＳＦＥＴのゲートターミナルと類似している。ＩＳＦＥＴの直線または非飽和動作領域において、ドレイン電流ＩＤは以下の式で与えられる：
Figure 0005643277
上式中、ＶＤＳはドレインとソースとの間の電圧であり、βは以下の式で与えられるトランスコンダクタンスパラメータ（単位Ａｍｐｓ／Ｖｏｌｔｓ２）である：
Figure 0005643277
上式中、μは、キャリア移動度を示し、ＣＯＸは単位面積当たりのゲート酸化物静電容量であり、Ｗ／Ｌ比はチャンネル６３の幅と長さの比である。参照電極７６が電気的リファレンスまたは接地（ＶＧ＝０ボルト）を与え、ドレイン電流ＩＤおよびドレイン−ソース間電圧ＶＤＳが一定の場合、ＩＳＦＥＴのソース電圧ＶＳの変化は、式（１）に従い、直接閾値電圧ＶＴＨの変化に追随する。これは式（１）を以下の式に並べ替えることによってもわかる：
Figure 0005643277
ＩＳＦＥＴの閾値電圧ＶＴＨは上述のとおりイオン濃度に敏感なため、式（３）に従うソース電圧ＶＳは、ＩＳＦＥＴの検出領域７８に近接する分析溶液７４中のイオン濃度に直接関係する信号を与える。窒化シリコンおよび酸窒化シリコンのパシベーション層を用いるｐＨ検出用の典型的な従来のＩＳＦＥＴにおいて、約３０ｍＶ／ｐＨ〜約５０ｍＶ／ｐＨの閾値電圧感度ΔＶＴＨ（例えば、分析溶液のｐＨ変化に伴う閾値電圧の変化）が観測されている（２９８ケルビン度で理論上の最大閾値は５９．２ｍＶ／ｐＨ）。
従来のＣＭＯＳプロセス技術に基づいたｐＨ測定のためのＩＳＦＥＴを製造するこれまでの研究努力は、ｐＨ１〜１４の範囲にわたって線形的に高い信号を得ることを目的としてきた。約５０ｍＶ／ｐＨの典型的な閾値感度を用いる場合、上記式（３）を考慮すると、これは、ソース電圧ＶＳとして約７００ｍＶの線形動作範囲を必要とする。図１に関して上述したとおり、ＩＳＦＥＴの閾値電圧ＶＴＨは（ＭＯＳＦＥＴも同様）、ソースとボディ（ｎ型ウェル）間の任意の電圧ＶＳＢに影響をうける。より具体的には、閾値電圧ＶＴＨはゼロ以外のソース−ボディ（ｎ型ウェル５４）間電圧ＶＳＢの非線形関数である。したがって、ソース−ドレイン間電圧電位の差によって線形性を損なうのを防ぐために（すなわち、「ボディ効果」を緩和するために）、図１に示すとおり、ソース５６およびＩＳＦＥＴ５０のボディ接続６２はしばしば金属コンタクト６８を介して共通電位に接続される。このボディ−ソース接続はまた、図２に示すＩＳＦＥＴ５０の電気回路図にも示されている。
図１のＩＳＦＥＴ設計に基づいたＩＳＦＥＴの２次元アレイを製造するための従来の取り組みは、１つのアレイ内に最大２５６のＩＳＦＥＴセンサ素子、または「ピクセル」（例えば１６ピクセル×１６ピクセルアレイ）をもたらした。ＩＳＦＥＴアレイ製造における典型的な研究は、刊行物“A large transistor-based sensor array chip for direct extracellular imaging,” M.J. Milgrew, M.O. Riehle, and D.R.S. Cumming, Sensors and Actuators, B: Chemical, 111-112, （2005）, pp. 347-353、および“The development of scalable sensor arrays using standard CMOS technology,” M.J. Milgrew, P.A. Hammond, and D.R.S. Cumming, Sensors and Actuators, B: Chemical,103, （2004）, pp. 37-42に記載されており、この刊行物は本明細書中に参照により組み込み、以下ではまとめて「Milgrew et al」と称する。ＩＳＦＥＴアレイの実現に関する他の研究努力は、刊行物“A very large integrated pH-ISFET sensor array chip compatible with standard CMOS processes,” T. C. W. Yeow, M. R. Haskard, D. E. Mulcahy, H. I. Seo and D. H. Kwon, Sensors and Actuators B: Chemical, 44, （1997）, pp. 434-440、および“Fabrication of a two-dimensional pH image sensor using a charge transfer technique,” Hizawa, T., Sawada, K., Takao, H., Ishida, M., Sensors and Actuators, B: Chemical 117 （2）, 2006, pp. 509-515に記載されており、この刊行物もまた本明細書中に参照により組み込む。
図３は、Milgrew et alの設計による２次元ＩＳＦＥＴアレイの１列８５ｊを例示する。列８５ｊは、８０１から８０１６までの１６個のピクセルを含み、さらに、図７に関して以下で述べるように、完全な２次元アレイは、並んで配置される１６列のかかる列８５ｊ（ｊ＝１、２、３、…１６）を含む。図３に示すとおり、所与の列８５ｊは、列の全てのピクセルが共有する電流ソースＩＳＯＵＲＣＥｊおよびまた列の全てのピクセルが共有するＩＳＦＥＴバイアス／読取り回路８２ｊ（電流シンクＩＳｉｎｋｊを含む）。８０１から８０１６までの各ピクセルは、電気的に接続したソースおよびドレインを有するｐ−チャンネルＩＳＦＥＴ５０（図１および２に示すとおり）、およびさらに１６行の選択信号（ＲＳＥＬ１からＲＳＥＬ１６、およびその相補信号（complement））の１つに応答する２つのスイッチＳ１およびＳ２を含む。図７に関して以下で述べるように、行選択信号およびその相補信号は、列８５ｊの所与のピクセルを「有効」または選択するために同時に生成され、かかる信号ペアが列内の異なるピクセルを連続的に１つずつ有効にするために、ある配列で生成される。
図３に示すとおり、Milgrew et alの設計における各ピクセル８０のスイッチＳ２は、対応する行選択信号受信時に、電流ソースＩＳＯＵＲＣＥｊとＩＳＦＥＴ５０のソースとを接続する従来のｎ−チャンネルＭＯＳＦＥＴとして実装される。各ピクセル８０のスイッチＳ１は、伝達ゲート、すなわち、対応する行選択信号およびその相補信号受信時にＩＳＦＥＴ５０のソースとバイアス／読取り回路８２ｊとを接続するｎ−チャンネルＭＯＳＦＥＴおよびｐ−チャンネルＭＯＳＦＥＴを含むＣＭＯＳペアとして実装される。図４には、ピクセル８０１のスイッチＳ１１の例示し、そこでは伝達ゲートのｐ−チャンネルＭＯＳＦＥＴはＳ１１Ｐとして示し、ｎ−チャンネルＭＯＳＦＥＴはＳ１１Ｎとして示す。Milgrew et alの設計において、伝達ゲートは、各ピクセルのスイッチＳ１に用いられ、有効なピクセルに対して、ＩＳＦＥＴソース電圧がＶＤＤ〜ＶＳＳの電力供給範囲内でバイアス／読取り回路８２ｊに印加され、信号ＶＳｊとして列によって出力され得るようにする。上述から、Milgrew et al設計のＩＳＦＥＴセンサアレイ設計において、各ピクセル８０は、４つのトランジスタを含むことが理解されるべきであり、すなわち、それらはｐ−チャンネルＩＳＦＥＴ、スイッチＳ１のためのｎ−チャンネルＭＯＳＦＥＴおよびｐ−チャンネルＭＯＳＦＥＴを含むＣＭＯＳペア伝達ゲートおよびスイッチＳ２のためのｎ−チャンネルＭＯＳＦＥＴである。
また図３に示すように、バイアス／読取り回路８２ｊは、列８５ｊにおける有効なピクセルのＩＳＦＥＴに対して、一定のドレイン−ソース電圧ＶＤＳｊを保持するため、および一定のドレイン電流ＩＳＯＵＲＣＥｊからソース電圧ＶＳｊの測定を隔離するために、ケルビンブリッジ形態のソース−ドレインフォロア構成を用いる。この目的のために、バイアス／読取り回路８２ｊは、２つの演算増幅器Ａ１およびＡ２、電流シンクＩＳｉｎｋｊおよび抵抗器ＲＳＤｊを有する。抵抗器を通って流れる電流シンクＩＳｉｎｋｊによって抵抗器ＲＳＤｊの両極に発生した電圧は、抵抗器演算増幅器によって、一定のドレイン−ソース電圧ＶＤＳｊとして有効なピクセルのＩＳＦＥＴのドレインとソースとの間に生じるように強制される。こうして、式（３）をまた参照すると、一定のＶＤＳｊおよび一定のＩＳＯＵＲＣＥｊによって、有効なピクセルのＩＳＦＥＴのソース電圧ＶＳｊは、ＩＳＦＥＴ閾値電圧ＶＴＨに対応する信号を提供し、したがってＩＳＦＥＴ検出領域に近接するｐＨ測定を提供する（図１参照）。伝達ゲートＳ１によって得られるソース電圧ＶＳｊのための広いダイナミックレンジは、確実にｐＨ１〜１４の全ての範囲を測定することができ、各ＩＳＦＥＴのソース−ボディ接続は、全てのｐＨ測定範囲にわたるＩＳＦＥＴ閾値電圧の十分な線形性を確保する。
図３に示すMilgrew et alの列設計において、列バイアス／読取り回路８２ｊのケルビンブリッジ構成が適切に機能するには、図１に示すｐ−チャンネルＩＳＦＥＴ５０を、各ピクセルに用いられなければならないことが理解されるべきである。より具体的には、ｎ−チャンネルＩＳＦＥＴを用いては、ケルビンブリッジ構成に基づく代替的な実装は不可能である。図１を再度参照すると、従来のＣＭＯＳプロセスに基づくｎ−チャンネルＩＳＦＥＴの場合、ｎ型ウェル５４は必要とされず、ドレインおよびソースのための高ドープｎ型領域は、（トランジスタボディを形成する）ｐ型シリコン基板５２に直接形成されることになる。ｎ−チャンネルＩＳＦＥＴデバイスの場合、トランジスタボディは、一般的には電気接地に接続されている。Milgrew et alの設計において、ボディ効果による非線形挙動を緩和するためにＩＳＦＥＴのソースおよびドレインが電気的に互いに接続する必要条件を考えると、これは、ｎ−チャンネルＩＳＦＥＴのソースもまた電気接地（例えば、ＶＳ＝ＶＢ＝０ボルト）に接続されることになり、これにより有効なピクセルからの有用な情報を妨げることになる。したがって、図３に示すMilgrew et alの列設計は、適切な動作のために、ｐ−チャンネルＩＳＦＥＴを必要とする。
図３に示すMilgrew et alの列設計において、スイッチＳ１およびＳ２を各ピクセルに実装することが必要とされる２つのｎ−チャンネルＭＯＳＦＥＴは、図１に示すｎ型ウェル５４内に形成することはできず、そこではそのピクセルのためのｐ−チャンネルＩＳＦＥＴが形成されている。むしろ、ｎ−チャンネルＭＯＳＦＥＴは、ｐ型シリコン基板５２に直接、ＩＳＦＥＴのｎ型ウェル５４の境界外側に形成されると理解されるべきである。図５は図１に類似した図であり、図３に示す列８５ｊの１ピクセル８０に対応するｐ型シリコン基板５２の１部分をより広い断面図で例示したものであり、ここでは、ドレイン５８、ソース５６およびＩＳＦＥＴ５０のボディ接続６２を含むｎ型ウェル５４が、スイッチＳ２に対応する第１のｎ−チャンネルＭＯＳＦＥＴおよび図４に示す伝達ゲートＳ１１の２つのトランジスタのうち１つを構成する第２のｎ−チャンネルＭＯＳＦＥＴ１１Ｎに並んで示されている。
さらに、Milgrew et alの設計において、各ピクセルに、伝達ゲートＳ１を実装することが求められるｐ−チャンネルＭＯＳＦＥＴは（例えば、図４のＳ１１ｐ参照）、そのピクセルのためのｐ−チャンネルＩＳＦＥＴ５０が形成されている同じｎ型ウェル内に形成することはできない。特に、ｐ−チャンネルＩＳＦＥＴのボディおよびソースは電気的に接続しているため、ｐ−チャンネルＩＳＦＥＴ５０と同じｎ型ウェル内に、ｐ−チャンネルＭＯＳＦＥＴ１１ｐを実装すると、伝達ゲートの予想できない動作を引き起こすか、またはすべての動作を完全に不可能にし得る。したがって、Milgrew et alの設計では、各ピクセルに、２つの離れたｎ型ウェルを実装することが必要とされる。図６は図５に類似した図であり、ピクセル８０に対応するｐ型シリコン基板５２の別部分の断面図を例示したものであり、ここでは、ＩＳＦＥＴ５０に対応するｎ型ウェル５４は、図４に示す伝達ゲートＳ１１の２つのトランジスタのうち１つを構成するｐ−チャンネルＭＯＳＦＥＴ１１Ｐを形成する第２のｎ型ウェル５５に並んで示されている。図５および図６の図面は、寸法を意図せず、また厳密に、Milgrew et alの設計における特定のピクセルの配置を表したものでもない。むしろ、これらの図は、本質的な概念図であり、Milgrew et alの設計における、多数のｎ型ウェルおよびｎ型ウェルの外側に離れて製造されるｎ−チャンネルＭＯＳＦＥＴの必要条件を例示することを目的としている。
Milgrew et alのアレイ設計は、０．３５マイクロメーター（μｍ）の従来のＣＭＯＳ製造プロセスを用いて実装された。このプロセスにおいて、様々な設計規則が最小の構成要素間距離を決定する。例えば、０．３５マイクロメーターＣＭＯＳ設計規則に従い、図６を参照すると、隣接するｎ−ウェル間距離「ａ」は、少なくとも３マイクローターでなければならない。図６において、距離「ａ／２」はまた、他の列内の左右それぞれに隣接するピクセルからピクセル８０を離すために必要な最小距離を例示するために、ｎ−ウェル５４の左側およびｎ−ウェル５５の右側に示される。また、０．３５マイクロメーターＣＭＯＳ設計規則によれば、図６に示されるｎ型ウェル５４の断面図における幅を示す距離「ｂ」およびｎ型ウェル５５の断面図における幅を示す距離「ｃ」は、それぞれ約３μｍ〜４μｍオーダーであり（ｎ型ウェル内には、ｎウェルの端とソースおよびドレインそれぞれとの間に１．２μｍのゆとりが作られ、ソースおよびドレインは、それぞれ０．７μｍオーダーの幅を有する）、したがって、断面図内のピクセル８０の幅を示す図６に示される全長「ｄ」は、約１２μｍ〜１４μｍオーダーである。１つの実装において、Milgrew et alは、それぞれ１２．８μｍ×１２．８μｍの幾何学的に正方形のピクセルを含む図３に示すカラム／ベース設計に基づいたアレイを開示している。
つまり、Milgrew et alのＩＳＦＥＴピクセル設計は、ｐＨ範囲１〜１４での水素イオン濃度測定の正確さを確保することを目的とする。測定の線形性を確保するために、それぞれのピクセルのソースとボディとは電気的に接続される。ｐＨ測定の全ての範囲を確保するために、伝達ゲートＳ１がそれぞれのピクセル内に用いられ、有効なピクセルのソース電圧を伝える。そのため、Milgrewのアレイの各ピクセルは、４種のトランジスタ（ｐ−チャンネルＩＳＦＥＴ、ｐ−チャンネルＭＯＳＦＥＴおよび２つのｎ−チャンネルＭＯＳＦＥＴ）および２つの離れたｎ−ウェルを必要とする（図６）。従来の０．３５マイクロメーターＣＭＯＳ製造プロセスおよび対応する設計規則に基づくと、かかるアレイのピクセルは、最小のサイズが１０μｍをはるかに超え、すなわち約１２μｍ〜１４μｍオーダーとなる。
図７は、行および列デコーダ回路および測定読取り回路を伴うMilgrew et alの設計による２次元ピクセルアレイ９５の全体を示す。アレイ９５は、ピクセルの８５１〜８５１６の１６列を含み、図１３に関して上述したとおり、それぞれの列は、１６個のピクセルを含む（例えば、１６ピクセル×１６ピクセルアレイ）。行デコーダ９２は、行選択信号の相補型ペアを提供し、行選択信号のそれぞれのペアは、ＩＳＦＥＴの有効な行のそれぞれのソース電圧ＶＳ１〜ＶＳ１６に基づいて、アレイ９５からの列出力信号を提供するために、それぞれ列８５１〜８５１６内の１つのピクセルを同時に有効にする。行デコーダ９２は、従来の４−１６デコーダとして実装される（例えば、２４の出力のうち１つを選択する４ビットバイナリ入力ＲＯＷ１−ＲＯＷ４）。アレイの有効な行に対する列出力信号ＶＳ１〜ＶＳ１６のセットは、１６個の伝達ゲートＳ１〜Ｓ１６を含むスイッチングロジック９６に印加される（各出力信号に対して１つの伝達ゲート）。上述のとおり、スイッチングロジック９６の伝達ゲートは、各出力信号ＶＳ１〜ＶＳ１６に対する十分なダイナミックレンジを確保するために、ｐ−チャンネルＭＯＳＦＥＴおよびｎ−チャンネルＭＯＳＦＥＴを用いて実装される。列デコーダ９４は、行デコーダ９２と同様に、従来の４−１６デコーダとして実装され、スイッチングロジック９６から単一の出力信号ＶＳを提供するために、任意の所与の時間でスイッチングロジック９６の伝達ゲートＳ１〜Ｓ１６の１つを有効にする４ビットバイナリ入力ＣＯＬ１〜ＣＯＬ４を介して制御される。出力信号ＶＳは、アレイの所与のピクセルに対応する出力信号Ｖｓのデジタル表現Ｄ１〜Ｄ１０を提供するために、１０ビットアナログデジタル変換器（ＡＤＣ）９８に印加される。
先に述べたとおり、個々のＩＳＦＥＴおよびＩＳＦＥＴアレイは、上述のそれらに類似し、化学および生物学に関わる種々の用途において感知デバイスとして用いられる。特に、ＩＳＦＥＴは、ＤＮＡなどの核酸に関わる様々なプロセスでｐＨセンサとして用いられている。様々な生命科学に関する用途において、ＩＳＦＥＴを用いるいくつかの例が、以下の刊行物に記載されており、そのそれぞれを参照により本明細書中に組み込む：Massimo Barbaro, Annalisa Bonfiglio, Luigi Raffo, Andrea Alessandrini, Paolo Facci and Imrich Barak, “Fully electronic DNA hybridization detection by a standard CMOS biochip,” Sensors and Actuators B: Chemical, Volume 118, Issues 1-2, 2006, pp. 41-46、Toshinari Sakurai and Yuzuru Husimi, “Real-time monitoring of DNA polymerase reactions by a micro ISFET pH sensor,” Anal. Chem., 64（17）, 1992, pp 1996 - 1997、S. Purushothaman, C. Toumazou, J. Georgiou, “Towards fast solid state DNA sequencing,” Circuits and Systems, vol.4, 2002, pp. IV-169 to IV-172、S. Purushothaman, C. Toumazou, C.P. Ou, “Protons and single nucleotide polymorphism detection: A simple use for the Ion Sensitive Field Effect Transistor,” Sensors and Actuators B: Chemical, Vol. 114, no. 2, 2006, pp. 964-968、A.L. Simonian, A.W. Flounders, J.R. Wild, “FET-Based Biosensors for The Direct Detection of Organophosphate Neurotoxins,” Electroanalysis, Vol. 16, No. 22, 2004, pp. 1896-1906、C. Toumazou, S. Purushothaman, “Sensing Apparatus and Method,” United States Patent Application 2004-0134798, published July 15, 2004、およびT.W. Koo, S. Chan, X. Su, Z. Jingwu, M. Yamakawa, V.M. Dubin, “Sensor Arrays and Nucleic Acid Sequencing Applications,” United States Patent Application 2006-0199193, published September 7, 2006。
一般的に、ＤＮＡ配列を利用した迅速で高感度な核酸シークエンシング方法の開発は、生物学の理解を大きく進歩させた。「シークエンシング」という言葉は、非分枝バイオポリマーの一次構造（または一次配列）を決定することを指し、それは、シークエンシングされた分子の原子レベルの構造の大部分を簡潔に要約した「配列」として知られる、記号による線形的な表現を与える。「ＤＮＡシークエンシング」は、特に所与のＤＮＡフラグメントのヌクレオチド配列を決定するプロセスを指す。現在、ウイルス、バクテリア、真菌、動物および植物のゲノム全体の解析は可能であるが、かかる解析は一般的にコストおよびシークエンシングのスループットによって制限される。さらに具体的には、現在の従来型のシークエンシング方法は、配列の正確さ、シークエンシングすることができる個々のテンプレートの長さ、配列のコストおよび配列決定の速度の観点から制限される。
サンプル調製およびシークエンシング技術における進歩にもかかわらず、現在の従来型シークエンシングのストラテジーは、ＩＳＦＥＴを含むものも含めいずれも、膨大な数の個々のヒトゲノムの解析に必要とされるレベルまでスループットをあげるために必要とされるコストの削減を提供していない。病気および老化の遺伝的な根拠を理解するために、個々の多数のゲノムをシークエンスすることが必要である。また、多数の癌が、癌の原因となっている体細胞の変化を理解するためにシークエンシングされることが必要となるであろう。最近のいくつかの取り組みにより、シークエンシングのためのゲノムの調製、および、同時に多数のテンプレートをシークエンシングする両方の能力は大幅に進歩した。しかしながら、これらまたは他の取り組みは、これらのシステムによって検知されうるテンプレートを調製するために必要とされる比較的大きなサイズの反応体積、ならびに、特殊なヌクレオチドアナログの必要性、および塩基を読み取るための複雑な酵素または蛍光法によって制限されている。
本発明者らは、ＤＮＡ合成に関する化学プロセスにおいて、変化をモニタリングすることに基づくＤＮＡシークエンシング技術の促進のために、ＩＳＦＥＴのラージアレイを特別に構成し、用いることができることを認識し、理解した。より一般的には、本発明者らは、化学感応性ＦＥＴのラージアレイが、化学的および／または生物学的プロセス（化学反応、細胞培養、神経活性、核酸シークエンシング等）の宿主における多種の分析物（例えば、水素イオン、他のイオン、非イオン性分子または化合物、結合事象等）の検出および濃度／レベルの測定に用いることができることを認識し、理解しており、そこでは、かかる分析物の測定に基づいて有用な情報を得ることができる。
したがって、本明細書の様々な態様は、概して１つ以上の分析物を測定するための、大規模ＦＥＴアレイに関する発明方法および装置に関する。本明細書で開示される様々な態様において、ＦＥＴアレイは、化学的センサとして働く多数の「ｃｈｅｍＦＥＴ」または化学感応性電界効果トランジスタを含む。上述のＩＳＦＥＴは、イオン検出のために構成されたｃｈｅｍＦＥＴのひとつの特徴的な型であり、ＩＳＦＥＴは本明細書で開示される様々な態様で用いられてもよい。本明細書によって検討される他の種類のｃｈｅｍＦＥＴは、ＥＮＦＥＴを含み、これは特別な酵素の検出のために構成される。しかしながら、本開示は、ＩＳＦＥＴおよびＥＮＦＥＴに限定されず、より一般的に、いくつかの種類の化学感応性に対して構成されるあらゆるＦＥＴに関すると理解されるべきである。
さらに他の態様によれば、本開示は概して、対応する反応を引き起こすための適切な化学サンプルを上記大規模ｃｈｅｍＦＥＴアレイへ輸送することに関する発明方法および装置に関する。分析物における化学物質（例えば、イオンまたは他の成分）濃度または他の測定を高速、高密度で決定することを容易にするために、化学サンプルは少量の反応量の（液体）分析物を含むことができる。
例えば、いくつかの態様は「超大規模」の２次元ｃｈｅｍＦＥＴセンサアレイ（例えば２５６ｋセンサを超える）に関し、そこでは、アレイのピクセスに近接して起こる１または２以上の独立した化学反応または事象をモニターするために、かかるアレイのセンサを構築する素子または「ピクセル」を含むｃｈｅｍＦＥＴが構成されている。いくつかの典型的な実装において、アレイは、アレイの個々のセンサまたはセンサ群上の１または２以上の反応チャンバあるいは「ウェル」または「マイクロウェル」を形成するマイクロ流体構造、および測定間で分析サンプルをウェルに輸送し、またウェルから除去するための装置に接続していてもよい。マイクロウェルが用いられない場合でも、センサアレイは測定間で分析物のピクセルへの輸送または分析物除去のための１または２以上のマイクロ流体構造と接続していてもよい。したがって、本開示の発明的側面、保護されるべき側面は、試薬／分析物をウェルまたはピクセルに向けておよびこれらから流すのに用いることができる様々なマイクロ流体構造、ウェル、アレイの製造方法、ウェルをアレイのピクセルと接続させるための方法および構造、および装置がＤＮＡシークエンシングまたは関係する分析に用いられる場合に、ウェルにＤＮＡ担持ビーズを装填（load）するための方法および装置を含む。
特有の参照電極およびそのフローセルとの接続もまた示される。
様々な態様において、特に興味深い分析物は水素イオンであり、本開示による大規模ＩＳＦＥＴアレイは、具体的にはｐＨ測定のために構成される。他の態様において、モニターされる化学反応は、ＤＮＡ合成プロセス、または他の化学および／または生物学的プロセスに関係してもよく、またｃｈｅｍＦＥＴアレイは、具体的には、ｐＨまたはある特定の興味深い化学反応に関する関連情報を提供する１または２以上の分析物を測定するために構成されてもよい。様々な側面において、ｃｈｅｍＦＥＴアレイは、従来のＣＭＯＳ製造技術を用いて製造され、特にアレイ全体からの迅速なデータ収集を促進するために構成される（対応するピクセル出力信号を得るために、全てのピクセルをスキャンする）。
分析物の検出および測定に関して、以下のより詳細な説明で述べる様々な態様において、本開示によるｃｈｅｍＦＥＴアレイによって測定される１または２以上の分析物は、化学反応または対象とする化学プロセス（例えば多数の核酸鎖の結合、抗体と抗原との結合等）に関する関連情報を提供する、どんな多様な化学物質を含んでもよい。いくつかの側面において、１または２以上の化学物質のレベルまたは濃度を測定する能力は、単に分析物の存在を検出することに加えて、化学プロセスまたは他のプロセスに関係する貴重な情報を提供する。他の側面において、１分析物または対象とする分析物の存在の単なる検出が貴重な情報を提供することになり得る。
本開示の様々な発明態様によるｃｈｅｍＦＥＴは１または２以上の多様な分析物／化学物質に対して高感度に構成されてもよい。１つの態様において、アレイの１または２以上のｃｈｅｍＦＥＴは、１または２以上の結合事象を示す１または２以上の分析物に対する感度のために構成されてもよく（例えば、核酸シークエンシングプロセスに関する）、他の態様では所与のアレイのｃｈｅｍＦＥＴが、異なる分析物に対する感度のために構成されてもよい。例えば、１つの態様において、アレイの１または２以上のセンサ（ピクセル）が、第１の分析物に対して化学感応性があるように構成された第１の型のｃｈｅｍＦＥＴを含んでもよく、またアレイの他の１または２以上のセンサが、第１の分析物とは異なる第２の分析物に対して化学感応性があるように構成された第２の型のｃｈｅｍＦＥＴを含んでもよい。もちろん、２種を超える異なるｃｈｅｍＦＥＴが、異なる種類の分析物／結合事象を検出または測定するための任意の所与のアレイに用いられてもよいと理解されるべきである。一般的に、本明細書に示されるセンサアレイのいずれの態様においても、所与のアレイは、「均一」であり、同種の分析物（例えば、ｐＨまたは他のイオン濃度）を検出および／または測定するために、実質的に類似または同一のｃｈｅｍＦＥＴを含んでもよく、またはセンサアレイが「不均一」であり、異種の分析物を検出および／または測定するために、異種のｃｈｅｍＦＥＴを含んでもよい、と理解されるべきである。
さらにまた他の側面において、本発明者らは、顕著にピクセルサイズを減少させ、これにより所与の半導体ダイサイズに対するｃｈｅｍＦＥＴアレイのピクセル数を増やすために（すなわち、ピクセル密度を増やす）、上記図１〜７に関して上述したMilgrew et alのＩＳＦＥＴアレイ設計を特別に改良し、同様に他の従来のＩＳＦＥＴアレイも改良した。様々な態様において、このピクセル密度の増加は、一方でモニターされた化学プロセスに関するそれぞれの測定結果に対応する出力信号の信号対ノイズ比（ＳＮＲ）の増加を伴う。特に、本発明者らは、ｃｈｅｍＦＥＴの線形性の要件を緩和することおよびより限られた測定出力信号範囲に絞ることによって（例えば、１〜１４よりむしろ約７〜９のｐＨ範囲に対応する出力信号）、個々のピクセルの複雑性およびサイズが大幅に削減され、これにより超大規模高密度ｃｈｅｍＦＥＴアレイの実現が促進されることを認識し、理解している。本発明者らはまた、ｃｈｅｍＦＥＴアレイにおけるピクセル選択に対する、より複雑さが少ない代替的なアプローチ（例えば、アレイサイズに伴い複雑さが増す図７に示すMilgrew et al設計に用いられる行および列デコーダアプローチの代替案）が、超大規模で高密度なアレイからの迅速なデータ収集を容易にすることを認識し、理解している。
ｃｈｅｍＦＥＴアレイ製造に関して、本発明者らはさらに、従来のＣＭＯＳ製造プロセス、同様に様々な後製造プロセスステップ（ウェハハンドリング、洗浄、ダイシング、パッケージング等）で用いられる様々な技術が、いくつかの例では、得られるｃｈｅｍＦＥＴアレイに悪影響を及ぼすことを、認識し、理解している。例えば、図１を再度参照すると、１つの潜在的問題は、フローティングゲート構造７０に関連する金属をエッチングする間に、ゲート酸化物６５に生じる可能性があるトラップ電荷、およびかかるトラップ電荷がｃｈｅｍＦＥＴ閾値電圧ＶＴＨへどのように影響を及ぼし得るかに関する。別の潜在的問題は、アルミニウム金属ベースＣＭＯＳ製造で一般的に用いられる低温度物質の堆積プロセスがもたらすｃｈｅｍＦＥＴパシベーション層（例えば、図１のパシベーション層７２を参照）の密度／間隙に関する。かかる低温度プロセスは、一般的に従来のＣＭＯＳデバイスに対して適切なパシベーション層を提供するが、それらは、ｃｈｅｍＦＥＴにとって、分析溶液が接触したときに潜在的に問題となりうる低密度でポーラスなパシベーション層をもたらし得る。特に、低密度ポーラスパシベーション層は、時間とともに溶液中の分析物または他の物質を吸収し飽和し始め、ｃｈｅｍＦＥＴ閾値電圧ＶＴＨにおける望ましくない時間依存ドリフトを引き起こし得る。この現象は、１または２以上の対象とする分析物の正確な測定を妨害する。以上の観点から、本明細書中に開示される他の発明態様は、ｃｈｅｍＦＥＴアレイの製造および後製造プロセス／ハンドリングの様々な側面から生じうるｃｈｅｍＦＥＴ機能への潜在的な悪影響を緩和する方法および装置に関する。
したがって、本発明の１つの態様は、ＣＭＯＳセンサ（CMOS-fabricated sensor）のアレイを含み、各センサが、１つの化学感応性（chemically-sensitive）電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含み、アレイ表面において１０μｍ×１０μｍ以下の面積を占める装置に関する。
別の態様は、少なくとも５１２行および少なくとも５１２列の電子センサを含む２次元アレイを含み、各センサが２次元アレイ表面に近接する分析物の存在および／または濃度を示す出力信号を提供するように構成された化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含むセンサアレイに関する。
別の態様は、ＣＭＯＳセンサのアレイを含み、各センサが１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む装置に関する。ＣＭＯＳセンサのアレイは、２５６を超えるセンサを含み、アレイの全てのｃｈｅｍＦＥＴからのｃｈｅｍＦＥＴ出力信号の集合がデータフレームを構築する。さらに該装置は、少なくとも１フレーム／秒のフレームレートでアレイから多数のデータフレームを提供するために、少なくとも１つのアレイ出力信号を生成するように構成され、アレイに接続された制御回路を含む。１つの側面において、フレームレートは少なくとも１０フレーム／秒であってもよい。別の側面において、フレームレートは少なくとも２０フレーム／秒であってもよい。さらに他の側面において、フレームレートは少なくとも３０、４０、５０、７０または最高１００フレーム／秒であってもよい。
別の態様は、装置に関し、ＣＭＯＳセンサのアレイを含み、各センサは１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む。ｃｈｅｍＦＥＴは、フローティングゲート構造、および、第２の半導体型を有する領域に設けられた第１の半導体型を有するソースおよびドレインを含み、ここでは、第２の半導体型を有する領域とソースまたはドレインを電気的に接続する電気伝導体はない。
別の態様は、電子センサアレイを含み、各センサが１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む３つの電界効果トランジスタ（ＦＥＴ）からなる装置に関する。
別の態様は、電子センサアレイを含み、各センサが３つ以下の電界効果トランジスタ（ＦＥＴ）を含み、３つ以下のＦＥＴは１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む装置に関する。
別の態様は、電子センサアレイを含み、各センサが
１つの化学感応性電界効果トランジスタを含む複数の電界効果トランジスタ（ＦＥＴ）および複数のＦＥＴに電気的に接続した複数の電気伝導体を含み、ここで複数のＦＥＴは、複数の電気伝導体が、各センサによって占有されたエリアを横断し、アレイの多数のセンサと相互接続する４つ以下の導体を含むように配置される装置に関する。
別の態様は、ＣＭＯＳセンサのアレイを含み、各センサが１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む複数の電界効果トランジスタ（ＦＥＴ）を含み、各センサの全てのＦＥＴが同じチャンネル型であり、アレイ基板の単一の半導体領域に実装される装置に関する。
別の態様は、複数の行および複数の列に配置された複数の電子センサを含むセンサアレイに関する。各センサは１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含み、アレイ表面に近接する分析物の存在および／または濃度を示す少なくとも１つの出力信号を提供するように構成された化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む。複数列の各列に対し、アレイは、列内の各ｃｈｅｍＦＥＴに、一定のドレイン電流および一定のドレイン−ソース電圧を提供するよう構成された列回路を含み、列回路は、２つの演算増幅器および一定のドレイン−ソース電圧を提供するために、各ｃｈｅｍＦＥＴとケルビンブリッジ形態に配置されたダイオード接続ＦＥＴを含む。
別の態様は、複数の行および複数の列に配置された複数の電子センサを含むセンサアレイに関する。各センサは１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含み、アレイ表面に近接する分析物中のイオンの濃度を示す少なくとも１つの出力信号を提供するように構成された化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む。さらにアレイは複数行の各行を有効にする少なくとも１つの行選択シフトレジスタ、および複数列の各列から出力信号を取得する少なくとも１つの列シフトレジスタを含む。
別の態様は、ＣＭＯＳセンサのアレイを含み、各センサが１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む装置に関する。ｃｈｅｍＦＥＴは、フローティングゲート構造、および、第２の半導体型を有する領域に設けられた第１の半導体型を有するソースおよびドレインを含み、ここで、第２の半導体型を有する領域とソースまたはドレインを電気的に接続する電気伝導体は存在しない。アレイは少なくとも５１２行および少なくとも５１２列のＣＭＯＳセンサの２次元アレイを含む。各センサは、１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む３つの電界効果トランジスタ（ＦＥＴ）からなり、各センサは３つのＦＥＴと電気的に接続された複数の電気伝導体を含む。３つのＦＥＴは、複数の電気伝導体が、各センサによって占有されたエリアを横断する、またアレイの多数のセンサと相互接続する４つ以下の導体を含むように配置される。各センサの全てのＦＥＴは同じチャンネル型であり、アレイ基板の単一の半導体領域に実装される。アレイの全てのｃｈｅｍＦＥＴからのｃｈｅｍＦＥＴ出力信号の集合がデータフレームを構築する。さらに装置は、少なくとも２０フレーム／秒のフレームレートで、アレイから多数のデータフレームを提供するために、少なくとも１つのアレイ出力信号を構築するように構成されているアレイに接続された制御回路を含む。
別の態様は、ＣＭＯＳセンサのアレイの製造方法に関し、各センサが化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む。本方法は：Ａ）アレイを含む少なくとも１つのダイシングされた部分を形成するために、半導体ウェハをダイシングすること、およびＢ）少なくとも１つのダイシングされた部分上をフォーミングガスアニールすることを含む。
別の態様は、ＣＭＯＳセンサのアレイの製造方法に関する。各センサは、プラズマ化学気相成長法（ＰＥＣＶＤ）で蒸着された窒化シリコンおよび／または酸窒化シリコンの化学感応性パシベーション層を有する化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む。本方法は：Ａ）パシベーション層のポロシティーの減少および／または密度増加のために化学感応性パシベーション層上に、少なくとも１つのさらなるパシベーション物質を蒸着することを含む。
別の側面において、本発明は、複数のテンプレート核酸を複数の反応チャンバ内に配置すること（ここで、ここで複数の反応チャンバは、各反応チャンバに対して少なくとも１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含むｃｈｅｍＦＥＴアレイに接触しており、および、各テンプレート核酸は、シークエンシングプライマーとハイブリダイズし、かつポリメラーゼと結合している）、１または２以上の既知のヌクレオチド三リン酸を、順番にシークエンシングプライマーの３’末端に取り込むことにより、新しい核酸鎖を合成すること、アレイ内の少なくとも１つのｃｈｅｍＦＥＴにおける電流の変化により、１または２以上の既知のヌクレオチド三リン酸の取り込みを検出すること、を含む核酸シークエンシングの方法を提供する。
別の側面において、本発明は、複数のテンプレート核酸を複数の反応チャンバ内に配置すること（ここで複数の反応チャンバは、各反応チャンバに対して少なくとも１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含むｃｈｅｍＦＥＴアレイに接触しており、および、各テンプレート核酸は、シークエンシングプライマーとハイブリダイズし、かつポリメラーゼと結合している）、１または２以上の既知のヌクレオチド三リン酸を、順番にシークエンシングプライマーの３’末端に取り込むことにより、新しい核酸鎖を合成すること、アレイ内の少なくとも１つのｃｈｅｍＦＥＴにおける電流の変化により、１または２以上の既知のヌクレオチド三リン酸の取り込みを検出すること、を含む核酸シークエンシングの方法であって、ｃｈｅｍＦＥＴアレイが前記アレイのいずれかであるものを提供する。
別の側面において、本発明は、複数のテンプレート核酸を複数の反応チャンバ内に配置すること（ここで複数の反応チャンバは、各反応チャンバに対して少なくとも１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含むｃｈｅｍＦＥＴアレイに接触しており、またここで、各テンプレート核酸は、シークエンシングプライマーとハイブリダイズし、かつポリメラーゼと結合している）、１または２以上の既知のヌクレオチド三リン酸を、順番にシークエンシングプライマーの３’末端に取り込むことにより、新しい核酸鎖を合成すること、シークエンシング反応副生成物の生成により、１または２以上の既知のヌクレオチド三リン酸の取り込みを検出すること、を含む核酸シークエンシングの方法であって、ｃｈｅｍＦＥＴアレイが（ａ）２５６を超えるセンサを含むか、または（ｂ）隣接したチャンバ（またはピッチ）間の中心間距離が１〜１０μｍであるものを提供する。
様々な態様は、本明細書に開示される方法に同様に適用され、またそれらは簡潔化のため１回記載する。いくつかの態様において、隣接したチャンバ間の中心間距離は２〜９μｍであり、約２μｍ、約５μｍまたは約９μｍである。いくつかの態様において、ｃｈｅｍＦＥＴアレイは、２５６を超えるセンサ（および任意に２５６を超える対応する反応チャンバ（またはウェル）、１０３を超えるセンサ（および任意に１０３を超える対応する反応チャンバ）、１０４を超えるセンサ（および任意に１０４を超える対応する反応チャンバ）、１０５を超えるセンサ（および任意に１０５を超える対応する反応チャンバ）、１０６を超えるセンサ（および任意に１０６を超える対応する反応チャンバ）、を含む。いくつかの態様において、ｃｈｅｍＦＥＴアレイは、少なくとも５１２行および少なくとも５１２列のセンサを含む。
いくつかの態様において、シークエンシング反応副生成物は、無機ピロリン酸（ＰＰｉ）である。いくつかの態様において、ＰＰｉは直接測定される。いくつかの態様において、ＰＰｉは、ＰＰｉ受容体の非存在下で測定される。いくつかの態様において、シークエンシング反応副生成物は、水素イオンである。いくつかの態様において、シークエンシング反応副生成物は、無機リン酸（Ｐｉ）である。他の態様において、本明細書に示されるように、ｃｈｅｍＦＥＴは、副生成物のあらゆる組み合わせの変化、任意に他のパラメータを伴う組み合わせの変化を検出する。
別の側面において、本発明は、複数のテンプレート核酸を複数の反応チャンバ内に配置すること（ここで複数の反応チャンバは、各反応チャンバに対して少なくとも１つの化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含むｃｈｅｍＦＥＴアレイに接触しており、またここで、各テンプレート核酸は、シークエンシングプライマーとハイブリダイズし、かつポリメラーゼと結合している）、１または２以上の既知のヌクレオチド三リン酸を、順番にシークエンシングプライマーの３’末端に取り込むことにより、新しい核酸鎖を合成すること、１または２以上の既知のヌクレオチド三リン酸の取り込みの指標として、無機ピロリン酸の放出を直接検出すること、を含む核酸シークエンシングの方法を提供する。
いくつかの態様において、ＰＰｉはｃｈｅｍＦＥＴ上に固定されたＰＰｉ受容体と結合することによって直接検出される。いくつかの態様において、ＰＰｉは、ＰＰｉ受容体が存在しないｃｈｅｍＦＥＴによって直接検出される。
別の態様において、本発明は、複数の断片化された核酸を生成するためにテンプレート核酸を断片化すること、各々に１本鎖の断片化された核酸が付着した複数のビーズを生成するために、断片化された核酸から１本の鎖を個々にビーズに付着させること、１本鎖の断片化された核酸が付着した複数のビーズを、エリア内の各センサが別々の反応チャンバを有するｃｈｅｍＦＥＴアレイに供給すること、および複数のチャンバにおいて同時にシークエンシング反応を行うこと、を含む核酸シークエンシングのための方法を提供する。
別の側面において、本発明は、表面にＰＰｉ受容体を配置した化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む装置を提供する。
いくつかの態様において、ＰＰｉ選択的受容体は、図１１Ｂに示す化合物１、化合物２、化合物３、化合物４、化合物５、化合物６、化合物７、化合物８、化合物９または化合物１０である。いくつかの態様において、ｃｈｅｍＦＥＴは、それぞれの表面にＰＰｉ選択的受容体が配置されているｃｈｅｍＦＥＴアレイ上に存在する。いくつかの態様において、同一のＰＰｉ選択的受容体がアレイの各ｃｈｅｍＦＥＴ上に配置される。いくつかの態様において、アレイは２５６を超えるセンサを含む。いくつかの態様において、アレイは少なくとも５１２行および少なくとも５１２列のセンサを含む。いくつかの態様において、ｃｈｅｍＦＥＴアレイは、反応チャンバのボトムに位置する。
別の側面において、本発明は、表面に生物学的アレイが配置された化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）を含む装置を提供する。
生物学的アレイは、核酸アレイ、限定されずに酵素アレイを含むタンパク質アレイ、抗体アレイおよび抗体フラグメントアレイ、細胞アレイなどであってもよい。化学的アレイは、有機低分子アレイまたは無機分子アレイであってもよいが、それに限定されない。ｃｈｅｍＦＥＴアレイは、少なくとも５、１０、１０２、１０３、１０４、１０５、１０６またはそれ以上のセンサを含んでもよい。いくつかの態様において、生物学的または化学的アレイは、複数の「セル」または空間的に定義された領域に配置され、それぞれの領域は、ｃｈｅｍＦＥＴアレイ中の異なるセンサ上に位置する。
さらに別の側面において、本発明は、ｃｈｅｍＦＥＴアレイ上に配置された核酸アレイとサンプルとを接触させること、およびサンプル由来の核酸と核酸アレイ上の１または２以上の領域との結合を検出すること、を含む核酸を検出するための方法を提供する。
別の側面において、本発明は、ｃｈｅｍＦＥＴアレイ上に配置されたタンパク質アレイとサンプルとを接触させること、およびサンプル由来のタンパク質とタンパク質アレイ上の１または２以上の領域との結合を検出すること、を含むタンパク質を検出するための方法を提供する。
さらに別の側面において、本発明は、ｃｈｅｍＦＥＴアレイ上に配置されたタンパク質アレイとサンプルとを接触させること、およびサンプル由来の核酸とタンパク質アレイ上の１または２以上の領域との結合を検出すること、を含む核酸を検出するための方法を提供する。
別の側面において、本発明は、ｃｈｅｍＦＥＴアレイ上に配置された抗体アレイとサンプルとを接触させること、およびサンプル由来の抗原と抗体アレイ上の１または２以上の領域との結合を検出すること、を含む抗原を検出するための方法を提供する。
別の側面において、本発明は、ｃｈｅｍＦＥＴアレイ上に配置された酵素アレイとサンプルとを接触させること、およびサンプル由来の対象物質と酵素アレイ上の１または２以上の領域との結合を検出すること、を含む酵素基質または阻害物質を検出するための方法を提供する。
上記概念の全ての組み合わせおよび以下でより詳細に述べるさらなる概念は（提供するかかる概念は相互に矛盾しないことを前提として）、本明細書に開示される主題の一部と意図されることが理解されるべきである。特に、クレームされた主題の全ての組み合わせは、本明細書に開示される発明の主題の一部として意図される。参考文献として組み込まれる開示においても見られる本明細書で明確に用いられる専門用語には、本明細書に開示される特別な概念と最も矛盾しない意味が与えられることも理解されるべきである。
図面において、異なる図面で通して使用されている参照符号は、同一部品を指す。図面は必ずしも縮尺どおりではなく、本明細書に示す様々な概念を一般的に例示することに重点が置かれている。
図１は、従来のＣＭＯＳプロセスを用いて製造されたｐ型（ｐ−チャンネル）イオン感応性電界効果型トランジスタ（ＩＳＦＥＴ）の断面図を例示した図である。
図２は、図１に示すｐ−チャンネルＩＳＦＥＴの電気回路図を例示した図である。
図３は、図１に示すＩＳＦＥＴに基づく２次元アレイの１つの列を例示した図である。
図４は、ｐ−チャンネルＭＯＳＦＥＴおよび図３に示すアレイ列の各ピクセルに用いられるｎ−チャンネルＭＯＳＦＥＴを含む伝達ゲートを例示した図である。
図５は図１に類似した図であり、図３に示すアレイ列の１つのピクセルに対応する基板の１部分をより広い断面図で例示した図であり、ここではＩＳＦＥＴはピクセル内に同じく含まれる２つのｎ−チャンネルＭＯＳＦＥＴに並んで示される。
図６は図５に類似した図であり、図３に示すアレイ列の１つのピクセルに対応する基板の１部分の断面図を例示した図であり、ここでＩＳＦＥＴは、図４に示す伝達ゲートのｐ−チャンネルＭＯＳＦＥＴに並んで示される。
図７は、行および列デコーダ回路ならびに測定読取り回路を伴う図３の列設計に基づく２次元ピクセルアレイの全体を示した図である。
図８は、本開示の１つの発明態様による、大規模ｃｈｅｍＦＥＴアレイを含む核酸プロセスシステムを一般的に例示した図である。
図９は、本明細書の１つの発明態様による、図８に示すアレイに類似のｃｈｅｍＦＥＴの１つの列を例示した図である。
図９Ａは、本開示の１つの発明態様による、図９に示すアレイ列に用いられる典型的な増幅器の回路図を例示した図であり、図９Ｂは、増幅器バイアスとバンド幅のグラフである。 図９Ｂは、本開示の１つの発明態様による、増幅器バイアスとバンド幅のグラフである。
図１０は、本開示の１つの発明態様による、図９に示すｃｈｅｍＦＥＴアレイ列のピクセルに対するチップレイアウト設計の平面図を例示した図である。
図１１Ａは、図１０に示すピクセルのＩ〜Ｉの線に沿った複合断面図を例示した図であり、図１０の右半分におけるＩＩ〜ＩＩ線間およびＩＩＩ〜ＩＩＩ線間のさらなる要素を含み、本開示の１つの発明態様によるピクセル製造の層間図を例示するものである。
図１１Ｂ−１は、１０個のＰＰｉ受容体化合物を示した図である（化合物１〜４）。 図１１Ｂ−２は、１０個のＰＰｉ受容体化合物を示した図である（化合１０）。 図１１Ｂ−３は、１０個のＰＰｉ受容体化合物を示した図である（化合物５〜９）。
図１１Ｃ−１は、図１１Ｂ−１の化合物４の合成プロトコルの概略図である。 図１１Ｃ−２は、図１１Ｂ−１の化合物４の合成プロトコルの概略図である。 図１１Ｃ−３は、図１１Ｂ−１の化合物４の合成プロトコルの概略図である。
図１１Ｄ−１は、分子認識化合物（ＰＰｉ受容体等であるが限定されない）を結合するためにパシベーション層に適用することができる化学物質の種類を例示した図である。 図１１Ｄ−２は、分子認識化合物（ＰＰｉ受容体等であるが限定されない）を結合するためにパシベーション層に適用することができる化学物質の種類を例示した図である。 図１１Ｄ−３は、分子認識化合物（ＰＰｉ受容体等であるが限定されない）を結合するためにパシベーション層に適用することができる化学物質の種類を例示した図である。
図１１Ｅは、図１１Ｂ−２の化合物１０の金属酸化物表面への付着を例示した図である。
図１２Ａ〜１２Ｌは、本開示の１つの発明態様による、図１１Ａに示す各製造層（fabrication layers）の平面図を例示した図である。
図１３は、図８と類似のｃｈｅｍＦＥＴセンサアレイの典型的なＣＭＯＳＩＣチップ実装のブロック図を例示した図であり、本開示の１つの発明態様による図１９〜２０に示す列およびピクセル設計に基づくものである。
図１４は、本開示の１つの発明態様による、図１３に示す行選択シフトレジスタを例示した図である。
図１５は、本開示の１つの発明態様による、図１３に示すアレイの列選択シフトレジスタの２つのうち１つを例示した図である。
図１６は、本開示の１つの発明態様による、図１３に示すアレイの出力デバイスの２つのうち１つを例示した図である。
図１７は、本開示の１つの発明態様による、アレイコントローラに接続された図１３に示すｃｈｅｍＦＥＴセンサアレイのブロック図を例示した図である。
図１８は、本開示の１つの発明態様による、図１７のアレイコントローラによって提供される様々な信号のための典型的なタイミング図を例示した図である。
図１９は、本開示の他の発明態様による、ｃｈｅｍＦＥＴセンサアレイの代替的なＣＭＯＳＩＣチップ実装のブロック図を例示した図である。 図２０は、本開示の他の発明態様による、ｃｈｅｍＦＥＴセンサアレイの代替的なＣＭＯＳＩＣチップ実装のブロック図を例示した図である。
図２０Ａは、本開示の別の発明態様による、図２０に示すｃｈｅｍＦＥＴアレイのピクセルのためのチップレイアウト設計の平面図を例示した図である。
図２１は、本開示の他の発明態様による、ｃｈｅｍＦＥＴセンサアレイのさらなる代替的なＣＭＯＳＩＣチップ実装のブロック図を例示した図である。 図２２は、本開示の他の発明態様による、ｃｈｅｍＦＥＴセンサアレイのさらなる代替的なＣＭＯＳＩＣチップ実装のブロック図を例示した図である。 図２３は、本開示の他の発明態様による、ｃｈｅｍＦＥＴセンサアレイのさらなる代替的なＣＭＯＳＩＣチップ実装のブロック図を例示した図である。
図２４は、本開示の別の発明態様による、ｎ−チャンネルｃｈｅｍＦＥＴが実装され、ｎ−チャンネルＭＯＳＦＥＴを伴う図９のピクセル設計を例示した図である。
図２５は、本開示の他の発明態様による代替的なピクセル設計および関連する列カラムを例示した図である。 図２６は、本開示の他の発明態様による代替的なピクセル設計および関連する列カラムを例示した図である。 図２７は、本開示の他の発明態様による代替的なピクセル設計および関連する列カラムを例示した図である。
図２８Ａは、アレイ構造の３次元的な可視化を補うための、本開示で用いられるマイクロウェルアレイの一部の等角図であり、円形のウェルおよび角型のウェルを示している。 図２８Ｂは、アレイ構造の３次元的な可視化を補うための、本開示で用いられるマイクロウェルアレイの一部の等角図であり、円形のウェルおよび角型のウェルを示している。
図２９は、ＣＭＯＳダイ上の、個々のＩＳＦＥＴセンサアレイを示す、チップレイアウトの１つのコーナー（すなわち、左下の角）の平面図を示す。
図３０は、図２９に示したダイの一部に対応する、１センサ／１ウェルの態様についてのマスク（通常クロム）部分のレイアウトを例示した図である。
図３１は、４センサ／ウェルの態様についてのマスクのレイアウトに対応する図である。
図３２は、図３３Ａに示す基板上センサの活性アレイを囲むレジストのカラーまたは壁（または盆地（basin）（この語を地質学的意味で用いて））を構築するために、アレイを囲む領域をマスクするために使われる第２のマスクを例示した図である。
図３３は、生成された盆地の例示である。
図３３Ａは、マイクロウェルアレイを製造するための３層ＰＣＭプロセスの例である。
図３４は、流体インターフェースにセンサアレイを組み込んだ適した実験装置を模式的に示した図である。 図３５は図３４の装置のライン３５−３５’に沿った断面図である。 図３６は遠近法によって図３５を拡大した図である。 図３７は流体の流れをより可視化するために構造の一部をさらに拡大した図である。
図３８は、特定の構成のフローセル例における形成の初期段階であるエッチングされたフォトレジストを伴う基板の概略図である。
図３９は、図３８と一致するフローセルの第１の構成を提供するのに適したマスクの概略図である。 図４０は、図３８と一致するフローセルの第１の構成を提供するのに適したマスクの概略図である。 図４１は、図３８と一致するフローセルの第１の構成を提供するのに適したマスクの概略図である。
図４２装置例の部分的な等角断面図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図４３は、装置例の部分的な等角断面図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図４４は、図４３の拡大図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図４５は、装置例の部分的な等角断面図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図４６は、図４５の拡大図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図４７は、装置例の部分的な等角断面図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図４８は、図４７の拡大図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図４９は、装置例の部分的な等角断面図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図５０は、図４９の拡大図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図５１は、装置例の部分的な等角断面図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図５２は、図５１の拡大図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図５３は、装置例の部分的な等角断面図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図５４は、図５３の拡大図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。
図５５は、本明細書中に示す使用に対してチップ上に取り付ける流体装置を構築するための２層ガラス（またはプラスチック）配置の断面図である。 図５６は、本明細書中に示す使用に対してチップ上に取り付ける流体装置を構築するための２層ガラス（またはプラスチック）配置の断面図である。 図５７は、装置例の部分的な等角断面図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。 図５８は、図５７の拡大図であり、参照電極を導入する方法、および形態、フローセルおよびフローチャンバを示し、プラスチックおよびＰＤＭＳなどの物質の使用を示している。
図５９Ａは、フローセルを形成するための２ピース射出成形部品の２つの例のための部品を例示した図である。 図５９Ｂは、フローセルを形成するための２ピース射出成形部品の２つの例のための部品を例示した図である。 図５９Ｃは、フローセルを形成するための２ピース射出成形部品の２つの例のための部品を例示した図である。
図６０は、図５９Ａ〜５９Ｃのフローセルまたは他のフローセルなどのフローセルの下流へ、ステンレス鋼毛細管を電極として導入するための、断面模式図である。
図６１は、無理ピロリン酸（ＰＰｉ）の放出を伴う合成された核酸鎖へのｄＮＴＰの取り込みを模式的に例示した図である。
図６２は、本発明のマイクロ流体アレイへのビーズの装填を例示した図である。 図６３は、本発明のマイクロ流体アレイへのビーズの装填を例示した図である。 図６４は、本発明のマイクロ流体アレイへのビーズの装填を例示した図である。 図６５は、本発明のマイクロ流体アレイへのビーズの装填を例示した図である。 図６６は、本発明のマイクロ流体アレイへのビーズの装填を例示した図である。 図６７は、本発明のマイクロ流体アレイへのビーズの装填を例示した図である。 図６８は、本発明のマイクロ流体アレイへのビーズの装填を例示した図である。 図６９は、本発明のマイクロ流体アレイへのビーズの装填を例示した図である。 図７０は、本発明のマイクロ流体アレイへのビーズの装填を例示した図である。
図７１Ａは、テンプレート４に４塩基伸長をもたらすｄＡＴＰが（最初に）追加された後に発生する信号のピクセルを示すスクリーンキャプチャ（表１および２参照）（左パネル）および矢印で示したピクセルについての電圧対フレーム（または時間）のプロット（右パネル）である。
図７１Ｂは、テンプレート１内に次に４塩基伸長をもたらすｄＣＴＰが追加された後に発生する信号のピクセルを示すスクリーンキャプチャ（表１および２参照）（左パネル）および矢印で示したピクセルについての電圧対フレーム（または時間）のプロット（右パネル）である。
図７１Ｃは、テンプレート１、２および４の伸長をもたらすｄＧＴＰが追加された後に発生する信号のピクセルを示すスクリーンキャプチャ（表１および２参照）（左パネル）および矢印で示したピクセルについての電圧対フレーム（または時間）のプロット（右パネル）である。
図７１Ｄは、ｄＴＴＰが追加され、全ての４テンプレートにおいてランオフが発生（４種全てのｄＮＴＰの存在による）した後に発生する信号のピクセルを示すスクリーンキャプチャ（表１および２参照）（左パネル）および矢印で示したピクセルについての電圧対フレーム（または時間）のプロット（右パネル）である。
以下は、分析物測定用大規模ｃｈｅｍＦＥＴアレイに関し、関連する概念、あるいは態様、発明方法および装置についてより詳細に説明したものである。上記および以下に詳細に示される様々な概念は、多数の方法のいずれかで実現することができ、開示された概念は実現化の特別な方法を限定するものではないと理解されるべきである。具体的な実装および用途の例は、主として説明目的で提供する。
本開示による様々な発明態様は、少なくとも部分的に、マイクロエレクトロニクスの能力とマイクロ流体システムの生体適合性を組み合わせた半導体ベース／マイクロ流体ハイブリッドシステムに関する。以下のいくつかの例において、ハイブリッドシステムのマイクロエレクトロニクス部分は、例示の目的でＣＭＯＳ技術によって実装する。しかしながら、本開示は、この点に限定することを意図するものではなく、他の半導体ベース技術が明細書中に示すシステムのマイクロエレクトロニクス部分の様々な側面を実現するために用いられてもよいと理解されるべきである。
本明細書中に示す１つの態様は、化学感応性電界効果トランジスタ（ｃｈｅｍＦＥＴ）の大規模アレイ（例えば２次元アレイ）に関し、アレイの個々のｃｈｅｍＦＥＴセンサ素子または「ピクセル」は、アレイに近接して起こる化学的および／または生物学的プロセス（化学反応、細胞培養、神経活性、核酸シークエンシング等）の宿主における分析濃度変化を検出するよう構成される。以下のより詳細な説明に示す様々な態様によって意図されるｃｈｅｍＦＥＴの例は、イオン感応性電界効果トランジスタ（ＩＳＦＥＴ）および酵素感応性電界効果トランジスタ（ＥＳＦＥＴ）を含むが、これらに限定されない。１つの典型的な実装において、１または２以上のマイクロ流体構造は、ｃｈｅｍＦＥＴセンサアレイ上に対象とする分析物が生成されうる化学反応の保持および／または閉じ込めを提供するために製造される。例えば、１つの実装において、マイクロ流体構造は、アレイの１または２以上のセンサ上に配置される「ウェル」（例えば、小型反応チャンバ）として構成し、所定のウェルがその上に配置された１または２以上のセンサが所定のウェル内の分析物の検出および濃度の測定を行うようにしてもよい。
いくつかの態様においては、ｃｈｅｍＦＥＴアレイ／マイクロ流体ハイブリッド構造は、核酸を含む対象溶液／物質の分析に用いてもよい。例えば、かかる構造は核酸シークエンシングを利用する多数の方法において、核酸を処理するために用いることができる。様々な側面において、かかるシークエンシングは、核酸フラグメント中の単一ヌクレオチド多型検出、核酸発現プロファイル（２または３以上の状態間での核酸発現プロファイルの比較すること、疾患および正常組織間の比較、薬剤、酵素、照射または化学的処理の未処理および処理組織間を比較すること）、ハプロタイピング（ヒト対象の２つの各対立遺伝子における遺伝子または遺伝子の変化を比較すること）、核型分析（試験組織中の１または２以上の遺伝子、通常は先天性異常を検出するために受胎前の胚／胎児由来の遺伝子を、「正常な」核型被検体と診断学的に比較すること）、および遺伝子型決定（ある種の第１の個体中の１または２以上の遺伝子を同一種の他の個体中の同じ遺伝子と比較すること）のために、核酸配列の同一性を決定するために行うことができる。しかしながら、本明細書に示す概念のいくつかの具体例は核酸処理のコンテキストに適用される一方、本明細書に示すｃｈｅｍＦＥＴセンサアレイに関する概念の用途は、これらの例に限定されないことが理解されるべきである。
図８は、本開示の１つの発明態様による、大規模ｃｈｅｍＦＥＴアレイを含む核酸処理システム１０００を一般的に例示するものである。以下の説明には、アレイのｃｈｅｍＦＥＴセンサは、例示を目的として、水素イオン濃度を検出するために構成されたＩＳＦＥＴを示す。しかしながら、本開示はこの点において限定されるものではなく、ＩＳＦＥＴが具体例として用いられる明細書中に示されるいずれの態様においても、他の種類のｃｈｅｍＦＥＴのを同様に代替的な態様において用いることができると理解すべきである。１つの側面において、システム１０００は、ＩＳＦＥＴセンサアレイ１００およびマイクロ流体フローセル２００を含む半導体／マイクロ流体ハイブリッド構造３００を含む。別の側面において、フローセル２００は、多くのシークエンシング試薬２７２（例えば、塩基ｄＡＴＰ、ｄＣＴＰ、ｄＧＴＰ、ｄＴＴＰおよび他の試薬）のフローセルへの制御された流入を介して、フローセル内に配置された核酸テンプレートのシークエンシングが促進されるように構成される。図８に示すとおり、シークエンシング試薬のフローセル２００への流入は、コンピュータ２６０によって制御される１または２以上のバルブ２７０および１または２以上のポンプ２７４を介して行うことができる。
図８のシステム１０００において、１つの態様によるＩＳＦＥＴセンサアレイ１００は、シークエンシング試薬２７２を構成する１または２以上の塩基と核酸テンプレートとの間の化学反応によって、フローセル２００の異なる部分で生じるｐＨ変化をモニターする。以下により詳細に述べる他の態様において、ＦＥＴセンサアレイは、対象とする化学反応について関連する情報を提供しうる他の分析物の検出のために特別に構成されてもよい。アレイコントローラ２５０（これもコンピュータ２６０の制御下である）を介して、ＩＳＦＥＴアレイは、分析物測定に関するデータを取得するように制御され、収集されたデータは核酸テンプレートの処理に関する貴重な情報を生成するために処理されうる。例えば、１つの実装において、ｐＨ変化は一般的に、核酸テンプレートに加えられた特定の型の塩基（例えば、ｄＡＴＰ、ｄＣＴＰ、ｄＧＴＰ、ｄＴＴＰの中の１つ）の数に比例する。かかるｐＨ変化は、所与の塩基の型とテンプレートとの間の反応に近接するアレイ１００の１または２以上のＩＳＦＥＴの出力電圧の変化で表すことができる。こうして、アレイの所与のピクセルの電圧変化の度合いは、所与のピクセル上のフローセルに配置されたテンプレートに加えられた特定の型の塩基の数を決定するために用いることができる。
１つの側面において、図８に示すシステム１０００のフローセル２００は、ＩＳＦＥＴアレイ１００の対応するセンサ上に配置される多くのウェル（図８には非表示）を含んでもよい。多くの技術を、様々な処理物質をかかるフローセルのウェルへの流入に用いることができる。例えば、まず、核酸テンプレートを含む「ビーズ」をウェル内に遠心することによって、シークエンシングする核酸をフローセルに装填することができる。あるいは、かかるビーズは重力によってウェルへ入ることができる。別の例において、ビーズを用いる代わりに、ウェルをプライマーペアのセットで被覆し、核酸テンプレートを、プライマーペアを補うアダプターと共にフローセルに提供してもよい（固定化物質は、センサアレイ１００に、またはチップパッケージの部分としての個々のダイに、または核酸の処理直前に添加することができる）。ゾルゲルを含む他の方法を、ＩＳＦＥＴアレイ１００の表面付近の核酸テンプレートを固定化するために用いてもよい。
ひとたび核酸テンプレートをフローセル２００のそれぞれのウェルに装填したら、次にブリッジ増幅をウェル内で行うことができ、生成物を変性させ、次いで合成またはライゲーションによってシークエンシングを行うことができる。ウェル（ウェル内に生成物を捕獲している状態）内における他の増幅方法が想定され、ローリングサークル増幅、またはＰＣＲなどの等温または非等温増幅を用いる方法を含む。図８に示すとおり、塩基を含む試薬を、フローセルに流入させ（例えば、コンピュータ制御バルブ２７０およびポンプ２７４を介して）、ウェル中に拡散してもよく、またはインクジェットなどの他の方法によってフローセルに加えてもよい。さらに別の例において、フローセル２００はウェルを含まなくてもよく、試薬の拡散特性は、ＩＳＦＥＴアレイ１００のそれぞれのセンサ間のクロストークを制限するのに利用することができる。
つまり、図８のシステムにおけるフローセル２００は、１または２以上の分析物をＩＳＦＥＴアレイ１００に近接して提供する多様な方法で構成することができる。例えば、核酸テンプレート（ＤＮＡ）は、センサアレイ１００の１または２以上のピクセルに適切に近接して直接付着させ、もしくは適用してもよく、またはセンサアレイ上に配置された支持物質（例えば、１または２以上の「ビーズ」）上に存在してもよい。処理試薬（例えば、酵素）もまた、センサ上に直接配置しても、またはアレイに近接する１または２以上の個体支持体上に配置してもよく、デバイスは、酵素がセンサで検出可能な生成物（例えば、イオン濃度変化）をもたらす多くのバイオセンサ用途にウェルまたはビーズなしで用いることができる。
図８に示すシステム１０００のＩＳＦＥＴアレイ１００に関して、１つの態様において、アレイ１００は、標準のＣＭＯＳプロセス（例えば、０．３５マイクロメータープロセス、０．１８マイクロメータープロセス）を用いて設計および製造される集積回路として実装され、１または２以上の分析物をモニター／測定するために必要とされる全てのセンサおよび電子機器を含む。図１を再度参照すると、ＩＳＦＥＴアレイ１００に関連して用いられる１または２以上の参照電極７６は、アレイ１００のそれぞれのＩＳＦＥＴに近接する分析物の濃度変化の比較の対照となるベースラインを構築するために、フローセル２００中（例えば、フローセルの未使用セル内に配置される）に配置されても、または別の標準（例えば、シークエンシング試薬１７２）に暴露されてもよい。参照電極７６は、アレイ１００から得られる電圧信号に基づく分析物測定を促進するために、アレイ１００、アレイコントローラ２５０または直接コンピュータ２６０と電気的に接続することができる。いくつかの実装において、以下にさらに述べるとおり、ＩＳＦＥＴ出力信号測定のための電気的標準を構築するために、参照電極は電気接地または他の所定の電位と接続していてもよく、または参照電極電圧は接地に対して測定してもよい。
ＩＳＦＥＴアレイ１００は、１または２次元アレイとして、いかなる特定の大きさにも限定されず、わずか２〜２５６ピクセルを含み（例えば、２次元実装１６×１６ピクセル）または５４メガピクセルもの数（２次元実装７４００×７４００ピクセル）、またはさらに多くの数のものを製造し、本明細書に開示する概念に従う様々な化学的／生物学的分析目的のために用いてもよい。図８に示す１つの典型的なシステムの態様において、アレイの各ＩＳＦＥＴセンサは、水素イオンの検出のために構成されてもよい。しかしながら、本開示はこの点において限定されるものではなく、ＩＳＦＥＴセンサアレイの各センサは、多様な用途のための他の種類のイオン濃度に対する感応性のために、特別に構成されてもよいと理解されるべきである（例えば、ナトリウム、銀、鉄、ホウ素、ヨウ素、カルシウムまたは硝酸などの他のイオンに感応性の材料が知られている）。
より一般的には、本開示の様々な態様によるｃｈｅｍＦＥＴアレイは、分析物／化学物質の種類の１または２以上を検出するために構成されてもよい。１つの態様において、アレイの１つ以上のｃｈｅｍＦＥＴは、１または２以上の結合事象（例えば、核酸シークエンシングプロセスに関する）を表す１または２以上の分析物を検出するために構成され、他の態様では所与のアレイの異なるｃｈｅｍＦＥＴが異なる分析物を検出するために構成される。例えば、１つの態様において、アレイの１または２以上のセンサ（ピクセル）が、第１の分析物に対して化学感応性があるように構成された第１の型のｃｈｅｍＦＥＴを含んでもよく、またアレイの他の１または２以上のセンサが、第１の分析物とは異なる第２の分析物に対して化学感応性があるように構成された第２の型のｃｈｅｍＦＥＴを含んでもよい。１つの典型的な実装において、第１の分析物は核酸シークエンシングプロセスに関する結合事象を表し、第２の分析物が核酸シークエンシングプロセスに関する第２の結合事象を表すことができる。もちろん、２を超える異なる種類のｃｈｅｍＦＥＴが、異なる種類の分析物／結合事象を検出または測定するための任意の所与のアレイに用いられてもよいと理解されるべきである。一般的に、本明細書に示すセンサアレイのいかなる態様においても、所与のセンサアレイが「均一」であり、同じ種類の分析物（例えば、ｐＨまたは他のイオン）を検出および／または測定するために、実質的に類似または同一の種類のｃｈｅｍＦＥＴを含んでもよく、またはセンサアレイが「不均一」であり、異なる種類の分析物を検出および／または測定するために、実質的に異なる種類のｃｈｅｍＦＥＴを含んでもよいことが理解されるべきである。説明を簡潔にするために、再度以下にセンサアレイの様々な態様においてＩＳＦＥＴの例を示すが、本開示は、この点において限定されず、分析物検出のためにいくつもの他の選択肢を以下で詳細に示す（例えば、図１１Ａに関して）。
０．３５マイクロメーターＣＭＯＳプロセス技術（またはより小さい形状サイズが可能なＣＭＯＳプロセス技術）に基づく典型的な実装において、ＩＳＦＥＴアレイ１００の各ピクセルは、ＩＳＦＥＴを含み、有効／選択コンポーネントを伴い、また約１０マイクロメーター×１０マイクロメーター（すなわち、１００平方マイクロメーター）以下のアレイ表面上の面積を占めてもよい。つまり、１０マイクロメーターオーダーのピッチ（ピクセル間隔）を有するアレイを実現してもよい。０．３５マイクロメーターＣＭＯＳプロセス技術を用いる１０マイクロメーター以下のオーダーのアレイピッチは、少なくとも１２マイクロメーターまたはそれより大きいピクセルサイズをもたらす従来のＩＳＦＥＳＴアレイ製造の試みに対して、サイズ削減に関して顕著な改善をもたらす。
より具体的には、本明細書に示す発明概念に基づき、以下により詳細に示すいくつかの態様において、約９マイクロメーターのアレイピッチは、行および列選択ならびにバイアス／読取り電子機器を伴って、２５６，０００ピクセル（すなわち、５１２×５１２アレイ）以上を含むＩＳＦＥＴアレイを、７ミリメーター×７ミリメーターの半導体ダイに製造すること、また４百万ピクセル以上（すなわち、２０４８×２０４８アレイで、４メガピクセル以上）を含む類似のセンサアレイを２１ミリメーター×２１ミリメーターの半導体ダイに製造することを可能にする。他の例において、約５マイクロメーターのアレイピッチは、約１．５５メガピクセル（すなわち、１３４８×１３４８アレイ）を含むＩＳＦＥＴセンサアレイを、電子機器を伴って、９ミリメーター×９ミリメーターの半導体ダイに作製すること、また、１４メガピクセルを有するＩＳＦＥＴセンサアレイを、電子機器を伴って、２２ミリメーター×２２ミリメーターの半導体ダイに製造することを可能にする。さらに他の態様では、０．３５マイクロメーターを下回る形状サイズが可能であるＣＭＯＳ製造プロセス（例えば、０．１８マイクロメーターＣＭＯＳプロセス技術）を用いて、５マイクロメータを大幅に下回るピッチのＩＳＦＥＴセンサアレイを作製することができ（例えば、２．６マイクロメーターのアレイピッチあるいは８または９平方マイクロメーターのピクセル面積）、これは超高密度のＩＳＦＥＴアレイを提供する。もちろん、１０マイクロメーターをはるかに超えるピクセルサイズ（例えば、約２０、５０、１００マイクロメーターまたはそれ以上のオーダー）が、本開示によるｃｈｅｍＦＥＴアレイの様々な態様において実装されてもよいと理解されるべきである。
図８に示すシステムの他の側面において、１または２以上のアレイコントローラ２５０が、ＩＳＦＥＴアレイを動作させるために用いられる（例えば、分析物測定結果を示す出力信号を得るためにアレイの各ピクセルを選択／有効化すること）。様々な態様において、１または２以上のアレイコントローラを構成する１または２以上のコンポーネントは、アレイ自身のピクセル素子と一緒に、アレイと同じ集積回路（ＩＣ）チップ上だが当該ＩＣチップの異なる部分またはオフチップに実装される。アレイ制御に関し、ＩＳＦＥＴ出力信号のアナログ−デジタル変換は、ＩＳＦＥＴアレイと同じ集積回路上に実装されているが、センサアレイ領域の外部に配置された回路によって行われる（センサアレイ領域の外部にアナログ−デジタル変換回路を配置することで、より小さいピッチおよびこれによる多数のセンサを収容することが可能になり、ノイズも減少する）。以下にさらに示す様々な典型的な実装態様において、アナログ−デジタル変換は、必要とされる信号ダイナミックレンジに応じて、４ビット、８ビット、１２ビット、１６ビットまたは他のビット分解能であることが可能である。
核酸処理に関する１または２以上の分析物測定のための典型的なシステム１０００における、ｃｈｅｍＦＥＴ（例えば、ＩＳＦＥＴ）アレイ１００の役割の一般的な概略は上述のとおりであるが、以下には核酸処理を含むがこれに限定されない多様な用途に用いることができる本開示の様々な発明態様の典型的なｃｈｅｍＦＥＴアレイをより詳細に説明する。再度、例示を目的として、本開示のｃｈｅｍＦＥＴアレイをＩＳＦＥＴの典型的な例を用いて説明するが、他の種類のｃｈｅｍＦＥＴアレイを代替的な態様において用いることができる。
上記のとおり、本開示の様々な発明態様は、大幅にピクセルサイズおよびアレイピッチを減少させ、これにより所与の半導体ダイサイズに対するＩＳＦＥＴアレイのピクセル数を増やすために（すなわち、ピクセル密度を増やす）、図１〜７に関して上述したMilgrew et alのＩＳＦＥＴアレイ設計を特別に改良し、他の従来のＩＳＦＥＴアレイ設計も同様に改良した。いくつかの実装において、ピクセル密度の増加は、一方で、１または２以上の分析物の１または２以上の化学的特性に関するそれぞれの測定結果に対応する出力信号の信号対雑音比（ＳＮＲ）およびかかる出力信号をアレイから読み取ることができる速度の増加を伴う。特に、本発明者らは、ｃｈｅｍＦＥＴの線形性に対する要件を緩和すること、およびより限られた信号出力／測定範囲（例えば、１〜１４よりもむしろ約７〜９のｐＨ範囲に対応する信号出力）に絞ることによって、個々のピクセルの複雑性およびサイズが大幅に削減され、これにより超大規模高密度ＩＳＦＥＴアレイの実現が促進されることを認識し、理解している。
この目的のために、図９は本開示の１つの発明態様によるＩＳＦＥＴアレイの１つの列である１０２ｊを例示し、ここではＩＳＦＥＴピクセル設計は小さいピクセルサイズを容易にするためにかなり単純化されている。列１０２ｊは、ｎ個のピクセルを含み、最初と最後のピクセルが１０５１および１０５ｎとして図９に示されている。さらに図１３に関して以下で述べるとおり、図９に示す列設計に基づく完全な２次元ＩＳＦＥＴアレイは、連続したピクセルの列が一般的に隣り合って配置されたｍ個のかかる列１０２ｊを（ｊ＝１、２、３、・・・、ｍ）を含む。
図９に示す態様の１つの側面は、列１０２ｊの１０５１〜１０５ｎの各ピクセルが、３つのコンポーネント、すなわち、ＩＳＦＥＴ１５０（またＱ１とも表記する）およびＭＯＳＦＥＴスイッチＱ２およびＱ３を含む。ＭＯＳＦＥＴスイッチＱ２およびＱ３は、列１０２ｊの所与のピクセルを有効化または選択するために、両方ともｎ行選択信号（
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 から
Figure 0005643277
 、負論理）の１つに応答する。列の全てのピクセルにあてはまる例として、ピクセル１０５１を用いると、トランジスタスイッチＱ３は、ライン１１８１を介して対応する行選択信号を受け取ると、ライン１１２１を介して制御可能電源１０６ｊと、ＩＳＦＥＴ１５０のソースとを接続する。トランジスタスイッチＱ２は、対応する行選択信号を受け取ると、ライン１１４１を介して、ＩＳＦＥＴ１５０のソースと列バイアス／読取り回路１１０ｊを接続する。ＩＳＦＥＴ１５０のドレインはライン１１６１を介して直接バイアス／読取り回路と接続する。こうして、ピクセルあたり４つの信号、すなわちライン１１２１、１１４１、１１６１および１１８１のみが、ピクセル１０５１の３つのコンポーネントを作動させるために必要とされる。ｍ列のアレイにおいて、所与の行選択信号は、各列の１つのピクセルに同時に印加される（例えば、各列の同じ位置）。
図９に示すとおり、１つの態様による列１０２ｊの設計は、上述した図３に示すMilgrew et alの設計に類似した一般的な原理に基づいている。特に、各ピクセルのＩＳＦＥＴは、有効になると、上記式（３）に従い有効なピクセルからの出力信号ＶＳｊを取得するために、一定のドレイン電流ＩＤｊと一定のドレイン−ソース電圧ＶＤＳｊが設定される。このために、列１０２ｊは、アナログ回路正電源電圧ＶＤＤＡに接続され、バイアス電圧ＶＢ１に応答する、有効なピクセルのＩＳＦＥＴに一定のドレイン電流ＩＤｊを提供するために、列の全てのピクセルによって共有される制御可能電源１０６ｊを含む。１つの側面において、電源１０６ｊは、２つの長いチャンネル長および高出力インピーダンスＭＯＳＦＥＴを含むカレントミラーとして実装される。列はまた、有効なピクセルのＩＳＦＥＴに一定のドレイン−ソース電圧を提供するために、列の全てのピクセルによってまた共有されるバイアス／読取り回路１１０ｊを含む。バイアス／読取り回路１１０ｊはケルビンブリッジ形態に基づき、バッファ増幅器として配置される２つの演算増幅器１０７Ａ（Ａ１）および１０７Ｂ（Ａ２）を含み、アナログ回路正電源電圧ＶＤＤＡおよびアナログ接地電源電圧ＶＳＳＡと接続される。バイアス／読取り回路はまた、アナログ接地ＶＳＳＡと接続され、バイアス電圧ＶＢ２に応答する制御可能な電流シンク１０８ｊ（電源１０６ｊと類似）と、ダイオード接続ＭＯＳＦＥＴＱ６とを含む。バイアス電圧ＶＢ１およびＶＢ２は、相補的なソースおよびシンク電流を提供するために提携して（in tandem）設定／制御される。電流シンク１０８ｊによる消費電流の結果ダイオード接続ＭＯＳＦＥＴＱ６の両端（across）で発生した電圧は、演算増幅器によって、一定のドレイン−ソース電圧ＶＤＳＪとして、有効なピクセルのＩＳＦＥＴのドレインおよびソース間に生じるように強制される。
図９のバイアス／読取り回路１１０ｊ内にダイオード接続ＭＯＳＦＥＴＱ６を用いることは、図３に図示するMilgrew et alの設計に示される抵抗ＲＳＤｊよりも、顕著な利点をＣＭＯＳ製造プロセスに提供する。具体的には、マッチング抵抗器は一般的には、±２０％オーダーの許容誤差で製造することができるが、一方ＣＭＯＳ作製におけるＭＯＳＦＥＴマッチングは±１％またはそれよりよいオーダーである。一定のＩＳＦＥＴドレイン−ソース電圧ＶＤＳｊを提供する役割をするコンポーネントが列間で(from column to column)マッチングできる度合いが、列間における測定精度（例えば、オフセット）に顕著な影響を与える。そのため、抵抗器よりむしろＭＯＳＦＥＴＱ６を用いることは、列間の測定オフセットをかなり緩和する。さらに、抵抗器とＩＳＦＥＴの熱ドリフト特性はかなり異なる一方、ＭＯＳＦＥＴとＩＳＦＥＴの熱ドリフト特性は、事実上同一でないが、実質的に類似しており、ＭＯＳＦＥＴＱ６における熱ドリフトはＩＳＦＥＴからの熱ドラフトを実質的に削除し、アレイ温度の変化に対してより優れた測定安定性をもたらす。
図９において、列バイアス／読取り回路１１０ｊはまた、列からの出力信号ＶＣＯＬｊを提供するサンプリング／保持（hold）およびバッファ回路を含む。特に、ピクセル１０５１から１０５ｎの１つのピクセルが各ピクセル内のトランジスタＱ２およびＱ３を介して有効化または選択された後、増幅器１０７Ａ（Ａ１）の出力、すなわちＶＳｊは、列サンプリングおよび保持キャパシタＣＳｈに、列サンプリングおよび保持信号ＣＯＬ ＳＨに応答するスイッチ動作を介して蓄積される。サンプリングおよび保持キャパシタに適した静電容量の例は、限定はされないが、約５００ｆＦ〜２ｐＦの範囲を含む。サンプリングされた電圧は、列出力バッファ増幅器１１１ｊ（ＢＵＦ）を介してバッファされ、列出力信号ＶＣＯＬｊとして提供される。図９に示すとおり、参照電圧ＶＲＥＦは、制御信号に応答するスイッチＣＡＬを介して、バッファ増幅器１１１ｊに印加され、バッファ増幅器１１１ｊによる列間の不均一性の特徴づけを促進し、こうして読取り後のデータ修正を可能にする。
図９Ａは、バイアス／読取り回路１１０ｊの１つの増幅器１０７Ａについて典型的な回路図を例示し、（増幅器１０７Ｂが同様に実装されている）、図９Ｂは、１０７Ａおよび１０７Ｂの増幅器バイアスとバンド幅のグラフである。図９Ａに示すとおり、増幅器１０７Ａは、９個のＭＯＳＦＥＴ（Ｍ１からＭ９）をベースに複数のカレントミラーの配置を用い、ユニティーゲインバッファとして構成され、ここで増幅器の入力および出力は一般的にＩＮ＋およびＶＯＵＴとそれぞれ表記される。バイアス電圧ＶＢ４（対応するバイアス電流を示す）は、増幅器のトランスインピーダンスを制御し、バンド幅制御としても働く（すなわち、電流の増加とともにバンド幅が大きくなる）。再度図９を参照すると、サンプリングおよび保持キャパシタＣｓｈによって、増幅器１０７Ａの出力は、サンプリングおよび保持スイッチが閉じた場合に実質的にフィルタを動作させる（drive）。したがって、かなりの高データ速度を達成するために、バイアス電圧ＶＢ４を、より高いバイアス電流および増幅器のバンド幅を大きくするよう調整することができる。図９Ｂから、いくつかの典型的な実装において、少なくとも４０ＭＨｚであり、かつ顕著に大きい増幅器バンド幅が実現されうることが認められる。いくつかの実装において、１００ＭＨｚもの増幅器バンド幅は、高データ取得速度および比較的低いピクセルサンプルまたは滞留時間（例えば、１０〜２０マイクロセカンドオーダー）を促進するのに適しているだろう。
図９に示す態様の別の側面において、図３に示すMilgrew et alのピクセル設計とは異なり、ピクセル１０５１から１０５ｎは、ｎ−チャンネルとｐ−チャンネルの両方を必要とする任意の伝達ゲートまたは他のドライブも含まい。特に、この態様のピクセル１０５１から１０５ｎは、同じ種類のＦＥＴデバイスを含む（すなわち、ｎ−チャンネルのみまたはｐ−チャンネルのみ）。例示を目的として、図９に示す１０５１から１０５ｎは、ｐ−チャンネルコンポーネントのみ、すなわち、２つのｐ−チャンネルＭＯＳＦＥＴＱ２およびＱ３ならびにｐ−チャンネルＩＳＦＥＴ１５０を含むものとして示す。ＩＳＦＥＴのソースとバイアス／読取り回路１１０ｊを接続するために伝達ゲートを用いないことによって、ＩＳＦＥＴ出力信号に対するいくらかのダイナミックレンジが犠牲になりうる。しかしながら、本発明者らは、いくらかの出力信号のダイナミックレンジをないものとすることを可能にすること（およびこれによりｐＨなどの所与の化学的特性の測定範囲を制限することを可能にすること）によって、各ピクセルにおける異なる種類のＦＥＴデバイスの要件（ｎ−チャンネルとｐ−チャンネルの両方）は排除され、ピクセルコンポーネント数が減少することを認識し、理解している。図１０〜１２に関して以下でより詳細に示すとおり、これはピクセルサイズの減少を容易にする。このように、１つの側面において、ダイナミックレンジの減少とより小さいピクセルサイズとの間に有益なトレードオフが存在する。
図９に示す態様のさらに別の側面において、Milgrew et alのピクセル設計とは異なり、各ピクセル１０５１から１０５ｎのＩＳＦＥＴ１５０は、ソースとつながるボディ接続をもたない（すなわち、動作中にＩＳＦＥＴのボディ接続とソースを同じ電位に強制されるようなボディ接続とＩＳＦＥＴのソースを接続する電気伝導体がない）。それどころか、アレイの全ＩＳＦＥＴのボディ接続は、互いに連結して、ボディバイアス電圧ＶＢＯＤＹにつながる。図９に明確に示してはいないが、ＭＯＳＦＥＴＱ２およびＱ３に対するボディ接続も同様に、それぞれのソースにはつながっておらず、ボディバイアス電圧ＶＢＯＤＹにつながっている。全てｐ−チャンネルコンポーネントを有するピクセルに基づく１つの典型的な実装において、図１７に関して以下で述べるとおり、ボディバイアス電圧ＶＢＯＤＹはアレイに適用可能な最大電圧（例えば、ＶＤＤＡ）に接続することができる。
各ＩＳＦＥＴのボディ接続がそのソースとつながっていないことによって、０でないソース−ボディ電圧ＶＳＢは、図１に関して上述した「ボディ効果」を引き起こし、非線形関係でＩＳＦＥＴの閾値電圧ＶＴＨに影響を与える（そうして式（３）に従い、ｐＨなどの化学的特性の測定結果に影響を与え得る）。しかしながら、本発明者らは減少させたＩＳＦＥＴ出力信号ダイナミックレンジに注目することによって、ＩＳＦＥＴ中で０でないソース−ボディ電圧ＶＳＢから発生しうるボディ効果が、比較的小さくなり得ることを認識し、理解している。こうして、減少させたダイナミックレンジで生じうるいくらかの測定の非線形性は、有意でないとして無視するか、考慮に入れて補正してもよい（例えば、図１７に関して以下にさらに詳細に述べるとおり、アレイ較正およびデータ処理技術を介して）。発明者らはまた、各ＩＳＦＥＴソースがボディ接続とつながっていないことによって、図１０〜１２に関して以下で示すとおり、ピクセルを構成する全てのＦＥＴが共通のボディ接続を共有することができ、これによりさらにピクセルサイズの減少を容易にすることができる。したがって、別の側面において、減少した線形性とピクセルサイズとの間に有益なトレードオフが存在する。
図１０は、本開示の１つの態様による図９に示すピクセル１０５１のチップレイアウト設計の平面図を例示するものである。図１１Ａは、図１０に示すピクセルのＩ−−Ｉの線に沿った複合断面図を例示するものであり、図１０の右半分におけるＩＩ−−ＩＩの線間およびＩＩＩ−−ＩＩＩの線間のさらなる要素を含み、ピクセル配置の層間図を例示し、また図１２Aから１２Lは、図１１Aに示す層間図の平面図を示す（図１２Aから１２Lの各イメージは、図１０に示すピクセルレイアウト設計を作成するために１つずつ上に積層されている）。１つの典型的な実装において、図１０〜１２に示すピクセル設計は、標準的な４−メタル、２−ポリ、０．３５マイクロメーターＣＭＯＳプロセスを用い、図１０に示す約９マイクロメーターの寸法「ｅ」および約７マイクロメーターのＩＳＦＥＴ検出（sensitive）部分に対応する寸法「ｆ」を有する幾何学的に正方形のピクセルを提供して実現することができる。
図１０の平面図において、ＩＳＦＥＴ１５０（図１０にＱ１と表記）は、一般的にピクセル例の右中心部を占め、ゲート、ソースおよびドレインの各位置を、Ｑ１Ｇ、Ｑ１ＳおよびＱ１Ｄで示す。ＭＯＳＦＥＴＱ２およびＱ３は一般的にピクセル例の左中心部を占め、ＭＯＳＦＥＴＱ２のゲートおよびソースを、Ｑ２ＧおよびＱ２Ｓで表し、ＭＯＳＦＥＴＱ３のゲートおよびソースを、Ｑ３ＧおよびＱ３Ｓで表す。図１０に示すレイアウトの１つの側面において、ＭＯＳＦＥＴＱ２およびＱ３は、Ｑ２／３Ｄで示されるドレインを共有する。別の側面において、図１０の平面図から、ＩＳＦＥＴはそのチャンネルがピクセルの第１の軸に沿うように形成され（例えば、ラインＩ――Ｉに平行）、一方ＭＯＳＦＥＴＱ２およびＱ３はそのチャンネルがピクセルの第１の軸と垂直な第２の軸に沿うように形成されていると一般的に見ることができる。図１０はまた、ピクセルを動作させるために必要とされる４つのライン、すなわち、Ｑ３のソ−スと接続するライン１１２１、Ｑ２のソ−スと接続するライン１１４１、ＩＳＦＥＴのドレインと接続するライン１１６１ならびにＱ２およびＱ３のゲートと接続する行選択ライン１１８１を示す。図９を参照すると、所与の列における全てのピクセルがライン１１２、１１４および１１６を共有し（図１０においてピクセルを垂直に走っている）、また所与の行における全てのピクセルがライン１１８を共有していることが理解できる。こうして、図９のピクセル設計に基づく図１０に示すレイアウトにおいて、わずか４つの金属ラインのみが各ピクセルを横断（traverse）するために必要であることが理解できる。
ここで図１１Ａの断面図を参照すると、高ドープｐ−型領域１５６および１５８（図１０のラインＩ−−Ｉに沿って位置する）が、ｎウェル１５４内に、ＩＳＦＥＴのソース（Ｓ）およびドレイン（Ｄ）を構成し、その間には、ＩＳＦＥＴポリシリコンゲート１６４とゲート酸化物の下方に形成されたＩＳＦＥＴｐ−チャンネルがあるｎウェル領域１６０がある。図１０および１１に示す発明態様の１つの側面において、ピクセル１０５１の全てのＦＥＴコンポーネントは、ｐ型半導体基板１５２内に形成された単一のｎ型ウェル１５４内にｐ−チャンネルＦＥＴとして製造される。これは、Milgrew et alの設計とは異なり、１）ピクセル内に伝達ゲートが必要ないこと、２）ＩＳＦＥＴソースがｎ−ウェルのボディ接続につながっていないことにより可能である。より具体的には、図１０に示すとおり、高ドープｎ型領域１６２はｎ−ウェル１５４にボディ接続（Ｂ）を提供し、ボディ接続Ｂは、ピクセル１０５１の境界線周辺で、金属導体３３２と接続する。しかしながら、ボディ接続はＩＳＦＥＴのソース領域１５６と直接電気的に接続せず（すなわち、動作中にボディ接続とソースを同じ電位に強制するようなボディ接続とソースを接続する電気伝導体がない）、ボディ接続はピクセル内のどのコンポーネントのゲート、ソースおよびドレインとも電気的に接続しない。このように、ピクセルの他のｐ−チャンネルＦＥＴコンポーネント、すなわちＱ２およびＱ３は同じｎウェル１５４内に製造される。
図１１Ａの複合断面図には、高ドープｐ型領域１５９も示しており（図１０のラインＩ−−Ｉに沿って位置する）、ＭＯＳＦＥＴＱ２およびＱ３の共有ドレイン（Ｄ）に対応する。例示を目的として、ＭＯＳＦＥＴＱ３のポリシリコンゲート１６６も図１１Ａに示すが、このゲートは、図１０のラインＩ−−Ｉに沿っては位置せず、むしろ、ラインＩ−−Ｉに沿った断面図の裏面に位置する。しかしながら、簡潔化のため、図１０に示すＭＯＳＦＥＴＱ２およびＱ３の各ソースおよび同様にＱ２のゲートは、共有ドレインと同じ軸に沿って位置している（すなわち、図の面と垂直である）ため、図１１Ａには示さない（図１１Ａに示すとすれば、これらの要素は図１１Ａの複合断面図を過度に複雑にするだろう）。
図１１Ａに示す、基板、ゲート酸化物およびポリシリコン層の上方には、様々なピクセルコンポーネントと電気的な接続を構築するために多数のさらなる層が提供され、これは導電性ビア（conductive vias）を形成する、交互する金属層と酸化層とを含む。４−金属ＣＭＯＳプロセスにしたがって、これらの層は、図１１Ａにおいて、「コンタクト」、「金属１」、「ビア１」、「金属２」、「ビア２」、「金属３」、「ビア３」および「金属４」と表記する。ＩＳＦＥＴ電気的接続についてより分かりやすくするために、図１１Ａの複合断面図は、図１０の平面図の右側ラインＩＩ−−ＩＩとラインＩＩＩ−−ＩＩＩ間のピクセル製造のさらなる要素を示す。ＩＳＦＥＴの電気的接続に関して、最上部の金属層３０４は、ＩＳＦＥＴ検出領域１７８に対応し、上には分析物感応性パシベーション層１７２が配置される。最上部の金属層３０４は、図１に示す従来のＩＳＦＥＴ設計に関連する類似した方法で、ＩＳＦＥＴポリシリコンゲート１６４および介在する導体３０６、３０８、３１２、３１６、３２０、３２６および３３８と共にＩＳＦＥＴ「フローティングゲート」構造１７０を形成する。ＩＳＦＥＴドレインとの電気的な接続は、ライン１１６１と接続する導体３４０、３２８、３１８、３１４および３１０によって提供される。ＩＳＦＥＴソースは、ＭＯＳＦＥＴＱ２およびＱ３の共有ドレインと、導体３３４および３３６ならびに３２４を介して接続する（これらは図１０のラインＩ−−Ｉに位置する）。ボディ接続１６２〜ｎ−ウェル１５４間は、導体３３０および３２２を介して「金属１」層上のピクセル周辺で金属導体３２２と電気的に接続する。
上記のとおり、図１２Aから１２Lは、図１１Aに示す層間図の平面図を示したものである（図１２Aから１２Lの各イメージは、図１０に示すピクセルレイアウト設計を作成するために１つずつ上に積層されている）。図１２において、各層の文字入りの平面図と図１１Ａの断面図との対応は以下のとおりである：Ａ）ｎ型ウェル１５４、Ｂ）イオン注入部（インプラント）、Ｃ）拡散部（diffusion）、Ｄ）ポリシリコンゲート１６４（ＩＳＦＥＴ）および１６６（ＭＯＳＦＥＴＱ２およびＱ３）、Ｅ）コンタクト、Ｆ）金属１、Ｇ）ビア１、Ｈ）金属２、Ｉ）ビア２、Ｊ）金属３、Ｋ）ビア３、Ｌ）金属４（ＩＳＦＥＴゲートに接続する最上部の電極）。図１２Ａから１２Ｌに示す種々の参照番号は、図１１Ａの複合断面図に示すものと同一である。
このように、１つの態様による図１０、１１および１２Ａから１２Ｌに示すピクセルチップレイアウト設計は、同種のＦＥＴデバイスがピクセルの全てのコンポーネントのために用いられ、全てのコンポーネントが単一のウェルに実装され得ることを例示している。これは、ピクセルに必要な面積を劇的に減少させ、これにより、所与の面積におけるピクセル密度の増加が容易になる。
１つの典型的な実装において、ＩＳＦＥＴのゲート酸化物１６５は、約７５オングストロームオーダーの厚みで製造され、ゲート酸化物の１ユニット面積あたりの静電容量Ｃｏｘは４．５ｆＦ／μｍ２に引き上げられうる。さらに、ポリシリコンゲート１６４は、１．２μｍのチャンネル幅Ｗと０．３５〜０．６μｍのチャンネル長Ｌに対応する寸法で製造されてもよく（すなわち、Ｗ／Ｌは約２〜３．５の範囲）、領域１６０のドーピングは、ｐ−チャンネルのキャリア移動度が１９０ｃｍ２／Ｖ・ｓ（すなわち、１．９Ｅ１０μｍ２／Ｖ・ｓ）となるように選択されてもよい。上記式（２）から、これはＩＳＦＥＴトランスコンダクタンスパラメータβを約１７０〜３００μＡ／Ｖ２のオーダーにする。この典型的な実装の他の側面において、アナログ電源ＶＤＤＡは３．３ボルトであり、ＶＢ１およびＶＢ２は、５μＡオーダーで一定のＩＳＦＥＴドレイン電流ＩＤｊを提供するために、バイアスされる（いくつかの実装において、ＶＢ１およびＶＢ２は、約１μＡ〜２０μＡのドレイン電流を提供するように設定してもよい）。さらに、ＭＯＳＦＥＴＱ６（図９のバイアス／読取り回路１１０ｊ参照）は、所与のＩＤｊが５μＡ、両端の電圧が８００ｍＶ（すなわち、ＶＤＳｊ＝８００ｍＶ）となるように、チャンネルの幅と長さの比（例えば、Ｗ／Ｌが約５０）を調整する。式（３）から、典型的なパラメータに基づけば、これは、約０〜２Ｖの範囲にわたるＩＳＦＥＴ閾値電圧の変化に対して約０．５〜２．５Ｖの幅をもつピクセル出力電圧を提供する。
図１１Ａに示す分析物感応性パシベーション層１７２に関して、典型的なＣＭＯＳ実装において、パシベーション層は水素イオン濃度に顕著に感応性があってもよく、また窒化シリコン（Ｓｉ３Ｎ４）および／または酸窒化シリコンを含んでもよい。従来のＣＭＯＳプロセスにおいて、パシベーション層は、１または２以上のこれらの物質の連続蒸着によって形成されてもよく、一般的に、汚染から保護し、電気的安定性を向上するためにデバイスを処理または被覆することに用いてもよい。窒化シリコンおよび酸窒化シリコンの物性は、これらの物質を含むパシベーション層が、デバイス金属化を腐食および／またはデバイス操作を不安定化し得る、傷からの保護および水や塩の拡散を顕著にバリアするものである。窒化シリコンおよび／または酸窒化シリコンを含むパシベーション層は、ＩＳＦＥＴデバイスにおけるイオン感応性を提供する、それは、パシベーション層が、分析溶液に接触することによりプロトンを放出または受容することができる表面基を含み、これにより図１に関して上述したとおり表面電位およびデバイス閾値電圧ＶＴＨが変わる。
金属としてアルミニウム（セ氏約６５０度の融点をもつ）を含むＣＭＯＳプロセスでは、窒化シリコンおよび／または酸窒化シリコンパシベーション層は、プラズマ化学気相成長法（ＰＥＣＶＤ）で蒸着され、これは、セ氏２５０〜３５０度のグロー放電により、窒化シリコンまたは酸窒化シリコンを形成する構成ガスをイオン化し、ウェハ表面上で反応し、それぞれの物質のラミネートを形成する活性種を作り出す。１つの典型的なプロセスにおいて、約１．０〜１．５μｍのオーダーの厚みを有するパシベーション層は、最初に酸窒化シリコンの薄い層を蒸着し（０．２〜０．４μｍオーダー）、続いてわずかに厚い酸窒化シリコンを蒸着し（０．５μｍオーダー）、最後に窒化シリコン（０．５μｍオーダー）を蒸着して形成してもよい。ＰＥＣＶＤプロセスは低い蒸着温度を含むため、アルミニウム金属化は悪影響を受けない。
しかしながら、本発明者らは、低温度のＰＥＣＶＤプロセスは、従来のＣＭＯＳデバイスにとって適切なパシベーション層を提供する一方、低温度のプロセスが、一般的に低密度で多少ポーラスなパシベーション層をもたらし、いくつかの場合において、ＩＳＦＥＴ閾値電圧の安定性に悪影響を及ぼすことを認識し、理解している。特に、ＩＳＦＥＴデバイスの動作中、低密度ポーラスパシベーション層は、時間とともに溶液中の分析物または他の物質を吸収し飽和し始め、ＩＳＦＥＴ閾値電圧ＶＴＨにおいて、精度の高い測定を困難にする望ましくない時間依存性ドリフトを引き起こす。
上記の観点から、１つの態様において、本開示によるＩＳＦＥＴアレイを製造するために、アルミニウムの代わりにタングステンをもちいるＣＭＯＳプロセスを用いてもよい。タングステンの高い融点（セ氏３４００度以上）により、窒化シリコンまたは酸窒化シリコンパシベーション層のために、高温低圧化学気相成長法（ＬＰＣＶＤ）プロセス（例えばセ氏７００〜８００度）を用いることができる。ＬＰＣＶＤプロセスは一般的に、パシベーション層に、より高密度で低ポーラスな膜をもたらし、これにより、ＩＳＦＥＴ閾値電圧のドリフトを引き起こす分析溶液からのイオン吸収の悪影響を緩和する。
アルミニウムベースＣＭＯＳプロセスを用いる、本開示によるＩＳＦＥＴアレイの製造に用いるさらに別の態様において、図１１Ａに示すパシベーション層１７２は、従来のＣＭＯＳプロセスで一般的に用いられる範囲を超えて、他のさらなる蒸着および／または物質を含んでもよい。例えば、パシベーション層１７２は、初めに上記の窒化シリコンおよび／または酸窒化シリコンの低温プラズマ化学気相成長法（ＰＥＣＶＤ）を含んでもよい。本説明のために、この従来の蒸着をパシベーション層１７２の第１の部分１７２Ａとして、図１１Ａに示す。１つの態様において、第１の部分１７２Ａに続いて、１または２以上のパシベーション物質が、パシベーション層１７２全体の密度を増加させまたびポーラス（およびポーラスよる吸着）を減らすための少なくとも第２の部分１７２Ｂを形成するために蒸着される。１つの追加の部分１７２Ｂは図１１Ａに主として例示を意図して示すが、本開示がこの点において限定されるわけではなく、パシベーション層１７２全体は２または３以上の構成部分を含んでもよく、ここでは各部分が同じか異なる１または２以上の層／蒸着を含んでもよく、また各部分が類似または異なって構成されてもよいと理解されるべきである。
特に水素イオンに感応性がよいパシベーション層１７２の第２の部分１７２Ｂ（または他の追加の部分）として適した物質の例は、限定されないが、窒化シリコン、酸窒化シリコン、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ３Ｏ５）、酸化錫（ＳｎＯ２）および二酸化ケイ素（ＳｉＯ２）である。１つの側面において、第２の部分１７２Ｂ（または他の追加の部分）は、限定されずに、ＲＦスパッタリング、ＤＣマグネトロンスパッタリング、熱または電子ビーム蒸着およびイオンアシスト蒸着を含む多様な比較的低い温度プロセスを介して蒸着してもよい。別の側面において、第２の部分１７２Ｂの蒸着前に、第１の部分１７２Ａ上の自然酸化物を除去するために、プレスパッタリングエッチングプロセスを用いてもよい（あるいは、水素環境で昇温するなどの還元環境が、第１の部分１７２Ａ上の自然酸化物を除去するために用いられてもよい）。さらに、別の側面において、第２の部分１７２Ｂの厚さは、約０．０４μｍ〜０．０６μｍ（４００〜６００オングストローム）のオーダーであってもよく、第１の部分の厚さは、上記のとおり１．０〜１．５μｍのオーダーであってもよい。いくつかの典型的な実装において、第１の部分１７２Ａは、全てを含めた厚さが１．０〜１．５μｍの窒化シリコンおよび酸窒化シリコンの多数の層を含んでもよく、第２の部分１７２Ｂは、約４００〜６００オングストロームの酸化アルミニウムまたは酸化タンタルの単一層を含んでもよい。また、上記の典型的な厚さは、主として例示を意図するものであり、本開示がこれらの点において限定されるものではないと理解されるべきである。
このように、本明細書に示すｃｈｅｍＦＥＴアレイは様々な分析物を検出するために用いられ、そのために、多様な反応および／または相互作用をモニターすることができる。水素イオン検出（ｐＨ変化の形態で）に重点を置くことは、利便性および簡潔さのためであり、他の分析物（他のイオンを含む）がこれらの記載の中で水素の代わりになりうる。
本明細書に示すｃｈｅｍＦＥＴは、ＩＳＦＥＴを含み、それ自身が電界に変化を引き起こすことができる任意の分析物を検出することができる。分析物はセンサによって検出するために、帯電される必要はない。例えば、分析物は、態様によって、正に帯電してもよく（すなわち、カチオン）、負に帯電してもよく（すなわち、アニオン）、両性イオン（すなわち、２つの等しいまたは逆の電荷を持つことができるが全体的に中性でない）および極性中性（polar yet neutral）であってもよい。このリストは、本開示に基づいて当業者が用意に予測できる各分類中の種類と同様に、他の分析物の分類を網羅することを意図していない。
本発明の最も広い範囲において、パシベーション層は、被覆されても被覆されなくてもよく、分析物はパシベーション層と相互作用してもしなくてもよい。例としては、パシベーション層は窒化シリコンからなってもよく、分析物は水素イオンではない何かであってもよい。特別な例として、パシベーション層は窒化シリコンからなってもよく、分析物は無機ピロリン酸（ＰＰｉ）であってもよい。これらの例において、ＰＰｉは直接検出される（すなわち、ＰＰｉ受容体がパシベーション層に直接または間接的に存在しない場合）。
検出される分析物が水素イオン（または代替的に水酸化物）の場合、いずれかのイオン種の変化がパシベーション層で検出されるように、弱いバッファーを使用するのが好ましい。検出される分析物が水素イオンではないもの（または水酸化物）の場合、反応または検出段階で溶液のｐＨが変化する可能性がいくらかあり、ｐＨの変化が分析物の検出を妨害しないように強いバッファーを使用するのが好ましい。バッファーはｐＨの変化に抵抗するイオン性分子である。バッファーは、溶液に添加または生成された酸または塩基を中和し、結果として溶液のｐＨは変化しない。バッファーは、所望の範囲のｐＫａを有するように適度に提供されると理解されるべきである。適したバッファーは、ｐＨ範囲６〜９およびより好ましくは６．５〜８．５で機能するものである。バッファーの強さは、対象とする溶液中に添加されたまたは生成した酸または塩基の性質、強さおよび濃度に依存するため相対的な条件となる。弱いバッファーは、およそ少なくとも＋／−０．００５、０．０１、０．０１５、０．０２、０．０３、０．０４、０．０５、０．１０、０．１５、０．２０、０．２５、０．３０、０．３５、０．４５、０．５０またはそれ以上のｐＨ変化の検出を可能にする（またそれゆえに別の方法でｐＨ変化を制御することはできない）バッファーである。いくつかの態様において、ｐＨ変化は、約０．００５のオーダーであり（例えば、１ヌクレオチドの取り込みあたり）、好ましくはｐＨの増加である。強いバッファーは、約少なくとも＋／−０．００５、０．０１、０．０１５、０．０２、０．０３、０．０４、０．０５、０．１０、０．１５、０．２０、０．２５、０．３０、０．３５、０．４５、０．５０またはそれ以上のｐＨ変化を制御する。バッファーの強度はバッファー種自身の濃度を変化させることによって評価できる。このように、低濃度バッファーが低強度バッファーとなり得る。例は、１ｍＭ（例えば、５０〜１００μＭ）未満のバッファー種を含む。本明細書に示すｐＨ変化が読み取り情報であるシークエンシング反応に適した弱いバッファーの限定されない例は、０．１ｍＭトリスまたはトリシンである。適した弱いバッファーの例は例に示され、また当業者には既知である。より高濃度のバッファーが、高強度のバッファーになり得る。例は、１〜２５ｍＭのバッファー種を有するものを含む。本明細書に示すＰＰｉが直接読み取られるシークエンシング反応に適した強いバッファーの限定されない例は、１．５または２５ｍＭ（またはそれを超える）トリスまたはトリシンである。当業者は、本発明に包含される反応のための適したバッファーおよび検出方法を決定することができるであろう。
いくつかの態様において、パシベーション層および／またはその上に被覆された分子は、アレイ読み取りについての分析物特異性を決定する。
水素イオンの検出（ｐＨの形で）は、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（Ｓｉ２Ｎ２Ｏ）、二酸化ケイ素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、五酸化タンタル（Ｔａ２Ｏ５）、酸化錫または酸化第二スズなどから作られるパシベーション層を用いて行われる。
パシベーション層は、限定されずに、カルシウム、カリウム、ナトリウム、ヨウ化物、マグネシウム、塩化物、リチウム、鉛、銀、カドミウム、硝酸、リン酸、リン酸二水素などを含む他のイオン種を直接検出することもできる。
いくつかの態様において、パシベーション層は、対象とする分析物の受容体で被覆される。受容体は対象の分析物と選択的に結合する。本明細書で用いるとおり、分析物と選択的に結合する受容体は、分析物と選択的に結合する分子である（すなわち、その分析物に対する結合親和力は、ほかの分析物に対する結合親和力よりも大きい）。対象とする分析物に対する結合親和力は、ほかの分析物に対する結合親和力より２倍、３倍、４倍、５倍、６倍、７倍、８倍、９倍、１０倍、１５倍、２０倍、２５倍、３０倍、４０倍、５０倍、１００倍またはそれを超える。その相対的な結合親和力に加えて、受容体は、対象とする分析物と十分に高い効率で結合する絶対結合親和力も持たなければならない（すなわち、十分な選択的を持たなければならない）。ピコモーラー〜マイクロモーラー範囲の結合親和力を有する受容体が適している。このような相互作用は、可逆的であることが好ましい。
受容体はいかなる性質のものであってもよい（例えば、化学物質、核酸、ペプチド、脂質、それらの混合物など）。分析物もまたいかなる性質のものであってもよく、選択的に結合する受容体が存在する場所へ提供することができ、いくつかの具体例でもみることができる。しかしながら、本発明は受容体がない場合でも分析物を検出することを意図していることが理解されるべきである。この１つの例は、ＰＰｉおよびＰｉ受容体がない場合のパシベーション層によるＰＰｉまたはＰｉ検出である。
１つの側面において、本発明はイオノフォアである受容体を意図する。本明細書で用いるとおり、イオノフォアはイオン種と選択的に結合する分子であり、ここでは、アニオンまたはカチオンである。本発明の文脈において、イオノフォアは分析物と結合する受容体またはイオンである。本発明のイオノフォアは、微生物由来の当該技術分野において承認されているキャリアイオノフォア（すなわち、特定のイオンと結合する低脂溶性分子）を含む。様々なイオノフォアはCalbiochemなどから商業的に入手可能である。
いくつかのイオンの検出は、パシベーション層自身の使用またはパシベーション層に被覆された受容体の使用を介して達成される。例えば、カリウムは、ポリシロキサン、バリノマイシンまたはサリノマイシンを用いて選択的に検出することができ、ナトリウムはモネンシン、ナイスタチンまたはＳＱＩ−Ｐｒを用いて選択的に検出することができ、カルシウムは、イオノマイシン、カルシマイシン（Ａ２３１８７）またはＣＡ１００１（ＥＴＨ１００１）を用いて選択的に検出することができる。
２種以上のイオンと結合できる受容体もまた、いくつかの例において用いることができる。例えば、ボーベリシンをカルシウムおよび／またはバリウムイオンの検出に用いることができ、ナイジェリシンをカリウム、水素および／または鉛イオンの検出に用いることができ、またグラミシジンを、水素、ナトリウムおよび／またはカリウムイオンの検出に用いることができる。当業者は、これらの化合物を、単一のイオン特異性が必要とされないまたは化合物が結合するほかのイオンが存在または生成しにくい（または不可能な）用途に用いることができることを認識できるだろう。
核酸シークエンシングを含むが、これに限定されない他の態様において、無機ピロリン酸（ＰＰｉ）と選択的に結合する受容体を用いることができる。ＰＰｉ受容体の例は、図１１Ｂに示す化合物を含む（化合物１〜１０）。化合物１は、Angew Chem Int Ed 2004 43:4777-4780 and US 2005/0119497 A1に記載され、ｐ−ナフチル−ビス[（ビス（２−ピリジルメチル）アミノ）メチル]フェノールと称される。化合物２は、J Am Chem Soc 2003 125:7752-7753 and US 2005/0119497 A1に記載され、ｐ−（ｐ−ニトロフェニルアゾ）−ビス[（ビス（２−ピリジルメチル−１）アミノ）メチル]フェノール（またはその複核Ｚｎ錯体）と称されている。化合物３は、Sensors and Actuators B 1995 29:324-327に記載されている。化合物４は、Angew Chem Int Ed 2002 41（20）:3811-3814に記載されている。化合物５は、WO 2007/002204に記載され、その中でビス−Ｚｎ２＋−ジピコリルアミン（Ｚｎ２＋−ＤＰＡ）と称されている。化合物１および２の合成経路は、US 2005/0119497 A1によって示されている。化合物４の典型的な合成を図１１Ｃに示す。化合物１０の金属酸化物への付加を図１１Ｅに示す。
別の例として、ニューロトキシンに対する受容体が、Simonian Electroanalysis 2004, 16: 1896-1906に記載されている。
受容体はパシベーション層に共有結合または非共有結合で付着されうる。受容体のパシベーションへの共有結合的付着は、直接的または間接的（例えばリンカーを介する）である。図１１Ｄは、受容体とパシベーション層とを共有結合するシラノール化学の使用を例示するものである。受容体は、例えば、一級脂肪族アミン（左下パネル）またはアリールイソチオシアネート（右下パネル）を用いて、パシベーション層上に固定してもよい。これらおよび他の態様において、それ自身が、窒化シリコン、酸化アルミニウム、酸化シリコン、五酸化タンタルなどからなり得るパシベーション層は、その活性な表面基を介してシラン化層と結合する。ＦＥＴ表面の共有結合的付着のためのシラノール化学の詳細については、少なくとも以下の刊行物が参考文献となり得る。窒化シリコンについては、Sensors and Actuators B 1995 29:324-327, Jpn J Appl Phys 1999 38:3912-3917 およびLangmuir 2005 21:395-402を参照。酸化シリコンについては、Protein Sci 1995 4:2532-2544 およびAm Biotechnol Lab 2002 20（7）:16-18を参照。酸化アルミニウムについては、Colloids and Surfaces 1992 63:1-9, Sensors and Accuators B 2003 89:40-47およびBioconjugate Chem 1997 8:424-433を参照。受容体は、その後シラン化層の活性基と結合する。図１１Ｄに示すとおり、この後者の結合は、二官能性リンカーを用いて直接または間接的に生じ得る。二官能性リンカーは、２つの対象物が結合し得る少なくとも２つの反応性基を有する化合物である。いくつかの例において、反応性基はリンカーの対向端部に位置する。いくつかの態様において、二官能性リンカーは、図１１Ｄに示すようなユニバーサル二官能性リンカーである。ユニバーサル二官能性リンカーは、多様な対象物と結合するために用いることができる。図１１Ｄに示す化学物質は、例示を意味するものであり、限定するものではないと理解されるべきである。
二官能性リンカーは、結合させる分子の性質によって、ホモ二官能性リンカーまたはヘテロ二官能性リンカーであってよい。ホモ二官能性リンカーは、２つの同一の反応性基を有する。ヘテロ二官能性リンカーは、２種の異なる反応性基を有する。種々の商業的に入手可能なリンカーは、以下の１または２以上の基：１級アミン、２級アミン、スルフヒドリル、カルボキシル、カルボニルおよび炭水化物と反応する。アミン特異的リンカーの例には、スベリン酸ビス（スルホスクシンイミジル）、ビス［２−（スクシンイミドオキシカルボニルオキシ）エチル］スルホン、スベリン酸ジスクシンイミジル、酒石酸ジスクシンイミジル、アジピン酸ジメチル・２ＨＣｌ、ピメルイミド酸ジメチル・２ＨＣｌ、スベルイミド酸ジメチル・２ＨＣｌ、およびエチレングリコールビス［［コハク酸］スクシンイミジル］である。スルフヒドリル基と反応するリンカーは、ビスマレイミドヘキサン、１，４−ジ−［３’−（２’−ピリジルジチオ）−プロピオンアミド）］ブタン、１−［ｐ−アジドサリチルアミド］−４−［ヨードアセトアミド］ブタン、およびＮ−［４−（ｐ−アジドサリチルアミド）ブチル］−３’−［２’−ピリジルジチオ］プロピオンアミドが含まれる。炭水化物と優先的に反応するリンカーには、アジドベンゾイルヒドラジンが含まれる。カルボキシル基と選択的に反応するリンカーには、４−［ｐ−アジドサリチルアミド］ブチルアミンが含まれる。
アミンおよびスルフヒドリルと反応するヘテロ二官能性クロスリンカーには、Ｎ−スクシンイミジル−３−［２−ピリジルジチオ］プロピオネート、スクシンイミジル［４−ヨードアセチル］アミノベンゾエート、スクシンイミジル４−［Ｎ−マレイミドメチル］シクロヘキサン−１−カルボキシレート、ｍ−マレイミドベンゾイル−Ｎ−ヒドロキシスクシンイミドエステル、スルホスクシンイミジル６−［３−［２−ピリジルジチオ］プロピオンアミド］ヘキサノエートおよびスルホスクシンイミジル４−［Ｎ−マレイミドメチル］シクロヘキサン−１−カルボキシレートが含まれる。カルボキシル基およびアミノ基と反応するヘテロ二官能性リンカーには、１−エチル−３−［３−ジメチルアミノプロピル］−カルボジイミド塩酸塩が含まれる。炭水化物およびスルフヒドリルと反応するヘテロ二官能性リンカーには、４−［Ｎ−マレイミドメチル］−シクロヘキサン−１−カルボキシルヒドラジド・２ＨＣｌ、４−（４−Ｎ−マレイミドフェニル）−酪酸ヒドラジド・２ＨＣｌおよび３−［２−ピリジルジチオ］プロピオニルヒドラジドが含まれる。
あるいは、受容体はパシベーション層に非共有結合的に被覆されてもよい。パシベーション層への、受容体の非共有結合的堆積は、ポリマーマトリクスの使用を含んでもよい。ポリマーは天然に存在するものであってもまたは天然に存在するものなくてもよく、限定されずに、核酸（例えば、ＤＮＡ、ＲＮＡ、ＰＮＡ、ＬＮＡなど、またはこれらの模倣体、誘導体または組み合わせ）、アミノ酸（例えば、ペプチド、タンパク質（未処理または変性したもの）など、またはこれらの模倣体、誘導体または組み合わせ、脂質、多糖、および機能性ブロックコポリマーである。受容体はポリマーマトリクス上に吸収および／または内部に取り込まれていてもよい。
あるいは、受容体は共有結合的に結合するかまたはポリマーに架橋してもよい（例えば、機能性ポリマー上に「グラフト」されてもよい）。
適したペプチドポリマーの例は、ポリリシン（例えば、ポリ−Ｌ−リシン）である。他のポリマーの例には、ポリエチレングリコール（PEG）、ポリアミド、ポリカーボネート、ポリアルキレン、ポリアルキレングリコール、ポリアルキレンオキシド、ポリアルキレンテレフタレート、ポリビニルアルコール、ポリビニルエーテル、ポリビニルエステル、ハロゲン化ポリビニル、ポリビニルピロリドン、ポリグリコリド、ポリシロキサン、ポリウレタン、アルキルセルロース、ヒドロキシアルキルセルロース、セルロースエーテル、セルロースエステル、ニトロセルロース、アクリル酸のポリマーおよびメタクリル酸エステルを含むブロックコポリマー、メチルセルロース、エチルセルロース、ヒドロキシプロピルセルロース、ヒドロキシプロピルメチルセルロース、ヒドロキシブチルメチルセルロース、酢酸セルロース、プロピオン酸セルロース、酢酸酪酸セルロース、酢酸フタル酸セルロース、カルボキシルエチルセルロース、三酢酸セルロース、硫酸セルロースナトリウム塩、ポリ（メタクリル酸メチル）、ポリ（メタクリル酸エチル）、ポリ（メタクリル酸ブチル）、ポリ（メタクリル酸イソブチル）、ポリ（メタクリル酸ヘキシル）、ポリ（メタクリル酸イソデシル）、ポリ（メタクリル酸ラウリル）、ポリ（メタクリル酸フェニル）、ポリ（アクリル酸メチル）、ポリ（アクリル酸イソプロピル）、ポリ（アクリル酸イソブチル）、ポリ（アクリル酸オクタデシル）、ポリエチレン、ポリプロピレン、ポリ（エチレングリコール）、ポリ（酸化エチレン）、ポリ（テレフタル酸エチレン）、ポリ（ビニルアルコール）、酢酸ポリビニル、塩化ポリビニル、ポリスチレン、ポリヒアルロン酸、カゼイン、ゼラチン、グルチン、ポリ無水物、ポリアクリル酸、アルギネート、キトサン、ポリ（メタクリル酸メチル）、ポリ（メタクリル酸エチル）、ポリ（メタクリル酸ブチル）、ポリ（メタクリル酸イソブチル）、ポリ（メタクリル酸ヘキシル）、ポリ（メタクリル酸イソデシル）、ポリ（メタクリル酸ラウリル）、ポリ（メタクリル酸フェニル）、ポリ（アクリル酸メチル）、ポリ（アクリル酸イソプロピル）、ポリ（アクリル酸イソブチル）、およびポリ（アクリル酸オクタデシル）、ポリ（ラクチド−グリコリド）、コポリオキサレート、ポリカプロラクトン、ポリエステルアミド、ポリオルトエステル、ポリヒドロキシ酪酸、ポリ無水物、ポリ （スチレン−ｂ−イソブチレン−ｂ−スチレン） （ＳＩＢＳ）ブロックコポリマー、酢酸ビニルエチレン、ポリ（メト）アクリル酸、乳酸およびグリコール酸のポリマー、ポリ無水物、ポリ（オルト）エステル、ポリウレタン、ポリ（ブト酸）、ポリ（吉草酸）、ならびにポリ（ラクチド−コカプロラクトン）、ならびにアルギネートおよびデキストランとセルロースを含む多糖、コラーゲン、アルブミンおよび他の親水性タンパク質、ゼインおよび他のプロラミンおよび疎水性タンパク質、コポリマーおよびそれらの混合物などの天然ポリマー、ならびに化学基、例えば、アルキル、アルキレンなどの置換および／または付加、ヒドロキシ化、酸化、および当業者によって定常的に実施しえる修飾、を含むそれらの化学的誘導体が含まれる。
ＩＳＦＥＴ閾値電圧の安定性および／または予測可能性に関係する別の問題は、アレイ製造中またはその後の様々なプロセス活動（例えば、プラズマ金属エッチング、ウェハ洗浄、ダイシング、パッケージング、ハンドリングなどの後工程）の結果としてＣＭＯＳデバイスの金属層に蓄積され得るトラップ電荷を含む。特に、図１１Ａを参照すると、いくつかの例において、トラップ電荷は、１または２以上のＩＳＦＥＴフローティングゲート構造１７０を構築する様々な導体３０４、３０６、３０８、３１２、３１６、３２０、３２６、３３８および１６４上に蓄積され得る。この現象は、関連する文献では「アンテナ効果」とも称される。
トラップ電荷を蓄積する１つの機会は、最上部の金属層３０４のプラズマエッチングを含む。本発明者らは、フローティングゲート構造の１種または２種以上の導体における電荷を蓄積する機会には、ダイシングソー切削の研磨工程中にウェハが静電気を生成するウェハダイシング、および／またはウェハをハンドリング／パッケージングする自動化された装置が、フローティングゲート構造のコンダクタに対する静電気放電（ＥＳＤ）のソースになり得る様々なウェハ後処理のハンドリング／パッケージング段階、を含むことを認識し、理解している。かかる電荷蓄積を流出させる電気経路を提供するシリコン基板（または半導体基板）への接続がない場合、電荷は、望ましくない電荷またはゲート酸化物１６５へのダメージ（例えば、酸化物への電荷注入または下層基板への低レベルの酸化物の破壊）を引き起こすまでに蓄積し得る。ゲート酸化物またはゲート酸化物−半導体界面でのトラップ電荷は、ＩＳＦＥＴの動作または性能において、次々に望ましくないおよび／または予測できない変化を引き起こしうる。
前記の点から、本開示の他の発明態様は、トラップ電荷の減少またはアンテナ効果の緩和によって、ＩＳＦＥＴ性能を向上するための方法および装置に関する。１つの態様において、トラップ電荷は、センサアレイの製造後に減少させてもよく、一方他の態様では、いくつかの従来のプロセス段階によって注入され得る電荷を減少させるために、製造プロセスそれ自身を変更してもよい。さらに他の態様において、「製造中」および「製造後」技術を、トラップチャージを減少させそれによりＩＳＦＥＴ性能を向上させるために組み合わせて用いてもよい。
トラップ電荷を減少させるための製造プロセスの変更に関して、１つの態様において、図１１Ａに示すゲート酸化物１６５の厚さを、基板に蓄積された電荷を流出させるように特別に選択してもよい。特に、より薄い酸化物は、十分量の蓄積電荷を、トラップされることなしに、ゲート酸化物を通して基板へ流出させることができる。この概念に基づく別の態様において、ピクセルを、さらなる「犠牲的」デバイス、すなわち、ＩＳＦＥＴゲート酸化物１６５よりも薄いゲート酸化物を有する別のトランジスタを含むように設計してもよく。ＩＳＦＥＴフローティングゲート構造は、それから「電荷ブリードオフトランジスタ」として機能する犠牲デバイスのゲートと接続されてもよい。もちろん、かかる犠牲デバイスを含むことに対する代償に、ピクセルサイズと複雑さの増加が含まれることは理解されるべきである。
別の態様において、図１１Ａに示すＩＳＦＥＴフローティングゲート１７０の最上部の金属層３０４は、トラップ電荷を緩和するためにプラズマエッチングの前に誘電体でキャップされる（capped）。上述のとおり、フローティングゲート構造に蓄積された電荷は、いくつかの場合において、金属エッチングのために用いるプラズマによって結合し得る。一般的に、フォトレジストは、エッチングされた金属の上に塗布され、その後、下層の金属に対する所望形状に基づきパターニングされる。１つの典型的な実装において、キャッピング誘電体層（例えば、酸化物）を、フォトレジスト塗布の前に、プラズマエッチングプロセス由来の電荷に対してさらなる障壁を提供するために、エッチングする金属の上に堆積させてもよい。１つの側面において、キャッピング誘導体層は、裏面に残存して、パシベーション層１７２の一部を形成してもよい。
さらに別の態様において、最上部金属層３０４の金属エッチプロセスは、プラズマエッチングよりもむしろ、湿式化学またはイオンビームミリングを含むように変更されてもよい。例えば、金属層３０４は、水化学を用いて、下層の誘電体に選択的にエッチングされうる（例えば、参照により本明細書に組み込まれるhttp://www.transene.com/aluminum.htmlを参照）。別の代替的な手法は、金属層３０４へのプラズマエッチングよりもむしろイオンミリングを用いるものである。イオンミリングは、従来のプラズマまたは湿式化学で容易に除去できない物質のエッチングに通常用いられる。イオンミリングプロセスは、プラズマのように振動電場を用いないため、金属層内での電荷の増加は起こらない。さらに別の金属エッチング代替法は、エッチレートを下げる（すなわち、より弱い出力密度にする）ようにプラズマ状態を最適化することを含む。
さらに別の態様において、フローティングゲートの定義中に完全な電気的絶縁を容易にするために金属層を構造変化させてもよい。１つの側面において、大面積ＩＳＦＥＴフローティングゲートが、その最終定義中に何にも接続しないように金属を積み重ねる設計には、トランジスタのフローティングゲートの電気的接続を感知する「ジャンパー」として代わりの金属層が必要となり得る。この「ジャンパー」接続スキームは、大フローティングゲートからトランジスタへ電荷が流れるのを妨げる。この方法は、以下のとおり実装してもよい（Ｍ＝金属層）：ｉ）Ｍ１をポリゲート電極に接続する、ｉｉ）Ｍ２をＭ１に接続する、ｉｉｉ）Ｍ３がフローティングゲートを定義し、孤立した島状でＭ２と離れて接続する、ｉＶ）孤立した島上にエッチングされたごく小さい面積を有し、フローティングゲートと接続するＭ４「ジャンパー」が、Ｍ３フローティングゲートを、ポリゲートと接続しているＭ１／Ｍ２／Ｍ３に、トランジスタ活性領域上で即時に接続する、およびｖ）Ｍ３〜Ｍ４の層間誘導体が、ベアＭ３フローティングゲートを露出させるためにフローティングゲート上のみ除去される。上記に簡潔に述べた方法の中で、上述したいくつかの態様によるＩＳＦＥＴ構造では、Ｍ４パシベーションをＭ４フローティングゲート上の所定の位置に残すので、ｖ）は必ずしも行われる必要はない。しかしながら、１つの側面において、除去は他の点でＩＳＦＥＴ性能を向上させる（すなわち、感度）。どんな場合においても、最後の化学的パシベーション層は、薄いイオン感応性スパッタ蒸着金属酸化物層であってよい。上述のジャンパー構造の被覆は、最初の３つの金属層（すなわち、Ｍ１、Ｍ２およびＭ３）がいずれもフローティングゲートとして用いられるように、標準的なＣＭＯＳ製造フローで実装されうる。
トラップ電荷を減少させる製造後プロセスに関して、１つの態様において、「フォーミングガスアニール」を、トラップ電荷の潜在的な悪影響を緩和するために、製造後プロセスとして用いてもよい。フォーミングガスアニールでは、ＣＭＯＳ ＩＳＦＥＴデバイスは、水素および窒素混合ガス中で加熱される。混合ガス中の水素ガスはゲート酸化物１６５へ拡散し、ある種のトラップ電荷を中和する。１つの側面において、フォーミングガスアニールは、必ずしもトラップ電荷からもたらされ得る全てのゲート酸化物のダメージを除去する必要はない。むしろ、いくつかの場合では、いくらかのトラップ電荷の部分的な中和が顕著にＩＳＦＥＴ性能を十分に向上させる。本開示による典型的なアニールプロセスにおいて、ＩＳＦＥＴは、１０％〜１５％の水素を含む水素／窒素混合ガス中、約３０〜６０分間、セ氏約４００〜４２５度で加熱させることができる。１つの特別な実装において、１０％の水素を含む水素／窒素混合ガス中、約３０分間、セ氏４２５度で加熱することにより、ＩＳＦＥＴ性能を著しく向上させることが認められた。アルミニウムＣＭＯＳプロセスに対しては、アニール温度は、アルミニウム冶金の損傷を避けるために、セ氏４５０度またはそれ以下に保たれるべきである。本開示による典型的なアニールプロセスの別の側面において、フォーミングガスアニールは、ダイシングプロセス自身および／または他のダイシングの前処理段階（例えば、金属のプラズマエッチング）によって注入されるトラップ電荷によるダメージを軽減するために、ＩＳＦＥＴアレイが製造されたウェハがダイシングされた後に行われる。
トラップ電荷の潜在的悪影響を緩和するための、本開示の態様によるさらに他のプロセスにおいて、多様な「静電気放電（ＥＳＤ）センシティブプロトコル」（electrostatic discharge （ESD）-sensitive protocols）が、多様なウェハの後製造工程のハンドリング／パッケージング段階で適用されてもよい。例えば、１つの典型的なプロセスにおいて、静電気防止ダイシングテープを所定の位置にウェハ基板を固定するために用いてもよい（例えば、ダイシングプロセス中）。また、高抵抗（例えば、１０ＭΩ）脱イオン水がダイシングソーの冷却に従来用いられているが、本開示の１つの態様によって、より低抵抗／より導電性のある水を、水を介する電荷伝導を促進するこの目的のために用いてもよい。例えば、脱イオン水はより低抵抗へと二酸化炭素で処理され、ダイシングプロセス由来の増加する電荷の伝導を改善する。さらに、導電性および接地したダイ排出治具を、ウェハダイシング／ハンドリング／パッケージングの様々な工程で、またこれらのいずれの段階中に生成される電荷の効果的な伝導経路を提供するために用いることができ、これによりアレイの各ＩＳＦＥＴのフローティングゲート構造の１または２以上のコンダクタ上に電荷が蓄積される機会が減少する。
トラップ電荷を減少させる後製造工程を含むさらに別の態様において、ＩＳＦＥＴのゲート酸化物領域が紫外線照射されてもよい。図１１Ａを参照すると、この態様に基づく１つの典型的な実装において、随意のホールまたはウィンドウ３０２は、ＩＳＦＥＴアレイ製造中に、アレイの各ピクセルの最上部金属層３０４内に、ＩＳＦＥＴフローティングゲート構造に近接して含まれてもよい。このウィンドウは、形成された場合は、紫外線がＩＳＦＥＴゲート領域に入射させることを意図する。特に、図１１Ａおよび１２Ａ〜Ｌに示すピクセル１０５１の様々な層は、ウィンドウ３０２から入射する紫外線が、ポリシリコンゲート１６４およびゲート酸化物１６５に近接する領域上に実質的に遮られない方法で衝突するように構成される。
トラップ電荷を減少させるための紫外線照射プロセスを容易にするためには、本発明者らは、一般的に、窒化シリコンおよび酸窒化シリコンは顕著に紫外線を吸収するため、窒化シリコンおよび酸窒化シリコン以外の物質が、図１１Ａに示すパシベーション層１７２に用いられる必要があると認識し、理解している。前記の観点から、この物質は、紫外線にかなり透過性のある他のものに代用される必要があり、例は、限定されないが、リンケイ酸ガラス（ＰＳＧ）およびホウリンケイ酸ガラス（ＢＰＳＧ）が含まれる。ＰＳＧおよびＢＰＳＧは、しかしながら、水素および水素イオンを通す。したがって、ｐＨ検出のために設計されたＩＳＦＥＴのパシベーション層に用いるためには、ＰＳＧおよびＢＰＳＧは、酸化アルミニウム（Ａｌ２Ｏ３）などのイオンを通さず、また紫外線にかなり透過性のある物質と一緒に、パシベーション層を形成するために用いることができる。例えば、図１１Ａを再度参照すると、ＰＳＧまたはＢＰＳＧを窒化シリコンまたは酸窒化シリコンの代わりに代用として、パシベーション層１７２の第１の部分に用い、酸化アルミニウムの薄い層（例えば、４００〜６００オングストローム）をパシベーション層１７２の第２の部分に用いてもよい（例えば、酸化アルミニウムはポストＣＭＯＳリフトオフリソグラフィープロセスを用いて蒸着してもよい）。
ＵＶ照射を含む態様の別の側面において、センサアレイの各ＩＳＦＥＴは、トラップ電荷の減少を促進するために紫外線照射中、適切にバイアスされなければならない。特に、ＩＳＦＥＴ導電チャンネルが形成されるバルクシリコン領域１６０上に衝突する紫外線照射由来の高エネルギー光電子は、ＩＳＦＥＴ導電チャンネルを介して電流が流れるにつれて、ゲート酸化物中のトラップ電荷の中和を促進する電子正孔対を作る。この目的のために、以下図１７で示すアレイコントローラは、紫外線照射プロセス中、アレイのＩＳＦＥＴをバイアスするために適切な信号を生成する。特に、図９を再度参照すると、
Figure 0005643277
 から
Figure 0005643277
 の各信号は、同時に全ての行のセンサアレイを有効／選択（すなわち、ターンオン）し、これにより、アレイの全てのＩＳＦＥＴが各列における制御可能な電流ソース１０６ｊと接続するように、生成される。各列の全てのピクセルが同時に選択されると、所与の列の電流ソース１０６ｊは列の全てのピクセルによって共有される。列増幅器１０７Ａおよび１０７Ｂは、バイアス電源ＶＢ４を除去することによって無効となり、同時に、所与の列において各ＩＳＦＥＴのドレインと接続している増幅器１０７Ｂの出力は、制御信号「ＵＶ」に応答するスイッチを介して接地される。また、アレイの全てのＩＳＦＥＴのための列ボディ電圧ＶＢＯＤＹは、電気接地に接続される（すなわち、ＶＢＯＤＹ＝０）（上述のとおり、アレイの通常の動作中、ボディバイアス電圧ＶＢＯＤＹは、アレイに適用可能な最大電圧,例えば、ＶＤＤＡに接続することができる、）。１つの典型的な工程において、全ての制御可能な電流ソース１０６ｊのためのバイアス電圧ＶＢ１は、各ピクセルのＩＳＦＥＴが約１μＡの電流で導電するように設定される。ＩＳＦＥＴアレイがこのようにバイアスされると、十分量の紫外線が照射される（例えば、約２０ミリワット／ｃｍ２の照射を生成するＥＰＲＯＭイレーサーから、アレイから約１インチの距離で、約１時間）。照射後、アレイは、イオン濃度などの化学的特性の測定に用いる前に、数時間以上放置し、安定させてもよい。
図１３は、本明細書の１つの発明態様による、図９〜１２に関して上述した列およびピクセル設計に基づくＩＳＦＥＴセンサアレイ１００の典型的なＣＭＯＳ ＩＣチップ実装のブロック図を例示するものである。この態様の１つの側面は、アレイ１００が、１０２１から１０２５１２までの５１２列を対応する列バイアス／読取り回路１１０１から１１０５１２を備えて含み（図９に示すとおり、各列に１つ）、ここで各列は、１０５１から１０５５１２までの幾何学的に正方形のピクセルを５１２個含み、それぞれが約９マイクロメーター×９マイクロメーターのサイズを有する（すなわち、アレイは５１２列×５１２行である）。別の側面において、アレイ全体は（関連する行および列選択回路および列バイアス／読取り回路を一緒に備えるピクセルを含む）、約７ミリメーター×７ミリメーターの寸法を有する特定の集積回路（ＡＳＩＣ）として半導体ダイ上に製造することができる。５１２×５１２ピクセルのアレイを図１３の態様に示すが、図１９〜２３に関して以下で述べるとおり、他の態様によるアレイは、異なる数の行および列ならびに異なるピクセルサイズで実装されてよいと理解されるべきである。
また、上述のとおり、本発明の様々な態様によるアレイは、従来のＣＭＯＳ製造技術にしたがって製造されてもよく、同様に、変更したＣＭＯＳ製造技術（例えば、本明細書に示すｃｈｅｍＦＥＴアレイの様々な機能面を理解しやすくすると、パシベーション物質のさらなる蒸着、トラップ電荷を緩和するプロセスステップなど）および従来のＣＭＯＳ製造に用いられた技術を超えた他の半導体製造技術によって製造されてもよいと理解されるべきである。さらに、様々なリソグラフィー技術がアレイ製造プロセスの一部として用いられてもよい。例えば、１つの典型的な実装において、リソグラフィー技術を用いてもよく、そこでは、適切に設計されたブロックが、ウェハ基板上のステップアンドリピートリソグラフィー露光のエッジを約０．２マイクロメーター単位で覆うように「縫合される」。１度の露光では、通常最大サイズが約２１ミリメーター×２１ミリメーターである。異なるブロック（サイド、トップおよびボトム、コア等）を選択的に露光することによって、ウェハ上に特大チップを定義することができる（最大まで、極端には、ウェハに１チップ、一般的に「ウェハスケール・インテグレーション」と称される）。
図１３に示すアレイ１００の１つの側面において、最初および最後の２列１０２１、１０２２、１０２５１１および１０２５１２、同様に各列１０２３から１０２５１０の最初の２つのピクセル１０５１および１０５２ならびに最後の２つのピクセル１０５５１１および１０５５１２（例えば、アレイ周辺部の２行および２列のピクセル）を、「リファレンス」または「ダミー」として構成することができる。図１１Ａを参照すると、アレイのダミーピクセルに関して、各ダミーピクセルのＩＳＦＥＴ最上部の金属層３０４は（ＩＳＦＥＴポリシリコンゲート１６４と最終的に結合している）、他のダミーピクセルの同じ金属層につながっており、チップの端子としてアクセス可能にされ、参照電圧ＶＲＥＦと接続できるようになる。図９に関して上述したとおり、参照電圧ＶＲＥＦは、アレイの各列のバイアス／読取り回路にも印加することができる。以下にさらに述べるいくつかの典型的な実装において、事前のテスト／評価データは、参照電圧ＶＲＥＦの印加、ダミーピクセルの選択および読み出し、および／または各列バッファーへのＶＲＥＦの直接印加に基づく列の読み出し（例えば、ＣＡＬ信号を介す）に基づいて取得することができ、オフセット決定（例えば、ピクセル間および列間分散）およびアレイ較正を容易にする。
図１３において、アレイ動作に必要とされる様々な電源およびバイアス電源は（図９に関して上述したとおり）、電気的接続（例えば、ピン、金属パッド）を介してアレイに提供される、簡潔化のため「電源およびバイアス接続」をブロック１９５と表記する。図１３のアレイ１００はまた、行選択シフトレジスタ１９２、２セットの列選択シフトレジスタ１９４１、２および、センサの測定結果を示すアレイからの２つの並行した出力信号Ｖｏｕｔ１およびＶｏｕｔ２を提供する２つの出力ドライバ１９８１および１９８２を含む。様々な電源およびバイアス電圧、行および列選択シフトレジスタのための制御信号および図１３に示す列バイアス／読取り回路のための制御信号は、図１７に関して以下でさらに述べるとおり、アレイコントローラによって提供され、それはまたアレイ１００から出力信号Ｖｏｕｔ１およびＶｏｕｔ２（および他の随意の状態／診断信号）を読む。図１３に示すアレイ態様の別の側面において、アレイの多数の領域（例えば、多数の列）を多数の平行アレイ出力（例えば、Ｖｏｕｔ１およびＶｏｕｔ２）を介して同時に読むことができるようにアレイ構成することは、図１７および１８に関して以下でさらに述べるとおり、データ取得レートの増加を促進する。図１３は、同時に２つの列からデータを取得する２つの列選択レジスタおよび平行した出力信号Ｖｏｕｔ１およびＶｏｕｔ２を有するが、他の態様においては、本開示によるアレイは、１つのみの測定信号出力、あるいは３以上の測定信号出力を持つように構成されてもよく、特に、図１９〜２３に関して以下でさらに述べるとおり、他の態様による高密度なアレイが４または５以上の平行測定信号出力を有し、同時に４または５以上の出力を介して、アレイの異なる領域がデータを提供することを可能にするように構成されてもよいと理解されるべきである。
図１４は、行選択シフトレジスタを例示し、図１５は、列選択シフトレジスタの１つ１９４２を例示し、また図１６は、図１３に示すアレイ１００の出力ドライバの１つ１９８２を例示するものであり、１つの典型的な実装による。図１４および１５に示すとおり、行および列選択シフトレジスタは、デジタル回路正電源ＶＤＤＤおよびデジタル電源接地ＶＳＳＤと接続したＤ型フリップ−フロップの系列として実装される。行および列シフトレジスタにおいて、データ信号は、各系列の第１のフリップ−フロップのＤ入力に印加され、クロック信号は同時にその系列の全てのフリップ−フロップのクロック入力に印加される。各フリップ−フロップに対して、「Ｑ」出力は、クロック信号の遷移時（例えば、立ち下りエッジ）にＤ入力を再生する。図１４を参照すると、行選択シフトレジスタ１９２は、５１２のＤ型フリップ−フロップを含み、ここでは第１のフリップ−フロップ１９３が垂直データＤＶを受信し、全てのフリップ−フロップが垂直クロック信号ＣＶを受信する。第１のフリップ−フロップ１９３のＱ出力は、第１の行選択信号ＲｏｗＳｅｌ１を提供し、またその系列内の次のフリップ−フロップのＤ入力と接続している。図１８に関して以下でさらに述べるとおり、連続したフリップ−フロップのＱ出力は、系列内の次のＤ入力と接続し、また行選択信号ＲｏｗＳｅｌ２からＲｏｗＳｅｌ５１２を、垂直クロック信号ＣＶのエッジ立下り遷移によって提供する。最後の行選択信号ＲｏｗＳｅｌ５１２は、アレイの最後の行が選択されたことの表示（例えば、診断目的で）を提供するＬＳＴＶ（Last STage Vertical）として、アレイ１００の随意の出力として受け取られてもよい。図１４に特別に示さないが、各行選択信号ＲｏｗＳｅｌ１からＲｏｗＳｅｌ５１２は、対応するインバータに印加され、信号は、各列の所与のピクセルを有効にするのに用いられる（図９に信号
Figure 0005643277
 から
Figure 0005643277
 として例示する）。
列選択シフトレジスタ１９４１および１９４２に関して、これらは行選択シフトレジスタに類似の方法で実装され、各列選択シフトレジスタはフリップ−フロップに接続した２５６系列を含み、またアレイの奇数列またはアレイの偶数列のどちらかからの読み出しを可能にさせるのに関与する。例えば、図１５は、列選択シフトレジスタ１９４２を例示し、これは列選択信号ＣｏｌＳｅｌ２、ＣｏｌＳｅｌ４、・・・、ＣｏｌＳｅｌ５１２を介して、連続するアレイの全ての偶数列からの読み出しを可能にするように構成され、一方別の列選択信号は１９４１は、連続するアレイの全ての奇数列からの読み出しを可能にするように構成される（列選択信号ＣｏｌＳｅｌ１、ＣｏｌＳｅｌ３、・・・、ＣｏｌＳｅｌ５１１）。両方の列選択信号は、それぞれの列選択信号を提供するために、図１８に関して以下にさらに述べるとおり、水平データ信号ＤＨおよび水平クロック信号ＣＨによって制御される。図１５に示すとおり、最後の列選択信号ＣｏｌＳｅｌ５１２は、アレイの最後の行が選択されたことの表示（例えば、診断目的で）を提供するＬＳＴＨ（Last STage Horizontal）として、アレイ１００の随意の出力として受け取られてもよい。
再度、しばらくの間、図７を参照すると、本発明者らは、シフトレジスタに基づくアレイの行および列の実装が、図１３〜１５に関して上述したとおり、図７に示すMilgrew et alの設計を含む従来の設計に用いられた行および列デコーダに対して顕著に進歩していることを認識し、理解している。特に、図７に示す行デコーダ９２および列デコーダ９４に関して、アレイサイズが増加し、両方のデコーダへのさらなる入力が必要とされるに伴い、集積回路アレイ設計におけるこれらコンポーネントを実装する複雑さが、劇的に増加する。例えば、図１３に関して上述したような５１２の行および列を有するアレイは、かかるスキームが行および列選択に用いられた場合、行および列デコーダあたり９インプット（２９＝５１２）を必要とし、同様に、７４００行および７４００列を有するアレイは、他の態様に関して以下で述べるとおり、行および列デコーダあたり１３インプット（２１３＝８１９２）を必要とする。対して、図１４および１５に示す行および列選択シフトレジスタは、アレイサイズに伴うさらなる入力信号を必要としないが、むしろさらなるＤ型フリップ−フロップを必要とする（これは、ＣＭＯＳプロセス内で定常的に実装される）。したがって、図１４および１５に示すシフトレジスタ実装は、アレイの行および列選択に対して容易に拡張性のある解決策を提供する。
図１３の態様において、「奇数」列選択シフトレジスタ１９４１は、奇数列選択信号を「奇数」出力ドライバ１９８１に提供し、「偶数」列選択シフトレジスタ１９４２は、偶数列選択信号を「偶数」出力ドライバ１９８２に提供する。両方の出力ドライバは同様に構成され、偶数出力ドライバ１９８２の例を図１６に示す。特に、図１６は、それぞれの偶数列出力信号ＶＣＯＬ２、ＶＣＯＬ４、・・・、ＶＣＯＬ５１２（図９では一般名で列信号出力ＶＣＯＬｊと称する）が、対応するスイッチ１９１２、１９１４、・・・、１９１５１２、に印加され、列選択レジスタ１９４２によって提供された偶数列選択信号ＣｏｌＳｅｌ２、ＣｏｌＳｅｌ４、・・・、ＣｏｌＳｅｌ５１２に応答し、偶数列出力信号とバッファ増幅器１９９（ＢＵＦ）をバス１７５を介して連続的に接続する。図１６において、バッファ増幅器１９９は、出力バッファ正電源電圧ＶＤＤＯから電力を受けとり、バッファ出力のためのバイアスを制御する出力バッファバイアス電圧ＶＢＯ０に応答する。バッファ増幅器１９９の高インピーダンス入力を考慮すると、バイアス電圧ＶＢ３に応答する電流シンク１９７は、選択された列の列出力バッファ（図９のバッファ増幅器１１１ｊ参照）の出力のために適したドライブ電流（例えば、約１００μＡオーダー）を提供するためにバス１７５と接続する。バッファ増幅器１９９は、アレイの選択された偶数列に基づく出力信号Ｖｏｕｔ２を提供し、同時に、図１３を参照すると、対応する「奇数」出力ドライバ１９８１は、アレイの選択された奇数列に基づく出力信号Ｖｏｕｔ１を提供する。
１つの典型的な実装において、偶数および奇数の出力ドライバ１９８１および１９８２のスイッチは（例えば、図１６に示す、スイッチ１９１２、１９１４、・・・、１９１５１２）、ＣＭＯＳペア伝達ゲート（ｎ−チャンネルＭＯＳＦＥＴおよびｐ−チャンネルＭＯＳＦＥＴを含む、図４参照）として実装してもよく、またインバータは、各列選択信号およびその相補信号が、スイッチングを可能にする所与の伝達ゲートスイッチ１９１に印加されるように用いてもよい。各スイッチ１９１は、直列抵抗を有し、有効または「ｏｎ」の場合、対応する列出力信号とバス１７５を接続し、同様にスイッチがＯＦＦの場合、バス１７５に静電容量を与える。より大きなスイッチは直列抵抗を減少させ、バス１７５のためのより高いドライブ電流を可能にし、一般的にバス１７５がより速く安定することを可能にする。一方、より大きなスイッチは、スイッチがｏｆｆの場合にバス１７５の静電容量を増加させ、バス１７５の安定化時間を増加させる。したがって、スイッチサイズに関して、スイッチ直列抵抗と静電容量との間には、有益なトレードオフが存在する。
後続の連続したスイッチを順に有効にすることをすばやく安定にさせるバス１７５の能力は、アレイからの高速データの取得を容易にする。この目的のために、いくつかの態様において、出力ドライバ１９８１および１９８２のスイッチ１９１は、バス１７５の安定化時間を顕著に減少させるために特別に構成される。所与のスイッチのｎ−チャンネルとｐ−チャンネルの両方は、バス１７５の静電容量を増加させる。しかしながら、ｎ−チャンネルＭＯＳＦＥＴは一般的に、ｐ−チャンネルよりもよい周波数応答および電流ドライブ容量を有する。上記の観点において、本発明者らは、所与のスイッチのｎ−チャンネルＭＯＳＦＥＴおよびｐ−チャンネルＭＯＳＦＥＴのそれぞれのサイズが異なる「非対称」スイッチの実装によって、バス１７５の安定化時間を改善するために、ｎ−チャンネルＭＯＳＦＥＴのいくつかの優れた特性が利用できることを認識し、理解している。
例えば、１つの態様において、図１６を参照すると、電流シンク１９７は、全てのスイッチ１９１２、１９１４、・・・、１９１５１２が開くまたはｏｆｆの場合（導電していない）、バス１７５が通常「引き下げられる（プルダウンされる）」ように構成することができる。ＩＳＦＥＴ測定に基づく列出力信号のいくらかの限定された予想される信号ダイナミックレンジを考慮すると、所与のスイッチが有効またはｏｎの場合（導電している）、多くの例において導電の大部分はスイッチを構成するＣＭＯＳペアのｎ−チャンネルＭＯＳＦＥＴによって行なわれる。したがって、この態様の１つの側面において、各スイッチ１９１のｎ−チャンネルＭＯＳＦＥＴとｐ−チャンネルＭＯＳＦＥＴは異なるサイズにされる。すなわち、１つの典型的な実装においては、ｎ−チャンネルＭＯＳＦＥＴがｐ−チャンネルＭＯＳＦＥＴより顕著に大きくされる。より具体的には、サイズが等しいｎ−チャンネルおよびｐ−チャンネルＭＯＳＦＥＴを基準点として考慮すると、１つの実装においてｎ−チャンネルＭＯＳＦＥＴは、約２〜２．５倍にサイズが大きくなり、ｐ−チャンネルＭＯＳＦＥＴは、約８〜１０倍サイズが減少し、ｎ−チャンネルＭＯＳＦＥＴはｐ−チャンネルＭＯＳＦＥＴよりも約２０倍大きいサイズとなる。ｐ−チャンネルＭＯＳＦＥＴのサイズの著しい減少および比較的小さいｎ−チャンネルＭＯＳＦＥＴのサイズの増加によって、ｏｆｆ状態のスイッチ全体の静電容量は顕著に減少し、対応するバス１７５への静電容量も顕著に減少する。同時に、より大きなｎ−チャンネルＭＯＳＦＥＴによって、電流ドライブ能力、周波数応答およびスイッチのトランスコンダクタンスが著しく向上し、バス１７５の安定化時間は著しく減少する。
上記例は、ｎ−チャンネルＭＯＳＦＥＴがｐ−チャンネルＭＯＳＦＥＴよりも大きい出力ドライバ１９８１および１９８２のための非対称スイッチ１９１を示すが、別の態様においては、逆、すなわち、ｐ−チャンネルＭＯＳＦＥＴがｎ−チャンネルＭＯＳＦＥＴよりも大きい非対称スイッチが実装されてもよいと理解されるべきである。この態様の別の側面において、図１６を再度参照すると、電流シンク１９７は、選択された列の列出力バッファ（図９のバッファ増幅器１１１ｊ参照）の出力を適切にドライブするための電流ソースとして代替的に機能してもよく、また全てのスイッチ１９１２、１９１４、・・・、１９１５１２が開くまたはｏｆｆの場合（導電していない）、バス１７５が通常「引き下げられる（プルダウンされる）」ように構成されてもよい。この状況では、ほとんどのスイッチ導電は、スイッチを構成するＣＭＯＳペアのｐ−チャンネルＭＯＳＦＥＴによって達成することができる。ｎ−チャンネルＭＯＳＦＥＴと比べｐ−チャンネルＭＯＳＦＥＴの周波数応答性が低いため、バス１７５の安定化時間減少の全体的な有益な効果は、上述したものよりいくらか減少するが、スイッチ容量の減少（およびこれによるバス容量の減少）の利点は、この態様によって理解することができる。しかしながら、より大きなｐ−チャンネルＭＯＳＦＥＴに基づく非対称スイッチは、依然としてバス安定化時間の減少を著しく促進し、列出力バッファ増幅器（図９の１１１ｊ）がかなり増加されたゲインを伴い、「ボディー接合（body-tied）」ソースフォロワになりうる回路実装をまた提供することができる。
図１６に示すバス１７５の高速安定化の促進に関するさらに別の態様において、バス１７５と接続するスイッチの少なさが、より小さいバス静電容量をもたらすことが理解されるべきである。この点を考慮し、再度図１３を参照すると、さらに別の態様において、３以上の出力ドライバ１９８１および１９８２は、各出力ドライバがより少ないアレイの列数を処理するように、ＩＳＦＥＴアレイ１００に用いてもよい。例えば、１つのドライバによって処理される全ての偶数列および１つのドライバによって処理される全ての奇数列を有するよりむしろ、各出力ドライバがアレイの全列の４分の１、さらには２分の１を処理するように、アレイが４つの列選択レジスタ１９４１２３４および対応する４つの出力ドライバ１９８１２３４を有してもよい。かかる実装において、各出力ドライバはしたがって、図１６に関して上述した態様と比較すると、スイッチ１９１の数は半分になることになり、各出力ドライバのバス１７５は、対応するより低い静電容量を有することになり、これにより、バス安定化時間が向上される。この例では、例示を意図して４つの出力ドライバを示したが、本開示は、この点において限定されず、上述した状況において、実質的に、出力ドライバは、２をはるかに超えていくつでもバス安定化時間を向上させるために用いられてもよいと理解されるべきである。３以上の出力ドライバがアレイからの高速データ取得を促進するために用いられる他のアレイの態様は、以下により詳細に示す（例えば、図１９〜２３に関して）。
図１３〜１６に関して上述したアレイ設計の１つの側面において、離れたアナログ電源電圧接続（ＶＤＤＡ、ＶＳＳＡ間）、デジタル電源電圧接続（ＶＤＤＤ、ＶＳＳＤ間）および出力バッファ電源電圧接続（ＶＤＤＯ、ＶＳＳＯ間）は、様々なアレイコンポーネント間でのノイズの遮断および漏信（クロストーク）の減少を促進するために、アレイ上に提供され、これにより、Ｖｏｕｔ１およびＶｏｕｔ２出力信号の信号対雑音比（ＳＮＲ）が向上される。１つの典型的な実装において、正電源電圧ＶＤＤＡ、ＶＤＤＤおよびＶＤＤＯそれぞれは、約３．３ボルトであってよい。別の側面において、これらの電圧は、図１７に関して以下でさらに述べるとおり、１または２以上のプログラム可能な電圧ソースによって、「オフチップ」としてそれぞれ提供される。
図１７は、本開示の１つの発明態様による、アレイコントローラ２５０に接続する図１３のセンサアレイ１００のブロック図を例示するものである。様々な典型的な態様において、図８に関して上述したとおり、アレイコントローラ２５０は、「独立型」コントローラまたはコンピュータ２６０の一部を形成している互換性のある「カード」として製造されてもよい。１つの側面において、図１７に示すとおり、アレイコントローラ２５０の機能は、インターフェースブロック２５２を介してコンピュータ２６０によって制御することができる（例えば、ＵＳＢポートまたはＰＣＩバスを介したシリアルインターフェース、インターネット接続等）。１つの態様において、アレイコントローラ２５０は、従来のＩＣチップと同様に、アレイ１００がつながるプリント回路板として製造される（例えば、アレイ１００がアレイコントローラにつながるＡＳＩＣとして構成される）。かかる態様の１つの側面は、アレイコントローラの全ての部分が、以下さらに詳細に述べる様々なアレイコントローラの機能を実行するために構成されるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）として実装されてもよい。
一般的に、アレイコントローラ２５０は、様々な電源電圧およびバイアス電圧をアレイ１００に提供し、同様に行および列選択に関する信号、ピクセル出力のサンプリングおよびデータ取得を提供する。特に、アレイコントローラ２５０は、アレイ１００からの複合された各ピクセル電圧信号を含む２つのアナログ出力信号Ｖｏｕｔ１（奇数列）およびＶｏｕｔ２（偶数列）読み、測定データをコンピュータ２６０に提供するために各ピクセル信号をデジタル化する。いくつかの態様において、アレイコントローラ２５０はまた、アレイの較正および機能診断、ならびに図１１Ａに関して上述したとおり、任意のＵＶ照射処理を実行または容易にするように構成されてもよい。
図１７に例示するとおり、アレイコントローラ２５０は、一般的にアレイ１００に、アナログ電源電圧および接地（ＶＤＤＡ、ＶＳＳＡ）、デジタル電源電圧および接地（ＶＤＤＤ、ＶＳＳＤ）およびバッファ電源電圧および接地（ＶＤＤＯ、ＶＳＳＯ）を提供する。１つの典型的な実装において、正電源電圧ＶＤＤＡ、ＶＤＤＤおよびＶＤＤＯそれぞれは、約３．３ボルトである。上述したとおり、１つの側面において、これらの各電源電圧は、ノイズの遮断を容易にするために離れた導電経路を介してアレイ１００に提供される。別の側面において、これらの電源電圧はそれぞれの電源／レギュレータから発生するか、または１または２以上のこれらの電源電圧が、アレイコントローラ２５０の電源２５８内の一般的な共通のソースから発生してもよい。電源２５８は、アレイ動作に必要とされるバイアス電圧（例えば、ＶＢ１、ＶＢ２、ＶＢ３、ＶＢ４、ＶＢＯ０、ＶＢＯＤＹ）、およびアレイ診断および較正に用いられる参照電圧ＶＲＥＦも提供してもよい。別の側面において、電源２５８は、バイアス電圧、参照電圧および電源電圧のいくつかまたは全てをソフトウェア制御下で変更可能にするために（すなわち、プログラム可能なバイアス設定）、コンピュータ２６０によって制御されうる１または２以上のデジタル−アナログ変換器（ＤＡＣ）を含む。例えば、コンピュータ制御に応答する電源２５８は、ピクセルドレイン電流のためのバイアス電圧ＶＢ１およびＶＢ２、列バイアスドライブのためのＶＢ３、列増幅器バンド幅のためのＶＢ４および列出力バッファ電流ドライブのためのＶＢＯ０の調整を容易にすることができる。いくつかの側面において、１または２以上のバイアス電圧は、有効なピクセルからの信号の整定時間（セトリングタイム）を最適化するために調整することができる。さらに、アレイの全てのＩＳＦＥＴ共通のボディ電圧ＶＢＯＤＹは、トラップ電荷を減少させるための製造後ＵＶ処理の間は接地され、その後診断分析、較正および測定／データ収集のための通常動作の間は、高電圧（例えば、ＶＤＤＡ）に接続することができる。同様に参照電圧ＶＲＥＦは診断および較正の多様さを促進するために変更することができる。
図１７にまた示すとおり、アレイ１００によって測定される分析溶液に関連して通常用いられる参照電極７６は（図１に関係して上述したとおり）、ピクセル出力電圧に対する参照電位を提供するために、電源２５８に接続してもよい。例えば、１つの実装において、参照電極７６は、上記式（３）に基づくピクセル出力電圧のリファレンスを提供するために、電源の接地に接続されてもよい（例えば、アナログ接地ＶＳＳＡ）。他の典型的な実装において、参照電極電圧は、ｐＨレベルが既知の対象とする溶液／サンプルをセンサアレイ１００に近接して配置すること、および参照電極電圧をアレイ出力信号Ｖｏｕｔ１およびＶｏｕｔ２が所望のリファレンスレベルになるまで調整することによって、設定することができ、続いて生じるピクセル電圧における変化が、既知のリファレンスｐＨレベルに対するｐＨの局所的な変化を反映する。一般的に、いくつかの態様において、電源２５８によって提供された参照電圧ＶＲＥＦは参照電極７６の設定に用いられるが、参照電極７６に関連する電圧は、上述した参照電圧ＶＲＥＦ（多様なアレイ診断および較正機能に用いられる）と必ずしも同じである必要はないと理解されるべきである。
アレイ１００からのデータ取得に関して、１つの態様において図１７のアレイコントローラ２５０は、センサアレイからの出力信号Ｖｏｕｔ１およびＶｏｕｔ２をさらにバッファに集め、選択可能なゲインを提供する１または２以上の前置増幅器２５３を含んでもよい。１つの側面において、アレイコントローラ２５０は、各出力信号に対して１つの前置増幅器を含んでもよい（例えば、２アナログ出力信号に対して２つの前置増幅器）。他の側面において、前置増幅器は０．０〜３．３ボルトの入力電圧を受信するよう構成され、プログラム可能な／コンピュータ選択可能なゲイン（例えば、１、２、５、１０および２０）および低ノイズ出力（例えば、＜１０ｎＶ／ｓｑｒｔＨｚ）を有し、低減パスフィルタを提供してもよい（例えば、５ＭＨｚおよび２５ＭＨｚのバンド幅）。さらに別の側面において、前置増幅器は、所望の範囲かどうか規定のレベルを設定するために、入力および／または出力電圧信号に対するプログラム可能な／コンピュータが選択可能なオフセットを有する。
図１７のアレイコントローラ２５０はまた、コンピュータ２６０にデータを提供するために、センサアレイ出力信号Ｖｏｕｔ１およびＶｏｕｔ２をデジタル出力（例えば、１０ビットまたは１２ビット）に変換するための１または２以上のアナログ−デジタル変換器（ＡＤＣ）２５４を含んでもよい。１つの側面において、１ＡＤＣがセンサアレイの各アナログ出力のために用いられてもよく、各ＡＤＣは、対応する前置増幅器に接続してもよい（所与の実装において前置増幅器が用いられる場合）。別の側面において、ＡＤＣは、異なる範囲のアレイ出力信号および／または前置増幅器パラメータを伴う互換性を容易にするためのコンピュータ選択可能な入力範囲（例えば、５０ｍＶ、２００ｍＶ、５００ｍＶ、１Ｖ）を有してもよい。さらに他の側面において、ＡＤＣのバンド幅は６０ＭＨｚより大きくてもよく、データ取得／変換速度は２５ＭＨｚより大きくてもよい（例えば、１００ＭＨｚまたはそれ以上）。
図１７の態様において、ＡＤＣ取得タイミングおよびアレイ行および列選択はタイミングジェネレータ２５６によって制御される。特に、タイミングジェネレータは、行選択を制御するために、デジタル垂直データおよびクロック信号（ＤＶ、ＣＶ）を、また列選択を制御するために、デジタル水平データおよびクロック信号（ＤＨ、ＣＨ）を提供し、列サンプリングおよび保持信号ＣＯＬ ＳＨを、図９に関係して上述したとおり、サンプルそれぞれのピクセル電圧を有効な行に提供する。いくつかの態様において、適切に時間制御された信号を形成するために、タイミングジェネレータ２５６は、コードを実行し、マルチチャンネルデジタルパターンジェネレータとして構成されているマイクロプロセッサによって、実装されてもよい。１つの典型的な実装において、タイミングジェネレータ２５６はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）として実装されてもよい。
図１８は、センサアレイ１００からピクセルデータを取得するために、タイミングジェネレータ２５６によって提供される、このような信号のための典型的なタイミング図を例示するものである。以下説明のために、「フレーム」はアレイ内の各ピクセルに対する値を含むデータセットとして定義し、「フレームレート」は連続するフレームがアレイから取得されうる率として定義する。図１８の例において、典型的な２０フレーム／秒のフレームレートをアレイの動作を例示するために選択する（すなわち、行および列選択および信号取得）。しかしながら、本開示によるアレイおよびアレイコントローラは、この点に限定されず、より低いフレームレート（例えば１〜１０フレーム／秒）またはより高いフレームレート（例えば、２５、３０、４０、５０、６０、７０〜１００フレームレート／秒等）を含む異なるフレームレート、同等かまたはそれより多いピクセル数が可能であると理解されるべきである。いくつかの実装用途において、所与の分析物または（複数の）分析物の実験に導電した数秒にわたる多くのフレームを含むデータセットが取得されてもよい。いくつかのこのような実験は、連続して行われ、場合によっては、データ転送／処理および／またはセンサアレイＡＳＩＣの洗浄および後続の実験のための試薬の準備をするための休止を伴う。
１つの実装において、アレイコントローラ２５０は行を連続的に１つずつ有効にしてアレイ１００を制御する。例えば、図９を再度しばらく参照すると、ピクセルの第１の行は行選択信号
Figure 0005643277
 を介して有効にされる。有効なピクセルは、ある期間一定化され、ＣＯＬ ＳＨ信号は、各列のサンプリング／保持スイッチを閉じ、また列の第１のピクセルによる出力電圧値を列のサンプリング／保持キャパシタＣｓｈ上に保持するために、一時的に（briefly）アサートされる。この電圧はその後列出力電圧ＶＣＯＬｊとして２つ（奇数および偶数列）のアレイ出力ドライバ１９８１および１９８２のうち１つに印加される（例えば、図１６参照）。ＣＯＬ ＳＨ信号は、その後ディアサートされ、これにより、各列のサンプリング／保持スイッチが開き、また列増幅器１０７Ａおよび１０７Ｂから、列出力バッファ１１１ｊが分断（decoupling）される。その後すぐに、ピクセルの第２の行が行選択信号
Figure 0005643277
 を介して有効にされる。ピクセルの第２の行が安定化されている間、行選択信号は、第１の行に関連する列出力電圧を読むために、２つずつ生成される（１つの奇数および１つの偶数、奇数列選択信号は連続して偶数出力ドライバに入力され、偶数行列選択信号は連続して奇数出力ドライバに入力される）。こうして、アレイ内の所与の行が有効にされ安定化されている間に、前の行が２列づつ読み出される。行選択およびサンプリング／読取りを交互に配置することおよび所与の行に対して複数列ずつ読むことによって、データフレームは、顕著に合理化された方法でアレイから取得することができる。
図１８は、典型的フレームレート２０フレーム／秒のための前記プロセスのタイミング図を例示するものである。このフレームレートおよびアレイ内の５１２行を考慮すると、図１８に垂直の描写によって示すとおり、各行は約９８マイクロ秒で読み出されなければならない。したがって、垂直クロック信号ＣＶは９８マイクロ秒周期を有し（すなわち、１０ｋＨｚを超えるクロック周波数）、ＣＶ信号のトレーリングエッジ（立ち下がりエッジ）（負の導電）による新しい行の有効化を伴う。図１８の左側が新しいフレームの始まりを示し、垂直データ信号ＤＶは、ＣＶ信号の第１のトレーリングエッジの前にアサートされ、次のＣＶ信号のトレーリングエッジの前にディアサートされる（連続するフレームからのデータ取得のために、垂直データ信号は行５１２が有効にされた後のみ再度リアサートされる）。また、各ＣＶ信号のトレーリングエッジの直前（例えば、新しい行が有効にされる）、ＣＯＬ ＳＨ信号は、２マイクロ秒間アサートされ、ＣＶ信号のトレーリングエッジ前に５０ナノ秒が残る。
図１８において、ＣＯＬ ＳＨ信号の第１の発生はアレイの行５１２のピクセル値を実際にサンプリングしている。こうして、ＣＶ信号の第１のトレーリングエッジが生じると、第１の行は有効にされＣＯＬ ＳＨ信号の第２の発生まで安定化される（約９６マイクロ秒間）。第１の行の安定化時間の間、行５１２のピクセル値は、列選択信号を介して読み出される。５１２列を読むために、２つの列選択信号が同時に生成されるため、水平クロック信号ＣＨはこの期間内に２５６サイクル生成しなければならず、ＣＨ信号の各トレーリングエッジは、１つの奇数および１つの偶数列選択信号を生成する。図１８に示すとおり、所与の行におけるＣＨ信号の第１のトレーリングエッジは、サンプルリング／保持キャパシタＣｓｈ上に保持される電圧値を安定させるために、行選択の２マイクロ秒後に発生するように時間制御され、列出力バッファによって提供される。また各行に対して、水平データ信号ＤＨは、ＣＨ信号の第１のトレーリングエッジの前にアサートされ、ＣＨ信号の次のトレーリングエッジの前にディアサートされる。最後の２列（例えば、５１１および５１２）は、上述したとおり、次の行が有効になる約２マイクロ秒前に発生するＣＯＬ ＳＨ信号の発生前に選択される。こうして５１２列は、２つずつ、約９４マイクロ秒間以内で読まれる（すなわち、９８マイクロ秒／行であり、各行の最初と最後の２秒を引く）。これは、各アレイ出力信号Ｖｏｕｔ１およびＶｏｕｔ２に対して、約２．７ＭＨｚのデータレートをもたらす。別の側面において、ＡＤＣ（ｓ）２５４は、各ピクセル測定のための複数のデジタル化されたサンプルを提供するために、出力信号Ｖｏｕｔ１およびＶｏｕｔ２を著しく高速度で採取するように、タイミングジェネレータ２５６によって制御されてもよく、その後平均化されてもよい（例えば、ＡＤＣデータ取得速度は、２．７ＭＨｚアレイ出力信号を採取する約１００ＭＨｚとなることができ、これによりピクセル測定あたり約３５〜４０ものサンプルを提供することができる。）
センサアレイおよびＡＤＣの制御に加えて、タイミングジェネレータ２５６が、様々なアレイ較正および機能の診断、同様に随意の紫外線照射処理を容易にするために構成されてもよい。この目的のために、タイミングジェネレータは、アレイの最終行の選択を示す信号ＬＳＴＶおよびアレイの最終列の選択を示す信号ＬＳＴＨを利用することができる。タイミングジェネレータ２５６は、参照電圧ＶＲＥＦを列バッファ増幅器に入力するＣＡＬ信号を生成すること、および紫外線照射プロセス（図９参照）の間、アレイ中の全てのＩＳＦＥＴのドレインを接地するＵＶ信号を生成することにも関与することができる。タイミングジェネレータはまた、様々な較正および機能診断または紫外線照射の間に、電源またはバイアス電圧を適切に制御するために、電源２５８上に制御機能を提供することができる。例えば、紫外線照射の間、タイミングジェネレータは、ＵＶ信号がＩＳＦＥＴドレインを接地するために能動化されている間、ボディ電圧ＶＢＯＤＹと接地を接続するための電源を制御することができる。アレイ較正および診断、同様にＵＶ照射に関して、いくつかの実装において、タイミングジェネレータは、適切な制御信号を提供するコンピュータ２６０から、特化したプログラムを受信することができる。１つの側面において、コンピュータ２６０は、アレイのダミーピクセルから得られた様々なデータ、同様にＣＡＬ信号および参照電圧ＶＲＥＦの用途に基づく列情報を、所与のアレイに関する様々な較正パラメータの決定および／または較正および機能診断のための特化したプログラムを作成するために、用いることができる。
アレイコントローラ２５０のコンピュータインターフェース２５２に関して、１つの典型的な実装において、インターフェースは、コンピュータ２６０への約２００ＭＢ／ｓｅｃのデータ速度を容易にするために構成される。コンピュータ２６０は、データを２００ＭＢ／ｓｅｃで受信し、ピクセルイメージを再構築するためにデータを処理するように構成される（例えば、モニター上に、疑似色で示される）。例えば、コンピュータは、データ操作のために、Ｃ＋＋またはVisual Basicで書かれたルーチンを含む汎用プログラムを実行するように構成されてもよく、ディスプレイは所望のものである。
本開示による典型的なＩＳＦＥＴアレイおよびアレイコントローラのいくつかの側面について説明してきたが、図１９〜２３は、さらに別の発明態様による、さらに多くのピクセル数を有するＩＳＦＥＴセンサアレイの代替的なＣＭＯＳ ＩＣチップのブロック図を例示するものである。１つの側面において、図１９〜２３に関してさらに以下に示す各ＩＳＦＥＴアレイは、図１７に示したものと類似のコントローラによって制御されてもよく、より多いピクセル数を収容するためには、いくつかの場合において軽微な変更を伴ってもよい（例えば、追加の前置増幅器２５３およびアナログデジタル変換器２５４）。
図１９は、本発明の１つの態様による、図９〜１２との関連で上述した列およびピクセル設計、ならびに０．３５μｍＣＯＭＳ製造法に基づく、ＩＳＦＥＴセンサアレイ１００Ａのブロック図を示す。アレイ１００Ａは、２０４８個の列１０２１〜１０２２０４８を含み、ここで各列は２０４８個の幾何学的に正方形のピクセル１０５１〜１０５２０４８を含み、この各々は約９μｍ×９μｍの寸法を有する。したがって、アレイは、４００万個を超えるピクセル（＞４メガピクセル）を含み、１つの例示の実装において、完全なアレイ（ＩＳＦＥＴピクセルおよび関連する回路）は、約２０．５ｍｍ×２０．５ｍｍの寸法を有する集積回路チップとして製造することができる。
図１９に示す態様の１つの側面において、アレイ１００Ａは、少なくとも部分的に、個々に制御できるピクセルの、複数の群として構成してよい。例えば、ピクセルの各列はトップ部およびボトム部に分割でき、列のそれぞれのトップ部におけるピクセルの集積は、行の第１の群４００１（例えばトップ群、行：１〜１０２４）を形成し、列のそれぞれのボトム部におけるピクセルの集積は、行の第２の群４００２（例えばボトム群、行：１０２５〜２０４８）を形成する。次に、行の第１および第２の群（例えばトップおよびボトム）の各々は、対応する行選択レジスタ、列バイアス／読取り回路、列選択レジスタ、および出力ドライバと関連する。この様式で、行の第１の群４００１および第２の群４００２の各々からのピクセル選択およびデータ取得は、図１３に示す全アレイ１００からのピクセル選択およびデータ取得と、実質的に同様となる。言い換えれば、１つの側面において、図１９のアレイ１００Ａは、同時に制御される２つの異なるピクセル群の「サブアレイ」を含み、これによって多数のピクセルからのデータ取得の効率化を提供する。
特に図１９は、行の第１の群４００１の行選択が第１の行選択レジスタ１９２１によって制御され、行の第２の群４００２の行選択が第２の行選択レジスタ１９２２によって制御されてよいことを示す。１つの態様において、行選択レジスタ１９２１および１９２２の各々は、図１４との関連で上述したように構成されてよく、垂直クロック（ＣＶ）信号および垂直データ（ＤＶ）信号を受信し、これに応答して行選択信号を発生する；例えば、第１の行選択レジスタ１９２１は、
Figure 0005643277
 から
Figure 0005643277
 までの信号を生成し、第２の行選択レジスタ１９２２は、
Figure 0005643277
 から
Figure 0005643277
 までの信号を生成することができる。他の態様において、両方の行選択レジスタ１９２１および１９２２は、共通の垂直クロックおよびデータ信号を同時に受信してもよく、こうして、アレイの2つの行が所与の時間において、トップ群から１つ、ボトム群からもう１つを有効化される。
行の第1および第２の群の各々に対して、図１９のアレイ１００Ａはさらに、列バイアス／読取り回路１１０１Ｔ〜１１０２０４８Ｔ（第１の行群４００１に対して）および１１０１Ｂ〜１１０２０４８Ｂ（第２の行群４００２に対して）を含み、こうして各列は、図９に示すバイアス／読取り回路１１０ｊの２つの例を含む。アレイ１００Ａはまた、第２の行群４００２に対し、２つの列選択レジスタ１９２１、２（奇数および偶数）および２つの出力ドライバ１９８１、２（奇数および偶数）を含み、また、第１の行群４００１に対し、２つの列選択レジスタ１９２３、４（奇数および偶数）および２つの出力ドライバ１９８３、４（奇数および偶数）を含む（すなわち、全部で４つの列選択レジスタおよび４つの出力ドライバ）。列選択レジスタは、水平クロック信号（第１の行群および第２の行群に対して、それぞれＣＨＴおよびＣＨＢ）および水平データ信号（第１の行群および第２の行群に対して、それぞれＤＨＴおよびＤＨＢ）を受信して、奇数および偶数列の選択を制御する。１つの実装において、ＣＨＴおよびＣＨＢ信号は共通信号として供給されてよく、ＤＨＴおよびＤＨＢは共通信号として供給されてよく、こうして、アレイから１回に４つの列を同時に読み取る（すなわち、各行群から１つの奇数列および１つの偶数列）。特に、図１３〜１８との関連で上述したように、各有効行に対して２つの列を同時に読み取り、対応するピクセル電圧を２つの出力信号として供給する。したがって、２つの行を任意の所与の時間において有効化し、任意の所与の時間に１つの行について２つの列を読み取ることを介して、アレイ１００Ａは、4つの同時出力信号Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３およびＶｏｕｔ４を供給することができる。
図１９のアレイ１００Ａの１つの例示の実装において、ここで完全なデータフレーム（第１の行群４００１および第２の行群４００２両方からの全ピクセル）を２０フレーム／秒のフレームレートで取得し、１０２４対の行をそれぞれ約４９マイクロ秒の間、順番に有効化する。各有効行について、１０２４ピクセルを、各列選択レジスタ／出力ドライバにより約４５マイクロ秒間読み取る（図１８との関連で上述したように、各行の初めと終わりに２マイクロ秒を許容する）。したがって、この例において、アレイ出力信号の各々Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３およびＶｏｕｔ４は、約２３ＭＨｚのデータ率を有する。再度、他の実装において、データを図１９のアレイ１００Ａから、２０フレーム／秒以外のフレームレート（例えば５０〜１００フレーム／秒）で取得してもよいことが理解されるべきである。
図１３のアレイ１００のように、さらに他の側面において図１９のアレイ１００Ａは、該アレイの周囲にダミーまたは参照ピクセル１０３の複数行および複数列を含んでもよく、予備試験／評価データ、オフセット決定および／またはアレイの較正を促進する。さらに、アレイの操作に必要な種々の電力供給およびバイアス電圧（図９との関連で上述したように）を、図１３との関連で上述したものと類似の様式で、ブロック１９５のアレイ１００Ａに対して供給する。
図２０は、本発明のさらに他の態様による、０．３５μｍＣＯＭＳ製造法に基づき、図１９において上述したアレイ１００Ａと実質的に類似の構造を有する、ＩＳＦＥＴセンサアレイ１００Ｂのブロック図を示す。アレイ１００Ｂも、一般的に図９〜１２との関連で上述した列およびピクセル設計に基づくが、アレイ１００Ｂのピクセルの寸法／ピッチは、図１０に示すピクセルのそれより小さい。特に再度図１０および１１を参照して、図１０に示す寸法「ｅ」は、図２０の態様においては、ピクセルの中央領域に配置された活性ピクセル要素のインテグリティに影響することなく、約９μｍから約５μｍに大幅に減少されている。同様に、図１０に示す寸法「ｆ」は、約７μｍから約４μｍに減少している。言い換えると、活性要素を囲むピクセルの周囲領域のいくつかは、図１０との関連で与えられた寸法に関して、図１０および１１に示す、ピクセルの活性要素の上面および断面のレイアウトおよび設計を損なうことなく、実質的に（大幅に）減少される。かかるピクセル１０５Ａの上面図を図２０Ａに示し、ここで、寸法「ｅ」は５．１μｍであり、寸法「ｆ」は４．１μｍである。このピクセル設計の１つの側面において、寸法の減少を促進するために、ピクセル１０５Ａには、図１０に示すピクセルと比べて、より少ないボディ接続（body connection）Ｂが含まれ（例えばピクセルの各角に１つずつ）、これには、ピクセルの全周囲の数個のボディ接続Ｂを含む。
図２０で言及したように、アレイ１００Ｂは１３４８個の列１０２１〜１０２１３４８を含み、ここで各列は１１５２個の幾何学的に正方形のピクセル１０５Ａ１〜１０５Ａ１１５２を含み、この各々は約５μｍ×５μｍの寸法を有する。したがって、アレイは、１５０万個を超えるピクセル（＞１．５メガピクセル）を含み、１つの例示の実装において、完全なアレイ（ＩＳＦＥＴピクセルおよび関連する回路）は、約９ｍｍ×９ｍｍの寸法を有する集積回路チップとして製造することができる。図１９のアレイ１００Ａと同様に、１つの側面において、図２０のアレイ１００Ｂは、図１９との関連で上述したように、２つの行の群４００１および４００２に分割される。１つの例示の実装において、完全なデータフレーム（第１の行群４００１および第２の行群４００２両方からの全ピクセル）を５０フレーム／秒のフレームレートで取得し、これにより５７６対の行をそれぞれ約３５マイクロ秒の間、順番に有効化することが必要である。各有効行について、６７４ピクセルを、各列選択レジスタ／出力ドライバにより約３１マイクロ秒間読み取る（図１８との関連で上述したように、各行の初めと終わりに２マイクロ秒を許容する）。したがって、この例において、アレイ出力信号の各々Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３およびＶｏｕｔ４は、約２２ＭＨｚのデータ率を有する。再度、他の実装において、データを図２０のアレイ１００Ｂから、５０フレーム／秒以外のフレームレートで取得してもよいことが理解されるべきである。
図２１は、本発明のさらに他の態様による、０．３５μｍＣＯＭＳ製造法に基づき、図２０および２０Ａとの関連において上述したより小さなピクセル寸法を組み込んだ（５．１μｍ四方のピクセル）、ＩＳＦＥＴセンサアレイ１００Ｃのブロック図を示す。図２１で言及したように、アレイ１００Ｃは、４０００個の列１０２１〜１０２４０００を含み、ここで各列は３６００個の幾何学的に正方形のピクセル１０５Ａ１〜１０５Ａ３６００を含み、この各々は約５μｍ×５μｍの寸法を有する。したがってアレイは、１４００万個を超えるピクセル（＞１４メガピクセル）を含み、１つの例示の実装において、完全なアレイ（ＩＳＦＥＴピクセルおよび関連する回路）は、約２２ｍｍ×２２ｍｍの寸法を有する集積回路チップとして製造することができる。図１９および図２０のアレイ１００Ａおよびアレイ１００Ｂと同様に、１つの側面において、図２１のアレイ１００Ｃは、２つの行の群４００１および４００２に分割される。しかし、アレイ１００Ａおよびアレイ１００Ｂとは異なり、各行群に対して、アレイ１００Ｃは１６個の列選択レジスタおよび１６個の出力ドライバを含み、有効行において１時点に１６ピクセルを同時に読み取り、こうして３２個の出力信号Ｖｏｕｔ１〜Ｖｏｕｔ３２をアレイ１００Ｃから供給することができる。１つの例示の実装において、完全なデータフレーム（第１の行群４００１および第２の行群４００２両方からの全ピクセル）を５０フレーム／秒のフレームレートで取得でき、これにより１８００対の行をそれぞれ約１１マイクロ秒の間、順番に有効化することが必要となる。各有効行について、２５０ピクセル（４０００／１６）を、各列選択レジスタ／出力ドライバにより約７マイクロ秒間読み取る（各行の初めと終わりに２マイクロ秒を許容する）。したがって、この例において、アレイ出力信号の各々Ｖｏｕｔ１〜Ｖｏｕｔ３２は、約３５ＭＨｚのデータ率を有する。前の態様におけるのと同様に、他の実装において、データをアレイ１００Ｃから、５０フレーム／秒以外のフレームレートで取得してもよいことが理解されるべきである。
図１３〜２１との関連で上述した例示のアレイは、０．３５μｍの従来のＣＯＭＳ製造法に基づくが、本開示によるアレイはこの点において限定されず、その理由は、０．３５μｍ未満の形状を有するＣＭＯＳ製造法（例えば０．１８μｍＣＯＭＳ加工技術）を用いて、かかるアレイを製造してもよいからである。したがって、ピクセル寸法／ピッチが５μｍより大幅に小さいＩＳＦＥＴセンサアレイを製造することができ、非常に高密度のＩＳＦＥＴアレイを提供する。例えば、図２２および２３はそれぞれ、０．１８μｍＣＯＭＳ製造法に基づく、さらに他の態様によるＩＳＦＥＴセンサアレイ１００Ｄおよび１００Ｅのブロック図であり、ここでは２．６μｍのピクセル寸法が実現されている。ピクセル設計それ自体は、図２０Ａに示すピクセル１０５Ａに実質的に基づき、ただし、０．１８μｍＣＯＭＳ法のため、より小さなスケールである。
図２２のアレイ１００Ｄは、２８００個の列１０２１〜１０２２８００を含み、ここで各列は２４００個の、幾何学的に正方形で、各々約２．６μｍ×２．６μｍの寸法を有するピクセルを含む。したがって、アレイは６５０万個を超えるピクセル（＞６．５メガピクセル）を含み、１つの例示の実装において、完全なアレイ（ＩＳＦＥＴピクセルおよび関連する回路）は、約９ｍｍ×９ｍｍの寸法を有する集積回路チップとして製造することができる。図１９〜２１のアレイ１００Ａ、１００Ｂおよび１００Ｃと同様に、１つの側面において、図２２のアレイ１００Ｄは、２つの行の群４００１および４００２に分割される。しかし、アレイ１００Ａ、１００Ｂおよび１００Ｃとは異なり、各行群に対して、アレイ１００Ｄは８個の列選択レジスタおよび８個の出力ドライバを含み、有効行において１時点に８ピクセルを同時に読み取り、こうして１６個の出力信号Ｖｏｕｔ１〜Ｖｏｕｔ１６をアレイ１００Ｄから供給することができる。１つの例示の実装において、完全なデータフレーム（第１の行群および第２の行群４００１および４００２両方からの全ピクセル）を５０フレーム／秒のフレームレートで取得でき、これにより１２００対の行をそれぞれ約１６〜１７マイクロ秒の間、順番に有効化することが必要となる。各有効行について、３５０ピクセル（２８００／８）を、各列選択レジスタ／出力ドライバにより約１４マイクロ秒間読み取る（各行の初めと終わりに１〜２マイクロ秒を許容する）。したがって、この例において、アレイ出力信号の各々Ｖｏｕｔ１〜Ｖｏｕｔ１６は、約２５ＭＨｚのデータ率を有する。前の態様におけるのと同様に、他の実装において、データをアレイ１００Ｄから、５０フレーム／秒以外のフレームレートで取得してもよいことが理解されるべきである。
図２３のアレイ１００Ｅは、７４００個の列１０２１〜１０２７４００を含み、ここで各列は７４００個の、幾何学的に正方形で、各々約２．６μｍ×２．６μｍの寸法を有するピクセルを含む。したがって、アレイは５４００万個を超えるピクセル（＞５４メガピクセル）を含み、１つの例示の実装において、完全なアレイ（ＩＳＦＥＴピクセルおよび関連する回路）は、約２１ｍｍ×２１ｍｍの寸法を有する集積回路チップとして製造することができる。図１９〜２２のアレイ１００Ａ〜１００Ｄと同様に、１つの側面において、図２３のアレイ１００Ｅは、２つの行の群４００１および４００２に分割される。しかし、アレイ１００Ａ〜１００Ｄとは異なり、各行群に対して、アレイ１００Ｅは３２個の列選択レジスタおよび３２個の出力ドライバを含み、有効行において１時点に３２ピクセルを同時に読み取り、こうして６４個の出力信号Ｖｏｕｔ１〜Ｖｏｕｔ６４をアレイ１００Ｅから供給することができる。１つの例示の実装において、完全なデータフレーム（第１の行群４００１および第２の行群４００２両方からの全ピクセル）を１００フレーム／秒のフレームレートで取得でき、これにより３７００対の行をそれぞれ約３マイクロ秒の間、順番に有効化することが必要となる。各有効行について、２３０ピクセル（７４００／３２）を、各列選択レジスタ／出力ドライバにより約７００ナノ秒間読み取る。したがって、この例において、アレイ出力信号の各々Ｖｏｕｔ１〜Ｖｏｕｔ６４は、約３２８ＭＨｚのデータ率を有する。前の態様におけるのと同様に、他の実装において、データをアレイ１００Ｅから、１００フレーム／秒以外のフレームレートで取得してもよいことが理解されるべきである。
したがって、本明細書に開示された本発明の概念に基づくＩＳＦＥＴアレイの種々の例において、約９μｍのアレイピッチ（例えば、センサ表面積で１０μｍ×１０μｍ未満）は、２５６，０００個のピクセル（すなわち、５１２×５１２アレイ）を含むＩＳＦＥＴアレイを可能として、関連する行および列選択ならびにバイアス／読取り用電子装置と共に、７ｍｍ×７ｍｍの半導体ダイ上に製造することができ、および、４００万個を超えるピクセルを含む類似のセンサアレイ（すなわち、２０４８×２０４８アレイ、４メガを超えるピクセル）を、２１ｍｍ×２１ｍｍのダイ上に製造することができる。他の態様において、約５μｍのアレイピッチは、約１．５５メガピクセル（すなわち、１３４８×１１５２アレイ）を含むＩＳＦＥＴアレイおよび関連する電子装置を、９ｍｍ×９ｍｍのダイ上に製造することを可能とし、また、１４メガを超えるピクセルを含むＩＳＦＥＴアレイおよび関連する電子装置を、２２ｍｍ×２２ｍｍのダイ上に製造することを可能とする。さらに他の実装において、０．３５μｍ未満の寸法が可能であるＣＭＯＳ製造法を用いて（例えば０．１８μｍＣＭＯＳ加工技術）、５μｍより顕著に小さいピクセル寸法／ピッチを有するＩＳＦＥＴセンサアレイを製造することができ（例えば、２．６μｍｍのアレイピッチ、または８もしくは９μｍ２未満のピクセル／センサ面積）、顕著に高密度のＩＳＦＥＴアレイを提供する。
上述のＩＳＦＥＴアレイの態様において、アレイピクセルは、図９との関連で上述したように、ｐ−チャネルＩＳＦＥＴを用いる。しかし、本開示によるＩＳＦＥＴアレイはこの点において限定されず、ＩＳＦＥＴアレイに対する他の態様のピクセル設計は、ｎ−チャネルＩＳＦＥＴに基づいてもよい。特に、図１３および１９〜２３との関連で上述した任意のアレイは、ｎ−チャネルＩＳＦＥＴに基づくピクセルを用いて実装することができる。
例えば、図２４は、本開示の他の発明態様にしたがって、ｎ−チャネルＩＳＦＥＴおよび付随するｎ−チャネルＭＯＳＦＥＴを用いて実装された、図９のピクセル設計を示す。さらに具体的には、図２４は、アレイ列の１つの例示のピクセル１０５１（すなわち、列の最初のピクセル）を、列バイアス／読取り回路１１０ｊと共に示し、ここでＩＳＦＥＴ１５０（Ｑ１）は、ｎ−チャネルＩＳＦＥＴである。図９のピクセル設計同様、図２４のピクセル設計は３つのみの要素を含み、すなわち、ＩＳＦＥＴ１５０および、ｎ行選択信号（ＲｏｗＳｅｌ１〜ＲｏｗＳｅｌｎ、正論理）の１つに応答する、２つのｎ−チャネルＭＯＳＦＥＴスイッチＱ２およびＱ３である。図２４のピクセルにおいては伝送ゲートは不要であり、ピクセルの全てのデバイスは「同一種類」、すなわち、ｎ−チャネルデバイスである。さらに図９のピクセル設計と同じく、図２４に示すピクセル１０５１の３つの要素を操作するには、１ピクセル当たり４つのみの信号線、すなわち、線１１２１、１１４１、１１６１および１１８１が必要である。他の点においては、図９および図２４のピクセル設計は、これらが両方とも、有効ピクセルからの出力信号ＶＳｊを得るために、定ドレイン電流ＩＤｊおよび定ドレイン−ソース電圧ＶＤＳｊを有して構成されている点で、類似している。
図２４のｎ−チャネルＩＳＦＥＴピクセル設計と、図９のｐ−チャネルＩＳＦＥＴ設計の間の主要な違いの１つは、ピクセルを通る電流が逆方向であることである。そのため図２４において、素子１０６ｊは、アナログ回路電圧接地ＶＳＳＡに結合された制御可能電流シンクであり、バイアス／読取り回路１１０ｊの素子１０８ｊは、アナログ正供給電圧ＶＤＤＡに結合された制御可能電流源である。さらに、ＩＳＦＥＴ１５０のボディ接続は、その源には結合されず、代わりにアレイの他のＩＳＦＥＴのボディ接続に結合され、これは次に、図２４に示すようにアナログ接地ＶＳＳＡに結合される。
図９および図２４に示すピクセル設計（定ＩＳＦＥＴドレイン電流および定ＩＳＦＥＴドレイン源電圧に基づく）に加えて、図２５〜２７に示すように、本開示の他の発明態様による、ｐ−チャネルＩＳＦＥＴとｎ−チャネルＩＳＦＥＴの両方に基づいた、ＩＳＦＥＴアレイに対する代替的なピクセル設計が意図される。以下に検討するように、いくつかの代替的なピクセル設計は、データ取得を促進するために、アレイコントローラ２５０からの追加のおよび／または修正された信号を必要とする。特に、図２５〜２７に示すピクセル設計の共通の特徴は、アレイの各列に対するサンプリング・保持キャパシタに加えて、各ピクセル自体の中に、サンプリング・保持キャパシタを含むことである。図２５〜２７の代替的なピクセル設計は、一般に、図９および図２４のピクセル設計より多数の要素を含むが、ピクセルサンプリング・保持キャパシタの特徴は、「スナップショット」型のアレイを有効にすることであり、ここで、アレイの全ピクセルが同時に有効になって完全なフレームをサンプリングし、アレイのそれぞれのＩＳＦＥＴに近接する１または２以上の分析物の測定値を表す信号を取得する。いくつかの用途において、これは、より高いデータ取得スピードおよび／または信号感度の改善（例えばより高い信号対ノイズ比）を提供することができる。
図２５は、１つのピクセル１０５Ｃおよび関連する列回路１１０ｊについての、かかる代替的設計の１つを示す。ピクセル１０５Ｃはｎ−チャネルＩＳＦＥＴを用いており、フィードバック増幅器（Ｑ４、Ｑ５、およびＱ６）に基づきＩＳＦＥＴ Ｑ１の両端に定電圧を提供するとの仮定に一般に基づく。特にトランジスタＱ４は、フィードバック増幅器の負荷を構成し、増幅器電流は、バイアス電圧ＶＢ１（アレイコントローラから提供される）により設定される。トランジスタＱ５は共通のゲート増幅器であり、トランジスタＱ６は共通のソース増幅器である。再度、フィードバック増幅器の目的は、ＩＳＦＥＴ Ｑ１にかかる電圧を、トランジスタＱ３から供給される電流を調節して、一定に保つことである。トランジスタＱ２は、ＩＳＦＥＴ Ｑ１が引き出せる最大電流を制限する（例えば、これにより、ピクセルの非常にラージアレイの過熱で生じる損傷を予防する）。この最大電流は、バイアス電圧ＶＢ２により設定される（アレイコントローラによっても提供される）。図２５に示すピクセル設計の１つの側面において、ピクセル１０５Ｃへの電力は、バイアス電圧ＶＢ２を０Ｖに、バイアス電圧ＶＢ１を３．３Ｖに設定することにより、オフにすることができる。このようにして、かかるピクセルのラージアレイに供給される電力を調節でき（短い時間オンにし、次にアレイコントローラによりオフにする）、アレイの全体の電力消費を抑えつつ、同時に、イオン濃度の測定を得ることができる。ピクセルへの電力の調節はまた、アレイの熱放散を低下させて分析物溶液の加熱の可能性を低下させ、これにより、試料の過熱による潜在的に有害な効果も低下させることができる
図２５において、フィードバック増幅器（トランジスタＱ３のゲート）の出力を、ＭＯＳスイッチＱ７によりサンプリングし、ピクセル自体の中にあるピクセルサンプリング・保持キャパシタＣｓｈに保存する。スイッチＱ７はピクセルサンプリング・保持信号ｐＳＨにより制御され（アレイコントローラによりアレイチップに供給される）、これは、アレイの全ピクセルに同時に適用されて、全ピクセルの読取りをそれらそれぞれのサンプリング・保持キャパシタ上に同時に保存する。このようにして、図２５のピクセル設計に基づくアレイは、アレイの連続する行をサンプリングする代わりに、全フレームのデータを任意の与えられた時間にサンプリングするという点において、「スナップショット」アレイと考えられる。各ピクセル値が対応するピクセルサンプリング・保持キャパシタＣｓｈに保存された後、各ピクセル１０５Ｃ（ＩＳＦＥＴおよびフィードバック増幅器）は、他のｐＨの読取りを取得してもよく、または、電力節約のためにオフにすることもできる。
図２５において、全てのピクセルサンプリング・保持キャパシタＣｓｈに保存されたピクセル値を、列回路１１０ｊに、１回に１行ずつ、ソースフォロアーＱ８を通して適用し、該ソースフォロアーは、行選択信号（例えばＲｏｗｓｅｌ１）に応答しトランジスタＱ９を介して有効化される。特に、行を選択してこれを確定した後、ピクセルサンプリング・保持キャパシタに保存された値を次に、列サンプリング・保持信号ＣＯＬ ＳＨにより有効化された列サンプリング・保持キャパシタＣｓｈ２に保存し、列出力信号ＶＣＯＬｊとして供給する。
図２６は、本開示の１つの態様による、１つのピクセル１０５Ｄおよび関連する列回路１１０ｊについての、別の代替的設計を示す。この態様において、ＩＳＦＥＴはｐ−チャネルデバイスとして示される。データ取得サイクルの開始において、信号ｐＳＨ（ピクセルサンプリング／保持）およびｐＲＳＴ（ピクセルリセット）により制御されるＣＭＯＳスイッチを閉じる（これらの信号はアレイコントローラにより供給される）。これにより、ＩＳＦＥＴ（Ｑ１）の電源を、電圧ＶＲＳＴへと引く。続いて、信号ｐＲＳＴにより制御されるスイッチを開くと、ＩＳＦＥＴ Ｑ１の電源は、ピクセルサンプリング・保持キャパシタＣｓｈを、ｐＨにより設定されたレベルの下の閾値まで引く。次に、信号ｐＳＨにより制御されるスイッチを開き、ピクセル出力値を、行選択信号ＲｏｗＳｅｌ１に応答するスイッチの操作を介して列回路１１０ｊに結合して、列出力信号ＶＣＯＬｊを供給する。図２５に示す態様におけるピクセル設計と同様に、ピクセル１０５Ｄに基づくアレイも、アレイの全ピクセルを同時に操作するという点において、「スナップショット」アレイである。１つの側面において、この設計は、全ピクセルの長く同時の統合時間と、それに続く、データの全フレームの高速読取りとを可能とする。
図２７は、本開示の１つの態様による、１つのピクセル１０５Ｅおよび関連する列回路１１０ｊについての、別の代替的設計を示す。この態様において、ＩＳＦＥＴは再度、ｐ−チャネルデバイスとして示される。データ取得サイクルの開始において、制御信号ｐ１およびｐＲＳＴにより操作されるスイッチを短時間閉じる。これにより、サンプリングキャパシタＣｓｈに保存された値をクリアし、ＩＳＦＥＴ（Ｑ１）への電荷の保存を可能とする。次に、信号ｐＳＨにより制御されるスイッチを閉じ、ＩＳＦＥＴＱ１に保存された電荷の、ピクセルサンプリング・保持キャパシタＣｓｈへの保存を可能とする。次に信号ｐＳＨにより制御されるスイッチを開き、ピクセル出力値を、行選択信号ＲｏｗＳｅｌ１に応答するスイッチの操作を介して列回路１１０ｊに結合し、列出力信号ＶＣＯＬｊを供給する。ピクセル１０５Ｅには、ＩＳＦＥＴキャパシタンスのＣｓｈキャパシタンスへの比率を介してゲインが供給され、すなわちゲイン＝ＣＱ１／Ｃｓｈであり、または、ピクセルを複数回有効にし（すなわち、分析物測定の複数サンプルを取ること）、およびＩＳＦＥＴ出力を、ピクセルサンプリング・保持キャパシタＣｓｈにキャパシタをリセットすることなく蓄積することにより、ゲインが供給される（すなわち、ゲインは蓄積の回数の関数である）。図２５および図２６の態様と同様に、ピクセル１０５Ｅに基づくアレイも、アレイの全ピクセルを同時に操作できるという点において、「スナップショット」アレイである。
センサの検討から離れて、ここで、ＩＳＦＥＴアレイの、マイクロウェルアレイおよび付随する流体との組み合わせについて検討する。マイクロアレイ構造のほとんどの図は、断面図のみであるか、または単純化した図においてアレイをブロックとしてのみ示しているため、図２８Ａおよび図２８Ｂを提供し、読者が最初に、得られる装置を３次元空間において視覚化するのを支援する。図２８Ａは、１つのアレイに配置された丸い円柱状ウェル２８１０の群を示し、図２８Ｂは、１つのアレイに配置された四角柱状ウェル２８３０の群を示す。ウェルが、ウェルの壁を形成している材料２８４０によって互いに隔てられている（分離されている）ことがわかる。他の断面形状のウェルを製造することも明らかに可能であるが、これは有利であるとは考えられない。かかるマイクロウェルのアレイを上述のＩＳＦＥＴアレイの上に載せて、１つのウェル当たり１または２以上のＩＳＦＥＴが対応するようにする。続く図においてマイクロアレイを識別する場合、これらのアレイの１つを想像してよい。
流体システム：高密度電子センサアレイと共に用いるための装置および方法
多くの使用に対して、上で説明した高密度電子アレイを用いて化学反応または化学剤を感知するシステムを完成させるために、アレイ素子（「ピクセル」と呼ばれる）に、感知のための化学的または生化学的要素を含有する流体を送達するための、技法および装置が必要である。この節では、例示の技法および方法が説明され、これらは所望の特徴を有しており、かかる目的に有用である。
システムの高速操作が望まれるであろうから、流体送達システムは、できる限り、システム全体の操作スピードを制限しないことが好ましい。
したがって、イオン濃度もしくは他の化学的属性、または化学的属性における変化に感応性である、ＩＳＦＥＴまたは他の素子の高速かつ高密度アレイに対する必要性のみでなく、評価すべき試料を、感知すべき変数の検出の質およびスピードを実質的に向上させるために十分少量の反応用量において、前記アレイ素子に供給するための、関連する機構および技法に対する必要性も存在する。
対象化学試料をアレイ素子へ送達するのに関与する、２種もしくは場合によっては３種の要素またはサブシステム、および関連方法が存在する：（１）試薬および洗浄流体供給のマクロ流体システムならびに適切なバルブ操作および補助装置、（２）フローセル、および（３）多くの用途において、マイクロウェルアレイ。これらサブシステムの各々を、逆の順序で検討する。
マイクロウェルアレイ
他の場所で検討したように、例えばＤＮＡシークエンシングなどの多くの使用について、半導体センサアレイの上に、対応するマイクロウェルのアレイを提供するのが望ましく、ここで各マイクロウェルは、好ましくは１つのみのＤＮＡ負荷ビーズ（DNA-loaded bead）を受け取るのに十分小さく、これに関連して、アレイの下にあるピクセルは、対応する出力信号を提供する。
かかるマイクロウェルアレイの使用には、製造および調製の３つのステージが関与し、その各々を別々に検討する：（１）マイクロウェルのアレイを作製して、マイクロウェルアレイ層を含む被覆物を有するチップをも作出すること、（２）被覆チップを流体インターフェイスへ装着すること、およびＤＮＡシークエンシングの場合、（３）１または２以上のＤＮＡ負荷ビーズをウェル内に装填すること。当然ながら、他の用途において、ビーズは不必要であるか、または異なる特性を有するビーズを用いてもよいことが理解される。
マイクロウェルアレイの製造
マイクロウェルの製造は、多くの方法により行ってよい。製造の実際の詳細にはいくつかの実験が必要となることもあり、利用可能な加工能力により変化する。
一般に、マイクロウェルの高密度アレイの製造には、フォトレジスト（有機または無機）、誘電体などの材料の１または２以上の層の上に、エッチング法を用いて、ウェルのアレイ構造をフォトリソグラフィによりパターニングすることを含む。パターニングは、センサアレイ上で前記材料を用いて行ってもよく、または、別々に行って、次にセンサアレイチップ上に移送してもよく、または、これら２つの一定の組合せでもよい。しかし、フォトリソグラフィ以外の技法も、許容し得る結果をもたらすのであれば、除外すべきではない。
マイクロウェルアレイを形成する１つの例についてここで検討し、図２９への参照から開始する。この図は、ＣＭＯＳダイ２９１４上の、個々のＩＳＦＥＴセンサ２９１２の１つのアレイ２９１０を示す、チップレイアウトの１つのコーナー（すなわち、左下の角）の上面図を示す。信号線２９１６および２９１８は、アレイにアドレスしてその出力を読み取るために用いる。
ブロック２９２０は、上述のように、アレイに対するいくつかの電子装置を示し、層２９２２は壁の一部を示し、これは、以下に詳細に説明するように、マイクロ流体構造物すなわちフローセルの一部となる。フローセルは、マイクロウェルアレイの上か、またはもしマイクロウェル構造がない場合には、直接センサ表面の上に、流体流を提供する構造である。ダイの表面上には、図２９の左下のパターン２９２２などのパターンを、ＩＳＦＥＴおよび関連回路を形成する半導体加工中に形成することができて、これを、誘電体がダイ表面を覆った場合に、センサピクセル上にウェルを配置するための、位置合わせマークとして用いることができる。
図に示すように半導体構造を形成した後、マイクロウェル構造をダイに適用する。すなわち、マイクロウェル構造は、ダイ上に直接形成することができ、または、別々に形成して、次にダイ上に装着してもよく、どちらのアプローチも許容し得る。マイクロウェル構造をダイ上に形成するために、種々の方法を用いてよい。
例えば、ダイ全体を、例えばMicrochemのSU-8 2015などのネガ型フォトレジストまたはHD Microsystems HD8820などのポジ型レジスト／ポリイミドにより、マイクロウェルの所望の高さまでスピンコーティングしてもよい。１または２以上のフォトレジスト層におけるウェルの所望の高さ（例えば、１ウェル当たり１ピクセルの例において約４〜１２μｍであるが、しかし一般事項として限定はしない）は、１または２以上の層において、適切なレジストを所定の速度で（これは、文献を参照して、および製造業者の仕様にしたがって、または実験的に見出すことができる）スピンすることにより実現することができる。
（ウェルの高さは典型的には、センサーピクセルの横寸法に関連して、好ましくは公称の１：１〜１．５：１のアスペクト比、高さ：幅もしくは直径により選択してよい。信号対ノイズ比の考察に基づき、所望レベルの性能を達成するための、寸法と必要なデータサンプリング率との間の関係が存在する。したがって、所与の用途に対して、最適なパラメータを選択する際に検討する多数の要因がある。）代替的に、異なるフォトレジストの複数層を適用することができ、または他の形態の誘電材料を蒸着してもよい。種々の種類の化学蒸着法を用いて、マイクロウェル形成に好適な材料層を構築することができる。
フォトレジスト層（単数形の「層」の用語を用いて、集合体における複数の層をも包含する）を所定の位置に置いた後、個別のウェル（一般にはウェル当たり１個または４個どちらかのＩＳＦＥＴを有するものとしてマッピングされる）を、マスク（例えばクロムのマスク）をレジストで被覆したダイ上に置き、レジストを架橋（一般にＵＶ）照射に暴露することにより作製する。照射に暴露されたレジスト全体（すなわち、マスクが照射をブロックしていない部分）は架橋され、その結果、チップ（ダイ）の表面に結合した永久プラスチック層を形成する。非反応のレジスト（すなわち、マスクが光のレジストへの到達をブロックし、架橋が妨害されたために、暴露されなかったレジストの領域）は、例えばプロピレングリコールメチルエチルアセテート（ＰＧＭＥＡ）または他の好適な溶媒などの好適な溶媒（すなわち現像剤）中でチップを洗浄することにより、除去される。得られた構造は、マイクロウェルアレイの壁を規定する。
図３０は、図２９に示したダイの一部に対応する、１センサ／１ウェルの態様についてのクロムマスク３０１０の一部のレイアウトの例を示す。グレイの領域３０１２、３０１４は、ＵＶ照射をブロックする領域である。グレイ領域３０１２内、図３０の左下四半分の白色部分の位置合わせマーク３０１６は、ウェルのレイアウトを、チップ表面上のＩＳＦＥＴセンサに揃えるために用いる。マスクの右上四半分の円形のアレイ３０１４は、照射がウェル領域に到達するのを防ぎ、非反応レジストを残して、これは、ウェルを形成する際に溶解することができる。
図３１は、４センサ／１ウェルの態様についてのマスク３０２０の対応するレイアウトを示す。位置合わせパターン３０１６はまだ用いられており、アレイ２９１０内の個々のウェルのマスク用の円３０１４Ａは、ここで、図３０のウェル３０１４の２倍の直径を有し、１センサ／１ウェルの代わりに４センサ／１ウェルを収容する。
ダイ／レジストをＵＶ照射に暴露後、レジストの第２の層をチップ表面に被覆してよい。このレジスト層は比較的厚くてもよく、典型的には約４００〜４５０μｍの厚さである。第２のマスク３２１０（図３２）は、これもクロム製であってよく、これを用いてアレイを囲む領域３２２０をマスクし、レジストのカラー（collar）またはウォール３３１０（または盆地（basin）、この用語は地質学的意味で用いる）を構築するが、これは図３３に示すように、基板３３１２上のセンサの活性なアレイを囲んでいる。記載の特定の例において、カラーはセンサアレイより、アレイの各側においてｘ方向に１５０μｍ幅が広く、センサアレイの各側においてｙ方向に９μｍ幅が広い。マスク３２１０の位置合わせマーク（ほとんど示されず）は、第１の層およびＣＭＯＳチップそれ自体の上の位置合わせマークとマッチアップする。
他のフォトリソグラフィによるアプローチを、マイクロウェルアレイの形成に用いてもよく、当然ながら、上記は１例にすぎない。
例えば、種々の解像度の、種々のエッチング剤および現像剤の接触リソグラフィを用いてもよい。マイクロウェルを形成する１または２以上の層のために、有機および無機材料の両方を用いてよい。１または２以上の層は、センサアレイのピクセル構造の上に誘電層を有するチップ上にエッチングしてもよく、例えばパシベーション層であり、または、１もしくは２以上の層は別々に形成して、次にセンサアレイに適用してもよい。具体的な選択または方法は、アレイのサイズ、ウェルのサイズ、利用可能な製造施設、許容できるコストなどの要因に依存する。
１または２以上のマイクロウェル層を形成するためのいくつかの態様において用いてよい、種々の有機材料の中には、上述のＳＵ−８型ネガ作用型フォトレジスト、従来のポジ作用型フォトレジスト、およびポジ作用型感光性ポリイミドが含まれる。これらの各々は長所および短所を有し、フォトリソグラフィ分野の当業者には周知である。
当然ながら、製造環境において、改変は妥当である。
接触リソグラフィには制限があり、最高密度のウェルを製造するために選択される製造方法ではない可能性があり、すなわち、横方向に、望ましい最小ピッチ限界よりも大きい値をもたらす可能性がある。
遠紫外線ステップアンドリピートなどの他の技法は、より高い解像度のリソグラフィを提供することができ、小さなピッチおよび潜在的により小さなウェル直径の製造に用いることができる。当然ながら、異なる所望の仕様（例えばピッチ当たりのセンサおよびウェルの数）に対して、異なる技法が最適と証明されるであろう。また、製造業者に利用可能な製造法などの、実際的な因子も、特定の製造法の使用を動機付ける。新規な方法が検討されているが、本発明の種々の側面は、これらの新規な方法の使用に限定される。
好ましくは、ＩＳＦＥＴアレイ付きＣＭＯＳウェハは、最終メタライゼーションプロセス後に平坦化する。窒化ケイ素パシベーションの前の、化学機械誘電平坦化が好適である。これは、続くリソグラフィステップを、バックエンドＣＭＯＳトポグラフィのない非常に平らな表面上で行うことを可能とする。
遠紫外線ステップアンドリピート・リソグラフィシステムを利用して、優れた解像度、位置決め（registration）、および再現性を有する小さな機構を分解することが可能である。しかし、これらのシステムの高解像度および大きな開口数（ＮＡ）は、これらが大きな焦点深度を有することを妨害する。そのため、かかる製造システムを用いる場合、より薄い感光性のスピンオン層（すなわち、接触リソグラフィで用いられる厚い層ではなく、１〜２μｍオーダーのレジスト）を用いてパターン転写し、次に下にある１または２以上の層にマイクロウェルの特徴をエッチングすることが必要となる場合もある。例えば、４回の１μｍのプラズマ化学気相薄膜成長（標準の製造方法）を順番に行って、目的の４μｍのマイクロウェル厚さを提供することができる。次に高解像度リソグラフィを用いてマイクロウェルの特徴をパターンニングし、選択的エッチング停止を有する、慣用のＳｉＯ２化学エッチングを−ボンドパッド領域に、次にマイクロウェルの領域にそれぞれ１回ずつ−用いることができる。エッチング停止は、アルミニウムボンドパッドおよび窒化ケイ素パシベーション（または類似のもの）上でそれぞれ行うことができる。代替的に、他の好適な代用パターン転写およびエッチング法を用いて、無機材料のマイクロウェルを提供することができる。
他のアプローチは、有機材料中にマイクロウェル構造を形成することである。例えば、二重レジスト「ソフトマスク」法を用いて、これにより薄い高解像度遠紫外線レジストを、厚い有機材料（例えば、硬化ポリイミドまたは逆作用型（opposite acting）レジスト）の上で用いることができる。トップレジスト層をパターニングする。パターンは、酸素プラズマ反応性イオンエッチング法を用いて転写することができる。このプロセス順序は、「ポータブルコンフォーマブルマスク（ＰＣＭ）」技術と呼ばれることもある。B.J. Lin et al., “Practicing the Novolac deep-UV portable conformable masking technique”, Journal of Vacuum Science and Technology 19, No. 4, 1313-1319 （1981）およびA. Cooper et al, “Optimization of a photosensitive spin-on dielectric process for copper inductor coil and interconnect protection in RF SoC devices”を参照のこと。
代替的に、「ドリルフォーカス（drill-focusing）」技術を用いてもよく、これにより数個のステップアンドリピート暴露を異なる焦点深度において行って、厚いレジスト層をパターニングする場合に高解像度ステッパーの制限された焦点深度（ＤＯＦ）を補償することができる。この技法は、ステッパーのＮＡおよびＤＯＦ、またレジスト材料のコントラスト特性にも依存する。
この目的に対して、他のＰＣＭ技術も適用することができ、例えば、Edwardsらによる米国特許公報第2006/0073422号に示されているものなどである。これは３層ＰＣＭ法であり、図３３Ａに示される。ここに示されるように、基本的に６つの主要なステップによりマイクロウェルアレイを製造し、結果は接触リソグラフィがもたらすものと非常に類似のものである。
第１のステップ３３２０において、Shipley InterVia Photodielectric Material 8021（ＩＶ８０２１）３３２２などの種類の高コントラストネガ作用型フォトレジストの層を、ウェハの表面にスピンさせて、これを我々は、図３３の基板３３１２（ここにセンサアレイを製造する）を提供するウェハと仮定し、ソフト焼付け操作を行う。次に、ステップ３３２４において、ブロッキング反射防止コート（ＢＡＲＣ）層３３２６を適用し、ソフト焼付けする。この構造の上に、薄いレジスト層３３２８をスピンしてソフト焼付けし、ステップ３３３０において、レジストの薄い層が細かい特徴を規定するのに好適となる。レジスト層３３２８は次にパターニングされ、暴露されて現像され、レジスト３３２８により保護されていない暴露領域３３２９のＢＡＲＣは、ステップ３３３２において除去される。これにより、非硬化のＩＶ８０２１層まで、領域３３２９を開口する。ＢＡＲＣ層はここで、コンフォーマルな接触マスクのように作用することができる。ステップ３３３４のフラッディング暴露ツールによるブランケット暴露は、暴露されたＩＶ８０２１を架橋し、これは、ここで、３３３２における非硬化のＩＶ８０２１から区別されて示される。１または２以上の現像ステップ３３３８を次に実行し、領域３３３６の架橋ＩＶ８０２１以外の全てを除去する。領域３３３６はここで、マイクロウェルの壁を構成する。
上に示したように、ウェルはＩＳＦＥＴのパシベーション層の上が最低位置となっているが（すなわち、ここで終わっているが）、ＩＳＦＥＴセンサ性能（すなわち、信号対ノイズ比など）の改善は、活性ビーズ（単数または複数）がＩＳＦＥＴパシベーション層からわずかに上で維持されている場合に得られると考えられる。これを実現する１つの方法は、スペーサーである「バンプ」をマイクロウェルピクセルの境界内に配置することである。どのようにしてこれを行うかの１例は、マイクロウェル構造を形成するのに用いる１または２以上の層の一部をエッチングで除かないこと（すなわち、２回のリソグラフィステップでマイクロウェルを形成し−１回は途中までエッチングし、他の１回はバンプをパターニングしてエッチングを最後まで行う）であり、これは、別々の層を蒸着し、リソグラフィにより規定し、エッチングして「バンプ」を形成することによるか、または、マイクロウェルが一旦完成した後、永久感光性材料をバンプに用いることにより行う。代替的（または付加的）非統合的なアプローチは、ＤＮＡ担持ビーズを負荷する前に、非常に小さなパッキングビーズの１または２以上の層を、ウェルに負荷することである。
被覆チップをフローセルに装着（流体インターフェイス）
チップ上のセンサのアレイのアセンブリをマイクロウェルのアレイと組み合わせて用いて、試料中のＤＮＡのシークエンシングを行うプロセスを、「実験」と呼ぶ。実験の実施には、ウェルにＤＮＡ結合ビーズを装填し、ウェル全体に数種類の異なる溶液（すなわち、試薬および洗浄液）を流すことが必要である。流体インターフェイスと結合した液体送達システムが必要であり、これは、種々の溶液をウェル全体に、制御された層流で許容し得る程度の小さい死容積および、順次の溶液間での少ない二次汚染を有して流す。流体インターフェイスは「フローセル」と呼ばれることもある。
多くの構成のフローセル設計が可能である。本明細書に示すシステムおよび方法は、特定のフローセル構成の使用に依存しない。しかし、好適なフローセルは、実質的に以下の目的のセットに適合する：
・ 流体送達システムとの好適な相互接続−例えば、適当な寸法の配管を介して。
・ ウェルの上の適当なヘッドスペース（ｄｎａシークエンシング用には、約３００μｍ）。
・ フローチャンバ内に入る前に、流体が遭遇する死容積（すなわち、マイクロウェルアレイの上に包含されるスペース）の最小化。
・ 液体と接触する小さなスペースの除去、しかし、フローセルを通って除去するのではない（二次汚染を最小化するため）。
・ 入口配管からの流れの、フローチャンバへの入り口における広い／平らなフロントに向かっての均一な膨張。
・ 層流特性が、これが入り口側から出口側までチップ全体を横切る間、広い／平らなフロントのプロファイルを維持するようなものであること。
・ 取り外し可能な参照電極の、フローチャンバ内部またはこれにできるだけ近くへの配置に対して、適合性があること。
・ ビーズの装填の容易さ。
・ 許容できるコストで製造可能であること。
・ フローセルの組み立てとチップパッケージへの取り付けの容易さ。
数種の例示の設計のそれぞれについて、これらの基準に合わせて検討する。各例において、一般には２つの方法のうちの１つを用いて、設計を実装することを選ぶであろう。フローセルをフレームに取り付け、該フレームをチップに接着させる（またはそうでなければ取り付ける）か、または、フレームをフローセル構造内に一体化し、この一体化アセンブリをチップに取り付ける。さらに、設計は、参照電極を配置内に組み込む方法によって分類することができる。設計により、参照電極は、フローセル内に一体化することができ（例えばフローチャンバの天井（ceiling）の一部を形成する）、または流路内に配置することもできる（一般には流路の出口もしくは下流側、センサアレイの後に）。
かかる流体インターフェイスを組み込んだ好適な実験装置３４１０の第１の例を、図３４〜３７に示す。これの製造および構造を、以下にさらに詳細に検討する。
前記装置は、半導体チップ３４１２（一般的に指示するが、隠されている）を含み、この上またはこの中にウェルおよびセンサのアレイが形成され、さらに、流体アセンブリ３４１４をチップの上に含み、これは、読取りのために試料をチップに送達する。流体アセンブリは、試料を含有する流体を導入するための部分３４１６、流体を管により排出させる部分３４１８、および流体を入口から出口まで流して、その途中でウェル内の材料と相互作用させる、フローチャンバ部分３４２０を含む。これら３つの部分は、ガラススライド３４２２（例えば、Erie Scientific Company, Portsmouth, NHからのErie Microarray Cat #C22-5128-M20をその３分の１の２５ｍｍ×２５ｍｍの大きさに切ったもの）を含むインターフェイスにより統合される。
ガラススライドの上面上には２つの取付け部品３４２４および３４２６があり、例えばUpchurch Scientific of Oak Harbor, WAからのナノポート取付け部品Part # N-333である。１つのポート（例えば３４２４）は入口として、以下に記載の（ただし図示していない）ポンプ／バルブ操作システムからの液体を送達するよう機能する。第２のポート（例えば３４２６）は出口であり、液体を廃棄するために管で流す。各ポートは、適切な内径の可撓性の配管などの管路３４２８、３４３２に接続される。ナノポートは、配管がガラススライドの対応する穴を貫通できるように装着される。管の開口部は、スライドの底面と同一平面である。
ガラススライドの底面において、フローチャンバ３４２０は、マイクロウェルアレイ全体に実質的な層流を促進するために、種々の構造を含んでよい。例えば、入口管からフローチャンバの端まで広がっている一連のマイクロ流体チャネルを、接触リソグラフィにより、MicroChem Corp. of Newton, MAからのSU-8フォトレジストなどのポジ型フォトレジストを用いてパターニングしてよい。他の構造を以下で検討する。
チップ３４１２は、次に、パッケージングおよびコネクタピン３４３２との接続のために、キャリア３４３０に装着される。
記載を容易にするため、図３８から開始される製造についての検討において、これからはグラススライド３４２２を、図３４〜３７における配置と比較して上下を逆にして考える。
フォトレジストの層３８１０をスライドの「上部」（これはスライドおよび付加された層が反転されて、マイクロアレイを載せたＩＳＦＥＴアレイのセンサアセンブリに装着されるときには「底部」となる）に適用する。層３８１０は、この例では約１５０μｍの厚さであってよく、ナノポートの配管の端から、センサアレイチップの端まで、第１の流体移送層を形成する。層３８１０は、図３９のマスク３９１０などのマスクを用いてパターニングされる（「パターニング」とは、照射源を用いてマスクを通してレジストを暴露し、次に可塑化されなかったレジストを除去することを意味する）。マスク３９１０は、白色で示される照射透過領域および、影付けで示される照射ブロック領域３９２０を有する。
照射ブロック領域は、３９２２〜３９２８である。領域３９２６は、センサアセンブリの周囲にチャネルを形成する。これは、マスク３９２０の外側境界から約０．５ｍｍ内側に形成され、こうして典型的なエッジビーズを避ける。領域３９２２および３９２４は照射をブロックし、これによりレジストの対応する部分が除去されて、図示のような形の空隙を形成する。領域３９２２と３９２４のそれぞれは、対応するナノポート３４２４、３４２６を通り抜ける管３４２８、３４３２の１つの対応する端を受けるような寸法の、丸い端部を有する。丸い端部から、領域３９２２、３９２４はセンサアレイの方向に広がり、液体が広がって、アレイを通るフローが実質的に層流となることを可能にする。領域３９２８は、単純な位置合わせパターンであり、任意の好適な位置合わせパターンであってよく、または好適な代替位置合わせ機構により置き換えてもよい。図３８の破線は、マスク領域３９２２および３９２４の下の空隙３８２２および３８２４の形成を説明するために提供される。
フォトレジストの第２の層は、レジスト３８１０またはスライド３４２２の上ではなく、全く別個に形成される。好ましくは、これは平らな可撓性表面（図示されず）上に形成されて、剥離式パターン化プラスチック層を生成する。フォトレジストのこの第２の層は、マスク４０１０などのマスクを用いて形成することができ、これはパターンニング後に、可撓性基板上に次のものを残す：領域４０１２の下の境界、領域４０１４、４０１６の下に２つのスリット（ここでこの使用は下で検討される）、およびパターニング領域４０１８および４０２２により作製された位置合わせマーク。次にフォトレジストの第２の層をフォトレジストの第１の層に適用するが、このとき、これらの層の位置合わせのために例えば仮にパターン４０１８により作製された場合、１つの位置合わせマークまたは位置合わせマークのセットを用いて行う。次に、第２の層をその可撓性基板からはがして、後者を除去する。
パターン４０２２により作製された別の位置合わせマークまたは位置合わせマークのセットを用いて、以下で検討する、次の層との位置合わせを行う。
第２の層は好ましくは約１５０μｍの深さであり、これは流体輸送チャネルを覆っているが、ただし、スリット形成領域４０１４と４０１６の下にある、センサアレイチップのそれぞれの端における約１５０μｍの長さのスリットは除く。
フォトレジストの第２の層を第１の層の上に配置した後、第３のフォトレジストパターンニング層を第２の層の上に、図４１に示すマスク４１１０などのマスクを用いて形成する。第３の層は、領域４１１２の下にバッフル要素を提供し、これは、センサチップアレイのカラー３３１０と同じ幅であるが（図３３参照）、第１の層の流体輸送チャネルとの重なりを可能とするために、約３００μｍ狭くなっている。
第３の層は約１５０μｍの厚さで、チップカラー３３１０を、これにより形成される盆地床に向って１５０μｍほど貫入する。この構造は、センサアレイチップのウェルの上に約３００μｍのヘッドスペースを残す。液体は、ウェルの全体をセンサアレイ全幅に沿って、４０１４、４０１６の下の１５０μｍのスリットを通って流される。
図３６は、マイクロ流体およびセンサアセンブリの上記の態様例の、部分断面図の斜視図であり、これは図３４および３５にも示されているが、図３６においては流体の流路をよりよく視認できるように拡大されている。（流路の半分の拡大概略図は図３７に示す。）ここで流体は、入口ポート３４２４の入口管３４２８を介して入るのがわかる。管３４２８の底において、流体は、マスク領域３９２２により形成される流体膨張チャンバ３６１０を通って流れ、流体はカラー３３１０を超えて、次に盆地の底３３２０に下り、ダイ３４１２とそのマイクロアレイを横切って流れる。アレイ上を通った後に、次に流体はカラー３３１０の遠い壁において直角に曲がり、カラーの上を越えて、マスク領域３９２４で形成された流れ濃縮チャンバ３６１２を横切り、出口ポート３４２６の出口管３４３２を介して外へ排出される。アレイの中程から出口までのこの流れの一部は、図３７の拡大図にも見ることができ、ここで矢印は流体の流れを示す。
流体アセンブリは、センサアレイチップアセンブリに、これら２つのアセンブリの嵌合表面の部分に接着剤を適用し、整合させてこれらを一緒に押しつけることにより、固定することができる。
図３４〜３６には図示されていないが、参照電極は、図３７に示すように、フローチャンバの天井におけるメタライゼーション３７１０であることが理解される。
参照電極を導入する他の方法を、図４２に示す。ここで、穴４２１０をフローチャンバの天井に設けて、グロメット４２１２（例えばシリコーン製のもの）をこの穴にはめ、参照電極４２２０を挿入可能な中央通路またはボアを提供する。バッフルまたは他のマイクロ機構（図示されず）もフローチャネルにパターニングして、マイクロウェルアレイ上の層流を促進してよい。
図４３〜４４は、他の代替的なフローセル設計４３１０を示す。この設計は、チップに取り付けてフローセルを完成させるための、単一のプラスチックピースまたは要素４３２０の成形法に依存する。流体システムとの接続は、４３３０および４３４０においてプラスチックピースの適切な穴に入れられた、ネジ式接続を介して行われる。または、要素４３２０がポリジメチルシロキサン（ＰＤＭＳ）などの材料から作製される場合は、接続は、配管を要素４３２０の適切な寸法の穴に単純に挿入することにより行ってもよい。この設計の垂直方向断面図を図４３〜４４に示す。
この設計は、オーバーハングプラスチックカラー４３５０（これは図示のように固体の壁、または、下向きに延長しているフェンス様の壁を形成する、一連の間隔をあけた従属脚でもよい）を使用してもよく、こうしてチップパッケージを包含し、プラスチックピースをチップパッケージと整列させるか、または、他の好適な構造を使用してもよく、これによってチップフレームをフローセル形成要素４３２０と整列させる。液体は、開口４３３０、４３４０の１つを介してフローセル内に導かれ、そこから下向きにフローチャンバへと導かれる。
例示の態様において、参照電極はフローチャンバの上部に要素４３２０のボア４３２５を介して導入される。取り外し可能参照電極の配置は、シリコーンのスリーブ４３６０およびエポキシ製停止リング４３７０（図４４の拡大図参照）によって容易になる。シリコーンスリーブは密封を提供し、エポキシ製停止リングは、電極がフローセル内の遠すぎる所まで挿入されることを防ぐ。当然ながら、他の機構を同じ目的に用いてもよく、また電極を停止させる構造を用いねばならないわけではない。また、ＰＤＭＳなどの材料を要素４３２０に用いる場合は、材料それ自体が、電極が挿入されると防水シールを形成するため、シリコーンスリーブの必要性がなくなる。
図４５および４６は類似の配置であるが、ただし要素４５１０は参照電極を受けるためのボアを有さない。その代わりに、参照電極４５１５は、中央部分４５２０の底部に形成またはこれに取り付けられており、フローチャンバの天井の少なくとも一部を形成する。例えば、メタライゼーション層を中央部分４５２０の底部に、要素４５１０をチップパッケージに装着する前に適用してもよい。
図４７〜４８は他の例を示し、これは、図４３〜４４に示す態様の変形であるが、ここでフレームはフローセルの一部として製造されており、フレームのチップ表面への取り付け前にフローポート構造をフレームに取り付けるのではない。この種類の設計において、アセンブリは、いくらかより精密となり、その理由は、チップへのワイヤ結合が、チップを封入するエポキシによって保護されていないからである。この設計が成功するかどうかは、統合された「フレーム」の、チップ表面への正確な配置と確実な接着に依存する。図４５〜４６に対応する態様であって、参照電極４９１０がフローチャンバの天井の上にあり、フレームがフローセルの一部として製造されたものを、図４９〜５０に示す。
流体アセンブリのさらに他の代替物は、図５１〜５２に示すように、チップパッケージ５１３０の上面から約５．５ｍｍ上に持ち上げられた、スタンドオフ５１２０上の流体要素５１１０を有する。これにより、オペレータは、プラスチックピース５１４０とチップ表面の間の接着の質を視覚的に検査でき、必要であれば外部的に接着を強化できる。
前述の代替的な態様のいくつかはまた、ハイブリッド型プラスチック／ＰＤＭＳ構成で実装してもよい。例えば、図５３〜５４に示すように、プラスチック部５３１０はフレームおよびフローチャンバを形成し、ＰＤＭＳ「ベース」部分５３２０の上に載っている。プラスチック部５３１０はまた、入口ポートからの流体流の膨張のために、アレイに対して領域５３３０を提供する。またＰＤＭＳ部は次に連通用スリット５４１０、５４１２を含むこともでき、液体はこれを通ってＰＤＭＳ部から、下のフローチャンバへと、またはここから通過する。
流体構造はまた、上述のようにガラスで、例えば感光性（ＰＤ）ガラスで作製してもよい。かかるガラスは、一度ＵＶ光に選択的に暴露されると、フッ化水素酸中で増強されたエッチ速度を有し、これにより上面および裏面にマイクロマシン加工され、これは一緒に接着された場合に、３次元の低アスペクト比流体セルを形成することができる。
１例を図５５に示す。第１のガラス層またはシート５５１０をパターニングおよびエッチングして、ナノポート流体穴５５２２および５５２４を上面に、流体膨張チャネル５５２６および５５２８を裏面に作製する。第２のガラス層またはシート５５３０をパターニングおよびエッチングして、下向き流体入力／出力チャネル５５３２および５５３４を、約３００μｍの高さ（層の厚さ）で設ける。層５５３０の底面は、チャネル５５３２および５５３４の外側に向って薄くなっており、層５５３０がチップフレーム上に載り、突出部５５４２が適切な高さでフローチャネルの上面を形成することを可能とする。２つのガラス層、またはウェハ、および４つのリソグラフィのステップが必要である。両ウェハは整列させて結合し（例えば、図示しない適切な接着剤にて）、下向き流体入力／出力ポートが流体膨張チャネルと正しく整列するようにする。位置合わせの標的をガラス内にエッチングして、位置合わせ過程を容易にすることができる。
ナノポートは、ナノポート流体穴の上に固定して、入力および出力配管の接続を容易にすることができる。
中央ボア５５５０は、参照電極５５６０を受けるように、ガラス層を通してエッチングすることができる。電極は、シリコーンカラー５５７０または同様の構造により、位置に固定および密封することができる。または、電極は好適なワッシャーと一体的に構成して、同様の目的を有効にすることができる。
ガラス材料を２層流体セルに用いることにより、参照電極を、第２のガラス層（図示されず）の底面上に蒸着された導電層またはパターンとしてもよい。または、図５６に示すように、突出領域をエッチングして、透過ガラス膜５６１０を形成し、その上に銀（または他の材料の）薄膜５６２０を被覆して、一体化参照電極を形成する。穴５６３０は、電極へのアクセスのために上の層内にエッチングして、穴が十分大きければ、これは塩化銀溶液のリザーバとしても機能することができる。薄膜銀電極との電気的接続は、任意の好適な様式に作製してよく、例えばクリップ留めプッシュピンコネクタ、または代替的に、セラミックＩＳＦＥＴパッケージにワイヤ結合することなどによる。
流体アセンブリのさらに他の例示の態様を図５７〜５８に示す。この設計は、フレームを組み込み、かつチップ表面に直接取り付けられたプラスチックピース５７１０に、および、流体システムからの配管を接続するために用いられ、かつ上述のＰＤＭＳピースと同様に、液体を小さなボア管から広く平らなスリットへと分散させる、第２のピース５７２０に限定される。
２つのピースは一緒に接着され、複数の（例えば３つの）位置合わせマーカー（図示されず）を用いることにより、接着プロセス中に２つのピースを正確に揃えることができる。穴を底のプレートに設けることができ、この穴は、空隙をエポキシ（例）で充填し、チップへのワイヤ結合を保護し、フレーム／チップ接触におけるあらゆる潜在的空隙を充填するのに用いる。図示の例において、参照電極はフローセルの外部にあるが（出口ポートを通り、排出流の下流側、以下を参照）、ただし、参照電極の他の構造も当然ながら用いてよい。
フローセル構造のさらに他の例を図５９〜６０に示す。図５９Ａは、フローセル流体インターフェイス用の射出成形底面層、またはプレート５９１０の、８種類の図（Ａ〜Ｈ）を含み、図５９Ｂは、嵌合射出成形上部プレート、または層５９５０の、７種類の図（Ａ〜Ｇ）を含む。プレート５９１０の底部は、センサチップを囲むように配置された、下向きの従属リム５９１２、およびその外側の縁にそって上部プレート５６１０と嵌合させるための、上向きの延長リム５９１４を有する。こうして、２つの液体チャンバ（入口チャンバおよび出口チャンバ）をこれらの間に形成する。上部プレート５９５０の、ステップを切った下向き従属部５９６０は、入口チャンバを出口チャンバから分離する。入口管５９７０および出口管５９８０は、上部プレート５９５０の残りの部分と一体化して形成される。プレート５９１０の上部のくぼみ５９２０により形成される入口チャンバの小さな端において注ぎ込む入口管５９７０から、入口チャンバの出口端へと広がっており、流体がアレイ全体を横切って導かれる。
ガラスまたはプラスチックまたは他の材料を用いてフローセルを形成するとしても、特に大きなアレイについては、フローセルの入口チャンバ内、入口管路とアレイの前端との間に、単に次第に膨張する（広がる）スペースだけではなく、アレイを通る流れが好適な層流となることを促進する、ある構造を含むことが望ましい場合がある。例として射出成形フローセルの底の層５９９０を用いて図５９Ｃに示す、この目的のための構造の例は、フローセルの入口位置からマイクロウェルアレイまたはセンサアレイの前端までのチャネルのツリー構造５９９２であり、これは、５９９４において、該構造の出口側の下にあると理解される。
マイクロウェルおよびセンサアレイアセンブリを通る適切な流体流を送達するための流体アセンブリを提供する、種々の他の方法が存在し、前述の例はしたがって、網羅的であることを意図しない。
参照電極
市販のフロー型流体電極、例えば塩化銀プロトン透過性電極を、直列で流体系に挿入することができ、これらの電極は一般に、種々の電気化学的目的のために、流体系に沿って安定な電位を提供するよう設計されている。しかし上記のシステムおいては、かかる電位はマイクロウェルＩＳＦＥＴチップと接触している流体容積において維持されなければならない。従来の塩化銀電極では、チップ表面と電極との間の（フローセル内の小さなチャネルを通る）電気的に長い流体路のために、安定な電位の実現は困難であることが見出された。これは、チップの電子機器においてノイズの受信をもたらす。さらに、電極の流れの空洞（flow cavity）内の大きな容積は、流体との電気的接続を劣化させる気泡を閉じ込めて蓄積しがちである。
図６０を参照すると、この問題への解決法は、チップのフローセルの出口ポート６０２０に直接接続され、また電源（図示されず）に遮蔽ケーブル６０３０を介して接続された、ステンレス鋼毛細管電極６０１０の使用において見出された。金属毛細管６０１０は小さな内径（例えば０．０１”程度）を有し、はっきりわかる程度に気体を閉じ込めることなく、他のマイクロ流体配管と同様に、流体および気体を効果的に輸送する。また、毛細管は直接フローセルポート６０２０に挿入できるため、チップ表面に近くにあり、流体を通した潜在的な電気損失を低減させる。毛細管の大きな内部表面積（典型的には約２”の長さ）も、その高い性能に寄与することができる。ステンレス鋼による構成は、高度に化学的に抵抗性であり、系内での非常に低い電流（＜１μＡ）での使用による電気化学的効果が生じることはない。流体取付け部品６０４０は、流体送達および除去用サブシステムへの配管に接続するため、フローセルポート内にない毛細管の端に取り付けられる。
流体システム
センサアレイを用いるための完全なシステムは、好適な流体源、バルブ操作および、用途に依存して、マイクロアレイまたはセンサアレイ上の低い試薬および洗浄液のためのバルブ操作用のコントローラを含むであろう。これらの素子は既製の要素から容易に組み立てることができ、コントローラは容易にプログラムして、所望の実験を実施することができる。
既に検討したように、本発明の装置およびシステムは、種々の実体間の相互作用を検出および／またはモニタリングするのに用いることができる。これらの相互作用は、基板および／または試薬がその中で消費され、および／または反応副生成物が生成される、化学反応または酵素反応を含む。本発明にしたがってモニタリングできる酵素反応の例は、核酸シークエンシングであり、これは本明細書において詳細に検討される。シークエンシング反応との関連において本明細書で提供される装置およびシステムは、ｃｈｅｍＦＥＴ電流の変化に基づき、ヌクレオチド取り込みを検出可能である。
電流変化は、１または２以上の以下のイベントの、単一のまたはいくつかの組合せの結果であってよい：ＰＰｉの生成、Ｐｉの生成（例えばピロホスファターゼの存在下における）、水素の生成（およびｐＨの同時変化、例えば低強度緩衝液の存在下における）、ｃｈｅｍＦＥＴ表面における、非取り込みｄＮＴＰの濃度の低下、ｃｈｅｍＦＥＴ表面における、ｄＮＴＰの到着の遅延など。本明細書で提供される方法は、電流変化を引き起こす機構に依存しないことが、理解されるべきである。したがって、本発明は核酸のシークエンシングを、ｃｈｅｍＦＥＴ電流の変化に基づいて行うことを意図する。シークエンシングに関連して本明細書に提供される方法は、Pourmand et al. PNAS 2006 103（17）:6466-6470を含む文献内の方法と対比させることができる。
図６１は、ヌクレオチドを新しく合成した核酸鎖に取り込むことから得られるＰＰｉの産生について図示する。核酸鎖へのヌクレオチド取り込みの反応副生成物として生成されるＰＰｉは、ＰＰｉ受容体の非存在下でも（例えば図１１Ｂに示される場合）、また検出可能なｐＨ変化が不在の場合（例えば、本明細書に規定された、強い緩衝液の存在下で起こるものなど）でも、直接検出することができる。ある場合においては、単にＰＰｉが存在するのみで、ｃｈｅｍＦＥＴ表面での電気的変化を引き起こし、これによって電流変化が生じる。電流変化は、ＰＰｉ生成のみにより生じることもあり、または他のイベント、例えば上述のようなものとの組合せで生じることもある。
したがって、１つの側面において、本発明は、ＩＳＦＥＴアレイなどのｃｈｅｍＦＥＴアレイを用いた核酸のシークエンシングを意図する。本発明の方法は、「合成によるシークエンシング」法であり、その理由は、シークエンシングされる鎖に対して相補的な、新しい核酸鎖の合成を必要とするからである。
新しく合成された核酸鎖へのヌクレオチドの取り込み後のＰＰｉの放出を、図６１に示す。核酸鎖へのｄＮＴＰの取り込みがＰＰｉを放出し、ＰＰｉは次に、２つのオルトリン酸塩（Ｐｉ）と１つの水素イオンに加水分解することができる。したがって水素イオンの生成が、ｐＨ変化に基づくヌクレオチド取り込みの検出を促進することができる。代替的に、本明細書に述べるように、ＰＰｉ生成（ＰＰｉ受容体有りまたは無しの場合において検出される）は、ｐＨ変化に基づくヌクレオチド取り込みの検出を促進することができる。さらに他の態様において、ＰＰｉはピロホスファターゼを用いてＰｉに変換でき、Ｐｉは、直接または間接的に検出できる。これらのイベント（およびさらに本明細書に記載のもの）の任意のもの、または全ては、ヌクレオチド取り込みと相関する、ｃｈｅｍＦＥＴにおける電流変化を引き起こすことに関与することができる。
シークエンシング反応は、任意の所与のｄＮＴＰについて、全ウェルにわたる完全な取り込みを最大化すること、ウェルに残る非取り込みｄＮＴＰの数を低下または減少させること、および可能な限り高い信号対ノイズ比を達成することを目標とする。
シークエンシングする核酸を、本明細書で標的核酸と呼ぶ。標的核酸は、限定することなく以下を含む：ＤＮＡ、例えば、限定されずに、ゲノムＤＮＡ、ミトコンドリアＤＮＡ、ｃＤＮＡなど、およびＲＮＡ、例えば、限定されずに、ｍＲＮＡ、ｍｉＲＮＡなど。核酸は、天然給源または合成給源を含む、任意の給源からのものであってよい。核酸は、ＰＣＲ産物、コスミド、プラスミド、天然または合成のライブラリなどであってよい。本発明はこの点において限定されることを意図しない。本明細書で提供される方法は、任意の長さの核酸のシークエンシングに用いることができる。明確に述べると、実施例において既知の配列の４つのテンプレートのシークエンシングの、原理的実証の証明が提供される。この人工モデルは、装置およびシステムが、テンプレートの既知の配列と相関する核酸取り込みを読み取り可能であることを、示すことを意図する。これは、方法またはシステムの当分野における一般的な使用を示すことを意図しない。以下は、これらの方法の簡単な説明である。
標的核酸を、当分野で周知の任意の方法を用いて調製する。例として、ゲノムＤＮＡを、当分野に周知の技法に従って試料から収集する（例えばSambrook et al. "Maniatis"参照）。収集後、ＤＮＡを断片化して、長さの短い核酸を産生する。得られた断片は、数百、数千、または数万程度のヌクレオチド長であってよい。いくつかの態様において、断片は２００〜１０００塩基対の大きさ、または３００〜８００塩基対の大きさであるが、これに限定されない。核酸は、機械的、酵素的または化学的方法を含む任意の方法により断片化できるが、これらに限定されない。例としては、せん断、超音波処理、噴霧化、およびエンドヌクレアーゼ（例えばＤｎａｓｅＩ）消化、または核酸断片を、好ましくは所望の長さのものを、製造することが知られている任意の他の技法を含む。断片化の後、サイズ選択法を用いて、特定の長さまたはサイズの断片を富化するか、または単離することができる。かかる技法も当分野で既知であり、ゲル電気泳動またはＳＰＲＩを含むが、これに限定されない。
いくつかの態様において、サイズを選択した標的核酸を５’末端と３’末端両方のアダプター配列に連結する。これらアダプター配列は、標的核酸の増幅に用いるための増幅プライマー配列を含む。１つのアダプター配列はまた、シーケンシングプライマーに相補的な配列も含む。反対のアダプター配列は、核酸の、例えばビーズなど（ただしこれに限定されない）の固体支持体への結合を促進する部分を含んでもよい。かかる部分の例は、ビオチン分子（または、Diehl et al. Nature Methods, 2006, 3（7）:551-559に記載のように、二重ビオチン部分）であり、かかる標識核酸はしたがって、アビジンまたはストレプトアビジン基を有する固体支持体に結合可能である。得られた核酸は、本明細書においてテンプレート核酸と呼ぶ。テンプレート核酸は、少なくとも標的核酸を含み、また通常は標的に加えてヌクレオチド配列も含む。
いくつかの場合においては、スペーサーを用いて、テンプレート核酸（および特にその中に含まれる標的核酸配列）とビーズとの間に距離をとる。これは、ビーズに最も近い標的の端部のシークエンシングを促進する。好適なリンカーの例は当分野で既知であり（Diehl et al. Nature Methods, 2006, 3（7）:551-559参照）、例えばｉＳｐ１８などの炭素−炭素リンカーを含むが、これに限定されない。
テンプレート核酸が結合する固体支持体は、本明細書において「捕捉固体支持体」と呼ぶ。固体支持体がビーズの場合、かかるビーズはここで「捕捉ビーズ」と呼ぶ。ビーズは任意の材料から作ることができ、これには限定することなく以下を含む：セルロース、セルロース誘導体、ゼラチン、アクリル樹脂、ガラス、シリカゲル、ポリビニルピロリジン（ＰＶＰ）、ビニルとアクリルアミドとのコポリマー、ポリスチレン、ジビニルベンゼン等と架橋されたポリスチレンなど（Merrifield Biochemistry 1964, 3, 1385-1390参照）、ポリアクリルアミド、ラテックスゲル、デキストラン、架橋デキストラン（例えばSephadexTM）、ゴム、ケイ素、プラスチック、ニトロセルロース、天然スポンジ、金属、およびアガロースゲル（SepharoseTM）。１つの態様において、ビーズはストレプトアビジン被覆ビーズである。ビーズの直径はＩＳＦＥＴの密度に依存し、より大きなアレイと共に用いるウェルアレイ（したがってより小さなウェル）は、より小さいビーズを必要とする。一般に、ビーズ寸法は約１〜１０μＭであり、より好ましくは２〜６μＭである。いくつかの態様において、ビーズは約５．９１μＭであり、一方他の態様においては、ビーズは約２．８μＭである。ビーズは、完全に球の形状であってもなくてもよいことが理解されるべきである。他のビーズも用いてよく、核酸をビーズに取り付ける他の機構も用いてよいことが、理解されるべきである。
本明細書で検討するように、シークエンシングの反応は、ｃｈｅｍＦＥＴの上に配置されたウェルにおいて実施される。ウェル（ここでは反応チャンバまたはマイクロウェルと同義で用いられる）は、アレイ間で寸法が変わってもよい。好ましくは、ウェルの幅対高さの比率は１：１〜１：５である。ビーズ対ウェルの寸法は、好ましくは０．６〜０．８の範囲である。
増幅核酸の均一な集団を１または２以上のビーズに結合（conjugate）させ、ここで各ビーズは究極的には、複数の同一核酸配列に結合するものとする。核酸テンプレートの、ビーズ上への負荷は、ビーズの寸法および核酸の長さを含む多数の要因に依存する。ほとんどの側面において、ビーズへの最大負荷が望ましい。核酸の増幅およびビーズなどの固体支持体への結合は、多くの方法において実現され、これには、Margulies et al. Nature 2005 437（15）:376-380および添付の補足資料による記載のようなエマルジョンＰＣＲを含むが、これに限定されない。いくつかの態様において、増幅は代表的増幅（representative amplification）である。代表的増幅は、任意の核酸種の相対的提示を変化させない増幅である。
フローチャンバのウェル内に入れる前、および／またはその間に、ビーズを、テンプレート核酸の３’末端に位置する相補的配列（すなわち、増幅プライマー配列中か、または標的核酸の３’末端に連結する他のアダプター配列中）に結合するシークエンシングプライマーおよびポリメラーゼを用いて、プライマーとその相補配列とのハイブリダイゼーションおよびポリメラーゼのテンプレート核酸への結合を促進する時間の間および条件下で、インキュベートする。プライマーは、ユニークであるのに十分な長さであれば、実質的に任意の配列であることができる。ハイブリダイゼーション条件は、プライマーが、テンプレートの３’末端でその真実の相補物とのみハイブリダイズするような条件である。好適な条件は、Margulies et al. Nature 2005 437（15）:376-380および添付の補足資料に開示されている。
好適なポリメラーゼは、ハイブリダイズされたプライマーから出発しテンプレートに基づいて新しい核酸鎖を合成する能力がある限り、ＤＮＡポリメラーゼ、ＲＮＡポリメラーゼ、またはこれらのサブユニットを含むが、これらに限定されない。好適なポリメラーゼサブユニットの例は、３’から５’のエキソヌクレアーゼ活性を欠いた、大腸菌ＤＮＡポリメラーゼＩのクレノウ断片のエキソ型である。したがって酵素はビーズ（または対応する固体支持体）に結合するが、ＩＳＦＥＴ表面自体には結合しない。テンプレート核酸はまた、限定することなく緩衝液、界面活性剤、ジチオスレイトール（ＤＴＴ、クレランド試薬）などの還元剤、一本鎖結合タンパク質などを含む他の試薬および／またはコファクターに、ウェルに入る前におよび／またはウェル内にある間に接触させる。１つの態様において、テンプレート核酸は、これをフローチャンバおよびそのウェルに導入する前に、プライマーおよびポリメラーゼと接触させられる。
核酸負荷ビーズをフローチャンバに、および究極的には、ＩＳＦＥＴアレイ上に配置されたウェルに導入する。この方法は、フローチャンバ内の各ウェルが、１つのみの核酸負荷ビーズを含むことが必要であり、その理由は、１ウェルに２つのビーズが存在すると、２つの異なる核酸に由来する、１つの使用不能なシークエンシング情報を生じさせるからである。実施例は、磁気ビーズとの関連における、１つの例示のビーズ負荷プロトコルの簡単な説明を提供する。類似のアプローチを用いて、他のビーズ種類を負荷できることが、理解されるべきである。プロトコルにより、フローチャンバのウェル内空気の封入の可能性および発生率を低下させ、核酸負荷ビーズをフローチャンバのウェル全体に均一に分散させ、フローチャンバ内の過剰なビーズの存在および／または蓄積を避けることが実証された。
チップ上のウェルの占有パーセントは、実施される方法に依存して変わり得る。本方法が、可能な限り短時間に最大の配列データを抽出することを目的とする場合、より高い占有率が望ましい。スピードやスループットがそれほど重要でない場合は、低い占有率も受容される。したがって、態様に依存して、好適な占有パーセントは、ウェルの少なくとも１０％、少なくとも２０％、少なくとも３０％、少なくとも４０％、少なくとも５０％、少なくとも６０％、少なくとも７０％、少なくとも８０％、少なくとも９０％、または少なくとも１００％であってよい。本明細書で用いる場合、占有とは、１ウェル内に１つの核酸負荷ビーズが存在することを言い、占有パーセントとは、単一のビーズで占有されたチップ上のウェルの割合を言う。１より多いビーズで占有されたウェルは、本発明で意図される解析に用いることはできない。
最終的には、テンプレート核酸の均一な集団を、複数ウェルの１または２以上に入れ、各ウェルは、少なくとも１つのＩＳＦＥＴの上に配置され、したがってこれと対応する。上述のように、好ましくはウェルは、同一のテンプレート核酸の、少なくとも１０、少なくとも１００、少なくとも１０００、少なくとも１０４、少なくとも１０５、少なくとも１０６、またはそれ以上のコピーを含有する。同一のテンプレート核酸とは、少なくとも、テンプレートが配列に関して同一であることを意味する。最も好ましくは、１ウェル内の全てのテンプレート核酸は、プライマーと均一にハイブリダイズされている。テンプレート核酸とプライマーとの均一なハイブリダイゼーションとは、プライマーが、テンプレートに、ウェル内の全ての他のプライマー−テンプレートハイブリッドと同じ位置において（すなわち、プライマーに相補的なテンプレートに沿った配列において）ハイブリダイズすることを意味する。全テンプレートにおけるプライマーの均一な配置は、ウェル内の全ての新しい核酸鎖の協調的な（co-ordinated）合成を可能とし、これにより、より大きな信号対ノイズ比をもたらす。
次にヌクレオチドを流れに加えるか、または任意の他の好適な方法により、順番にフローチャンバへ、したがってウェルへと加える。ヌクレオチドは、ランを通して単純化のために一定を維持すると知られている場合は、任意の順序で加えることができる。ヌクレオチドの取り込みがＰＰｉの検出に基づくものであり、ＰＰｉの放出によるｐＨ変化の検出ではない場合、反応および洗浄を通して、比較的一定のレベルおよび濃度のヌクレオチドを維持するのが好ましい。これを実現する１つの方法は、ＡＴＰを洗浄緩衝液に、ウェルに流れ込むｄＮＴＰがウェルからＡＴＰを移動させるような様式で加えることである。ＡＴＰは、ウェルに入るｄＮＴＰのイオン強度と釣り合い、またｄＮＴＰと類似の拡散プロファイルを有する。この方法により、シークエンシング反応間のｄＮＴＰの流入および流出は、ｃｈｅｍＦＥＴにおける測定を妨害しない。用いるＡＴＰの濃度は、用いるｄＮＴＰの濃度のオーダーである。
典型的なシークエンシングサイクルは、次のようにして進行する：フローチャンバ（およびウェル）を、ＡＴＰ含有洗浄緩衝液で洗浄、第１のｄＮＴＰ種（例えばｄＡＴＰ）をフローチャンバ（およびウェル）へ導入、ＰＰｉの放出および検出（本明細書に記載の任意の機構による）、フローチャンバ（およびウェル）をＡＴＰ含有洗浄緩衝液で洗浄、フローチャンバ（およびウェル）をアピラーゼ含有洗浄緩衝液で洗浄、フローチャンバ（およびウェル）をＡＴＰ含有洗浄緩衝液で洗浄、および、第２のｄＮＴＰ種の導入。このプロセスを、４種全てのｄＮＴＰ（すなわち、ｄＡＴＰ、ｄＣＴＰ、ｄＧＴＰおよびｄＴＴＰ）がチャンバを通って流れるまで続けて、新しく合成された鎖内に取り込まれることを可能とする。この４−ヌクレオチドサイクルは、任意数の回数まで反復してよく、これには限定することなく、１０、２５、５０、１００、２００またはそれ以上を含む。サイクル数は、シークエンシングするテンプレートの長さおよび、反応試薬、特にｄＮＴＰ原液および洗浄緩衝液の補充の必要性により制御される。
シークエンシング反応の一部として、ｄＮＴＰは、もしその相補的ヌクレオチドがテンプレート核酸の同じ位置に存在する場合は、新しく合成した鎖の３’末端（または最初に取り込まれたｄＮＴの場合にはシーケンシングプライマーの３’末端）に連結される（または、本明細書において用いるように「取り込まれる」）。導入されたｄＮＴＰの取り込み（および、同時のＰＰｉの放出）は、したがって、テンプレート核酸の対応するヌクレオチドの同定を示す。ＩＳＦＥＴにより電場の変化が検出されない場合は、ｄＮＴＰは取り込まれず、相補的ヌクレオチドは、テンプレートのその位置に存在しなかったと結論することができる。電場の変化を検出した場合には、導入されたｄＮＴＰが新しく合成された鎖内に取り込まれている。ｄＮＴＰ取り込みと、ＰＰｉ放出およびＩＳＦＥＴの応答の間には、正の相関関係があり、その結果、取り込まれたｄＮＴＰ数の定量化がさらに可能である。言い換えると、ＩＳＦＥＴにおいて記録される電圧変化は、取り込まれたｄＮＴＰの数に関連する。結果は、テンプレート中のホモポリマー伸長（stretch）（例えば、ポリＡ、ポリＴ、ポリＣ、またはポリＧ）のシークエンシングを通して、配列情報が失われなかったということである。１例として、テンプレート核酸が配列5’ CAAAAG 3’を含む場合、ＩＳＦＥＴはｄＣＴＰの導入時に信号を記録し（例えばミリボルト変化で）、次に、ｄＴＴＰの導入時により大きな信号を記録し、続いてｄＧＴＰの導入時に別の信号を記録する。ｄＣＴＰおよびｄＴＴＰの導入時に生じた信号の大きさは、基本的に同等であり、単一ヌクレオチドの取り込みから生じるミリボルト変化と相関する。ｄＴＴＰの導入時に生じる信号の大きさは、ｄＮＴＰの取り込みからの信号より大きい。これらの信号の大きさは加算的であり、ホモポリマーの長さによっては、伸長は、電圧対時間（またはフレーム）プロット（例えば、図７１Ａ〜Ｄ、右側の図）において容易に明らかにならない可能性がある。信号は、電圧対時間（またはフレーム）プロットのピーク強度または曲線下の面積を用いて測定することができる。
アピラーゼは、残留した非取り込みヌクレオチドを分解して一リン酸塩に転換し、無機のリンをプロセス中へ放出する酵素である。これは、任意のまたは全てのウェルにおいて取り込まれなかったか、および／または過剰であるｄＮＴＰを分解するのに有用である。過剰のおよび／または非反応のｄＮＴＰを任意のおよび全てのウェルから、次のｄＮＴＰの導入前に洗浄して取り除くことが重要である。したがって、合成反応の間および異なるｄＮＴＰの導入と導入の間に、アピラーゼを添加することは、そうでなければ配列データを不明確にする過剰なｄＮＴＰを除去するのに有用である。
追加のシークエンシング反応試薬、例えば上述のようなものを、反応を通して導入してよく、ただし、いくつかの場合においてはこれは不要である。例えば、追加のポリメラーゼ、ＤＴＴ、ＳＢＢなどは、必要に応じて添加してよい。
したがって、本発明は複数の異なるシークエンシング反応を同時に実施することを意図する。複数の同一のシークエンシング反応は、各占有ウェルにおいて同時に起こる。各ウェル内でのこの同時で同一のｄＮＴＰ取り込みが、信号対ノイズ比を増加させ、これにより、シークエンシング反応副生成物の検出を可能とする。複数のウェルで同時にシークエンシング反応を行うことで、複数の異なるシークエンシング反応が同時に実施される。
シークエンシング反応は、ある温度範囲で実施できる。典型的には、反応は３０〜６０℃、３５〜５５℃、または４０〜４５℃の範囲で行う。反応を、核酸での二次構造の形成を防ぐ温度において行うのが好ましい。しかし、これはプライマー（および、新しく合成された鎖）のテンプレート核酸への結合と、高い温度におけるアピラーゼの半減期の減少との間でバランスさせねばならない。好適な温度は約４１℃である。洗浄緩衝液およびｄＮＴＰ溶液を含む溶液は、一般に、これらの温度に温めて、ウェルの温度を変化させないようにする。しかし、アピラーゼ含有洗浄緩衝液は、酵素の半減期を延長させるために、より低い温度に維持するのが好ましい。典型的には、この溶液は約４〜１５℃に、およびより好ましくは４〜１０℃に維持する。
ヌクレオチド取り込み反応は、非常に迅速に起こる場合がある。その結果、いくつかの例においては、反応中に最大のデータ取得を確実にするために、反応を減速させることが望ましい場合もある。試薬および／または副生成物の拡散は、ウェルにパッキングビーズを添加することを含む（ただしこれに限定しない）多くの方法において、速度をゆるめることができる。パッキングビーズはまた、試薬の濃度および／またはｃｈｅｍＦＥＴ表面における副生成物を増加させる傾向があり、これにより、信号に対する電位を増加させる。パッキングビーズの存在は一般に、試料に対してより長い時間を許容する（例えば、２倍〜４倍）。
データ捕捉率は変化し得て、例えば毎秒１０〜１００フレームのいずれかであり、どの率を用いるかは、少なくとも部分的には、ウェルの寸法およびパッキングビーズの存在に支配される。より小さいウェル寸法は一般に、より高いデータ捕捉率を必要とする。
フローベースの、ウェルの上面が開放されチップ全体にわたり流体と連通する、本発明のいくつかの側面において、放出されたＰＰｉまたは他の副生成物（例えばＨ＋）を、ウェルから拡散して出て行く前に検出することが重要である。ウェルから出ていくいずれかの反応副生成物の拡散は擬陰性を導き（副生成物はそのウェルにおいて検出されないため）、ウェルに隣接するかまたはその下流においては擬陽性の可能性を導き、そのため避けるべきである。パッキングビーズはまた、ウェル間の拡散および／またはクロストークの程度の減少を支援することができる。
したがって、いくつか態様において、パッキングビーズは核酸負荷ビーズに加えて用いられる。パッキングビーズは磁性であってもよいが（超常磁性を含む）、これに限定されない。いくつかの態様において、パッキングビーズおよび捕捉ビーズは、同じ材料（例えば両者共に磁性、両者共にポリスチレン、など）で作製され、一方他の態様においては、これらは異なる材料（例えば、パッキングビーズはポリスチレンであり、捕捉ビーズは磁性である）で作製される。パッキングビーズは一般に捕捉ビーズより小さい。寸法差は様々であってもよく、５倍、１０倍、１５倍、２０倍またはこれ以上であってよい。例として、０．３５μｍの直径のパッキングビーズを５．９１μｍの捕捉ビーズと共に用いた。かかるパッキングビーズは、例えばBang Labsなどの供給源から市販されている。捕捉ビーズに対するパッキングビーズの配置は異なってよい。例えば、パッキングビーズは捕捉ビーズを取り囲み、これにより、捕捉ビーズがＩＳＦＥＴ表面に接触するのを防ぐ。他の例として、パッキングビーズが、捕捉ビーズに続いてウェルに装填されるが、この場合、捕捉ビーズはＩＳＦＥＴ表面と接触している。捕捉ビーズとＩＳＦＥＴ表面の間のパッキングビーズの存在は、ＰＰｉなどのシークエンシング副生成物の拡散の速度をゆるめ、これによりデータの取得を容易にする。
本発明はさらに、パッキングビーズまたはｃｈｅｍＦＥＴ表面の改変（本明細書に記載のように）を用いて、ｃｈｅｍＦＥＴ表面が、捕捉ビーズに結合したテンプレート核酸に接触してこれを妨害するのを防ぐことを意図する。深さまたは高さ０．１〜０．５μｍのパッキングビーズの層は、この相互作用を除外する。
シークエンシング反応は、アレイを解析してビーズの位置を決定することにより進められる。流れの非存在下において、背景信号（すなわちノイズ）は０．２５ｍＶ以下であるが、ＤＮＡ負荷捕捉ビーズの存在下において、信号は約１．０ｍＶ＝／−０．５ｍＶに増加することが見出された。この増加は、ビーズを有するウェルの決定を可能とするのに十分である。
本発明はさらに、シークエンシング反応の実施に必要な種々の試薬および、本明細書に記載の方法による使用の使用説明書を含む、キットを意図する。
一つの好ましいキットは、洗浄緩衝液を収容する１または２以上の容器および、各々が以下の試薬の１つを含有する１または２以上の容器を含む：ｄＡＴＰ緩衝液、ｄＣＴＰ緩衝液、ｄＧＴＰ緩衝液またはｄＴＴＰ緩衝液、ｄＡＴＰ、ｄＣＴＰ、ｄＧＴＰおよびｄＴＴＰ原液、アピラーゼ、ＳＳＢ、ポリメラーゼ、パッキングビーズおよび随意にピロホスファターゼ。重要なことには、キットは天然のｄＮＴＰのみを含む。
受容体とリガンドの間、または結合対の２つのメンバー間、または分子複合体の要素間の相互作用も、ｃｈｅｍＦＥＴアレイを用いて検出可能であることが理解される。かかる相互作用の例は、核酸同士のハイブリダイゼーション、タンパク質−核酸結合、タンパク質−タンパク質結合、酵素−基質結合、酵素−阻害剤結合、抗原−抗体結合などである。ＦＥＴインターフェイスにおいて半導体電荷密度の変化を引き起こし、したがって電源から本明細書に記載のセンサのドレインへと流れる電流を変化させる、任意の結合イベントまたはハイブリダイゼーションイベントは、本発明に従って検出可能である。
これらの態様において、パシベーション層（または、潜在的には、パシベーション層に被覆される中間層も）は、核酸（例えばＤＮＡ、ＲＮＡ、ｍｉＲＮＡ、ｃＤＮＡ等）、抗原（任意の性質のもであってよい）、タンパク質（例えば酵素、コファクター、抗体、抗体断片等）などによって機能化される。これらの実体のパシベーション層への結合は、直接または間接的であってよい（例えば、パシベーション層反応基および結合すべき実体の両方に結合する二官能性リンカーを用いて）。
例として、アミンまたはチオール基などの反応基を、合成中に任意のヌクレオチドにおいて核酸に加えて、二官能性リンカーの付着点を提供することができる。他の例として、結合コンピテント（conjugation-competent）試薬、例えば、Uni-Link AminoModifier、3'-DMT-C6-Amine-ON CPG、AminoModifier II、N-TFA-C6-AminoModifier、C6-ThiolModifier、Ｃ６−ジスルフィドホスホラミダイト（Phosphoramidite）およびＣ６−ジスルフィドＣＰＧ（Clontech, Palo Alto, CA）などを組み込むことにより、核酸を合成してもよい。核酸を付着させる他の方法は、以下で説明する。
本発明の１つの側面において、ｃｈｅｍＦＥＴアレイを、核酸アレイと組み合わせて提供する。短い核酸（例えばオリゴヌクレオチド）または長い核酸（例えば全長ｃＤＮＡ）の形態の核酸を、本明細書に記載のアレイのｃｈｅｍＦＥＴ表面に提供することができる。核酸アレイは一般に、平らな表面上に複数の物理的に規定された領域（例えば「スポット」）を含み、その各々は、それに結合した、１つ、およびより好ましくは２以上の核酸を有する。核酸は通常、単鎖である。所与のスポットに結合した核酸は、通常同一のものである。オリゴヌクレオチドアレイとの関連において、これらの核酸は、１００ヌクレオチド長未満（約１０、２０、２５、３０、４０、５０、６０、７０、８０、９０または１００ヌクレオチド長を含む）であってよい。アレイを一定の遺伝子を検出するため（かかる遺伝子における突然変異またはかかる遺伝子の発現レベルを含む）に用いる場合、アレイは、それぞれが、規定の潜在的に異なる遺伝子配列にわたるオリゴヌクレオチドを含有する、多数のスポットを含んでよい。これらのスポットを次に平らな表面全体に配置して、ハイブリダイゼーションおよびアレイの読取り手段における、位置に関連する効果を除外する。
アレイを、試験する試料と接触させる。試料は、下にあるセンサアレイに対応する２次元アレイなどの中にあってもよい、ゲノムＤＮＡ試料、細胞からのｃＤＮＡ試料、組織またはマス（例えば腫瘍）、アレイ上に増殖した細胞集団であってよい。かかるアレイはしたがって、特定の遺伝子またはその発現の、存在および／またはそのレベルを決定するため、特定遺伝子内の変異（例えば、欠失、付加、置換などであり、単一ヌクレオチド多型を含むが、これらに限定されない）を検出するためなどに有用である。
試料核酸および不動化核酸の結合またはハイブリダイゼーションは、一般に、当分野で理解される用語である、ストリンジェントなハイブリダイゼーション条件下で実施される（例えばSambrook et al. “Maniatis”を参照）。関連する条件の例は以下を含む（ストリンジェンシーが高くなる順）：インキュベーション温度２５℃、３７℃、５０℃および６８℃、緩衝液濃度１０×ＳＳＣ、６×ＳＳＣ、４×ＳＳＣ、１×ＳＳＣ、０．１×ＳＳＣ（ここでＳＳＣは、０．１５ＭのＮａＣｌおよび１５ｍＭのクエン酸塩緩衝液である）および他の緩衝系を用いるこれらの等価物、ホルムアミド濃度０％、２５％、５０％、および７５％、インキュベーション時間５分〜２４時間、１、２または３以上の洗浄ステップ、洗浄インキュベーション時間１、２、または１５分、および洗浄液６×ＳＳＣ、１×ＳＳＣ、０．１×ＳＳＣ、または脱イオン水。例えば、ハイブリダイゼーションを５０％のホルムアミドおよび４×ＳＳＣで行い、次いで２×ＳＳＣ／ホルムアミドで５０℃にて、および１×ＳＳＣで洗浄する。
核酸アレイは、アレイ上の特定位置に、既に形成されたｃＤＮＡなどの核酸を蒸着した（または「スポットした」）ものを含む。核酸は、表面に、例えば、圧電蒸着、ポリマー層、例えば、限定されずにポリ−Ｌ−リジンもしくはポリピロールなどへの核酸のＵＶ架橋、公開された米国特許出願2003/0186262に記載されているようにケイ素被覆ＳｉＯ２への直接結合、シラン化（silanized）ｃｈｅｍＦＥＴ表面（例えばUslu et al. Biosensors and Bioelectronics 2004, 19:1723-1731に記載された３−アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）で処理された表面など）への直接結合、によりスポットすることができる。
核酸アレイはまた、核酸（例えば既知の配列のオリゴヌクレオチド）がアレイに直接合成されているものも含む。核酸は、アレイ上に、次のような当分野で認められている技法を用いて合成可能であるが、これらに限定されない：ガラススライド上への微細なポイントピンによるプリンティング、予め作製されたマスクを用いるフォトリソグラフィ、ダイナミックマイクロミラー装置（例えばＤＬＰミラー）を用いるフォトリソグラフィ、インクジェットプリンティング、または微小電極アレイ上の電気化学的方法。文献Nuwaysir et al. 2002 "Gene expression analysis using oligonucleotide arrays produced by maskless photolithography.". Genome Res 12: 1749-1755も参照のこと。この後者の種類のアレイの商業的供給源は、Agilent, AffymetrixおよびNimbleGenを含む。
したがって、ｃｈｅｍＦＥＴパシベーション層は、これに核酸が結合し、および／またはこれから核酸が合成されるところの反応性分子（したがって反応基）の中間層で被覆してよい。
本発明は、かかる核酸を、ｃｈｅｍＦＥＴアレイと、特に本明細書に記載の「大規模」ｃｈｅｍＦＥＴアレイと組み合せることを意図する。ｃｈｅｍＦＥＴ／核酸アレイは、種々の用途に用いることができ、そのいくつかはウェル（または、本明細書において同義で用いられるマイクロウェルもしくは反応チャンバ）を必要としない。解析は、「閉鎖」システム（すなわち、試薬および洗浄液などの流れが自動化されている場合）を含む、流れの中で行われるために、１または２以上のフローチャンバがアレイ上に配置され、アレイに接触している。複数のフローチャンバの使用は、複数試料（または核酸ライブラリ）を同時に解析することを可能とする。２、３、４、５、６、７、８、９、１０またはそれ以上のフローチャンバが存在してよい。この構成は、例えばタンパク質アレイ、抗体アレイ、酵素アレイ、化学アレイなどの本明細書で説明されるものを含む、他の生物学的アレイにも同様に適用される。
結合パートナー間または複合体の要素間の結合イベントは、下にあるＦＥＴを介して電子的に検出されるため、かかるアッセイは、試験する試料を操作する（例えば外部的に標識する）必要なくして、実施することができる。これは、かかる操作が常に、試料の損失と、一般に時間および操作の増加をもたらすために、有利である。さらに本方法は、結合反応をリアルタイムで試験することが可能である。
本発明のｃｈｅｍＦＥＴと組み合わせて用いるタンパク質アレイもまた意図される。タンパク質アレイは、系統的かつ所定の様式で平らな表面に結合した生物学的部分を含んでいる、タンパク質またはペプチドまたは他のアミノ酸を含む。かかるタンパク質は、酵素、抗体および抗体断片または抗体模倣体（例えば一本鎖抗体）を含むが、これに限定されない。
１つの態様において、タンパク質アレイは複数の異なるタンパク質（または生物学的部分を含む他のアミノ酸）を含んでよい。各タンパク質、および好ましくは複数のタンパク質は、アレイの所定の領域または「セル」に存在する。この領域（またはセル）は、センサアレイのセンサと、各領域（またはセル）に対して１つのセンサが存在するように、整列している。単一領域（またはセル）内の複数タンパク質は、タンパク質のサイズおよび領域（またはセル）のサイズに依存して変化してよく、また、少なくとも１０、５０、１００、５００、１０３、１０４、もしくはそれ以上であってよいが、ただしこれに限定されない。アレイそれ自体は、任意数のセルを含んでよく、これには、少なくとも１０、１０２、１０３、１０４、１０５、１０６、１０７、もしくはそれ以上を含むが、ただしこれに限定されない。１つの用途において、アレイは、タンパク質に結合する分析物を含有しているか、含有していることが疑われる試料に暴露される。分析物は、タンパク質が酵素である場合は、基質または阻害剤であってよい。分析物は、タンパク質に結合する任意の分子であってよく、これには、他のタンパク質、核酸、化学種（合成または天然）などを含む。
本明細書で意図される核酸アレイと同様に、タンパク質アレイからの読取りは、ｃｈｅｍＦＥＴを通した電流の変化であり、したがって、これらのアレイ法においては、標識化および／または標識検出の追加のステップは不要であることが理解される。
他の態様において、タンパク質アレイは複数の同一タンパク質（または生物学的部分を含有する他のアミノ酸）を含んでよい。同一のタンパク質は、平らな表面に均一に分散されていてもよく、または、これらはこの表面の離散した領域（またはセル）に編成されてもよい。これらの後者の態様においては、領域（またはセル）は、センサアレイのセンサと、各領域（またはセル）に１つのセンサが存在するような様式で整列される。
タンパク質は、オフチップで合成してよく、次に精製してアレイに取り付けられる。代替的に、タンパク質は、上述の核酸と同様に、オンチップで合成してもよい。無細胞ＤＮＡ発現または化学的合成を用いたタンパク質の合成は、オンチップ合成に適している。無細胞ＤＮＡ発現を用いて、一旦合成されたタンパク質を、固体支持体に取り付ける。代替的に、タンパク質は、固体支持体上で、固相ペプチド合成を用いて化学的に合成してもよい。選択的脱保護を、リソグラフィの方法またはＳＰＯＴ合成を用いて実施する。少なくともMacBeath and Schreiber, Science, 2000, 289:1760-1763またはJones et al. Nature, 2006, 439:168-174を参照のこと。Fodor et alの米国特許6919211もまた参照のこと。
ｃｈｅｍＦＥＴアレイと組み合わせた化学化合物マイクロアレイもまた、想定することができる。化学化合物マイクロアレイの作製は、固体表面上で種々の結合技術によって化合物（例えば有機化合物）を共有結合的に不動化することにより（文献においては「小分子マイクロアレイ」とも呼ばれる）、固体表面上で不動化なしで、化合物（例えば有機化合物）をスポットまたは乾燥することにより（文献においては「マイクロアレイ化合物スクリーニング（μＡＲＣＳ）」とも呼ばれる）、または、均一溶液中で、不動化および乾燥効果なしで、有機化合物をスポットすることにより（Reaction Biology Corporation によるDiscoveryDotTM技術として商品化されている）、行うことができる。
ｃｈｅｍＦＥＴアレイと組み合わせた組織マイクロアレイが、本発明によりさらに意図される。組織マイクロアレイについては、Battifora Lab Invest 1986, 55:244-248；Battifora and Mehta Lab Invest 1990, 63:722-724；およびKononen et al.Nat Med 1998, 4:844-847に、さらに詳細に説明されている。
ｃｈｅｍＦＥＴアレイおよび生物学的もしくは化学アレイの構成は、それぞれの例において類似しており、１つの組合せアレイについての説明は、本明細書に記載の他のものに、または当分野で既知である他のものに、適用されるであろう。
さらに他の側面において、本発明は、細胞培養物（例えば、２次元細胞培養物）（例えば、Baumann et al. Sensors and Actuators B 55 1999 77:89を参照）、およびｃｈｅｍＦＥＴアレイと接触して配置された組織切片の解析も意図する。例として、脳切片を本発明のｃｈｅｍＦＥＴアレイと接触して配置し、例えば限定されずに、神経毒などの刺激の有無のいずれかにおける切片の変化を検出することができる。神経プロセスおよび／または刺激の伝達（transduction）を、こうして解析することができる。これらの態様において、ｃｈｅｍＦＥＴは、パシベーション層それ自体を介して、または、パシベーション層に被覆されたこれらのイオンに対する受容体を介して、カルシウムおよび／またはカリウムのフラックスを検出することにより、操作してよい。
さらに他の側面において、本発明は、本発明の記載のようにかまたは他の様式で官能化されたｃｈｅｍＦＥＴアレイの、in vivoでの使用を意図する。かかるアレイは、対象（例えば、イオンフラックスを受ける、脳または他の領域内）に導入され、次いで対象の状態に基づく変化について解析する。
いくつかの発明の態様を本明細書に記載し説明したが、当業者は容易に、本明細書に記載された機能を実施するための、および／または、結果および／または１または２以上の利点を得るための、種々の他の手段および／または構造を想定し、かかる変形および／または改変の各々は、本明細書に記載の本発明の態様の範囲内であるとされる。より一般的には、当業者は容易に、本明細書に記載の全てのパラメータ、寸法、材料、および構造が例示を意味し、実際のパラメータ、寸法、材料、および／または構造は、本発明の教示が用いられる特定の１または２以上の用途に依存することを理解する。当業者は、日常の実験の範囲内で、本明細書に記載の本発明の特定の態様の多くの均等物を認識し、確認することができる。したがって、前述の態様は例としてのみ示されており、添付のクレームおよびその均等物の範囲内において、本発明の態様は、具体的に記載されクレームされたものと異なって実施してもよいことが、理解される。本開示の発明の態様は、本明細書に記載の、各個別の特徴、システム、物品、材料、キット、および／または方法に向けられる。さらに、かかる特徴、システム、物品、材料、キット、および／または方法の、２つまたは３つ以上の任意の組合せは、もしも、かかる特徴、システム、物品、材料、キット、および／または方法が互いに不整合でなければ、本開示の発明の範囲内に含まれる。
本明細書で定義され用いられている全ての定義は、辞書での定義、参照により組み込まれる文献における定義、および／または規定された用語の通常の意味を支配するものと、理解されるべきである。
本明細書およびクレームにおいて用いる場合、不定冠詞「ａ」「an」は（すなわち単数形の名詞は）、明白に逆のことを指示されていない限り、「少なくとも１つ」を意味すると理解されるべきである。
本明細書およびクレームにおいて用いる場合、句「および／または」は、連接された要素の、すなわち、ある場合においては接続的に、および他の場合においては離接的に提示される要素の、「どちらか１つまたは両方」を意味するものと理解されるべきである。「および／または」を用いてリストされる複数の要素は、すなわち連接された要素の「１または２以上」と同じ様式で解釈されるべきである。「および／または」節により具体的に識別される要素以外の他の要素も、具体的に識別される要素に関連してもまたは非関連であっても、随意に提示してよい。したがって、非限定的な例として、「Ａおよび／またはＢ」と言った場合、これを例えば「を含む」などの制約のない言葉と共に用いる場合、１つの態様においては、Ａのみ（随意にＢ以外の要素を含む）、他の態様においては、Ｂのみ（随意にＡ以外の要素を含む）、さらに他の態様においては、ＡとＢの両方（随意に他の要素を含む）、を指すことができる。
本明細書およびクレームにおいて用いる場合、「または」は、上に定義した「および／または」と同じ意味を有すると理解されるべきである。例えば、リスト中の項目を分離する場合、「または」または「および／または」は、包含的である。すなわち、多数の要素または要素リストの内、少なくとも１つを含むが、１つより多く含んでもよく、随意にリストにはない項目を追加して含んでよいと解釈すべきである。この逆を明白に指示する用語、例えば「１つのみの」もしくは「正確に１つの」、または、クレームにおいて用いる場合、「からなる」とは、多数の要素または要素リストの内の、正確に１つの要素を含むことを指す。一般に、本明細書で用いる場合、用語「または」は、例えば「どちらか」、「１つの」、「ただ１つの」または「正確に１つの」などの排他的な用語の後に来る場合には、排他的代替物（exclusive alternative）を示す（すなわち、「１方または他方であるが、両方ではない」）と解釈されるべきである。「本質的に〜からなる」は、クレームにおいて用いる場合、特許法の分野において用いる通常の意味を有するべきである。
本明細書およびクレームにおいて用いる場合、１または２以上の要素のリストを参照する句「少なくとも１つ」は、要素のリスト中の任意の１または２以上の要素から選択される、少なくとも１つの要素を意味すると理解されるべきであるが、しかし必ずしも、要素リスト中に具体的にリストされた全ての要素それぞれの少なくとも１つを含むわけではなく、要素リスト中の要素の任意の組合せを除外するわけでもない。この定義はまた、「少なくとも１つ」の句が言及している、要素リスト中で具体的に識別される要素以外の要素が、具体的に識別される要素に関連してもまたは関連していなくても、随意に存在することを可能とする。したがって、非限定例として、「ＡおよびＢの少なくとも１つ」（または同等に、「ＡまたはＢの少なくとも１つ」、または同等に、「Ａおよび／またはＢの少なくとも１つ」）とは、１つの態様において、少なくとも１つのＡを、随意に１より多いＡを含むものを言い、ここでＢは存在しない（および随意にＢ以外の要素を含む）、他の態様において、少なくとも１つのＢを、随意に１より多いＢを含むものを言い、ここでＡは存在しない（および随意にＡ以外の要素を含む）、さらに他の態様において、少なくとも１つのＡ、随意に１より多いＡを含むもの、および、少なくとも１つのＢ、随意に１より多いＢを含むもの（および随意に他の要素を含む）等を指すことができる。
明白に逆の指示がない限り、ここでクレームされている、１より多くのステップまたは行為を含む任意の方法において、方法のステップまたは行為の順序は必ずしも、該方法のステップまたは行為が記載されている順序に限定されないことを、理解すべきである。
クレームにおいて、また上記明細書において、「含む」、「包含する」、「担持する」、「有する」、「含有する」、「伴う」、「保持する」、「から構成される」、などの全ての移行句（transitional phrase）は、制約がないと理解すべきであり、これは、これらを含むがこれに限定されないことを意味する。移行句「からなる」および「から基本的になる」のみが、米国特許庁特許審査便覧の第2111.03節に記載されているように、それぞれ限定的（closed）または半限定的（semi-closed）移行句である。
例
以下は、一本鎖オリゴヌクレオチドの、ＩＳＦＥＴアレイを用いた迅速シークエンシングのための原理の証明例である。
１．１ 一本鎖オリゴヌクレオチドのストレプトアビジン被覆磁気ビーズへの結合
５’デュアルビオチンタグ（ＨＰＬＣ精製）付き一本鎖ＤＮＡオリゴヌクレオチドテンプレートおよび２０塩基汎用プライマーは、ＩＤＴ（Integrated DNA Technologies, Coralville, IN）から注文した。
テンプレートは６０塩基長であり、２０塩基プライマーに相補的な２０塩基を、３’末端において含むよう設計されていた（表１、イタリック体）。凍結乾燥およびビオチン化したテンプレートおよびプライマーを、ＴＥ緩衝液（１０ｍＭのトリスＨＣｌ、１ｍＭのＥＤＴＡ、ｐＨ８）に再懸濁し、それぞれを４０μＭの原液および４００μＭの原液とし、使用まで−２０℃で保管した。
各テンプレートについて、５．９１μｍのストレプトアビジン被覆磁気ビーズ（Bangs Laboratories, Inc. Fishers, IN）であって、水性緩衝懸濁液（８．５７×１０４ビーズ／μｌ）として４℃で保管されていたもの６０μｌを、１２０μｌのビーズ洗浄緩衝液で３回洗浄して調製し、次に５’末端にビオチンを有するテンプレート１、２、３および４（Ｔ１、Ｔ２、Ｔ３、Ｔ４：表１）を用いてインキュベーションした。
ビオチン（Ｋｄ：〜１０〜１５）に対する、ストレプトアビジンの強い共有結合親和性のため、これらの磁気ビーズは、下に記すように、テンプレートを固体支持体上に不動化するために用いられる。これらのビーズの、遊離のビオチンに対して報告されている結合能力は、０．６５０ｐｍｏｌ／１μｌビーズ原液である。小さな（＜１００塩基）ビオチン化ｓｓＤＮＡテンプレートに対して、控えめに計算して、１ビーズ当たり９．１×１０５のテンプレートが結合可能である。ビーズは、Dynal Magnetic Particle ConcentratorまたはＭＰＣ−ｓ（Invitrogen, Carlsbad, CA）を用いるのと同様に、簡単な磁石を用いても容易に濃縮される。記載の実験においてはＭＰＣ−ｓを用いた。
ＭＰＣ−ｓを用いて、各洗浄の間に１分間ビーズを濃縮し、次に緩衝液を加えてビーズを再懸濁させた。３回目の洗浄後、１２０μｌのビーズ洗浄緩衝液に１μｌの各テンプレート（４０μＭ）を加えたものに、ビーズを再懸濁させた。ビーズを３０分間回転させながらインキュベーションした（Labquake Tube Rotator, Barnstead, Dubuque, IA）。インキュベーション後に、ビーズを次に１２０μｌのアニーリング緩衝液（２０ｍＭのトリスＨＣｌ、５ｍＭの酢酸マグネシウム、ｐＨ７．５）で３回洗浄し、６０μｌの同じ緩衝液中に再懸濁させた。
Figure 0005643277
１．２．シークエンシングプライマーのアニーリング
５’末端において５．９１μｍの磁気ビーズに結合した不動化テンプレートを、次にテンプレートの３’末端に相補的な２０塩基プライマーにアニーリングした（表１）。４００μＭのプライマー原液の、不動化テンプレートに対してプライマーの２０倍過剰量である１．０μｌのアリコートを加え、次にビーズとテンプレートとを、プライマーを用いて１５分間９５℃でインキュベーションし、次に温度をゆっくりと室温に下げた。次にビーズを、上述のようにＭＰＣ−ｓを用いて、１２０μｌの２５ｍＭトリシン緩衝液（２５ｍＭトリシン、０．４ｍｇ／ｍｌのＰＶＰ、０．１％のTween 20、８．８ｍＭの酢酸マグネシウム、ｐＨ７．８）で３回洗浄した。ビーズを２５ｍＭのトリシン緩衝液中に再懸濁させた。
１．３．ハイブリダイズしたテンプレート／プライマーの、ＤＮＡポリメラーゼを用いたインキュベーション
テンプレートとプライマーのハイブリッドを、基本的にMargulies et al. Nature 2005 437（15）:376-380および添付の補足資料に記載のようにしてポリメラーゼと共にインキュベーションした。
２．調製試験試料のＩＳＦＥＴセンサアレイ上への負荷
ＩＳＦＥＴアレイおよびその上のマイクロ流体の寸法および密度は、用途に応じて変えてよい。非限定的な例は、５１２×５１２アレイである。かかるアレイの各グリッド（２６２１４４個となる）は、単一のＩＳＦＥＴを有する。各グリッドはまた、その上に位置するウェル（またはこれは本明細書では「マイクロウェル」と同義で用いられる）を有する。
ウェル（またはマイクロウェル）は、円柱状、円錐状、正方形、長方形などを含む任意の形状を有してよい。１つの例示の形態において、ウェルは７×７×１０μｍの四角のウェルである。ウェルの中心から中心までの距離を、本明細書において「ピッチ」と呼ぶ。ピッチは任意の距離であってよいが、できるだけ大きいアレイを収容するために、短いピッチが好ましい。
ピッチは、５０μｍ未満、４０μｍ未満、３０μｍ未満、２０μｍ未満または１０μｍ未満であってよい。１つの態様において、ピッチは約９μｍである。アレイの上のチャンバ全体（その中にウェルが配置される）は、約３０μｌ以下、約２０μｌ以下、約１５μｌ以下または約１０μｌ以下の容積を有してよい。これらの容積は、したがって、チャンバ内の溶液の容積にも対応する。
２．１ ビーズの「オープン」システムへの負荷
テンプレート１〜４を有するビーズを、チップ上に負荷した（各テンプレートを１０μｌ）。簡略に述べると、各テンプレートのアリコートを、エッペンドルフピペットを用いてチップ上に加えた。次に磁石を用いてビーズをウェル内に引き入れた。
２．２ ビーズの「クローズド」システムへの負荷
捕捉ビーズとパッキングビーズの両方を、流れを用いて負荷する。ビーズ溶液の容積に対するマイクロリットル単位の精度、およびビーズ溶液の流体接続を通した配置は、図６２に示すように、ビーズ負荷取付け部品（bead loading fitting）を用いて実現する。該ビーズ負荷取付け部品は、大リザーバ（容積約１ｍｌ）、小リザーバ（容積約１０μｌ）、および小容積のビーズ溶液を操作するためのマイクロ流体チャネルを含む。この方法はまた、精密なピペットにより可能となる、流体適用のマイクロリットル単位の精度も利用する。
ＩＳＦＥＴアレイおよびフローセルを含むチップを、負荷用固定具のＺＩＦ（ゼロ挿入力）ソケットに配置し、次にステンレス鋼毛細管を、フローセルの１つのポートと、他のポートの可撓性ナイロン配管とに取り付ける。両方の材料は、マイクロ流体型流路（例えば内径が＜０．０１”程度）である。
ビーズ負荷取付け部品は大および小リザーバからなり、これを毛細管の端に取り付ける。一般のプラスチックシリンジに緩衝液を充填し、次にナイロン配管の自由端に接続する。チップの底から突出している導線を、固定具ユニット（図示されず）の上部のソケットに挿入する。
図６３に示すように、シリンジを押して緩衝液を注入し、緩衝液は配管を通ってフローセル（およびチップ表面）を横切り、毛細管を通って上る。このプロセスをプライミングと呼び、流体経路に空気が混入しないことを保証する。緩衝液を、液体のレベルが、透明の大リザーバを通して小リザーバの最上部に見えるまで、注入する。
次に、図６４に示すように、核酸被覆ビーズを含有する溶液を精密ピペットを用いて小リザーバへと適用する。この適用で、リザーバの上に大きな液滴が生成される。加える溶液の容積は、フローチャンバの容積に等しく（例えば、１０μｌ程度）、このビーズの濃度は、最初に小リザーバ内に存在する緩衝液の用量に加えた場合に、フローセルに移送される所望のビーズ濃度を生成するような濃度である。
ピペットを収め、液滴が小リザーバの上まで後退し、図６５に示すように、再度透明な大リザーバを通して見えるまで、シリンジを注意してゆっくりと引きもどす。小リザーバから下に延長しているマイクロ流体チャネルは非常に小さいため（例えば直径が０．０１”程度）、このプロセス中、流路においてビーズ溶液と緩衝液との間の混合はほとんど起こらない。
この時点において、ビーズ溶液が流路に負荷されるが、しかしまだフローセルの位置には届いていない。ビーズ溶液プラグまたは流路内のビーズ溶液の容積を移送する前に、小リザーバの溶液を洗浄する。最初に、図６６に示すように、約１ｍｌの緩衝液を大リザーバへ注入し、小リザーバ内に残されたビーズ溶液を効果的に希釈する。次にこの溶液を、ピペット先端を大リザーバの底部の端に沿って位置させて、ピペットで取り出す。小リザーバ内の溶液のレベルは、図６７に示すように、その最大レベルに保たれる。
次に緩衝液の一定容積を、液滴として、図６８に示すように前のビーズ溶液の適用と同様に、小リザーバ上に加える。この溶液の容積は、小リザーバとフローセルのフローチャンバとの間の流路の容積に等しい（すなわち、マイクロ流体チャネル容積＋毛細管容積＋フローチャンバの前のフローセルの容積）。再度、液滴が図６９に示すように小リザーバの上に後退するまで、シリンジを引きもどす。ここで、ビーズ溶液プラグを、フローセルのフローチャンバ内に負荷する。
ここで負荷固定具を持ち上げて、図７０に示すように、その頂点に磁石を含むピラミッド状ベースの上に配置する。磁石は、ビーズをビーズ溶液からチップのマイクロウェルへと引きよせる。数秒後に、固定具をベースから取り外す。流体の緩衝液による最初のプライミングを除く全プロセスは、必要に応じて、小さなパッキングビーズをマイクロウェルへ負荷するために反復可能である。
遠心分離または重力など、ビーズをフローチャンバのウェル内に引き寄せる他の方法があるだろうことが理解される。本発明はこの点について限定されない。
３．ＩＳＦＥＴセンサアレイを用いるＤＮＡシークエンシング
３．１ 「オープン」システムでのＤＮＡシークエンシング
提示する結果は、「オープン」システムにおいて行われた実験の代表的なものである（すなわち、この実験は、ＩＳＦＥＴチップをＩＳＦＥＴ装置のプラットフォーム上に配置し、次に各ヌクレオチド（５μｌ、その結果それぞれ６．５μＭ）を手動で次の順序：ｄＡＴＰ、ｄＣＴＰ、ｄＧＴＰおよびｄＴＴＰ（１００ｍＭ原液、Pierce, Milwaukee, WI）により、与えられたヌクレオチドをチップ表面上に既にある液体中にピペットで加えて、チップから２．５ｍＨｚの速度でデータを収集した）。これにより、データ収集は、７．５秒間で約１８フレーム／秒となった。次にデータをLab Viewを用いて解析した。
あるテンプレートの配列について、ｄＡＴＰの添加は、テンプレート４の４塩基の伸長をもたらした。ｄＣＴＰの添加は、テンプレート１の４塩基の伸長をもたらした。ｄＧＴＰの添加は、テンプレート１、２および４の、表２に示した伸長を、およびｄＴＴＰの添加は、ランオフをもたらした（示したとおり、全テンプレートの伸長）。
図７１（Ａ〜Ｄ）は、伸長反応を示す。左のパネルにおいて、時間内の１スナップショットについての全ピクセルを示し、右側は、ｍＶ対時間のグラフを、左のセットからの４つの選択されたピクセルについて示す。白色の矢印が、伸長が起こっている活性ピクセルを示す。ランオフにおいて（図７１Ｄ）、図７１Ｃのマークされたウェルに加えて、追加の矢印はｄＧＴＰの添加後に伸長が起こらなかったが、むしろｄＡＴＰの添加後に伸長が生じたウェルを示しており、これはその後、ランオフ中に再度見られた。
本方法を非自動化の様式で実施する（すなわち、自動的な流れおよび試薬の導入なしで）場合は、各ウェルは非取り込みｄＮＴＰを分解するために、アピラーゼを含むのが好ましい。アピラーゼは、この態様においてまたは本明細書で説明された任意の他の態様において、ｄＮＴＰを分解可能な他の化合物（または酵素）で置き換え可能であることが、理解されるべきである。
Figure 0005643277
３．２ センサチップ上のマイクロ流体を用いたシークエンシング
流動様式におけるシークエンシングは、ヌクレオチド試薬のＤＮＡへの取り込みへの、開かれた適用の拡張である。試薬をＩＳＦＥＴチップのバルクの溶液中に加えるのでなく、試薬を連続的な様式でチップ表面全体に流し、１回に単一ＤＮＡ塩基（単数または複数）を伸長させる。ｄＮＴＰを、ｄＴＴＰから初めて、次にｄＡＴＰ、ｄＣＴＰおよびｄＧＴＰと連続して流す。チップ上の流体の動きの層流の性質による、ヌクレオチドのマイクロウェルへの、および最終的には核酸負荷ビーズの周りへの拡散が、送達の主要な機構である。
流動様式はまた、ヌクレオチド溶液のほとんどが適用の間に洗浄除去されることを保証する。これは、チップを、緩衝液およびアピラーゼ溶液で、各ヌクレオチド流の後にすすぐことを含む。ヌクレオチドおよび洗浄溶液は、システムの化学ボトル内に保管され、流体配管および自動バルブのシステムを用いて、チップ上に流される。
ＩＳＦＥＴチップは、ヌクレオチド流の最中に、ＤＮＡ伸長の化学的生成物を感知するために活性化される。

Claims (17)

  1. 第１の半導体型の基板、および、
    化学検出ピクセルであって、
    基板に形成された化学感応性電界効果トランジスタ、ここで、化学感応性電界効果トランジスタはフローティングゲート構造およびボディ端子を有し、ボディ端子はボディバイアス電圧のソースラインに結合される、
    基板に形成された第１の電界効果トランジスタからなる第１のスイッチ、
    基板に形成された第２の電界効果トランジスタからなる第２のスイッチ、
    ここで、化学感応性電界効果トランジスタのチャンネル、第１の電界効果トランジスタのチャンネルおよび第２の電界効果トランジスタのチャンネルのそれぞれが、同じ半導体型である、および、
    フローティングゲート上に形成されたパシベーション層
    を含む、前記ピクセル、
    を含む、化学検出デバイス。
  2. 第１の電界効果トランジスタおよび第２の電界効果トランジスタの少なくとも１つが、ボディバイアス電圧のソースラインに結合されたボディ端子を有する、請求項１に記載の化学検出デバイス。
  3. フローティングゲート構造が、化学感応性トランジスタの基板の上面に形成された複数の金属層を含み、ここで、複数の金属層の各層は、非導電層によってそれぞれ隣接する金属層から隔てられ、それを通じて、ホールを介した導電性が、金属層の間に電気的接続を提供するために形成される、請求項１に記載の化学検出デバイス。
  4. ボディバイアス電圧のソースラインが、複数の金属層の金属層上に形成される、請求項３に記載の化学検出デバイス。
  5. ボディバイアス電圧のソースラインを含む金属層が、最上部の金属層から隔てられている、請求項４に記載の化学検出デバイス。
  6. 化学検出ピクセルが、基板に形成された第２の半導体型のウェルをさらに含み、化学感応性トランジスタ、第１の電界効果トランジスタおよび第２の電界効果トランジスタがそれぞれ、ウェルに形成される、請求項１に記載の化学検出デバイス。
  7. 基板がｐ型基板であり、ウェルがｎ−ウェルであり、化学感応性トランジスタ、第１の電界効果トランジスタおよび第２の電界効果トランジスタがそれぞれｎ−ウェルに形成されたｐ−チャンネル電界効果トランジスタである、請求項６に記載の化学検出デバイス。
  8. 基板がｎ型基板であり、ウェルがｐ−ウェルであり、化学感応性トランジスタ、第１の電界効果トランジスタおよび第２の電界効果トランジスタがそれぞれｐ−ウェルに形成されたｎ−チャンネル電界効果トランジスタである、請求項６に記載の化学検出デバイス。
  9. 第１の電界効果トランジスタおよび第２の電界効果トランジスタが共有ドレインを有する、請求項６に記載の化学検出デバイス。
  10. ウェルが、ウェルにボディ接続を提供するために、第２の半導体型の高ドープ領域を含む、請求項６に記載の化学検出デバイス。
  11. ボディ端子が、化学検出ピクセル周辺部の金属導体に結合される、請求項６に記載の化学検出デバイス。
  12. パシベーション層が誘電体層を含む、請求項１に記載の化学検出デバイス。
  13. 複数の金属層の中間金属層がフローティングゲートを定義し、中間金属層が金属ジャンパーによって下にある金属層に接続される、請求項３に記載の化学検出デバイス。
  14. 基板に形成された犠牲的電界効果トランジスタをさらに含み、ここで、フローティングゲート構造が犠牲的電界効果トランジスタのゲートに結合される、請求項１に記載の化学検出デバイス。
  15. フローティングゲート構造が、基板に蓄積された電荷を流出させるために、基板の上に薄い酸化層を有する、請求項１に記載の化学検出デバイス。
  16. フローティングゲート構造の最上部の金属層が、紫外線をフローティングゲート構造の底部に近接する領域に入射させるウィンドウを有する、請求項１に記載の化学検出デバイス。
  17. 複数の金属層の最上部の金属層とパシベーション層との間に、キャッピング誘電体層をさらに含む、請求項１に記載の化学検出デバイス。
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