KR20040070222A - 반도체 메모리 장치 - Google Patents

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KR20040070222A KR10-2004-7009213A KR20047009213A KR20040070222A KR 20040070222 A KR20040070222 A KR 20040070222A KR 20047009213 A KR20047009213 A KR 20047009213A KR 20040070222 A KR20040070222 A KR 20040070222A
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가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

여러개의 기억정보를 전기적으로 일괄소거가능한 불휘발성 기억장치에 이용해서 유효한 기술에 관한 것으로서, LSI의 전원전압의 저전압화에 따라 메모리셀의 임계값전압은 편차분포형상의 경시적인 확산에 의해 리드전압에 대한 전압여유범위를 초과해 버리고 오동작이 발생할 수 있다는 문제점을 해결하기 위해, 메모리셀의 임계값을 2단계 이상으로 설정함과 동시에 워드선의 레벨을 2단계 이상으로 변화시켜서 메모리셀의 리드를 실행하는 것에 의해 1개의 메모리셀에 2비트 이상의 데이타를 기억시키도록 구성된 불휘발성 기억장치로서, 입력된 라이트데이타를 유지하는 2진데이타 레지스터, 입력된 데이타의 여러개의 비트에 대해서 소정의 연산을 실행하여 그들 조합에 따른 다진데이타로 변환하는 데이타변환 논리회로 및 메모리셀에서 리드된 다진데이타를 원래의 2진데이타로 변환하는 역변환 논리회로를 구비하는 구성으로 하였다.
이렇게 하는 것에 의해, 회로 규모의 증대를 최소로 억제하고 또한 단시간에서 고정밀도의 라이트, 리드 및 소거동작이 가능한 다진기억형 불휘발성 기억장치를 실현할 수 있음과 동시에 기억소자의 임계값 편차분포형상을 급준화시켜 저전압에서의 안정된 동작이 가능한 불휘발성 기억장치를 실현할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체기억장치 더 나아가서는 불휘발성 반도체기억장치에 있어서의 다진정보의 기억방식에 적용해서 특히 유효한 기술에 관한 것으로서, 예를 들면 여러개의 기억정보를 전기적으로 일괄소거가능한 불휘발성 기억장치(이하, 단지 플래시메모리라 한다)에 이용해서 유효한 기술에 관한 것이다.
플래시메모리는 FAMOS와 마찬가지로 컨트롤게이트 및 플로팅게이트를 갖는 불휘발성 기억소자를 메모리셀에 사용하고 있고, 1개의 트랜지스터로 메모리셀을 구성할 수 있다. 이러한 플래시메모리에 있어서는 라이트동작에서는 도 12에 도시한 바와 같이 불휘발성 기억소자의 드레인전압을 5V정도로 하고, 컨트롤게이트가 접속된 워드선을 -10V정도로 하는 것에 의해 터널전류에 의해 플로팅게이트에서 전하를 인출해서 임계값전압이 낮은 상태(논리“0”)으로 한다.
소거동작에서는 도 13에 도시한 바와 같이, P형 반도체영역pwell을 -5V정도로 하고, 상기 워드선을 10V정도로 해서 터널전류를 발생시켜 플로팅게이트에 부전하를 주입해서 임계값을 높은 상태(논리“1”)로 한다. 이것에 의해 1개의 메모리셀에 1비트의 데이타를 기억시키도록 하고 있다.
그런데, 기억용량을 증대시키기 위해 1메모리셀중에 2비트 이상의 데이타를 기억시키는 소위, 「다진」메모리의 개념이 제안되고 있다. 이 다진메모리에 관한 발명으로서는 일본국 특허공개공보 소화59-121696호 등이 있다.
종래의 플래시메모리에서는 인접비트로의 라이트/리드/소거동작에 따라서 발생하는 약한 라이트(디스터브) 및 자연리크(유지)에 의해 임계값의 편차가 증대하고, 논리“0”, 논리“1”에 대응하는 임계값의 편차분포형상의 반값의 폭(도 3에 도시되어 있는 바와 같은 산형태의 편차분포의 피크값의 1/2의 위치에서의 폭)이 시간의 경과와 함께 커지는 것이 알려져 있다. 금후의 LSI의 전원전압의 저전압화에 따라 메모리셀의 임계값전압은 편차분포형상의 경시적인 확산에 의해 리드전압에 대한 전압여유범위를 초과해 버려, 오동작이 발생할 수 있다는 문제점이 있는 것을 본 발명자는 발견하였다.
특히, 임계값의 차이에 의해 여러개 비트의 데이타를 1개의 기억소자에 기억시키는 다진메모리에 있어서는 각 데이타에 대응하는 임계값전압의 차는 작으므로, 상기 문제점은 현저하게 된다. 또, 플래시메모리에 있어서는 불휘발성 기억장치 고유의 소거 및 라이트검증동작이 있으므로, 다진메모리 고유의 처리시간 및 회로규모는 최소한으로 억제해야만 한다는 기술적 과제가 있다.
본 발명의 목적은 회로의 규모의 증대를 최소로 억제하고 또한 단시간에서 고정밀도의 라이트, 리드, 소거동작을 실현할 수 있는 다진기억형 불휘발성 기억장치를 제공하는 것이다.
본 발명의 다른 목적은 임계값의 편차분포형상을 급준화시키는 방법 및 이것에 의해서 저전압에서의 안정된 동작이 가능한 불휘발성 기억장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
도 1은 본 발명에 관한 1메모리셀에 라이트/리드되는 2비트데이타를 각 메모리셀에 물리적으로 라이트/리드되는 레벨인 4진데이타로 변환하는 연산의 1실시예를 도시한 설명도,
도 2는 데이타변환 논리회로에 의해 변환된 4진데이타를 원래의 2비트데이타로 역변환하는 연산의 1실시예를 도시한 설명도,
도 3은 상기 4진데이타와 메모리셀의 임계값의 관계를 도시한 설명도,
도 4는 본 발명에 관한 다진플래시메모리의 1실시예의 개략을 도시한 블럭도,
도 5는 실시예의 다진플래시메모리의 라이트수순을 도시한 흐름도,
도 6은 실시예의 다진플래시메모리의 라이트동작파형을 도시한 타이밍도,
도 7은 실시예의 다진플래시메모리의 라이트방식과 다른 라이트방식의 차이를 도시한 파형도,
도 8은 실시예의 다진플래시메모리의 리드수순을 도시한 흐름도,
도 9는 실시예의 다진플래시메모리의 리드동작파형을 도시한 타이밍도,
도 10은 실시예의 다진플래시메모리 전체의 구성예를 도시한 블럭도,
도 11은 다진메모리 고유의 2비트데이타와 4진데이타의 변환기능을 컨트롤러에 부여한 실시예에 있어서의 시스템의 구성예를 도시한 블럭도,
도 12는 실시예의 플래시메모리에 사용되는 메모리셀의 구조 및 라이트시의 전압상태를 도시한 모식도,
도 13은 실시예의 플래시메모리에 사용되는 메모리셀의 소거시의 전압상태를 도시한 모식도,
도 14는 실시예의 플래시메모리에 사용되는 메모리셀의 리드시의 전압상태를 도시한 모식도,
도 15는 내부 전원발생회로와 발생된 전압을 선택해서 워드 드라이브회로 등에 공급하는 스위칭회로를 도시한 설명도,
도 16은 워드 드라이브회로의 구성예를 도시한 회로도,
도 17은 실시예의 다진플래시메모리의 리프레시방법을 도시한 설명도,
도 18은 실시예의 다진플래시메모리의 리프레시수순을 도시한 흐름도,
도 19는 리프레시 실행시의 동작파형을 도시한 타이밍도,
도 20은 실시예의 센스래치회로의 구성예를 도시한 회로도,
도 21은 센스래치회로의 작용을 도시한 데이타반전 개시시의 회로상태도,
도 22는 센스래치회로의 작용을 도시한 데이타반전 종료시의 회로상태도,
도 23은 센스래치회로의 작용을 도시한 검증시의 회로상태도.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉,
[1] 데이타라이트시에는 여러개의 비트의 데이타를 데이타변환 논리회로에 의해 그의 비트의 조합에 따른 데이타(다진데이타)로 변환해서 변환된 데이타를 메모리어레이의 비트선에 접속된 래치회로에 순차 전송하고, 상기 래치회로에 유지된 데이타에 따라서 라이트펄스를 생성해서 선택상태의 기억소자에 인가하는 것에 의해 다진데이타에 대응한 임계값을 갖는 상태로 함과 동시에, 데이타리드시에는 리드전압을 각각의 임계값의 중간으로 변화시켜 기억소자의 상태를 리드해서 다진데이타를 기억하는 레지스터로 전송시켜 유지시키고, 상기 레지스터에 기억된 다진데이타에 따라서 역데이타 변환논리회로에 의해 원래의 데이타를 복원시키도록 한 것이다.
[2] 메모리어레이내의 기억소자에 대해서 약한 소거동작을 실행한 후, 워드선을 리드레벨보다 낮고 또한 검증레벨보다 높은 임계값을 갖는 기억소자를 검출해서 이 기억소자의 임계값이 검증전압보다 낮은 값으로 되도록 라이트를 실행하는 것에 의해 각 입력데이타에 대응해서 라이트된 기억소자의 임계값전압의 편차분포형상의 확산을 좁게 하도록 한 것이다.
상기한 [1]의 수단에 의하면, 메모리어레이의 주변회로규모를 비교적 작게 억제할 수 있음과 동시에, 라이트동작에 있어서는 워드선의 검증전압값을 소거를 위한 워드선전압에 가까운 측에서 멀어지는 방향으로 소정의 값만큼 순차 변경하는(도 3의 (a)∼(b)를 참조) 것에 의해, 라이트펄스의 총수 즉 라이트시간은검증전압을 랜덤하게 설정하는 다진플래시메모리의 방식에 비해 작게 할 수 있고 단시간에서의 라이트동작을 실현할 수 있다.
또, 상기[2]의 수단에 의해 디스터브나 유지 등에 의해 확산된 기억소자의 임계값전압의 편차분포형상을 라이트완료 직후와 거의 동등한 급준한 형상으로 되돌릴 수 있다.
이하, 본 발명을 플래시메모리에 적용한 경우에 대해서 그의 실시예를 도면을 이용해서 설명한다.
도 1은 외부에서 입력되는 기억해야 할 데이타와 메모리셀에 기억되는 다진데이타의 변환방식을, 또 도 2는 다진데이타에서 원래의 데이타를 복원하는 역변환방식을 도시한 것이다.
도 1에는 특히 한정되지 않지만, 1메모리셀에 2비트 즉 “00”, “01”, “10”, “11”중 어느 하나를 기억시키는 경우의 변환방식의 예가 도시되어 있다. 도 1의 (a)에 있어서의 제1 2진데이타인 “a”와 제2 2진데이타인 “b”의 조합은 4종류가 있고, 각 조합은 도 1의 (b)에 도시한 3종류의 논리연산(a NAND b), (NOT b), (a NOR b)를 실시하는 것에 의해 4개의 비트중 “1”의 개수가 0개, 1개, 2개, 3개라는 4종류의 4진데이타로 변환된다.
여기서, 상기의 연산결과에 의한 “1”의 개수만큼 기억소자에 대해서 라이트동작 즉 라이트펄스의 인가를 하면, 각 기억소자의 임계값이 라이트회수에 따라서 도 1의 (c)에 도시한 바와 같이 4가지로 되고, 2비트데이타를 1메모리셀에 라이트할 수 있다. 메모리어레이내의 여러개의 기억소자에 대해서 “00”, “01”,“10”, “11”의 데이타를 각각 동일 수씩 기억시키는 경우의 각 기억소자의 임계값분포의 변화 상태가 도 3에 도시되어 있다.
도 2는 데이타 리드원리를 도시한 것이다. 워드선의 리드전압을 3단계(도 3의 각 임계값분포의 중간값)로 변화시키는 것에 의해 동일 메모리셀에서 3종류의 데이타, “c”, “d”, “f”를 순차 리드할 수 있다. 그래서, 리드된 데이타에 대해서 논리연산(NAND f)NAND를 실시하는 것에 의해 라이트된 2비트의 데이타중 한쪽a를 복원할 수 있다. 또, 리드된 데이타중 d는 그 대로 라이트데이타b와 일치한다. 또,,는 d, c의 반전신호를 나타낸다.
도 4에는 도 1 및 도 2에 도시한 다진데이타로의 변환 및 역변환의 구체적인 회로구성의 1예가 도시되어 있다.
데이타라이트시에 외부에서 다진플래시메모리로 공급된 2n비트 길이의 데이타는 스위치SW1을 거쳐서 데이타폭이 n비트인 2개의 2진데이타 레지스터REG1, REG2에 직렬로 저장된다. 이 때, 특히 제한되지 않지만, 외부에서 공급되는 클럭CLK1에 의해 동작되는 플립플롭FF1의 출력에 의해 상기 스위치SW1이 전환됨과 동시에 분주회로DVD에 의해 클럭CLK1를 분주해서 얻어진 CLK1의 2배의 주기의 클럭CLK1’가 전환회로CHG를 거쳐서 공급된 이 클럭CLK1’와 동기해서 2진데이타 레지스터REG1, REG2가 시프트되는 것에 의해 입력데이타는 1비트씩 교대로 2진데이타 레지스터REG1, REG2에 저장된다.
제1 2진데이타 레지스터REG1에 저장된 데이타“a”와 제2 2진데이타 레지스터REG2에 저장된 데이타“b”는 내부의 클럭생성회로(30)에서 전환회로CHG를 거쳐서 공급되는 클럭CLK2와 동기해서 시프트되고, 도 1의 (b)의 연산을 실행하는 데이타변환 논리회로(11)에 1비트씩 공급되고, 소정의 논리연산후에 스위치SW2를 경유해서 메모리어레이(12)의 한쪽측에 마련되어 있는 n비트 길이의 센스래치회로(13)에 순차 전송되고 메모리어레이(12)내의 메모리셀로의 라이트가 실행된다. 이 라이트동작에 대해서는 나중에 상세하게 설명한다.
상기 전환회로CHG는 메모리내부의 제어를 담당하는 시퀀스(18)로부터의 제어신호에 의해서 데이타입력시에는 클럭CLK1’를 2진데이타 레지스터REG1, REG2에 공급하고, 센스래치(13)과의 사이의 데이타전송시에는 클럭생성회로(30)으로부터의 클럭CLK2를 2진데이타 레지스터REG1, REG2에 공급하도록 전환제어된다.
상기 데이타변환 논리회로(데이타라이트용 연산회로)(11)은 상기 2진데이타 레지스터REG1, REG2내의 데이타a, b를 각각 입력단자에 받아 (a NAND b)의 연산을 실행하도록 된 NAND게이트G1 및 (a NOR b)의 연산을 실행하는 NOR게이트(G2)와 상기 2진데이타 레지스터REG2의 데이타b를 입력단자에 받아 (NOT b)의 연산을 실행하는 인버터(G3)으로 구성되고, 스위치SW2는 이들 논리게이트(G1), (G2), (G3)중 어느 하나의 출력신호를 선택해서 상기 센스래치회로(13)으로 공급하도록 구성되어 있다.
한편, 데이타리드시에 메모리어레이(12)내의 1개의 워드선이 리드전압레벨로 되는 것에 따라서 비트선상에 출현한 리드데이타“c”는 상기 센스래치회로(13)에 의해 증폭되어 래치되고, 내부의 클럭CLK2와 동기해서 스위치SW3을 거쳐 상기 2진데이타 레지스터REG1로 직렬 전송된다.
다음에, 리드전압레벨을 변경해서 센스래치회로(13)에 리드된 데이타“d”는 스위치SW3을 거쳐서 상기 2진데이타 레지스터REG2로 직렬 전송된다. 또, 리드전압레벨을 변경해서 센스래치회로(13)에 리드된 데이타“f”는 스위치SW3을 거쳐서 역변환 논리회로(14)로 직렬 전송된다. 이 때, 2진데이타 레지스터REG1, REG2는 클럭CLK2와 동기해서 시프트된다.
단, 데이타리드시의 클럭CLK2의 주기는 데이타라이트시의 클럭CLK2의 주기보다 짧아도 좋다. 클럭CLK2의 주기는 시퀀스(18)로부터의 제어신호에 의해 클럭생성회로(30)이 결정해서 생성할 수 있다. 워드선 리드레벨의 변경도 시퀀스(18)로부터의 제어신호에 따라서 실행된다.
상기 역변환 논리회로(데이타리드용 연산회로)(14)는 상기 2진데이타 레지스터REG2에서 출력되는 데이타를 입력으로 하는 인버터G11, 상기 인버터G11과의 출력과 상기 센스래치회로(13)으로부터의 전송데이타를 직접 입력단자에 받도록 된 NAND게이트G12, 상기 2진데이타 레지스터REG1에서 출력된 데이타를 지연시켜 소정의 타이밍으로 출력하는 지연회로DLY, 상기 지연회로DLY의 출력을 반전하는 인버터G13 및 상기 인버터G13의 출력과 상기 NAND게이트G12의 출력을 입력으로 하는 NAND게이트G14에 의해 구성되고, 상기 2진데이타 레지스터REG1, REG2에 유지된 리드데이타c, d 및 센스래치회로(13)에서 직접 전송된 리드데이타f에 대해서 도 2에 도시한 논리연산(NAND f)NAND를 실시한다. 이 연산결과는 스위치SW1을 거쳐서 데이타 입출력단자I/O로 출력된다.
이와 같이 해서 1비트의 데이타가 출력됨과 동시에 상기 2진데이타 레지스터REG2가 시프트되어 유지되고 있던 데이타“d”(＝b)의 1비트가 출력된다. 이 때, 2진데이타 레지스터REG1, REG2의 시프트동작은 클럭CLK2와 동기해서 실행된다. 다음에, 재차 상기 2진데이타 레지스터REG1, REG2에서 데이타“c”, “d”의 다음의 비트가 리드되고, 센스래치회로(13)에서 직접 전송된 리드데이타“f”의 다음의 1비트에 대해서 논리연산(NAND f)NAND를 실시한다. 이하, 상기와 마찬가지의 동작을 반복하는 것에 의해 역변환되어 원래의 2비트로 복원된 데이타“a”, “b”가 데이타 입출력단자I/O에서 외부로 출력된다.
또한, 상기와 같이 역변환 논리회로(14)에서 역변환된 데이타“a”를 즉시 입출력단자I/O로 출력시키는 대신에 역변환된 데이타“a”를 일단 2진데이타 레지스터REG1에 저장하고, 모든 비트에 대해서 역변환이 종료한 후에 2진데이타 레지스터REG2내의 데이타와 교대로 입출력단자I/O로 출력시키도록 구성해도 좋다. 그 경우, 상기 지연회로DLY 대신에 1비트의 래치회로를 마련하도록 하는 것이 바람직하다.
이것에 의해서, 2진데이타 레지스터REG1내의 데이타“c”를 1비트 리드해서 데이타“d”, “f”와의 논리연산을 실행하고, 그 결과를 2진데이타 레지스터REG1내의 원래의 비트위치에 라이트한다는 조작을 간단히 실행할 수 있게 된다. 역변환후의 데이타를 일단 2진데이타 레지스터REG1, REG2에 저장하고 나서 외부로 출력하는 경우의 2진데이타 레지스터REG1, REG2의 시프트동작은 외부로부터의 클럭CLK1과 동기해서 실행하도록 구성할 수 있다.
이 실시예의 플래시메모리는 특히 제한되지 않지만, 외부의 CPU 등에서 부여되는 코맨드를 유지하는 코맨드레지스터(16), 상기 코맨드레지스터(16)에 저장된 코맨드를 디코드하는 코맨드디코더(17) 및 상기 코맨드디코더(17)의 디코드결과에 따라서 상기 코맨드에 대응한 처리를 실행하도록 상기 스위치(SW2), (SW3) 등 각 회로에 대한 제어신호를 순차 형성해서 출력하는 시퀀스(18)을 구비하고 있고, 코맨드가 부여되면 그것을 해독해서 자동적으로 대응하는 처리를 실행하도록 구성되어 있다. 상기 시퀀스(18)은 예를 들면 마이크로 프로그램방식의 CPU의 제어부와 마찬가지로, 코맨드(명령)를 실행하기 위해 필요한 일련의 마이크로명령군이 저장된 ROM(리드 온리 메모리)로 이루어지고, 코맨드디코더(17)이 코맨드에 대응한 마이크로명령군의 선두어드레스를 생성해서 시퀀스(18)에 부여하는 것에 의해 마이크로프로그램이 기동되도록 구성되어 있다.
상세한 라이트수순은 도 5의 라이트흐름에 따라서 다음과 같이 설명된다. 먼저, 라이트에 앞서 모든 메모리셀에 대해 일괄소거가 실행된다.
이것에 의해서 모든 메모리셀은 가장 높은 임계값(약 5V)을 갖게 되고, 라이트데이타로서 “11”을 기억한 상태로 된다(도 3의 (a)). 일괄소거는 도 13에 도시한 바와 같이, 워드선을 상승시켜 메모리셀의 컨트롤게이트CG에 10V, 비트선을 거쳐서 드레인에 0V, 기판(반도체영역pwell)에 -5V의 전압을 인가해서 플로팅게이트FG에 전자를 주입하는 것에 의해 실행된다. 상기 일괄소거는 외부CPU에서 소거를 명령하는 코맨드가 코맨드레지스터(16)에 라이트되는 것에 의해 실행된다.
또한, 도 13(도 12, 도 14)에 있어서, psub는 p형 반도체기판, pwell은 메모리셀의 기체로 되는 p형 반도체웰영역, niso는 데이타소거시(부전압 인가시)에 기판psub와의 절연을 취하기 위한 n형 반도체분리영역, p형 웰영역pwell의 표면의 n＋는 메모리셀의 소오스, 드레인영역, p형 웰영역pwell의 표면의 p＋, 분리영역niso 표면의 n＋ 및 기판psub의 표면의 p＋는 각 반도체영역에 전위를 부여하는 전극과의 접촉저항을 저감하기 위한 콘택트영역이다. 특히 제한되지 않지만, 1개의 p형 웰영역에는 128개와 같은 워드선에 접속된 메모리셀이 형성되고, 이와 같은 1개의 웰상에 형성된 모든 메모리셀의 일괄소거가 가능하게 되어 있다. 또, 1개의 p형 웰영역상의 메모리셀에 대해서, 워드선 전위를 선택(10V)/비선택(0V)로 하는 것에 의해 워드선 단위의 소거도 가능하다.
일괄소거가 종료하면, 외부의 CPU에서 라이트코맨드가 도 4의 코맨드레지스터(16)에 라이트되는 것에 의해 플래시메모리는 라이트모드로 된다. 이 라이트모드에 있어서, 소정의 타이밍에서 라이트데이타가 입력된다. 그러면, 플래시메모리는 상기 라이트데이타를 2진데이타 레지스터REG1, REG2에 페치하고 2비트씩 변환논리회로(11)로 전송해서 4진데이타로 변환한다(스텝S1). 변환은 a NAND b, NOT b(b의 반전), a NOR b의 순서로 실행된다. 변환된 데이타(1회째는 a NAND b)는 센스래치회로(13)으로 전송된다(스텝S2).
다음의 스텝S3에서 2진데이타 레지스터REG1, REG2내의 모든 데이타가 전송되었는지의 여부를 판정하고 전송이 종료했다고 판정하면, 외부의 CPU에서 공급된 X(로우)계 어드레스와 도 10에 도시한 내장Y어드레스 카운터(33)에서 출력되는 Y(컬럼)계 어드레스의 “1”에 대응한 비트의 메모리셀에 소정의 펄스폭의 라이트펄스가 인가되고 라이트가 실행된다(스텝S4). 라이트는 도 12에 도시한 바와 같이, 워드선을 거쳐서 컨트롤게이트CG에 -10V, 비트선을 거쳐서 센스회로에서 드레인에 5V, 기판에 0V의 전압을 인가하는 것에 의해 실행된다. 또한, 이 때 비선택의 V워드선에는 Vcc(예를 들면 3.3V)가 인가된다. 이것에 의해서 디스터브에 의한 임계값의 변동이 억제된다.
다음에 라이트레벨에 따른 검증전압(1회째는 약 3.5V)이 라이트시에 선택상태로 된 채 워드선에 공급되고, 라이트펄스가 인가된 메모리셀의 리드가 실행된다. 충분히 라이트가 실행된 메모리셀에서는 리드데이타로서 “0”이 리드되지만, 라이트부족의 메모리셀에서는 리드데이타로서 “1”이 리드된다. 따라서, 리드된 데이타에 따라서 라이트종료인지 라이트부족인지를 알 수 있다. 여기서, 라이트가 종료한 비트의 센스래치회로(13)의 데이타는 “0”으로 반전된다(스텝S6). 그리고, 모든 센스래치회로(13)의 래치데이타가 “0”으로 되었는지의 여부를 판정하고 모두“0”으로 되면 그 회의 라이트는 종료하지만, 1개라도 래치데이타가 “1”인 라이트부족의 메모리셀이 있으면 스텝S7에서 S4로 되돌아가 1”에 대응하는 라이트부족의 메모리셀에 대해서 다시 라이트펄스가 인가된다. 상기 스텝S4∼S7을 반복하는 것에 의해서 모든 메모리셀의 임계값이 라이트검증전압 이하로 내려가도록 라이트펄스가 반복 인가된다. 이것에 의해서, 라이트가 실행된 메모리셀은 평균 3.2V정도의 임계값을 갖게 된다.
상기 라이트검증동작에 의해 모든 메모리셀로의 원하는 데이타의 라이트가 완료하면, 센스래치회로(13)의 모든 데이타는 “0”으로 되므로, 스텝S8로 이행하고 모든 라이트레벨에 의한 라이트 즉 데이타“10”, “01”, “00”에 대한 라이트가 종료했는지 판정한다. 그리고, 종료하지 않았으면 스텝S1으로 되돌아가 다음의 연산결과(NOT b)에 따른 4진데이타가 메모리셀에 라이트되고, 워드선의 검증전압을 변경(2회째는 2.5V)해서 검증이 실행되고, 라이트가 실행된 메모리셀은 평균 2.2V정도의 임계값을 갖게 된다. 그 후, 제3 연산결과(a NOR b)의 라이트 및 검증(검증전압 1.5V)이 실행되고, 라이트가 실행된 메모리셀은 평균 1.2V정도의 임계값을 갖게 되어 라이트가 종료한다.
도 6은 상기 라이트 및 라이트검증동작시의 제어클럭CLK2와 센스래치회로(13)으로의 라이트데이타 및 선택워드선 전위의 파형을 도시한 것이다.
1회째의 라이트에서는 제1 연산결과(a NAND b)를 센스래치회로(13)으로 전송한 후, 라이트펄스에 의해 래치의 값이 “1”인 선택된 메모리셀에 라이트가 실행된다. 다음에, 라이트검증전압으로서 워드선에 예를 들면 3.5V정도의 전압을 공급하고 리드된 데이타가 “0”으로 되어 있는지의 여부를 판정한다. 임계값이 3.5V보다 높은 경우에는 리드된 데이타는 “1”로 되어 라이트부족인 것을 알 수 있으므로, 리드데이타가 “0”으로 되기 까지 라이트동작이 반복된다. 다음에, 제2 연산결과(NOT b)가 센스래치회로(13)으로 전송되고 라이트펄스에 의해 원하는 메모리셀에 라이트동작이 개시된다. 라이트검증전압은 2.5V정도로 설정되어 있고, 라이트부족으로 되어 있지 않은지를 판정하여 부족일 때는 리라이트가 실행된다. 마지막으로, 제3 연산결과(a NOR b)가 센스래치회로(13)으로 전송되고 상기와 동일한 수순이 실행된다. 이 경우의 라이트검증전압은 1.5V정도이다.
상술한 바와 같이, 상기 실시예에 있어서는 3단계의 라이트검증의 워드선전압의 설정은 소거레벨(약 5V)에 가장 근접하게 설정된 레벨(3.5V)을 기점으로 해서 이후 소거레벨에서 멀어지는 방향으로 전압값이 순차 변경되도록(3.5V→2.5V→1.5V) 제어된다. 또, 상기 실시예에서는 도 7b에 도시한 바와 같이, 목표로 하는 임계값이 중간 또는 가장 낮은 것(2.2V, 1.2V)에 대해서도 가장 높은 임계값(3.2V)를 목표로 하는 메모리셀로의 라이트를 실행할 때와 동시에 라이트를 실행하도록 하고 있다. 이것은 본 발명의 특징의 하나이다. 이것에 의해 다진데이타의 라이트처리시간의 증대를 최소로 억제할 수 있다.
즉, 상기한 방법 이외에 라이트 및 라이트검증의 워드선전압의 설정방법으로서는 1회째에서 3종류의 임계값전압중 중간의 것(2.2V)을 목표로 해서 라이트를 실행하고, 다음에 1회째의 전압보다 높은 레벨(3.2V) 또는 낮은 레벨(1.2V)을 목표로 하도록 설정을 변경하는 방법이 고려된다. 또는, 도 7a에 도시한 바와 같이, 목표로 하는 임계값이 동일한 메모리셀에 대해서 각각 일괄해서 라이트를 실행하는 방법이 고려된다. 그러나, 이들 방법은 라이트처리가 복잡하고 시간을 필요로 하는 점, 또 워드선전압을 변경하기 위한 충전/방전을 위한 시간도 증가하기 때문에, 라이트 및 검증시간이 본 실시예보다 증가해 버린다.
다음에, 도 8 및 도 9를 사용해서 메모리셀의 리드동작에 대해 설명한다.데이타의 리드는 도 14에 도시한 바와 같이, 워드선을 상승시켜 메모리셀의 컨트롤게이트CG에 3.7V, 2.7V 또는 1.7V와 같은 선택레벨의 전압을, 또 비트선을 거쳐서 드레인에 1.5V의 전압을 인가하는 것에 의해 실행한다. 리드동작은 리드를 명령하는 코맨드가 코맨드레지스터(16)에 라이트되는 것에 의해 실행된다.
리드동작이 개시되면 먼저, 리드레벨을 가장 높은 3.7V로 설정해서 워드선을 상승시킨다(스텝S11). 그러면, 선택된 메모리셀에 있어서 워드선 리드전압레벨에 따라 비트선상에 데이타가 출현하므로, 비트선 레벨을 센스래치회로(13)에 의해 증폭하는 것에 의해 데이타의 리드를 실행한다(스텝S12). 다음에, 리드동작이 1회째, 2회째인지 또는 3회째인지에 의해서 이후의 처리가 구별된다(스텝S13). 즉, 리드동작이 1회째일 때는 상기 센스래치회로(13)내의 리드데이타를 2진데이타 레지스터REG1으로 전송한다(스텝S14).
그리고, 센스래치회로(13)내의 모든 리드데이타의 전송이 종료하면 스텝S15에서 S11로 되돌아가 리드레벨을 2.7V로 설정해서 2회째의 데이타리드를 실행하고, 그것을 2진데이타 레지스터REG2로 전송한다. 2회째의 데이타리드 및 전송이 종료하면 리드레벨을 1.7V로 설정해서 3회째의 데이타리드를 실행하고, 스텝S13에서 S16으로 이행해서 리드데이타를 직접 역변환논리회로(14)로 전송한다. 또, 상기 2진데이타 레지스터REG1, REG2에 유지되어 있는 데이타를 각각 1비트씩 역변환논리회로(14)로 전송하고, 여기서 4진데이타를 2비트로 변환하는 논리연산을 실행한다(스텝S17). 그리고, 센스래치회로(13)내의 모든 데이타의 전송, 변환이 종료할때까지 상기 수순(S16∼S18)을 반복하고 리드동작이 종료한다. 상기 데이타변환은도 2의 연산을 실행하는 것에 의해 얻어진다.
도 9에는 상기 수순에 따른 리드동작중에 있어서의 제어클럭CLK2와 센스래치회로(13)에서 전송되는 데이타 및 워드선의 리드레벨의 타이밍이 도시되어 있다. 외부에서 리드코맨드 및 어드레스가 부여되면, 리드동작이 개시되고 먼저 제1 리드레벨(3.7V)가 설정되어 워드선이 상승되는 것에 의해 비트선상에 데이타가 출현한다. 제1 워드선레벨인 3.7V에 의해 출현한 데이타“c”는 센스래치회로(13)에 의해 리드되고, 센스래치의 데이타 길이인 n비트와 동일한 데이타폭을 갖는 제1 2진데이타 레지스터REG1로 데이타가 전송된다.
다음에, 워드선 전압레벨을 소정의 값만큼 내려서 제2 리드레벨2.7V로 설정해서 얻어진 데이타“d”는 제2 2진데이타 레지스터REG2로 전송된다. 워드선을 제3 리드레벨1.7V로 내려서 얻어진 데이타“f”는 역변환논리회로(14)로 전송되고, 상기 “c”, “d”, “f”의 4진데이타가 2비트데이타로 복원되어 외부의 예를 들면 CPU로 출력된다.
도 10에는 상기 데이타변환/역변환기능회로를 동일 반도체칩상에 구비한 다진플래시메모리MDFM의 전체의 구성예와 이것에 접속되는 컨트롤러CONT의 관계가 도시되어 있다. 컨트롤러CONT는 이 실시예의 다진플래시메모리에 대해서는 어드레스생성기능과 코맨드생성기능을 구비한 것만으로도 좋으므로 범용 마이크로컴퓨터를 사용할 수 있다.
도 10에 있어서, 도 4와 동일 부호가 붙여져 있는 회로부분은 동일 기능을 갖는 회로이다. 즉, REG1, REG2는 컨트롤러로부터의 2비트의 라이트데이타를 페치하는 2진데이타 레지스터, (11)은 페치된 2비트데이타를 4진데이타로 변환하는 데이타변환 논리회로, (12)는 FAMOS와 같이 플로팅게이트를 갖는 불휘발성 기억소자가 매트릭스형상으로 배치된 메모리어레이, (13)은 리드데이타 및 라이트데이타를 유지하는 센스래치회로, (14)는 메모리어레이에서 리드된 4진데이타를 원래의 2비트 데이타로 변환하는 역변환 논리회로, (16)은 컨트롤러CONT에서 부여되는 코맨드를 유지하는 코맨드레지스터, (17)은 코맨드레지스터(16)에 페치된 코맨드코드를 디코드하는 코맨드디코더, (18)은 상기 코맨드에 대응한 처리를 실행하도록 메모리내의 각 회로에 대한 제어신호를 순차 형성해서 출력하는 시퀀스이다.
특히 한정되지 않지만, 이 실시예의 다진플래시메모리에는 2개의 메모리어레이가 마련되고, 각각에 대응해서 센스래치회로(13)이 마련되어 있다. 각 센스래치회로(13)은 각각의 메모리어레이내의 워드선을 공통으로 하는 1행분의 메모리셀의 데이타를 동시에 증폭해서 유지하도록 구성되어 있고, 2개의 센스래치회로(13), (13)에 유지된 리드데이타는 공통의 Y디코더회로(15)에 의해서 선택되고 출력레지스터(19)로 1비트씩 또는 바이트 등의 단위로 전송된다. 출력레지스터(19)에 유지된 리드데이타는 버퍼회로(22)를 거쳐서 외부의 CPU 등으로 출력된다. 도 4의 실시예의 센스래치회로(13)은 데이타를 전송할 때에 시프트동작을 실행하므로, 시프트레지스터와 동일한 기능이 필요하게 되지만, 도 10과 같이 Y디코더회로(15)에서 데이타를 선택하는 방식으로 하고 또한 Y디코더회로(15)가 클럭에 의해 선택비트를 시프트해가는 구성으로 하는 것에 의해 센스래치회로(13)에는 시프트기능이 불필요하게 할 수 있다.
이 실시예의 다진플래시메모리에는 상기 각 회로 이외에 메모리어레이(12)에서 센스래치회로(13)으로 리드된 데이타가 모두“0” 또는 모두“1”인지를 판정하는 올(all)판정회로(20), 컨트롤러CONT에서 공급되는 리세트신호RES나 칩선택신호CE, 라이트제어신호WE, 출력제어신호OE, 시스템클럭SC, 코맨드입력인지 어드레스입력인지를 나타내기 위한 코맨드인에이블신호CDE 등의 외부제어신호를 페치하는 버퍼회로(21), 어드레스신호나 코맨드신호, 데이타신호를 페치하는 버퍼회로(22)나 상기 외부제어신호에 따라서 내부회로에 대한 제어신호를 형성하는 내부신호 발생회로(23), 버퍼회로(22)에 페치된 어드레스를 유지하는 어드레스레지스터(24), 입력데이타를 유지하는 데이타레지스터(25), 페치된 어드레스를 디코드해서 메모리어레이(12)내의 워드선을 선택하는 신호를 형성하는 X어드레스디코더(26a), (26b) 및 워드드라이버(27), 기판전위나 라이트전압, 리드전압, 검증전압 등 칩내부에서 필요로 되는 전압을 발생하는 내부전원 발생회로(28), 메모리의 동작상태에 따라서 이들 전압중에서 원하는 전압을 선택해서 워드드라이버(27) 등에 공급하는 스위칭회로(29), 내부의 클럭(CLK2 등)을 발생하는 클럭생성회로(30), 클럭을 계수해서 라이트펄스폭 등의 시간을 부여하는 타이머회로(31), 시퀀스(16)에 의한 메모리의 제어상태를 나타내는 스테이터스레지스터(32), Y어드레스를 자동적으로 갱신하는 Y어드레스카운터(33), 불량비트의 위치(어드레스)를 유지하는 불량어드레스 레지스터(34), Y어드레스와 불량어드레스를 비교하는 용장비교회로(35) 및 어드레스가 일치했을 때에 선택메모리열을 전환하는 구제지 어드레스를 기억하는 구제지 어드레스레지스터(36) 등을구비하고 있다. 또, 이 실시예의 다진플래시메모리는 외부에서 액세스가 가능한지 여부의 메모리의 상태를 나타내는 레디/비지신호R/를 출력하도록 구성되어 있다.
또, 이 실시예의 다진플래시메모리는 디스터브나 유지에 의해 임계값의 편차분포의 산(도 3 참조)이 완만하게 되었을 때 이것을 급준하게 하는 기능(이하, 리프레시기능이라 한다)을 구비하고 있다. 이 리프레시기능은 라이트나 소거와 마찬가지로 외부에서 코맨드가 부여되는 것에 의해 작용하도록 되어 있고, 리프레시코맨드가 코맨드레지스터(16)에 페치되면, 마이크로프로그램 제어방식의 시퀀스(18)이 기동되어 리프레시를 실행할 구성으로 되어 있다. 이 리프레시동작에 대해서는 나중에 상세하게 설명한다. 상기 올판정회로(20)의 판정결과를 나타내는 신호는 시퀀스(18)로 공급되도록 구성되어 있고, 리프레시모드시에 올판정회로(20)이 리드데이타를 모두 “0”으로 판정하고 판정결과를 나타내는 신호가 시퀀스(18)에 공급되면, 시퀀스(18)은 리프레시동작을 정지한다. 또, 데이타소거시에 상기 올판정회로(20)이 리드데이타를 모두 “1”로 판정하면 시퀀스(18)은 소거동작을 정지하도록 구성되어 있다.
또, 이 실시예에 있어서는 X어드레스계의 디코더가 어드레스신호를 프리디코더(26a)와 메인디코더(26b)에 의해 2단계로 디코드하는 프리디코드방식을 채용하고 있고, 예를 들면 프리디코더(26a)에 의해 X어드레스의 상위 3비트를 먼저 디코드하고 그의 프리디코드신호에 의해 워드드라이버(27)을 제어해서 원하는 워드선을 선택하도록 하고 있다. 이와 같은 프리디코드방식을 채용하는 것에 의해 메인디코더(26b)를 구성하는 단위디코더를 메모리어레이의 워드선피치에 맞추어 배치해서 집적도를 향상시키고 칩사이즈를 저감할 수 있게 된다.
또한, 상기 실시예의 다진플래시메모리는 도 4나 도 10에 도시되어 있는 바와 같이, 2비트데이타에서 4진데이타로의 변환과 그의 역변환을 실행하는 기능회로(11), (14)를 동일 실리콘기판에 구비하고 있지만, 이들 기능을 갖는 전용의 컨트롤러유닛으로서 구성하는 것도 가능하다. 이와 같이 한 경우에는 다진고유의 기능을 플래시메모리칩에 탑재하는 일이 없으므로, 칩면적이 증대하지는 않고 또 도 11에 도시한 바와 같이, 여러개의 플래시메모리MDFM을 1개의 컨트롤러유닛CONT에 버스BUS에 의해 접속해서 제어하도록 구성할 수 있다는 이점도 갖고 있다. 이 컨트롤러유닛은 상기 데이타변환/역변환기능 이외에 어드레스 생성기능이나 코맨드 생성기능을 구비하도록 구성된다.
도 15는 워드선전압이나 기판전위Vsub를 발생하는 내부전원 발생회로(28)과 그들을 선택해서 워드드라이브회로(27) 등에 공급하는 스위칭회로(29)를 도시한 것, 도 16은 워드드라이브회로(27)의 구성예를 도시한 것이다. 내부전원 발생회로(28)은 시퀀스(18)에서 발생된 각종 동작모드에 대응한 내부제어신호를 받아 필요한 워드선전압을 발생한다. 워드선전압을 포함하는 내부전원 발생회로(28)의 구성 및 발생한 전압을 받는 스위칭회로(워드선전압 전환회로)(29)의 구성은 종래의 것과 동일하며, 워드선의 전압값의 종류가 다진용으로 증가했을 뿐이다.
즉, 종래의 2진의 플래시메모리에서 필요한 워드선전압은 리드전압(2.7V, 0V), 라이트전압(-10V, 0V), 라이트검증전압(1.5V), 소거전압(＋10V, 0V) 및 소거검증전압(4.3V, 0V)의 4종류인 것에 반해, 본 실시예의 다진플래시메모리에서 필요로 되는 워드선전압은 리드전압(3.7V, 2.7V, 1.7V, 0V), 라이트전압(-10V, 0V), 라이트검증전압(3.5V, 2.5V, 1.5V), 소거 및 소거검증전압(10V, 4.4V, 0V) 및 리프레시전압(-10V, 10V, 3.7V, 3.5V, 2.7V, 2.5V, 1.7V, 1.5V, 0V)로 된다.
상기 스위칭회로(29)는 시퀀스(18)에서 발생된 각종 동작모드에 대응한 내부제어신호를 받아서 상기 내부전원 발생회로(28)에서 발생된 전압을 동작모드에 따라 도 16과 같이 구성된 워드드라이브회로(27)의 전원단자P1, P2로 공급한다.
도 16의 워드드라이버WDRV는 워드선 프리디코드방식을 채용한 경우의 것으로서, 논리선택회로LOGS1의 출력노드N1에 8개의 전압선택회로VOLS1∼VOLS8의 입력을 공통접속하고, 또 논리선택회로LOGS2의 출력노드N2에 8개의 전압선택회로VOLS9∼VOLS16의 입력을 공통접속하고, 프리디코드신호Xp1, Xp1＊∼ Xp8, Xp8＊에 의해서 개개의 전압선택회로를 선택하도록 되어 있다. 신호XM, XN 및 프리디코드신호Xp1, Xp1＊∼ Xp8, Xp8＊은 어드레스디코더XDCR(26b)에서 공급된다. 이 때 전압선택회로VOLS1∼VOLS16은 그것에 대응하는 논리선택회로LOGS1 또는 2가 선택레벨의 선택신호를 출력해도 프리디코드신호에 의해 동작이 선택되지 않으면, 그 밖의 논리선택회로에서 비선택으로 되는 것과 동일한 전압을 선택해서 워드선에 공급하지 않으면 않된다.
그 때문에, 분리용 MOSFET Q56, Q57을 프리디코드신호에 의해 스위치제어하도록 한다. 또, 상기 분리용 MOSFET Q56, Q57이 컷오프상태로 되었을 때 워드선에 대해서 비선택상태의 전압을 출력시키기 위해 상기 분리용MOS FET Q56, Q57과 상보적으로 스위치제어되어 출력회로INV2의 각각의 입력에 소정의 전압을 공급가능하게하는 풀업MOSFET Q58과 풀다운MOSFET Q59가 마련되어 있다.
도 16에 있어서, 상기 신호XM은 8개의 워드선을 1조로 하는 8개의 워드선군중에서 어느 한 군의 워드선을 선택하거나 또는 지시하는 3비트의 신호로 간주된다. 프리디코드신호Xp1, Xp1＊∼ Xp8, Xp8＊은 각 워드선군에 포함되는 모든 워드선을 선택하거나 또는 지시하는 상보신호로 간주된다. 본 실시예에 따르면 선택신호SEL은 하이레벨이 선택레벨로 되고, 프리디코드신호Xp1, Xp1＊∼ Xp8, Xp8＊의 각각은 하이레벨, 로우레벨이 선택레벨로 된다.
상기 워드드라이버WDRV의 단자P1에 공급되는 전압은 소거, 라이트, 검증, 리드에 사용되는 5V, 4.3V, 3.7V, 3.5V, 2.7V, 2.5V, 1.7V, 1.5V, 0V와 같은 전압Vpp이고, 단자P2에 공급되는 전압은 라이트, 리프레시에 사용되는 -10V와 같은 전압Vee, 회로의 접지전위 또는 기준전위로서의 0V와 같은 전압Vss이다.
상기 각 논리선택회로LOGS1, LOGS2는 각각 X디코더XDCR의 신호를 반전하는 인버터INV1과 그 출력을 전달 또는 차단하는 트랜스퍼게이트TG1 및 X디코더XDCR의 신호를 전달 또는 차단하는 트랜스퍼게이트TG2에 의해 구성되어 있다.
상기 전압선택회로VOLS1∼VOLS16은 각각 동일 구성으로 되고, 그의 대표적으로 상세하게 도시된 전압선택회로VOLS1과 같이, 단자P3과 MOSFET Q52의 게이트 사이에 마련된 프리디코드신호Xp1＊에 의해 스위치제어되는 N채널형 풀업MOSFET Q58 및 단자P4와 MOSFET Q53의 게이트 사이에 마련된 프리디코드신호Xp1에 의해 스위치제어되는 P채널형 풀업MOSFET Q59를 구비하고, 또 분리용 MOSFET Q56을 프리디코드신호Xp1에 의해 스위치제어하고, 다른쪽의 분리용 MOSFET Q57을 프리디코드신호Xp1＊에 의해 스위치제어하도록 구성되어 있다. 상기 단자P3 및 P4에는 전압Vcc 또는 Vss가 공급된다.
다음에, 도 16의 워드드라이버WDRV의 작용을 설명한다. 표 1에는 각 동작모드에 있어서의 단자P1∼P4의 전압과 워드선전압이 나타내져 있다. 라이트모드, 소거모드, 리드모드 각각의 설정방법에 대해서는 설명을 생략한다.
선택 비선택 XM Xp DE P4● P1◎ P3○ P2○ 워드선
소거 ○ L H L Vcc Vpp Vcc Vss Vpp
○ H H Vss
○ L/H L Vss
프로그램 ○ L H H Vss Vcc Vss Vee Vee
○ H H Vcc
○ L/H L Vcc
리드 ○ L H L Vcc Vcc Vcc Vss Vcc
○ H H Vss
○ L/H L Vss
코맨드에 의해 소거모드가 지시되면, 단자P1에는 전압Vpp가, 또 단자P2에는 Vss, 단자P3 및 P4에는 전압Vcc가 각각 스위칭회로(29)에서 공급됨과 동시에 제어신호DE가 로우레벨로 된다.
또, 신호XM이 전비트 로우레벨로 되는 것에 의해, 워드선W1∼W8중 어느 하나를 선택하는 것이 가능하게 된다. 이것에 의해 선택레벨(하이레벨)의 선택신호SEL이 공급되면, 인버터(INV1) 및 트랜스퍼게이트TG1을 거쳐서 노드N1이 로우레벨로 되고, 이것이 각각의 전압선택회로VOLS1∼VOLS8의 입력에 부여된다. 소거되는 메모리셀이 워드선W1에 결합되어 있는 메모리셀인 경우, 프리디코드신호Xp1, Xp1＊∼ Xp8, Xp8＊은 그 중 Xp1, Xp1＊만이 하이레벨, 로우레벨로 된다.
따라서, 분리용 MOSFET Q56, Q57은 전압선택회로VOLS1만이 온상태로 되고, 노드N1의 신호는 전압선택회로VOLS1에만 페치된다. 이 때, 전압선택회로VOLS1의 풀업MOSFET Q58 및 풀다운MOSFET Q59는 모두 컷오프상태로 된다.
그 결과, 상기 전압선택회로VOLS1의 MOSFET Q52, Q53의 게이트에는 상기 노드N1의 신호가 공급된다. 이것에 의해서, 출력회로INV2의 MOSFET Q52가 온상태로 되어 워드선W1은 단자P1의 전압Vpp에 의해서 충전되기 시작한다. 이 때, 다른쪽의 MOSFET Q53의 게이트에 공급되는 로우레벨 MOSFET Q57의 작용에 의해서 당초 전압Vss보다 높은 로우레벨로 되고, MOSFET Q53은 완전하게는 컷오프되지 않지만, 워드선W1의 레벨의 상승에 따라서 피드백MOSFET Q55의 컨덕턴스가 커지는 것에 의해, 상기 MOSFET Q53의 게이트가 전압Vss에 강제되어 MOSFET Q53은 완전하게 컷오프의 상태로 된다.
따라서, 소거모드에 있어서 선택메모리셀이 결합되어 있는 워드선W1은 Vpp까지 충전된다.
선택신호SEL이 상기와 같이 하이레벨로 되어 있는 경우에 워드선W1의 메모리셀Q1이 소거 비선택의 메모리셀일 때에는 프리디코드신호Xp1, Xp1＊은 각가 로우레벨, 하이레벨로 된다. 따라서, 전압선택회로VOLS1의 분리용 MOSFET Q56, Q57은 모두 오프상태로 되고, 노드N1의 신호는 전압선택회로VOLS1에 페치되지 않는다. 이 때, 전압선택회로VOLS1의 풀업MOSFET Q58 및 풀다운MOSFET Q59는 모두 온상태로 된다.
그 결과, 상기 전압선택회로VOLS1의 MOSFET Q52, Q53의 게이트에는 단자P3, P4에서 MOSFET Q58, Q59를 거쳐서 Vcc전압이 공급되고 이것에 의해 출력회로INV2의 MOSFET Q53이 온상태로 되고 워드선W1은 단자P2를 거쳐 전압Vss를 향해서 방전되기 시작한다. 이 때, 다른쪽의 MOSFET Q52의 게이트에 공급되는 하이레벨은 MOSFET Q58의 임계값 전압분만큼 전압Vcc보다 낮기 때문에 MOSFET Q52는 완전하게는 컷오프되지 않지만, 온상태의 MOSFET Q53에 의해서 워드선W1의 레벨이 낮아짐에 따라서 피드백MOSFET Q54의 컨덕턴스가 커지고 MOSFET Q52의 게이트가 Vpp에 강제되어 MOSFET Q52는 완전하게 컷오프의 상태로 된다. 따라서, 소거모드에 있어서 비선택의 워드선W1은 Vss까지 방전된다.
라이트모드가 지시된 경우나 리드모드가 지시된 경우에 있어서의 워드드라이버회로WDRV의 동작은 상기 라이트모드시의 동작에 준하고 있으므로 상세한 설명은 생략하지만, 스위칭회로(29)에서 단자P1, P2에 공급되는 전압에 의해서 선택메모리셀에 각각 도 13이나 도 14에 도시한 바와 같은 전압이 인가되도록 워드선을 구동한다.
다음에, 본 발명의 다진플래시메모리의 제2 특징인 리프레시동작을 도 17을 사용해서 설명한다. 일단 데이타가 라이트된 다진플래시메모리는 도 17의 (a)에 도시되어 있는 바와 같이, 각각 임계값의 편차분포의 산이 확실히 구분되어 있는만, 그 후의 라이트, 리드, 대기상태 등의 동작을 반복하여 실행하고 있으면 도 17의 (b)와 같이 각 임계값의 편차가 증대한다.
그 원인으로서는 예를 들면 임의의 메모리셀에 인접한 메모리셀이 라이트되면 상기 메모리셀도 약한 라이트가 발생하는 소위 디스터브나 대기시에 있어서의 자연리크에 의한 유지 등이 있다. 이 현상은 1비트만을 기억하는 통상의 플래시메모리에서도 발생할 수 있지만, 상기 실시예와 같이 각 임계값의 간격이 좁은 다진플래시메모리에 있어서는 오동작의 원인으로 될 우려가 있다.
그런데, 본 실시예에 있어서는 임계값의 편차분포의 산(도 3 참조)이 완만하게 되었을 때 이것을 급준시키는 리프레시동작을 실행하도록 하고 있다.
이하, 리프레시동작의 순서를 설명한다.
도 18에 리프래시동작의 순서를 흐름도를 도시한다. 외부의 CPU 등에서 리프레시 코맨드가 입력되면 시퀀스(18)이 기동되어 도 8의 흐름도에 따른 리프레시동작이 개시된다. 리프레시동작이 개시되면 먼저 선택된 워드선에 접속된 모든 메모리셀에 대해서 워드선에 의해 약한 펄스를 인가한다(스텝S21). 이 약한 소거펄스의 인가에 의해 모든 메모리셀의 임계값은 도 17의 (c)에 도시한 바와 같이, 높은 측으로 약간 시프트한다. 특히 한정되지 않지만 시프트량은 0.2V정도이다. 여기서, 약한 소거펄스라는 것은 인가한 결과, 예를 들면 “10”에 있는 메모리셀의 임계값이 바로 위의 리드레벨3.7V를 상회하지 않는 충분히 짧은 펄스를 의미한다. 펄스폭은 시프트시키고자 하는 양에 따라서 실험적으로 결정한다.
제2 단계에서는 워드선전압을 기억데이타“10”에 대응한 리드레벨(3.7V)로 설정해서 리드를 실행한다(스텝S22). 이것에 의해, 각 메모리셀의 임계값에 따라서 데이타가 리드되어 센스래치회로(13)에 의해 증폭, 유지된다(스텝S23). 이 때,워드선전압보다 높은 임계값을 갖는 메모리셀에 대응하는 센스래치의 데이타는 “1”로 되고, 워드선전압보다 낮은 임계값을 갖는 메모리셀에 대응하는 센스래치의 데이타는 “0”으로 된다. 다음에, 센스래치의 데이타를 반전시킨다(스텝S24). 이 데이타반전은 도 20에 도시한 바와 같은 구성의 센스래치회로에 의해 용이하게 실행할 수 있다(후술).
다음에, 상기 리드(스텝S22)보다 낮은 검증전압(최초는 3.5V)가 워드선으로 선정되고 임계값의 판정이 실행된다(스텝S25). 이것에 의해, 검증전압보다 낮은 임계값을 갖는 메모리셀(도 17의 (d)의 A)에 대응하는 센스래치의 데이타는 “1”에서 “0”으로 변경된다. 이것에 대해서, 검증전압보다 높은 임계값을 갖는 메모리셀(도 17의 (d)의 B)에 대응한 센스래치의 데이타는 “1”인 상태이다. 본 실시예에서는 이것을 리라이트 대상으로 판정한다. 이것에 의해, 스텝S21에서의 약한 소거에 의해 임계값이 높은 측으로 시프트되었을 때 리드레벨(3.7V)에 지나치게 근접한 메모리셀이 특정된 것으로 된다. 또한, 이 때 가장 높은 임계값을 갖는 기억데이타“11”에 상당하는 메모리셀(도 17의 (d)의 C)에 대응한 센스래치의 데이타는 상기 반전동작에 의해 설정된 “0”인 상태이다. 이와 같은 작용도 도 20에 도시한 바와 같은 구성의 센스래치회로에 의해 자동적으로 실행할 수 있다(후술).
그리고, 다음에 라이트전압을 설정해서 센스래치의 데이타가 “1”인 메모리셀(도 17의(d)의 B)에 대해서 리라이트를 실행한다(스텝S27). 그 후, 라이트레벨에 대응한 검증전압을 설정해서 검증을 실행한다(스텝S28, S29). 임계값이 검증전압보다 낮아진 시점에서 래치데이타는 “1”에서 “0”으로 변경된다. 모든 래치데이타가 “0”으로 변경되기까지 라이트와 검증을 반복해서 “10”데이타의 메모리셀의 리프레시처리는 완료한다(스텝S30). 이것에 의해서, “10”의 데이타의 메모리셀의 임계값의 편차분포(반값폭)가 도 17의 (e)와 같이 작아진다. 이후, “01”, “00”의 데이타를 기억하는 메모리셀에 대해서도 동일한 리프레시처리가 실행된다(스텝S31). 또, 임계값의 분포형상의 폭을 보다 좁게 하기 위해 스텝S21∼S31을 반복하고, 소정회수 종료한 시점에서 리프레시가 완료한다(스텝S32).
표2에는 상기 수순에 따라서 리프레시를 실행한 경우에 도 17의 (d)의 A, B, C로 나타낸 바와 같은 임계값을 갖는 메모리셀의 리드를 실행했을 때의 센스래치회로의 유지데이타의 변화를 차례로 나타내고 있다.
리드 반전 검증 종료시
셀 A 0 1 0 0
셀 B 0 1 1 0
셀 C 1 0 0 0
도 19는 리프레시동작을 실행하는 타이밍을 도시한 도면이다. 상술한 바와 같이, 메모리셀의 임계값의 편차가 확대하는 원인으로서는 인접메모리셀에 라이트/리드동작이 실행되면 인접메모리셀에 약한 라이트/소거, 리드동작이 실행되는 것에 의한 디스터브와 자연리크에 의한 유지가 있다.
디스터브에 의한 임계값의 변동에 대한 리프레시동작의 실행타이밍으로서, [1] 상기 플래시메모리가 대기상태(/RES가 하이레벨)에 있고 일정회수의 라이트/소거, 리드동작이 완료후에 리프레시동작을 실행하는 것, [2] 리세트시에리세트신호(/RES)가 활성화되면 직후에 리프레시를 실행하는 것, [3] 대기상태에서 /RES를 로우레벨로 하는 것에 의해 리세트상태로 된 직후에 리프레시를 실행하는 것, [4] 전원을 오프한 직후에 미리 /RES를 로우레벨로 하고 그것을 감지해서 리프레시를 실행하는 것, [5] 전원을 온하고 /RES를 하이레벨로 한 후 리프레시를 실행하는 것 등이 고려된다.
한편, 유지에 의한 임계값의 저하에 대한 대책으로서는 전원투입시에 더미사이클의 도중, 또는 대기상태에서 일정주기 마다 리프레시를 실행하는 것이 고려된다. 이들의 리프레시타이밍은 모두 실행하려 해도 좋지만, 그 중 하나 또는 몇개를 실행하도록 해도 좋다.
또한, 상기에 설명한 리프레시동작은 다진플래시메모리에 한정되는 것은 아니고, 플래시메모리의 전원전압이 금후 저전압화로 이행하면 통상의 플래시메모리라도 임계값의 편차의 확대는 무시할 수 없게 되므로, 플래시메모리의 저전원 전압화대책에 유효한 기능이다.
도 20에는 상기 메모리어레이(12) 및 센스래치회로(13)의 구성예가 도시되어 있다. 메모리어레이(12)는 워드선과 직교하는 방향으로 배치되어 선택메모리셀의 리드신호가 출력되는 비트선BL과 평행하게 배치된 공통드레인선DL과 공통소오스선SL 사이에 여러개(예를 들면 일괄소거가능한 128개의 워드선에 대응해서 128개)의 메모리셀MC가 병렬로 접속된 AND형으로 되어 있다. 공통드레인선DL은 스위치MOSFET Q1을 거쳐서 대응하는 비트선BL에 접속가능하게 되고, 또 공통소오스선SL은 스위치MOSFET Q2를 거쳐서 접지점에 접속가능하게 되어 있다. 이들의 스위치MOSFET Q1, Q2의 게이트제어신호는 X어드레스신호와 리드/라이트제어신호에 따라서 형성되고, 데이타리드시(검증시를 포함한다)에 Vcc(3.3V)와 같은 전위로 되는 것에 의해 스위치MOSFET Q1, Q2는 온상태로 되고, 온상태의 메모리셀을 통해서 비트선을 방전시킨다. 한편, 데이타라이트시에는 비트선의 라이트전압(5V)를 메모리셀의 드레인에 공급하기 때문에 스위치MOSFET Q1의 게이트제어신호는 7V와 같은 전위로 되고 Q1이 온된다. 이 때 공통소오스선SL측의 스위치MOSFET Q2는 오프상태로 된다.
센스래치회로(13)은 각 메모리열에 대응해서 마련된 좌우의 메모리어레이의 비트선간의 전위차를 증폭하는 CMOS차동형 센스앰프SA에 의해 구성되어 있다. 리드에 앞서 선택측의 메모리어레이(도면에서는 좌측)의 비트선은 프리차지MOS(SW21)에 의해 1V와 같은 전위로 프리차지되고, 반대측의 메모리어레이내의 비트선은 프리차지MOS(SW22)에 의해서 0.5V와 같은 전위로 프리차지된다.
이러한 프리차지상태에서 워드선WL이 리드레벨로 되었을 때, 선택된 메모리셀이 높은 임계값을 갖고 있으면 비트선은 1.0V를 유지하지만, 선택메모리셀이 낮은 값을 갖고 있으면 전류가 흘러서 비트선의 전하가 인출되어 비트선은 0.2V와 같은 전위로 된다. 이 1.0V 또는 0.2V와 반대측의 비트선의 전위 0.5V의 전위차를 센스앰프SA가 검출해서 증폭하는 것에 의해 리드데이타가 센스앰프SA에 유지된다.
상기 실시예에 있어서는 상술한 바와 같이, 라이트를 실행하는 메모리셀이 접속된 비트선에 대응한 센스래치(센스앰프)에 “1”을 세트해 두고 워드선에 라이트펄스(-10V)를 인가하고, 그 후 라이트레벨에 따른 검증전압(1회째는 약 3.5V)를워드선에 설정해서 라이트펄스가 인가된 메모리셀의 리드를 실행한다. 그리고, 라이트부족의 메모리셀에서는 비트선에 리드데이타로서 “1”이 리드되므로, 리드된 데이타를 보아 라이트종료인지 라이트부족인지를 판정하고, 라이트가 종료한 비트의 센스래치(센스앰프)의 데이타를 “0”으로 반전시키도록 하고 있다. 즉 라이트부족의 메모리셀에 대응한 센스래치(센스앰프)에는 데이타로서 “1”을 남겨 두고, “1”로 되어 있는 비트에 대응하는 라이트부족의 메모리셀에 대해서 다시 라이트펄스를 인가하도록 하고 있다.
또, 리프레시동작에 있어서도 센스래치에 리드된 데이타를 반전하고, 검증을 실행해서 “1”로 되어 있는 비트에 대응하는 메모리셀에 대해서 라이트펄스를 인가하도록 하고 있다.
도 20의 센스래치회로에 있어서는 상기와 같은 라이트시에 있어서의 라이트종료의 메모리셀에 대응한 센스앰프의 래치데이타의 반전 및 라이트펄스를 인가해야 할 메모리셀의 선택을 용이하게 실행할 수 있도록 하기 위해, 센스앰프와 메모리어레이 사이에 4개의 스위치SW11, SW12, SW13, SW14로 이루어지는 반전제어회로(30)이 마련되는 등의 고안이 이루어지고 있다.
이하, 이 센스래치회로의 작용에 대해서 설명한다. 또한, 각 비트선BL상에 마련되어 있는 스위치SW21, SW22는 비트선 프리차지용의 스위치로서, 이들은 상기 스위치SW11∼SW14와 함께 MOSFET에 의해 구성된다.
데이타리드시에는 먼저 스위치SW13을 오프시키고 도 20에 도시한 바와 같이 비트선BL과 센스앰프SA를 분리한 상태에서 스위치SW21, SW22를 온시켜 선택측의 비트선BL을 1.0V와 같은 프리차지레벨로 충전한다.
이 때 비선택측의 비트선은 0.5V와 같은 레벨로 충전한다. 또, 센스앰프SA는 스위치SW14를 온시켜 리세트상태로 함과 동시에 0.5V와 같은 전위를 인가 해 둔다. 또, 이 때 스위치MOSFET Q1, Q2의 게이트에 Vcc와 같은 전압을 인가해서 Q1, Q2를 온상태로 한다.
그리고, 메모리어레이(12)내의 어느 하나의 워드선WL을 3.7V와 같은 선택레벨로 설정한다. 그러면, 임계값이 워드선 선택레벨보다 낮은 메모리셀(예를 들면 도 17의 셀A, B)는 온상태로 되고, 상기 셀이 접속되어 있는 비트선BL은 온상태의 메모리셀을 통해서 공통소오스선SL을 향해 전류가 흐르는 것에 의해서 0.2V와 같은 레벨로 방전된다. 한편, 임계값이 워드선 선택레벨보다 높은 메모리셀(예를 들면 도 17의 셀C)은 오프상태로 되고, 상기 셀이 접속되어 있는 비트선BL은 1.0V의 프리차지레벨을 유지한다.
다음에, 스위치SW14를 오프시켜 센스앰프SA의 리세트상태를 해제해서 활성화시킴과 동시에, 비트선BL상의 스위치SW13을 온시켜 비트선BL과 센스앰프SA를 접속한다. 그리고, 센스앰프SA의 P-MOS측에 전원전압Vcc를, 또 N-MOS측에 접지전위(0V)를 공급한다. 그리고, 센스앰프SA가 비트선BL, BL＊의 전위차를 충분히 증폭한 후 비트선BL상의 스위치SW13을 오프한다. 이것에 의해서 센스앰프SA는 선택측과 비선택측의 비트선의 레벨차를 증폭해서 데이타를 유지한 상태로 된다.
센스앰프SA의 래치데이타를 반전시키는 경우에는 스위치SW13을 오프시켜서 도 21에 도시한 바와 같이, 비트선BL과 센스앰프SA를 분리한 상태에서 스위치SW21,SW22를 온시켜 선택측 및 비선택측의 비트선BL을 Vcc-Vtn(예를 들면, 3.3V-0.6V=2.7V)과 같은 레벨로 프리차지한다. 그리고, 상기 스위치SW21, SW22를 오프시키고 또한 스위치SW11을 온시킨다. 그러면, 센스앰프SA에 유지되어 있는 데이타에 따라서 데이타가 “1”이면 스위치SW12가 온되고 상기 비트선BL은 비트선 반전레벨(0V)로 방전된다. 한편, 센스앰프SA에 유지되어 있는 데이타가 “0”이면 스위치SW12가 오프상태로 되기 때문에 상기 비트선BL은 Vcc레벨을 유지한다. 즉, 센스앰프SA의 유지데이타의 반전레벨이 대응하는 비트선BL에 각각 출현한다.
여기서, 스위치SW14를 일단 온시켜서 센스앰프SA를 리세트시킨 후, 스위치SW14를 오프시켜 비트선BL상의 스위치SW13을 온시켜서 비트선BL과 센스앰프SA를 접속한다. 이 때, 센스앰프SA의 P-MOS측 및 N-MOS측의 전원전압은 0.5V로 설정해 둔다. 그리고, 센스앰프SA의 P-MOS측에 전원전압Vcc를, 또 N-MOS측에 접지전위(0V)를 공급함과 동시에 비트선BL상의 스위치SW13을 오프한다. 이것에 의해서 센스앰프SA는 도 22에 도시한 바와 같이, 상기 반전데이타유지상태의 비트선의 레벨에 따른 데이타를 유지한 상태로 된다.
즉, 도 17의 셀A 및 B에 대응한 센스앰프는 하이레벨“1”을 유지한 상태로, 또 셀C에 대응한 센스앰프는 로우레벨“0”을 유지한 상태로 된다. 소위, 라이트검증과 동일동작이다. 따라서, 비트선 프리차지는 센스래치가 “H”인 곳에서만 실행되어야 한다. 그래서, 스위치SW11을 온시키고 비트선 프리차지전압(1)을 1V로 하는 것에 의해 비트선BL0, BL1만 1V로 된다(BL2는 사전에 0V로 리세트해 둔다).
다음에, 비트선BL상의 스위치SW13을 오프한 채 스위치SW21, SW22를 온시켜서선택측의 비트선BL을 1.0V와 같은 프리차지레벨로, 또 비선택측의 비트선은 0.5V와 같은 레벨로 충전한다. 그 후, 선택워드선에 앞의 리드레벨(3.7V)보다 약간 낮은 3.5V와 같은 검증전압을 인가한다. 그러면, 임계값이 워드선 선택레벨보다 낮은 메모리셀(예를 들면, 도 17의 셀A)은 온상태로 되고, 상기 셀이 접속되어 있는 비트선BL은 0.2V와 같은 레벨로 방전된다.
한편, 임계값이 워드선 선택레벨보다 높은 메모리셀(예를 들면, 도 17의 셀B)은 오프상태로 되고, 상기 셀이 접속되어 있는 비트선BL은 프리차지레벨1V를 유지한다. 또, 이 때 가장 높은 임계값을 갖는 데이타“11”에 상당하는 메모리셀(도 17의 셀C)이 접속된 비트선은 원래 로우레벨 즉 “0”을 유지한 상태에 있기 때문에, 워드선이 선택레벨로 되었을 때 오프상태라도 로우레벨이다(도 23).
따라서, 이 상태에서 센스래치를 리세트한 후 비트선BL상의 스위치SW13을 온시키면 데이타“11”에 상당하는 메모리셀(도 17의 셀C)이 접속된 비트선에 대응하는 센스앰프 및 워드선 선택레벨보다 낮은 임계값의 메모리셀(도 17의 셀A)이 접속된 비트선에 대응하는 센스앰프는 로우레벨“0”을 유지하고, 워드선 선택레벨보다 높은 임계값의 메모리셀(도 17의 셀B)이 접속된 비트선에 대응하는 센스앰프는 하이레벨“1”을 유지하게 된다. 본 실시예에서는 이 센스앰프의 유지데이타를 사용해서 라이트동작으로 이행하여 선택워드선에 라이트펄스(-10V)를 인가하는 것에 의해 센스앰프의 유지데이타가 “1”에 대응하는 메모리셀의 임계값을 내리도록 하고 있다.
라이트펄스 인가후 다시 워드선을 선택레벨로 설정해서 리드를 실행하면, 임계값이 워드선 검증레벨보다 낮아진 메모리셀의 비트선의 레벨은 로우레벨 즉 “0”으로 변경되고, 라이트부족의 메모리셀이 접속된 비트선은 하이레벨“1”을 유지한다. 따라서, 이것을 센스앰프에 의해 래치해서 다시 라이트를 실행하는 것에 의해 센스래치의 유지데이타가 “1”에 대응하는 메모리셀만 임계값을 내리고, 임계값의 분포형상을 급준하게 할 수 있다. 센스앰프SA의 유지데이타는 Y디코더(15)의 출력신호에 의해서 온, 오프되는 소위 컬럼스위치 및 공통I/O선을 거쳐서 상술한 올판정회로(20)으로 공급되고, 모두“0”으로 되었는지의 여부가 판정된다. 그리고, 모두“0”으로 되면 데이타“10”의 메모리셀에 대한 리프레시를 종료하고 데이타 “01”,“00”의 메모리셀에 대한 리프레시를 실행한다.
또한, 상술한 라이트모드에 있어서의 라이트부족의 메모리셀에 대한 리라이트동작은 리프레시동작시의 센스래치회로(13)에 의한 상기 라이트동작과 동일하다.
이상 설명한 바와 같이, 상기 실시예에 있어서는 데이타라이트시에 여러개 비트의 데이타를 데이타변환 논리회로에 의해 그 비트의 조합에 따른 데이타(다진데이타)로 변환해서 변환된 데이타를 메모리어레이의 비트선에 접속된 래치회로로 순차 전송하고, 상기 래치회로에 유지된 데이타에 따라서 라이트펄스를 생성해서 선택상태의 기억소자에 인가하는 것에 의해 다진데이타에 대응한 임계값을 갖는 상태로 함과 동시에, 데이타리드시에는 리드전압을 각각의 임계값의 중간으로 변화시켜 기억소자의 상태를 리드해서 다진데이타를 기억하는 레지스터로 전송해서 유지시키고, 상기 레지스터에 기억된 다진데이타에 따라서 역데이타변화 논리회로에 의해 원래의 데이타를 복원시키도록 했으므로, 메모리어레이의 주변회로의 규모를 비교적 작게 억제할 수 있음과 동시에, 라이트동작에 있어서는 워드선의 검증전압값을 소거를 위한 워드선전압에 가까운측에서 멀어지는 방향으로 소정의 값만큼 순차 변경하는 것에 의해, 라이트펄스총수 즉 라이트시간을 검증전압을 랜덤하게 설정하는 다진플래시메모리의 방식에 비해 작게할 수 있어 단시간에서의 라이트동작을 실현할 수 있다는 효과가 있다.
또, 메모리어레이내의 기억소자에 대해서 약한 소거동작을 실행한 후, 워드선을 리드레벨보다 낮고 또한 검증레벨보다 높은 임계값을 갖는 기억소자를 검출해서 상기 기억소자의 임계값이 검증전압보다 낮은 값으로 되도록 라이트를 실행하는 것에 의해, 각 입력데이타에 대응해서 라이트된 기억소자의 임계값전압의 편차분포형상의 확산을 좁게 하도록 했으므로, 디스터브나 유지 등에 의해 확산된 기억소자의 임계값전압의 편차분포형상을 라이트완료 직후와 거의 동등한 급준한 형상으로 되돌릴 수 있다는 효과가 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다. 예를 들면, 상기 실시예에서는 1개의 메모리셀의 임계값을 4단계로 설정해서 4진 데이타를 기억시키도록 하고 있지만, 임계값은 3단계 또는 5단계 이상으로 설정하는 것도 가능하다.
또, 실시예에서는 리프레시시의 리드데이타의 반전, 라이트대상의 메모리셀의 선택 등을 센스래치회로만을 사용해서 실행할 수 있도록 구성하였지만, 리드데이타를 유지하는 레지스터나 그 내용을 반전하는 등의 논리연산을 실행해서 라이트대상의 메모리셀의 선택을 실행하는 논리회로를 마련하도록 해도 좋다.
또, 실시예에서는 2비트데이타를 4진데이타로 변환하는 방식 및 그의 역변환으로서 도 1의 (b)에 도시한 바와 같은 3종류의 연산을 실행하고 있지만, 논리연산은 도 1에 도시한 것에 한정되지 않고, 결과로서 “1”로 되어 있는 비트의 개수가 다른 데이타가 얻어지는 것이면 좋다. 또, 데이타역변환을 위한 연산도 도 2의 것에 한정되지 않고, 원래의 2비트데이타를 복원할 수 있는 것이면 어떠한 연산이라도 좋고 연산의 종류도 1종류가 아니라 2종류 이상이어도 좋다.
각 메모리셀에 대한 라이트방식도 실시예와 같이 일단 소거를 실행해서 임계값을 높게한 후에 라이트펄스에 의해 임계값을 내리는 방식에 한정되지 않고, 라이트펄스에 의해 임계값을 높게하는 방식 등이어도 좋다. 또, 실시예에서는 데이타“1”을 유지하는 센스래치에 대응하는 메모리셀에 라이트를 실행해서 임계값을 변화시키고 있지만, 데이타“0”을 유지하는 센스래치에 대응하는 메모리셀에 라이트를 실행해서 임계값을 변화시키도록 해도 좋다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 일괄소거형 플래시메모리에 적용한 경우에 대해서 설명했지만, 본 발명은 그것에 한정되는 것은 아니고 FAMOS를 기억소자로 하는 불휘발성 기억장치 일반 더 나아가서는 여러개의 임계값을 갖는 메모리셀을 구비한 반도체기억장치에 널리 이용할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면 회로 규모의 증대를 최소로 억제하고 또한 단시간에서 고정밀도의 라이트, 리드 및 소거동작이 가능한 다진기억형 불휘발성 기억장치를 실현할 수 있음과 동시에, 기억소자의 임계값 편차분포형상을 급준화시켜 저전압에서의 안정된 동작이 가능한 불휘발성 기억장치를 실현할 수 있다.

Claims (13)

  1. 복수의 단자와, 제어 회로와, 복수의 불휘발성 메모리 셀을 갖는 반도체 메모리 장치로서,
    상기 복수의 단자는, 커맨드 단자와, 클럭 단자와, 그 밖의 단자를 갖고,
    상기 클럭 단자는 외부로부터 클럭 신호를 입력받고,
    상기 커맨드 단자는 복수의 커맨드 중 임의의 커맨드가 입력되며, 상기 복수의 커맨드는 기입 커맨드와 판독 커맨드를 포함하고,
    상기 커맨드 단자로부터 입력된 상기 판독 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀로부터 데이터를 판독하고, 상기 클럭 단자에 입력되는 클럭 신호에 동기하여 상기 커맨드 단자 이외의 상기 그 밖의 단자로부터 판독한 데이터를 출력하는 제어를 행하며,
    상기 커맨드 단자로부터 입력된 상기 기입 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 클럭 단자에 입력되는 클럭 단자에 동기하여 상기 커맨드 단자 이외의 상기 그 밖의 단자로부터 데이터를 입력받고, 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀에 입력된 데이터를 기입하는 제어를 행하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 커맨드는 소거 커맨드를 더 포함하고,
    상기 커맨드 단자로부터 입력된 상기 소거 커맨드에 따른 동작에서, 상기 제어 회로는 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀에 저장되는 있는 데이터를 소거하는 제어를 행하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 복수의 불휘발성 메모리 셀의 각각은, 복수의 임계값 전압 범위 중 하나의 임계값 전압 범위에 포함되는 임계값 전압을 갖고, 상기 복수의 임계값 전압 범위 중 하나의 임계값 전압 범위는 소거 상태를 나타내고, 다른 임계값 전압 범위는 기입 상태를 나타내며,
    상기 소거 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 소정의 일군의 불휘발성 메모리 셀의 각각의 임계값 전압을 소거 상태를 나타내는 상기 하나의 임계값 전압 범위에 포함되도록 되는 제어를 행하고,
    상기 기입 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 소정의 일군의 불휘발성 메모리 셀의 각각의 임계값 전압을, 상기 그 밖의 단자로부터 입력된 데이터에 따라, 상기 기입 상태를 나타내는 상기 다른 임계값 전압 범위 혹은 상기 소거 상태를 나타내는 상기 하나의 임계값 전압 범위 중 어느 하나에 포함되도록 되는 제어를 행하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 복수의 불휘발성 메모리는 제1 회로에 접속되고,
    상기 판독 커맨드에 따른 동작에서, 상기 소정의 일군의 불휘발성 메모리 셀의 각각의 임계값 전압이 상기 소거 상태를 나타내는 상기 하나의 임계값 전압 범위에 포함되어 있는지 혹은 상기 기입 상태를 나타내는 상기 다른 임계값 전압 범위에 포함되어 있는지에 따라, 상기 제1 회로는 상기 소정의 일군의 복수의 불휘발성 메모리 셀의 각각에 저장되어 있는 데이터의 상태를 판정하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 복수의 단자 중의 상기 그 밖의 단자는 데이터 단자이고,
    상기 기입 커맨드의 동작에서, 상기 데이터 단자는 데이터를 입력받는 것이 가능하며,
    상기 판독 커맨드의 동작에서, 상기 데이터 단자는 데이터를 출력하는 것이 가능한 반도체 메모리 장치.
  6. 제어 회로와, 제1 단자와, 제2 단자와, 제3 단자와, 복수의 불휘발성 메모리 셀을 갖는 반도체 메모리 장치로서,
    상기 제1 단자는 소정 기간에서 복수의 펄스 신호가 입력되고,
    상기 제2 단자는 상기 복수의 펄스 신호의 입력에 따라 데이터를 입력받거나, 또는 상기 복수의 펄스 신호의 입력에 따라 데이터를 출력하며,
    상기 제3 단자는, 소거 동작과 판독 동작과 기입 동작을 포함하는 복수의 동작 중 하나의 동작을 지정하기 위한 정보가 입력되고,
    상기 제3 단자에의 상기 소거 동작을 지정하기 위한 정보의 입력에 따라, 상기 제어 회로는, 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀에 저장되어 있는 데이터를 소거하는 제어를 행하며,
    상기 제3 단자에의 상기 판독 동작을 지정하기 위한 정보의 입력에 따라, 상기 제어 회로는, 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀에 저장되어 있는 데이터를 판독하고, 상기 제2 단자로부터 판독한 데이터를 출력하는 제어를 행하며,
    상기 제3 단자에의 상기 기입 동작을 지정하기 위한 정보의 입력에 따라, 상기 제어 회로는, 상기 제2 단자로부터 데이터를 입력받고, 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀에 입력된 데이터를 저장하는 제어를 행하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 복수의 불휘발성 메모리 셀의 각각은, 복수의 임계값 전압 범위 중 하나의 임계값 전압 범위에 포함되는 임계값 전압을 갖고, 상기 복수의 임계값 전압 범위 중 하나의 임계값 전압 범위는 소거 상태를 나타내며, 다른 임계값 전압 범위는 기입 상태를 나타내고,
    상기 소거 동작을 지정하기 위한 정보의 입력에 따라, 상기 제어 회로는, 상기 소정의 일군의 불휘발성 메모리 셀의 각각의 임계값 전압이 상기 소거 상태를 나타내는 상기 하나의 임계값 전압 범위에 포함되도록 제어되며,
    상기 기입 동작을 지정하기 위한 정보의 입력에 따라, 상기 제어 회로는, 상기 소정의 일군의 불휘발성 메모리 셀의 각각의 임계값 전압을, 상기 제2 단자로부터 입력된 데이터에 따라, 상기 기입 상태를 나타내는 상기 다른 임계값 전압 범위 혹은 상기 소거 상태를 나타내는 상기 하나의 임계값 전압 범위 중 어느 하나에 포함되도록 되는 제어를 행하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 복수의 불휘발성 메모리 셀은 제1 회로에 접속되고,
    상기 판독 동작을 지정하기 위한 정보의 입력에 따라, 상기 소정의 일군의 불휘발성 메모리 셀의 각각의 임계값 전압이 상기 소거 상태를 나타내는 상기 하나의 임계값 전압 범위에 포함되어 있는지 혹은 상기 기입 상태를 나타내는 상기 다른 임계값 전압 범위에 포함되어 있는지에 따라, 상기 제1 회로는 상기 소정의 일군의 불휘발성 메모리 셀의 각각에 저장되어 있는 데이터의 상태를 판정하는 반도체 메모리 장치.
  9. 제어 회로와, 클럭 단자와, 데이터 단자와, 커맨드 단자와, 복수의 불휘발성 메모리 셀을 갖는 반도체 메모리 장치로서,
    상기 클럭 단자는 클럭 신호를 입력받고,
    상기 데이터 단자는, 상기 클럭 단자에 입력되는 클럭 신호에 따라 데이터를 입력받거나, 또는 상기 클럭 단자에 입력되는 클럭 신호에 따라 데이터를 출력하고,
    상기 커맨드 단자는 판독 커맨드와 기입 커맨드를 포함하는 복수의 커맨드 중 임의의 커맨드가 입력 가능하며,
    상기 커맨드 단자에 입력되는 판독 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀로부터 데이터를 판독하고, 상기 데이터 단자로부터 판독한 데이터를 출력하는 제어를 행하고,
    상기 커맨드 단자에 입력되는 기입 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 데이터 단자로부터 데이터를 입력받고, 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀에 상기 입력된 데이터를 기입하는 제어를 행하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 커맨드 단자에 입력 가능하게 되는 복수의 커맨드에는 소거 커맨드가 더 포함되고,
    상기 커맨드 단자에 입력되는 소거 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀에 저장되어 있는 데이터를 소거하는 제어를 행하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 복수의 불휘발성 메모리 셀의 각각은, 복수의 임계값 전압 범위 중 하나의 임계값 전압 범위에 포함되도록 되는 임계값 전압을 갖고, 상기 복수의 임계값 전압 범위 중 하나의 임계값 전압 범위는 소거 상태를 나타내며, 상기 복수의 임계값 전압 범위 중 다른 임계값 전압 범위는 기입 상태를 나타내고,
    상기 소거 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 소정의 일군의 불휘발성 메모리 셀의 각각의 임계값 전압을 상기 소거 상태를 나타내는 상기 하나의 임계값 전압 범위에 포함되도록 제어하며,
    상기 기입 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 소정의 일군의 불휘발성 메모리 셀의 각각의 임계값 전압을 상기 데이터 단자로부터 입력된 데이터에 따라, 상기 기입 상태를 나타내는 상기 다른 임계값 전압 범위 혹은 상기 소거 상태를 나타내는 상기 하나의 임계값 전압 범위 중 어느 하나에 포함되도록 되는 제어를 행하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 복수의 불휘발성 메모리 셀은 제1 회로에 접속되고,
    상기 판독 커맨드에 따른 동작에서, 상기 소정의 일군의 불휘발성 메모리 셀의 각각의 임계값 전압이 상기 소거 상태를 나타내는 상기 하나의 임계값 전압 범위에 포함되어 있는지 혹은 상기 기입 상태를 나타내는 상기 다른 임계값 전압 범위에 포함되어 있는지에 따라, 상기 제1 회로는 상기 소정의 일군의 불휘발성 메모리 셀의 각각에 저장되어 있는 데이터의 상태를 판정하는 반도체 메모리 장치.
  13. 제어 회로와, 클럭 단자와, 데이터 단자와, 커맨드 단자와, 복수의 불휘발성 메모리 셀을 갖는 반도체 메모리 장치로서,
    상기 클럭 단자는 소정 기간에서 복수의 펄스 신호가 입력되고,
    상기 데이터 단자는, 상기 클럭 단자에 입력되는 펄스 신호에 따라 데이터를 입력받거나, 또는 상기 클럭 단자에 입력되는 펄스 신호에 따라 데이터를 출력하고,
    상기 커맨드 단자는 판독 커맨드와 기입 커맨드를 포함하는 복수의 커맨드 중 임의의 커맨드가 입력 가능하고,
    상기 커맨드 단자에 입력되는 판독 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀로부터 데이터를 판독하고, 상기 데이터 단자로부터 판독한 데이터를 출력하는 제어를 행하며,
    상기 커맨드 단자에 입력되는 기입 커맨드에 따른 동작에서, 상기 제어 회로는, 상기 데이터 단자로부터 데이터를 입력받고, 상기 복수의 불휘발성 메모리 셀 중 소정의 일군의 불휘발성 메모리 셀에 상기 입력된 데이터를 기입하는 제어를 행하는 반도체 메모리 장치.
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