JPH06195987A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06195987A JPH06195987A JP23913593A JP23913593A JPH06195987A JP H06195987 A JPH06195987 A JP H06195987A JP 23913593 A JP23913593 A JP 23913593A JP 23913593 A JP23913593 A JP 23913593A JP H06195987 A JPH06195987 A JP H06195987A
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Abstract
(57)【要約】
【目的】 １つのメモリセルに対して４値以上のデータ
を効率良く読み書きすることができる半導体記憶装置を
提供する。 【構成】 複数のメモリセルを備える不揮発性半導体記
憶装置において、前記メモリセル２４３〜２７４は少な
くとも４値のしきい値を持ち、しかも、少なくとも４つ
の互いに異なるプログラム電圧値のうち入力データに対
応する１つのプログラム電圧値を用いて前記メモリセル
に前記４値のうちの１つのしきい値を記憶させることに
よりデータを書き込むプログラム回路１２０と、前記メ
モリセルが記憶するしきい値を対応する入力データに変
換して読み出すセンス回路１２３とを有する。さらにプ
ログラム回路１２０は、複数の信号線からなるデータバ
スに接続され、データバスから選択された少なくとも２
本以上の信号線によって供給される信号の組み合わせに
応じてメモリセルへの書き込みデータを決定する。
を効率良く読み書きすることができる半導体記憶装置を
提供する。 【構成】 複数のメモリセルを備える不揮発性半導体記
憶装置において、前記メモリセル２４３〜２７４は少な
くとも４値のしきい値を持ち、しかも、少なくとも４つ
の互いに異なるプログラム電圧値のうち入力データに対
応する１つのプログラム電圧値を用いて前記メモリセル
に前記４値のうちの１つのしきい値を記憶させることに
よりデータを書き込むプログラム回路１２０と、前記メ
モリセルが記憶するしきい値を対応する入力データに変
換して読み出すセンス回路１２３とを有する。さらにプ
ログラム回路１２０は、複数の信号線からなるデータバ
スに接続され、データバスから選択された少なくとも２
本以上の信号線によって供給される信号の組み合わせに
応じてメモリセルへの書き込みデータを決定する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性を有する半導
体記憶装置に関するものである。
体記憶装置に関するものである。
【０００２】
文献１；Ａ １６Ｋｂ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅ
ｒａｓａｂｌｅＮｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ
１９８０ ＩＥＥＥＥ ＩＳＳＣＣ Ｄｉｇ. Ｔｅｃ
ｈ. Ｐａｐ.ｐｐ１５２−１５３，２７１，１９８０ 文献２；Ａｎａｌｙｓｉｓ ａｎｄ Ｍｏｄｅｌｉｎｇ
ｏｆＦｌｏａｔｉｎｇ−Ｇａｔｅ ＥＥＰＲＯＭ Ｃ
ｅｌｌｓＩＥＥＥ Ｔｒａｎｓ. Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ１９８６ Ｊｕｎｅ，ＥＤ−３３，Ｎｏ
６，ｐｐ. ８３５−８４４ 文献３；半導体ＭＯＳメモリとその使い方 ｐｐ. ９
６−１０１ 日刊工業新聞社刊 １９９０年
ｒａｓａｂｌｅＮｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ
１９８０ ＩＥＥＥＥ ＩＳＳＣＣ Ｄｉｇ. Ｔｅｃ
ｈ. Ｐａｐ.ｐｐ１５２−１５３，２７１，１９８０ 文献２；Ａｎａｌｙｓｉｓ ａｎｄ Ｍｏｄｅｌｉｎｇ
ｏｆＦｌｏａｔｉｎｇ−Ｇａｔｅ ＥＥＰＲＯＭ Ｃ
ｅｌｌｓＩＥＥＥ Ｔｒａｎｓ. Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ１９８６ Ｊｕｎｅ，ＥＤ−３３，Ｎｏ
６，ｐｐ. ８３５−８４４ 文献３；半導体ＭＯＳメモリとその使い方 ｐｐ. ９
６−１０１ 日刊工業新聞社刊 １９９０年
【０００３】半導体装置の電源を切っても記憶データが
失われないという不揮発性を有する半導体記憶装置（以
下ＰＲＯＭと記す）は１９７０年代初期より開発実用化
されている。更に１９８０年代より文献１にも示すごと
く電気的に書き換えができ且つ不揮発性を有する半導体
記憶装置（以下ＥＥＰＲＯＭと記す）が実用化されてい
る。ＥＥＰＲＯＭのメモリセルの記憶方法としては、文
献１及び文献２に示すように、フローティングゲートを
有するトランジスタ構造のメモリセルに薄い酸化絶縁膜
を介し、ファーラーノードハイムトンネル現象により、
電荷の注入及び放出を行なうことにより、トランジスタ
のしきい値電圧の制御を行なう。フローティングゲート
に電子を注入することによりメモリセルのしきい値は高
くなり、電子を放出し正孔を注入することによりメモリ
セルのしきい値は低くなる。
失われないという不揮発性を有する半導体記憶装置（以
下ＰＲＯＭと記す）は１９７０年代初期より開発実用化
されている。更に１９８０年代より文献１にも示すごと
く電気的に書き換えができ且つ不揮発性を有する半導体
記憶装置（以下ＥＥＰＲＯＭと記す）が実用化されてい
る。ＥＥＰＲＯＭのメモリセルの記憶方法としては、文
献１及び文献２に示すように、フローティングゲートを
有するトランジスタ構造のメモリセルに薄い酸化絶縁膜
を介し、ファーラーノードハイムトンネル現象により、
電荷の注入及び放出を行なうことにより、トランジスタ
のしきい値電圧の制御を行なう。フローティングゲート
に電子を注入することによりメモリセルのしきい値は高
くなり、電子を放出し正孔を注入することによりメモリ
セルのしきい値は低くなる。
【０００４】図４に従来のＥＥＰＲＯＭの回路ブロック
を示す。図４は列数として４本、行数として８本の３２
個のメモリセルが示してあり、同時に２ビットのデータ
の読みだし及びプログラムを行なう。図４で５０１，５
０２，５０３，５０４はアドレス入力端子であり、選択
されるメモリセルのアドレスデータが入力される。入力
端子５０５，５０６，５０７にはＥＥＰＲＯＭの動作モ
ードを制御する制御信号が入力され、入力端子５０５に
はチップ選択信号、入力端子５０６に出力選択信号、入
力端子５０７にライト信号が入力される。端子５０８，
５０９は入出力端子であり、読みだしモードの時には選
択されたメモリセルの記憶データが出力され、ライトモ
ードの時にはメモリセルに記憶されるデータを入力す
る。
を示す。図４は列数として４本、行数として８本の３２
個のメモリセルが示してあり、同時に２ビットのデータ
の読みだし及びプログラムを行なう。図４で５０１，５
０２，５０３，５０４はアドレス入力端子であり、選択
されるメモリセルのアドレスデータが入力される。入力
端子５０５，５０６，５０７にはＥＥＰＲＯＭの動作モ
ードを制御する制御信号が入力され、入力端子５０５に
はチップ選択信号、入力端子５０６に出力選択信号、入
力端子５０７にライト信号が入力される。端子５０８，
５０９は入出力端子であり、読みだしモードの時には選
択されたメモリセルの記憶データが出力され、ライトモ
ードの時にはメモリセルに記憶されるデータを入力す
る。
【０００５】アドレスバッファ５１１，５１２，５１
３，５１４はアドレス入力をバッファし出力する機能
と、パワーダウン信号を受け入力部の消費電流を低減さ
せる機能とを持つ。
３，５１４はアドレス入力をバッファし出力する機能
と、パワーダウン信号を受け入力部の消費電流を低減さ
せる機能とを持つ。
【０００６】５１５はチップ制御回路で、前記入力端子
５０５，５０６，５０７からの制御信号に応じ、読みだ
しモード、ライトモード、パワーダウンモード（あるい
はスタンバイモード）、出力非選択モードを作り出す。
ライトモードは更に、消去モードとプログラムモードの
２つに分けられる。消去モードとは、メモリセルの記憶
データの書き換えを行う為に、選択したメモリセルの属
するバイトないし列線ないしメモリブロックのメモリセ
ルを消去状態にすることである。メモリセルの消去状態
とは、メモリセルのしきい値が読みだし時のゲート電圧
よりも高く（あるいは低く）なることを指す。プログラ
ムモードとは、選択したメモリセルを、入力データに応
じてプログラム状態にすることである。プログラム状態
とは、メモリセルしきい値が読みだし時のゲート電圧よ
り低く（あるいは高く）なることを指す。メモリセルデ
ータを書き換える場合、まず消去モードでメモリセルを
消去状態とし、その後入力データに応じメモリセルをプ
ログラム状態とする。すなわち、ライトモードは消去モ
ードとプログラムモードを有している。チップ制御回路
は消去モードやプログラムモードを内部タイマーにより
自動終了させる機能をも含んでいる。
５０５，５０６，５０７からの制御信号に応じ、読みだ
しモード、ライトモード、パワーダウンモード（あるい
はスタンバイモード）、出力非選択モードを作り出す。
ライトモードは更に、消去モードとプログラムモードの
２つに分けられる。消去モードとは、メモリセルの記憶
データの書き換えを行う為に、選択したメモリセルの属
するバイトないし列線ないしメモリブロックのメモリセ
ルを消去状態にすることである。メモリセルの消去状態
とは、メモリセルのしきい値が読みだし時のゲート電圧
よりも高く（あるいは低く）なることを指す。プログラ
ムモードとは、選択したメモリセルを、入力データに応
じてプログラム状態にすることである。プログラム状態
とは、メモリセルしきい値が読みだし時のゲート電圧よ
り低く（あるいは高く）なることを指す。メモリセルデ
ータを書き換える場合、まず消去モードでメモリセルを
消去状態とし、その後入力データに応じメモリセルをプ
ログラム状態とする。すなわち、ライトモードは消去モ
ードとプログラムモードを有している。チップ制御回路
は消去モードやプログラムモードを内部タイマーにより
自動終了させる機能をも含んでいる。
【０００７】５１８は高電圧発生／制御回路であり、ラ
イト時にＥＥＰＲＯＭの電源電圧を昇圧して１０〜２５
Ｖ程度の高電圧を発生する回路と消去モード、プログラ
ムモードに応じて所望の高電圧をＥＥＰＲＯＭ内部の各
回路に供給する制御回路を有している。５１６は列デコ
ーダでアドレスバッファ５１１，５１２の出力をデコー
ドして選択したメモリセルの列線（ワード線とも記す）
のみに、ハイ（Ｈ）電圧を印加し、非選択メモリセルの
列線にはロー電圧を印加するものである。５１７は行デ
コーダでアドレスバッファ５１３，５１４の出力をデコ
ードし、選択するメモリセルの行線にはハイレベル信号
を、非選択のメモリセルの行線にはローレベル信号をマ
ルチプレクサ５２７，５２８に出力するものである。マ
ルチプレクサ５２７，５２８は行デコーダの信号に応じ
て、選択された行線（ビット線とも記す）とデータ線５
９７及び５９８を接続させるものである。尚、５１７の
出力信号のハイ電圧は読みだし時には電源電圧近傍、ラ
イト時には高電圧である。
イト時にＥＥＰＲＯＭの電源電圧を昇圧して１０〜２５
Ｖ程度の高電圧を発生する回路と消去モード、プログラ
ムモードに応じて所望の高電圧をＥＥＰＲＯＭ内部の各
回路に供給する制御回路を有している。５１６は列デコ
ーダでアドレスバッファ５１１，５１２の出力をデコー
ドして選択したメモリセルの列線（ワード線とも記す）
のみに、ハイ（Ｈ）電圧を印加し、非選択メモリセルの
列線にはロー電圧を印加するものである。５１７は行デ
コーダでアドレスバッファ５１３，５１４の出力をデコ
ードし、選択するメモリセルの行線にはハイレベル信号
を、非選択のメモリセルの行線にはローレベル信号をマ
ルチプレクサ５２７，５２８に出力するものである。マ
ルチプレクサ５２７，５２８は行デコーダの信号に応じ
て、選択された行線（ビット線とも記す）とデータ線５
９７及び５９８を接続させるものである。尚、５１７の
出力信号のハイ電圧は読みだし時には電源電圧近傍、ラ
イト時には高電圧である。
【０００８】５２９，５３０，５３１，５３２は列線で
あり、５３３，５３４，５３５，５３６，５３７，５３
８，５３９，５４０は行線である。５７７，５７８，５
７９，５８０はメモリセンスプログラム線である。５４
５，５４６，・・・・，５７６はメモリセルであり、文献１
の図２及び図３に示す構造と結線をしている。
あり、５３３，５３４，５３５，５３６，５３７，５３
８，５３９，５４０は行線である。５７７，５７８，５
７９，５８０はメモリセンスプログラム線である。５４
５，５４６，・・・・，５７６はメモリセルであり、文献１
の図２及び図３に示す構造と結線をしている。
【０００９】５２０及び５２４はデータ入力バッファで
ありライトモードにおいて入出力端子５０８，５０９の
データ入力をバッファしプログラム回路５１９及び５２
３にデータを出力する。５１９及び５２３はプログラム
回路であり、プログラムモードの信号及び高電圧を受け
て、データ入力による高電圧ないしロー電圧の出力をデ
ータ線５９７及び５９８に行なう。
ありライトモードにおいて入出力端子５０８，５０９の
データ入力をバッファしプログラム回路５１９及び５２
３にデータを出力する。５１９及び５２３はプログラム
回路であり、プログラムモードの信号及び高電圧を受け
て、データ入力による高電圧ないしロー電圧の出力をデ
ータ線５９７及び５９８に行なう。
【００１０】５２１及び５２５はセンス回路であり、読
みだしモードにおいて選択したメモリセルのデータが行
線５３３，５３４，・・・・，５４０及びマルチプレクサ５
２７，５２８を経由しデータ線５９７及び５９８に伝達
されるが、このデータ線の電圧値の大小ないし電流値の
大小を検出し、増幅し、データ出力バッファ５２２，５
２６に出力する。データ出力バッファ５２２，５２６
は、読みだしモードにおいてセンス回路５２１，５２５
からのデータを入出力端子５０８，５０９に出力する。
更にパワーダウンモード及び出力非選択モードにおいて
データの出力を禁止する機能をも有している。
みだしモードにおいて選択したメモリセルのデータが行
線５３３，５３４，・・・・，５４０及びマルチプレクサ５
２７，５２８を経由しデータ線５９７及び５９８に伝達
されるが、このデータ線の電圧値の大小ないし電流値の
大小を検出し、増幅し、データ出力バッファ５２２，５
２６に出力する。データ出力バッファ５２２，５２６
は、読みだしモードにおいてセンス回路５２１，５２５
からのデータを入出力端子５０８，５０９に出力する。
更にパワーダウンモード及び出力非選択モードにおいて
データの出力を禁止する機能をも有している。
【００１１】５８５〜５８８はマルチプレクサ５２７及
び５２８の切り換え制御信号の入力信号線である。チッ
プ制御回路５１５はアドレスバッファ５１１，５１２，
５１３，５１４の制御入力端子へパワーダウン信号を信
号線６０３を介して出力するものであり、またセンス回
路５２１，５２５に信号線５８９を介して読み出しイネ
ーブル信号を出力するものである。そして、プログラム
モード時に信号線５９０を介してプログラム信号をプロ
グラム回路５１９，５２３に出力する。更に、高電圧発
生／制御回路５１８は高電圧線５９４，５９６に高電圧
信号を出力すると共に、メモリセンス線５９５を０ｖｏ
ｌｔにする。信号線５９１は消去信号線であり、消去モ
ード時に高電圧発生／制御回路５１８からの高電圧出力
信号を信号線５９４及び５９５に出力させる。信号線５
９２はデータ入力イネーブル信号線であり、ライトモー
ドにおいてデータ入力バッファ５２０及び５２４を活性
化させる。信号線５９３はデータ出力イネーブル信号線
であり、読みだしモードにおいてデータ出力バッファ５
２２及び５２６を活性化させる。
び５２８の切り換え制御信号の入力信号線である。チッ
プ制御回路５１５はアドレスバッファ５１１，５１２，
５１３，５１４の制御入力端子へパワーダウン信号を信
号線６０３を介して出力するものであり、またセンス回
路５２１，５２５に信号線５８９を介して読み出しイネ
ーブル信号を出力するものである。そして、プログラム
モード時に信号線５９０を介してプログラム信号をプロ
グラム回路５１９，５２３に出力する。更に、高電圧発
生／制御回路５１８は高電圧線５９４，５９６に高電圧
信号を出力すると共に、メモリセンス線５９５を０ｖｏ
ｌｔにする。信号線５９１は消去信号線であり、消去モ
ード時に高電圧発生／制御回路５１８からの高電圧出力
信号を信号線５９４及び５９５に出力させる。信号線５
９２はデータ入力イネーブル信号線であり、ライトモー
ドにおいてデータ入力バッファ５２０及び５２４を活性
化させる。信号線５９３はデータ出力イネーブル信号線
であり、読みだしモードにおいてデータ出力バッファ５
２２及び５２６を活性化させる。
【００１２】５４１，５４２，５４３，５４４はメモリ
センス線５９５の信号を列線５２９，５３０，５３１，
５３２の信号によりデコードしてメモリセンスプログラ
ム信号５７７，５７８，５７９，５８０を作り出す回路
である。また６０４はメモリグランド線である。
センス線５９５の信号を列線５２９，５３０，５３１，
５３２の信号によりデコードしてメモリセンスプログラ
ム信号５７７，５７８，５７９，５８０を作り出す回路
である。また６０４はメモリグランド線である。
【００１３】従来のＥＥＰＲＯＭのライト動作及び読み
だし動作を簡単に説明する。読みだし時においては、ま
ず入力端子５０５，５０６，５０７からの制御信号を読
みだしモードにし、アドレス入力端子５０１，５０２，
５０３，５０４に選択したアドレスデータを入力する。
入力されたアドレスデータはバッファ５１１，５１２，
５１３，５１４においてバッファされ、列デコーダ５１
６及び行デコーダ５１７でデコードされる。列デコーダ
５１６の４つの出力信号線の内選択された１本がハイ電
圧（通常電源電圧近傍）であり、その他はロー電圧であ
る。更に行デコーダ５１７からの切り替え制御信号５８
５〜５８８とマルチプレクサ５２７により行線５３３，
・・・・，５３６からの１本の行線が選択され、選択された
行線のみがデータ線５９７とローインピーダンスで電気
的に接続される。
だし動作を簡単に説明する。読みだし時においては、ま
ず入力端子５０５，５０６，５０７からの制御信号を読
みだしモードにし、アドレス入力端子５０１，５０２，
５０３，５０４に選択したアドレスデータを入力する。
入力されたアドレスデータはバッファ５１１，５１２，
５１３，５１４においてバッファされ、列デコーダ５１
６及び行デコーダ５１７でデコードされる。列デコーダ
５１６の４つの出力信号線の内選択された１本がハイ電
圧（通常電源電圧近傍）であり、その他はロー電圧であ
る。更に行デコーダ５１７からの切り替え制御信号５８
５〜５８８とマルチプレクサ５２７により行線５３３，
・・・・，５３６からの１本の行線が選択され、選択された
行線のみがデータ線５９７とローインピーダンスで電気
的に接続される。
【００１４】同様に切り替え制御信号５８５〜５８８と
マルチプレクサ５２８により、行線５３７〜５４０から
１本の行線が選択される。この時メモリセンス線５９５
にはメモリセルのしきい値を検出する電圧、例えば２〜
４Ｖが出力され、回路５４１〜５４４を経由し、選択さ
れたメモリセンスプログラム線５７７，５７８，・・・・，
５８０の内選択されたメモリセンスプログラム線のみに
前記２〜４Ｖが印加される。また、メモリグラウンド線
６０４は接地状態である。選択されたメモリセルの行線
には、センス回路５２１及び５２５によりしきい値検出
電圧が供給されるが、メモリセルのしきい値電圧が前記
しきい値検出電圧よりも低い場合、選択されたメモリセ
ルトランジスタが導通状態となり、選択された行線か
ら、メモリグラウンド線６０４に電流が流れる。メモリ
セルのしきい値電圧が前記しきい値検出電圧よりも高い
場合、選択されたメモリセルトランジスタは非導通状態
であり、行線からメモリグラウンド線６０４への電流は
流れない。行線の電圧はセンス回路５２１，５２５によ
り設定され、読みだし時の行線への電流はセンス回路５
２１，５２５より供給される。この電流の有無をセンス
回路が検出し、増幅することにより、メモリセルの記憶
データがハイ電圧ないしロー電圧の２値で出力されデー
タ出力バッファ５２２及び５２６を経由し外部に読みだ
される。例えばメモリセルのしきい値が６Ｖと高い場合
は入出力端子５０８にはハイ電圧が出力され、メモリセ
ルのしきい値が０Ｖと低い場合には入出力端子５０８に
はロー電圧が出力される。
マルチプレクサ５２８により、行線５３７〜５４０から
１本の行線が選択される。この時メモリセンス線５９５
にはメモリセルのしきい値を検出する電圧、例えば２〜
４Ｖが出力され、回路５４１〜５４４を経由し、選択さ
れたメモリセンスプログラム線５７７，５７８，・・・・，
５８０の内選択されたメモリセンスプログラム線のみに
前記２〜４Ｖが印加される。また、メモリグラウンド線
６０４は接地状態である。選択されたメモリセルの行線
には、センス回路５２１及び５２５によりしきい値検出
電圧が供給されるが、メモリセルのしきい値電圧が前記
しきい値検出電圧よりも低い場合、選択されたメモリセ
ルトランジスタが導通状態となり、選択された行線か
ら、メモリグラウンド線６０４に電流が流れる。メモリ
セルのしきい値電圧が前記しきい値検出電圧よりも高い
場合、選択されたメモリセルトランジスタは非導通状態
であり、行線からメモリグラウンド線６０４への電流は
流れない。行線の電圧はセンス回路５２１，５２５によ
り設定され、読みだし時の行線への電流はセンス回路５
２１，５２５より供給される。この電流の有無をセンス
回路が検出し、増幅することにより、メモリセルの記憶
データがハイ電圧ないしロー電圧の２値で出力されデー
タ出力バッファ５２２及び５２６を経由し外部に読みだ
される。例えばメモリセルのしきい値が６Ｖと高い場合
は入出力端子５０８にはハイ電圧が出力され、メモリセ
ルのしきい値が０Ｖと低い場合には入出力端子５０８に
はロー電圧が出力される。
【００１５】ライト動作の場合、まず、メモリセルのデ
ータ消去から行なう。データ消去は、列線単位に行なう
様になっているがバイト単位やブロック単位でもよく特
にこだわらない。消去モードは入力端子５０５，５０
６，５０７からの制御入力による。消去モードにおいて
は、アドレス入力端子５０１，５０２からのアドレスデ
ータによりメモリセルの列線が選択される。選択された
メモリセルの列線には高電圧信号が入力され、その他の
メモリセルの列線には０Ｖが入力される。メモリセンス
線５９５も高電圧となり回路５４１〜５４４により、選
択されたメモリセルの列線のメモリセンスプログラム線
５７７，５７８，・・・・，５８０も高電圧となる。プログ
ラム回路５１９，５２３，センス回路５２１，５２５は
消去時非活性化されており、データ線５９７は０Ｖない
しフローティング状態である。メモリグランド線６０４
は消去時は接地状態である。従って選択された列線のメ
モリセルはゲートに高電圧（例えば２０Ｖ）が印加さ
れ、ドレイン及びソースが接地された状態になる。この
とき、ファーラーノードハイムトンネル現象がおき、ド
レインからフローティングゲートへ電子が注入され、メ
モリセルトランジスタのしきい値は高く（例えば５〜８
Ｖ）なる。
ータ消去から行なう。データ消去は、列線単位に行なう
様になっているがバイト単位やブロック単位でもよく特
にこだわらない。消去モードは入力端子５０５，５０
６，５０７からの制御入力による。消去モードにおいて
は、アドレス入力端子５０１，５０２からのアドレスデ
ータによりメモリセルの列線が選択される。選択された
メモリセルの列線には高電圧信号が入力され、その他の
メモリセルの列線には０Ｖが入力される。メモリセンス
線５９５も高電圧となり回路５４１〜５４４により、選
択されたメモリセルの列線のメモリセンスプログラム線
５７７，５７８，・・・・，５８０も高電圧となる。プログ
ラム回路５１９，５２３，センス回路５２１，５２５は
消去時非活性化されており、データ線５９７は０Ｖない
しフローティング状態である。メモリグランド線６０４
は消去時は接地状態である。従って選択された列線のメ
モリセルはゲートに高電圧（例えば２０Ｖ）が印加さ
れ、ドレイン及びソースが接地された状態になる。この
とき、ファーラーノードハイムトンネル現象がおき、ド
レインからフローティングゲートへ電子が注入され、メ
モリセルトランジスタのしきい値は高く（例えば５〜８
Ｖ）なる。
【００１６】消去されたメモリセルをプログラムする場
合、アドレス入力端子５０１，５０２，５０３，５０４
にプログラムするアドレスデータを入力する。プログラ
ム時、信号線５９４は高電圧、信号線５９５は０Ｖ、第
２の高電圧信号線５９６は高電圧、メモリグランド線６
０４はフローティング状態となる。また、列デコーダ５
１６，行デコーダ５１７，プログラム回路５１９，５２
３，データ入力バッファ５２０，５２４は活性化されて
おり、センス回路５２１，５２５，データ出力バッファ
５２２，５２６は非活性化されている。すなわち入出力
端子５０８にデータとしてロー電圧が入力されるとプロ
グラム回路５１９は信号線５９７に高電圧（例えば２０
Ｖ）を出力し、入出力端子５０８にハイ電圧が入力され
ると信号線５９７には０Ｖが出力される。信号線５９７
が高電圧の場合、信号線５８５〜５８８の内、選択され
た信号線も高電圧信号が入力されるので、選択された行
線は高電圧（例えば２０Ｖ）となる。選択された列線も
高電圧であり、メモリセンスプログラム線５７７，５７
８，・・・・，５８０は０Ｖであるので、メモリセルトラン
ジスタのゲートは０Ｖ、ドレインには高電圧（例えば２
０Ｖ）が印加される。この時、ファーラーノードハイム
トンネルにより、フローティングゲートからドレインへ
と電子が放出され、かつドレインからフローティングゲ
ートへと正孔が注入され、メモリセルトランジスタのし
きい値電圧が例えば（０Ｖから−３Ｖ）に下がる。
合、アドレス入力端子５０１，５０２，５０３，５０４
にプログラムするアドレスデータを入力する。プログラ
ム時、信号線５９４は高電圧、信号線５９５は０Ｖ、第
２の高電圧信号線５９６は高電圧、メモリグランド線６
０４はフローティング状態となる。また、列デコーダ５
１６，行デコーダ５１７，プログラム回路５１９，５２
３，データ入力バッファ５２０，５２４は活性化されて
おり、センス回路５２１，５２５，データ出力バッファ
５２２，５２６は非活性化されている。すなわち入出力
端子５０８にデータとしてロー電圧が入力されるとプロ
グラム回路５１９は信号線５９７に高電圧（例えば２０
Ｖ）を出力し、入出力端子５０８にハイ電圧が入力され
ると信号線５９７には０Ｖが出力される。信号線５９７
が高電圧の場合、信号線５８５〜５８８の内、選択され
た信号線も高電圧信号が入力されるので、選択された行
線は高電圧（例えば２０Ｖ）となる。選択された列線も
高電圧であり、メモリセンスプログラム線５７７，５７
８，・・・・，５８０は０Ｖであるので、メモリセルトラン
ジスタのゲートは０Ｖ、ドレインには高電圧（例えば２
０Ｖ）が印加される。この時、ファーラーノードハイム
トンネルにより、フローティングゲートからドレインへ
と電子が放出され、かつドレインからフローティングゲ
ートへと正孔が注入され、メモリセルトランジスタのし
きい値電圧が例えば（０Ｖから−３Ｖ）に下がる。
【００１７】
【発明が解決しようとする課題】以上従来のＥＥＰＲＯ
Ｍの回路機能について述べたが、記憶原理としてのファ
ーラーノードハイムトンネル電流は、文献２の（１）式
にしめされる様に絶縁膜の両端に印加される電界に比例
するものであり、これによるメモリセルトランジスタの
しきい値の変化は例えば文献２の図６や図９に示される
ように、消去時やプログラム時の高電圧値により、直線
的に変化するものである。従来のＥＥＰＲＯＭでは消去
時やプログラム時に各々１つの高電圧値しか用いず、読
みだし時においても、しきい値が高いか低いかという２
値しか検出できていなかった。
Ｍの回路機能について述べたが、記憶原理としてのファ
ーラーノードハイムトンネル電流は、文献２の（１）式
にしめされる様に絶縁膜の両端に印加される電界に比例
するものであり、これによるメモリセルトランジスタの
しきい値の変化は例えば文献２の図６や図９に示される
ように、消去時やプログラム時の高電圧値により、直線
的に変化するものである。従来のＥＥＰＲＯＭでは消去
時やプログラム時に各々１つの高電圧値しか用いず、読
みだし時においても、しきい値が高いか低いかという２
値しか検出できていなかった。
【００１８】本発明は上記事情に基づいてなされたもの
であり、１つのメモリセルに対して４値以上のデータを
効率的に読み書きすることができる不揮発性半導体記憶
装置を提供することを目的とする。
であり、１つのメモリセルに対して４値以上のデータを
効率的に読み書きすることができる不揮発性半導体記憶
装置を提供することを目的とする。
【００１９】
【課題を解決するための手段・作用】上記の目的を達成
するために本発明の電気的に書き換えが可能な不揮発性
半導体記憶装置は、複数の行線および列線、これらの行
線および列線にマトリクス状に接続された複数のメモリ
セル、これらの複数のメモリセルから所望のメモリセル
を選択する選択手段、外部からのデータ信号に応じて少
なくとも４種類の異なるしきい値から選択された１つの
しきい値に対応するデータを選択されたメモリセルに書
き込む書き込み制御手段、前記メモリセルから読み出さ
れたデータを前記しきい値に応じたデータに変換して出
力する読み出し制御手段を備える。
するために本発明の電気的に書き換えが可能な不揮発性
半導体記憶装置は、複数の行線および列線、これらの行
線および列線にマトリクス状に接続された複数のメモリ
セル、これらの複数のメモリセルから所望のメモリセル
を選択する選択手段、外部からのデータ信号に応じて少
なくとも４種類の異なるしきい値から選択された１つの
しきい値に対応するデータを選択されたメモリセルに書
き込む書き込み制御手段、前記メモリセルから読み出さ
れたデータを前記しきい値に応じたデータに変換して出
力する読み出し制御手段を備える。
【００２０】更にデータを効率的に読み書きするために
前記書き込み制御手段は、複数の信号線からなるデータ
バスに接続され、前記データバスから選択された少なく
とも２本以上の信号線によって供給される信号の組み合
わせに応じてメモリセルへの書き込みデータを決定す
る。これにより伝統的なメモリのデータバスをそのまま
利用して、１つのメモリセルに対する記憶データの取り
込みを一回のクロックサイクルで行なう事ができる。ま
た、データバス幅の大きいメモリ構成をとる場合は従来
の１ビット×ｍ構成のメモリのように、２ビット×ｍ構
成等の同一アドレスで複数のメモリセルに異なるデータ
を同時に書き込むメモリを構成することができる。
前記書き込み制御手段は、複数の信号線からなるデータ
バスに接続され、前記データバスから選択された少なく
とも２本以上の信号線によって供給される信号の組み合
わせに応じてメモリセルへの書き込みデータを決定す
る。これにより伝統的なメモリのデータバスをそのまま
利用して、１つのメモリセルに対する記憶データの取り
込みを一回のクロックサイクルで行なう事ができる。ま
た、データバス幅の大きいメモリ構成をとる場合は従来
の１ビット×ｍ構成のメモリのように、２ビット×ｍ構
成等の同一アドレスで複数のメモリセルに異なるデータ
を同時に書き込むメモリを構成することができる。
【００２１】１つのメモリセルに対して４値以上のデー
タを記憶するためには、少なくとも下記ａ，ｂ，ｃの方
法がある。ａ：少なくとも４種類の異なる電圧値の信号
を発生し、外部からのデータ信号に応じてこの少なくと
も４種類の異なる電圧値から選択された１つの電圧を選
択されたメモリセルに印加する。ｂ：少なくとも４種類
の異なる時間幅の信号を発生し、外部からのデータ信号
に応じてこの少なくとも４種類の異なる時間幅の信号か
ら選択された１つの時間幅の信号を選択されたメモリセ
ルに印加する。ｃ：少なくとも４種類の異なるパルス数
の信号を発生し、外部からのデータ信号に応じてこの少
なくとも４種類の異なるパルス数の信号から選択された
１つのパルス数の信号を選択されたメモリセルに印加す
る。
タを記憶するためには、少なくとも下記ａ，ｂ，ｃの方
法がある。ａ：少なくとも４種類の異なる電圧値の信号
を発生し、外部からのデータ信号に応じてこの少なくと
も４種類の異なる電圧値から選択された１つの電圧を選
択されたメモリセルに印加する。ｂ：少なくとも４種類
の異なる時間幅の信号を発生し、外部からのデータ信号
に応じてこの少なくとも４種類の異なる時間幅の信号か
ら選択された１つの時間幅の信号を選択されたメモリセ
ルに印加する。ｃ：少なくとも４種類の異なるパルス数
の信号を発生し、外部からのデータ信号に応じてこの少
なくとも４種類の異なるパルス数の信号から選択された
１つのパルス数の信号を選択されたメモリセルに印加す
る。
【００２２】前記メモリセルはフローティングゲートを
有するトランジスタにデータを記憶するものであり、前
記プログラムモードにおいてファーラーノードハイムト
ンネリングによりデータを記憶するものであることが望
ましい。
有するトランジスタにデータを記憶するものであり、前
記プログラムモードにおいてファーラーノードハイムト
ンネリングによりデータを記憶するものであることが望
ましい。
【００２３】前記読みだし時において読みだすメモリセ
ルのしきい値と比較を行なう為、複数の比較参照用メモ
リセルを前記センス回路内あるいは前記マトリクス状に
配置された複数のメモリセルの一部分に有し、前記複数
の比較参照用メモリセルのしきい値は前記プログラム電
圧値により決められる前記メモリセルのしきい値に対応
する値であることが望ましい。
ルのしきい値と比較を行なう為、複数の比較参照用メモ
リセルを前記センス回路内あるいは前記マトリクス状に
配置された複数のメモリセルの一部分に有し、前記複数
の比較参照用メモリセルのしきい値は前記プログラム電
圧値により決められる前記メモリセルのしきい値に対応
する値であることが望ましい。
【００２４】
【実施例】次に、本発明の第１の実施例について、図１
乃至図３を参照して説明する。図１は本実施例のＥＥＰ
ＲＯＭのブロック回路図、図２は図１の中のプログラム
回路の詳細図、図３は図１の中のセンス回路の詳細図で
ある。図１において、１０１，１０２，１０３，１０
４，１０５はアドレス入力端子である。また１０６，１
０７，１０８は制御入力端子であり、１０９，１１０は
データ入出力端子である。１１１，１１２，１１３，１
１４，１１５はアドレスバッファであり、１１６はチッ
プ制御回路、１１９は高電圧発生／制御回路、１１７は
列デコーダ、１１８は行デコーダ、２４３，２４４，・・
・・，２７４はメモリセル、１３９，１４０，１４１，１
４２は、メモリセンスプログラム線選択回路、１２６は
マルチプレクサ、１２０はプログラム回路、１２３はセ
ンス回路、１２１及び１２４はデータ入力バッファ、１
２２及び１２５はデータ出力バッファである。尚メモリ
セル２４３，２４４，・・・・，２７４は、例えば薄い絶縁
膜を介して、フローティングゲートに電荷の注入を行な
うものであるが、形状は特に限定をしない。
乃至図３を参照して説明する。図１は本実施例のＥＥＰ
ＲＯＭのブロック回路図、図２は図１の中のプログラム
回路の詳細図、図３は図１の中のセンス回路の詳細図で
ある。図１において、１０１，１０２，１０３，１０
４，１０５はアドレス入力端子である。また１０６，１
０７，１０８は制御入力端子であり、１０９，１１０は
データ入出力端子である。１１１，１１２，１１３，１
１４，１１５はアドレスバッファであり、１１６はチッ
プ制御回路、１１９は高電圧発生／制御回路、１１７は
列デコーダ、１１８は行デコーダ、２４３，２４４，・・
・・，２７４はメモリセル、１３９，１４０，１４１，１
４２は、メモリセンスプログラム線選択回路、１２６は
マルチプレクサ、１２０はプログラム回路、１２３はセ
ンス回路、１２１及び１２４はデータ入力バッファ、１
２２及び１２５はデータ出力バッファである。尚メモリ
セル２４３，２４４，・・・・，２７４は、例えば薄い絶縁
膜を介して、フローティングゲートに電荷の注入を行な
うものであるが、形状は特に限定をしない。
【００２５】また、１２７，１２８，１２９，１３０は
列線（ワード線）であり、列デコーダの出力であり、各
メモリセルの選択ゲート（図示せず）及びメモリセンス
プログラム線選択回路１３９〜１４２に接続される。１
７５〜１８２はマルチプレクサ１２６の切り替え制御信
号の信号線である。１３１，１３２，・・・・，１３８は行
線（ビット線）であり、各メモリセルのドレイン（図示
せず）に接続され、マルチプレクサ１２６に接続され
る。信号線１４９は読みだしイネーブル信号の信号線で
あり、この読みだしイネーブル信号はセンス回路１２３
に出力される。信号線１５０はプログラムイネーブル信
号の信号線でありプログラム回路１２０及び高電圧発生
／制御回路１１９に出力される。１５１は消去信号の信
号線であり高電圧発生／制御回路１１９に出力される。
１５２はデータ入力イネーブル信号の信号線でありデー
タ入力バッファ１２１及び１２４に出力される。１５３
はデータ出力イネーブル信号でありチップ制御回路１１
６からデータ出力バッファ１２２及び１２５に出力され
る。
列線（ワード線）であり、列デコーダの出力であり、各
メモリセルの選択ゲート（図示せず）及びメモリセンス
プログラム線選択回路１３９〜１４２に接続される。１
７５〜１８２はマルチプレクサ１２６の切り替え制御信
号の信号線である。１３１，１３２，・・・・，１３８は行
線（ビット線）であり、各メモリセルのドレイン（図示
せず）に接続され、マルチプレクサ１２６に接続され
る。信号線１４９は読みだしイネーブル信号の信号線で
あり、この読みだしイネーブル信号はセンス回路１２３
に出力される。信号線１５０はプログラムイネーブル信
号の信号線でありプログラム回路１２０及び高電圧発生
／制御回路１１９に出力される。１５１は消去信号の信
号線であり高電圧発生／制御回路１１９に出力される。
１５２はデータ入力イネーブル信号の信号線でありデー
タ入力バッファ１２１及び１２４に出力される。１５３
はデータ出力イネーブル信号でありチップ制御回路１１
６からデータ出力バッファ１２２及び１２５に出力され
る。
【００２６】１８５はデータ線であり、プログラム回路
１２０の出力をセンス回路１２３およびマルチプレクサ
１２６に伝達する。１５４は高電圧線であり高電圧発生
／制御回路１１９からの高電圧信号を列デコーダ１１７
及び行デコーダ１１８に伝達する。１５５はメモリセン
ス電圧線であり、高電圧発生／制御回路１１９の出力で
メモリセンスプログラム線選択回路１３９，１４０，１
４１，１４２に出力される。１５６はプログラム高電圧
線であり高電圧発生／制御回路１１９からプログラム回
路１２０に出力される。１８８はメモリグラウンド線で
各メモリセル２４３，・・・・，２７４の不図示のソース端
子に接続されている。
１２０の出力をセンス回路１２３およびマルチプレクサ
１２６に伝達する。１５４は高電圧線であり高電圧発生
／制御回路１１９からの高電圧信号を列デコーダ１１７
及び行デコーダ１１８に伝達する。１５５はメモリセン
ス電圧線であり、高電圧発生／制御回路１１９の出力で
メモリセンスプログラム線選択回路１３９，１４０，１
４１，１４２に出力される。１５６はプログラム高電圧
線であり高電圧発生／制御回路１１９からプログラム回
路１２０に出力される。１８８はメモリグラウンド線で
各メモリセル２４３，・・・・，２７４の不図示のソース端
子に接続されている。
【００２７】次に図１に示す本実施例のＥＥＰＲＯＭの
動作を説明する。図１のＥＥＰＲＯＭはその動作モード
として読みだしモード、ライトモード、パワーダウンモ
ード（あるいはスタンバイモード）、出力非選択モード
を有する。ライトモードは消去モードとプログラムモー
ドに分けられる。
動作を説明する。図１のＥＥＰＲＯＭはその動作モード
として読みだしモード、ライトモード、パワーダウンモ
ード（あるいはスタンバイモード）、出力非選択モード
を有する。ライトモードは消去モードとプログラムモー
ドに分けられる。
【００２８】まず、読みだしモードの説明を行なう。本
実施例のＥＥＰＲＯＭは、制御入力端子１０６，１０
７，１０８に制御入力データを入力し、チップ制御回路
１１６を読みだしモードに設定する。次にアドレス入力
端子１０１，１０２，１０３，１０４，１０５に読みだ
したいメモリセルのアドレスデータを入力する。入力し
たアドレスデータはアドレスバッファ１１１，１１２，
１１３，１１４，１１５によりバッファされ、アドレス
バッファ１１１，１１２の出力データは列デコーダ１１
７により、列線１２７，１２８，１２９，１３０にデコ
ードされ、この４本のうち１本がハイ電圧で他の３本が
ロー電圧となる。またアドレスバッファ１１３，１１
４，１１５の出力データは行デコーダ１１８により、信
号線１７５〜１８２にデコードされ、マルチプレクサ１
２６により、行線１３１〜１３８の内の１本がデータ線
１８５と導通状態となる。これによりメモリセルの内１
個（例えば１２８と１３２の交点の１５２のメモリセ
ル）が選択される。またチップ制御回路１１６は信号線
１４９，１５０，１５１，１５２，１５３により、高電
圧発生／制御回路１１９，データ入力バッファ１２１，
１２４，プログラム回路１２０を非活性化状態とする。
高電圧線１５４は電源電圧近傍、メモリセル電圧線１５
５は例えば３Ｖ、プログラム高電圧線１５６は例えばロ
ー電圧、メモリグランド線１８８は接地電圧となる。セ
ンス回路１２３は信号線１４９がハイ電圧となることに
より活性状態にされ、データ線１８５に現われた電圧の
増幅と比較検出とデータ復元を行いデータ出力バッファ
１２２，１２５に出力する。このデータ出力バッファ１
２２，１２５はデータ入出力端子１０９，１１０に選択
されたメモリセルのデータを出力する。
実施例のＥＥＰＲＯＭは、制御入力端子１０６，１０
７，１０８に制御入力データを入力し、チップ制御回路
１１６を読みだしモードに設定する。次にアドレス入力
端子１０１，１０２，１０３，１０４，１０５に読みだ
したいメモリセルのアドレスデータを入力する。入力し
たアドレスデータはアドレスバッファ１１１，１１２，
１１３，１１４，１１５によりバッファされ、アドレス
バッファ１１１，１１２の出力データは列デコーダ１１
７により、列線１２７，１２８，１２９，１３０にデコ
ードされ、この４本のうち１本がハイ電圧で他の３本が
ロー電圧となる。またアドレスバッファ１１３，１１
４，１１５の出力データは行デコーダ１１８により、信
号線１７５〜１８２にデコードされ、マルチプレクサ１
２６により、行線１３１〜１３８の内の１本がデータ線
１８５と導通状態となる。これによりメモリセルの内１
個（例えば１２８と１３２の交点の１５２のメモリセ
ル）が選択される。またチップ制御回路１１６は信号線
１４９，１５０，１５１，１５２，１５３により、高電
圧発生／制御回路１１９，データ入力バッファ１２１，
１２４，プログラム回路１２０を非活性化状態とする。
高電圧線１５４は電源電圧近傍、メモリセル電圧線１５
５は例えば３Ｖ、プログラム高電圧線１５６は例えばロ
ー電圧、メモリグランド線１８８は接地電圧となる。セ
ンス回路１２３は信号線１４９がハイ電圧となることに
より活性状態にされ、データ線１８５に現われた電圧の
増幅と比較検出とデータ復元を行いデータ出力バッファ
１２２，１２５に出力する。このデータ出力バッファ１
２２，１２５はデータ入出力端子１０９，１１０に選択
されたメモリセルのデータを出力する。
【００２９】次に消去モードを説明する。外部から制御
端子１０６，１０７，１０８にデータを入力して消去モ
ードを設定し、アドレス入力端子１０１，１０２に消去
する列線のアドレスデータを入力する。チップ制御回路
１１６は信号線１４９，１５０，１５２および１５３が
ロー電圧となるとともに、信号線１５１がハイ電圧とな
り、高電圧発生／制御回路１１９が活性状態となり、プ
ログラム回路１２０，センス回路１２３，データ出力バ
ッファ１２２，１２５が非活性状態となる。そして高電
圧線１５４は高電圧（例えば２０Ｖ）となり、メモリセ
ル電圧線１５５も高電圧（例えば２０Ｖ）となり、プロ
グラム高電圧線１５６はロー電圧ないし電源電圧近傍と
なり、メモリグランド線１８８は接地電圧になる。その
結果列線１２７，１２８，１２９，１３０の内１本が高
電圧（例えば２０Ｖ）になる。また信号線１８９，１９
０，１９１，１９２の内１本も高電圧（例えば２０Ｖ）
になる。従って選択された列線のフローティングゲート
を有するメモリセルトランジスタのゲートが２０Ｖ、ソ
ースが接地電圧、ドレインも接地電圧（メモリセルトラ
ンジスタがゲート電圧により導通状態となる為）とな
り、ファーラーノードハイムトンネリングが起き、しき
い値電圧は例えば５Ｖと高くなる。
端子１０６，１０７，１０８にデータを入力して消去モ
ードを設定し、アドレス入力端子１０１，１０２に消去
する列線のアドレスデータを入力する。チップ制御回路
１１６は信号線１４９，１５０，１５２および１５３が
ロー電圧となるとともに、信号線１５１がハイ電圧とな
り、高電圧発生／制御回路１１９が活性状態となり、プ
ログラム回路１２０，センス回路１２３，データ出力バ
ッファ１２２，１２５が非活性状態となる。そして高電
圧線１５４は高電圧（例えば２０Ｖ）となり、メモリセ
ル電圧線１５５も高電圧（例えば２０Ｖ）となり、プロ
グラム高電圧線１５６はロー電圧ないし電源電圧近傍と
なり、メモリグランド線１８８は接地電圧になる。その
結果列線１２７，１２８，１２９，１３０の内１本が高
電圧（例えば２０Ｖ）になる。また信号線１８９，１９
０，１９１，１９２の内１本も高電圧（例えば２０Ｖ）
になる。従って選択された列線のフローティングゲート
を有するメモリセルトランジスタのゲートが２０Ｖ、ソ
ースが接地電圧、ドレインも接地電圧（メモリセルトラ
ンジスタがゲート電圧により導通状態となる為）とな
り、ファーラーノードハイムトンネリングが起き、しき
い値電圧は例えば５Ｖと高くなる。
【００３０】次にプログラムモードについて説明する。
プログラムモードでは、まず制御入力端子１０６，１０
７，１０８に制御データを入力しチップ制御回路１１６
をプログラムモードに設定する。そしてアドレス入力端
子１０１，１０２，１０３，１０４，１０５にプログラ
ムを行なうメモリセルのアドレスデータを入力する。チ
ップ制御回路１１６の出力信号は信号線１４８がロー電
圧、信号線１５０がハイ電圧、信号線１５１がロー電
圧、信号線１５２がロー電圧、信号線１５３がロー電圧
となり、高電圧発生／制御回路１１９，データ入力バッ
ファ１２１，１２４，プログラム回路１２０が活性化、
データ入出力バッファ１２２，センス回路１２３が非活
性化される。高電圧線１５４は高電圧（例えば２３Ｖ）
となり、メモリセンス電圧線１５５は接地電圧となり、
プログラム高電圧線１５６は高電圧（例えば２３Ｖ）と
なり、メモリグランド線１８８はハイインピーダンス状
態となる。その結果、列線１２７，１２８，１２９，１
３０の内１本が高電圧（例えば２３Ｖ）になる。信号線
１７５〜１８２の内１本が高電圧（例えば２３Ｖ）とな
り、マルチプレクサ１２６はオンし選択された行線と１
８５を導通させる。
プログラムモードでは、まず制御入力端子１０６，１０
７，１０８に制御データを入力しチップ制御回路１１６
をプログラムモードに設定する。そしてアドレス入力端
子１０１，１０２，１０３，１０４，１０５にプログラ
ムを行なうメモリセルのアドレスデータを入力する。チ
ップ制御回路１１６の出力信号は信号線１４８がロー電
圧、信号線１５０がハイ電圧、信号線１５１がロー電
圧、信号線１５２がロー電圧、信号線１５３がロー電圧
となり、高電圧発生／制御回路１１９，データ入力バッ
ファ１２１，１２４，プログラム回路１２０が活性化、
データ入出力バッファ１２２，センス回路１２３が非活
性化される。高電圧線１５４は高電圧（例えば２３Ｖ）
となり、メモリセンス電圧線１５５は接地電圧となり、
プログラム高電圧線１５６は高電圧（例えば２３Ｖ）と
なり、メモリグランド線１８８はハイインピーダンス状
態となる。その結果、列線１２７，１２８，１２９，１
３０の内１本が高電圧（例えば２３Ｖ）になる。信号線
１７５〜１８２の内１本が高電圧（例えば２３Ｖ）とな
り、マルチプレクサ１２６はオンし選択された行線と１
８５を導通させる。
【００３１】プログラムモード時の入力データはデータ
入出力端子１０９，１１０から入力されデータ入力バッ
ファ１２１，１２４でバッファされ、プログラム回路１
２０に送られる。プログラム回路１２０において、入力
データはプログラム電圧に変換され、データ線１８５に
所定の入力データに対応した所定のプログラム電圧が出
力される。本実施例の場合、プログラム電圧値は互いに
異なる４つの電圧値（例えば２２Ｖ，２０Ｖ，１８Ｖ，
１６Ｖ）の内の１つが選択される。なおプログラム電圧
値は４つ以上あってもよい。例えば列線が１２８、行線
が１３２が選択された場合、行線１３２にはマルチプレ
クサ１２６を経由してプログラム電圧が印加され、例え
ば２０Ｖとなる。メモリセンス電圧線１５５は接地電圧
であり、列線１２８は２３Ｖであるので、信号線１９０
はメモリセンスプログラム線選択回路１４０を経由して
接地電圧となる。従ってメモリセル１５２のドレインに
は２０Ｖ、ゲートには接地電圧が印加される為、消去時
とは逆に、メモリセルのしきい値は低くなり、例えば−
０. ５Ｖとなる。
入出力端子１０９，１１０から入力されデータ入力バッ
ファ１２１，１２４でバッファされ、プログラム回路１
２０に送られる。プログラム回路１２０において、入力
データはプログラム電圧に変換され、データ線１８５に
所定の入力データに対応した所定のプログラム電圧が出
力される。本実施例の場合、プログラム電圧値は互いに
異なる４つの電圧値（例えば２２Ｖ，２０Ｖ，１８Ｖ，
１６Ｖ）の内の１つが選択される。なおプログラム電圧
値は４つ以上あってもよい。例えば列線が１２８、行線
が１３２が選択された場合、行線１３２にはマルチプレ
クサ１２６を経由してプログラム電圧が印加され、例え
ば２０Ｖとなる。メモリセンス電圧線１５５は接地電圧
であり、列線１２８は２３Ｖであるので、信号線１９０
はメモリセンスプログラム線選択回路１４０を経由して
接地電圧となる。従ってメモリセル１５２のドレインに
は２０Ｖ、ゲートには接地電圧が印加される為、消去時
とは逆に、メモリセルのしきい値は低くなり、例えば−
０. ５Ｖとなる。
【００３２】なお、本実施例では消去モードとプログラ
ムモード及び他のモードの設定の方法として、制御入力
端子１０６，１０７，１０８への制御データ入力のみと
したが、特にこれに限定するものでない。また、消去時
のメモリセルの選択単位を列線単位としたが、バイト単
位やブロック単位でもよく特に限定するものでは無い。
ムモード及び他のモードの設定の方法として、制御入力
端子１０６，１０７，１０８への制御データ入力のみと
したが、特にこれに限定するものでない。また、消去時
のメモリセルの選択単位を列線単位としたが、バイト単
位やブロック単位でもよく特に限定するものでは無い。
【００３３】図２は図１のプログラム回路１２０につい
てより詳細に示したものである。図２でＤＩ１は第１の
データ入力端子、ＤＩ２は第２のデータ入力端子、ＶＰ
ＰＸは高電圧入力端子、ＰＲＧはプログラムイネーブル
信号入力端子、ＶＰＲＧはプログラム電圧信号出力端子
である。ＩＶ１１，ＩＶ１２，ＩＶ１３，ＩＶ１４はイ
ンバータ回路であり、ＨＶＳＷは高電圧スイッチであ
り、Ｃ１，Ｃ２，Ｃ３，Ｃ４はキャパシタンス、ＭＮ２
０，ＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４はＭＯＳ
トランジスタでＮチャンネルエンハンスメント型であ
り、ＭＰ２０，ＭＰ２１，ＭＰ２２はＭＯＳトランジス
タでＰチャンネルエンハンスメント型である。
てより詳細に示したものである。図２でＤＩ１は第１の
データ入力端子、ＤＩ２は第２のデータ入力端子、ＶＰ
ＰＸは高電圧入力端子、ＰＲＧはプログラムイネーブル
信号入力端子、ＶＰＲＧはプログラム電圧信号出力端子
である。ＩＶ１１，ＩＶ１２，ＩＶ１３，ＩＶ１４はイ
ンバータ回路であり、ＨＶＳＷは高電圧スイッチであ
り、Ｃ１，Ｃ２，Ｃ３，Ｃ４はキャパシタンス、ＭＮ２
０，ＭＮ２１，ＭＮ２２，ＭＮ２３，ＭＮ２４はＭＯＳ
トランジスタでＮチャンネルエンハンスメント型であ
り、ＭＰ２０，ＭＰ２１，ＭＰ２２はＭＯＳトランジス
タでＰチャンネルエンハンスメント型である。
【００３４】Ｎ１はインバータ回路ＩＶ１１の出力信号
線であり、インバータ回路ＩＶ１３に入力されている。
Ｎ２はインバータ回路ＩＶ１２の出力信号線でありイン
バータ回路ＩＶ１４に入力されている。Ｎ３はインバー
タ回路ＩＶ１３の出力信号線であり、ＭＯＳトランジス
タＭＰ２０のゲート及びＭＯＳトランジスタＭＮ２０の
ゲートに接続されている。Ｎ４はインバータ回路ＩＶ１
４の出力信号線であり、ＭＯＳトランジスタＭＰ２１の
ゲート及びＭＯＳトランジスタＭＮ２１のゲートに接続
されている。Ｎ５は接地ノードで接地電位及びＣ２の１
端及びＭＯＳトランジスタＭＮ２０のソースとＭＯＳト
ランジスタＭＮ２１のソースとＭＯＳトランジスタＭＮ
２２のソースに接続され、出力信号線Ｎ７はＭＯＳトラ
ンジスタＭＰ２２のドレインとＭＯＳトランジスタＭＰ
２１のソースとＭＯＳトランジスタＭＰ２０のソースと
ＭＯＳトランジスタＭＮ２２のドレインに接続されてい
る。出力信号線Ｎ８はキャパシタンスＣ３の一方の電極
とＭＯＳトランジスタＭＰ２０のドレイン及びＭＯＳト
ランジスタＭＮ２０のドレインとを接続する信号線であ
る。信号線Ｎ９はキャパシタンスＣ４の一方の電極とＭ
ＯＳトランジスタＭＰ２１のドレイン及びＭＯＳトラン
ジスタＭＮ２１のドレインと接続されている。信号線Ｎ
６はＣ１の一方の電極とキャパシタンスＣ２の他方の電
極及びキャパシタンスＣ３の他方の電極及びキャパシタ
ンスＣ４の他方の電極及びＭＮ２４のゲートを接続する
信号線である。Ｎ１１はＭＯＳトランジスタＭＮ２３の
ソースとＭＯＳトランジスタＭＮ２４のドレインに接続
されている。Ｎ１２は電源ノードでＭＯＳトランジスタ
ＭＰ２２のソースを電源に接続する。Ｎ１３は高電圧ス
イッチＨＶＳＷとＭＯＳトランジスタＭＮ２３のゲート
を接続する信号線である。また、高電圧入力端子ＶＰＰ
ＸはキャパシタンスＣ１の他方の電極及びＭＯＳトラン
ジスタＭＮ２３のドレイン及び高電圧スイッチＨＶＳＷ
に接続され、プログラムイネーブル信号入力端子ＰＲＧ
は高電圧スイッチＨＶＳＷの図示しない制御入力端子に
接続されている。又、第１のデータ入力端子ＤＩ１はイ
ンバータ回路ＩＶ１１の入力側に、第２の入力端子第２
のデータ入力端子ＤＩ２はインバータ回路ＩＶ１２の入
力側に、プログラム信号の出力端子ＶＰＲＧはＭＯＳト
ランジスタＭＮ２４のソースに接続されている。
線であり、インバータ回路ＩＶ１３に入力されている。
Ｎ２はインバータ回路ＩＶ１２の出力信号線でありイン
バータ回路ＩＶ１４に入力されている。Ｎ３はインバー
タ回路ＩＶ１３の出力信号線であり、ＭＯＳトランジス
タＭＰ２０のゲート及びＭＯＳトランジスタＭＮ２０の
ゲートに接続されている。Ｎ４はインバータ回路ＩＶ１
４の出力信号線であり、ＭＯＳトランジスタＭＰ２１の
ゲート及びＭＯＳトランジスタＭＮ２１のゲートに接続
されている。Ｎ５は接地ノードで接地電位及びＣ２の１
端及びＭＯＳトランジスタＭＮ２０のソースとＭＯＳト
ランジスタＭＮ２１のソースとＭＯＳトランジスタＭＮ
２２のソースに接続され、出力信号線Ｎ７はＭＯＳトラ
ンジスタＭＰ２２のドレインとＭＯＳトランジスタＭＰ
２１のソースとＭＯＳトランジスタＭＰ２０のソースと
ＭＯＳトランジスタＭＮ２２のドレインに接続されてい
る。出力信号線Ｎ８はキャパシタンスＣ３の一方の電極
とＭＯＳトランジスタＭＰ２０のドレイン及びＭＯＳト
ランジスタＭＮ２０のドレインとを接続する信号線であ
る。信号線Ｎ９はキャパシタンスＣ４の一方の電極とＭ
ＯＳトランジスタＭＰ２１のドレイン及びＭＯＳトラン
ジスタＭＮ２１のドレインと接続されている。信号線Ｎ
６はＣ１の一方の電極とキャパシタンスＣ２の他方の電
極及びキャパシタンスＣ３の他方の電極及びキャパシタ
ンスＣ４の他方の電極及びＭＮ２４のゲートを接続する
信号線である。Ｎ１１はＭＯＳトランジスタＭＮ２３の
ソースとＭＯＳトランジスタＭＮ２４のドレインに接続
されている。Ｎ１２は電源ノードでＭＯＳトランジスタ
ＭＰ２２のソースを電源に接続する。Ｎ１３は高電圧ス
イッチＨＶＳＷとＭＯＳトランジスタＭＮ２３のゲート
を接続する信号線である。また、高電圧入力端子ＶＰＰ
ＸはキャパシタンスＣ１の他方の電極及びＭＯＳトラン
ジスタＭＮ２３のドレイン及び高電圧スイッチＨＶＳＷ
に接続され、プログラムイネーブル信号入力端子ＰＲＧ
は高電圧スイッチＨＶＳＷの図示しない制御入力端子に
接続されている。又、第１のデータ入力端子ＤＩ１はイ
ンバータ回路ＩＶ１１の入力側に、第２の入力端子第２
のデータ入力端子ＤＩ２はインバータ回路ＩＶ１２の入
力側に、プログラム信号の出力端子ＶＰＲＧはＭＯＳト
ランジスタＭＮ２４のソースに接続されている。
【００３５】図２の第１のデータ入力端子ＤＩ１は図１
のデータ入力バッファ１２１に接続され、第２のデータ
入力端子ＤＩ２は図１のデータ入力バッファ１２４に接
続され、高電圧入力端子ＶＰＰＸは図１の高電圧発生／
制御回路１１９に接続され、プログラムイネーブル信号
入力端子ＰＲＧは図１のチップ制御回路１１６に接続さ
れ、プログラム信号の出力端子ＶＰＲＧは図１のマルチ
プレクサ１２６に接続されている。図２に示したプログ
ラム回路は２ビットのデジタルデータからアナログデー
タへの変換回路で有り、高電圧入力端子ＶＰＰＸに高電
圧（例えば２４Ｖ）が印加され、プログラムイネーブル
信号入力端子ＰＲＧがハイ電圧となると、信号線Ｎ６の
電圧値は以下の様にキャパシタンスＣ１，Ｃ２，Ｃ３，
Ｃ４及び信号線Ｎ７の電圧で決定される値になる。
のデータ入力バッファ１２１に接続され、第２のデータ
入力端子ＤＩ２は図１のデータ入力バッファ１２４に接
続され、高電圧入力端子ＶＰＰＸは図１の高電圧発生／
制御回路１１９に接続され、プログラムイネーブル信号
入力端子ＰＲＧは図１のチップ制御回路１１６に接続さ
れ、プログラム信号の出力端子ＶＰＲＧは図１のマルチ
プレクサ１２６に接続されている。図２に示したプログ
ラム回路は２ビットのデジタルデータからアナログデー
タへの変換回路で有り、高電圧入力端子ＶＰＰＸに高電
圧（例えば２４Ｖ）が印加され、プログラムイネーブル
信号入力端子ＰＲＧがハイ電圧となると、信号線Ｎ６の
電圧値は以下の様にキャパシタンスＣ１，Ｃ２，Ｃ３，
Ｃ４及び信号線Ｎ７の電圧で決定される値になる。
【００３６】信号線Ｎ６の電圧＝（高電圧入力端子ＶＰ
ＰＸの電圧×キャパシタンスＣ１の値＋信号線Ｎ７の電
圧（キャパシタンスＣ３の値＋キャパシタンスＣ４の
値））／ＣＴ ここで ＣＴ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４
ＰＸの電圧×キャパシタンスＣ１の値＋信号線Ｎ７の電
圧（キャパシタンスＣ３の値＋キャパシタンスＣ４の
値））／ＣＴ ここで ＣＴ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４
【００３７】本実施例においては、信号線Ｎ８及びＮ９
の電圧を入力データ値により、接地電圧と信号線Ｎ７の
電圧（例えば３Ｖ程度の定電圧）とで切り換えることに
より、信号線Ｎ６の電圧を第１のデータ入力端子ＤＩ
１，第２のデータ入力端子ＤＩ２の値により可変できる
ようにした。更に、キャパシタンスＣ３とＣ４の値を異
ならせる（例えばキャパシタンスＣ３の値をキャパシタ
ンスＣ４の２倍とする）ことによりデータの重みづけを
行い、信号線Ｎ６の電圧値は４値で比例関係を持たせる
ことができる。プログラムイネーブル信号入力端子ＰＲ
Ｇの電圧がハイの場合、高電圧スイッチＨＶＳＷの出力
Ｎ１３は高電圧となり、ＭＯＳトランジスタＭＮ２３は
オン状態となり、プログラム信号の出力端子ＶＰＲＧは
信号線Ｎ６の電圧からＭＯＳトランジスタＭＮ２３のし
きい値を差し引いた値となる。信号線Ｎ６の電圧が例え
ば２１Ｖの場合出力端子ＶＰＲＧの電圧は例えば２０Ｖ
となる。本実施例の場合、第１のデータ入力端子ＤＩ１
がハイ電圧で第２のデータ入力端子ＤＩ２がハイ電圧の
時に出力端子ＶＰＲＧの電圧がもっとも低く（例えば１
６Ｖ）、第１のデータ入力端子ＤＩ１がロー電圧で第２
のデータ入力端子ＤＩ２がロー電圧の時に、出力端子Ｖ
ＰＲＧの電圧がもっとも高く（例えば２２Ｖ）なる。入
力端子ＰＲＧがロー電圧の場合信号線Ｎ１３もロー電圧
となり、ＭＯＳトランジスタＭＮ２３がオフとなり、出
力端子ＶＰＲＧはフローティングとなる。
の電圧を入力データ値により、接地電圧と信号線Ｎ７の
電圧（例えば３Ｖ程度の定電圧）とで切り換えることに
より、信号線Ｎ６の電圧を第１のデータ入力端子ＤＩ
１，第２のデータ入力端子ＤＩ２の値により可変できる
ようにした。更に、キャパシタンスＣ３とＣ４の値を異
ならせる（例えばキャパシタンスＣ３の値をキャパシタ
ンスＣ４の２倍とする）ことによりデータの重みづけを
行い、信号線Ｎ６の電圧値は４値で比例関係を持たせる
ことができる。プログラムイネーブル信号入力端子ＰＲ
Ｇの電圧がハイの場合、高電圧スイッチＨＶＳＷの出力
Ｎ１３は高電圧となり、ＭＯＳトランジスタＭＮ２３は
オン状態となり、プログラム信号の出力端子ＶＰＲＧは
信号線Ｎ６の電圧からＭＯＳトランジスタＭＮ２３のし
きい値を差し引いた値となる。信号線Ｎ６の電圧が例え
ば２１Ｖの場合出力端子ＶＰＲＧの電圧は例えば２０Ｖ
となる。本実施例の場合、第１のデータ入力端子ＤＩ１
がハイ電圧で第２のデータ入力端子ＤＩ２がハイ電圧の
時に出力端子ＶＰＲＧの電圧がもっとも低く（例えば１
６Ｖ）、第１のデータ入力端子ＤＩ１がロー電圧で第２
のデータ入力端子ＤＩ２がロー電圧の時に、出力端子Ｖ
ＰＲＧの電圧がもっとも高く（例えば２２Ｖ）なる。入
力端子ＰＲＧがロー電圧の場合信号線Ｎ１３もロー電圧
となり、ＭＯＳトランジスタＭＮ２３がオフとなり、出
力端子ＶＰＲＧはフローティングとなる。
【００３８】図３でＲＤは読みだし信号入力端子であ
り、ＤＯ１は第１のデータ出力端子、ＤＯ２は第２のデ
ータ出力端子、ＤＢＵＳはメモリ読みだしデータ入力端
子である。インバータ回路ＩＶ０１，ＩＶ０２，ＩＶ０
３はＭＯＳトランジスタで構成されたインバータ回路、
ＡＮＤ０１，ＡＮＤ０２はＭＯＳトランジスタで構成さ
れた２入力の論理積ゲート、ＥＸＯＲはＭＯＳトランジ
スタで構成された２入力の排他的論理和ゲートである。
ＭＰ０１，ＭＰ０２，ＭＰ０３，ＭＰ０４，ＭＰ０５，
ＭＰ０６はＭＯＳトランジスタでＰチャンネルエンハン
スメント型であり、ＭＮ０１，ＭＮ０２，ＭＮ０３，Ｍ
Ｎ０４，ＭＮ０５，ＭＮ０６，ＭＮ０７，ＭＮ０８，Ｍ
Ｎ０９，ＭＮ１０はＭＯＳトランジスタでＮチャンネル
エンハンスメント型トランジスタであり、ＲＣＥＬ１，
ＲＣＥＬ２，ＲＣＥＬ３はリファレンス用メモリセルで
ある。
り、ＤＯ１は第１のデータ出力端子、ＤＯ２は第２のデ
ータ出力端子、ＤＢＵＳはメモリ読みだしデータ入力端
子である。インバータ回路ＩＶ０１，ＩＶ０２，ＩＶ０
３はＭＯＳトランジスタで構成されたインバータ回路、
ＡＮＤ０１，ＡＮＤ０２はＭＯＳトランジスタで構成さ
れた２入力の論理積ゲート、ＥＸＯＲはＭＯＳトランジ
スタで構成された２入力の排他的論理和ゲートである。
ＭＰ０１，ＭＰ０２，ＭＰ０３，ＭＰ０４，ＭＰ０５，
ＭＰ０６はＭＯＳトランジスタでＰチャンネルエンハン
スメント型であり、ＭＮ０１，ＭＮ０２，ＭＮ０３，Ｍ
Ｎ０４，ＭＮ０５，ＭＮ０６，ＭＮ０７，ＭＮ０８，Ｍ
Ｎ０９，ＭＮ１０はＭＯＳトランジスタでＮチャンネル
エンハンスメント型トランジスタであり、ＲＣＥＬ１，
ＲＣＥＬ２，ＲＣＥＬ３はリファレンス用メモリセルで
ある。
【００３９】更にＭＯＳトランジスタＭＰ０１のドレイ
ンとＭＯＳトランジスタＭＮ０１のドレイン及びＭＯＳ
トランジスタＭＮ０２のドレイン及びＭＯＳトランジス
タＭＮ０３のゲートとが各々互いに接続されており、Ｍ
ＯＳトランジスタＭＰ０２のドレイン及びゲートとＭＯ
ＳトランジスタＭＮ０３のドレインとＭＯＳトランジス
タＭＮ０５のゲートが互いに接続され、ＭＯＳトランジ
スタＭＰ０３のドレインとＭＯＳトランジスタＭＮ０５
のドレインはインバータ回路ＩＶ０２の入力側に接続さ
れている。ＭＯＳトランジスタＭＰ０５のドレイン及び
ゲートとＭＯＳトランジスタＭＮ０７のドレインとＭＯ
ＳトランジスタＭＮ０６のゲートとが互いに接続されて
いる。ＭＯＳトランジスタＭＰ０６のドレインとＭＯＳ
トランジスタＭＮ０９及びＭＮ１０のドレインとＭＯＳ
トランジスタＭＮ０７のゲートが互いに接続されてい
る。更にＭＯＳトランジスタＭＮ０７のソース、ＭＯＳ
トランジスタＭＮ０８のドレイン及びＭＯＳトランジス
タＭＮ０９のゲートが互いに接続されている。ゲートＥ
ＸＯＲの出力信号はインバータ回路ＩＶ０３の入力側に
接続されており、インバータ回路ＩＶ０３の出力信号は
ゲートＡＮＤ０２の入力側に入力されている。以上が回
路ＤＡＭＰ１の構成であるが回路ＤＡＭＰ２，ＤＡＭＰ
３も同様の回路を有している。
ンとＭＯＳトランジスタＭＮ０１のドレイン及びＭＯＳ
トランジスタＭＮ０２のドレイン及びＭＯＳトランジス
タＭＮ０３のゲートとが各々互いに接続されており、Ｍ
ＯＳトランジスタＭＰ０２のドレイン及びゲートとＭＯ
ＳトランジスタＭＮ０３のドレインとＭＯＳトランジス
タＭＮ０５のゲートが互いに接続され、ＭＯＳトランジ
スタＭＰ０３のドレインとＭＯＳトランジスタＭＮ０５
のドレインはインバータ回路ＩＶ０２の入力側に接続さ
れている。ＭＯＳトランジスタＭＰ０５のドレイン及び
ゲートとＭＯＳトランジスタＭＮ０７のドレインとＭＯ
ＳトランジスタＭＮ０６のゲートとが互いに接続されて
いる。ＭＯＳトランジスタＭＰ０６のドレインとＭＯＳ
トランジスタＭＮ０９及びＭＮ１０のドレインとＭＯＳ
トランジスタＭＮ０７のゲートが互いに接続されてい
る。更にＭＯＳトランジスタＭＮ０７のソース、ＭＯＳ
トランジスタＭＮ０８のドレイン及びＭＯＳトランジス
タＭＮ０９のゲートが互いに接続されている。ゲートＥ
ＸＯＲの出力信号はインバータ回路ＩＶ０３の入力側に
接続されており、インバータ回路ＩＶ０３の出力信号は
ゲートＡＮＤ０２の入力側に入力されている。以上が回
路ＤＡＭＰ１の構成であるが回路ＤＡＭＰ２，ＤＡＭＰ
３も同様の回路を有している。
【００４０】図３で入力端子ＲＤはインバータ回路ＩＶ
０１の入力及び回路ＤＡＭＰ１のＭＯＳトランジスタＭ
Ｎ０４のゲート及び回路ＤＡＭＰ２及び回路ＤＡＭＰ３
に接続され、インバータ回路ＩＶ０１の出力ＲＤＶはＭ
Ｐ０１のゲート及びＭＯＳトランジスタＭＮ０１のゲー
トと回路ＤＡＭＰ１のＭＰ０６のゲート及びＭＯＳトラ
ンジスタＭＮ１０のゲートと回路ＤＡＭＰ２と回路ＤＡ
ＭＰ３に接続されている。メモリ読みだしデータ入力端
子ＤＢＵＳはＭＯＳトランジスタＭＮ０２のゲート及び
ＭＯＳトランジスタＭＮ０３のソースに接続されてお
り、第１のデータ出力端子ＤＯ１はゲートＡＮＤ０１の
出力に、第２のデータ出力端子ＤＯ２はゲートＡＮＤ０
２の出力に接続されている。ＳＯ１は回路ＤＡＭＰ０１
のインバータ回路ＩＶ０２の出力でありＥＸＯＲの入力
となっており、出力信号線ＳＯ２は回路ＤＡＭＰ２でイ
ンバータ回路ＩＶ０２に対応した出力でありゲートＡＮ
Ｄ０１の入力及びＥＸＯＲの入力となっており、出力信
号線ＳＯ３はＤＡＭＰ３でインバータ回路ＩＶ０２に対
応した出力でありゲートＡＮＤ０１及びゲートＡＮＤ０
２の入力となっている。ＲＥＦ１は回路ＤＡＭＰ１のＭ
ＯＳトランジスタＭＮ０８のソースとリファレンス用メ
モリセルＲＣＥＬＬ１のドレイン部分に接続されてお
り、ＲＥＦ２は回路ＤＡＭＰ２でＭＯＳトランジスタＭ
Ｎ０８のソースに相当する部分とＣＥＬＬ２のドレイン
部分に接続されており、ＲＥＦ３は回路ＤＡＭＰ３でＭ
ＯＳトランジスタＭＮ０８のソースに相当する部分とリ
ファレンス用メモリセルＲＣＥＬＬ３のドレイン部分に
接続されている。Ｎ３０は接地ノードであり、インバー
タ回路及び論理積及び排他的論理和の接地ノードと、Ｍ
ＯＳトランジスタＭＮ０１，ＭＮ０２，ＭＮ０４，ＭＮ
０９，ＭＮ１０のソース端子とリファレンス用メモリセ
ルＲＣＥＬ１，ＲＣＥＬ２，ＲＣＥＬ３のソース部分に
接続されており、Ｎ３１は電源ノードであり、インバー
タ回路及び論理積及び排他的論理和の電源ノードと、Ｍ
Ｐ０１，ＭＰ０２，ＭＰ０３，ＭＰ０４，ＭＰ０５，Ｍ
Ｐ０６のソース及びＭＯＳトランジスタＭＮ０８のゲー
トに接続されている。
０１の入力及び回路ＤＡＭＰ１のＭＯＳトランジスタＭ
Ｎ０４のゲート及び回路ＤＡＭＰ２及び回路ＤＡＭＰ３
に接続され、インバータ回路ＩＶ０１の出力ＲＤＶはＭ
Ｐ０１のゲート及びＭＯＳトランジスタＭＮ０１のゲー
トと回路ＤＡＭＰ１のＭＰ０６のゲート及びＭＯＳトラ
ンジスタＭＮ１０のゲートと回路ＤＡＭＰ２と回路ＤＡ
ＭＰ３に接続されている。メモリ読みだしデータ入力端
子ＤＢＵＳはＭＯＳトランジスタＭＮ０２のゲート及び
ＭＯＳトランジスタＭＮ０３のソースに接続されてお
り、第１のデータ出力端子ＤＯ１はゲートＡＮＤ０１の
出力に、第２のデータ出力端子ＤＯ２はゲートＡＮＤ０
２の出力に接続されている。ＳＯ１は回路ＤＡＭＰ０１
のインバータ回路ＩＶ０２の出力でありＥＸＯＲの入力
となっており、出力信号線ＳＯ２は回路ＤＡＭＰ２でイ
ンバータ回路ＩＶ０２に対応した出力でありゲートＡＮ
Ｄ０１の入力及びＥＸＯＲの入力となっており、出力信
号線ＳＯ３はＤＡＭＰ３でインバータ回路ＩＶ０２に対
応した出力でありゲートＡＮＤ０１及びゲートＡＮＤ０
２の入力となっている。ＲＥＦ１は回路ＤＡＭＰ１のＭ
ＯＳトランジスタＭＮ０８のソースとリファレンス用メ
モリセルＲＣＥＬＬ１のドレイン部分に接続されてお
り、ＲＥＦ２は回路ＤＡＭＰ２でＭＯＳトランジスタＭ
Ｎ０８のソースに相当する部分とＣＥＬＬ２のドレイン
部分に接続されており、ＲＥＦ３は回路ＤＡＭＰ３でＭ
ＯＳトランジスタＭＮ０８のソースに相当する部分とリ
ファレンス用メモリセルＲＣＥＬＬ３のドレイン部分に
接続されている。Ｎ３０は接地ノードであり、インバー
タ回路及び論理積及び排他的論理和の接地ノードと、Ｍ
ＯＳトランジスタＭＮ０１，ＭＮ０２，ＭＮ０４，ＭＮ
０９，ＭＮ１０のソース端子とリファレンス用メモリセ
ルＲＣＥＬ１，ＲＣＥＬ２，ＲＣＥＬ３のソース部分に
接続されており、Ｎ３１は電源ノードであり、インバー
タ回路及び論理積及び排他的論理和の電源ノードと、Ｍ
Ｐ０１，ＭＰ０２，ＭＰ０３，ＭＰ０４，ＭＰ０５，Ｍ
Ｐ０６のソース及びＭＯＳトランジスタＭＮ０８のゲー
トに接続されている。
【００４１】図３の読みだし信号入力端子ＲＤは図１の
１４９に、メモリ読みだしデータ入力端子ＤＢＵＳは図
１の１８５に、第１のデータ出力端子ＤＯ１は図１の１
８４に、第２のデータ出力端子ＤＯ２は図１の１８６に
対応する。読みだしモードになると読みだし信号入力端
子ＲＤはハイ電圧となり、データ入力端子ＤＢＵＳは選
択したメモリセルの行線と同一電位になる。ＲＤＶはロ
ー電圧となるので、ＭＯＳトランジスタＭＰ０１はオン
状態となり、ＭＯＳトランジスタＭＮ０１はオフ状態と
なり、Ｎ２０の電圧は０Ｖから上昇する。
１４９に、メモリ読みだしデータ入力端子ＤＢＵＳは図
１の１８５に、第１のデータ出力端子ＤＯ１は図１の１
８４に、第２のデータ出力端子ＤＯ２は図１の１８６に
対応する。読みだしモードになると読みだし信号入力端
子ＲＤはハイ電圧となり、データ入力端子ＤＢＵＳは選
択したメモリセルの行線と同一電位になる。ＲＤＶはロ
ー電圧となるので、ＭＯＳトランジスタＭＰ０１はオン
状態となり、ＭＯＳトランジスタＭＮ０１はオフ状態と
なり、Ｎ２０の電圧は０Ｖから上昇する。
【００４２】Ｎ２０の電圧が上昇するとＭＯＳトランジ
スタＭＮ０３がオン状態となり、メモリ読みだしデータ
入力端子ＤＢＵＳはＮ２０からＭＯＳトランジスタＭＮ
０３のしきい値を引いた電圧となる。しかし、メモリ読
みだしデータ入力端子ＤＢＵＳの電圧がＭＯＳトランジ
スタＭＮ０２のしきい値より高くなると、ＭＯＳトラン
ジスタＭＮ０２がオン状態となり、メモリ読みだしデー
タ入力端子ＤＢＵＳの電位上昇を抑制する。従って読み
だし信号入力端子ＲＤがハイになることによりメモリ読
みだしデータ入力端子ＤＢＵＳには０Ｖと電源電圧との
中間値近傍、例えば２Ｖになる。この時読みだすメモリ
セルがオン状態であれば、メモリ読みだしデータ入力端
子ＤＢＵＳからメモリセルのソースに向けて電流が流れ
メモリ読みだしデータ入力端子ＤＢＵＳの電位は若干下
がる（例えば１. ８Ｖ）。この為の電流供給はＭＯＳト
ランジスタＭＰ０２を経由して行なわれるので、ＭＰ０
２のトランジスタサイズを適切に選ぶことによりＮ２１
の電圧は、メモリ読みだしデータ入力端子ＤＢＵＳに比
べ大きく低下（例えば４. ２Ｖから３. ５Ｖになる）す
る。また、Ｎ２１の電圧は当然メモリセルが流す電流量
の大きさにも比例するので、ＭＯＳトランジスタＭＰ０
１及びＭＯＳトランジスタＭＮ０２及びＭＯＳトランジ
スタＭＮ０３及びＭＰ０２はメモリ読みだしデータ入力
端子ＤＢＵＳの電位変動を増幅していることになる。Ｍ
ＯＳトランジスタＭＰ０３及びＭＰ０４及びＭＯＳトラ
ンジスタＭＮ０５及びＭＮ０６及びＭＮ０４は差動増幅
器であり、Ｎ２１及びＮ２２が差動入力である。ＭＯＳ
トランジスタＭＰ０５，ＭＰ０６，ＭＮ０７，ＭＮ０
９，ＭＮ１０はＭＯＳトランジスタＭＰ０２，ＭＰ０
１，ＭＮ０３，ＭＮ０２，ＭＮ０１と相似の回路であ
り、ＲＥＦ１に対しメモリ読みだしデータ入力端子ＤＢ
ＵＳと同様な動きをする。
スタＭＮ０３がオン状態となり、メモリ読みだしデータ
入力端子ＤＢＵＳはＮ２０からＭＯＳトランジスタＭＮ
０３のしきい値を引いた電圧となる。しかし、メモリ読
みだしデータ入力端子ＤＢＵＳの電圧がＭＯＳトランジ
スタＭＮ０２のしきい値より高くなると、ＭＯＳトラン
ジスタＭＮ０２がオン状態となり、メモリ読みだしデー
タ入力端子ＤＢＵＳの電位上昇を抑制する。従って読み
だし信号入力端子ＲＤがハイになることによりメモリ読
みだしデータ入力端子ＤＢＵＳには０Ｖと電源電圧との
中間値近傍、例えば２Ｖになる。この時読みだすメモリ
セルがオン状態であれば、メモリ読みだしデータ入力端
子ＤＢＵＳからメモリセルのソースに向けて電流が流れ
メモリ読みだしデータ入力端子ＤＢＵＳの電位は若干下
がる（例えば１. ８Ｖ）。この為の電流供給はＭＯＳト
ランジスタＭＰ０２を経由して行なわれるので、ＭＰ０
２のトランジスタサイズを適切に選ぶことによりＮ２１
の電圧は、メモリ読みだしデータ入力端子ＤＢＵＳに比
べ大きく低下（例えば４. ２Ｖから３. ５Ｖになる）す
る。また、Ｎ２１の電圧は当然メモリセルが流す電流量
の大きさにも比例するので、ＭＯＳトランジスタＭＰ０
１及びＭＯＳトランジスタＭＮ０２及びＭＯＳトランジ
スタＭＮ０３及びＭＰ０２はメモリ読みだしデータ入力
端子ＤＢＵＳの電位変動を増幅していることになる。Ｍ
ＯＳトランジスタＭＰ０３及びＭＰ０４及びＭＯＳトラ
ンジスタＭＮ０５及びＭＮ０６及びＭＮ０４は差動増幅
器であり、Ｎ２１及びＮ２２が差動入力である。ＭＯＳ
トランジスタＭＰ０５，ＭＰ０６，ＭＮ０７，ＭＮ０
９，ＭＮ１０はＭＯＳトランジスタＭＰ０２，ＭＰ０
１，ＭＮ０３，ＭＮ０２，ＭＮ０１と相似の回路であ
り、ＲＥＦ１に対しメモリ読みだしデータ入力端子ＤＢ
ＵＳと同様な動きをする。
【００４３】読みだすメモリセルのしきい値が例えば
１. ５Ｖであり、リファレンスセルＲＣＥＬ１のしきい
値が例えば２. ５Ｖ、リファレンス用メモリセルＲＣＥ
Ｌ２のしきい値が０. ５Ｖ、リファレンス用メモリセル
ＲＣＥＬ３のしきい値が−１.５Ｖであるとした場合、
ＲＥＦ３の電圧＜ＲＥＦ２の電圧＜メモリ読みだしデー
タ入力端子ＤＢＵＳの電圧＜ＲＥＦ１の電圧となり回路
ＤＡＭＰ１の出力信号線ＳＯ１はロー電圧、回路ＤＡＭ
Ｐ２の出力信号線ＳＯ２はハイ電圧、ＤＡＭＰ３の出力
信号線ＳＯ３はハイ電圧となる。なお、リファレンス用
のメモリセルのしきい値はあらかじめテストモード等で
設定しておくものとし本実施例では詳述しない。この結
果、第１のデータ出力端子ＤＯ１はハイ電圧、第２のデ
ータ出力端子ＤＯ２はロー電圧となる。同様にメモリセ
ルのしきい値が３. ５Ｖの場合第１のデータ出力端子Ｄ
Ｏ１の出力がハイ電圧、第２のデータ出力端子ＤＯ２の
出力がハイ電圧となり、メモリセルのしきい値が−０.
５Ｖの場合第１のデータ出力端子ＤＯ１の出力がロー電
圧、第２のデータ出力端子ＤＯ２の出力がハイ電圧とな
り、メモリセルのしきい値が−２. ５Ｖの場合第１のデ
ータ出力端子ＤＯ１の出力がロー電圧、第２のデータ出
力端子ＤＯ２の出力がロー電圧となり、メモリセルの記
憶データを首尾よく読みだすことができる。
１. ５Ｖであり、リファレンスセルＲＣＥＬ１のしきい
値が例えば２. ５Ｖ、リファレンス用メモリセルＲＣＥ
Ｌ２のしきい値が０. ５Ｖ、リファレンス用メモリセル
ＲＣＥＬ３のしきい値が−１.５Ｖであるとした場合、
ＲＥＦ３の電圧＜ＲＥＦ２の電圧＜メモリ読みだしデー
タ入力端子ＤＢＵＳの電圧＜ＲＥＦ１の電圧となり回路
ＤＡＭＰ１の出力信号線ＳＯ１はロー電圧、回路ＤＡＭ
Ｐ２の出力信号線ＳＯ２はハイ電圧、ＤＡＭＰ３の出力
信号線ＳＯ３はハイ電圧となる。なお、リファレンス用
のメモリセルのしきい値はあらかじめテストモード等で
設定しておくものとし本実施例では詳述しない。この結
果、第１のデータ出力端子ＤＯ１はハイ電圧、第２のデ
ータ出力端子ＤＯ２はロー電圧となる。同様にメモリセ
ルのしきい値が３. ５Ｖの場合第１のデータ出力端子Ｄ
Ｏ１の出力がハイ電圧、第２のデータ出力端子ＤＯ２の
出力がハイ電圧となり、メモリセルのしきい値が−０.
５Ｖの場合第１のデータ出力端子ＤＯ１の出力がロー電
圧、第２のデータ出力端子ＤＯ２の出力がハイ電圧とな
り、メモリセルのしきい値が−２. ５Ｖの場合第１のデ
ータ出力端子ＤＯ１の出力がロー電圧、第２のデータ出
力端子ＤＯ２の出力がロー電圧となり、メモリセルの記
憶データを首尾よく読みだすことができる。
【００４４】図４に示す従来の技術ではメモリセル３２
個に対し４本のアドレス入力と２本の出力となっている
が、上記の本実施例は図１に示すように、メモリセル３
２個に対し５本のアドレス入力と２本の出力となってい
る。したがって、本実施例によれば、従来と同一のメモ
リセル個数に対し２倍以上のデータを記憶させ読みだす
ことができ、半導体メモリの大容量化が従来技術に比べ
飛躍的に実現できる。さらに、同一記憶容量で比べれば
本実施例のメモリセル数は半分以下にできる為、集積回
路化したときのチップ面積が半分程度と大幅に小さくな
り、コスト低減の効果が顕著である。
個に対し４本のアドレス入力と２本の出力となっている
が、上記の本実施例は図１に示すように、メモリセル３
２個に対し５本のアドレス入力と２本の出力となってい
る。したがって、本実施例によれば、従来と同一のメモ
リセル個数に対し２倍以上のデータを記憶させ読みだす
ことができ、半導体メモリの大容量化が従来技術に比べ
飛躍的に実現できる。さらに、同一記憶容量で比べれば
本実施例のメモリセル数は半分以下にできる為、集積回
路化したときのチップ面積が半分程度と大幅に小さくな
り、コスト低減の効果が顕著である。
【００４５】以上本実施例を説明したが、本発明の主旨
から逸脱しない他の実施例も容易に考えうる。例えば、
本実施例においては、プログラム時のプログラム電圧値
はプログラム回路において発生させたが、これを高電圧
／発生制御回路やその他の回路に含ませてもよい。また
本実施例では、センス回路にリファレンス用メモリセル
を含ませたが、これをマトリクス状に配置されたメモリ
セルの一部分に含ませてもなんら問題はない。また本実
施例は説明の為、メモリセルに４値のしきい値をもたせ
たが、これ以上であっても無論良い。
から逸脱しない他の実施例も容易に考えうる。例えば、
本実施例においては、プログラム時のプログラム電圧値
はプログラム回路において発生させたが、これを高電圧
／発生制御回路やその他の回路に含ませてもよい。また
本実施例では、センス回路にリファレンス用メモリセル
を含ませたが、これをマトリクス状に配置されたメモリ
セルの一部分に含ませてもなんら問題はない。また本実
施例は説明の為、メモリセルに４値のしきい値をもたせ
たが、これ以上であっても無論良い。
【００４６】更に本実施例のＥＥＰＲＯＭの機能は説明
の為簡略化されており、これに他の機能が加わっても本
発明の有効性は失われない。例えば、プログラム後のベ
リファイモード等を容易に追加することができよう。
の為簡略化されており、これに他の機能が加わっても本
発明の有効性は失われない。例えば、プログラム後のベ
リファイモード等を容易に追加することができよう。
【００４７】また、本実施例でのメモリセルは、フロー
ティングゲートを有するトランジスタとセレクトトラン
ジスタを含んでいるが、これに限定されるものではな
く、プログラム時においてプログラム電圧値により、メ
モリセルのしきい値を比例関係をもって可変できる構造
であれば良い。
ティングゲートを有するトランジスタとセレクトトラン
ジスタを含んでいるが、これに限定されるものではな
く、プログラム時においてプログラム電圧値により、メ
モリセルのしきい値を比例関係をもって可変できる構造
であれば良い。
【００４８】以上説明したように本実施例によれば、従
来と同一のメモリセル個数に対し２倍以上のデータを記
憶させ読みだすことができ、半導体メモリの大容量化が
従来技術に比べ飛躍的に実現できる。さらに、同一記憶
容量で比べれば本発明のメモリセル数は半分以下にでき
る為、集積回路化したときのチップ面積が半分程度と大
幅に小さくなり、コスト低減の効果が顕著である。
来と同一のメモリセル個数に対し２倍以上のデータを記
憶させ読みだすことができ、半導体メモリの大容量化が
従来技術に比べ飛躍的に実現できる。さらに、同一記憶
容量で比べれば本発明のメモリセル数は半分以下にでき
る為、集積回路化したときのチップ面積が半分程度と大
幅に小さくなり、コスト低減の効果が顕著である。
【００４９】さらに本実施例では上記効果を実現しつ
つ、外部接続端子は従来ＥＥＰＲＯＭとの互換性を有し
ており、従来技術に対しての機能の削減や、本発明を盛
り込む為の新たな端子の追加も必要ないという利点があ
る。これは本発明ではプログラム回路及びセンス回路に
複数のデータ入出力端子から並行にデータをアクセスで
きるよう構成してある為である。
つ、外部接続端子は従来ＥＥＰＲＯＭとの互換性を有し
ており、従来技術に対しての機能の削減や、本発明を盛
り込む為の新たな端子の追加も必要ないという利点があ
る。これは本発明ではプログラム回路及びセンス回路に
複数のデータ入出力端子から並行にデータをアクセスで
きるよう構成してある為である。
【００５０】さらに本発明のセンス回路は、複数でかつ
しきい値の異なるリファレンス用メモリセルを備え、前
記リファレンスメモリセルと読みだすメモリセルとの比
較を行なうことにより、精度の高い読みだしを実現でき
る。例えば他のセンス方式として、メモリセルに流れる
電流の絶対値を、負荷トランジスタ等で検出する方法が
考えられるが、この方式によれば、メモリセルの電流値
が製造バラツキにより安定していない場合、うまく検出
できないことが予想される。これに対し本発明のセンス
回路は電流の絶対値による比較は行なわず、リファレン
スセルとの相対値で比較するので前記の問題はなく、結
果的に検知精度を高くすることができる。
しきい値の異なるリファレンス用メモリセルを備え、前
記リファレンスメモリセルと読みだすメモリセルとの比
較を行なうことにより、精度の高い読みだしを実現でき
る。例えば他のセンス方式として、メモリセルに流れる
電流の絶対値を、負荷トランジスタ等で検出する方法が
考えられるが、この方式によれば、メモリセルの電流値
が製造バラツキにより安定していない場合、うまく検出
できないことが予想される。これに対し本発明のセンス
回路は電流の絶対値による比較は行なわず、リファレン
スセルとの相対値で比較するので前記の問題はなく、結
果的に検知精度を高くすることができる。
【００５１】次に、本発明の第２の実施例を説明する。
第１の実施例ではプログラムモード時に少なくとも４種
類の互いに異なる電圧値の信号を発生し、メモリセルに
記憶していたが、本実施例では少なくとも４種類の互い
に異なるプログラム電圧時間幅を持つ信号を発生し、メ
モリセルに記憶する。
第１の実施例ではプログラムモード時に少なくとも４種
類の互いに異なる電圧値の信号を発生し、メモリセルに
記憶していたが、本実施例では少なくとも４種類の互い
に異なるプログラム電圧時間幅を持つ信号を発生し、メ
モリセルに記憶する。
【００５２】本実施例では図１の中のプログラム回路１
２０のみが異なり他は、第１の実施例と同じである。本
実施例のプログラム回路１２０’を図５に示して説明す
る。
２０のみが異なり他は、第１の実施例と同じである。本
実施例のプログラム回路１２０’を図５に示して説明す
る。
【００５３】図５でＤＩ１は第１のデータ入力端子、Ｄ
Ｉ２は第２のデータ入力端子、ＶＰＰＸは高電圧入力端
子、ＰＲＧはプログラムイネーブル信号入力端子、ＶＰ
ＲＧはプログラム電圧出力端子である。ＯＳＣはオシレ
ータであり例えば１メガヘルツ程度の発振周期を有す
る。ＤＶＴ１，ＤＶＴ２，ＤＶＴ３は分周回路であり、
ＤＶＴ１は例えば１０分の１分周回路を３段直列に接続
したもの（即ち１０００分の１分周回路）であり、ＤＶ
Ｔ２は例えば２分の１分周回路であり、ＤＶＴ３は例え
ば１０分の１分周回路であり、ＤＶＴ４は例えば１０分
の１分周回路である。ＨＶＳＷ’は高電圧変換回路であ
り、ＤＣはデコーダ回路であり、ＩＶ１はインバータ回
路であり、トランスファーゲートＸＦ３及びＸＦ２及び
ＸＦ１及びＸＦ０はトランスファー（転送）ゲートであ
る。
Ｉ２は第２のデータ入力端子、ＶＰＰＸは高電圧入力端
子、ＰＲＧはプログラムイネーブル信号入力端子、ＶＰ
ＲＧはプログラム電圧出力端子である。ＯＳＣはオシレ
ータであり例えば１メガヘルツ程度の発振周期を有す
る。ＤＶＴ１，ＤＶＴ２，ＤＶＴ３は分周回路であり、
ＤＶＴ１は例えば１０分の１分周回路を３段直列に接続
したもの（即ち１０００分の１分周回路）であり、ＤＶ
Ｔ２は例えば２分の１分周回路であり、ＤＶＴ３は例え
ば１０分の１分周回路であり、ＤＶＴ４は例えば１０分
の１分周回路である。ＨＶＳＷ’は高電圧変換回路であ
り、ＤＣはデコーダ回路であり、ＩＶ１はインバータ回
路であり、トランスファーゲートＸＦ３及びＸＦ２及び
ＸＦ１及びＸＦ０はトランスファー（転送）ゲートであ
る。
【００５４】図５で信号線Ｎ１はオシレータＯＳＣの出
力を分周回路ＤＶＴ１へ伝える。信号線Ｎ２は分周回路
ＤＶＴ１から分周回路ＤＶＴ２へ出力を伝える信号線で
ある。信号線Ｎ７は分周回路ＤＶＴ２の出力を分周回路
ＤＶＴ３及びトランスファーゲートＸＦ３の入力へ伝え
る。信号線Ｎ８は分周回路ＤＶＴ３の出力を分周回路Ｄ
ＶＴ４とトランスファーゲートＸＦ２の入力へ伝える。
信号線Ｎ９は分周回路ＤＶＴ４の出力をトランスファー
ゲートＸＦ１の入力へ伝える。信号線Ｎ３はデコーダ回
路ＤＣの出力をインバータ回路ＩＶ１の入力へ伝える。
信号線Ｎ４はデコーダ回路ＤＣの出力をトランスファー
ゲートＸＦ３の制御入力へ伝える。信号線Ｎ５はデコー
ダ回路ＤＣの出力をトランスファーゲートＸＦ２の制御
入力へ伝える。信号線Ｎ６はデコーダ回路ＤＣの出力を
トランスファーゲートＸＦ１の制御入力へ伝える。信号
線Ｎ８はＳＨＲＧ３の出力をトランスファーゲートＸＦ
３の入力へ伝える。信号線Ｎ１１はインバータ回路ＩＶ
１の出力を高電圧変換回路ＨＶＳＷ’の制御入力へ伝え
る。信号線Ｎ１０はトランスファーゲートＸＦ１，トラ
ンスファーゲートＸＦ２，トランスファーゲートＸＦ３
の出力を高電圧変換回路ＨＶＳＷ’の入力へ伝える。プ
ログラムイネーブル信号入力端子ＰＲＧはオシレータＯ
ＳＣ，分周回路ＤＶＴ１，ＤＶＴ２，ＤＶＴ３，ＤＶＴ
４，高電圧変換回路ＨＶＳＷ’に接続されている。第１
のデータ入力端子ＤＩ１及び第２のデータ入力端子ＤＩ
２はデコーダ回路ＤＣに接続され、高電圧入力端子ＶＰ
ＰＸの出力は高電圧変換回路ＨＶＳＷ’に接続され、プ
ログラム電圧出力端子ＶＰＲＧは高電圧変換回路ＨＶＳ
Ｗ’よりの出力端子である。図５の第１のデータ入力端
子ＤＩ１は図１の信号線１８３に、第２のデータ入力端
子ＤＩ２は図１の信号線１８７に、高電圧入力端子ＶＰ
ＰＸは図１の信号線１５６に、プログラムイネーブル信
号入力端子ＰＲＧは図１の信号線１５０に、プログラム
電圧出力端子ＶＰＲＧは図１の信号線１８５に接続され
ている。
力を分周回路ＤＶＴ１へ伝える。信号線Ｎ２は分周回路
ＤＶＴ１から分周回路ＤＶＴ２へ出力を伝える信号線で
ある。信号線Ｎ７は分周回路ＤＶＴ２の出力を分周回路
ＤＶＴ３及びトランスファーゲートＸＦ３の入力へ伝え
る。信号線Ｎ８は分周回路ＤＶＴ３の出力を分周回路Ｄ
ＶＴ４とトランスファーゲートＸＦ２の入力へ伝える。
信号線Ｎ９は分周回路ＤＶＴ４の出力をトランスファー
ゲートＸＦ１の入力へ伝える。信号線Ｎ３はデコーダ回
路ＤＣの出力をインバータ回路ＩＶ１の入力へ伝える。
信号線Ｎ４はデコーダ回路ＤＣの出力をトランスファー
ゲートＸＦ３の制御入力へ伝える。信号線Ｎ５はデコー
ダ回路ＤＣの出力をトランスファーゲートＸＦ２の制御
入力へ伝える。信号線Ｎ６はデコーダ回路ＤＣの出力を
トランスファーゲートＸＦ１の制御入力へ伝える。信号
線Ｎ８はＳＨＲＧ３の出力をトランスファーゲートＸＦ
３の入力へ伝える。信号線Ｎ１１はインバータ回路ＩＶ
１の出力を高電圧変換回路ＨＶＳＷ’の制御入力へ伝え
る。信号線Ｎ１０はトランスファーゲートＸＦ１，トラ
ンスファーゲートＸＦ２，トランスファーゲートＸＦ３
の出力を高電圧変換回路ＨＶＳＷ’の入力へ伝える。プ
ログラムイネーブル信号入力端子ＰＲＧはオシレータＯ
ＳＣ，分周回路ＤＶＴ１，ＤＶＴ２，ＤＶＴ３，ＤＶＴ
４，高電圧変換回路ＨＶＳＷ’に接続されている。第１
のデータ入力端子ＤＩ１及び第２のデータ入力端子ＤＩ
２はデコーダ回路ＤＣに接続され、高電圧入力端子ＶＰ
ＰＸの出力は高電圧変換回路ＨＶＳＷ’に接続され、プ
ログラム電圧出力端子ＶＰＲＧは高電圧変換回路ＨＶＳ
Ｗ’よりの出力端子である。図５の第１のデータ入力端
子ＤＩ１は図１の信号線１８３に、第２のデータ入力端
子ＤＩ２は図１の信号線１８７に、高電圧入力端子ＶＰ
ＰＸは図１の信号線１５６に、プログラムイネーブル信
号入力端子ＰＲＧは図１の信号線１５０に、プログラム
電圧出力端子ＶＰＲＧは図１の信号線１８５に接続され
ている。
【００５５】図５の動作を図６のタイミングチャートを
用いて説明する。図６は各ノードの電圧を時系列的に並
べたものであり、第１のデータ入力端子ＤＩ１にロー電
圧、第２のデータ入力端子ＤＩ２にハイ電圧を入力した
場合を示してある。まず、プログラムイネーブル信号入
力端子ＰＲＧはデコーダ回路ＤＣを除く全ての回路のイ
ネーブル信号となっており、これがロー電圧からハイ電
圧となることにより、オシレータＯＳＣが発振を開始
し、分周回路ＤＶＴ１，ＤＶＴ２，ＤＶＴ３，ＤＶＴ４
が分周を開始し、高電圧変換回路ＨＶＳＷ’が活性化さ
れる。プログラムイネーブル信号入力端子ＰＲＧがハイ
電圧になると同時に第１のデータ入力端子ＤＩ１及び第
２のデータ入力端子ＤＩ２にデータが入力され、高電圧
入力端子ＶＰＰＸの電圧が電源電圧から高電圧（例えば
２２Ｖ）となる。信号線Ｎ１上の信号の周期が１マイク
ロ秒とすると、分周回路ＤＶＴにより千分の１分周され
て信号線２上の信号の周期は１ミリ秒となる。デコーダ
回路ＤＣにより第１のデータ入力端子ＤＩ１，第２のデ
ータ入力端子ＤＩ２はデコードされ、信号線Ｎ３がロ
ー、信号線Ｎ５がハイ、信号線Ｎ４がロー、信号線Ｎ６
がローとなる。分周回路ＤＶＴ１，ＤＶＴ２，ＤＶＴ
３，ＤＶＴ４は例えばＤタイプのフリップフロップで構
成され、リセット機能つきで同期クロック動作の後縁ト
リガタイプを例えば使用する。信号線Ｎ１，Ｎ２，Ｎ
７，Ｎ８は各々分周回路ＤＶＴ１，ＤＶＴ２，ＤＶＴ
３，ＤＶＴ４のクロック端子に接続される。信号線Ｎ５
がハイで信号線Ｎ３及び信号線Ｎ４及び信号線Ｎ６がロ
ーであるので、信号線Ｎ１１はハイ、トランスファーゲ
ートＸＦ３，ＸＦ１は非導通状態で、トランスファーゲ
ートＸＦ２が導通状態となり、信号線Ｎ８の信号が信号
線Ｎ１０と電気的に接続される。各分周回路の出力パル
ス幅は例えば信号線Ｎ２上の信号が０.５ミリ秒の場
合、信号線Ｎ７上の信号は１ミリ秒、信号線Ｎ８上の信
号は１０ミリ秒、信号線Ｎ９上の信号は１００ミリ秒と
なる。第１のデータ入力端子ＤＩ１，第２のデータ入力
端子ＤＩ２へのデータ入力値に応じ、前記パルス幅の一
つが高電圧変換回路ＨＶＳＷ’の入力となる。また、信
号線Ｎ３がハイの場合は高電圧変換回路ＨＶＳＷ’は非
活性化されプログラムパルスは出力されない。高電圧変
換回路ＨＶＳＷ’は信号線Ｎ１０の電圧を高電圧に変換
する回路であり、プログラムイネーブル信号入力端子Ｐ
ＲＧがハイで信号線Ｎ３がハイである間は高電圧入力端
子ＶＰＰＸの電圧値がプログラム電圧出力端子ＶＰＲＧ
に出力される。従って、本動作説明によれば、第１のデ
ータ入力端子ＤＩ１がロー、第２のデータ入力端子ＤＩ
２がハイの場合、プログラム電圧出力端子ＶＰＲＧには
幅１００ミリ秒で高さが例えば２２Ｖのパルスが出力さ
れることになる。第１のデータ入力端子ＤＩ１，第２の
データ入力端子ＤＩ２に他のデータが入力された場合で
も同様の動作を行ない、データ値に応じたプログラムパ
ルス時間幅を作ることができる。
用いて説明する。図６は各ノードの電圧を時系列的に並
べたものであり、第１のデータ入力端子ＤＩ１にロー電
圧、第２のデータ入力端子ＤＩ２にハイ電圧を入力した
場合を示してある。まず、プログラムイネーブル信号入
力端子ＰＲＧはデコーダ回路ＤＣを除く全ての回路のイ
ネーブル信号となっており、これがロー電圧からハイ電
圧となることにより、オシレータＯＳＣが発振を開始
し、分周回路ＤＶＴ１，ＤＶＴ２，ＤＶＴ３，ＤＶＴ４
が分周を開始し、高電圧変換回路ＨＶＳＷ’が活性化さ
れる。プログラムイネーブル信号入力端子ＰＲＧがハイ
電圧になると同時に第１のデータ入力端子ＤＩ１及び第
２のデータ入力端子ＤＩ２にデータが入力され、高電圧
入力端子ＶＰＰＸの電圧が電源電圧から高電圧（例えば
２２Ｖ）となる。信号線Ｎ１上の信号の周期が１マイク
ロ秒とすると、分周回路ＤＶＴにより千分の１分周され
て信号線２上の信号の周期は１ミリ秒となる。デコーダ
回路ＤＣにより第１のデータ入力端子ＤＩ１，第２のデ
ータ入力端子ＤＩ２はデコードされ、信号線Ｎ３がロ
ー、信号線Ｎ５がハイ、信号線Ｎ４がロー、信号線Ｎ６
がローとなる。分周回路ＤＶＴ１，ＤＶＴ２，ＤＶＴ
３，ＤＶＴ４は例えばＤタイプのフリップフロップで構
成され、リセット機能つきで同期クロック動作の後縁ト
リガタイプを例えば使用する。信号線Ｎ１，Ｎ２，Ｎ
７，Ｎ８は各々分周回路ＤＶＴ１，ＤＶＴ２，ＤＶＴ
３，ＤＶＴ４のクロック端子に接続される。信号線Ｎ５
がハイで信号線Ｎ３及び信号線Ｎ４及び信号線Ｎ６がロ
ーであるので、信号線Ｎ１１はハイ、トランスファーゲ
ートＸＦ３，ＸＦ１は非導通状態で、トランスファーゲ
ートＸＦ２が導通状態となり、信号線Ｎ８の信号が信号
線Ｎ１０と電気的に接続される。各分周回路の出力パル
ス幅は例えば信号線Ｎ２上の信号が０.５ミリ秒の場
合、信号線Ｎ７上の信号は１ミリ秒、信号線Ｎ８上の信
号は１０ミリ秒、信号線Ｎ９上の信号は１００ミリ秒と
なる。第１のデータ入力端子ＤＩ１，第２のデータ入力
端子ＤＩ２へのデータ入力値に応じ、前記パルス幅の一
つが高電圧変換回路ＨＶＳＷ’の入力となる。また、信
号線Ｎ３がハイの場合は高電圧変換回路ＨＶＳＷ’は非
活性化されプログラムパルスは出力されない。高電圧変
換回路ＨＶＳＷ’は信号線Ｎ１０の電圧を高電圧に変換
する回路であり、プログラムイネーブル信号入力端子Ｐ
ＲＧがハイで信号線Ｎ３がハイである間は高電圧入力端
子ＶＰＰＸの電圧値がプログラム電圧出力端子ＶＰＲＧ
に出力される。従って、本動作説明によれば、第１のデ
ータ入力端子ＤＩ１がロー、第２のデータ入力端子ＤＩ
２がハイの場合、プログラム電圧出力端子ＶＰＲＧには
幅１００ミリ秒で高さが例えば２２Ｖのパルスが出力さ
れることになる。第１のデータ入力端子ＤＩ１，第２の
データ入力端子ＤＩ２に他のデータが入力された場合で
も同様の動作を行ない、データ値に応じたプログラムパ
ルス時間幅を作ることができる。
【００５６】尚、プログラムパルスの時間は必ずしも固
定ではなくてもよい。また、本実施例では各データ入力
間においてはパルス幅の対数と正比例の関係にあるが、
必ずしもこの関係が成立しなくても良く、メモリセルの
しきい値とデータ値との大小関係及び後述するリファレ
ンス用メモリセルとの大小関係を満足するものであれば
良い。
定ではなくてもよい。また、本実施例では各データ入力
間においてはパルス幅の対数と正比例の関係にあるが、
必ずしもこの関係が成立しなくても良く、メモリセルの
しきい値とデータ値との大小関係及び後述するリファレ
ンス用メモリセルとの大小関係を満足するものであれば
良い。
【００５７】次に、本発明の第３の実施例を説明する。
第１の実施例ではプログラムモード時に少なくとも４種
類の互いに異なる電圧値の信号を発生し、メモリセルに
記憶していたが、本実施例では少なくとも４種類の互い
に異なるプログラム電圧パルス列をつくりメモリセルに
記憶する。
第１の実施例ではプログラムモード時に少なくとも４種
類の互いに異なる電圧値の信号を発生し、メモリセルに
記憶していたが、本実施例では少なくとも４種類の互い
に異なるプログラム電圧パルス列をつくりメモリセルに
記憶する。
【００５８】本実施例では図１の中のプログラム回路１
２０のみが異なり他は、第１の実施例と同じである。本
実施例のプログラム回路１２０”を図７に示して説明す
る。
２０のみが異なり他は、第１の実施例と同じである。本
実施例のプログラム回路１２０”を図７に示して説明す
る。
【００５９】図７は図１のプログラム回路１２０につい
てより詳細に示したものである。図７でＤＩ１は第１の
データ入力端子、ＤＩ２は第２のデータ入力端子、ＶＰ
ＰＸは高電圧入力端子、ＰＲＧはプログラムイネーブル
信号入力端子、ＶＰＲＧはプログラム電圧出力端子であ
る。ＯＳＣはオシレータであり例えば１メガヘルツ程度
の発振周期を有する。ＤＶＴは分周回路であり例えば１
０分の１分周回路を３段直列に接続したもの（即ち１０
００分の１分周）である。ＰＰＬＳはプログラムパルス
のパルス回数を制御するパルス回数制御回路であり、Ｈ
ＶＳＷ’は高電圧変換回路であり、ＤＣはデコーダ回路
であり、ＳＨＲＧ３は３ビットのシフトレジスタ、ＳＨ
Ｇ２は２ビットのシフトレジスタ、ＳＨＲＧ１は１ビッ
トのシフトレジスタであり、ＢＦ１はバッファ回路であ
る。ＸＦ３及びＸＦ２及びＸＦ１及びＸＦ０はトランス
ファー（転送）ゲートである。
てより詳細に示したものである。図７でＤＩ１は第１の
データ入力端子、ＤＩ２は第２のデータ入力端子、ＶＰ
ＰＸは高電圧入力端子、ＰＲＧはプログラムイネーブル
信号入力端子、ＶＰＲＧはプログラム電圧出力端子であ
る。ＯＳＣはオシレータであり例えば１メガヘルツ程度
の発振周期を有する。ＤＶＴは分周回路であり例えば１
０分の１分周回路を３段直列に接続したもの（即ち１０
００分の１分周）である。ＰＰＬＳはプログラムパルス
のパルス回数を制御するパルス回数制御回路であり、Ｈ
ＶＳＷ’は高電圧変換回路であり、ＤＣはデコーダ回路
であり、ＳＨＲＧ３は３ビットのシフトレジスタ、ＳＨ
Ｇ２は２ビットのシフトレジスタ、ＳＨＲＧ１は１ビッ
トのシフトレジスタであり、ＢＦ１はバッファ回路であ
る。ＸＦ３及びＸＦ２及びＸＦ１及びＸＦ０はトランス
ファー（転送）ゲートである。
【００６０】図７で信号線Ｎ１はオシレータＯＳＣの出
力端子と分周回路ＤＶＴの入力端子を接続する。信号線
Ｎ２は分周回路ＤＶＴの出力端子とパルス回数制御回路
ＰＰＬＳ及びシフトレジスタＳＨＲＧ３，ＳＨＲＧ２，
ＳＨＲＧ１，バッファ回路ＢＦ１の入力端子を接続す
る。信号線Ｎ３はパルス回数制御回路ＰＰＬＳの出力端
子と高電圧変換回路ＨＶＳＷ’の入力端子を接続する。
信号線Ｎ４はデコーダ回路ＤＣの出力端子とシフトレジ
スタＳＨＲＧ３とトランスファーゲートＸＦ３の入力端
子を接続する。信号線Ｎ５はデコーダ回路ＤＣの出力端
子とシフトレジスタＳＨＲＧ２とトランスファーゲート
ＸＦ２の入力端子を接続する。信号線Ｎ６はデコーダ回
路ＤＣの出力端子とシフトレジスタＳＨＲＧ１とトラン
スファーゲートＸＦ１の入力端子を接続する。信号線Ｎ
７はデコーダ回路ＤＣの出力端子とバッファ回路ＢＦ１
とトランスファーゲートＸＦ０の入力端子を接続する。
信号線Ｎ８はシフトレジスタＳＨＲＧ３の出力端子とト
ランスファーゲートＸＦ３の入力端子を接続する。信号
線Ｎ９はシフトレジスタＳＨＲＧ２の出力端子とトラン
スファーゲートＸＦ２の入力端子を接続する。信号線Ｎ
１０はシフトレジスタＳＨＲＧ１の出力端子とトランス
ファーゲートＸＦ１の入力端子を接続する。信号線Ｎ１
１はバッファ回路ＢＦ１の出力端子とトランスファーゲ
ートＸＦ０の入力端子を接続する。信号線Ｎ１２はトラ
ンスファーゲートＸＦ０，ＸＦ１，ＸＦ２，ＸＦ３の出
力端子とパルス回数制御回路ＰＰＬＳの入力端子を接続
する。
力端子と分周回路ＤＶＴの入力端子を接続する。信号線
Ｎ２は分周回路ＤＶＴの出力端子とパルス回数制御回路
ＰＰＬＳ及びシフトレジスタＳＨＲＧ３，ＳＨＲＧ２，
ＳＨＲＧ１，バッファ回路ＢＦ１の入力端子を接続す
る。信号線Ｎ３はパルス回数制御回路ＰＰＬＳの出力端
子と高電圧変換回路ＨＶＳＷ’の入力端子を接続する。
信号線Ｎ４はデコーダ回路ＤＣの出力端子とシフトレジ
スタＳＨＲＧ３とトランスファーゲートＸＦ３の入力端
子を接続する。信号線Ｎ５はデコーダ回路ＤＣの出力端
子とシフトレジスタＳＨＲＧ２とトランスファーゲート
ＸＦ２の入力端子を接続する。信号線Ｎ６はデコーダ回
路ＤＣの出力端子とシフトレジスタＳＨＲＧ１とトラン
スファーゲートＸＦ１の入力端子を接続する。信号線Ｎ
７はデコーダ回路ＤＣの出力端子とバッファ回路ＢＦ１
とトランスファーゲートＸＦ０の入力端子を接続する。
信号線Ｎ８はシフトレジスタＳＨＲＧ３の出力端子とト
ランスファーゲートＸＦ３の入力端子を接続する。信号
線Ｎ９はシフトレジスタＳＨＲＧ２の出力端子とトラン
スファーゲートＸＦ２の入力端子を接続する。信号線Ｎ
１０はシフトレジスタＳＨＲＧ１の出力端子とトランス
ファーゲートＸＦ１の入力端子を接続する。信号線Ｎ１
１はバッファ回路ＢＦ１の出力端子とトランスファーゲ
ートＸＦ０の入力端子を接続する。信号線Ｎ１２はトラ
ンスファーゲートＸＦ０，ＸＦ１，ＸＦ２，ＸＦ３の出
力端子とパルス回数制御回路ＰＰＬＳの入力端子を接続
する。
【００６１】プログラムイネーブル信号入力端子ＰＲＧ
の信号はオシレータＯＳＣ，分周回路ＤＶＴ，パルス回
数制御回路ＰＰＬＳ，高電圧変換回路ＨＶＳＷ’，シフ
トレジスタＳＨＲＧ３，ＳＨＲＧ２，ＳＨＲＧ１及びバ
ッファ回路ＢＦ１に入力されており、第１のデータ入力
端子ＤＩ１及び第２のデータ入力端子ＤＩ２の入力信号
はデコーダ回路ＤＣに入力され、高電圧入力端子ＶＰＰ
Ｘの入力信号は高電圧変換回路ＨＶＳＷ’に入力され、
プログラム電圧端子出力端子ＶＰＲＧの出力信号は高電
圧変換回路ＨＶＳＷ’より出力されている。図７の第１
のデータ入力端子ＤＩ１は図１の信号線１８３に、第２
のデータ入力端子ＤＩ２は図１の信号線１８７に、高電
圧入力端子ＶＰＰＸは図１の信号線１５６に、プログラ
ムイネーブル信号入力端子ＰＲＧは図１の信号線１５０
に、プログラム電圧端子出力端子ＶＰＲＧは図１の信号
線１８５に接続されている。
の信号はオシレータＯＳＣ，分周回路ＤＶＴ，パルス回
数制御回路ＰＰＬＳ，高電圧変換回路ＨＶＳＷ’，シフ
トレジスタＳＨＲＧ３，ＳＨＲＧ２，ＳＨＲＧ１及びバ
ッファ回路ＢＦ１に入力されており、第１のデータ入力
端子ＤＩ１及び第２のデータ入力端子ＤＩ２の入力信号
はデコーダ回路ＤＣに入力され、高電圧入力端子ＶＰＰ
Ｘの入力信号は高電圧変換回路ＨＶＳＷ’に入力され、
プログラム電圧端子出力端子ＶＰＲＧの出力信号は高電
圧変換回路ＨＶＳＷ’より出力されている。図７の第１
のデータ入力端子ＤＩ１は図１の信号線１８３に、第２
のデータ入力端子ＤＩ２は図１の信号線１８７に、高電
圧入力端子ＶＰＰＸは図１の信号線１５６に、プログラ
ムイネーブル信号入力端子ＰＲＧは図１の信号線１５０
に、プログラム電圧端子出力端子ＶＰＲＧは図１の信号
線１８５に接続されている。
【００６２】次に図８のタイミングチャートを用いて動
作を説明する。図８は各ノードの電圧を時系列的に並べ
たものであり、第１のデータ入力端子ＤＩ１にロー電
圧、第２のデータ入力端子ＤＩ２にハイ電圧を入力した
場合を示してある。まず、プログラムイネーブル信号入
力端子ＰＲＧの信号はデコーダ回路ＤＣを除く全ての回
路のイネーブル信号となっており、これがロー電圧から
ハイ電圧となることにより、オシレータＯＳＣが発振を
開始し、分周回路ＤＶＴが分周を開始し、パルス回数制
御回路ＰＰＬＳ及び高電圧変換回路ＨＶＳＷ’が活性化
され、シフトレジスタ（ＳＨＲＧ３，ＳＨＲＧ２，ＳＨ
ＲＧ１）のリセット状態が解除される。プログラムイネ
ーブル信号入力端子ＰＲＧがハイ電圧になると同時に第
１、第２のデータ入力端子ＤＩ１、ＤＩ２にデータが入
力され、高電圧入力端子ＶＰＰＸの電圧が電源電圧から
高電圧（例えば２０Ｖ）となる。
作を説明する。図８は各ノードの電圧を時系列的に並べ
たものであり、第１のデータ入力端子ＤＩ１にロー電
圧、第２のデータ入力端子ＤＩ２にハイ電圧を入力した
場合を示してある。まず、プログラムイネーブル信号入
力端子ＰＲＧの信号はデコーダ回路ＤＣを除く全ての回
路のイネーブル信号となっており、これがロー電圧から
ハイ電圧となることにより、オシレータＯＳＣが発振を
開始し、分周回路ＤＶＴが分周を開始し、パルス回数制
御回路ＰＰＬＳ及び高電圧変換回路ＨＶＳＷ’が活性化
され、シフトレジスタ（ＳＨＲＧ３，ＳＨＲＧ２，ＳＨ
ＲＧ１）のリセット状態が解除される。プログラムイネ
ーブル信号入力端子ＰＲＧがハイ電圧になると同時に第
１、第２のデータ入力端子ＤＩ１、ＤＩ２にデータが入
力され、高電圧入力端子ＶＰＰＸの電圧が電源電圧から
高電圧（例えば２０Ｖ）となる。
【００６３】信号線Ｎ１上の信号の周期が１マイクロ秒
とすると、分周回路ＤＶＴにより千分の１分周されて信
号線Ｎ２上の信号の周期は１ミリ秒となる。
とすると、分周回路ＤＶＴにより千分の１分周されて信
号線Ｎ２上の信号の周期は１ミリ秒となる。
【００６４】デコーダ回路ＤＣにより第１のデータ入力
端子ＤＩ１，第２のデータ入力端子ＤＩ２はデコードさ
れ、信号線Ｎ４がロー、信号線Ｎ５がハイ、信号線Ｎ６
がロー、信号線Ｎ７がローとなる。信号線Ｎ４，Ｎ５，
Ｎ６上の信号は各々シフトレジスタＳＨＲＧ３，ＳＨＲ
Ｇ２，ＳＨＲＧ１のデータ入力となっている。シフトレ
ジスタＳＨＲＧ１〜ＳＨＲＧ３はＤタイプのフリップフ
ロップで構成され、リセット機能つきで同期クロック動
作の後縁トリガタイプを例えば使用する。分周回路ＤＶ
Ｔも同様にＤタイプのフリップフロップで構成されてい
る。信号線Ｎ２はシフトレジスタＳＨＲＧ１〜ＳＨＲＧ
３のクロック端子に入力される。信号線Ｎ５がハイで信
号線Ｎ４及びＮ６及びＮ７がローであるので、信号線Ｎ
２がクロック入力されても信号線Ｎ８，Ｎ１０，Ｎ１１
はローのままであり、信号線Ｎ９はＮ２が２クロック終
了した時点でハイ電圧になる。又、トランスファーゲー
トＸＦ３，ＸＦ１，ＸＦ０は信号線Ｎ８，Ｎ１０，Ｎ１
１がローであるので、非導通状態であり、トランスファ
ーゲートＸＦ２は信号線Ｎ５がハイであるので導通状態
となり、信号線Ｎ９が信号線Ｎ１２と電気的に接続され
る。
端子ＤＩ１，第２のデータ入力端子ＤＩ２はデコードさ
れ、信号線Ｎ４がロー、信号線Ｎ５がハイ、信号線Ｎ６
がロー、信号線Ｎ７がローとなる。信号線Ｎ４，Ｎ５，
Ｎ６上の信号は各々シフトレジスタＳＨＲＧ３，ＳＨＲ
Ｇ２，ＳＨＲＧ１のデータ入力となっている。シフトレ
ジスタＳＨＲＧ１〜ＳＨＲＧ３はＤタイプのフリップフ
ロップで構成され、リセット機能つきで同期クロック動
作の後縁トリガタイプを例えば使用する。分周回路ＤＶ
Ｔも同様にＤタイプのフリップフロップで構成されてい
る。信号線Ｎ２はシフトレジスタＳＨＲＧ１〜ＳＨＲＧ
３のクロック端子に入力される。信号線Ｎ５がハイで信
号線Ｎ４及びＮ６及びＮ７がローであるので、信号線Ｎ
２がクロック入力されても信号線Ｎ８，Ｎ１０，Ｎ１１
はローのままであり、信号線Ｎ９はＮ２が２クロック終
了した時点でハイ電圧になる。又、トランスファーゲー
トＸＦ３，ＸＦ１，ＸＦ０は信号線Ｎ８，Ｎ１０，Ｎ１
１がローであるので、非導通状態であり、トランスファ
ーゲートＸＦ２は信号線Ｎ５がハイであるので導通状態
となり、信号線Ｎ９が信号線Ｎ１２と電気的に接続され
る。
【００６５】信号線Ｎ１２上の信号はパルス回数制御回
路ＰＰＬＳ回路のリセット信号となっており、リセット
信号がくるまでは信号線Ｎ２へ入力信号をバッファして
信号線Ｎ３に出力している。従って信号線Ｎ３には、デ
ータ入力によりデコードされている２個のクロックパル
スが出力されることになる。高電圧変換回路ＨＶＳＷ’
は信号線Ｎ３の電圧を高電圧に変換する回路であり、プ
ログラムイネーブル信号入力端子ＰＲＧがハイで信号線
Ｎ３がハイである間は高電圧入力端子ＶＰＰＸの電圧値
をプログラム電圧出力端子ＶＰＲＧに出力する。従っ
て、本動作説明によれば、第１のデータ入力端子ＤＩ１
がロー、第２のデータ入力端子ＤＩ２がハイの場合、プ
ログラム電圧出力端子ＶＰＲＧには幅０. ５ミリ秒で高
さが例えば２０Ｖのパルスが２発出力されることにな
る。第１のデータ入力端子ＤＩ１，第２のデータ入力端
子ＤＩ２に他のデータが入力された場合でも同様の動作
を行ない、データ値に応じたプログラムパルス数を作る
ことができる。
路ＰＰＬＳ回路のリセット信号となっており、リセット
信号がくるまでは信号線Ｎ２へ入力信号をバッファして
信号線Ｎ３に出力している。従って信号線Ｎ３には、デ
ータ入力によりデコードされている２個のクロックパル
スが出力されることになる。高電圧変換回路ＨＶＳＷ’
は信号線Ｎ３の電圧を高電圧に変換する回路であり、プ
ログラムイネーブル信号入力端子ＰＲＧがハイで信号線
Ｎ３がハイである間は高電圧入力端子ＶＰＰＸの電圧値
をプログラム電圧出力端子ＶＰＲＧに出力する。従っ
て、本動作説明によれば、第１のデータ入力端子ＤＩ１
がロー、第２のデータ入力端子ＤＩ２がハイの場合、プ
ログラム電圧出力端子ＶＰＲＧには幅０. ５ミリ秒で高
さが例えば２０Ｖのパルスが２発出力されることにな
る。第１のデータ入力端子ＤＩ１，第２のデータ入力端
子ＤＩ２に他のデータが入力された場合でも同様の動作
を行ない、データ値に応じたプログラムパルス数を作る
ことができる。
【００６６】尚、プログラムパルスの数は必ずしも固定
ではなく、もっと多い数（例えば（１１）の時は、０
発、（１０）の時は１０発、（０１）の時は２０発、
（００）の時は３０発とする）であってもよい。この場
合、１回のプログラムパルスの幅は小さくする必要があ
る。また、本実施例では各データ入力間のパルス数は正
比例の関係にあるが、必ずしもこの関係が成立しなくて
も良く、メモリセルのしきい値とデータ値との大小関係
及び後述するリファレンス用メモリセルとの大小関係が
満足するもので有れば良い。
ではなく、もっと多い数（例えば（１１）の時は、０
発、（１０）の時は１０発、（０１）の時は２０発、
（００）の時は３０発とする）であってもよい。この場
合、１回のプログラムパルスの幅は小さくする必要があ
る。また、本実施例では各データ入力間のパルス数は正
比例の関係にあるが、必ずしもこの関係が成立しなくて
も良く、メモリセルのしきい値とデータ値との大小関係
及び後述するリファレンス用メモリセルとの大小関係が
満足するもので有れば良い。
【００６７】次に本発明の第４の実施例を説明する。本
実施例は、第１、第２、第３の実施例を発展させ、２n
ｂｉｔ×ｍ構成のメモリを構成した実施例である。尚本
実施例では簡単のための１つのメモリセルは４つの異な
る値を記憶できる、即ちｎ＝２の場合で説明する。
実施例は、第１、第２、第３の実施例を発展させ、２n
ｂｉｔ×ｍ構成のメモリを構成した実施例である。尚本
実施例では簡単のための１つのメモリセルは４つの異な
る値を記憶できる、即ちｎ＝２の場合で説明する。
【００６８】図９に本実施例のメモリの構成を示す。図
９においてブロックＣＥＬＬ１からＣＥＬＬｍは図１に
示されたメモリセル２４３，２４４，・・・・，２７４と同
じメモリセルを備える。アドレスバッファ１１１，１１
２，・・・・，１１５および行デコーダ１１８、列デコーダ
１１７、マルチプレクサ１２６は図１に同一符号で示さ
れた回路と同じ回路である。図９においてブロックｃｏ
ｎは図１のチップ制御回路１１６及び高電圧発生／制御
回路１１９をまとめて記載したブロックである。また、
図９においてブロックｐｓ１，ｐｓ２，・・・・，ｐｓｍは
図１のプログラム回路１２０、センス回路１２３、デー
タ入力バッファ１２１，１２４データ出力バッファ１２
２，１２５をまとめて記載したブロックであり、以下プ
ログラムブロック記載する。個々のプログラム回路１２
０の構成及び動作は第１から第３までの実施例に於ける
プログラム回路１２０の構成および動作と同じである。
９においてブロックＣＥＬＬ１からＣＥＬＬｍは図１に
示されたメモリセル２４３，２４４，・・・・，２７４と同
じメモリセルを備える。アドレスバッファ１１１，１１
２，・・・・，１１５および行デコーダ１１８、列デコーダ
１１７、マルチプレクサ１２６は図１に同一符号で示さ
れた回路と同じ回路である。図９においてブロックｃｏ
ｎは図１のチップ制御回路１１６及び高電圧発生／制御
回路１１９をまとめて記載したブロックである。また、
図９においてブロックｐｓ１，ｐｓ２，・・・・，ｐｓｍは
図１のプログラム回路１２０、センス回路１２３、デー
タ入力バッファ１２１，１２４データ出力バッファ１２
２，１２５をまとめて記載したブロックであり、以下プ
ログラムブロック記載する。個々のプログラム回路１２
０の構成及び動作は第１から第３までの実施例に於ける
プログラム回路１２０の構成および動作と同じである。
【００６９】プログラムブロックｐｓ１の入力端子ｂ
０，ｂ１はそれぞれ２ｍビットのバス幅を有するデータ
バスのＬＳＢおよび第２ビット目に接続されている。入
力端子ｂ０，ｂ１はそれぞれ図１のデータ入出力端子１
０９，１１０に相当する。同様にプログラムブロックｐ
ｓ２の入力端子ｂ２，ｂ３はそれぞれ２ｍビットデータ
バスの第３ビット目および第４ビット目に接続されてい
る。以下同様にプログラムブロックｐｓｍの入力端子ｂ
２ｍ−１，ｂ２ｍはそれぞれ２ｍビットデータバスの第
２ｍ−１ビット目，ＭＳＢに接続されている。２ｍビッ
トデータバスの各２ビットはそれぞれ２n すなわち４種
類の異なるデータを現している。従って２ｍビットデー
タバスの２ビットずつを用いることにより、ｍ個の４値
のデータをプログラムブロックｐｓ１，ｐｓ２，・・・・，
ｐｓｍに伝達することができる。プログラムブロックｐ
ｓ１，ｐｓ２，・・・・，ｐｓｍはそれぞれメモリセルＣＥ
ＬＬ１，ＣＥＬＬ２，・・・・，ＣＥＬＬｍの所定のアドレ
スに受け取ったデータを４種類の異なるデータから選択
された１つの値として記憶する。この記憶方法は第１か
ら第３の実施例で説明したものと同じである。従って効
率よく多数のデータを４値のメモリに伝達することがで
きる。
０，ｂ１はそれぞれ２ｍビットのバス幅を有するデータ
バスのＬＳＢおよび第２ビット目に接続されている。入
力端子ｂ０，ｂ１はそれぞれ図１のデータ入出力端子１
０９，１１０に相当する。同様にプログラムブロックｐ
ｓ２の入力端子ｂ２，ｂ３はそれぞれ２ｍビットデータ
バスの第３ビット目および第４ビット目に接続されてい
る。以下同様にプログラムブロックｐｓｍの入力端子ｂ
２ｍ−１，ｂ２ｍはそれぞれ２ｍビットデータバスの第
２ｍ−１ビット目，ＭＳＢに接続されている。２ｍビッ
トデータバスの各２ビットはそれぞれ２n すなわち４種
類の異なるデータを現している。従って２ｍビットデー
タバスの２ビットずつを用いることにより、ｍ個の４値
のデータをプログラムブロックｐｓ１，ｐｓ２，・・・・，
ｐｓｍに伝達することができる。プログラムブロックｐ
ｓ１，ｐｓ２，・・・・，ｐｓｍはそれぞれメモリセルＣＥ
ＬＬ１，ＣＥＬＬ２，・・・・，ＣＥＬＬｍの所定のアドレ
スに受け取ったデータを４種類の異なるデータから選択
された１つの値として記憶する。この記憶方法は第１か
ら第３の実施例で説明したものと同じである。従って効
率よく多数のデータを４値のメモリに伝達することがで
きる。
【００７０】
【発明の効果】以上説明したように本発明によれば、従
来と同一のメモリセル個数に対し２倍以上のデータを記
憶させ読みだすことができ、半導体メモリの大容量化が
従来技術に比べ飛躍的に実現できる。さらに、同一記憶
容量で比べれば本発明のメモリセル数は半分以下にでき
る為、集積回路化したときのチップ面積が半分程度と大
幅に小さくなり、コスト低減の効果が顕著である。
来と同一のメモリセル個数に対し２倍以上のデータを記
憶させ読みだすことができ、半導体メモリの大容量化が
従来技術に比べ飛躍的に実現できる。さらに、同一記憶
容量で比べれば本発明のメモリセル数は半分以下にでき
る為、集積回路化したときのチップ面積が半分程度と大
幅に小さくなり、コスト低減の効果が顕著である。
【００７１】さらに本発明では上記効果を実現しつつ、
外部接続端子は従来ＥＥＰＲＯＭとの互換性を有してお
り、従来技術に対しての機能の削減や、本発明を盛り込
む為の新たな端子の追加も必要ないという利点がある。
これは本発明ではプログラム回路及びセンス回路に複数
のデータ入出力端子から並行にデータをアクセスできる
よう構成してある為である。
外部接続端子は従来ＥＥＰＲＯＭとの互換性を有してお
り、従来技術に対しての機能の削減や、本発明を盛り込
む為の新たな端子の追加も必要ないという利点がある。
これは本発明ではプログラム回路及びセンス回路に複数
のデータ入出力端子から並行にデータをアクセスできる
よう構成してある為である。
【００７２】さらに本発明のセンス回路は、複数でかつ
しきい値の異なるリファレンス用メモリセルを備え、前
記リファレンスメモリセルと読みだすメモリセルとの比
較を行なうことにより、精度の高い読みだしを実現でき
る。例えば他のセンス方式として、メモリセルに流れる
電流の絶対値を、負荷トランジスタ等で検出する方法が
考えられるが、この方式によれば、メモリセルの電流値
が製造バラツキにより安定していない場合、うまく検出
できないことが予想される。これに対し本発明のセンス
回路は電流の絶対値による比較は行なわず、リファレン
スセルとの相対値で比較するので前記の問題はなく、結
果的に検知精度を高くすることができる。
しきい値の異なるリファレンス用メモリセルを備え、前
記リファレンスメモリセルと読みだすメモリセルとの比
較を行なうことにより、精度の高い読みだしを実現でき
る。例えば他のセンス方式として、メモリセルに流れる
電流の絶対値を、負荷トランジスタ等で検出する方法が
考えられるが、この方式によれば、メモリセルの電流値
が製造バラツキにより安定していない場合、うまく検出
できないことが予想される。これに対し本発明のセンス
回路は電流の絶対値による比較は行なわず、リファレン
スセルとの相対値で比較するので前記の問題はなく、結
果的に検知精度を高くすることができる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第１の実施例のプログラム回路の詳細
図である。
図である。
【図３】本発明の第１の実施例のセンス回路の詳細図で
ある。
ある。
【図４】従来の技術を示す図である。
【図５】本発明の第２の実施例のプログラム回路の詳細
図である。
図である。
【図６】本発明の第２の実施例を説明するためのタイミ
ングチャートである。
ングチャートである。
【図７】本発明の第３の実施例のプログラム回路の詳細
図である。
図である。
【図８】本発明の第３の実施例を説明するためのタイミ
ングチャートである。
ングチャートである。
【図９】本発明の第４の実施例の回路ブロック図であ
る。
る。
１０１〜１０５ アドレス入力端子 １０６〜１０８ 制御入力端子 １０９，１１０ データ入出力端子 １１１〜１１５ アドレスバッファ １１６ チップ制御回路 １１７ 列デコーダ １１８ 行デコーダ １２０ プログラム回路 １２１，１２４ データ入力バッファ １２２，１２５ データ出力バッファ １２３ センス回路 １２６ マルチプレクサ １２７〜１３０ 列線 １３１〜１３８ 行線 ２４３〜２７４ メモリセル
Claims (15)
- 【請求項１】 電気的に書き換えが可能な不揮発性半導
体記憶装置であって、 複数の行線および列線と、 これらの行線および列線にマトリクス状に接続された複
数のメモリセルと、 これらの複数のメモリセルから所望のメモリセルを選択
する選択手段と、 外部からのデータ信号に応じて少なくとも４種類の異な
るしきい値から選択された１つのしきい値に対応するデ
ータを選択されたメモリセルに書き込む書き込み制御手
段と、 前記メモリセルから読み出されたデータを前記しきい値
に応じたデータに変換して出力する読み出し制御手段
と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記書き込み制御手段は、複数の信号線
からなるデータバスに接続され、前記データバスから選
択された少なくとも２本以上の信号線によって供給され
る信号の組み合わせに応じてメモリセルへの書き込みデ
ータを決定するものである請求項１記載の不揮発性半導
体記憶装置。 - 【請求項３】 前記書き込み制御手段は、ｎ×ｍ本の信
号線からなるデータバスに接続されｎ本の信号線毎に異
なるメモリセルへの書き込みデータを受け取り、２n 種
類（ここでｎ，ｍは自然数）の異なるしきい値から選択
された１つのしきい値に対応するデータを選択されたそ
れぞれのメモリセルに書き込むものである請求項１記載
の不揮発性半導体記憶装置。 - 【請求項４】 請求項３に於て、前記ｎは２である不揮
発性半導体記憶装置。 - 【請求項５】 請求項１に記載の前記書き込み制御手段
は、２×ｍ本（ここでｍは自然数）の信号線からなるデ
ータバスに接続されｎ本の信号線毎に異なるメモリセル
への書き込みデータを受け取り、４種類の異なるしきい
値から選択された１つのしきい値に対応するデータを選
択されたそれぞれのメモリセルに書き込むものである請
求項１記載の不揮発性半導体記憶装置。 - 【請求項６】 前記書き込み制御手段は、少なくとも４
種類の異なる電圧値の信号を発生し、外部からのデータ
信号に応じてこの少なくとも４種類の異なる電圧値から
選択された１つの電圧を選択されたメモリセルに印加す
るものである請求項１記載の不揮発性半導体記憶装置。 - 【請求項７】 前記書き込み制御手段は、少なくとも４
種類の異なる時間幅の信号を発生し、外部からのデータ
信号に応じてこの少なくとも４種類の異なる時間幅の信
号から選択された１つの時間幅の信号を選択されたメモ
リセルに印加するものである請求項１記載の不揮発性半
導体記憶装置。 - 【請求項８】 前記書き込み制御手段は、少なくとも４
種類の異なるパルス数の信号を発生し、外部からのデー
タ信号に応じてこの少なくとも４種類の異なるパルス数
の信号から選択された１つのパルス数の信号を選択され
たメモリセルに印加するものである請求項１記載の不揮
発性半導体記憶装置。 - 【請求項９】 前記メモリセルはフローティングゲート
を有するトランジスタを備えるものである請求項１記載
の不揮発性半導体記憶装置。 - 【請求項１０】 前記データはファーラーノードハイム
トンネリング電流により前記メモリセルへ記憶されるも
のである請求項１記載の不揮発性半導体記憶装置。 - 【請求項１１】 前記メモリセルからデータを読み出す
際に、読みだすメモリセルのしきい値と比較を行なう為
の複数の比較参照用メモリセルを前記センス回路内ある
いは前記複数のメモリセルの一部に有するものである請
求項１記載の不揮発性半導体記憶装置。 - 【請求項１２】 電気的書き換えが可能で不揮発性を有
する集積化された不揮発性半導体記憶装置であって、 複数のアドレス入力端子と前記アドレス入力端子からの
信号が入力するバッファ回路と、 複数の制御入力端子と複数の列線及び行線と前記列線及
び行線にマトリクス状に接続されている電気的書き換え
が可能で且つ少なくとも４つの異なるしきい値を持つ複
数のメモリセルと、 前記バッファ回路の出力信号に基づき前記列線を選択す
る列デコーダと、 前記バッファ回路の出力信号に基づき前記列線を選択す
る行デコーダ及びマルチプレクサと、 前記複数の制御入力端子に接続され複数の信号を出力す
ることにより動作モードとして少なくとも前記メモリセ
ルの記憶データの読みだしモードと前記メモリセルの記
憶データの消去モードと前記メモリセルの記憶データの
プログラムモードとを作り出すチップ制御回路と、 前記メモリセルの記憶データを出力する複数のデータ出
力バッファと、 前記メモリセルへ記憶データを入力する複数のデータ入
力バッファと、 前記データ出力バッファと前記データ入力バッファに対
してデータの授受を行なう複数のデータ入出力端子と、 消去モード時に前記メモリセルの１個ないし複数を消去
状態にするための消去電圧を作る回路と、 プログラムモード時に前記メモリセルのうち前記アドレ
ス入力端子からの信号により選択されたものをプログラ
ム状態とする為の電圧を作る回路と、 プログラムモード時に少なくとも２つの前記データ入力
バッファからデータを受け、少なくとも４種類の互いに
異なるプログラム電圧値をつくり前記４種類のプログラ
ム電圧値のうちの前記受けたデータに対応する１つを用
いて前記メモリセルに前記データに対応する１のしきい
値を記憶させることによりデータを書き込むプログラム
回路と、 前記読みだしモード時に前記メモリセルの記憶データを
前記行線から電気的信号として読みだし前記プログラム
モード時に入力された前記データに対応するデータに変
換して前記データ出力バッファに出力するセンス回路
と、 を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項１３】 前記メモリセルはフローティングゲー
トを有するトランジスタを備え、前記プログラムモード
において、前記プログラム回路からのプログラム電圧は
行線に印加されファーラーノードハイムトンネリング電
流によりデータをメモリセルに記憶するものである請求
項１２に記載の不揮発性半導体記憶装置。 - 【請求項１４】 前記読みだし時において読みだすメモ
リセルのしきい値と比較を行なう為、複数の比較参照用
メモリセルを前記センス回路内あるいは前記マトリクス
状に配置された複数のメモリセルの一部分に備えるもの
である請求項１２に記載の不揮発性半導体記憶装置。 - 【請求項１５】 前記複数の比較参照用メモリセルのし
きい値は前記プログラム電圧値により決められる前記メ
モリセルのしきい値に対応する値である請求項１２に記
載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23913593A JPH06195987A (ja) | 1992-08-31 | 1993-08-31 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-255610 | 1992-08-31 | ||
| JP25560992 | 1992-08-31 | ||
| JP4-255608 | 1992-08-31 | ||
| JP25560892 | 1992-08-31 | ||
| JP4-255609 | 1992-08-31 | ||
| JP25561092 | 1992-08-31 | ||
| JP23913593A JPH06195987A (ja) | 1992-08-31 | 1993-08-31 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195987A true JPH06195987A (ja) | 1994-07-15 |
Family
ID=27477757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23913593A Pending JPH06195987A (ja) | 1992-08-31 | 1993-08-31 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195987A (ja) |
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1993
- 1993-08-31 JP JP23913593A patent/JPH06195987A/ja active Pending
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