KR20120003019A - 전력용 반도체소자 및 그 제조방법 - Google Patents

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아쇼크 샬라
알란 엘번호이
크리스토퍼 비. 코콘
스티븐 피. 삽
피터 에이치. 윌슨
바바크 에스. 사니
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Abstract

개선된 전력용 소자 뿐만 아니라 다양한 전력용 전자 응용분야에서 사용되는 것과 동일한 것을 포함하는 그 제조방법, 패키징 및 회로의 여러 실시예들이 개시된다. 본 발명의 일 관점은, 많은 전하 균형 기술들을 기생 커패시턴스를 줄이기 위한 다른 기술들과 결합시켜, 개선된 전압 성능, 높은 스위칭 속도 및 낮은 온-저항을 갖는 전력용 소자에 대한 다른 실시예들을 제공하는 것이다. 본 발명의 또 다른 관점은, 저전압, 중전압 및 고전압 소자들을 위한 개선된 터미네이션 구조를 제공하는 것이다. 본 발명의 다른 관점에 따르면, 전력용 소자의 개선된 제조방법도 제공된다. 트랜치 형성, 트랜치 내부의 절연막 형성, 메사 구조의 형성, 및 기판 두께 감소 공정과 같은 특정 공정 단계들에 대한 개선도 제공된다. 본 발명의 또 다른 관점에 따르면, 전하 균형 전력용 소자를, 동일한 다이상의 다이오드와 같은 온도 및 전류 감지 소자들과 결합시킨다. 본 발명의 또 다른 관점은, 전력용 소자와 동일한 칩상의 부가적인 회로를 통해 전력용 소자의 등가 직렬 저항(ESR)을 개선시키고, 전하 균형이 이루어진 전력용 소자의 패티징에 대해서도 개선된 점을 제공하는 것이다.

Description

전력용 반도체소자 및 그 제조방법{Power Semiconductor Devices and Methods of Manufacture}
본 발명은 반도체소자에 관한 것으로서, 특히 트랜지스터, 다이오드와 같은 개선된 전력용 반도체소자 및 그 제조방법에 대한 여러 실시예들에 관한 것으로서, 이에는 동일한 소자를 구현하는 패키지 및 회로들도 포함된다.
전력용 전자응용분야에서 중요한 요소는 고체상태 스위치이다. 자동 응용분야에서의 점화 제어로부터 전지에 의해 동작되는 소비 전자 소자들, 산업 응용분야에서의 전력용 변환기에 이르기까지, 특정 응용분야의 요구에 최적으로 충족되는 전력용 스위치가 요구된다. 예컨대 전력용 금속-산화물-반도체 전계효과트랜지스터(전력용 MOSFET), 절연게이트 바이폴라트랜지스터(IGBT) 및 여러 형태의 사이리스터를 포함하는 고체상태 스위치는 이와 같은 요구에 따라 계속적으로 발달하고 있다. 많은 다른 기술들 중에서도, 전력용 MOSFET, 예컨대 수평 채널을 갖는 이중확산 구조(DMOS)(예컨대 미국 특허번호 4,682,405), 트랜치 게이트 구조(예컨대 미국 특허번호 6,429,481), 그리고 트랜지스터 드리프트영역에서의 전하균형(charge balancing)을 위한 여러 기술들(예컨대 미국 특허번호 4,941,026, 미국 특허번호 5,216,275, 미국 특허번호 6,081,009)이 차별화되고 경쟁력이 있는 성능에 대한 요구에 부합되도록 개발되고 있다.
전력용 스위치에 있어서 성능특성을 한정하는 것으로는 온-저항, 브레이크다운 전압 및 스위칭 속도가 있다. 특정 응용분야의 요구에 따라서, 이와 같은 성능의 기준은 서로 다르게 강조된다. 예컨대, 대략 300-400V 이상의 전력용 응용분야에서, IGBT는 전력용 MOSFET에 비해 고유하게 낮은 온-저항을 갖지만, 스위칭속도는 느린 턴오프 특성으로 인해 낮다. 따라서 낮은 온-저항을 요구하는 낮은 스위칭 주파수를 가지며 400V 이상인 응용분야에서, IGBT는 적합한 스위치이며, 반면에 전력용 MOSFET은 상대적으로 높은 주파수 응용분야에서 주로 선택되는 소자이다. 만약 특정 응용분야에서 요구되는 주파수가 사용되는 스위치의 종류를 지정해 준다면, 요구되는 전압은 그 특정 스위치의 구조를 결정한다. 예를 들면, 전력용 MOSFET의 경우, 드레인-소스 온-저항(RDSon) 및 브레이크다운 전압 사이의 비례적인 관계로 인해서, 낮은 드레인-소스 온-저항(RDSon)을 유지하면서 트랜지스터의 전압 성능을 향상시키는 것이 쉽지 않다. 이와 같은 한계를 극복하기 위하여 트랜지스터 드리프트영역에서의 다양한 전하 균형 구조가 제안된 바 있다.
또한 소자 성능에 관한 파라메타들도 제조과정 및 다이(die)의 패키징에 의해 영향을 받는다. 다양하게 개선된 공정 및 패키징 기술들을 개발함으로써 상기와 같은 몇몇 도전들을 극복하고자 하는 시도가 이루어지고 있다.
초 경량 전자소자에서나 통신시스템에서의 라우터 및 허브에서나, 전력용 스위치의 여러 응용분야들은 전자산업의 확장과 함께 성장하고 있다. 따라서 전력용 스위치는 높은 개발 잠재력을 갖는 반도체소자로 자리잡고 있다.
본 발명은 전력용 소자의 여러 실시예들을 제공하고, 다양한 전력용 전자 응용분야를 위해 그 전력용 소자를 구현하는 제조방법, 패키징 및 회로도 또한 제공한다. 폭 넓게, 본 발명의 일 관점은, 많은 전하 균형 기술들과 기생 커패시턴스를 감소시키는 다른 기술들을 결합함으로써, 개선된 전압 특성, 높은 스위칭 속도, 및 낮은 온-저항을 갖는 전력용 소자의 다양한 실시예들을 제공하는 것이다. 본 발명의 다른 관점은, 저전압, 중전압 및 고전압 소자를 위한 개선된 터미네이션 구조를 제공하는 것이다. 본 발명의 다른 관점에 따라 전력용 소자의 개선된 제조방법도 제공된다. 트랜치 형성, 트랜치 내의 절연막 형성, 메사 구조의 형성, 기판 두께의 감소 공정과 같은 특정 공정 단계들의 개선이 본 발명의 여러 실시예들에 의해 제공된다. 본 발명의 또 다른 관점에 따라, 전하 균형이 이루어진 전력용 소자를 다이오드와 같은 온도 및 전류 감지 성분들과 함께 동일한 다이상에 구체화시킨다. 본 발명의 다른 관점에 따르면, 전력용 소자가 형성된 동일한 칩 위에 부가적인 회로를 첨가함으로써 전력용 소자의 등가 직렬 저항(ESR), 또는 게이트 저항이 개선되고, 전하 균형이 이루어진 전력용 소자를 패키징하는데 있어서 개선된 점이 제공된다.
본 발명의 한 관점은 제1 도전형의 드리프트영역; 상기 드리프트영역 위로 연장되고 상기 제1 도전형과 반대인 제2 도전형을 갖는 웰영역; 상기 웰영역을 관통하여 상기 드리프트영역으로 연장되고, 절연물질이 내벽에 배치되는 측벽 및 바닥을 가지며, 제1 실드 도전막 및 게이트 도전막으로 채워지되, 상기 제1 실드 도전막은 상기 게이트 도전막 아래에 배치되고 내부-전극 절연물질에 의해 상기 게이트 도전막으로부터 분리되는 액티브 트랜치; 상기 액티브 트랜치에 인접한 상기 웰영역 내에 형성되는 제1 도전형의 소스영역; 및 상기 드리프트영역 내에서 상기 액티브 트랜치보다 더 깊게 배치되고 상기 드리프트영역 내의 수직 전하 조절이 이루어지도록 하는 물질로 채워지는 전하 조절 트랜치를 포함하는 반도체소자에 관한 것이다.
상기 전하 조절 트랜치 내에는 절연물질층이 내벽에 배치되고 도전물질에 의해 채워질 수 있다.
상기 소스전극이 상기 전하 조절 트랜치 내의 도전물질과 상기 소스영역을 전기적으로 연결시킬 수 있다.
상기 절연물질에 의해 상호간 및 상기 트랜치 측벽으로부터 분리되도록 수직방향으로 적층된 복수개의 도전막들이 상기 전하 조절 트랜치 내에 배치될 수 있다.
상기 전하 조절 트랜치 내의 복수개의 도전막들은 전기적으로 바이어스 인가되어 상기 드리프트영역 내에서 수직 전하 균형이 되도록 할 수 있다.
상기 전하 조절 트랜치 내의 복수개의 도전막들은 독립적으로 바이어스 인가되도록 구성될 수 있다.
상기 전하 조절 트랜치 내의 복수개의 도전막들 두께는 서로 다를 수 있다.
상기 전하 조절 트랜치 내에서 보다 깊게 배치되는 제1 도전막의 두께는 상기 제1 도전막 위에 배치되는 제2 도전막 두께보다 작을 수 있다.
상기 액티브 트랜치 내부의 제1 실드 도전막은 원하는 포텐셜로 전기적으로 바이어스 인가되도록 구성될 수 있다.
상기 제1 실드 도전막 및 소스영역은 동일한 포텐셜이 되도록 전기적으로 결합될 수 있다.
상기 액티브 트랜치는 상기 제1 실드 도전막 아래에 배치되는 제2 실드 도전막을 더 포함할 수 있다.
상기 제1 및 제2 실드 도전막은 두께가 서로 다를 수 있다.
상기 제1 및 제2 실드 도전막은 독립적으로 바이어스 인가되도록 구성될 수 있다.
상기 전하 조절 트랜치는 절연물질에 의해 채워질 수 있다.
상기 전하 조절 트랜치의 외부 측벽을 따라 연장되는 제2 도전물질을 더 포함할 수 있다.
상기 전하 조절 트랜치 및 제2 인접 전하 조절 트랜치 사이에 형성되는 쇼트키 구조를 더 포함할 수 있다.
상기 전하 조절 트랜치 내의 복수개의 도전막들은 전기적으로 함께 묶이는 것을 특징으로 한다.
상기 복수개의 도전막의 최소한 하나는 드리프트 영역 내에 있을 수 있다.
상기 복수개의 도전막은 드리프트 영역 내에 있을 수 있다.
상기 복수개의 도전막의 최소한 하나는 드리프트 영역 밖에 있을 수 있다.
상기 복수개의 도전막의 최소한 하나는 p+ 고농도 바디 영역내에 있을 수 있다.
상기 복수개의 도전막의 최소한 하나는 바디 영역내에 있을 수 있다.
상기 복수개의 도전막의 최소한 하나는 바디 영역과 드리프트 영역 내에 있을 수 있다.
상기 액티브 트렌치 옆에 상기 전하 조절 트렌치와 대응하여 위치하는 제2 전하 조절 트렌치를 더 포함하고, 상기 제2 전하 조절 트렌치는 상기 드리프트영역 내에서 상기 액티브 트랜치보다 더 깊게 배치되고 상기 드리프트영역 내에서 수직 전하 조절이 이루어지도록 하는 물질로 채워질 수 있다.
상기 전하 조절 트렌치와 상기 제2 전하 조절 트렌치는 상기 액티브 트랜치로부터 동일한 거리로 위치할 수 있다.
본 발명의 다른 관점의 반도체소자는 제1 도전형의 드리프트영역; 상기 드리프트영역 위로 연장되고 상기 제1 도전형과 반대인 제2 도전형을 갖는 웰영역; 상기 웰영역보다 더 깊게 상기 드리프트영역으로 연장되고, 상기 웰영역보다 더 깊게 배치되고 절연물질이 내벽에 배치되는 바닥 및 측벽을 가지며, 게이트 도전막으로 채워지는 액티브 트랜치; 상기 액티브 트랜치에 인접한 상기 웰영역 내에 형성되는 제1 도전형의 소스영역; 상기 웰영역보다 더 깊게 연장되고, 상기 웰 및 소스영역에 인접하여 형성되고, 도전물질에 의해 채워진 바디 트랜치; 및 상기 바디 트랜치를 둘러싸는 제2 도전형의 증가된 농도층을 포함하고, 상기 액티브 트랜치는, 게이트 도전막 아래에 형성되고 도전물질로 이루어진 제1실드 전극을 포함하고, 상기 제1 실드 전극은 상기 게이트 도전막과 상기 트랜치 바닥 및 측벽으로부터 절연물질층에 의해 절연되는 것을 특징으로 한다.
상기 바디 트랜치는 상기 소스영역에 전기적으로 연결된 에피택셜물질에 의해 채워질 수 있다.
상기 바디 트랜치는 상기 소스영역에 전기적으로 연결된 도핑된 폴리실리콘
에 의해 채워질 수 있다.
상기 증가된 농도층은 임플란트 공정에 의해 형성될 수 있다.
상기 증가된 농도층은 도전물질로부터 바디 트랜치로 도펀트를 확산시켜 형성될 수 있다.
상기 액티브 트랜치의 벽과 인접 바디 트랜치의 벽 사이의 거리 (L) 는 게이트-드레인 경계 커패시턴스가 최소화되도록 조절될 수 있다.
상기 거리 (L) 는 0.3㎛ 이하일 수 있다.
상기 증가된 농도층의 외부 가장자리와 인접 액티브 트랜치의 벽 사이의 간격은, 게이트-드레인 경계 커패시턴스가 최소화되도록 조절될 수 있다.
상기 바디 트랜치는 액티브 트랜치 보다 깊을 수 있다.
상기 거리 (L) 는 0.5㎛ 이하일 수 있다.
상기 액티브 트랜치 내의 상기 제1 실드 전극은 원하는 포텐셜로 전기적으로 바이어스 인가되도록 구성될 수 있다.
상기 제1 실드 전극 및 상기 소스영역은 동일한 포텐셜이 되도록 전기적으로 연결될 수 있다.
상기 액티브트랜치는, 제1 실드 전극 아래에 배치되고 도전물질로 이루어진 제2실드 전극을 더 포함할 수 있다.
상기 제1 및 제2 실드 전극은 크기가 서로 다를 수 있다.
상기 제1 및 제2 실드 도전막은 독립적으로 바이어스 인가되도록 구성될 수 있다.
두 개의 인접 트랜치들 사이에 형성된 쇼트키 구조를 더 포함할 수 있다.
본 발명의 또 다른 관점의 반도체소자는 제1 도전형의 드리프트영역; 상기 드리프트영역 위로 연장되고 상기 제1 도전형과 반대인 제2 도전형을 갖는 웰영역; 상기 웰영역보다 더 깊게 상기 드리프트영역으로 연장되고, 상기 웰영역보다 더 깊게 배치되고 절연물질이 내벽에 배치되는 바닥 및 측벽을 가지며, 게이트 도전막으로 채워지는 액티브 트랜치; 상기 액티브 트랜치에 인접한 상기 웰영역 내에 형성되는 제1 도전형의 소스영역; 상기 웰영역보다 더 깊게 연장되고, 상기 웰 및 소스영역에 인접하여 형성되고, 도전물질에 의해 채워진 바디 트랜치; 상기 바디 트랜치를 둘러싸는 제2 도전형의 증가된 농도층; 및 기판 내로 연장되고, 상기 기판 내에서 수직 전하 조절이 이루어지도록 하는 물질로 채워지는 전하 조절 트랜치를 포함하고, 상기 상기 전하 조절 트랜치 내에는 절연물질에 의해 상호간 및 상기 트랜치 측벽으로부터 분리되도록 수직방향으로 적층된 복수개의 도전막들이 배치된다.
상기 전하 조절 트랜치 내에는 절연물질층이 내벽에 배치되고 도전물질에 의해 채워질 수 있다.
상기 소스전극이 상기 전하 조절 트랜치 내의 도전물질과 상기 소스영역을 전기적으로 연결시킬 수 있다.
상기 전하 조절 트랜치 내의 복수개의 도전막들은 전기적으로 바이어스 인가되어 상기 드리프트영역 내에서 수직 전하 균형이 되도록 할 수 있다.
상기 전하 조절 트랜치 내의 복수개의 도전막들은 독립적으로 바이어스 인가되도록 구성될 수 있다.
상기 전하 조절 트랜치 내의 복수개의 도전막들 크기는 서로 다를 수 있다.
상기 전하 조절 트랜치 내에서 보다 깊게 배치되는 제1 도전막의 크기는 상기 제1 도전막 위에 배치되는 제2 도전막의 크기보다 작을 수 있다.
본 발명은 저전압, 중전압 및 고전압용 전력용 반도체소자가 사용되는 모든 산업분야에 적용 가능하다.
도 1은 예시적인 n형 트랜치 전력용 MOSFET의 일부를 나타내 보인 단면도이다.
도 2a는 듀얼 트랜치 전력용 MOSFET의 일 예를 나타내 보인 도면이다.
도 2b는 소스 실드 트랜치 구조를 갖는 플래너 게이트 MOSFET의 일 예를 나타내 보인 도면이다.
도 3a는 실드된 게이트 트랜치 전력용 MOSFET의 일 부분을 나타내 보인 도면이다.
도 3b는 도 2a의 듀얼 트랜치 구조를 도 3a의 실드된 게이트 구조와 결합한 실드된 게이트 트랜치 전력용 MOSFET의 또 다른 예를 나타내 보인 도면이다.
도 4a는 듀얼 게이트 트랜치 전력용 MOSFET의 일 실시예를 간단하게 나타내 보인 부분 도면이다.
도 4b는 수직 전하 조절을 위해 플래너 듀얼 게이트 구조를 트랜치 전극과 결합시킨 전력용 MOSFET의 일 예를 나타내 보인 도면이다.
도 4c는 듀얼 게이트와 동일한 트랜치 내에 실드된 게이트 기술을 결합시킨 전력용 MOSFET의 일 예를 나타내 보인 도면이다.
도 4d 및 도 4e는 딥 바디 구조를 갖는 전력용 MOSFET의 여러 예를 나타내 보인 단면도들이다.
도 4f 및 도 4g는 트랜치 딥 바디 구조가 게이트전극 근처의 전력용 MOSFET 내부의 포텐셜 라인의 분포에 끼치는 영향을 나타내 보인 도면들이다.
도 5a, 도 5b 및 도 5c는 여러 수직 전하 균형 구조를 갖는 전력용 MOSFET의 여러 부분들을 나타내 보인 단면도들이다.
도 6은 수직 전하 조절 구조와 실드된 게이트 구조를 결합시킨 전력용 MOSFET을 간단하게 나타내 보인 단면도이다.
도 7은 수직 전하 조절 구조와 듀얼 게이트 구조를 결합시킨 전력용 MOSFET을 간단하게 나타내 보인 단면도이다.
도 8은 수직 전하 조절 구조 및 집적된 쇼트키 다이오드를 갖는 보호된 게이트 전력용 MOSFET의 일 예를 나타내 보인 도면이다.
도 9a, 도 9b 및 도 9c는 집적된 쇼트키 다이오드를 갖는 전력용 MOSFET의 여러 예를 나타내 보인 도면들이다.
도 9d, 도 9e 및 도 9f는 쇼트키 다이오드 셀을 전력용 MOSFET의 액티브 셀 어레이 내에서 분산시키는 여러 레이아웃들을 나타내 보인 도면들이다.
도 10은 매몰된 다이오드 전하 균형 구조를 갖는 트랜치 전력용 MOSFET을 개략적으로 나타내 보인 단면도이다.
도 11 및 도 12는 실드된 게이트 및 듀얼 게이트를 각각 매몰된 다이오드 전하 균형과 결합시킨 전력용 MOSFET을 나타내 보인 도면들이다.
도 13은 매몰된 다이오드 전하 균형을 집적된 쇼트키 다이오드와 결합시키는 플래너 전력용 MOSFET를 개략적으로 나타내 보인 단면도이다.
도 14는 전류 흐름에 병렬로 배열된 교대 도전 영역을 갖는 축적-모드 전력용 트랜지스터를 개략적으로 나타내 보인 도면이다.
도 15는 전하 확산 목적을 위해 트랜치 전극을 갖는 또 다른 축적-모드 소자를 개략적으로 나타내 보인 도면이다.
도 16은 듀얼 트랜치 축적-모드 소자를 개략적으로 나타내 보인 도면이다.
도 17 및 도 18은 반대-극성의 외부 라이너가 형성된 절연-매립된 트랜치를 갖는 축적-모드 소자의 다른 예를 나타내 보인 도면들이다.
도 19는 하나 이상의 매몰된 다이오드를 채용한 축적-모드 소자의 또 다른 예를 나타내 보인 도면이다.
도 20은 실리콘 표면을 따라 고농도로 도핑된 반대 극성 영역을 포함하는 축적-모드 트랜지스터를 나타내 보인 사시도이다.
도 21은 전압 유지층 내에 반대-극성 영역들이 교대로 배치된 슈퍼-정션 전력용 MOSFET을 개략적으로 나타내 보인 도면이다.
도 22는 전압 유지층 내에서 반대-극성 섬들이 수직방향으로 불균일한 간격으로 배치된 슈퍼-정션 전력용 MOSFET을 나타내 보인 도면이다.
도 23 및 도 24는 각각 듀얼 게이트 및 실드된 게이트 구조를 갖는 슈퍼-정션 전력용 MOSFET을 나타내 보인 도면들이다.
도 25a는 트랜치 트랜지스터의 액티브 및 터미네이션 트랜치 레이아웃을 나타내 보인 평면도이다.
도 25b 내지 도 25f는 트랜치 터미네이션 구조의 여러 예들을 개략적으로 나타내 보인 레이아웃도들이다.
도 26a 내지 도 26c는 트랜치 터미네이션 구조의 단면도들이다.
도 27은 큰 곡률 반경의 터미네이션 트랜치를 갖는 소자를 나타내 보인 도면이다.
도 28a 내지 도 28d는 실리콘 필러 전하 균형 구조를 갖는 터미네이션 영역을 나타내 보인 단면도들이다.
도 29a 내지 도 29c는 슈퍼-정션 기술을 채용한 초-고전압 소자를 나타내 보인 단면도들이다.
도 30a는 트랜치 소자의 가장자리 컨택을 나타내 보인 도면이다.
도 30b 내지 도 30f는 트랜치 소자의 가장자리 컨택 구조 형성을 위한 공정 단계들을 나타내 보인 도면들이다.
도 31a는 복수의 매몰 폴리층들을 위한 액티브 영역 컨택 구조를 나타내 보인 도면이다.
도 31b 내지 도 31m은 트랜치에 대한 액티브 영역 실드 컨택 구조 형성을 위한 공정 흐름을 나타내 보인 도면들이다.
도 31n은 액티브 영역 실드 컨택 구조의 다른 예를 나타내 보인 단면도다.
도 32a 및 도 32b는 액티브 영역 실드 컨택 구조를 갖는 트랜치 소자의 레이아웃도들이다.
도 32c 내지 도 32d는 분리된 트랜치 구조를 갖는 트랜치 소자에서 주변 트랜치로의 컨택 형성을 개략적으로 나타내 보인 레이아웃도들이다.
도 33a는 액티브 영역에서의 트랜치 실드 폴리층의 컨택의 다른 예를 나타내 보인 도면이다.
도 33b 내지 도 33m은 도 33a의 액티브 영역 보호 구조를 컨택하는 공정 흐름을 나타내 보인 도면들이다.
도 34는 에피 드리프트층의 두께 감소를 위해 스페이서 또는 버퍼(장벽)를 갖는 에피층을 나타내 보인 도면이다.
도 35는 배리어층을 갖는 소자의 다른 예를 나타내 보인 도면이다.
도 36은 에피층 두께를 최소화하기 위해 딥 바디-에피 정션이 채용된 장벽층을 나타내 보인 도면이다.
도 37은 확산 장벽층을 채용한 트랜지스터의 웰-드리프트 영역 정션을 개략적으로 나타내 보인 도면이다.
도 38a 내지 도 38d는 매몰된 전극을 갖는 자기-정렬된 에피-웰 트랜치 소자의 공정 흐름을 개략적으로 나타내 보인 도면들이다.
도 39a 및 도 39b는 경사 웰 이온주입의 공정 흐름을 나타내 보인 도면들이다.
도 40a 내지 도 40e는 자기-정렬된 에피 웰 공정을 나타내 보인 도면들이다.
도 40r 내지 도 40u는 기판 두께 감소 방법을 나타내 보인 도면들이다.
도 41은 최종 시닝 단계로서 화학적 공정을 이용한 공정 흐름을 나타내 보인 도면이다.
도 42a 내지 도 42f는 개선된 식각 공정을 나타내 보인 도면들이다.
도 43a 및 도 43b는 버즈 비크 문제를 제거하는 트랜치 식각 공정을 나타내 보인 도면들이다.
도 44a 및 도 44b는 식각 공정의 다른 예를 나타내 보인 도면들이다.
도 45a 내지 도 45c는 개선된 폴리간 절연막 형성공정을 나타내 보인 도면들이다.
도 45a, 도 46b 및 도 46c는 IPD층 형성의 여러 방법을 나타내 보인 도면들이다.
도 47a 및 도 47b는 고품질의 폴리간 절연막 형성을 위한 여러 방법을 나타내 보인 단면도들이다.
도 48 및 도 49a 내지 도 49d는 개선된 IPD층 형성을 위한 여러 예를 나타내 보인 도면들이다.
도 50a는 IPD 평탄화를 위한 이방성 플라즈마 식각 공정을 나타내 보인 도면이다.
도 50b는 화학적 기계적 공정을 이용한 또 다른 IPD 평탄화를 나타내 보인 도면이다.
도 51은 산화율을 제어하는 방법의 일 예를 나타내 보인 흐름도이다.
도 52는 대기 아래 분위기에서의 화학적 기상 증착 공정을 이용하여 트랜치 바닥에서의 두꺼운 산화막 형성방법을 나타내 보인 도면이다.
도 53은 방향성의 테트라에스옥시오소실리케이트(TEOS) 공정을 이용하여 트랜치 바닥에서의 두꺼운 산화막 형성방법을 나타내 보인 흐름도이다.
도 54 및 도 55는 두꺼운 바닥 산화막 형성방법의 여러 예를 나타내 보인 도면이다.
도 56 내지 도 59은 트랜치 바닥에서의 두꺼운 절연막 형성방법의 여러 예를 나타내 보인 도면들이다.
도 60은 전류 감지 소자를 갖는 MOSFET을 개략적으로 나타내 보인 도면이다.
도 61a는 플래너 게이트 구조 및 격리된 전류 감지 구조를 갖는 전하 균형 MOSFET의 일 예를 나타내 보인 도면이다.
도 61b는 전류 감지 소자가 트랜치 MOSFET에 집적된 구조를 나타내 보인 도면이다.
도 62a 내지 도 62c는 직렬 온도 감지 다이오드를 갖는 MOSFET의 여러 예를 나타내 보인 도면들이다.
도 63a 및 도 63b는 ESD 보호를 갖는 MOSFET의 여러 예를 나타내 보인 도면들이다.
도 64a 내지 도 64d는 ESD 보호회로의 여러 예를 나타내 보인 도면들이다.
도 65는 낮은 ESR을 갖는 전하 균형 전력용 소자의 형성방법을 나타내 보인 도면이다.
도 66a 및 도 66b는 ESR 감소를 위한 레아아웃 기술을 나타내 보인 도면들이다.
도 67은 전력용 스위칭을 이용한 DC-DC 컨버터를 나타내 보인 도면이다.
도 68은 전력용 스위칭을 이용한 다른 DC-DC 컨버터를 나타내 보인 도면이다.
도 69은 듀얼 게이트 MOSFET를 위한 드라이버 회로를 나타내 보인 도면이다.
도 70a는 분리되어 구동되는 게이트 전극을 나타내 보인 도면이다.
도 70b는 도 70a의 회로 동작을 설명하기 위해 나타내 보인 타이밍도이다.
도 71은 몰디드 패키지를 개략적으로 나타내 보인 단면도이다.
도 72는 언몰디드 패키지를 개략적으로 나타내 보인 단면도이다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 사이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 전력용 MOSFET을 기준으로 설명된다. 그러나 여기에서 개시된 본 발명의 여러 실시예들이 전력용 MOSFET으로 한정되는 것은 아니며, 예컨대 다이오드 외에도, IGBT와 다른 형태의 바이폴라 스위치와 여러 형태의 사이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 발명의 여러 실시예들은 특정 p 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
도 1에는 n형 트랜치 전력용 MOSFET(100)의 단면이 나타나 있다. 여기서 기술되는 모든 다른 도면들처럼, 도 1에서 도시된 여러 요소 및 성분들의 상대적인 규격 및 크기는 실제 규격 및 크기를 정확하게 반영하는 것은 아니며, 단지 설명 목적일 뿐이라는 것은 자명하다. 트랜치 MOSFET(100)은 게이트 전극을 포함하는데, 이 게이트 전극은, p형 웰 또는 바디영역(104)을 통해 n형 드리프트 또는 에피택셜영역(106)에 이르도록 기판 상부 표면으로부터 연장되는 트랜치(102) 내에 형성된다. 트랜치(102)는 그 내벽에 얇은 절연막(108)이 배치되고, 도핑된 폴리실리콘막과 같은 도전물질(110)에 의해 실질적으로 채워진다. n형 소스영역(112)은 트랜치(102)에 인접되는 바디영역(104) 내에 형성된다. MOSFET(100)의 드레인 단자는 고농도로 도핑된(heavily-doped) n+ 영역(114)에 연결되는 기판의 뒷면에 형성된다. 도 1에 도시된 구조는, 트랜지스터의 어레이를 형성하기 위해, 예컨대 실리콘으로 이루어진 공통 기판 위에 여러번 반복적으로 배치된다. 이 어레이는 여러 셀룰러(cellular) 또는 스트라이프(stripe) 구조로 구성될 수도 있다. 트랜지스터가 턴 온 되면, 도전 채널이 소스영역(112) 및 드리프트영역(106) 사이에서 게이트 트랜치(102)의 측벽을 따라 수직방향으로 형성된다.
이와 같은 수직 게이트 구조로 인해서, MOSFET(100)은 플래너 게이트 소자와 비교해 고집적이 가능하고, 이와 같은 보다 높은 집적도는 상대적으로 낮은 온-저항 특성을 나타낸다. 트랜지스터의 브레이크다운 전압 성능을 향상시키기 위해서는, p+ 고농도 바디 영역(118)을 p- 웰(104) 내에 형성시켜, p+ 고농도 바디 영역(118) 및 p- 웰(104)의 경계부분에서 급격한 정션(abrupt junction)이 만들어지도록 한다. 트랜치 깊이 및 웰 깊이에 대한 p+ 고농도 바디(118)의 상대적인 깊이를 조절함으로써, 전압이 트랜지스터에 인가될때 만들어지는 전계가 트랜치로부터 멀리 이동된다. 이는 트랜지스터의 애벌런치(avalanche) 전류 취급 능력을 증대시킨다. 이와 같이 개선된 구조 및 트랜지스터 제조공정의 여러 형태들과, 그리고 특히 급격한 정션은 미국 특허번호 6,429,481에 상세하게 기술되어 있다.
비록 수직 트랜치 MOSFET(100)가 좋은 온-저항 및 개선된 견고함을 나타내지만, 비교적 높은 입력 커패시턴스를 갖는다. 트랜치 MOSFET(100)의 입력 커패시턴스는 두 가지 성분을 갖는데, 하나는 게이트-소스 커패시턴스(Cgs)이고, 다른 하나는 게이트-드레인 커패시턴스(Cgd)이다. 게이트-소스 커패시턴스(Cgs)는 게이트 도전물질(110)과 트랜치 상부 근처의 소스영역(112)이 중첩됨에 따라 발생된다. 일반적인 전력용 스위칭 응용분야에서 트랜지스터의 바디와 소스전극이 함께 단락되기 때문에, 게이트와 바디에서의 반전 채널 사이에 형성되는 커패시턴스도 또한 게이트-소스 커패시턴스(Cgs)에 기여한다. 게이트-드레인 커패시턴스(Cgd)는 각 트랜치 바닥에 있는 게이트 도전물질(110)과 드레인에 연결되는 드리프트영역(106)이 중첩됨으로써 발생된다. 게이트-드레인 커패시턴스(Cgd), 또는 밀러 커패시턴스는 트랜지스터의 드레인-소스 전압(VDS) 천이 시간을 제한한다. 따라서 높은 게이트-소스 커패시턴스(Cgs) 및 게이트-드레인 커패시턴스(Cgd)는 스위칭손실이 쉽게 발생되도록 한다. 이 스위칭손실은, 전력용 관리 응용분야가 점점 더 높은 스위칭주파수를 향해 이동함에 따라 더욱 더 중요시되고 있다.
게이트-소스 커패시턴스(Cgs)를 줄이는 하나의 방법은 트랜지스터의 채널길이를 줄이는 것이다. 보다 짧은 채널길이는 게이트-소스 커패시턴스(Cgs)의 게이트-채널 성분을 직접 감소시킨다. 보다 짧은 채널길이는 또한 드레인-소스 온-저항(RDSon)에 정비례하고, 보다 적은 게이트 트랜치로도 동일한 소자 전류 용량을 얻는 것을 가능하게 해준다. 이는 게이트-소스 및 게이트-드레인 중첩 부분을 감소시킴으로써 게이트-소스 커패시턴스(Cgs) 및 게이트-드레인 커패시턴스(Cgd) 모두 감소시킨다. 그러나 보다 짧은 채널길이는, 역 바이어스된 바디-드레인 정션에 의해 형성되는 디플리션영역이 바디영역 안으로 깊게 들어와서 소스영역에 접근할 때 펀치스루를 발생시킬 가능성을 높인다. 드리프트영역이 보다 더 디플리션영역을 유지할 수 있도록 드리프트영역의 도핑농도를 감소시키는 것은, 트랜지스터의 온-저항(RDSon)을 증가시키는 바람직하지 못한 효과를 발생시킨다.
채널길이의 감소를 허용하고, 또한 위의 단점들이 해결되도록 하는 트랜지스터 구조의 개선은, 게이트 트랜치로부터 수평적으로 이격된 부가적인 "실드(shield)" 트랜치를 이용하여 달성된다. 도 2a에는 듀얼 트랜치 MOSFET(200)의 일 예가 도시되어 있다. "듀얼 트랜치"란 용어는, 유사한 트랜치의 수와는 다른 것으로서, 2개의 다른 형태의 트랜치를 갖는 트랜지스터를 의미한다. 도 1의 MOSFET에 공통되는 구조적인 특징 외에도, 듀얼 트랜치 MOSFET(200)는 인접한 게이트 트랜치(202) 사이에 개재되어 있는 실드 트랜치(220)를 포함한다. 도 2a에 나타낸 실시예에 있어서, 실드 트랜치(220)는 p+ 영역(218), 바디영역(204)을 통해 게이트 트랜치(202)의 깊이 아래의 드리프트영역(206) 내에 이르기까지 표면으로부터 연장된다. 트랜치(220) 내벽에는 절연물질(222)이 배치되고, 도핑된 폴리실리콘과 같은 도전물질(224)에 의해 실질적으로 채워진다. 금속막(216)은 트랜치(220) 내의 도전물질(224)을 n+ 소스영역(212) 및 p+ 고농도 바디영역(218)에 전기적으로 연결시켜준다. 따라서 본 실시예에서, 트랜치(220)는 소스 실드 트랜치로 정의될 수 있다. 이와 같은 형태의 듀얼 트랜치 MOSFET의 예와, 그리고 제조방법과 회로응용은 미국특허출원번호 10/209,110에 상세하게 기재되어 있다.
보다 깊은 소스 실드 트랜치(220)는 역-바이어스된 바디-드레인 정션에 의해 형성된 디플리션영역이 드리프트영역(206) 안으로 보다 깊게 놓여지도록 해준다. 따라서, 보다 넓은 디플리션영역이 전계 증가 없이 나타날 수 있다. 이는 브레이크다운 전압을 감소시키지 않고도 드리프트영역을 보다 높게 도핑시키는 것을 허용하는 것이다. 보다 높게 도핑된 드리프트영역은 트랜지스터의 온-저항을 감소시킨다. 더욱이 바디-드레인 정션 근처에서의 감소된 전계는, 채널길이를 실질적으로 감소시키며, 이는 트랜지스터의 온-저항을 더욱 더 감소시키고 게이트-소스 커패시턴스(Cgs)를 실질적으로 감소시킨다. 또한, 도 1의 MOSFET와 비교하여, 듀얼 트랜치 MOSFET는 훨씬 적은 수의 게이트 트랜치로 동일한 트랜지스터 전류 용량을 얻은 것을 가능하게 해준다. 이는 게이트-소스 및 게이트-드레인 중첩 커패시턴스를 의미있게 감소시킨다. 도 2a에 나타낸 실시예에서, 게이트 트랜치 도전막(210)은 트랜치 내에 매몰되지만, 도 1에 나타낸 MOSFET(100)에서의 트랜치(102) 위에 나타나는 층간 절연 덮개가 있을 필요는 없다. 또한 소스 실드 트랜치의 사용은 트랜치 게이트 MOSFET에 한정되지 않으며, 게이트가 기판의 상부표면 위에 수평적으로 형성된 플래너 MOSFET에도 소스 실드 트랜치가 채용될 때에도 동일한 이점이 얻어진다. 소스 실드 트랜치 구조를 갖는 플래너 게이트 MOSFET의 일 예가 도 2b에 도시되어 있다.
입력 커패시턴스를 더욱 감소시키기 위하여, 게이트-드레인 커패시턴스(Cgd)를 감소시키는데 촛점을 맞춘 부가적인 구조적 개선이 이루어지도록 할 수 있다. 앞서 언급한 바와 같이, 게이트-드레인 커패시턴스(Cgd)는 게이트와 트랜치 바닥에서의 드리프트영역과의 중첩에 의해 발생된다. 이 커패시턴스를 감소시키는 하나의 방법은 트랜치 바닥에서의 게이트 절연막 두께를 증가시키는 것이다. 다시 도 2a를 참조하면, 게이트 트랜치(202)는, 게이트 트랜치의 측벽을 따라 배치되는 절연막과 비교하여 드리프트영역(206)(트랜지스터 드레인 단자)과 중첩되는 트랜치 바닥에서 보다 더 두꺼운 절연막(226)을 갖는다. 이는 트랜지스터의 순방향 도전을 열화시키지 않고 게이트-드레인 커패시턴스(Cgd)를 감소시킨다. 게이트 트랜치의 바닥에서 보다 더 두꺼운 절연막을 형성하는 것은 많은 다른 방법들에 의해 수행될 수 있다. 보다 두꺼운 절연막 형성의 한 공정은 미국 특허번호 6,437,386 (Hurst et al.)에 기재되어 있다. 트랜치 바닥에서의 두꺼운 절연막을 형성하는 다른 공정은 도 56 내지 59를 참조하여 아래에서 보다 상세히 기술된다. 게이트-드레인 커패시턴스를 최소화하는 다른 방법은 트랜치 내에서 중앙에 배치되는 제2 절연성 코어를 포함하는 것인데, 이 제2 절연성 코어는 트랜치 바닥 위의 절연성 라이너로부터 위 방향으로 연장된다. 일 실시예에서, 제2 절연성 코어는 트랜치 도전물질(210) 위의 절연막에 컨택되도록 위로 연장된다. 이 실시예의 일 예와 그에 따른 다양한 예가 미국 특허번호 6,573,560에 상세하게 기술되어 있다.
게이트-드레인 커패시턴스(Cgd)를 감소시키는 또 다른 기술은 하나 이상의 바이어스된 전극을 이용하여 게이트를 실딩(shielding)시키는 것이다. 이 실시예에 따르면, 게이트 트랜치 내부와 게이트전극을 형성하는 도전물질 아래에, 하나 이상의 전극을 형성하여 드리프트 영역으로부터 게이트를 실딩시키는 것이고, 이에 따라 게이트-드레인 중첩 커패시턴스가 실질적으로 감소된다. 도 3a에는 실드된 게이트 트랜치 MOSFET(300A)의 일 예가 도시되어 있다. 이 MOSFET(300A)에서 트랜치(302)는 게이트전극(310)을 포함하는데, 특히 본 실시예에서는 게이트전극(310) 아래의 두 개의 부가적인 전극들(311a, 311b)을 더 포함한다. 전극들(311a, 311b)은 게이트전극(310)이 드리프트영역(306)과 실질적으로 중첩되지 않도록 차폐시켜 게이트-드레인 중첩 커패시턴스가 거의 제거되도록 한다. 실드 전극들(311a, 311b)은 최적 포텐셜로 독립적으로 바이어스될 수 있다. 일 실시예에서, 실드 전극들(311a, 311b) 중 어느 하나는 소스 단자와 같은 포텐셜로 바이어스될 수 있다. 듀얼 트랜치 구조와 유사하게, 실드 전극들의 바이어스 인가는 바디-드레인 정션에서 형성되는 디플리션 영역의 폭을 넓히는데도 또한 도움을 줄 수 있으며, 더욱이 게이트-드레인 커패시턴스(Cgd)를 감소시킨다. 실드 전극들(311)의 개수는 스위칭 응용분야에 따라 변할 수 있으며, 특히 응용분야에서 요구되는 전압에 좌우되어 변할 수 있다. 마찬가지로, 특정 트랜치에서의 실드 전극들의 크기도 변화될 수 있다. 예컨대, 실드 전극(311a)은 실드 전극(311b)보다 더 클 수 있다. 일 실시예에서, 가장 작은 실드 전극은 트랜치 바닥에서 가장 가깝게 배치되고, 나머지 실드 전극들은 게이트 전극에 가까울수록 크기가 점점 증가된다. 트랜치 내에서 독립적으로 바이어스된 전극들은 수직 전하 조절 목적으로 이용되어 보다 작은 순방향 전압 손실 및 보다 높은 블로킹 능력을 개선시킬 수도 있다. 아래에서 고전압 소자와 관련하여 상세하게 설명될 이와 같은 트랜지스터 구조는, "작은 순방향 전압 손실 및 높은 차단 능력을 갖는 반도체 구조"란 명칭의 미국특허출원번호 09/981,583에 상세하게 기재되어 있다.
도 3b에는 도 2a의 듀얼 트랜치 구조가 도 3a의 실드된 게이트 구조와 결합된 실드된 게이트 트랜치 MOSFET(300B)의 다른 실시예가 도시되어 있다. 도 3b에 나타낸 실시예에서, 게이트 트랜치(301)는 MOSFET(300A)의 트랜치(302)와 유사하게 실드 폴리(311) 위의 게이트 폴리(310)를 포함한다. 그러나 MOSFET(300B)은, 수직 전하 조절 목적을 위해 게이트 트랜치(302)보다 더 깊을 수 있는 비(non)-게이트 트랜치(301)를 포함한다. 도 2a에 나타낸 바와 같이, 전하 조절 트랜치(301)가 트랜치 상부에서 소스 금속과 연결되는 도전물질(예컨대 폴리실리콘)의 단일막을 가질 수도 있지만, 도 3b에 나타낸 실시예에서는 독립적으로 바이어스 인가될 수 있는 복수의 적층된 폴리 전극들(313)을 이용한다. 트랜치 내에 적층된 전극들(313)의 개수는 응용분야에서 요구하는 것에 좌우되어 변화될 수 있으며, 마찬가지로 도 3b에서 나타낸 전극들(313)의 크기도 또한 그렇다. 상기 전극들은 독립적으로 바이어스 인가될 수 있거나, 또는 전기적으로 함께 묶일 수도 있다. 또한 소자 내부의 전하 조절 트랜치의 개수는 응용분야에 좌우될 것이다.
전력용 MOSFET의 스위칭속도를 개선하는 또 다른 기술은 듀얼 게이트 구조를 채용함으로써 게이트-드레인 커패시턴스(Cgd)를 감소시키는 것이다. 본 실시예에 따라, 트랜치 내부의 게이트 구조는 두 개의 조각들로 분리된다. 제1 조각은 스위칭 신호를 수신하는 통상의 게이트 기능을 수행하고, 제2 조각은 제1 게이트 조각을 드리프트(드레인) 영역으로부터 차폐시키고 독립적으로 바이어스 인가될 수 있다. 이는 MOSFET의 게이트-드레인 커패시턴스를 크게 감소시킨다. 도 4a는 듀얼 게이트 트랜치 MOSFET(400A)의 일 실시예를 개략적으로 나타내 보인 부분도이다. 도 4a에 나타낸 바와 같이, MOSFET(400A)의 게이트는 두 개의 조각들(G1, G2)을 갖는다. 도 3a의 MOSFET(300A)에서의 실드 전극들(311a, 311b)과는 다르게, 상기 MOSFET(400A)에서는 조각(G2)를 형성하는 도전물질이 채널에 중첩되는 중첩영역(401)을 가지며, 이에 따라 게이트 단자로서 작용한다. 그런데 이 제2 게이트 단자(G2)는, 제1 게이트 단자(G1)와는 독립적으로 바이어스 인가되고, 스위칭 트랜지스터를 구동하는 신호를 받지 않는다. 대신에, 일 실시예에서는, 제2 게이트 단자(G2)가 MOSFET의 문턱전압 이상의 일정한 포텐셜로 바이어스되어, 중첩영역(401)에서 채널을 반전시킨다. 이에 따라 제2 게이트(G2)로부터 제1 게이트(G1)로 천이될 때 연속적인 채널이 형성될 것이다. 또한 제2 게이트(G2)에서의 포텐셜이 소스 포텐셜보다 더 높기 때문에 게이트-드레인 커패시턴스(Cgd)도 감소되며, 전하가 드리프트 영역으로부터 제2 게이트(G2)로의 전하 이동이 게이트-드레인 커패시턴스(Cgd)의 감소에 더욱 더 기여한다. 다른 실시예에서는, 일정한 포텐셜 대신에, 스위칭이 막 이루어지기 전에 문턱전압보다 높은 포텐셜로 제2 게이트(G2)에 바이어스 인가될 수 있다. 다른 실시예에서는, 제2 게이트(G2)에서의 포텐셜이 가변될 수 있고, 게이트-드레인 커패시턴스(Cgd)가 최소화되도록 최적으로 조정될 수 있다. IGBT 및 그와 유사한 것을 포함하는 트랜치 게이트 전력용 소자의 다른 형태들 뿐만 아니라 플래너 게이트 구조를 갖는 MOSFET에도 상기 듀얼 게이트 구조가 채용될 수 있다. 듀얼 게이트 트랜치 MOS 게이트 소자의 변형 및 그 제조방법이 "밀러 커패시턴스 및 스위칭 손실 감소를 위한 개선된 모스 게이팅 방법"이란 명칭의 미국 특허출원번호 10/640,742에 상세하게 기재되어 있다.
개선된 전력용 MOSFET의 또 다른 실시예가 도 4b에 도시되어 있는데, 이 MOSFET(400B)은 수직 전하 조절을 위해 플래너 듀얼 게이트 구조와 트랜치 전극을 결합시킨 것이다. 제1 및 제2 게이트 단자(G1, G2)가 도 4a의 트랜치 듀얼 게이트 구조와 유사한 방식으로 기능하는 반면에, 딥 트랜치(420)는 드리프트 영역에서 전극을 제공해주어 전하를 확산시키고 소자의 브레이크다운 전압을 증대시킨다. 실드(또는 제2) 게이트(G2)는 제1 게이트(G1)의 상부와 중첩되고, p 웰(404) 및 드리프트 영역(406)에 걸친다. 또 다른 실시예에서는, 제1 게이트(G1)가 실드(또는 제2) 게이트(G2)에 걸친다.
수직 전하 조절을 위한 게이트 실드 및 트랜치 전극과 같이 지금까지 설명된 여러 기술들은, 수평 및 수직 MOSFET, IGBT, 다이오드 및 이와 유사한 것을 포함하고, 또한 특정 응용분야에 최적화된 전력용 소자를 얻기 위해 결합될 수 있다. 예를 들면, 도 4a에 나타낸 트랜치 듀얼 게이트 구조는 도 3b 또는 도 4b에 나타낸 형태의 수직 전하 조절 트랜치 구조와 결합됨으로써 여러 이점들을 제공한다. 그와 같은 소자는 도 4a에 나타낸 듀얼 게이트 구조를 갖는 액티브 트랜치를 포함할 뿐만 아니라, 단일층의 도전물질(도 4b에서의 트랜치(420)처럼)에 의해서나, 복수로 적층된 도전성 전극(도 3b에서의 트랜치(301)처럼)에 의해 실질적으로 채워지는 보다 깊은 전하 조절 트랜치도 포함한다. 드레인 단자가 소스 단자와 같은 기판표면에 위치하는, 즉 전류가 수평적으로 흐르는 수평 소자에 있어서, 전하 조절 전극은, 수직 트랜치로 적층되지 않고 대신에 필드 플레이트를 형성하면서 수평적으로 배치된다. 일반적으로 전하 조절 전극의 방향은 드리프트 영역에서의 전류 이동방향과 나란하다.
일 실시예에서, 듀얼 게이트 및 실드된 게이트 기술은 스위칭 속도 및 차단 전압 증가를 제공하도록 동일한 트랜치 내에서 결합된다. 도 4c는 MOSFET(400C)을 나타내 보인 도면인데, 이 MOSFET(400C)의 트랜치(402C)는 하나의 트랜치 내에 적층된 제1 게이트(G1), 제2 게이트(G2) 및 실드층(411)을 포함한다. 트랜치(402C)는 깊게 형성될 수 있으며, 응용분야에서의 요구에 따라 많은 실드층(411)을 포함할 수도 있다. 전하 균형과 실드 전극을 위해 동일한 트랜치를 사용함으로써, 보다 높은 집적도를 얻을 수 있는데, 이는 두 개의 트랜치에 대한 요구를 제거하여 하나로 결합하였기 때문이다. 또한 더욱 더 많은 전류를 확산시킬 수 있고, 소자의 온-저항을 개선시킨다.
지금까지 설명된 소자들은 실드된 게이트, 듀얼 게이트 및 다른 기술들을 결합하여 기생 커패시턴스를 감소시킨다. 그러나, 경계 효과(fringing effect)로 인하여, 이 기술들이 게이트-드레인 커패시턴스(Cgd)를 충분하게 최소화시킬 수 있는 것은 아니다. 도 4d에는 딥(deep) 바디 디자인을 갖는 MOSFET(400D)의 일 예를 설명하기 위해 나타내 보인 부분 단면도이다. 이 실시예에 따라, 바디 구조는, 게이트 트랜치(402)들 사이에 형성된 메사의 중심이 관통되도록 식각되고, 게이트 트랜치(402)만큼 또는 더 깊게 연장되는 트랜치(418)에 의해 형성된다. 바디 트랜치(418)는, 도시된 바와 같이 소스 금속으로 채워진다. 소스 금속막은 금속-확산 바운더리(미도시)에서의 얇은 내열성 금속을 포함할 수 있다. 본 실시예에서, 바디 구조는, 바디 트랜치(418)를 실질적으로 둘러싸는 p+ 바디 이온주입영역(419)을 더 포함한다. p+ 바디 이온주입영역(419)에 의해, 소자 내부, 특히 게이트 전극에 가까운 곳에서의 포텐셜 분포를 변화시키는 부가적인 실드가 이루어질 수 있다. 도 4e에 나타낸 다른 실시예에서, 바디 트랜치(418)는, 예컨대 선택적인 에피택셜 성장(SEG) 증착을 이용한 에피택셜물질에 의해 실질적으로 채워진다. 경우에 따라서, 바디 트랜치(418E)는 도핑된 폴리실리콘막에 의해 실질적으로 채워질 수도 있다. 이 두 실시예들 중 어느 경우이던지, p+ 실드 정션(419)을 임플란트하는 대신에, 후속의 온도처리로 도펀트들로 채워진 바디로부터 실리콘 안으로 도펀트들을 확산시켜 p+ 실드 정션(419)을 형성할 수 있다. 트랜치 바디 구조 및 형성에 대한 다양한 예가 미국 특허번호 6,437,399 및 6,110,799에 상세히 기재되어 있다.
도 4d 및 도 4e에 나타낸 실시예들에 있어서, 게이트 트랜치(402)와 바디 트랜치(418) 사이의 거리(L)는, 두 트랜치들의 상대적인 깊이와 함께 게이트-드레인 경계 커패시턴스가 최소화되도록 조절된다. 선택적인 에피택셜 성장(SEG) 또는 폴리가 채워진 바디 트랜치를 이용하는 실시예에 있어서, 층(419)의 외부 가장자리와 게이트 트랜치의 벽 사이의 간격은, 바디 트랜치(418) 내의 선택적인 에피택셜 성장(SEG) 또는 폴리실리콘의 도핑 농도를 변화시킴으로써 조절할 수 있다. 도 4f 및 도 4g는 트랜치 딥 바디가 게이트 전극에 인접한 소자 내부에서의 포텐셜 라인 분포에 끼치는 영향을 나타내 보인 도면이다. 도 4f는, 트랜치 딥 바디(418)를 가지며 역방향으로 바이어스 인가된 실드된 게이트 MOSFET(400F)에 대한 포텐셜 라인을 나타내고, 도 4g는 얕은 바디 구조를 가지며 역방향으로 바이어스 인가된 실드된 게이트 MOSFET(400G)에 대한 포텐셜 라인을 나타낸다. 각 소자의 칸투어(contour) 라인은 역방향으로 바이어스 인가될때, 즉 차단 오프-상태일 때의 소자 내부에서의 포텐셜 분포를 보여준다. 흰선은 웰 정션을 나타낼 뿐더러, 또한 게이트 전극에 가깝게 위치한 채널 바닥을 한정한다. 도면에서 알 수 있듯이, 도 4f의 트랜치 딥 바디 MOSFET(400F)의 채널 및 주위의 게이트 전극에는 낮은 포텐셜 및 낮은 전계가 인가된다. 이 감소된 포텐셜로 인하여, 채널 길이가 감소되고, 이에 따라 소자의 전체 게이트 전하가 감소된다. 예를 들면, 게이트 트랜치(402)의 깊이가, 예컨대 0.5㎛ 아래로 감소될 수 있으며, 대략 0.5㎛ 이하의 간격(L)을 갖는 바디 트랜치(418)보다 더 얕아질 수 있다. 일 실시예에서, 상기 간격(L)은 0.3㎛보다 작다. 이 실시예의 또 다른 이점은 게이트-드레인 전하(Qgd) 및 밀러 커패시턴스(Cgd)의 감소이다. 이 파라메타들이 낮아질수록, 소자는 더 빨리 스위칭할 수 있다. 이와 같은 개선은, 게이트 전극에서 가까운 곳에 나타나는 포텐셜을 감소시킴으로써 달성될 수 있다. 상기 개선된 구조는 훨씬 낮은 포텐셜로도 스위칭될 수 있으며, 게이트에 유기된 용량성 전류도 매우 낮다. 이는 순차적으로 게이트가 더 빨리 스위칭할 수 있게 해준다.
도 4d 및 도 4e를 참조하여 설명한 바와 같이, 상기 트랜치 딥 바디 구조는, 스위칭 속도, 온-저항 및 소자의 블로킹 능력의 더 향상시키도록, 실드 게이트나 듀얼 게이트 구조와 같은 다른 전하 균형 기술과 결합될 수 있다.
위의 전력용 소자 및 그 응용에 의해 제공되는 이점들은 상대적으로 저전압의 전력용 전자 응용분야에서는 견고한 스위칭소자를 제공한다. 여기서 언급되는 저전압는, 예컨대 대략 30V-40V에서부터 그 아래의 전압 범위를 의미하는데, 물론 이 범위는 특정 응용분야에 따라 변할 수 있다. 이와 같은 범위 이상의 블로킹 전압을 요구하는 응용분야에서는 전력용 트랜지스터의 구조적 변형을 요구한다. 통상적으로, 전력용 트랜지스터의 드리프트 영역에서의 도핑농도를 감소시켜, 소자가 블로킹 상태인 동안에 보다 높은 전압이 유지될 수 있도록 한다. 그러나 보다 낮은 농도의 드리프트 영역은 트랜지스터의 온-저항(RDSon)을 증가시키는 결과를 야기한다. 보다 높은 저항은 스위치의 전력손실을 직접적으로 증대시킨다. 전력손실은, 반도체 제조에서 최근 전력용 소자의 집적도를 더욱 더 증가시킴에 따라 더욱 더 중요해지고 있다.
높은 블로킹 전압이 유지되는 동안 소자의 온-저항 및 전력손실을 개선시키고자 하는 시도가 이루어지고 있다. 이와 같은 시도들 중 많은 시도는, 반도체 소자에서 주로 평평한 전계가 수직하게 만들어지도록 하는 다양한 수직 전하 조절 기술들을 채용한다. 이와 같은 형태의 많은 소자가, "수평적 디플리션 구조를 갖는 전계효과트랜지스터"란 명칭의 미국 특허번호 6,713,813와, 그리고 미국 특허번호 6,376,878에서 개시하고 있는 수평적 디플리션 소자를 포함하여 제안된 바 있다.
도 5a는 플래너 게이트 구조를 갖는 전력용 MOSFET(500A)의 일부를 나타내 보인 단면도이다. MOSFET(500A)은 도 2b의 플래너 MOSFET(200B)의 구조와 유사한 것처럼 보이지만, 두 가지 관점에서 상이하다. 도전물질로 트랜치(520)를 채우는 대신에, 실리콘 산화막과 같은 절연물질로 트랜치를 채우는 점과, 트랜치(520)의 외부 측벽에 인접하여 일정 간격으로 불연속적인 플로팅 p형 영역(524)을 더 포함한다는 점이다. 도 2a의 듀얼 트랜치 MOSFET을 참조하여 설명한 바와 같이, 소스 트랜치(202) 내의 도전물질(특히 폴리실리콘)은 드리프트 영역 안으로 디플리션 영역을 깊게 밀어넣어 셀 브레이크다운 전압을 향상시키는데 도움을 준다. 따라서 이 트랜치로부터 도전물질을 제거하는 것은, 전계 감소를 위한 다른 수단이 채용되지 않는 한, 브레이크다운 전압을 감소시키는 결과를 발생시킬 것이다. 상기 플로팅 p 영역(524)이 전계를 감소시키는데 기여한다.
도 5a에 나타낸 MOSFET(500A)을 참조하면, 드레인 전압이 증가되어 전계가 증가됨에 따라, 플로팅 p 영역(524)은 공간 전하 영역 내에서의 위치에 의해 결정되는 포텐셜을 얻는다. 이 p 영역(524)의 플로팅 포텐셜에 의해, 전계는 드리프트 영역 안으로 더 깊게 퍼지고, 그 결과 트랜치(520)들 사이의 메사 영역의 깊이를 관통해서 보다 균일한 전계가 나타나도록 한다. 결과적으로, 트랜지스터의 브레이크다운 전압은 증가된다. 트랜치 내의 도전물질을 절연물질로 대체시킴으로써 얻을 수 있는 이점은, 공간 전하 영역의 많은 부분이 실리콘일수 있는 드리프트 영역보다는 오히려 절연체 양단에 더 나타날 수 있다는 것이다. 절연체의 투자율은, 예컨대 실리콘의 투자율보다 낮기 때문에, 그리고 트랜치 내의 디플리션 영역의 면적이 감소되기 때문에, 소자의 출력 커패시턴스는 의미있게 줄어든다. 이는 트랜지스터의 스위칭특성을 더욱 더 증대시킨다. 절연체로 채워진 트랜치(520)의 깊이는 요구되는 전압에 따라 좌우되는데, 트랜치가 깊을수록 블로킹 전압도 더 커진다. 상기 수직 전하 조절 기술에 의해 더해지는 이점은, 커패시턴스가 더해지지 않고도 트랜지스터 셀이 열적 분리를 위해 수평적으로 이동되는 것을 허용한다는 것이다. 다른 실시예에서는, 플로팅 p 영역 대신에, 절연체로 채워진 트랜치의 외부 측벽에 p형 층을 라인 형태로 배치하여 유사한 수직 전하 균형을 얻을 수 있다. 이 실시예의 간단하고도 부분적인 단면도가 도 5b에 도시되어 있다. 여기서 트랜치(520)의 외부 측벽은 p형 층 또는 라이너(526)로 덮인다. 도 5b에 나타낸 실시예에서, 게이트는 트랜치 구조이고, 이에 따라 소자의 트랜스컨덕턴스를 향상시킨다. 이와 같은 기술의 변형을 채용한 개선된 전력용 소자의 다른 실시예들이 "낮은 출력 커패시턴스를 갖는 수직 전하 조절 반도체소자"라는 명칭의 미국 출원번호 10/200,056에 상세하게 기재되어 있다.
위에서 언급한 바와 같이, 도 5b의 트랜치 MOSFET(500B)는 감소된 출력 커패시턴스 및 개선된 브레이크다운 전압을 나타낸다. 그러나, 액티브 트랜치(게이트 트랜치(502))가 절연체로 채워진 전하 조절 트랜치(520)들 사이에 위치하기 때문에, MOSFET(500B)의 채널 폭은 통상의 트랜치 MOSFET 구조만큼 크지는 않다. 이는 보다 높은 온-저항(RDSon)을 발생시킨다. 도 5c는 제2 전하 조절 트랜치를 제거한 수직 전하 조절을 갖는 트랜치 MOSFET(500C)를 나타내 보인 도면이다. MOSFET(500C)에서의 트랜치(502C)는 게이트 폴리(510)와 드리프트 영역(506) 안까지 깊게 연장되는 절연막으로 채워진 보다 낮은 부분을 포함한다. 일 실시예에서, 트랜치(502C)는 드리프트영역(506) 깊이의 대략 반 이내의 깊이까지 연장된다. p형 라이너(526C)는, 도시된 바와 같이, 각 트랜치의 낮은 부분을 따라 외부 측벽을 둘러싼다. 이 단일-트랜치 구조는 제2 전하 조절 트랜치를 제거하고, 이에 따라 채널폭을 증가시키고 온-저항(RDSon)을 감소시킨다. 외부 측벽상의 p형 라이너(526C)에 의해 둘러싸이는 보다 깊은 트랜치(502C)의 낮은 부분은, 출력 커패시턴스 및 게이트-드레인 커패시턴스를 감소시키기 위하여 전계의 주요 부분을 지지한다. 다른 실시예에서, p형 라이너(526C)는 트랜치(502C)의 측면 및 바닥을 따라 복수개의 연속적인 영역들로 이루어질 수 있다. 또 다른 실시예에서는, 소자의 기생 커패시턴스를 보다 더 감소시키기 위해, 단일 트랜치 전하 조절 구조와 위에서 설명한 실드 게이트 또는 듀얼 게이트 기술을 결합시키는 것도 가능하다.
도 6은 보다 빠른 스위칭을 요구하는 보다 높은 전압 응용분야에 적합한 전력용 MOSFET(600)의 개략적인 단면도이다. 상기 MOSFET(600)은 브레이크다운 전압을 향상시키기 위하여 수직 전하 조절을 스위칭속도를 개선하는 실드 게이트 구조와 결합시킨 것이다. 도 6에 나타낸 바와 같이, 실드 전극(611)은 게이트 트랜치(602) 내에서 게이트 도전막(610)과 트랜치 바닥 사이에 위치한다. 실드 전극(611)은 트랜지스터의 게이트를 아래의 드레인영역(드리프트영역(606))으로부터 차폐시켜, 트랜지스터의 게이트-드레인 커패시턴스를 의미있게 감소시키고, 이에 따라 최대 스위칭 주파수를 증가시킨다. p 도핑된 절연체로 채워진 트랜치(620)는 소자의 브레이크다운 전압을 개선하기 위해 수직적으로 대체로 평평한 전계를 만드는데 도움을 준다. 동작에 있어서, 절연체로 채워진 트랜치(620)와 p형 라이너(626)의 결합과, 그리고 실드 게이트 구조는 기생 커패시턴스를 감소시키고 게이트 전극의 가장자리 부분에 집중되는 전계를 분산시키는 n 드리프트 영역을 공핍시키는데 도움을 준다. 이러한 형태의 소자는 RF 증폭기나 고주파수 스위칭 응용분야에 사용될 수 있다.
도 7은 보다 높은 전압, 높은 주파수에 적합한 다른 전력용 MOSFET의 다른 실시예를 나타내 보인 도면이다. 도 7에서 나타낸 개략적인 예에서, MOSFET(700)은 브레이크다운 전압을 개선하기 위한 수직 전하 조절과 스위칭 속도를 개선하는 듀얼 게이트 구조를 결합시킨 것이다. 도 6에 나타낸 소자와 유사하게, 수직 전하 조절은 p-도핑된 라이너(726)를 갖는 절연체로 채워진 트랜치(720)를 사용함으로써 수행된다. 기생 커패시턴스의 감소는 듀얼 게이트 구조를 사용함으로써 얻을 수 있는데, 여기서 제1 게이트 전극(G1)은 제2 게이트 전극(G2)에 의해 드레인(n- 드리프트영역(706))으로부터 차폐된다. 제2 게이트 전극(G2)은, 소자가 턴온될 때 연속적인 채널을 통해 전류가 연속적으로 흐를수 있도록, 영역(701)에서 채널이 반전되는 순서로 연속적으로 바이어스 인가되거나 또는 스위칭 전에만 바이어스 인가될 수 있다.
다른 실시예에서, 실드 수직 전하 조절 MOSFET는 집적된 쇼트키 다이오드가 내재된 도핑된 측벽 절연막으로 채워진 트랜치를 채용한다. 도 8은 본 실시예에 따른 실드 게이트 MOSFET(800)의 일 예를 나타낸 도면이다. 이 예에서, 트랜치(802) 하부에 배치되는 전극(811)은 게이트 전극(810)을 드리프트 영역(806)으로부터 차폐시켜 기생 게이트-드레인 커패시턴스를 감소시킨다. 외부 측벽상에 p 도핑된 라이너가 배치되고 그 내부는 절연체로 채워진 트랜치(820)는 수직 전하 조절을 제공한다. 쇼트키 다이오드(828)는 일정 폭(W)의 메사를 형성하는 두 트랜치들(820A, 829B) 사이에 형성된다. 이 쇼트키 다이오드 구조는 트랜치 MOSFET 셀 어레이를 관통하도록 배치되어 MOSFET 스위치의 성능 특성을 증대시킨다. 순방향 전압강하는 쇼트키 구조(828)의 낮은 장벽 높이라는 이점에 의해 감소된다. 이 외에도, 이 다이오드는 수직 전력용 MOSFET의 일반적인 PN 정션과 비교하여 고유한 역방향 회복 속도라는 이점을 가질 것이다. 절연체로 채워진 트랜치(820)의 측벽을 예컨대 보론으로 도핑시킴으로써, 포스포러스 편석에 의한 측벽 누설 경로가 제거된다. 트랜치 공정의 특징들은 쇼트키 다이오드(828)의 성능을 최적화시키는데 사용될 수 있다. 일 실시예에서, 예컨대 폭(W)은 쇼트키 구조(828)의 드리프트 영역 내의 디플리션이 인접한 PN 정션에 의해 영향을 받고 조절되어 쇼트키 다이오드(828)의 역방향 전압 능력이 증가되도록 조정된다. 단일집적된 트랜치 MOSFET 및 쇼트키 다이오드의 예는 미국 특허번호 6,351,018에 발견될 수 있다.
절연체로 채워진 트랜치들 사이에 형성된 쇼트키 다이오드는, 다양한 다른 형태의 MOSFET과 함께 집적될 수 있는데, 이 형태의 MOSFET은, 플래너 게이트 구조를 갖는 MOSFET, 트랜치 바닥에 두꺼운 절연막을 갖거나 갖지 않는 어떠한 실드 전극도 없는 트랜치 게이트 MOSFET 등을 포함한다. 집적된 쇼트키 다이오드를 갖는 듀얼 게이트 트랜치 MOSFET의 일 예가 도 9a에 도시되어 있다. MOSFET(900A)은 게이트 트랜치(902)를 포함하는데, 여기서 제1 게이트(G1)는 제2 게이트(G2) 위에 배치되어 기생 커패시턴스를 감소시키고 스위칭 주파수를 증가시킨다. 또한 MOSFET(900A)는, 수직 전하 조절에 의해 소자의 블로킹 전압이 증대되도록 외부 측벽을 따라 형성되는 p 도핑된 라이너(926)을 가지며, 그 내부는 절연막으로 채워지는 트랜치(920)를 포함한다. 예컨대 도 5b, 도 6, 도 7, 도 8 및 도 9a를 참조하여 위에서 설명한 많은 실시예들에 있어서 라이너를 형성하는 하나의 방법은 플라즈마 도핑 공정을 이용하는 것이다. 쇼트키 다이오드(928A)는 절연체로 채워진 두 개의 인접한 트랜치들(920a, 920B) 사이에 형성된다. 다른 변형에서, 개별적으로 집적된 쇼트키 다이오드 및 트랜치 MOSFET는 절연체로 채워진 트랜치 없이 형성된다. 도 9b는 이와 같은 예의 소자(900B)를 나타내 보인 단면도이다. MOSFET(900B)는 게이트 전극(910) 아래에 매몰된 전극(911)을 갖는 액티브 트랜치(902B)를 포함한다. 쇼트키 다이오드(928B)는 두 개의 트랜치들(902L, 902R) 사이에 형성된다. 바이어스 인가된 전극(911)의 전하 균형 효과는 역방향 블로킹 전압을 떨어뜨리지 않고도 드리프트 영역의 도핑농도를 증가시키는 것을 허용한다. 드리프트 영역에서의 보다 높은 도핑농도는 상기 구조에서의 순방향 전압 강하를 감소시킨다. 위에서 매몰된 전극을 갖는 트랜치 MOSFET에 관해 설명한 바와 같이, 매몰된 전극의 수 외에도 각 트랜치의 깊이는 서로 다를 수 있다. 도 9c에 나타낸 하나의 변형에서, 트랜치(902C)는 단지 하나의 매몰된 전극(911)을 가지며, 쇼트키 셀(928C)의 게이트 전극(910S)은 소스 전극에 연결된다. 쇼트키 다이오드의 게이트는 MOSFET의 게이트 단자에 연결될 수도 있다. 도 9d, 도 9e 및 도 9f는 MOSFET의 액티브 셀 어레이 내에 분산된 쇼트키 다이오드의 여러 레이아웃들을 나타내 보인 도면들이다. 도 9d 및 도 9e는 각각 싱글 메사 쇼트키 레이아웃과 이중 메사 쇼트키 레이아웃을 나타내고, 반면에 도 9f는 쇼트키 영역이 MOSFET 트랜치에 수직인 레이아웃을 나타낸다. 교대로 배치되는 복수개의 쇼트키 및 MOSFET 영역을 포함하여, 쇼트키 다이오드의 이와 같은 레이아웃 및 다른 변형된 레이아웃은 여기서 기술된 모든 트랜지스터 구조와도 결합될 수 있다.
또 다른 실시예에서, 전력용 소자의 전압 블로킹 능력은, 소자의 드리프트 영역 내에서의 전류 흐름에 나란하도록 배열되는 적어도 하나 이상이 직렬로 연결된 다이오드 구조의 사용에 의해 증대되는데, 이 다이오드 구조는 절연체가 내벽에 배치되는 트랜치 내부에 매몰되도록 배치된다. 도 10은 이와 같은 실시예에 따른 트랜치 MOSFET(1000)을 개략적으로 나타내 보인 단면도이다. 다이오드 트랜치(1020)가, 게이트 트랜치(1002)의 각 측면에서 드리프트영역(1006) 내로 연장되도록 배치된다. 다이오드 트랜치(1020)는, 트랜치 내에서 하나 이상의 PN 정션을 형성하는 반대 도전형 영역들(1023, 1025)로 이루어진 하나 이상의 다이오드 구조를 포함한다. 일 실시예에서, 트랜치(1020)는, 단일 PN 정션이 드리프트 영역의 경계에 형성되도록 드리프트 영역의 극성과 반대인 극성을 갖는 하나의 영역을 포함한다. p형 및 n형으로 도핑된 폴리실리콘 또는 실리콘이 각각 영역들(1023, 1025)을 형성하는데 이용될 수도 있다. 실리콘 카바이드, 갈륨 아스나이드, 실리콘 저매니움 등과 같은 다른 형태의 물질도 또한 상기 영역들(1023, 1025)을 형성하는데 이용될 수 있다. 트랜치 내부의 측벽을 따라 연장되는 얇은 절연막(1021)이 트랜치 내의 다이오드를 드리프트 영역(1006)과 절연시킨다. 도시된 바와 같이, 트랜치(102) 바닥을 따라서는 절연막이 존재하지 않으며, 이에 따라 바닥 영역(1027)은 하부 기판과 전기적으로 연결된다. 일 실시예에서, 게이트 산화막(1008)을 설계하고 제조하는데 있어서 고려할 점이 상기 절연막(1021)을 설계하고 형성하는데 있어서도 유사하게 적용된다. 예를 들면, 절연막(1021)의 두께는, 유지되어야 하는 전압과, 다이오드 트랜치 내의 전계가 드리프트 영역 내로 유기되어야 하는 범위, 예컨대 절연막을 통해 결합되는 범위와 같은 인자들을 고려하여 결정된다.
동작에 있어서, MOSFET(1000)이 블로킹 상태에서 바이어스 인가될 때, 다이오드 트랜치(1020) 내의 PN 정션은 역바이어스가 걸리고, 최대 전계는 각각의 다이오드 정션에서 발생한다. 절연막(1021)을 통해, 다이오드 트랜치 내의 전계는 드리프트 영역(1006) 내의 전계에 대응되는 전계를 유기한다. 이 유기된 전계는, 드리프트 영역에서의 전계 곡선에서의 업-스윙 스파크(up-swing spike) 및 일반적인 증가의 형태로 드리프트 영역에서 나타난다. 이와 같은 전계의 증가는 보다 높은 브레이크다운 전압을 발생시키는 전계 곡선 하의 넓은 영역으로 나타난다. 본 실시예의 여러 변형이 미국 특허출원번호 10/288,982에 상세하게 기재되어 있다.
전하 균형을 위한 트랜치 다이오드를 실드된 게이트 및 듀얼 게이트 구조와 같이 기생 커패시턴스를 감소시키는 기술과 결합시키는 전력용 소자의 다른 실시예도 가능하다. 도 11은 그와 같은 실시예 중 한 실시예에 따른 MOSFET(1100)을 나타내 보인 도면이다. MOSFET(1100)은, 액티브 트랜치(1102) 내에서 게이트 전극(1110) 아래에 배치되는 실드 전극(1111)을 이용하며, 이는, 예컨대 도 3a의 MOSFET(300A)에서 설명한 바와 같이 트랜치의 게이트-드레인 커패시턴스(Cgd)를 감소시킨다. 다른 숫자의 PN 정션이 MOSFET(1000)과 비교하여 본 실시예에 따른 MOSFET(1100)에 채용된다. 도 12은 듀얼 게이트 구조를 트랜치 다이오드 구조와 결합시키는 MOSFET(1200)의 단면도이다. MOSFET(1200)의 액티브 트랜치는, 제1 게이트(G1)와 제2 게이트(G2)를 포함하고, 도 4b를 참조하여 설명한 듀얼 게이트 MOSFET에서의 액티브 트랜치와 동일한 방식으로 동작한다. 다이오드 트랜치(1220)는 전하 균형을 제공하여 소자의 블로킹 전압을 증가시키고, 듀얼 게이트 액티브 트랜치 구조는 소자의 스위칭 속도를 향상시킨다.
또 다른 실시예에서는, 트랜치 다이오드 전하 균형 기술이 도 13에 나타낸 플래너 게이트 MOSFET(1300)의 집적된 쇼트키 다이오드와 결합된다. 도 8 및 도 9를 참조하여 설명한 실시예에서와 같은 MOSFET에 쇼트키 다이오드를 집적시킴으로써 동일한 이점들이 얻어질 수 있다. 본 실시예에 있어서, 플래너 게이트 구조는 예시적이며, 따라서 집적된 쇼트키 다이오드와 트랜치 다이오드 구조의 결합이 트랜치 게이트, 듀얼 게이트 및 실드된 게이트를 포함하는 다른 형태의 게이트 구조들 중 어느 것을 갖는 MOSFET에도 채용될 수 있다는 것은 당연하다. 결과적으로 나타나는 실시예들 중 어느것도, 또한 도 4d 및 도 4e의 MOSFET(400D, 400E)에서 설명한 바와 같이, 경계 기생 커패시턴스를 더욱 더 감소시키기 위한 트랜치 바디 기술과 결합될 수 있다. 예를 들면, 다이오드 트랜치 내부의 반대 도전형 영역들의 수는 다이오드 트랜치의 깊이만큼 다를 수 있다. 반대 도전형 영역들의 극성은 MOSFET의 극성과는 반대일 수도 있다. 또한 PN 정션 중 어느것(923, 925 또는 1023, 1025 등)도, 각각의 영역들을 3차원적으로 연장하고 전기적인 컨택이 이루어질 수 있는 실리콘 표면 위까지 연장시킴으로써 요구되는 바이어스가 독립적으로 인가되도록 할 수 있다. 더욱이, 소자의 크기 및 응용분야에서의 전압 요구에 의해 요구되는 대로 복수개의 다이오드 트랜치들이 사용될 수도 있으며, 다이오드 트랜치들의 간격 및 배열은 다양한 스트라이프 또는 셀룰러 디자인으로 구현될 수 있다.
또 다른 실시예에서는, 보다 작은 순방향 전압 손실과 보다 높은 블로킹 능력을 위해 다향한 전하 균형 기술들을 채용한 일련의 축적-모드 트랜지스터들이 제공된다. 통상적인 축적-모드 트랜지스터에 있어서, 블로킹 정션은 없으며, 전류 흐름을 차단하기 위해 게이트 단자 근처의 채널영역을 반전시킴으로써 소자는 턴 오프된다. 게이트 바이어스를 인가하여 트랜지스터를 턴 온 시킬 때, 채널영역에는 반전층이 아닌 축적층이 형성된다. 반전 채널이 형성되지 않기 때문에, 채널 저항은 최소화된다. 이 외에도, 축적-모드 트랜지스터에는, 부재시 동기 정류기와 같은 회로 응용소자에서 발생되는 손실을 최소화시키는 PN 바디 다이오드가 없다. 통상적인 축적-모드 소자의 단점은, 드리프트 영역이 낮은 농도로(lightly) 도핑되어서, 소자가 블로킹 모드일 때 역 바이어스 전압을 지지하여야 한다는 점이다. 보다 낮은 농도로 도핑된 드리프트 영역은 온-저항을 더 크게 만든다. 여기서 기술되는 실시예들은 축적-모드 소자에 여러 전하 균형 기술들을 채용함으로써 이와 같은 한계들을 극복하도록 해준다.
도 14를 참조하면, 전류 흐름에 나란하게 배열된 교대 도전영역들을 갖는 축적-모드 트랜지스터(1400)의 개략적인 실시예가 도시되어 있다. 본 실시예에서, 트랜지스터(1400)는, 트랜치(1402) 내에 형성된 게이트 단자와, 트랜치들 사이에 형성된 n형 채널영역(1412)과, 반대 극성인 n형 및 p형의 기둥들(1403, 1405)을 포함하는 드리프트 영역(1406)과, 드리고 n형 드레인 영역(1414)을 갖는 n채널 트랜지스터이다. 엔핸스먼트-모드 트랜지스터와는 다르게, 축적-모드 트랜지스터(1400)는 블로킹 웰(본 예에서는 p형임) 또는 내부에 채널이 형성되는 바디영역을 포함하지 않는다. 대신에, 축적층이 채널영역(1412) 내에 형성될 때 도전채널이 만들어진다. 트랜지스터(1400)는 채널영역(1412)의 도핑농도 및 게이트 전극의 도핑 형태에 따라 정상적으로 온 또는 오프된다. n형 채널영역(1412)이 완전히 공핍되고 반전될 때 턴 오프된다. 반대 극성의 영역들(1403, 1405)의 도핑농도는, 전하 확산이 최대가 되도록 조절하여, 트랜지스터가 보다 높은 전압을 지탱할 수 있도록 해준다. 전류 흐름과 나란한 반대 극성의 기둥을 사용함으로써, 영역들(1412, 1406) 사이의 정션으로부터 멀어질수록 전계 분포는 선형적으로 감소되지 않고 균일해진다. 이 구조에서의 전하 확산 효과로 인해 트랜지스터 온-저항을 감소시키는 보다 높게 도핑된 드리프트 영역을 사용할 수 있다. 여러 영역들에서의 도핑농도는 서로 다를 수 있는데, 예를 들면 p형 영역(1412, 1403)은 같거나 다른 도핑농도를 가질 수 있다. 도 14에 나타낸 소자의 여러 영역들의 극성을 반대로 함으로써 개선된 p채널 트랜지스터를 얻을 수 있다는 것은 당연하다. 드리프트 영역 내에 배치되는 반대 극성의 기둥의 다른 변형은 아래에서 초-고전압 소자와 연관시켜 보다 상세하게 설명된다.
도 15는 전하 확산 목적을 위한 트랜치 전극을 갖는 다른 축적-모드 소자(1500)의 개략적인 도면이다. 모든 영역들(1512, 1506 및 1514)은 동일한 도전형, 즉 본 실시예에서는 n형의 도전형을 갖는다. 정상적으로 오프 소자에 대해서 게이트 폴리실리콘(1510)은 p형으로 이루어진다. 채널영역(1512)의 도핑농도는 바이어스가 인가되지 않은 조건하에서 공핍된 블로킹 정션이 만들어지도록 조절된다. 각 트랜치(1502) 내에는, 하나 이상의 매몰 전극들(1511)이 게이트 전극(1510) 아래에 형성되고, 절연물질(1508)에 의해 모두 둘러싸인다. 도 3a의 엔핸스먼트-모드 MOSFET와 연관하여 설명한 바와 같이, 매몰전극(1511)은 필드 플레이트로서 작용하고, 바람직하게는 전하 확산 기능이 최적화되도록 하는 포텐셜로 바이어스 인가될 수 있다. 전하 확산은, 매몰전극(1511)에 독립적으로 바이어스 인가함으로써 조절될 수 있기 때문에, 최대 전계는 의미있게 증가될 수 있다. MOSFET(300A)에서 채용한 매몰전극과 유사하게, 상기 구조의 다른 변형도 가능하다. 예를 들면, 트랜치(1502)의 깊이 및 매몰전극(1511)의 수는 응용분야에 좌우되어 다를 수 있다. 전화 확산 전극은, 도 3b의 MOSFET(300B)의 트랜치 구조에서 나태낸 바와 유사한 방식으로 트랜지스터 게이트 전극이 안에 형성된 액티브 트랜치와는 분리된 트랜치 내에 매몰될 수 있다. 그와 같은 실시예가 도 16에 도시되어 있다. 도 16에 나타낸 실시예에 있어서, n형 영역(1612)은, 선택적으로 더해질 수 있는 매우 고농도로 도핑된 n+ 소스영역(1603)을 포함한다. 고농도로 도핑된 소스영역(1603)은 도시된 바와 같이 n형 영역(1612)의 상부 가장자리를 따라 연장될 수 있거나, 또는 도면에 나타내지는 않았지만, n형 영역(1612)의 상부 가장자리를 따라 배치되는 트랜치 벽에 인접한 두 개의 영역으로 형성될 수도 있다. 다른 실시예에서는, n+ 영역(1603)을 포함함에 따라, 트랜지스터의 셧오프(shut off)를 확실하게 하기 위하여 n형 영역(1606)의 도핑농도를 낮출 필요가 있을수도 있다. 이와 같이 선택적인 고농도의 소스영역은 여기서 설명되는 축적 트랜지스터의 어느 하나와 동일한 방식으로 이용될 수 있다.
개선된 축적-모드 트랜지스터의 또 다른 실시예는 반대 극성의 외부 라이너를 갖는 절연체로 채워진 트랜치를 채용한다. 도 17은 본 실시예에 따른 축적 트랜지스터(1700)의 개략적인 단면도이다. 절연체로 채워진 트랜치(1720)는 실리콘 웰 표면 아래로부터 드리프트영역(1706) 내로 연장된다. 트랜치(1720)는 실리콘산화막과 같은 절연물질로 실질적으로 채워진다. 본 실시예에서, 트랜지스터(1700)는 트랜치 게이트 구조를 갖는 n채널 트랜지스터이다. p형 영역(1726)이 절연체로 채워진 트랜치의 외부 벽을 따라 라인형태로 배치된다. 도 5a, 도 5b 및 도 5c를 각각 참조하여 설명한 엔핸스먼트-모드 트랜지스터들(500A, 500B 및 500C)과 마찬가지로, 트랜치(1720)는 트랜지스터의 출력 커패시턴스를 감소시키고, 반면에 p형 라이너(1726)는 트랜지스터의 블로킹 능력을 증대시키기 위하여 드리프트 영역에서의 전하 균형을 제공한다. 도 18에 나타낸 또 다른 실시예에서, 반대로 도핑된 라이너들(1826N, 1826P)이 절연체로 채워진 트랜치(1820)의 반대 측면에 인접하게 형성된다. 즉 절연체로 채워진 트랜치(1820)는 트랜치의 한쪽 외부 측면을 따라 연장되는 p형 라이너(1826P)와, 같은 트랜치의 다른쪽 외부 측면을 따라 연장되는 n형 라이너(1826N)을 갖는다. 상기와 같은 엔핸스먼트-모드 트랜지스터와 연관하여 설명된 바와 같이, 절연체로 채워진 트랜치를 갖는 축적 트랜지스터의 다향한 조합도 가능하다. 예를 들면, 도 5a에 나타낸 소자에서와 같이, 플래너(트랜치에 반대되는 것으로서) 게이트 구조와, p형 라이너(1726) 대신에 플로팅 p형 영역을 갖는 축적 트랜지스터; 도 5b에 나타낸 소자에서와 같이, 트랜치(1726)의 바닥을 제외한 외부 측벽만 덮는 p형 라이너를 갖는 축적 트랜지스터; 그리고 도 5c에 나타낸 소자에서와 같이, 트랜치의 하부를 덮는 p형 라이너를 갖는 단일 트랜치 구조의 축적 트랜지스터를 포함한다.
또 다른 실시예에서, 축적-모드 트랜지스터는 전하 균형 목적을 위해 트랜치 내에서 직렬로 형성된 하나 이상의 다이오드를 채용한다. 본 실시예에 따른 축적-모드 트랜지스터(1900)의 개략적인 단면도가 도 19에 도시되어 있다. 다이오드 트랜치(1920)가 게이트 트랜치(1902)의 각 측면에 배치되고, 드리프트 영역(1906) 안으로 충분히 연장된다. 다이오드 트랜치(1920)는 트랜치 내에서 하나 이상의 PN 정션을 형성하는 반대 도전형 영역들(1923, 1925)로 이루어진 하나 이상의 다이오드 구조를 포함한다. p형 및 n형으로 도핑된 폴리실리콘 또는 실리콘이 상기 영역들(1923, 1925)을 형성하기 위해 사용될 수도 있다. 트랜치의 내부 측벽을 따라 연장되는 얇은 절연막(1921)이 트랜치 내의 다이오드와 드리프트 영역(1906)을 절연시킨다. 도시된 바와 같이, 트랜치(1920)의 바닥을 따라서는 절연막이 없으며, 이에 따라 바닥영역(1927)은 하부의 기판과 전기적으로 연결된다. 도 10, 도 11, 도 12 및 도 13에서 나타낸 엔핸스먼트-모드 트랜지스터들과 연관되어 설명된 바와 같이, 트랜치 다이오드를 갖는 축적 트랜지스터를 상기와 같이 결합시키는 여러 변형도 가능하다.
위에서 설명된 축적-모드 트랜지스터은 상부(소스) 영역에서 고농도의 반대 도전형으로 도핑된 영역을 채용할 수 있다. 도 20은 다른 변형과 결합되어 상기와 같은 특징을 나타내는 축적-모드 트랜지스터(2000)의 개략적인 사시도이다. 본 실시예에서, 축적-모드 트랜지스터(2000)의 전하 균형 다이오드가 게이트가 형성된 동일한 트랜치 내에 형성된다. 트랜치(2002)는 게이트 전극(2010)을 포함하고, 게이트 전극 아래에 n형(2023) 및 p형(2025) 실리콘 또는 폴리실리콘이 PN 정션을 형성한다. 얇은 절연막(2008)이 드리프트영역(2006)과 게이트 단자(2002)로부터 다이오드 구조를 분리시킨다. 고농도로 도핑된 p+ 영역(2118)은, 도시된 바와 같이, 소스영역(2012) 내에서 트랜치들 사이에 형성된 메사의 길이를 따라 일정 간격으로 형성된다. 고농도로 도핑된 p+ 영역(2118)은 n- 영역(2012)의 면적을 감소시켜 소자의 누설을 감소시킨다. 또한 p+ 영역(2118)은, 애벌런치에서의 홀 전류 흐름을 향상시키고 소자의 견고함을 향상시킬 p+ 컨택을 제공한다. 수직형 모스-게이트 축적 트랜지스터의 변형들이 소자의 여러 특징 및 이점들을 설명하는데 논의될 수 있다. 이와 같은 것들이 수평 모스-게이트 트랜지스터, 다이오드, 바이폴라 트랜지스터 및 이와 유사한 것들을 포함하는 다른 형태의 소자들에 구현될 수 있다는 것은 당연하다. 전하 확산 전극은 게이트가 형성된 동일한 트랜치 내에 형성될 수 있거나, 또는 다른 트랜치 내에 형성될 수 있다. 위에서 설명한 여러 축적-모드 트랜지스터들은 드리프트 영역에서 종료되는 트랜치를 갖지만, 그것들은 또한 드레인에 연결되는 보다 고농도로 도핑된 기판에서 종료될 수도 있다. 여러 트랜지스터들이, 스트라이프, 또는 육각형이나 사각 형상의 트랜지스터 셀을 포함하는 셀룰러 구조로 형성될 수 있다. 다른 실시예들 중 몇몇 실시예에서 설명된 다른 변형과 결합이 가능하며, 그 것들 중 많은 것이 이전에 언급한 미국 특허출원번호 60/506,194 및 60/588,845에 기재되어 있다.
고전압, 예컨대 500V-600V 이상의 응용을 위해 고안된 다른 종류의 전력용 스위칭 소자는, 기판 및 웰 사이의 에피택셜 영역 내에 교대로 배치되는 p형의 수직 부분들과, n형의 실리콘을 채용한다. 도 21을 참조하면, 이와 같은 형태의 구조를 채용한 MOSFET(2100)의 일 예가 도시되어 있다. 상기 MOSFET(2100)에 있어서, 때때로 전압 지지 또는 블로킹 영역으로 언급되는 영역(2102)은 교대로 배치되는 n형 부분들(2104) 및 p형 부분들(2106)을 포함한다. 이와 같은 구조로 인해, 소자에 전압이 인가될 때 디플리션 영역이 상기 부분들(2104, 2106)의 각 측면 내로 수평하게 퍼진다. 블로킹층(2102)의 전 수직 두께는, 수평 전계가 애벌런치 브레이크다운이 발생될 정도로 충분히 높아지기 전에 공핍되는데, 이는 각 수직 부분(2104, 2106)에서의 순 전하량이 브레이크다운 전계를 발생시키는데 필요한 양보다 작기 때문이다. 상기 영역이 완전히 수평적으로 공핍되게 되면, 대략 20 내지 30볼트/미크론의 애벌런치 전계에 도달하기 전까지 전계는 계속해서 수직적으로 만들어진다. 이는 소자의 전압 블로킹 능력을 크게 증대시켜 소자의 정격전압을 400V 이상까지 증가시킨다. 이와 같은 형태의 슈퍼-정션 소자의 다른 변형이 미국 특허번호 6,081,009 및 6,066,878에 상세하게 기재되어 있다.
슈퍼-정션 MOSFET(2100)의 다른 예는 n형 블로킹 영역 내에 형성되는 플로팅 p형 아일랜드를 이용하는 것이다. 필러(pillar)로 접근하는 것과는 반대로, 플로팅 p형 아일랜드의 사용은 온-저항(RDSon)이 감소되도록 전하 균형층의 두께를 감소시키는 것을 허용한다. 일 실시예에서는, p형 아일랜드를 균일한 간격으로 이격시키는 것 대신에, 임계 전계 근처로 전계가 유지되도록 다른 간격으로 이격시킨다. 도 22는 이와 같은 실시예에 따른 소자의 일 예를 나타낸 MOSFET(2200)의 개략적인 단면도이다. 이 실시예에서, 보다 깊은 플로팅 p 영역(2226)은 위에 있는 것보다 더 이격된 간격이 크다. 즉, 거리(L3)가 거리(L2)보다 크고, 거리(L2)는 거리(L1)보다 더 크다. 이와 같은 방식으로 플로팅 정션들 사이의 간격을 조절함으로써, 소수 캐리어들이 보다 더 알갱이 방식(granular fashion)으로 전해진다. 이 캐리어들의 소스가 보다 더 알갱이처럼 될수록, 보다 낮은 온-저항(RDSon) 및 보다 높은 브레이크다운 전압이 만들어진다. 다른 많은 변형이 가능하다는 것은 당연하다. 예를 들면, 플로팅 영역(2226)의 수직 방향으로의 개수는, 도시된 바와 같이 4개로 제한되지 않으며, 최적의 개수는 달라질 수 있다. 또한, 각 플로팅 영역(2226)에서의 도핑 농도는 다를 수 있다; 예컨대 일 실시예에서, 각 플로팅 영역(2226)의 도핑 농도는, 기판(2114)에 점점 가까울수록 점점 작아진다.
이 외에도, 저전압 및 중전압 소자에서 설명된 바와 같이, 실드된 게이트 및 듀얼 게이트 구조를 포함하여, 기생 커패시턴스를 줄임으로써 스위칭 속도를 증가시키는 많은 기술들이 도 21 및 도 22에서 설명된 고전압 소자 및 그에 따른 변형들과 결합될 수 있다. 도 23은 슈퍼-정션의 변형과 듀얼 게이트 구조를 결합시킨 고전압 MOSFET(2300)의 개략적인 단면도이다. 이 MOSFET(2300)은, 예컨대 위의 도 4b에서 나타낸 듀얼 게이트 트랜지스터와 유사하게 게이트 단자들(G1, G2)로 이루어진 플래너 듀얼 게이트 구조를 갖는다. 본 실시예에서는 p형인 반대 극성 영역들(2326)이 p-웰(2308) 아래의 n형 드리프트 영역(2306)에서 수직적으로 배치된다. 본 실시예에서 p형 영역들(2326)의 크기 및 간격이 서로 다르며, 구체적으로 p-웰(2308)에 보다 가깝게 배치되는 영역들(2326)은 서로 연결되며, 반면에 아래로 보다 멀리 배치되는 영역들(2326)은 플로팅되어 있으며 크기도 보다 작다. 도 24는 슈퍼-정션 기술을 실드된 게이트 구조와 결합시킨 고전압 MOSFET(2400)의 다른 실시예를 도시한 것이다. 이 MOSFET(2400)은, 예컨대 도 3a의 MOSFET(300A)과 유사한 실드 전극(2411)을 갖는 트랜치 게이트 소자로서, 게이트 전극(2410)이 드리프트 영역(2406)으로부터 차폐된다. 상기 MOSFET(2400)은 전류 흐름에 나란한 방향으로 드리프트 영역(2406) 내에 배치되는 반대 극성의 플로팅 영역들(2426)도 포함한다.
*터미네이션 구조들
위에서 설명된 여러 형태의 디스크리트 소자들(discrete devices)은, 다이(die)의 가장자리에서의 실린더나 구 형상의 디플리션 영역에 의해 브레이크다운 전압이 제한된다. 이와 같은 실린더나 구형의 브레이크다운 전압은 소자의 액티브영역에서 나란하고 평평한 브레이크다운 전압(BVpp)보다 낮은 것이 일반적이기 때문에, 액티브영역의 브레이크다운 전압에 근접한 브레이크다운 전압을 얻도록 소자의 가장자리가 마무리되어야 한다. 상기 브레이크다운 전압(BVpp)에 근접한 브레이크다운 전압을 얻을 수 있도록, 가장자리 터미네이션 폭에 걸쳐서 전계 및 전압이 균일하게 분산되도록 하기 위한 다른 여러 기술들이 개발되었다. 이 기술들은 필드 플레이트, 필드 링, 정션 터미네이션 연장(JTE) 및 이 기술들의 다른 조합을 포함한다. 앞서 언급된 미국 특허번호 6,429,481에는, 액티브 셀 어레이를 둘러싸면서, 필드산화막과 중첩되는 깊은(웰보다 더 깊은) 정션을 포함하는 필드 터미네이션 구조의 일 예가 설명되어 있다. 예컨대 n-채널 트랜지스터의 경우, 상기 터미네이션 구조는 n형 드리프트영역과 함께 PN 정션을 형성하는 깊은 p+ 영역을 포함한다.
다른 실시예에서, 링 형상으로 이루어진 하나 이상의 트랜치가 셀 어레이의 주위를 둘러싸고 있어 전계를 감소시키고 애벌런치 브레이크다운을 증가시킨다. 도 25a는 트랜치 트랜지스터에서 일반적으로 사용되는 트랜치 레이아웃을 나타낸다. 액티브 트랜치(2502)가 링 형상의 터미네이션 트랜치(2503)에 의해 둘러싸인다. 이 구조에서, 메사의 단부에 점선 원으로 나타낸 영역(2506)은 다른 영역보다 더 빨리 공핍되고, 이에 따라 이 영역에서 전계를 증가시켜 역 바이어스 조건하에서의 브레이크다운 전압을 감소시킨다. 따라서 이와 같은 형태의 레이아웃 사용은 저전압, 예컨대 30V보다 작은 소자로 제한된다. 도 25b 내지 도 25f는 도 25a에 도시된 고전계 영역이 줄어들도록 하는 다른 트랜치 레이아웃을 갖는 터미네이션 구조의 여러 다른 실시예들을 나타낸다. 도면들에서 알 수 있듯이, 몇개 또는 모든 액티브 트랜치는 터미네이션 트랜치로부터 분리된다. 액티브 트랜치의 단부와 터미네이션 트랜치 사이의 갭(gap)(WG)은 도 25a에 나타낸 구조에서 관찰되는 전계 집중 효과를 감소시키는 기능을 수행한다. 일 실시예에서, 상기 갭(WG)은 대략 트랜치들 사이의 메사 폭의 대략 절반이 되도록 한다. 고전압 소자에 있어서, 도 25f에 나타낸 복합 터미네이션 트랜치들이 채용될 수 있으며, 이는 소자의 브레이크다운 전압을 더욱 더 증가시킨다. "반도체소자의 트랜치 구조"라는 명칭의 미국 특허번호 6,683,363에는 이와 같은 실시예들의 몇몇 다른 예들이 보다 상세하게 기재되어 있다.
도 26a 내지 도 26c는 전하 균형 트랜치 MOSFET의 트랜치 터미네이션 구조의 여러 예들을 나타내 보인 단면도들이다. 이 실시예에서, MOSFET(2600A)은, 액티브 트랜치(2602) 내에서 게이트 폴리(2610) 아래에 매몰되는 실드 폴리 전극(2611)을 갖는 실드된 게이트 구조를 사용한다. 도 26a에 나타낸 실시예에서, 터미네이션 트랜치(2603A)는, 비교적 두꺼운 절연(산화)막(2605A)이 내벽을 따라 배치되고, 폴리와 같은 도전물질(2607A)로 채워진다. 산화막(2605A)의 두께, 터미네이션 트랜치(2603A)의 깊이, 그리고 터미네이션 트랜치와 인접한 액티브 트랜치 사이의 간격(즉 최종 메사의 폭)은 소자의 역 블로킹 전압에 의해 결정된다. 도 26a에 나타낸 실시예에서, 트랜치는 표면에서 보다 넓은 T-트랜치 구조이고, 금속 필드 플레이트(2609A)가 터미네이션 영역 위에 사용된다. 도시되어 있지는 않지만 다른 실시예에서, 필드 플레이트는 폴리실리콘으로부터 형성될 수 있는데, 이 경우 터미네이션 트랜치(2603A) 내의 폴리(2607A)는 표면 위로 그리고 터미네이션 영역 위에 걸치도록(도 26a에서의 터미네이션 트랜치 왼쪽으로) 연장된다. 많은 다른 변형들이 가능하다. 예컨대, 실리콘과의 금속컨택 아래의 p+영역(미도시)이 보다 나은 오믹컨택을 위해 더해질 수 있다. 터미네이션 트랜치(2603A)에 인접하는 최종 메사의 p-웰영역(2604)와 그 컨택은 선택적으로 제거될 수도 있다. 또한, 플로팅 p형 영역(들)이 터미네이션 트랜치(2603A)의 왼쪽(즉, 액티브영역의 외곽)에 더해질 수 있다.
다른 변형에서, 터미네이션 트랜치(2603)를 폴리로 채우는 대신에, 산화막으로 채워진 트랜치 내의 하부 영역에 폴리 전극이 매몰되도록 한다. 이 실시예가 도 26b에 도시되어 있는데, 여기서 터미네이션 트랜치(2603B)의 대략 반 정도가 산화ㅁ막(605B)으로 채워지고, 그 아래의 반은 폴리 전극(2607B)이 산화막 내에서 매립된다. 트랜치(2603B)의 깊이 및 매몰된 폴리(2607B)의 높이는 소자의 제조공정에 다라 변할 수 있다. 도 26c에 나타낸 또 다른 실시예에서, 터미네이션 트랜치(2603C)는 실질적으로 절연막에 의해 채워지고 그 안에는 어떠한 도전물질도 매립되지 않는다. 도 26a, 도 26b 및 도 26c에 나타낸 모든 실시예에서, 최종 액티브 트랜치와 터미네이션 트랜치를 분리시키는 최종 메사의 폭은, 두 개의 액티브 트랜치들 사이에 형성된 메사의 폭과는 다를 수 있으며, 터미네이션 영역에서의 최적의 전하 균형을 얻을 수 있도록 조절될 수 있다. 도 26a에 나타낸 구조와 관련하여 위에서 설명된 모든 변형은 도 26b 및 도 26c에 나타낸 구조에도 적용할 수 있다. 더욱이 상기 터미네이션 구조들이 실드된 게이트 소자에 대해서 설명되었지만, 유사한 구조들이 위에서 설명된 여러 트랜치 기반의 소자들 모두에 대한 터미네이션 영역들로서 구현될 수도 있다는 것은 당연하다.
저전압 소자에 있어서, 트랜치 터미네이션 링을 이한 모서리 디자인은 중요하지 않을 수 있지만, 고전압 소자에 있어서는 보다 큰 곡률 반경을 갖는 터미네이션 링의 모서리를 둥글게 하는 것이 바람직할 수도 있다. 소자의 요구되는 전압이 높을수록, 터미네이션 트랜치 모서리의 곡률 반경도 커질 수 있다. 또한 터미네이션 링의 개수는 소자 전압이 증가함에 따라 증가될 수 있다. 도 27은 비교적 큰 곡률 반경을 갖는 두 개의 터미네이션 트랜치들(2703-1, 2703-2)을 갖는 소자의 일 예를 나타낸다. 트랜치들 사이의 간격은 소자의 전압 요구에 따라 조절될 수 있다. 본 실시예에서, 터미네이션 트랜치들(2703-1, 2703-2) 사이의 거리(S1)는 제1 터미네이션 트랜치(2703-1)와 액티브 트랜치의 단부 사이의 거리의 대략 2배이다.
도 28a, 도 28b, 도 28c 및 도 28d는 실리콘 필러 전하 균형 구조를 갖는 여러 터미네이션 영역을 나타내 보인 단면도들이다. 도 28a에 나타낸 실시예에서, 필드 플레이트(2809A)는 p형 필러(2803A)의 모든 링과 컨택한다. 이에 따라 필드 플레이트로 인한 수평적 공핍때문에 메사 영역이 더 넓어지게 된다. 일반적으로 브레이크다운 전압은 필드 산화막 두께와, 링의 개수와, 그리고 터미네이션 필러(2803A)의 깊이 및 간격에 좌우된다. 이와 같은 형태의 터미네이션 구조의 많은 다른 변형들이 가능하다. 예를 들면, 도 28b는 다른 실시예를 보여주는데, 여기서 큰 필드 플레이트(2809B-1)가, 다른 필드 플레이트(2809B-2)와 연결된 최종 필러를 제외한 모든 필러(2803B)를 덮는다. 큰 필드 플레이트(2809B-1)를 접지시킴으로써, p형 필러들 사이의 메사 영역은 빠르게 공핍되고, 도 28a에 나타낸 실시예보다 낮은 브레이크다운 전압을 야기할 정도로 수평적 전압 강하가 의미있지는 않을 것이다. 도 28c에 나타낸 또 다른 실시예에서, 터미네이션 구조는 중간 필러들 위에 어떠한 필드 플레이트고 갖지 않는다. 중간 필러들 위에 필드 플레이트가 없기 때문에, 보다 좁은 메사 영역이 적당하게 공핍된다. 일 실시예에서, 외부 링을 향할수록 점점 더 줄어드는 메사 폭은 최적의 성능을 발생시킨다. 도 28d에 나타낸 실시예는, 보다 넓은 웰영역(2808D)을 제공하고 필드 산화막들 사이의 간격을 증가시킴으로써, p형 필러들로의 컨택을 용이하게 한다.
위에서 설명한 형태의 여러 슈퍼-정션 기술들을 채용한 초-고전압 소자의 경우에 있어서, 브레이크다운 전압은 통상의 브레이크다운 전압(BVpp)보다 더 높다. 슈퍼-정션 소자에 있어서, 전하 균형 또는 슈퍼-정션 구조(예를 들면, 반대 극성의 필러들이나 플로팅 영역들, 매몰된 전극들, 등)는 터미네이션 영역에서도 또한 사용된다. 소자의 가장자리에서 상부 표면 위에 형성되는 필드 플레이트와 같이, 전하 균형 구조와 결합된 표준적인 가장자리 터미네이션 구조도 또한 사용될 수 있다. 어떤 실시예에서는, 터미네이션 영역에서 급격하게 감소되는 전하를 이용함으로써 상부 위의 표준적인 가장자리 구조가 제거될 수 있다. 예를 들면, 순(net) n형 균형 전하가 만들어지도록 필러들을 액티브 영역으로부터 멀리 제거하여 감소된 전하를 갖도록 터미네이션 영역에서의 p형 필러들이 형성되도록 할 수 있다.
일 실시예에서, 터미네이션 영역에서의 p형 필러들 사이의 간격은, 필러들이 액티브 영역으로부터 멀리 떨어질수록 변화된다. 이 실시예에 따른 소자(2900A)의 개략적인 단면도가 도 29A에 도시되어 있다. 상기 소자(2900A)의 액티브 영역에서, 예를 들면, 여러개가 연결되는 p형 구들(spheres)로 이루어지는 반대 도전형의 필러들(2926A)이 p형 웰(2908A) 아래의 n형 드리프트 영역(2904A) 내에 형성된다. 소자의 가장자리에서, 터미네이션 영역에는 p형 터미네이션 필러들(TP1, TP2, …, TPn)이 도시된 바와 같이 형성된다. 액티브 영역에서처럼 균일한 간격을 갖는 대신에, 터미네이션 필러들(TP1 내지 TPn) 사이의 중심간(center-to-center) 간격은, 필러들이 액티브 영역과의 경계로부터 멀어질수록 증가한다. 즉, 필러(TP2) 및 필러(TP3) 사이의 거리(D1)는 필러(TP3) 및 필러(TP4) 사이의 거리(D2)보다 작고, 거리(D2)는 필러(TP4) 및 필러(TP5) 사이의 거리(D3)보다 작으며, 다른 것도 마찬가지이다.
이와 같은 형태의 슈퍼-정션 터미네이션 구조의 여러 변형들이 가능하다. 예를 들면, 전압 지지층(2904A) 내에서 다른 거리를 갖도록 p형 터미네이션 필러들(TP1 내지 TPn)을 형성하는 것 대신에, 중심간 간격은 일정하게 유지하지만 각 터미네이션 필러의 폭은 서로 다르게 할 수 있다. 도 29b는 이와 같은 실시예에 따른 터미네이션 구조를 개략적으로 나타낸다. 이 실시예에서, 터미네이션 필러(TP1)는 터미네이션 필러(TP2)의 폭(W2)보다 더 큰 폭(W1)을 가지고, 차례대로 폭(W2)은 터미네이션 필러(TP3)의 폭(W3)보다 더 크게 만들어지며, 다른 것도 마찬가지이다. 비록 소자(2900B)에 있어서 트랜치 필러들 사이의 중심간 간격이 동일할지라도, 터미네이션 영역에서 반대 극성의 전하 균형 영역들 사이의 간격면에서 보면, 소자(2900B)의 결과적인 구조는 소자(2900A)의 구조와 유사하다. 또 다른 실시예가 도 29c의 개략적인 단면도에 도시되어 있는데, 여기서 액티브 영역에서의 각각의 반대 극성의 필러(2926C)의 폭이 상부 표면으로부터 기판으로 갈수록 작아지는 반면에, 터미네이션 필러들(TP1, TP2)의 폭은 실질적으로 동일하다. 이는 보다 작은 면적을 이용하더라도 바람직한 브레이크다운 전압을 얻도록 해준다. 위에서 설명된 여러 터미네이션 구조들은, 예컨대 도 29c에 나타낸 소자(2900C)에서의 터미네이션 필러들의 중심간 간격 및/또는 전체 폭이 도 29a 및 도 29b에 나타낸 실시예를 참조하여 설명된 바와 같이 다르게 할 수 있는 방식을 포함하여 어떠한 바람직한 방식으로도 결합될 수 있다는 것은 당연하다.
공정 기술들
지금까지 복수개의 매몰된 전극들 및 다이오드들을 갖는 트랜치 구조의 많은 여러 소자들을 설명하였다. 이 트랜치 전극에 바이어스 인가시키기 위해, 전기적 컨택이 매몰된 층들의 각각에 대해 이루어져야 한다. 매몰된 전극들을 갖는 트랜치 구조들을 형성하는 많은 방법들과, 트랜치 내부의 매몰된 폴리층들과 컨택시키는 방법들이 개시된다. 일 실시예에서, 트랜치 폴리층들에 대한 컨택은 다이의 가장자리에서 이루어진다. 도 30a는 두 개의 폴리층들(3010 및 3020)을 갖는 트랜치 소자(3000)에 있어서의 가장자리 컨택의 일 예를 나타낸다. 도 30a는 트랜치의 세로축을 따라 나타낸 소자의 단면도이다. 본 실시예에 따라, 트랜치가 다이의 가장자리 근처에서 종료되는 부분에서, 폴리층들(3010 및 3020)은 컨택을 위해 기판 표면까지 배치된다. 절연(또는 산화)막들(3030 및 3040)에서의 개구부들(3012 및 3022)은 폴리층들로의 금속 컨택을 허용한다. 도 30b 내지 도 30f는 도 30a의 가장자리 컨택 구조를 형성하는 여러 공정 단계들을 나타낸다. 도 30b에서, 절연막(예컨대 실리콘 산화막)(3001)을 에피택셜층(3006) 위에 패터닝하고, 기판의 노출되는 표면을 식각하여 트랜치(3002)를 형성한다. 다음에 도 30c에서 나타낸 바와 같이, 트랜치를 포함하는 기판 상부 표면에 걸쳐 제1 산화막(3003)을 형성한다. 다음에 도 30d에 나타낸 바와 같이, 제1 산화막(3003) 위에 제1 도전물질막, 예컨대 폴리실리콘막(3010)을 형성한다. 도 30e를 참조하면, 트랜치 내부의 폴리실리콘막(3010)을 식각하고 다른 산화막(3030)을 폴리실리콘막(3010) 위에 형성한다. 도 30f에 나타낸 바와 같이, 제2 산화막-폴리실리콘막-산화막의 샌드위치 구조를 형성하기 위해 유사한 단계들이 수행되는데, 여기서 상부 산화막(3040)은 식각되어 각각 폴리실리콘막들(3010 및 3020)로의 금속 컨택막을 위한 개구부(3012 및 3022)를 형성한다. 최종 단계들이 부가적인 폴리실리콘막들에 대해 반복되어 이루어질 수 있으며, 폴리실리콘막들은 중첩하는 금속막에 의해 함께 연결될 수 있다.
다른 실시예에서, 특정 트랜치 내에서의 복수개의 폴리실리콘막들에 대한 컨택이 다이의 가장자리를 따라 만들어지는 대신에 소자의 액티브 영역 내에 만들어질 수 있다. 도 31a는 복수개의 매몰된 바디층들을 위한 액티브 영역에서의 컨택 구조의 일 예를 나타낸다. 이 예에서, 트랜치의 세로축을 따른 단면 구조에서, 게이트 단자와, 두 개의 실드층들을 제공하는 폴리실리콘막들(3111a 및 3111b)를 제공하는 폴리실리콘막(3110)이 나타난다. 세 개의 분리된 금속라인들(3112, 3122 및 3132)이 실드 폴리층들과 컨택하는 것으로서 도시되어 있지만, 함계 연결될 수도 있으며, 소자의 소스단자에 연결될 수도 있고, 또는 특정 응용에 의해 요구되는 어떤 다른 컨택 조합으로 사용돌 수도 있다. 상기 구조의 이점은 도 30a에 나타낸 복수-층 에지 컨택 구조와 비교할 때 컨택이 평평하다는 점이다.
도 31b 내지 도 31m은 두 개의 폴리실리콘막을 갖는 트랜치에 대해 액티브 영역 보호 컨택 구조를 형성하기 위한 공정 흐름의 일 예를 나타낸다. 도 31b에서의 트랜치(3102) 식각 후에 도 31c에서와 같이 실드 산화막(3108)을 형성한다. 다음에 도 31d에 나타낸 바와 같이, 실드 폴리실리콘막(3111)을 적층하고 트랜치 내에서 리세스시킨다. 기판의 표면에서의 실드 컨택이 요구되는 위치를 제외하고는, 도 31e에서처럼 실드 폴리폴리실리콘막(3111)는 추가적으로 리세스될 수도 있다. 도 31e에서, 마스크(3109)는 중간 트랜치 내부의 폴리실리콘막이 추가적으로 식각되는 것을 방지한다. 일 실시예에서, 이 마스크는 다른 트랜치의 다른 위치에 적용되어, 예컨대 중간 트랜치에 대해 실드 폴리실리콘막이 3차원적으로 트랜치의 다른 부분들(미도시)에서 리세스되도록 한다. 또 다른 실시예에서는, 액티브 영역 내에서 하나 이상의 선택 트랜치 내부의 실드 폴리실리콘막(3111)이 트랜치의 전체 길이를 따라 마스크된다. 다음에 도 31f에 나타낸 바와 같이, 실드 산화막(3108)을 식각하고, 도 31g에 나타낸 바와 같이, 마스크(3109)을 제거한 후에 기판의 상부에 걸쳐 얇은 게이트 산화막(3108a)을 형성한다. 그리고 게이트 폴리실리콘막을 적층하고 리세스시키고(도 31h), p 웰 이온주입 및 드라이브를 수행하고(도 31i), 그리고 n+ 소스 이온주입을 수행한다(도 31j). 도 31k, 도 31l 및 도 31m은 BPSG 적층, 컨택 식각 및 p+ 고농도 바디 이온주입의 단계들과, 이어지는 금속단계를 각각 나타낸다. 도 31n은 액티브 영역 보호 컨택 구조의 다른 실시예의 단면 구조를 나타내는데, 여기서 실드 폴리실리콘막(3111)은 실드 산화막 위에서는 상대적으로 보다 넓게 형성한다. 이는 실드 폴리실리콘막을 컨택시키는 것을 용이하게 하지만, 제조공정을 보다 복잡하게 만들 수 있는 표면구조를 발생시킨다.
액티브 영역 실드 컨택 구조를 갖는 트랜치 소자의 개략적인 레이아웃이 도 32a에 도시되어 있다. 실드 폴리실리콘막 리세스를 한정하는 마스크는 외곽 실드 트랜치(3213)에서 뿐만 아니라 액티브 영역에 속하는 위치(3211C)에서 실드 폴리실리콘막이 리세스되는 것을 방지한다. 이와 같은 기술을 다소 변형시키면 실드 폴리실리콘막 리세스 마스크를 위한 "독본(dogbone)"과 같은 형상이 되는데, 이는 실드 폴리실리콘막에 컨택하기 위한 각 트랜치(3202)와의 교차점에서 보다 넓은 영역을 제공한다. 이에 따라 마스크가 있는 영역에서 실드 폴리실리콘막도 리세스되지만, 메사의 원래 표면까지만 리세스되고, 결과적으로 표면구조가 제거된다. 다른 실시예의 레이아웃이 도 32b에 도시되어 있는데, 여기서 액티브 영역 트랜치들은 외곽 트랜치에 연결된다. 이 실시예에서, 실드 폴리실리콘막 리세스 마스크는, 액티브 영역 실드 트랜치가 소스 금속에 컨택되도록 하기 위해, 선택된 트랜치(도면에서 중간 트랜치)의 길이를 따라 실드 폴리실리콘막이 리세스되는 것을 방지한다. 도 32c 및 도 32d는 분리된 트랜치 구조를 갖는 트랜치 소자에서 외곽 트랜치로의 컨택이 이루어지도록 하는 두 개의 다른 실시예를 개략적으로 나타낸 레이아웃들이다. 이 도면들에서, 액티브 트랜치들(3702) 및 외곽 트랜치(3213)는 단선으로 도시되었지만, 이는 도면을 간단하게 나타내기 위한 것이다. 도 32c에서, 외곽 게이트 폴리실리콘 러너(3210)로부터의 연장되는 부분 또는 핑거(finger) 부분은, 외곽 컨택들이 외곽 트랜치로부터 멀리 떨어지도록 외곽 실드 폴리실리콘 핑거 부분과 엇갈리게 배치된다. 또한 소스 및 실드 컨택 영역(3215)은 도면에 나타낸 위치(3211C)에서 액티브 영역 내의 실드 폴리실리콘막과 컨택된다. 도 32d에 나타낸 실시예에서는, 트랜치 피치에 대한 요구로부터 발생되는 가능한 제한들을 회피하기 위해 액티브와 외곽 트랜치들 사이의 옵셋(offset)이 제거된다. 이 실시예에서, 액티브 트랜치들(3202) 및 외곽 트랜치(3213)로부터의 수평 연장 부분은 서로 정렬되며, 그리고 게이트 폴리실리콘 러너(3210) 내의 윈도우(3217)는, 컨택들이 외곽 둘레의 실드 폴리실리콘막에 만들어지는 것을 허용한다. 이전 실시예에서와 같이, 액티브 영역 컨택들이 상기 위치(3211C)에 만들어진다.
액티브 영역에서 트랜치 실드 폴리실리콘막들을 컨택시키는 또 다른 실시예가 도 33a에 도시되어 있다. 이 실시예에서, 실드 폴리실리콘막을 리세스시키는 대신에, 실드 폴리실리콘막을 실리콘 표면에 이르기까지 액티브 트랜치의 상당 부분에 걸쳐 수직방향으로 연장시킨다. 도 33a를 참조하면, 실드 폴리실리콘막(3311)은 게이트 폴리실리콘막(3310)을 두 개로 분리시키고 트랜치(3302)의 높이를 따라 수직방향으로 연장된다. 두 개의 게이트 폴리실리콘막 조각들은 트랜치 내의 적절한 위치에서 3차원적으로 연결되거나, 또는 트랜치 밖으로 연장된다. 이 실시예의 하나의 이점은, 트랜치 폴리실리콘막 컨택을 위해 실리콘 공간을 사용하는 것 대신에 액티브 트랜치 내부의 소스 폴리실리콘막 컨택을 형성함으로써 면적을 줄일 수 있다는 것이다. 도 33b 내지 도 33m은 도 33a에 나타낸 형태의 액티브 영역 실드 컨택 구조를 형성하는 공정 흐름의 일 예를 나타낸다. 도 33b에서와 같인 트랜치(3302) 식각을 수행한 후, 도 33d에 도시된 바와 같이 실드 산화막(3308)을 형성한다. 다음에 도 33d에 도시된 바와 같이, 트랜치 내부에 실드 폴리실리콘막(3311)을 적층한다. 도 33e에 도시된 바와 같이, 실드 폴리실리콘막(3311)을 식각하고 트랜치 내에서 리세스시킨다. 다음에 도 33f에 도시된 바와 같이, 실드 산화막(3308)을 식각하여 실드 폴리실리콘막(3311)의 노출 부분이 남도록 하여, 트랜치 내부의 양 측면에 두 개의 오목한 부분(trough)을 형성한다. 다음에 도 33g에 도시된 바와 같이, 얇은 게이트 산화막(3308a)을 기판 상부, 트랜치의 측벽 및 트랜치 내부의 오목한 부분에 걸쳐 형성한다. 다음에 게이트 폴리실리콘막의 적층 및 리세스(도 33h)와, p-웰 이온주입 및 드라이브(도 33i)와, 그리고 n+ 소스 이온주입(도 33j)를 수행한다. 도 33k, 도 33l 및 도 33m은 BPSG 적층단계, 컨택 식각 및 p+ 고농도 바디 이온주입과, 이어지는 금속공정을 각각 나타낸다. 이와 같은 공정 흐름을 변화시키는 것도 가능하다. 예컨대 상기 공정 단계들의 일부 순서를 변경시킴으로써, 게이트 폴리실리콘막(3310)을 형성하는 공정 단계가 실드 폴리실리콘막(3311)을 형성하는 단계 이전으로 옮겨질 수 있다.
특정 공정 조건들과 파라메터들, 그리고 상기 공정 흐름 내의 많은 단계들을 수행하는데 있어서의 그에 따른 변화는 잘 알려져 있다. 특정 응용을 위해, 공정 조건들, 화학약품 및 물질 종류는, 제조의 용이성 및 소자의 성능을 강화시키기 위해 조절될 수 있다. 예컨대 시작하는 물질(starting material), 즉 에피택셜(에피) 드리프트 영역이 형성되는 기판에서부터 개선이 이루어질 수 있다. 대부분의 전력용 응용분야에 있어서, 트랜지스터 온-저항(RDSon)의 감소는 바람직한 것이다. 전력용 트랜지스터의 이상적인 온-저항은, 브레이크다운 조건하에서의 소자의 최대 전계로 정의되는 임계 전계의 함수이다. 만약 적절한 이동도(mobility)가 유지되는 한, 실리콘의 임계 전계보다 높은 임계 전계를 갖는 물질로 소자를 형성한다면, 트랜지스터의 정격 온-저항은 의미있게 감소될 수 있다. 지금까지 설명된, 구조 및 공정을 포함하는 많은 전력용 소자들의 특징이 실리콘 기판을 중심으로 설명되었지만, 실리콘 외의 다른 기판 물질을 이용하는 다른 실시예들도 가능하다. 일 실시예에 따르면, 여기서 설명되는 전력용 소자들은, 예컨대 실리콘 카바이드(SiC), 갈륨 나이트라이드(GaN), 갈륨 아스나이드(GaAs), 인듐 포스파이드(InP), 다이아몬드 및 이와 유사한 넓은 밴드갭의 물질로 이루어진 기판 내에 형성될 수도 있다. 이 넓은 밴드갭을 갖는 물질은 실리콘의 임계 전계보다 높은 임계 전계를 나타내고, 이에 따라 트랜지스터의 온-저항을 의미있게 감소시킬 수 있다.
트랜지스터 온-저항에 영향을 끼치는 다른 중요한 인자는 드리프트 영역의 두께 및 도핑 농도이다. 일반적으로 드리프트 영역은 에피택셜하게 성장된 실리콘으로 형성된다. 온-저항(RDSon)을 감소시키기 위해서는, 상기 에피 드리프트 영역의 두께를 최소화시키는 것이 바람직하다. 에피층의 두께는, 부분적으로 기판에 의해 영향을 받는다. 예컨대, 적색 포스포러스로 도핑된 기판은 개별 반도체 소자를 위한 기판 물질의 일반적인 형태이다. 그러나, 포스포러스 원자는 실리콘 내에서는 빠르게 확산하는 성질을 갖는다. 따라서 상기 기판 위에 형성되는 에피 영역의 두께는, 하부의 고농도로 도핑된 기판으로부터 포스포러스 원자가 위로 확산하는 것을 조절되도록 결정된다.
에피층의 두께를 최소화하기 위해서는, 도 34에 나타낸 일 실시예에 따라서, 아스닉과 같이 상대적으로 확산율이 낮은 도펀트를 갖는 에피 스페이서 또는 버퍼(또는 장벽)막(3415)을 포스포러스 기판(3414) 위에 형성한다. 포스포러스로 도핑된 기판과 아스닉으로 도핑된 버퍼막을 결합시킴으로써, 에피 드리프트 영역(3406)의 형성을 위한 토대가 제공된다. 상기 막(3415)에서의 아스닉 도펀트의 농도는 요구되는 소자의 브레이크 다운 전압에 의해 결정되며, 그리고 아스닉 에피층(3415)의 두께는 특정 열적 부담(thermal budget)에 의해 결정된다. 이후 정상적인 에피층(3406)이 아스닉 에피 위에 적층되며, 그 두께는 소자의 요구사항에 의해 결정된다. 아스닉의 훨씬 낮은 확산율로 인해, 에피 드리프트 영역의 전체 두께가 감소되며, 결과적으로 트랜지스터의 온-저항도 감소된다.
또 다른 실시예에서는, 고농도로 도핑된 기판으로부터 에피층으로의 도펀트 확산을 방지하기 위하여, 확산 장벽을 두 층들 사이에 채용한다. 도 35에 나타낸 일 실시예에 따라, 예컨대 실리콘 카바이드(SiXC1 -X)로 이루어진 장벽층(3515)이 보론이나 포스포러스로 도핑된 기판(3514) 위에 에피택셜하게 증착된다. 다음에 에피층(3506)이 장벽층(3515) 위에 증착된다. 두께 및 카본 성분은, 공정 기술의 열적 부담에 따라 달라질 수 있다. 경우에 따라서는, 카본 도펀트가 기판(3514) 내로 먼저 이온주입될 수 있으며, 그 후에 열처리로 카본 원자를 활성화시켜 기판(3514) 표면에 실리콘 카바이드(SiXC1 -X) 조성물을 형성한다.
에피 두께의 감소를 제한하는 다른 트랜치 트랜지스터 기술의 다른 관점은, 때로는 액티브 영역에 채용되고 때로는 터미네이션 영역에 채용되는 딥 바디와 에피층 사이의 정션이다. 일반적으로 딥 바디 영역의 형성은 공정 초기의 임플란트 단계를 포함한다. 필드 산화막 및 게이트 산화막의 형성시 요구되는 순차적인 큰 열적 부담으로 인하여, 딥 바디와 드리프트 영역에서의 정션은 크게 기울어진 농도를 갖는다. 다이의 가장자리에서의 브레이크다운을 피하기 위해, 보다 높은 온-저항이라는 결과를 주는 보다 두꺼운 드리프트 영역이 요구된다. 또한 요구되는 에피 두께를 최소화하기 위해 확산 장벽층을 딥 바디-에피 정션에 사용할 수 있다. 도 36에 나타낸 실시예에 따라, 카본 도펀트는 딥 바디 윈도를 통해 딥 바디 이온주입이 수행되기 전에 이온주입된다. 이어지는 열적 공정은 카본 원자들을 활성화시켜 딥 바디 영역(3630)의 경계부분에 실리콘 카바이드(SiXC1 -X) 조성물막(3615)을 형성한다. 실리콘 카바이드막(3615)은 보론 확산을 방지하는 확산 장벽으로 작용한다. 결과적으로 나타나는 딥 바디 정션은 보다 얕아서, 에피층(3606)의 두께를 감소시킨다. 그러나 일반적인 트랜치 트랜지스터에 있어서, 확산 장벽에 의해 이점이 제공될 수 있는 다른 정션은 웰-드리프트 영역 정션이다. 그와 같은 장벽층이 채용된 실시예의 개략적인 예가 도 37에 도시되어 있다. 도 31m의 구조에 대한 공정 흐름에 있어서, p-웰은 도 31h 및 도 31i에서 나타낸 두 단계 사이에서 형성된다. 웰 도펀트(n 채널인 경우 p형)를 이온주입하기 전에, 먼저 카본이 이온주입된다. 이어지는 열적 공정은 카본 원자들을 활성화시켜 p-웰 에피 정션에 실리콘 카바이드(SiXC1 -X) 막(3715)을 형성한다. 이 막(3715)은 보론 확산을 방지하는 확산 장벽으로 작용하여, p-웰(3704)의 깊이가 유지되도록 할 수 있다. 이는 리치-스루(reach-through)를 위한 포텐셜을 증가시키지 않고도 트랜지스터 채널 길이를 감소시키는데 도움을 준다. 리치-스루는, 드레인-소스 전압이 증가함에 따라 확장하는 디플리션 경계의 가장자리가 소스 정션에 도달되었을 때 발생한다. 확산 장벽으로 작용함으로써, 상기 막(3715)은 또한 리치-스루도 방지한다.
위에서 설명한 바와 같이, 트랜지스터 채널 길이의 감소는, 온-저항을 감소시키기 때문에 바람직하다. 다른 실시예에서, 에피택셜하게 성장된 실리콘을 이용하여 웰 영역을 형성함으로써 트랜지스터 채널 길이를 최소화시킨다. 즉, 드리프트 에피층에 이온주입 수행하고 확산 단계를 수행하여 웰 영역을 형성하는 통상의 방법 대신에, 상기 웰 영역을 에피 드리프트층 상부에 형성한다. 에피-웰 형성으로부터 얻어질 수 있는 채널 감소 외의 다른 이점들이 있다. 예컨대 실드된 게이트 트랜치 트랜지스터들에 있어서, 트랜치와 만나는(게이트와 드레인이 중첩되는) 부분에서 웰 바닥 아래로 게이트 전극이 연장되는 거리는 게이트 전하(Qgd)를 결정하는데 있어서 중요하다. 게이트 전하(Qgd)는 트랜지스터의 스위칭 속도에 직접적으로 영향을 끼친다. 따라서 이 거리를 정확하게 최소화시키고 조절하는 것이 바람직하다. 그러나 예컨대 위의 도 31i에 나타낸 바와 같이, 웰이 에피 내로 이온주입되고 확산되는 제조 공정에 있어서, 상기 거리를 조절하기는 어렵다.
웰의 모서리에서 게이트와 드레인 중첩을 보다 잘 조절하기 위해서, 자기-정렬된 웰을 갖는 트랜치 소자를 형성하는 여러 방법들을 제안한다. 일 실시예에서, 에피-웰 증착을 포함하는 공정 흐름은 게이트 바닥으로 바디 정션 바닥의 자기-정렬을 가능하게 해준다. 도 38a 내지 도 38d를 참조하면, 매몰된 전극(또는 실드된 게이트)를 갖는 자기-정렬된 에피-웰 트랜치 소자의 일 예에 대한 개략적인 공정 흐름을 보여준다. 트랜치(3802)는 기판(3814) 상부에 형성된 제1 에피층(3806) 내로 식각된다. n-채널 트랜지스터의 경우, 기판(3814) 및 제1 에피층(3806)은 n-형 물질이다.
도 38a는 트랜치(3802) 내부를 포함하여 에피층(3806)의 상부 표면 위에 성장된 실드 절연막(3808S)을 보여준다. 다음에 도 38b에 도시된 바와 같이, 폴리실리콘과 같은 도전물질(3811)을 트랜치(3802) 내에 증착하고, 에피 메사 아래로 에치백한다. 다음에 다른 절연물질(3809S)을 실드 폴리(3811)가 덮이도록 증착한다. 도 38c에 나타낸 바와 같이, 절연물질을 에치백하여 메사가 깨끗해지도록 한 후에, 제1 에피층(3806) 위에 제2 에피층(3804)을 선택적으로 성장시킨다. 에피층(3804)에 의해 형성된 메사는 원래 트랜치(3802) 위에 상부 트랜치를 만든다. 이 제2 에피층(3804)은 제1 에피층(3806)과 반대 극성(예컨대 p형)의 도펀트를 갖는다. 제2 에피층(3804)에서의 도펀트 농도는 트랜지스터 웰 영역에서 요구되는 정도로 설정된다. 제2 에피층(3804)을 형성하는 선택적 에피 성장(SEG) 단계를 수행한 후에는, 게이트 절연막(3808G)을 트랜치 상부 표면 위와 트랜치 측벽을 따라 형성한다. 다음에 도 38d에 도시된 바와 같이, 게이트 도전막(폴리)를 트랜치(3802)가 채워지도록 증착하고, 평탄화시킨다. 다음에 예컨대 도 31j에 나타낸 공정 흐름과 같은 공정을 수행하여 트랜지스터 구조를 완성한다.
도 38d에 도시된 바와 같이, 상기 공정 결과, 게이트 폴리(3810)는 웰 에피(3804)에 자기-정렬된다. 에피 웰(3804) 아래로 게이트 폴리(3810)의 바닥을 낮추기 위해서는, 도 38c에 도시된 바와 같이, 폴리 사이의 절연막(3809S) 상부 표면이 트랜치(3802) 내의 적절한 위치까지 약간 식각될 수 있다. 따라서 이와 같은 공정은, 게이트 전극 바닥과 웰 모서리 사이의 거리를 정밀하게 조절할 수 있도록 해준다. 선택적 에피 성장(SEG)을 이용한 웰 형성이 실드된 게이트 트랜치 트랜지스터에 제한되지 않으며, 여기서 설명되는 여러 다른 트랜치 게이트 트랜지스터에도 채용될 수 있다는 것은 당연하다. 선택적 에피 성장(SEG) 메사 구조를 형성하는 다른 방법들이 미국 특허번호 6,391,699에 기재되어 있다.
자기-정렬 목적으로 웰 모서리를 조절하는 다른 방법은 선택적 에피 성장(SEG) 웰 형성에 의존하는 것이 아니고, 대신에 경사진 웰 임플란트를 포함하는 공정을 채용하는 것이다. 도 39a 및 도 39b는 이 실시예를 위한 공정 흐름을 나타낸다. 본 실시예에서는, 예컨대 도 31h 및 도 31i에 나타낸 바와 같이, 게이트 폴리로 트랜치를 채운 뒤에 웰을 형성하는 것이 아니라, 대신 트랜치(3902) 내에서의 절연막(3908) 내에 실드 폴리를 형성한 후에, 그리고 트랜치의 남은 부분을 채우기 전에, 특정의 국부적 도즈로 제1 웰 임플란트(3905)을 수행한다. 다음에 도 39b에 도시된 바와 같이, 경사진 제2 웰 임플란트를 트랜치(3902) 측벽에 수행한다. 다음에 트랜치 모서리에서의 드리프트 에피 경계부분에 대해 요구되는 바람직한 웰 칸투어(contour)를 얻기 위해 드라이브 싸이클을 완성한다. 임플란트 도즈, 에너지 및 특정 드라이브 싸이클은 소자의 구조적 요구사항에 따라 달라질 것이다. 이 기술은 많은 다른 소자 형태에도 채용될 수 있다. 또 다른 실시예에서, 트랜치 피치 및 경사 임플란트는, 경사 임플란트가 확산될 때, 연속적인 웰 형성을 위해 이웃하는 셀로부터 영역을 합침으로써 제1 웰 임플란트가 필요 없도록 조절된다.
트랜치 소자 형성을 위한 자기-정렬된 에피 웰 공정의 또 다른 실시예가 도 40a 내지 도 40e를 참조하여 설명된다. 위에서 언급한 바와 같이, 게이트-드레인 커패시턴스를 감소시키기 위해, 몇몇 트랜치 게이트 트랜지스터는, 내부 수직 측벽을 따라 배치되는 절연막보다 더 두꺼운 게이트 절연막을 게이트 폴리 아래의 트랜치 바닥에 채용한다. 도 40a 내지 도 40e에 나타낸 공정 실시예에 따르면, 먼저 도 40a에 도시된 바와 같이, 절연막(4008B)을 에피 드리프츠층(4006) 위에 형성한다. 상기 절연막(4208B)은, 트랜치 바닥에서 요구되는 두께를 갖도록 형성되고, 이어서 도 30B에 도시된 바와 같이, 후속공정에서 형성되는 트랜치와 동일한 폭을 갖는 절연 컬럼(dielectric column)만 남도록 식각된다. 다음에 도 40c에서와 같이, 선택적 에피 성장 단계를 수행하여 절연 컬럼(4008B) 주위에 제2 에피 드리프트층(4006-1)을 형성한다. 제2 드리프트 에피층(4006-1)은 제1 에피 드리프트층(4006)과 동일한 도전형을 가지고, 동일한 물질로 이루어질 수도 있다. 경우에 따라서는 제2 에피 드리프트층(4006-1)을 다른 형태의 물질로 형성할 수도 있다. 일 실시예에서, 제2 드리프트 에피층(4006-1)은 실리콘 저매니움(SixGe1 -x) 합금의 선택적 에피 성장(SEG) 단계에 의해 형성된다. 상기 실리콘 저매니움(SiGe) 합금은 트랜치 바닥 근처의 축적 영역에서 캐리어 이동도를 향상시킨다. 이는 트랜지스터의 스위칭 속도를 향상시키고, 온-저항(RDSon)을 감소시킨다. GaAs 또는 GaN과 같은 다른 화합물의 사용도 또한 가능하다.
다음에 도 40d 및 도 40e에 각각 도시된 바와 같이, 블랑켓 에피 웰층(4004)을 전면에 형성하고, 이어서 식각하여 트랜치(4002)를 형성한다. 다음에 게이트 산화막을 형성하고, 게이트 폴리를 증착한다(미도시). 결과적으로 나타나는 구조는 자기-정렬된 에피 웰을 갖는 트랜치 게이트이다. 남은 공정 단계들은 통상의 공정 기술들을 사용하여 수행할 수 있다. 여러 다양한 변형이 가능하다는 것은 당연하다. 예를 들면, 블랑켓 에피 웰층(4004)을 형성하고, 이어서 트랜치(4002)를 식각하는 것 대신에, 에피 웰(4002)을, 제2 드리프트 에피층(4006-1)의 상부에만 선택적으로 성장시켜 트랜치(4002)를 형성할 수도 있다.
위에서 설명된 여러 공정 기술들은, 채널 길이와 온-저항(RDSon)이 감소되도록 웰 영역을 형성하는데 중점을 둠으로써 소자 성능을 증대시킨다. 유사한 효과가 공정 흐름의 다른 점을 향상시킴에 따라 얻어질 수 있다. 예를 들면, 기판 두께를 감소시킴으로써 소자 저항은 더욱 더 감소시킬 수 있다. 따라서 기판 두께를 줄이기 위해 웨이퍼 시닝(thinning) 공정이 수행된다. 연마 및 테이프 공정은 웨이퍼에 기계적인 힘을 가하여 웨이퍼 표면을 손상시키고, 결과적으로 제조상의 문제점들을 발생시킨다.
여기서 설명되는 실시예에 있어서, 개선된 웨이퍼 시닝 공정은 기판 저항을 의미있게 감소시킨다. 도 40r, 도 40s, 도 40t 및 도 40u에는 기판 두께를 줄이는 한 방법이 도시되어 있다. 웨이퍼상에서 요구되는 회로를 제조한 후에, 회로가 형성된 웨이퍼 상부는 일시적으로 캐리어에 부착된다. 도 40r은 부착물질(4003)에 의해 캐리어(4005)에 부착된 최종 웨이퍼(4001)를 나타낸다. 최종 웨이퍼의 뒷면은, 그라인딩(grinding), 화학적 식각 또는 이와 유사한 공정을 사용하여 요구되는 두께로 연마된다. 도 40s는 얇아진 최종 웨이퍼(4001)를 갖는 도 40r과 동일한 샌드위치를 나타낸다. 도 40t에 도시된 바와 같이, 웨이퍼(4001)의 뒷면을 연마한 후, 웨이퍼 뒷면은 저저항(예컨대 금속) 웨이퍼(4009)에 부착된다. 이는, 예컨대 온도 및 압력 하에서 얇아진 최종 웨이퍼(4001)에 금속 웨이퍼(4009)를 결합하기 위해 얇은 솔더 코팅(4007)을 이용하는 통상의 방법을 사용하여 수행될 수 있다. 다음에 캐리어(4005)는 제거되고, 후속 공정을 진행하기 전에 얇아진 최종 웨이퍼(4001)의 상부 표면을 세정한다. 도전성이 높은 금속 기판(4009)는 열 방출, 저항 감소에 용이하며, 얇아진 웨이퍼에 기계적인 강도를 제공한다.
화학적 공정을 이용하여 최종적인 시닝 단계를 수행함으로써 통상의 기계적인 공정의 단점이 없이 보다 얇은 웨이퍼를 제공하는 또 다른 실시예가 있다. 이 실시예에 따라, 액티브 소자들은 SOTG(silicon-on-thick-glass) 기판의 실리콘층에 형성된다. 그라인딩 단계에서, 웨이퍼는 SOTG 기판의 뒷면에서 글라스를 화학적으로 식각함으로써 얇아질 수 있다. 도 41은 본 실시예에 따른 공정 흐름을 나타낸다. 실리콘 기판부터 시작하면, 먼저 단계 4110에서, 예컨대 He 또는 H2와 같은 도펀트를 실리콘 기판에 이온주입시킨다. 다음에 단계 4112에서, 실리콘 기판을 글라스 기판에 부착시킨다. 다른 부착 공정들이 사용될 수 있다. 일 예에서, 실리콘 웨이퍼 및 글라스 웨이퍼는 샌드위치되고, 두 기판들을 부착시키기 위하여 예컨대 400℃까지 열처리한다. 상기 글라스는, 예컨대 실리콘 산화막이거나 이와 유사한 것일 수 있으며, 예컨대 대략 600㎛의 두께를 가질 수 있다. 다음에 단계 4114에서 실리콘 기판을 선택적으로 절단하여 SOTG 기판을 형성한다. 처리 및 후속 공정 동안의 스트레스로부터 기판을 보호하기 위하여, 부착 공정을 반복적으로 수행하여 기판의 다른 면에 SOTG막을 형성할 수 있다(단계 4116). 다음에 에피 층을 기판의 실리콘 표면 위에 증착한다(단계 4118). 이는 앞면 외에도 뒷면상에 수행될 수도 있다. 뒷면 에피의 도핑 레벨은 뒷면 실리콘의 도핑 레벨과 유사한 것이 바람직하며, 반면에 앞면 에피는 소자에 의해 요구되는데 따라서 도핑된다. 다음에 앞면 실리콘막 위에 액티브 소자를 형성하기 위한 제조 공정에 있어서의 여러 단계들을 상기 기판에 대해 수행한다.
일 실시예에서, 앞면 처리 단계들에 의해 발생되는 한계 스트레스로 기판 강도를 더 증대시키기 위해, 뒷면 기판은 앞면 다이 프레임과 대략 반대 구조로 패터닝될 수 있다. 이 방식으로, 글라스 기판을 격자로 식각하여 얇은 기판이 웨이퍼의 스트레스에 견디는 것을 도와준다. 그라인딩하는데 있어서, 먼저 통상의 그라인딩 공정으로 실리콘층을 뒷면으로부터 제거한다. 다음에 글라스의 일부(예컨대 절반)를 제거하는 다른 그라인딩 단계(4122)를 수행한다. 다음에 글라스의 남은 부분을, 예컨대 플루오르화수소산(hydrofluoric acid)을 이용한 화학적 식각 공정을 사용하여 제거한다. 뒷면 글라스의 식각은, 액티브 실리콘층에 대한 어택이나 기계적인 데미지에 대한 위험 없이 수행될 수 있다. 이는 웨이퍼를 테이핑할 필요가 없으며, 따라서 테이프, 재-테이프 장치 및 각 운용과 관련된 공정 위험에 대한 필요를 제거한다. 따라서, 상기 공정은 더욱 더 기판 두께를 최소화하여 소자 성능을 증대시키는 것을 허용한다. 이와 같은 개선된 웨이퍼 시닝 공정의 많은 변형도 가능하다. 예를 들면, 최종 기판의 바람직한 두께에 좌우되어, 시닝 단계가 그라인딩을 포함하거나 포함하지 않을 수 있으며, 화학적 식각으로도 충분할 수도 있다. 또한 개선된 웨이퍼 시닝 공정은, 개별 소자들을 처리하는 것으로 한정되지 않으며, 다른 형태의 소자들을 처리하는데 이용될 수도 있다. 다른 웨이퍼 시닝 공정이 미국 특허번호 6,500,764에 기재되어 있다.
성능에 영향을 줄 수 있는 전력용 트랜지스터 및 다른 전력용 소자를 위한 많은 다른 구조적 및 공정적인 면들이 있다. 트랜치 형태는 일 예이다. 트랜치 모서리 둘레에 집중되어 잠재적으로 데미지를 줄 수 있는 전계를 감소하기 위해, 뾰죡한 모서리는 피하고 대신에 완만한 모서리를 갖는 트랜치를 형성하는 것이 바람직하다. 신뢰성을 향상시키기 위해서는, 트랜치 측벽도 완만한 표면을 갖도록 하는 것이 바람직하다. 다른 식각 화학품들은 여러 반응들에 대해 트레이드-오프(trade-off)를 제공하는데, 이와 같은 반응으로는 실리콘 식각율, 마스크막에 대한 선택비, 식각 프로파일(측벽 경사), 상부 모서리 라운딩, 측벽 거칠기, 그리고 트랜치 바닥의 라운딩이 있다. 예를 들면, SF6와 같은 플루오르성 화학품은 1.5㎛/분 보다 큰 실리콘 식각율과, 둥근 트랜치 바닥 및 곧은 프로파일을 제공한다. 그러나 플루오르성 화학품의 단점은 거친 측벽과 오목해질 수 있는 트랜치 상부 조절의 어려움이다. Cl2와 같은 염화성 화학품은 부드러운 측벽과, 식각 프로파일 및 트랜치 상부의 조절을 보다 쉽게 해준다. 그러나 염화성 화학품에 의해 나타나는 트레이드-오프는 1.0㎛/분 보다 낮은 실리콘 식각율과, 그리고 트랜치 바닥에서 덜 둥글다는 것이다.
식각이 이루어지는 동안 측벽을 보호하는데 도움을 주기 위해 각 화학품에 다른 부가적인 가스를 첨가할 수도 있다. 측벽 보호는, 바람직한 트랜치 깊이로 식각하는 동안, 수평적 식각을 최소화하는데 사용된다. 트랜치 측벽을 부드럽게 하고 트랜치의 상부 모서리 및 바닥을 둥글게 하기 위해 또 다른 공정 단계들이 이용될 수 있다. 트랜치 측벽의 표면 품질은 중요한데, 그 이유는 트랜치 측벽상에 성장될 수 있는 산화막의 품질에 영향을 주기 때문이다. 사용되는 화학품과는 무관하게, 주 식각 단계 전에 브레이크스루(breakthrough) 단계가 수행되는 것이 일반적이다. 상기 브레이크스루 단계의 목적은, 주 식각 단계 동안에, 실리콘 식각을 방해하는 실리콘 표면상의 자연 산화막을 제거하는 것이다. 일반적인 브레이크스루 식각 화학품은 CF4 또는 Cl2이다.
도 42a에 나타낸 개선된 식각 과정의 일 실시예는 클로린 기반의 주 실리콘 트랜치 식각과, 이어지는 플로린 기반의 식각 단계를 갖는다. 이 과정의 일 예를 들면, Cl2/HBr 주 식각 단계와, 이어지는 SF6 식각 단계를 갖는 것이다. 바람직한 깊이로 주 트랜치를 식각하기 위해서 염화성 단계가 이용될 수 있다. 이는 테이퍼 정도와, 그리고 부드러운 측벽으로 트랜치 프로파일을 한정한다. 이어지는 플루오르성 단계는 트랜치 깊이의 잔존 부분을 식각하여, 트랜치 바닥들 둥글게 하고, 트랜치 측벽상의 실리콘 댕글링 본드를 더욱 더 부드럽게 하는데 사용된다. 바람직하게, 상기 플루오르성 식각 단계는, 부드럽고 및 둥근 정도를 조절하기 위하여 비교적 낮은 플로린 공급, 낮은 압력 및 낮은 파워로 수행한다. 두 개의 식각 화학품 사이의 식각율 차이로 인하여, 두 단계들이 수행되는 시간은 균형을 이루도록 하여 수용할 수 있는 전체 식각 시간과 함께 보다 더 안정적이고 제조가능한 공정을 얻을 수 있으며, 또한 바람직한 트랜치 프로파일, 측벽 거칠기 및 트랜치 바닥 라운딩을 유지할 수 있도록 한다.
도 42b에 나타낸 다른 실시예에서, 실리콘 식각의 개선된 방법은 플로린 기반의 주 식각과, 이어지는 클로린 기반의 제2 식각 단계를 포함한다. 이 과정의 일 예에 따르면, SF6/O2 주 식각을 수행하고, 이어서 Cl2 단계를 수행한다. 상기 플로린 단계는 대부분의 깊이로 주 트랜치를 식각하는데 사용된다. 이 단계는 곧은 측벽과 둥근 트랜치 바닥을 만들어준다. 선택적으로, 이 단계에 산소가 더해져서 측벽 보호를 제공하고, 수평적 식각을 감소시켜 곧은 측벽이 유지되도록 하는데 도움을 준다. 이어지는 클로린 단계는 트랜치의 모서리를 둥글게 해주고 측벽의 거칠기를 감소시킨다. 플로린 단계에서의 높은 실리콘 식각율은, 식각 시스템의 처리량을 증대시킴으로써, 상기 공정의 제조가능성을 증대시킨다.
도 42c에 나타낸 바와 같이, 또 다른 실시예에서, 개선된 실리콘 식각 공정은 플로린 기반의 화학품에 아르곤을 첨가함으로써 얻어진다. 이 실시예에 따라 주 식각 단계에서 사용되는 화학품의 일 예는 SF6/O2/Ar이다. 식각 단계에서 아르곤을 첨가하는 것은 이온 충격(bombardment)을 증가시키고, 그에 따라 식각이 더 물리적으로 이루어지도록 한다. 이는 트랜치 상부를 조절하는데 도움을 주며, 트랜치 상부가 오목해지는 것을 막는다. 또한 아르곤의 첨가는 트랜치 바닥을 더 둥글게 해준다. 경우에 따라서 다른 식각 공정이 측벽을 부드럽게 하는데 필요할 수도 있다.
도 42d에 나타낸 바와 같이, 개선된 실리콘 식각 공정의 또 다른 실시예는, 주 식각 단계의 시작에서 산소가 제거된 플로린 기반의 화학품을 사용하는 것이다. 이 공정의 일 예는 SF6 단계를 수행하고, 이어서 SF6/O2 단계를 수행하는 것이다. 상기 식각의 첫번째 단계에서는 O2가 없으므로 측벽이 보호되지 않는다. 그 결과 트랜치 상부에서 수평적으로 식각되는 양이 증가된다. 이후 SF6/O2를 사용한 두 번째 식각 단계에서는, 트랜치의 남은 부분을 곧은 프로파일이 되고 트랜치 바닥이 둥글게 되도록 계속적으로 식각한다.그 결과, T-트랜치로 언급되기도 하는, 상부가 보다 넓은 트랜치 구조가 만들어진다. T-트랜치 구조를 이용한 소자의 예들이 "자기-정렬된 형태를 갖는 트랜치 MOSFET의 구조 및 제조방법"이란 명칭의 미국 특허출원번호 10/442,670에 상세하게 기재되어 있다. 두 개의 주 식각 단계들을 수행하는 시간 주기는, T-트랜치의 각 부분(상부 T 부분, 바닥의 곧은 측벽 부분)에 대해 바람직한 깊이를 얻을 수 있도록 조절될 수 있다. T-트랜치의 상부 모서리를 둥글게 하고 트랜치 측벽을 매끄럽게 하기 위한 다른 공정들이 수행될 수도 있다. 이 공정들은, 예컨대 (1) 트랜치 식각 레시피의 마지막에 수행되는 플로린-기반 단계, 또는 (2) 별도의 식각 시스템상에서 수행되는 별도의 플로린 기반의 식각, 또는 (3) 희생 산화막 공정, 또는 어떤 다른 조합을 포함할 수 있다. 화학적 기계적 평탄화(CMP) 단계가 트랜치 프로파일의 오목한 부분을 제거하기 위해 수행될 수 있다. 또한 둥글고 양호한 경사의 트랜치 프로파일을 만들기 위해 H2 어닐도 수행될 수 있다.
트랜치가 더 깊어야 하는 고전압 응용분야에 있어서, 추가적으로 고려하여야 할 점들이 있다. 예를 들면, 보다 깊은 트랜치로 인해, 실리콘 식각율이 제조공정에 있어서 중요해진다. 이와 같은 응용분야에서 식각 화학품으로는 플로오르성 화학품을 사용하는 것이 일반적인데, 그 이유는 염화성 식각 화학품은 너무 느리기 때문이다. 그 밖에, 매끄러운 측벽과 함께 곧으면서 점점 가늘어지는 트랜치 프로파일이 요구된다. 트랜치 깊이로 인해, 상기 식각 과정에는 마스크막에 대한 양호한 선택비도 또한 요구된다. 선택비가 열악한 경우 보다 두꺼운 마스크막이 요구되는데, 이는 그 형태의 전체 어스펙트비(aspect ratio)를 증가시킨다. 또한 측벽 보호는 매우 중요한데, 미세한 균형이 이루어지도록 하는 것이 필요하다. 지나치게 더 측벽 보호를 수행하는 것은, 트랜치 바닥이 너무 좁게 되고, 측벽 보호를 지나치게 덜 수행하는 것은 수평적 식각을 증대시킬 것이다.
일 실시예에서, 모든 이와 같은 요구사항들을 최적으로 균형있게 하는데 있어서 딥 트랜치 식각 공정이 제공된다. 도 42e에 도시된 바와 같이, 본 실시예에 따라 식각 공정은 경사진(ramped) O2, 경사진 파워 및/또는 경사진 압력하에서의 플로린 기반의 화학품 처리를 포함한다. 일 예로서, 식각이 이루어지는 동안 식각 프로파일과 실리콘 식각율을 유지하는 방식으로 SF6/O2 식각 단계를 수행한다. O2를 경사지게 함으로써, 지나치게 덜 보호되는 경우 수평적 식각이 증가되는 것을 피할 수 있으며, 또는 지나치게 많이 보호되는 경우 트랜치 바닥이 핀치 오프되는 것을 피할 수 있도록, 측벽 보호의 정도는 식각이 이루어지는 동안 조절될 수 있다. 경사진 산소 가스와 함께 플로린 기반의 식각을 이용하는 여러 예들이 "증가되는 산소 공급을 이용한 집적 회로 트랜치 식각"이란 명칭의 미국 특허번호 6,680,232에 상세하게 기재되어 있다. 파워 및 압력을 경사지게 하는 것은 이온 플럭스 밀도를 조절하고 실리콘 식가율을 유지하는데 도움을 준다. 보다 깊게 트랜치를 식각하는 식각이 이루어지는 동안 실리콘 식각율이 지나치게 감소된다면, 전체 식각 시간은 증가할 것이다. 그 결과 식각장비상에서의 공정에 의한 웨이퍼 처리량이 낮아진다. 또한 O2를 경사지게 공급하는 것은 마스크 물질에 대한 선택비를 조절하는데 도움을 준다. 이 실시예에 따라, 예컨대 10㎛보다 깊은 트랜치 형성을 위한 예시적인 공정은 분당 3 내지 5sccm O2를 공급하고, 분당 10 내지 20W의 파워 레벨을 유지하고, 그리고 분당 2 내지 3mT의 압력 수준을 유지하는 것이다.
깊은 트랜치 식각 공정의 또 다른 실시예에서는 NF3와 같은 보다 적극적인 플로린 기반의 화학품을 사용한다. NF3는 실리콘을 식각하는데 있어 SF6보다 더 반응성이 높기 때문에, NF3 공정에 의해 실리콘 식각율을 증가시킬 수 있다. 다른 가스들도 측벽 보호 및 프로파일 조절을 위해 더해질 필요가 있을 수도 있다.
또 다른 실시예에서는, NF3 식각 단계 후에 SF6/O2 공정을 수행한다. 이 실시예에 따르면, NF3 단계에서 높은 실리콘 식각율로 트랜치의 대부분의 깊이를 식각한다. 다음에 SF6/O2 식각 단계에서 트랜치 측벽을 보호하고 트랜치의 남은 깊이를 식각한다. 도 42f에 나타낸 이 실시예의 다른 예에서, NF3와 SF6/O2 식각 단계는 교대로 수행될 수 있다. 이것은 직접적인 SF6/O2 공정보다 더 높은 실리콘 식각율을 제공한다. 제1 식각율 단계(NF3)와, 프로파일 조절을 위한 측벽 보호를 발생시키는 단계(SF6/O2) 사이에는 균형이 이루어진다. 이 단계들의 균형은 측벽 거칠기를 조절한다. 경우에 따라서는 SF6/O2 식각 부분에서 실리콘 식각율이 유지되도록 하기 위해 O2, 파워 및 압력을 경사지게 할 필요가 있으며, 그리고 식각 프로파일을 보다 잘 조절하기 위해 충분한 측벽 보호를 발생시킬 필요도 있다. 상기 실시예에 연관되어 설명된 여러 공정 단계들이 다른 방법들과 결합하여 최적의 트랜치 식각 과정을 얻을 수 있다는 것은 당연하다. 이 트랜치 식각 공정들은, 집적회로의 다른 형태에서 이용되는 다른 형태의 트랜치 뿐만 아니라, 여기서 설명되는 모든 전력용 소자에서의 트랜치에 대해서 적용할 수 있다는 것도 당연하다.
트랜치 식각 공정을 수행하기 전에, 실리콘 표면 위에 트랜치 식각 마스크를 형성하고, 트랜치가 형성될 영역이 노출되도록 패터닝한다. 도 43a에 나타낸 바와 같이, 통상적으로, 트랜치 식각을 수행하기 위해, 먼저 질화막(4305)을 식각하고, 얇은 패드 산화막(4303)을 식각한 후에 실리콘 기판을 식각한다. 트랜치를 형성한 후에, 트랜치 내에 산화막을 형성하는데, 이 동안에 패드 산화막(4303)도 또한 트랜치 가장자리에서 성장하여 중첩되는 질화막을 들뜨게 할 수 있다. 그 결과, 패드 산화막이 질화막(4305) 아래의 트랜치 가장자리 근처에서 국부적으로 성장하는 "버즈 비크(bird's beak) 구조(4307)가 만들어진다. 다음에 버즈 비크 구조의 패드 산화막 아래의 트랜치 가장자리 옆에 형성될 소스 영역은 트랜치 근처에서 더 얕게 형성될 것이다. 이는 바람직하지 않은 현상이다. 도 43b에 나타낸 바와 같이, 일 실시예에서 상기 버즈 비크 효과를 제거하기 위하여, 폴리실리콘막(4309)과 같은 비(non)-산화물질층을 질화막(4305)과 패드 산화막(4303) 사이에 배치시킨다. 이 폴리층(4309)에 의해, 후속의 트랜치 산화막 형성 동안에 패드 산화막(4303)이 추가적으로 산화되는 것이 억제된다. 도 44a에 나타낸 다른 실시예에서는, 트랜치 개구부를 한정하는 질화막(4405) 및 패드 산화막(4403)에 대한 식각 후에, 질화막과 같은 얇은 비-산화 물질층(4405-1)을 기판 구조물 위헤 형성한다. 이 보호층(4405-1)은, 도 44b에 나타낸 바와 같이, 질화막-패드 산화막 구조의 수직 가장자리에 스페이서가 형성되도록, 수평 표면으로부터 제거된다. 상기 질화 스페이서는 후속 단계에서 패드 산화막(4403)이 추가적으로 산화되는 것을 방지하여 버즈 비크 효과를 감소시킨다. 또 다른 실시예에서, 도 43b 및 도 44b에 나타낸 두 실시예를 결합하여, 버즈 비크 형성의 정도를 감소시킬 수 있다. 즉, 폴리실리콘층을 패드산화막 및 중첩하는 질화막 사이에 배치시키고, 또한 도 44a 및 도 44b를 참조하여 설명한 공정 결과인 스페이서를 형성할 수도 있다. 다른 예들도 가능한데, 예컨대 실리콘 트랜치 형성을 위한 식각이 이루어지는 동안 질화막 선택비를 강화시키기 위해 질화막 상부에 산화막과 같은 다른 막을 형성하는 것을 포함할 수도 있다.
실드된 게이트 구조를 갖는 여러 트랜지스터들과 관련하여 위에서 설명된 바와 같이, 절연물질층은 실드 전극을 게이트 전극으로부터 분리시킨다. 폴리간 절연막 또는 IPD로 언급되는 이 전극간 절연막은 견고하고 신뢰할 수 있도록 형성되어서, 실드 전극과 게이트 전극 사이에 존재할 수 있는 포텐셜차를 견딜 수 있어야 한다. 다시 도 31e, 도 31f 및 도 31g를 참조하면, 관련된 공정 단계들의 개략적인 흐름이 도시되어 있다. 트랜치 내에서 실드 폴리(3111)를 에치 백 한 후에(도 31e), 실드 절연막(3108)을 실드 폴리(3111)와 동일한 레벨로 에치 백 한다(도 31f). 다음에 도 31g에 나타낸 바와 같이, 실리콘 표면 위에 게이트 절연막(3108a)을 형성한다. 이것이 IPD막을 형성하는 단계이다. 실드 절연막 리세스에 의한 결과물은, 실드 전극의 양 측면에 남은 실드 절연막의 상부 표면에 얕은 오목한 부분(trough)을 갖는다. 이것이 도 45a에 도시되어 있다. 상기 평탄치 못한 표면구조를 갖는 결과 구조는, 특히 후속의 매립 단계에서 균일(conformality) 문제를 야기할 수 있다. 이와 같은 문제를 제거하기 위해서, IPD 형성을 위한 여러 개선된 방법들이 제공된다.
일 실시예에 따라, 실드 절연막 리세스 후에, 도 45b에 도시된 바와 같이, 예컨대 저압 화학 기상 증착(LPCVD) 공정을 사용하여 폴리실리콘(폴리) 라이너(4508P)를 증착한다. 경우에 따라서, 폴리 라이너(4508P)는, 폴리의 선택적 성장 공정이나 이방성 스퍼터링에 의해, 실드 폴리 및 실드 절연막 위에만 형성되도록 할 수 있으며, 트랜치 측벽에는 실질적으로 폴리가 없도록 할 수 있다. 후속으로 폴리 라이너(4508P)은 산화되어 실리콘 산화막으로 바뀐다. 트랜치 측벽에 폴리가 없는 실시예에서, 이 산화 공정은 게이트 산화막(4508G)을 형성시킨다. 경우에 따라서는, 도 45c에 나타낸 바와 같이, 산화된 폴리막을 트랜치 측벽으로부터 식각한 후에, 얇은 게이트 절연막(4508G)을 형성하고, 남은 트랜치의 빈 공간을 게이트 전극(4510)으로 채운다. 이 공정의 이점은, 폴리가 매우 균일한 방식으로 증착된다는 점이다. 이것은 빈 공간과 다른 결함을 최소화하고, 폴리가 실드 절연막 및 실드 전극 위에 증착될 때 보다 더 평평한 표면을 갖도록 한다. 결과적으로 보다 견고하고 신뢰성있는 향상된 IPD막이 만들어진다. 산화 전에 트랜치 내벽과 인접한 실리콘 표면 영역에 폴리실리콘을 배치시킴으로써, 후속의 산화 단계에 의해 메사 소모가 줄어들고 트랜치가 넓어지는 바람직하지 않은 현상이 최소화된다.
또 다른 실시예로서, 도 46a, 도 46b 및 도 46c에 나타낸 개략적인 단면도에서와 같이, 실드 폴리 리세스의 결과에 의한 트랜치 내부의 빈 공간(cavity)은, 실드 절연막(4608S)의 식각율과 유사한 식각율을 갖는 절연 매립 물질(4608F)로 채워진다. 이 단계는 고밀도 플라즈마(HDP) 산화 증착, 화학 기상 증착(CVD) 또는 스핀-온 글라스(SOG) 공정 중 어느 하나를 사용하여 수행될 수 있으며, 이어서 트랜치 사부에서의 평평한 표면을 얻기 위한 평탄화 단계를 수행한다. 다음에 도 56b에 나타낸 바와 같이, 절연 매립 물질(4608F) 및 실드 절연 물질(4608S)을 균일하게 에치백하여, 요구되는 두께를 갖는 절연 물질막이 실드 전극(4611) 위에 남도록 한다. 이 결과, 표면적인 불균일이 없는 매우 균일한 IPD막이 만들어진다.
고 품질의 IPD를 형성하는 또 다른 방법의 실시예가 도 47a 및 도 47b의 개략적인 단면도들에 나타나 있다. 트랜치 내부에 실드 절연막(4708)을 형성하고, 빈 공간을 실드 폴리(4711)로 채운 후에, 실드 폴리 에치백 단계를 수행하여 트랜치 내부의 실드 폴리를 리세스시킨다. 이 실시예에서, 상기 실드 폴리 리세스 식각은 폴리를 트랜치 내에 더 많이 남겨두어, 리세스된 실드 폴리의 상부 표면이 최종 목표 깊이보다 더 높게 한다. 실드 폴리의 상부 표면 위의 여분의 폴리 두께는 대략 목표 IPD 두께와 같도록 한다. 다음에 이와 같은 실드 전극의 상부를 물리적이나 화학적으로 변형시켜 그 곳의 산화율이 더 증가되도록 한다. 실드 전극의 산화율을 증가되도록 하기 위해 화학적이거나 물리적으로 상기 전극을 변형시키는 방법으로는, 각각 플로린이나 아르곤과 같은 불순물을 폴리실리콘 내에 이온 주입함으로써 수행될 수 있다. 도 47a에 나타낸 바와 같이, 트랜치 측벽을 물리적으로나 화학적으로 변형되지 않도록, 상기 주입은 0도, 즉 실드 전극에 수직하게 수행하는 것이 바람직하다. 다음에 실드 절연막(4708S)을 식각하여, 트랜치 측벽으로부터 상기 절연막을 제거한다. 이 실드 절연막 리세스 식각에 의해, 실드 전극(4711)에 인접하여 남아 있는 실드 절ㅇ녀막 내에 약간의 리세스가 만들어진다(도 45a에 나타내 것과 유사함). 다음에, 통상의 산화 공정을 수행하여 트내치 측벽보다 더 빠른 비율로 실드 폴리(4711)의 상부를 변형시킨다. 이 결과, 실드 전극 위에는 트랜치 실리콘 표면의 측벽보다 실질적으로 더 두꺼운 절연체(4708T)가 형성된다. 이 실드 전극 위의 두꺼운 절연체(4708T)가 IPD를 형성한다. 상기 변형된 폴리는, 수평 방향으로 산화되고, 더욱이 실드 절연막 리세스 식각에 의해 실드 절연막 상부 표면에 형성되는 약간의 오목한 부분을 보상한다. 다음에 통상의 단계를 수행하여, 도 47b에 나타낸 구조와 같이, 트랜치 내에 게이트 전극을 형성한다. 일 실시예에서, 상기 실드 전극은, IPD와 게이트 산화막 두께 비가 2대1 내지 5대1의 범위가 되도록 변형된다. 일 예로서, 4대1의 비가 선택되는 경우, 실드 전극 위에 대략 2000의 IPD가 형성되면, 대략 500의 게이트 산화막이 트랜치 측벽을 따라 형성된다.
또 다른 실시예에서는, 실드 절연막 리세스 식각 후에 물리적이거나 화학적인 변형 단계가 수행된다. 즉, 트랜치 측벽으로부터 산화막을 제거하기 위해 실드 산화막(4708S)가 식각된다. 이는, 위에서 설명한 바와 같이, 물리적이거나 화학적인 변형 방법으로 실드 전극의 상부 및 실리콘을 노출시키는 것이다. 트랜치 측벽이 노출됨에 따라, 상기 변형 단계는 수평 표면, 즉 실리콘 메사와 실드 전극만으로 한정된다. 도펀트의 이온 주입과 같은, 변형 방법은 0도(실드 전극에 수직)로 수행되어, 트랜치 측벽이 물리적이거나 화학적으로 변형되지 않도록 한다. 다음에 통상의 단계들을 수행하여 트랜치 내에 게이트 전극을 형성하고, 결과적으로 실드 전극 위에 보다 두꺼운 절연막이 형성되도록 한다.
도 48에 개선된 IPD막을 형성하는 또 다른 실시예가 도시되어 있다. 이 실시예에 따라, 예컨대 산화물로 이루어진 두꺼운 절연막(4808T)가 리세스된 실드 산화막(4808S) 및 실드 전극(4811) 위에 형성된다. 상기 두꺼운 절연막(4808T)은, 고밀도 플라즈마(HDP) 증착 또는 플라즈마-엔핸스드 화학 기상 증착(PECVD)와 같은 방향성 증착 기술을 사용하여 선택적으로(즉 바닥부터 채워지도록) 형성된다. 방향성 증착의 결과, 도 48에 도시된 바와 같이, 수직 표면을 따라(즉 트랜치 측벽을 따라) 형성되는 것보다 수평 표면을 따라(즉 실드 전극 및 실드 산화막 위에) 형성되는 절연막의 두께가 실질적으로 더 두껍게 된다. 다음에 식각 단계를 수행하여, 측벽의 산화막을 제거하고, 실드 폴리실리콘 위에는 충분한 산화막이 남아 있도록 한다. 다음에 통상의 단계들을 수행하여 트랜치 내에 게이트 전극을 형성한다. 이 실시예의 이점은, 균일한 IPD를 형성하는 것 보다는 메사 손실 및 트랜치의 폭 증가가 방지되도록 하는 것인데, 이는 IPD가 산화 공정이 아닌 증착 공정을 통해 형성되기 때문이다. 이 기술의 다른 이점은 트랜치의 상부 모서리가 둥글게 된다는 점이다.
또 다른 실시예에서는, 실드 절연막 및 실드 폴리 리세스 후에, 얇은 스크린 산화막(4908P)을 트랜치 내에 성장시킨다. 다음에 도 49a에 나타낸 바와 같이, 스크린 산화막(4908P)을 덮도록 실리콘 질화막(4903)을 증착한다. 다음에 실리콘 질화막(4903)을 이방성 식각하여, 트랜치의 바닥 표면(즉, 실드 폴리 상부)의 실리콘 질화막은 제거하고, 트랜치 측벽의 실리콘 질화막은 제거하지 않는다. 그 결과 만들어지는 구조가 도 49b에 도시되어 있다. 다음에 웨이퍼를 산소 분위기에 노출시켜, 도 49c에 나타낸 바와 같이, 실드 폴리실리콘 표면 위에 두꺼운 산화막(4908T)이 형성되도록 한다. 질화막(4903)은 잘 산화되지 않으므로, 트랜치 측벽에는 특별하게 산화막이 성장되지 않는다. 다음에 예컨대 핫 인산을 이용한 습식식각으로 질화막(4903)을 제거한다. 이어서 도 49d에 나타낸 바와 같이, 통상의 공정 단계들을 수행하여 게이트 산화막 및 게이트 전극을 형성한다.
IPD막을 형성하는 몇몇 실시예에서는 식각 공정을 포함한다. 예를 들면, IPD막이 특정 지형 위에 증착되는 실시예에 있어서, 요구되는 최종 IPD 두께보다 더 두꺼운 막을 먼저 증착하여야 한다. 이것은, 트랜치 내의 시작층의 디싱(dishing)을 최소화하는 평평한 막을 얻기 위해 행해진다. 이후 트랜치를 완전히 채우고 실리콘 표면 위에까지 연장되는 보다 두꺼운 막을 식각하여 목표로 하는 IPD막 두께까지 두께를 줄인다. 일 실시예에 따라, 이 IPD 식각 공정은, 적어도 두 단계로 수행된다. 첫번째 단계는, 실리콘 표면 뒤의 막을 평탄화하고자 하는 것이다. 이 단계에서는, 식각 균일도가 중요하다. 두번째 단계는 IPD막을 바람직한 깊이(및 두께)로 리세스시키고자 하는 것이다. 이 두번째 단계에서는 실리콘에 대한 IPD막의 식각 선택비가 중요하다. 리세스 식각 단계 동안에, 실리콘 메사는 노출되고, IPD막이 트랜치 내로 리세스됨에 따라 실리콘 트랜치 측벽도 또한 노출된다. 메사 위의 실리콘 손실이 실제 트랜치 깊이에 영향을 줄 수 있으며, 만약 T-트랜치인 경우, T-트랜치의 깊이도 또한 영향을 받는다.
도 50a에 나타낸 일 실시예에서, 이방성 플라즈마 식각 단계(단계 5002)는 실리콘 표면 아래로 IPD막을 평탄화시키는데 이용된다. 플라즈마 식각의 식각율은 5000Å/분일 수 있다. 다음에 등방성 습식 식각(단계 5004)으로 IPD를 트랜치 내로 리세스시킨다. 상기 습식 식각은, 실리콘 측벽이 노출되더라도 어택받지 않도록, 그리고 반복하여 식각하더라도 특정 리세스 깊이를 얻을 수 있도록 실리콘과는 선택적이 되도록 조절된 용액을 사용하여 수행하는 것이 바람직하다. 상기 습식 식각을 위한 화학품의 일 예는, 25℃에서 대략 1100Å/분의 식각율을 제공하는 6:1 비율의 BOE(Buffered Oxide Etch)일 수 있다. 미국 특허번호 6,465,325에서는 이와 같은 공정에 적합한 플라즈마 및 습식 식각의 조건들이 상세하게 기재되어 있다. 평탄화를 위한 제1 플라즈마 식각 단계의 결과, 습식 식각보다는 트랜치 위의 IPD막이 덜 디싱된다. 리세스 식각을 위한 제2 습식 식각 단계의 결과, 플라즈마 식각에서 발생하는 것보다 실리콘에 대한 데미지가 덜 발생한다. 도 50b의 또 다른 실시예에서는, 화학적 기계적 평탄화(CMP) 공정을 사용하여 실리콘 표면 아래로 IPD막을 평탄화시킨다. 이후 IPD를 트랜치 내로 리세스시키는 습식 식각을 수행한다. 상기 화학적 기계적 평탄화(CMP) 공정 결과 트랜치 위의 IPD막이 덜 디싱된다. 상기 리세스 식각을 위한 습식 식각 단계의 결과, 화학적 기계적 평탄화(CMP)에서 발생할 수 있는 실리콘에 대한 데미지가 덜 발생된다. 이 공정들의 다른 조합들도 또한 가능하다.
트랜치 및 플래너 게이트 절연막, 층간절연막 및 이와 유사한 것을 포함하여, IPD 외의 다른 구조에도 고품질의 절연막을 형성하는 것이 바람직하다. 가장 널리 사용되는 절연 재료는 실리콘산화막이다. 우수한 막질의 산화막을 결정하는 몇 가지 요소가 있는데, 그 중 기본적인 특질로는 균일한 두께, 좋은 집적도(낮은 계면 트랩 밀도), 높은 전계 브레이크다운 세기, 그리고 낮은 누설레벨(leakage level)이다. 이러한 많은 특질에 영향을 미치는 인자 중 하나는 산화막이 성장하는 속도인데, 산화막의 성장속도를 정밀하게 제어할 수 있는 기술이 요구된다. 열산화가 진행되는 동안, 웨이퍼 표면에서는 대전된 파티클과의 가스상 반응(gas phase reaction)이 일어난다. 일 실시예에서는, 산화율을 증가시키거나 혹은 감소시키기 위하여 외부 전위를 웨이퍼에 도입함으로써, 실리콘과 산소와 같은 대전된 파티클들을 움직여 산화율을 제어하고 있다. 이는 (반응성 종을 갖는) 플라즈마가 웨이퍼 위에 만들어지지 않는다는 점에서 플라즈마 앤핸스드 산화와는 다르다. 또한, 이 실시예에 따르면, 가스는 표면으로 가속되지 않고, 단순히 표면과의 반응만 차단될 뿐이다. 일 실시예에서는, 필요한 에너지 레벨을 조절하기 위해 높은 온도 용량(capability)을 갖는 반응성 이온 식각(RIE) 챔버가 사용될 수 있다. RIE 챔버는 식각을 위해 사용되는 것이 아니라, 산화를 늦추거나 정지시키는데 필요한 에너지를 제어하기 위한 DC 바이어스를 인가하기 위하여 사용된다.
도 51은 본 실시예를 따른 일 방법을 나타내는 공정 흐름도이다. 먼저, 테스트 환경에서 웨이퍼로 DC 바이어스를 인가하기 위하여 RIE 챔버가 사용된다(5100). 표면 반응을 억제하는 데 필요한 전위 에너지를 결정한 다음, 산화가 일어나는 것을 방지할 수 있을 정도로 충분히 큰 외부 바이어스가 인가된다(5120). 다음에, 펄싱(pulsing) 또는 다른 방법으로 외부 바이어스를 조작함으로써 극도로 높은 온도에서도 산화율이 제어될 수 있게 한다(5130). 이 방법에 의하면, 급속 및 불균일 성장이라는 단점 없이 보다 나은 산화막 유량(flow), 낮은 스트레스, 다양한 결정 방위(crystal orientation)에서의 서로 다른 성장의 제거 등과 같은 고온 산화의 이점을 얻을 수 있다.
도 51과 관련해서 상술한 것과 같은 방법은 산화막의 막질을 개선할 수 있는 반면에, 산화막의 신뢰성은 특히 트랜치 게이트형 소자에서는 관심사로 남는다. 주된 열화 메커니즘(degradation mechanism)의 하나는 트랜치 코너에서의 높은 전계에 기인하는데, 이는 이 지점에서의 게이트산화막의 국부적인 박막화(thinning)에 연유한다. 이러한 현상은 게이트 누설전류를 증가시키고 게이트산화막 브레이크다운 전압을 감소시킨다. 이 효과는, 온-저항을 감소시키기 위하여 트랜치 소자가 더욱 축소될수록, 그리고 감소된 게이트 전압이 더 얇은 게이트산화막을 요구할수록 더 심각해질 것으로 예상된다.
일 실시예에서, 실리콘산화막보다 높은 유전 상수(high-k 유전체)를 갖는 유전물질을 사용함으로써 게이트산화막의 신뢰성에 대한 염려들을 경감시킬 수 있다. 이는 훨씬 두꺼운 유전막에 의한 동등한 트랜스컨덕턴스(transconductance)와 문턱 전압을 가능하게 한다. 이 실시예에 따르면, 높은 유전상수를 갖는 유전체는 소자의 온-저항 또는 드레인 브레이크다운 전압의 저하없이 게이트 누설전류를 감소시키고 게이트 유전막 브레이크다운 전압을 증가시킨다. 트랜치 게이트 소자 그리고 다른 파워 소자들에 집적될 수 있도록 필요한 열적 안정성과 적절한 계면-상태(interface-state) 밀도를 나타내는 고유전율을 갖는 물질은 Al2O3, HfO2, AlxHfyOz, TiO2, ZrO2 등이 있다.
상술한 바와 같이, 트랜치 게이트형 전력용 MOSFET의 스위칭 속도를 개선하기 위해서는 트랜지스터의 게이트-드레인 커패시턴스(Cgd)를 최소화하여야 한다. 게이트-드레인 커패시턴스(Cgd)를 감소시키기 위한 몇 가지 방법 중 하나는 트랜치 측벽에 비해 트랜치 바닥에 두꺼운 유전체를 사용하는 것이다. 두꺼운 바닥 산화막을 형성하는 한 방법은 트렌치의 측벽과 바닥을 따라 얇은 스크린(screen) 산화막을 형성하는 것을 포함한다. 그런 다음 얇은 산화막은 질화막과 같은 산화방지막으로 덮는다. 그 후 질화막을 이방성식각하여, 트랜치 측벽의 질화막만 남기고 트랜치의 수평면의 모든 질화막을 제거한다. 트랜치 바닥면의 질화막을 제거한 다음에는, 소정 두께의 산화막을 트랜치의 바닥면에 형성한다. 그 후, 트랜치 측벽의 질화막과 스크린 산화막을 제거한 다음에 얇은 채널산화막을 형성한다. 두꺼운 바닥 산화막을 형성하는 이러한 방법과 그 변형된 방법들은 미국 특허번호 6,437,386에 보다 상세히 설명되어 있다. 선택적 산화막 증착을 포함하여 트랜치 바닥에 두꺼운 산화막을 형성하는 다른 방법들은 미국 특허번호 제6,444,528에 설명되어 있다.
일 실시예에서, 트랜치 바닥에 두꺼운 산화막을 형성하기 위한 개선된 방법은 대기 이래에서의 화학 기상 증착(sub-atmospheric CVD) 공정을 사용한다. 도 52에 도시된 공정 흐름도의 일예를 보면, 이 방법에 따라서 트랜치 식각 후(5210), SACVD를 사용하여 매우 균일한 산화막, 예를 들어 산화막 내에 보이드 형성없이 트랜치를 매립할 수 있는 열적 TEOS(Tetraethoxyorthsilane)막을 증착한다(5220). SACVD 단계는 100Torr 내지 700Torr 범위의 대기 아래(sub-atmospheric)의 압력에서, 예를 들어 약 450℃ 내지 600℃ 정도의 온도범위에서 수행할 수 있다. TEOS(mg/min)와 오존(㎤/min)의 비율은 예를 들어 2 내지 3, 바람직하게는 2.4로 설정될 수 있다. 이 공정을 사용하면 2000Å 내지 10,000Å 또는 그 이상의 두께를 갖는 산화막을 형성할 수 있다. 이 숫자들은 단지 설명을 위하여 사용되었으며, 세부공정 조건 및 제조장비가 위치하는 곳의 기압 등과 같은 다른 요인에 따라 다양하게 변화될 수 있다. 증착되는 산화막의 막질과 증착율의 균형을 고려하여 이상적인 온도를 구할 수 있다. 온도가 높으면 증착율은 낮아지고 막 수축은 감소된다. 그러한 막 수축은 틈새(seam)를 따라 트랜치 중심에 갭(gap)을 야기한다.
산화막을 증착한 다음, 실리콘 표면과 트랜치 내부로부터 산화막을 에치백하여 트랜치 바닥에 소정 두께의 상대적으로 평탄한 산화막이 남도록 한다(5240). 이 에치백 공정은 예를 들어 희석된 불산(diluted HF)을 사용한 습식식각 또는 습식과 건식의 조합으로 수행할 수 있다. SACVD 공정으로 형성된 산화막은 증착 후 주위의 습기를 흡수하는 다공질이 되는 경향이 있다. 바람직한 실시예에서는, 이러한 효과를 개선하기 위하여 에치백 단계 다음에 치밀화(densification) 단계(5250)를 수행한다. 치밀화 공정은 예를 들어 1000℃에서 20분 동안 온도처리함으로써 수행한다.
이 방법의 또 하나의 이점은, SACVD 산화막에 대한 에치백 단계가 수행되는 동안 마지막 트랜치에 마스크를 제거하여 터미네이션 트랜치 내부가 산화막으로 채워진채 남겨지도록 할 수 있다는 점이다. 즉, 절연체로 채워진 트랜치를 포함하여 위에서 설명된 터미네이션 구조의 여러 실시예에 대해서, 터미네이션 트랜치를 산화막으로 채우기 위해 동일한 SACVD 단계가 사용될 수 있다. 또한 에치백 동안에 필드 터미네이션 영역을 마스킹함으로써, 동일한 SACVD 단계에 의해, 터미네이션 영역에 필드 산화막을 형성할 수 있으며, 이에 따라 열적 필드산화막 형성을 위해 요구되는 공정 단계들이 제거된다. 더욱이, 상기 공정은 또 다른 변화를 제공하는데, 구체적으로 실리콘이 열산화공정에 의해 소모되지는 않고, 대신에 SACVD 증착 동안에 양쪽 위치에서 제공되기 때문에, 지나치게 식각되는 경우 터미네이션 절연막 및 두꺼운 바닥 산화막의 완전한 재작업을 허용한다.
또 다른 실시예에서, 트랜치 바닥에 두꺼운 산화막을 형성하는 다른 방법으로 방향성 TEOS를 증착하는 방법이 사용된다. 이 실시예에 따르면, 도 53에 도시된 공정 흐름도의 일 예에 나타난 바와 같이, 선택적 산화막 증착을 위하여 TEOS의 균일한 특성이 플라즈마 앤핸스드 CVD(PECVD)의 방향성과 결합된다(5310). 이러한 결합은 수직면 보다는 수평면에서의 증착율을 높게 만든다. 예를 들어, 이 공정을 사용하여 증착된 산화막은 트랜치의 바닥면에서는 2500Å 정도의 두께를 나타내지만 트랜치 측벽에서는 800Å 정도를 평균 두께를 나타낸다. 그 후, 산화막은 측벽에 형성된 산화막이 모두 제거될 때까지 등방성 식각되어 트랜치의 바닥에만 산화막이 남게 된다. 이 식각 공정에서 상부 산화막에 대한 건식식각(5320)을 수행한 다음 BOE(Bufferd Oxide Etch) 식각액을 이용한 습식식각(5340)을 수행할 수 있다. 여기에 설명된 실시예에서, 식각 후 트랜치 측벽의 산화막은 모두 제거되고 트랜치 바닥에는 예를 들어 1250Å 두께의 산화막이 남게 된다.
특정 실시예에서, 상부 산화막에 대한 건식식각은 구조물의 상부 표면에 집중되어 트랜치 바닥에 형성된 산화막의 식각율은 훨씬 감소되는 반면 상부 표면은 증가된 식각율로 식각이 이루어진다. "안개 식각(fog etch)"이라 불리는 이러한 식각 형태는 원하는 선택비를 얻기 위해서 식각 조건과 화학품에 대한 균형을 주의깊게 조절하여야 한다. 일예로, 이 식각은 LAM 4400과 같은 상부 전원이 구비된 플라즈마 식각 장비를 사용하여 상대적으로 낮은 파워와 낮은 압력에서 수행된다. 예를 들어 전력과 압력은 200 내지 500Watt와 250 내지 500mTorr의 범위에서 가능하다. 다른 화학품이 사용될 수도 있다. 일 예로, C2F6과 같은 플로린 혼합물과 클로린이 적절한 비율, 예를 들어 약 5:1(즉, C2F6 190sccm과 Cl 40sccm)의 비율로 혼합된 화합물은 원하는 선택비를 얻을 수 있게 한다. Cl은 금속이나 폴리실리콘을 식각하는데 주로 사용되고 통상 산화막의 식각을 억제하기 때문에 산화막 식각제의 일부로 Cl을 사용하는 것은 흔하지 않은 것이다. 그러나, C2F6는, 높은 에너지가 Cl의 영향을 극복하게 하는 상부 표면 근처에서는 산화막을 공격적으로 식각하고 트랜치 바닥 근처에서는 식각율이 감소되기 때문에, 이러한 형태의 선택적 식각을 달성하기 위해서 상기한 화학품의 혼합은 좋은 역할을 한다. 1차적인 건식식각 단계(5320) 다음에, BOE 식각(5340)에 앞서 세정을 위한 식각(5330)이 수행될 수도 있다. 이 실시예에 따르면 적절한 선택비는 플라즈마 식각 장비에 따라 변화될 수 있는 압력, 에너지, 그리고 화학품을 정밀히 제어함으로써 달성될 수 있는 것으로 이해된다.
상기 실시예에 따른 PECVD/식각 공정은 바닥 산화막의 두께가 목표 두께에 도달할 때까지 1회 또는 수회 반복될 수 있다. 또한 이 공정은 결과적으로 트랜치들 사이의 수평 메사 표면 위에 두꺼운 산화막을 형성한다. 이 산화막은 트랜치 내에 폴리실리콘을 증착한 다음 표면 상의 폴리실리콘막을 제거한 후에 식각함으로써, 트랜치 바닥 산화막이 후속 식각 단계에서 보호되도록 할 수 있다.
트랜치 바닥에 두꺼운 산화막을 선택적으로 형성하는 다른 방법들도 가능하다. 도 54는 트랜치 측벽에 산화막이 증착되는 것을 방지하기 위하여 고밀도 플라즈마(HDP) 증착을 사용(5410)하는 일예를 위한 공정 흐름도를 나타낸다. HDP 증착의 특성은 증착되면서 식각된다는 점으로, 이로 인해 방향성 TEOS 방법과 비교할 때 트랜치 바닥의 산화막에 비해 상대적으로 트랜치 측벽에 산화막이 덜 증착되도록 한다. 다음에 트랜치 바닥에는 두꺼운 산화막을 남기면서 트랜치 측벽의 산화막은 제거하기 위하여 습식식각(단계 5420)을 수행한다. 이 공정의 이점은, 도 55에 도시된 바와 같이 트랜치 상부에서의 프로파일이 트랜치(5500)로부터 비스듬히 경사지게 되어 보이드의 발생없이 폴리실리콘으로 매립하기 용이하게 한다는 것이다. 폴리실리콘으로 매립하기(5440) 전에, 상부의 산화막을 일부 제거하여 폴리실리콘 식각 후 상부로부터 제거하여야 할 산화막의 양을 줄이기 위하여 이미 설명한 "안개 식각"을 적용할 수 있다. HDP 증착 공정은 매몰 전극으로서 트랜치 내부에 형성된 두 폴리실리콘막(예를 들면 실드된 게이트 구조의 트랜치 MOSFET) 사이에 산화막을 증착하는데 사용될 수 있다.
도 56에 도시된 또 다른 실시예에 따르면, 트랜치 바닥에 두꺼운 산화막을 형성하기 위하여 선택적 SACVD 공정이 사용된다. 이 방법은 낮은 TEOS와 오존의 비율에 의해 SACVD의 선택비가 높게 한다. 산화막은 질화막 위에서는 증착율이 극도로 낮은 반면에 실리콘 위에서는 쉽게 증착된다. 오존에 대한 TEOS의 비율이 낮을수록 이러한 증착 선택성은 더 증가하게 된다. 이 방법에 따르면, 트랜치를 식각한 후(5610), 트랜치 어레이의 실리콘 표면 상에 패드 산화막을 성장시킨다(5620). 얇은 질화막을 패드산화막 상에 증착한다(5630). 다음에, 트랜치 측벽에만 질화막을 남기고 수평면 상에 형성된 질화막을 제거하기 위한 이방성식각을 수행한다(5640). 트랜치 바닥을 포함하는 수평면 상에, 예를 들어 0.6 정도의 TEOS와 오존 비율, 그리고 405℃ 정도의 온도에서 선택적 SACVD 산화막을 증착한다(5650). 온도 처리 공정을 사용하여 상기 SACVD 산화막을 치밀화하는 단계(5660)를 실시할 수도 있다. 그런 다음 트랜치 측벽의 질화막과 산화막을 완전히 제거하기 위하여 산화막-질화막-산화막(ONO) 식각을 수행한다(5670).
언급한 바와 같이, 트랜치 측벽에 비해 트랜치 바닥에 두꺼운 산화막을 형성하는 이유 중 하나는 스위칭 속도를 향상시키기 위하여 게이트-드레인간 전하(Qgd)를 감소시키는 것이다. 같은 이유로, 드리프트 영역으로의 트랜치 중첩을 최소화하기 위하여 트랜치 깊이는 웰 접합의 깊이와 같아야 한다. 일 실시예에서, 트랜치 바닥에 두꺼운 절연막을 형성하는 방법은 트랜치 측면 상부에 두꺼운 절연막을 형성하는 경우에도 확장된다. 이는 바닥 산화막의 두께가 트랜치 깊이와 웰 정션 깊이와 독립적으로 되게 하고, 트랜치와 트랜치 내에 형성된 폴리실리콘막이 게이트-드레인간 전하(Qgd)를 크게 변화시키지 않으면서 웰 정션보다 깊게 만든다.
이 방법에 따른 두꺼운 바닥 절연막을 형성하는 방법의 실시예가 도 57 내지 도 59에 도시되어 있다. 도 57a는 트랜치 측벽에만 남도록 식각된 얇은 패드산화막(5710)과 질화막(5720)이 형성된 트랜치의 부분 단면을 단순화하여 나타낸 것이다. 도 57b에 도시된 바와 같이, 트랜치 바닥과 다이 상부의 실리콘이 노출되도록 패드산화막(5710)을 식각한다. 다음, 도 58a에 도시된 바와 같이, 노출된 실리콘을 이방성 식각하여 상부면의 실리콘과 트랜치 바닥의 실리콘이 소정 깊이 제거되도록 한다. 다른 실시예에서는, 실리콘을 식각하는 동안 트랜치 바닥의 실리콘만 제거되도록 상부의 실리콘은 마스킹할 수 있다. 다음에, 질화막(5720)에 의해 덮이지 않은 영역에 두꺼운 산화막(5730)을 성장시키기 위하여 산화공정을 수행하여 도 58b와 같은 구조를 형성한다. 산화막의 두께는 예를 들어 1200Å ~ 2000Å 정도가 될 수 있다. 그 후 질화막(5720)을 제거하고 패드산화막(5710)을 식각, 제거한다. 패드산화막의 식각에 의해 두꺼운 산화막(5730)이 다소 얇게 될 것이다. 나머지 공정은 폴리실리콘 게이트와 웰, 그리고 소스 정션을 형성하기 위한 통상의 공정을 적용하여 예를 들어 도 59에 도시된 구조를 완성한다.
도 59에 도시된 바와 같이, 최종 게이트 산화막은 트랜치의 측벽을 따라 표시된 영역(5740)에서 웰 정션 상부로 확장된 두꺼운 바닥층(5730)을 포함한다. 일 실시예에서, 트랜치와 접한 웰 영역에서 채널도핑은 드레인 쪽(5740) 근처에서 점차 농도가 낮아진다. 이 영역은 대개 소스 근처의 영역에 비해 문턱전압이 낮아지게 된다. 표시된 영역(5740)에서 채널과 중첩되는 트랜치 측면을 따라 두꺼운 산화막이 연장된 것은 소자의 문턱전압을 증가시키지 않는다. 즉, 이 실시예는 웰 정션 깊이를 최적화하고 측벽산화막이 소자의 온-저항에 나쁜 영향을 미치지 않으면서 게이트-드레인간 전하(Qgd)를 최소화할 수 있도록 한다. 트랜치의 바닥에 두꺼운 산화막을 형성하는 이 방법은 다른 트랜치 게이트 소자들뿐만 아니라, 쉴드 게이트, 여러 가지 전하 균형 구조와 결합된 듀얼 게이트를 포함하는 다양한 소자에 적용될 수 있다는 것은 당연하다.
또한 트랜치의 바닥에 두꺼운 산화막과 IPD를 형성하는 상술한 공정들은 여기에 설명된 어떠한 트랜치 게이트 트랜지스터를 형성하는 공정에 적용될 수 있다는 것도 당연하다. 예를 들어, 도 47a 및 47b와 관련하여 설명된 공정의 경우처럼, 실리콘의 화학적 또는 물리적 변화는 산화율을 증가시킬 수 있다. 그러한 일 실시예에 따르면, 예를 들어 플로린(fluorine), 브로마인(bromine) 등 할로겐 이온 종은 트랜치 바닥의 실리콘기판으로 0도의 각도로 주입된다. 이 이온주입은 예를 들어 15KeV 또는 그 이하에 에너지와, 예를 들어 1E14 이상의 도즈(예를 들어 1E15 내지 5E17), 그리고 예를 들어 900℃ ~ 1150℃ 범위 사이의 온도에서 이루어질 수 있다. 트랜치 바닥의 할로겐 이온이 주입된 영역은 트랜치 측벽에 비해 가속화된 비율로 산화막이 성장한다.
위에서 설명된 많은 트랜치 소자들은 전하 균형의 목적으로 트랜치 측벽 도핑을 포함한다. 예를 들면, 도 5b 및 도 5c, 도 6 내지 도 9에 도시된 모든 실시예들은 몇가지 형태의 트랜치 측벽 도핑 구조를 갖는다. 측벽 도핑 기술은 좁고 깊은 트랜치 및/또는 트랜치의 수직한 측벽 등의 물리적 한계로 인해 다소 제한된다. 트랜치 측벽의 도핑 영역을 형성하는데 가스형의 소스 또는 경사 이온주입을 사용할 수 있다. 일 실시예로, 향상된 트랜치 측벽 도핑 기술은 플라즈마 도핑 또는 펄스된 플라즈마(pulsed-plasma) 도핑기술을 사용한다. 이 기술은 펄스된 전압(pulsed voltage)을 사용하여 도펀트 이온 플라즈마로 둘러싸인 웨이퍼에 인가한다. 인가된 전압은 캐소드 덮개(cathode sheath)로부터 웨이퍼로 이온들을 가속한다. 인가된 전압은 펄스로 되고 원하는 도우즈가 얻어질 때까지 계속된다. 이 기술은 이러한 많은 트랜치 소자에 비슷한 도핑 기술들을 적용할 수 있게 한다. 또한, 이 공정의 높은 처리량은 제조공정의 단가를 감소시킨다.
플라즈마 도핑 또는 펄스된-플라즈마 도핑 기술이 전하 균형 구조에 한정되지 않고 트랜치형 터미네이션 구조, 트랜치형 드레인, 소스 또는 바디 컨택을 포함하는 다른 구조에도 적용될 수 있음을 주지할 것이다. 예를 들어, 이 방법은 도 4d, 4e, 5b, 5c, 6, 7, 8 및 9a와 관련하여 설명한 것과 같이 실드 트랜치 구조의 트랜치 측벽을 도핑하기 위하여 사용될 수 있다. 뿐만 아니라, 이 기술은 균일하게 도핑된 채널 영역을 형성하기 위하여 사용될 수도 있다. 전력용 소자가 역방향으로 바이어스 인가되었을 때 채널영역(p 웰 정션)으로의 디플리션 영역의 침투(penetration)는 정션 양측에서의 전하 농도에 의해 제어된다. 에피층에서 도핑농도가 높을 때, 정션으로의 디플리션은 브레이크다운 전압을 제한하기 위하여 펀치쓰루(punch-through)가 일어나게 하거나, 낮은 온-저항을 유지하기 위하여 요구되는 것보다 더 긴 채널길이를 필요로 한다. 채널로의 디플리션을 최소화하기 위하여 높은 채널 도핑 농도가 요구되는데, 이는 문턱전압의 상승을 야기한다. 문턱전압은 트랜치 MOSFET에서 소스 아래의 최대 농도에 의해 결정되기 때문에, 채널에서의 균일한 도핑 농도는 채널길이와 브레이크다운 사이의 나은 트레이드-오프(trade-off)를 제공한다.
더욱 균일한 채널 농도를 얻기 위하여 적용되는 다른 방법들은 에피택셜 공정을 사용한 채널 접합 형성, 다중 에너지 이온주입, 그리고 급격한 정션을 형성하기 위한 기술들을 포함한다. 다른 기술에서는 저농도로 도핑된 커패시터층을 갖는 웨이퍼로 공정을 시작하는 방법을 적용한다. 이 방식에서, 보상은 최소화되고 더욱 균일한 채널 도핑 프로파일을 형성하기 위하여 상부로의 확산이 이용된다.
트랜치 소자는 문턱전압이 트랜치 측벽을 따르는 채널 도핑 농도에 맞추어 진다는 이점이 있다. 낮은 문턱전압을 유지하면서 트랜치로부터 멀어질수록 높은 도핑 농도를 갖도록 하는 공정은 펀치스루 메카니즘을 막는데 효과적일 수 있다. 게이트 산화 공정 전에 p-웰 도핑을 실시하면, 예를 들어 보론과 같은 웰 p형 불순물들이 트랜치 산화막내로 편석되게 하여 채널에서의 농도를 감소키고, 결국 문턱전압을 감소시키게 된다. 이것을 위의 기술과 결합하면 펀치스루 없이 채널길이를 짧게 할 수 있다.
몇몇 전력용 응용 소자는 전력용 트랜지스터를 흐르는 전류의 양을 측정하는 것이 요구된다. 이는 대개 전체 소자 전류의 일부분을 분리 및 측정한 다음 소자에 흐르는 전체 전류를 추정함으로써 가능하다. 전체 소자 전류 중 분리된 부분은, 분리된 전류의 크기를 나타내며 전체 소자 전류를 결정하는 데 사용되는 신호를 발생시키는 전류 감지 또는 검출 소자를 흐른다. 이러한 배열은 전류미러로 널리 알려져 있다. 전류 감지 트랜지스터는 통상 공통 기판(드레인)과 게이트를 공유하는 소자들과 함께 파워 소자와 단일 칩에 집적되도록 제조된다. 도 60은 전류 감지 소자(6002)와 MOSFET(6000)의 간략화된 회로도이다. 메인 MOSFET(6000)을 흐르는 전류는 각각의 액티브 영역에 비례하여 메인 트랜지스터와 전류 감지 부분(6002)으로 나뉘어진다. 메인 MOSFET을 흐르는 전류는 감지 소자를 흐르는 전류를 측정한 후 액티브 영역의 비율을 곱하면 계산된다.
전류 감지 소자를 메인 소자로부터 분리하는 여러 방법들은 미국 특허출원번호 10/315,719에 "연속 스트립 셀을 유지하면서 전력용 소자에서의 전류 감지를 분리하는 방법"이란 명칭으로 상세히 설명되어 있다. 이하에서는 감지 소자를 전하 균형 구조를 포함하는 여러 가지 전력용 소자와 함께 집적하는 실시예들을 설명한다. 일 실시예에 의하면, 전하 균형 구조와 전류 감지 소자를 갖는 전력용 트랜지스터에서 전류 감지 영역은 전하 균형 구조뿐만 아니라 연속적인 MOSFET 구조와 함께 형성된다. 전하 균형 구조에서의 연속성이 유지되지 않으면, 전압 지지 영역이 완전히 공핍되도록 하는 전하 불균형 때문에 소자 브레이크다운 전압은 열화될 것이다. 도 61a는 플래너 게이트 구조를 가지며 전류 감지 구조(6115)가 분리된 전하 균형 MOSFET(6100)의 일 실시예를 나타내고 있다. 이 실시예에서, 전하 균형 구조는 (n형) 드리프트 영역(6104) 내에 형성된 반대 도전형(본 실시예에서는 p형)의 필러들(6126)을 포함한다. p-형 필러들(6126)은 예를 들어, 도핑된 폴리실리콘 또는 에피택셜층으로 매립된 트랜치로 형성될 수 있다. 도 61a에 도시된 바와 같이, 전하 균형 구조는 전류 감지 구조(6115) 아래에 연속으로 형성되어 있다. 전류 감지 소자(6115)의 표면 영역을 덮고 있는 감지 패드 금속(6113)은 특별히 절연영역(6117)에 의해 소스 금속(6116)과 분리되어 있다. 유사한 구조의 전류 감지 소자들이 여기에 설명된 다른 전력용 소자들과 집적될 수 있는 것으로 이해된다. 예를 들면, 도 61a는 전류 감지 소자가 실드 게이트를 갖는 트랜치 MOSFET과 집적될 수 있도록 하는 방법의 예를 나타낸다. 여기서 전하 균형은 트랜치의 깊이를 조절하는 것과 트랜치 내의 실드 폴리실리콘에 바이어스 인가함으로써 가능하게 된다.
다이(die) 위에 전력용 트랜지스터로서 다이오드를 집적하는 많은 전력용 소자 응용이 있다. 그러한 응용에는 온도 감지, 정전기적 방전(Electro-Static Discharge; ESD) 보호, 액티브 클램핑(active clamping), 그리고 다른 소자들 사이의 전압 분배 등이 있다. 예를 들어, 온도 감지를 위해, 하나 또는 그 이상의 직렬 연결된 다이오드가 전력용 트랜지스터들과 단일 칩 상에 집적되는데, 다이오드의 애노드와 캐소드 단자는 본딩 패드를 분리시키기 위하여 만들어지거나, 도전성 접속을 통해 모놀리식 제어회로 부품에 연결된다. 다이오드에서 순방향 전압(Vf)을 변화시킴으로써 온도를 감지한다. 예를 들어, 전력용 트랜지스터의 게이트 단자에 적절한 배선이 이루어지도록 하면, 온도와 함께 다이오드의 순방향 전압(Vf)이 떨어짐에 따라 게이트 전압은 소정의 온도가 될 때까지 소자를 흐르는 전류를 감소시키면서 낮아진다.
도 62a는 일련의 온도 감지 다이오드들과 MOSFET(6200A)의 일 실시예를 나타낸다. 이 MOSFET(6200A)은 다이오드 구조(6215)를 포함하는데, 반대 도전형으로 도핑된 폴리실리콘이 교대로 형성되어 세개가 직렬로 연결된 온도 감지 다이오드를 이루고 있다. 이 실시예에서는, 상기 소자(6200A)의 MOSFET 부분에서는 n-형 에피 드리프트 영역(6204) 내에 반대의 도전영역을 형성하며 p-형 에피층으로 매립된 전하 균형 트랜치가 배치되어 있다. 언급한 바와 같이, 전하 균형 구조는 바람직하게 온도 감지 다이오드(6215) 아래에 연속적으로 배치된다. 다이오드 구조는 실리콘의 표면 상에서 필드절연막(6219) 상에 형성된다. 경우에 따라서 p-형 정션 분리영역(6221)이 필드절연막(6219) 아래에 확산될 수도 있다. 이러한 p-형 정션이 형성되지 않은 소자(6200B)가 도 62b에 도시되어 있다. 일련의 순방향 바이어스 다이오드가 반드시 형성되도록 하기 위해 역방향으로 바이어스된 P/N+ 접합을 단락시키기 위한 단락 금속(6223)이 사용된다. 일 실시예에서, N+/P/P+/N+구조를 형성하기 위하여 정션을 가로질러 p+ 이온이 주입, 확산된다. 여기서, p+ 이온은 오믹컨택을 개선하기 위하여 단락 금속(6223) 아래에 존재한다. 반대 극성을 위해서는, P+/N/N+/P+구조를 형성하기 위하여 N/P+ 접합을 가로질러 n+이온이 주입, 확산될 수 있다. 이러한 형태의 온도 감지 다이오드 구조가 여기에 기술된 많은 다른 양태들과 결합하여 여러 가지 전력용 소자들에 응용될 수 있음은 당연하다. 예를 들어, 도 62c는 실드된 폴리실리콘이 전하 균형에 사용되는 실드 트랜치 게이트 구조의 MOSFET(6200C)을 나타낸다.
다른 실시예에서, 온도 감지 다이오드를 위하여 소자(6200)에 도시된 분리 기술과 유사한 기술을 도입함으로써 비대칭 ESD 보호가 이루어진다. ESD 보호를 목적으로, 다이오드 구조의 일단은 소스단자와 전기적으로 연결되고 다른 일단은 소자의 게이트 단자에 연결된다. 반대로, 대칭 ESD 보호는, 도 63a 및 63b에 도시된 바와 같이 N+/P/N+접합의 후면끼리 단락시키지 않으면 된다. 도 63a에 도시된 일 예의 MOSFET(6300A)은 플래너 게이트 구조를 채용하며 전하 균형을 위해 반대 도전형의 필러들을 사용한다. 반면에 도 63b에 도시된 일 예의 MOSFET(6300B)은 실드 트랜치 게이트 구조의 트랜치 게이트 소자이다. 전하 균형에서의 불균일을 방지하기 위하여 전하 균형 구조는 게이트 본딩 패드 금속과 다른 컨트롤 본딩 패드 하부에 연속적으로 배치된다.
ESD 보호 회로의 예가 도 64a 내지 64d에 도시되어 있다. 위에서 설명된 다이오드 구조에 의해 그 게이트가 보호되는 메인 소자는 전하 균형 또는 다른 기술을 사용하는 어떠한 전력용 소자 중 하나가 될 수 있다. 도 64a는 비대칭 분리 폴리실리콘 다이오드 ESD 보호 회로를 간략히 나타낸 도면이고, 도 64b는 스탠다드한 백 투 백(back to back) 분리된 폴리실리콘 다이오드 ESD 보호회로를 나타낸다. 도 64c에 도시된 ESD 보호회로는 BVcer 스냅-백(snap-back)을 위해 NPN 트랜지스터를 사용한다. BVcer에서 첨자 "cer"은 역방향 비아어스된 컬렉터-에미터 바이폴라 트랜지스터 접합을 나타낸다. 베이스에는 베이스 전류를 컨트롤하기 위하여 저항이 연결된다. 저항이 낮으면 베이스를 통해 대부분의 에미터 전류가 제거되도록 하여 에미터-베이스 정션이 턴-온되는, 즉 소수 캐리어들이 컬렉터로 주입되는 것이 방지된다. 턴-온 조건은 저항값에 세팅될 수 있다. 캐리어들이 컬렉터로 주입될 때, 에미터와 컬렉터 사이의 유지전압(sustaining voltage)이 감소되는데, 이러한 현상을 “스냅-백(snap-back)"이라 부른다. BVcer 스냅-백(snap-back)이 전환되는 전류는 베이스-에미터간 저항(RBE) 값을 조절함으로써 세팅된다. 도 64d는 실리콘-제어 정류기(Silicon Controlled Rectifier; SCR)와 다이오드를 사용하는 ESD 보호회로를 도시한다. 게이트 캐소드 단락 구조를 사용함으로써, 트리거 전류(trigger current)를 제어할 수 있다. SCR이 래치하는 전압을 옵셋(offset)하기 위하여 다이오드 브레이크다운 전압이 사용될 수 있다. 기술한 모놀리식 다이오드 구조는 여러 가지 ESD 보호 회로에 적용될 수 있다.
몇몇 전력용 소자 응용에서, 전력용 스위칭 소자의 중요한 동작 특성은, 스위칭 단자 또는 게이트의 임피던스를 측정한 값인 등가 직렬 저항(Equivalent Series Resistance; ESR)이다. 예를 들면, 파워 MOSFET을 사용하는 동기식 버크 컨버터(synchronous buck converter)에서, 낮은 ESR은 스위칭 손실을 감소시키는데 도움을 준다. 트랜치 게이트형 MOSFET의 경우, 게이트 ESR은 트랜치에 매립된 폴리실리콘의 규격에 의해 많은 부분 결정된다. 예를 들면, 게이트 트랜치의 길이는 최소 와이어본딩 패드 사이즈와 같은 패키지 한계에 의해 제한된다. 폴리실리콘 하부에 실리사이드막을 형성하면 게이트의 저항을 낮출 수 있다는 것은 알려진 사실이다. 그러나, 트랜치 MOSFET에 실리사이드된 폴리를 적용하는 것은 많은 문제를 발생시킨다. 일반적인 플래너 디스크리트 MOS 구조에서, 게이트 폴리실리콘은 정션이온주입이 이루어지고 원하는 깊이로 정션이 형성된 다음에 실리사이드화된다. 게이트 폴리실리콘이 리세스된 트랜치 게이트 소자에서는 실리사이드를 도입하는 것이 더욱 복잡해진다. 통상적인 실리사이드 방법을 사용하는 것은, 웨이퍼에 실리사이드 처리 이후에 실시할 최대 온도를 대략 900℃ 이하로 제한한다. 이는 소스, 드레인 및 웰과 같은 확산 영역이 형성되어 있을 때 제조공정 단계에서 중대한 제한을 가져온다. 실리사이드로 주로 사용되는 금속은 티타늄이다. 텅스텐, 탄탈륨, 코발트 또는 백금과 같은 다른 금속들도 보다 많은 공정상 허용도(latitude)를 제공하는 높은 열적 부담을 발생시키는 실리사이드 이후의 공정을 가능하게 하는 데 사용될 수 있다. 또한 다양한 레이아웃 기술을 사용함으로써 게이트 ESR를 감소시킬 수 있다.
이하에서는 낮은 ESR을 가지며 전하 균형된 전력용 스위칭 소자를 형성하는 다양한 실시예들을 설명한다. 도 65에 도시된 일 실시예에서, 공정(6500)은 실드 및/또는 전하 균형의 목적으로 트랜치의 하부영역에 형성된 하부 전극을 갖는 트랜치를 형성하는 단계(단계 6502)를 포함한다. 다음, IPD막을 증착하고 식각한다(단계 6504). IPD막은 잘 알려진 방법으로 형성할 수 있다. 또는, 도 45 내지 도 50과 관련하여 기술한 공정 중 하나를 사용하여 IPD를 형성할 수 있다. 다음에 알려진 공정을 사용하여 상부전극 또는 게이트 폴리실리콘을 증착하고 식각한다(단계 6506). 다음, 웰 영역과 소스영역을 이온주입 및 활성화한다(단계 6508). 그 다음에, 게이트 폴리실리콘에 실리사이드를 형성하는 단계가 진행된다(단계 6510). 그리고 나서, 절연막 증착 및 평탄화 공정이 진행된다(단계 6512). 변형된 예에서는, 필드절연막을 증착하고 평탄화하는 단계(단계 6512)를 먼저 수행한 다음에, 소스/바디와 게이트까지 오픈시키는 컨택홀을 형성하고, 그 후에 실리사이드 컨택을 형성한다. 이 두 실시예는 실리사이드막 천이 지점(transition point)보다 낮은 저온 어닐링에 의해 활성화된 고농도 바디 이온주입영역에 의존한다.
다른 실시예에서, 폴리실리콘 게이트는 금속 게이트로 대체된다. 이 실시예에 의하면, 금속 게이트는 트랜치 구조내 매립특성을 향상시키기 위하여 콜리메이트된 소스(collimated source)를 사용하여, 예컨대 티타늄(Ti)을 증착하여 형성한다. 금속 게이트를 도입한 후, 정션영역을 주입 및 활성화하고, 게이트를 소스/바디 컨택과 분리시키기 위하여 HDP와 TEOS를 포함하는 절연막을 형성할 수도 있다. 다른 실시예에서, 알루미늄(Al)부터 구리(copper) 상부-금속까지 여러 가지 금속을 사용하는 다마신(damascene) 또는 듀얼 다마신 공정을 사용하여 게이트 단자를 형성한다.
게이트 도전층의 레이아웃도 게이트 ESR과 무엇보다 소자의 스위칭 속도에 영향을 미칠 수 있다. 도 66a 및 도 66b에 도시된 다른 실시에에서, 레이아웃 기술은 게이트 ESR을 감소시키기 위하여 표면이 실리사이드된 수직 폴리실리콘 스트라이프(stripe)들과 리세스된 트랜치 폴리를 결합한다. 도 66a를 참조하면, 매우 단순화된 소자 구조(6600)가 도시되어 있는데, 실리사이드로 덮인 폴리실리콘 라인(6604)이 트랜치 스트라이프(6604)에 수직하게 실리콘기판 표면을 따라 연장되어 있다. 도 66b는 AA' 축을 따른 소자(6600)의 단순화된 단면도를 나타낸다. 실리사이드로 덮인 폴리라인(6604)은 트랜치와의 교차점에서 게이트 폴리와 접촉한다. 실리사이드로 덮인 여러 개의 폴리라인(6604)은 게이트전극의 비저항(resistivity)을 감소시키기 위하여 실리콘 기판 표면으로 연장될 수 있다. 예를 들어 둘 이상의 배선층을 형성하는 공정에 의해 가능한 이러한 레이아웃 기술들은 여기에 설명된 어떠한 트랜치 게이트 소자에서도 게이트 ESR을 개선하는 데 적용될 수 있다.
여기에 설명된 다양한 소자와 공정 기술에 의해 제공되는 소자 온-저항의 극적인 감소와 함께 전력용 소자가 차지하는 칩 면적도 감소될 수 있다. 그 결과, 이러한 고전압 소자들을 저전압 로직 및 컨트롤 회로와 단일 칩에 집적하는 모놀리식 집적(monolithic integration)이 더욱 가능해졌다. 전형적인 회로 응용에서, 전력용 트랜지스터로서 동일 다이(die) 상에 집적될 수 있는 기능의 형태는 전력 컨트롤, 센싱(sensing), 보호 및 인터페이스 회로를 포함한다. 전력용 소자들을 다른 회로와 모놀리식 집적할 때 고려해야할 중요한 사항은 고전압 전력용 소자들을 저전압 로직 및 컨트롤 회로로부터 전기적으로 분리시키는 기술이다. 이를 위하여 정션 분리(junction isolation), 절연 분리(dielectric isolation), 실리콘-온-인슐레이터 등을 포함하는 많은 잘 알려진 접근들이 있었다.
이하에서는, 전력용 스위칭을 위한 많은 회로응용을 설명하기로 한다. 여기에는 다양한 회로 요소들이 같은 칩 상에 집적될 수 있다. 도 67은 저전압 소자들을 필요로 하는 동기식 버크 컨버터(synchronous buck converter)(DC-DC 컨버터)를 나타낸다. 이 회로에서, 통상 "고압측 스위치"라 불리는 n-채널 MOSFET(Q1)이 적당하게 낮은 온-저항과 파워 손실을 최소화하기 위한 빠른 스위칭 속도를 갖도록 디자인되어 있다. "저압측 스위치"라 불리는 MOSFET(Q2)는 매우 낮은 온-저항과 적당하게 높은 스위칭 속도를 갖도록 디자인되어 있다. 도 68은 고전압 소자에 보다 알맞은 다른 DC-DC 컨버터를 도시한다. 이 회로에서, 메인 스위칭 소자(Qa)는 빠른 스위칭 속도와 높은 블로킹 전압을 나타낸다. 이 회로는 변압기를 사용하기 때문에 트랜지스터(Qa)에는 낮은 전류가 흐르게 되고 따라서 적당하게 낮은 온-저항을 갖게 한다. 동기식 정류기(Qs)로서 매우 낮은 온-저항, 빠른 스위칭 속도, 매우 낮은 역방향 회복 전하, 그리고 낮은 전극간 커패시턴스를 갖는 MOSFET이 사용될 수 있다. 그러한 DC-DC 컨버터의 다른 실시예 및 개량들은 미국 특허출원번호 10/222,481에 "DC-DC 컨버터에서의 손실 저감 방법 및 회로"라는 명칭으로 상세히 설명되어 있다.
기술한 여러 가지 전력용 소자 구조들은 도 67 및 도 68의 컨버터 회로에 MOSFET을 적용하는 데 사용될 수 있다. 예를 들어, 도 4a에 도시된 형태의 듀얼 게이트 MOSFET은 동기식 버크 컨버터를 적용하는데 사용될 경우 특별한 이점을 제공하는 소자 중 하나의 형태이다. 일 실시예에서, 특별한 드라이브 양태는 듀얼 게이트 MOSFET에 의해 제공되는 모든 경우의 이점을 갖는다. 그 일 실시예가 도 69에 도시되어 있는데, 고압측 MOSFET(Q1)의 제1 게이트단자(G2)는 다이오드(D1), 저항기(R1 및 R2) 및 커패시터(C1)로 이루어진 회로에 의해 결정되는 포텐셜를 갖는다. 고압측 MOSFET(Q1)의 게이트전극(G2)에 고정된 포텐셜은 트랜지스터의 스위칭 시간을 최적화하기 위한 최상의 게이트-드레인간 전하(Qgd)를 위하여 조절될 수 있다. 고압측 스위치 트랜지스터(Q1)의 제2 게이트단자(G1)는 펄스폭 변조된(PWM) 컨트롤러/드라이버(도시되지 않음)로부터 정상적인 게이트 드라이브 신호를 전달받는다. 저압측 스위치 트랜지스터(Q2)의 두 게이트전극들도 도시된 바와 같이 유사하게 구동된다.
도 70a에 도시되어 있는 다른 실시예에는, 고압측 스위치 트랜지스터의 두 게이트전극들이 회로의 동작을 더욱 최적화하기 위하여 독립적으로 구동된다. 이 실시예에 따르면, 천이구간 동안 가장 좋은 스위칭 속도를 얻고 나머지 사이클 구간동안에는 가장 좋은 온-저항을 얻기 위하여, 다른 파형이 고압측 스위치 트랜지스터(Q1)의 게이트 단자들(G1, G2)을 구동한다. 도시된 예에서, 스위칭 동안 5V 정도의 전압(Va)이 고압측 스위치(Q1)로 매우 낮은 게이트-드레인 전하(Qgd)를 전달하고, 이에 따라 높은 스위칭 속도를 나타낸다. 그러나 온-저항(RDSon)은 천이구간(td1, td2) 전후에 최저값을 갖지는 않는다. 그런데 스위칭 동안 온-저항(RDSon)은 그다지 큰 손실인자가 아니기 때문에 회로 동작에 나쁜 영향을 미치지는 않는다. 펄스의 나머지 구간동안 최저의 온-저항(RDSon)을 보장하기 위해서는, 게이트단자(G2)에서의 전위(Vg2)가 도 70b에 도시된 바와 같이 타이밍도의 구간 tp동안 Va 보다 높은 제2 전압 Vb로 구동되어야 한다. 이러한 구동 양태는 최적의 효율을 가져온다. 이러한 구동 양태에 대한 변형들은 미국 특허출원번호 10/686,859에 "듀얼 게이트 모스펫을 위한 드라이버"라는 명칭으로 상세히 설명되어 있다.
모든 파워 반도체소자에서 고려해야할 중요한 사항 중의 하나는 소자를 회로에 연결하는 데 사용되는 하우징(housing) 또는 패키지이다. 반도체 다이(die)는 전형적으로 솔더(solder)과 같은 금속 본딩층 또는 금속으로 채워진 에폭시 접착제를 사용하여 금속패드에 부착된다. 와이어는 대개 칩의 상부 표면에 본딩되고, 몰드된 본체를 통해 돌출된다. 그 다음에 어셈블리(assembly)가 회로기판에 탑재된다. 하우징(housing)은 반도체 칩과 전기 시스템 그리고 외부환경 사이에 전기적, 열적 접속을 제공한다. 칩과의 나은 인터페이스(interface)를 가능하게 하는 하우징을 위해서는 낮은 기생 저항, 커패시턴스, 그리고 인덕턴스와 같은 전기적인 특징들이 요구된다.
패키지에서의 저항과 인덕턴스를 감소시키는데 주안점을 둔 개선된 패키징 기술들이 제안되고 있다. 몇몇 패키지 기술들에서, 솔더 볼(solder ball) 또는 구리 스터드(copper stud)가 칩의 상대적으로 얇은(예를 들어 2~5㎛) 금속 표면위에 뿌려진다. 대면적의 금속 표면 위에 금속 연결을 분포시킴으로써 금속에서의 전류 경로가 짧아지고 금속 저항이 감소된다. 칩의 융기된(bumped) 면이 구리 리드 프레임 또는 인쇄 회로 기판의 구리 자국에 연결된다면, 전력용 소자의 저항은 와이어 본딩된 경우에 비해 감소된다.
도 71 및 도 72는 리드 프레임을 칩의 금속 표면에 연결하는 솔더 볼 또는 구리 스터드를 사용하여 몰드된 패키지와 몰드되지 않은 패키지의 단면을 각각 단순화하여 나타낸 것이다. 도 71에 도시된 바와 같이, 몰드된 패키지(7100)는 솔더 볼 또는 구리 스터드(7104)을 통해 다이(7102)의 제1 면에 연결하는 리드 프레임(7106)을 포함한다. 리드 프레임(7106)으로부터 먼쪽으로 대향하는 다이(7102)의 제2 면은 몰딩재료(7108)를 통해 노출된다. 전형적인 수직 전력용 트랜지스터에서, 다이의 제2 면이 드레인 단자를 형성한다. 다이의 제2 면은 회로 기판 상의 패드와 직접적인 전기적 접속을 형성할 수 있으며, 그리하여 다이에 저저항의 열적 또는 전기적 경로(path)를 제공할 수 있다. 이러한 패키지 형태와 다양한 변화들은 미국 특허출원번호 10/607,633에 "리드 몰드된 패키지의 플립 칩과 그 제조방법"이란 명칭으로 상세히 설명되어 있다. 도 72는 몰드되지 않은 패키지(7200)의 실시예를 도시한다. 도 72에 도시된 실시예에서, 패키지(7200)는 예를 들어 금속으로 이루어진 베이스층(7220), 절연층(7222)에 의해 분리된 금속층(7221)을 포함하는 다층 기판(7212)을 갖는다. 솔더 구조(예를 들어 솔더 볼)(7213)는 기판(7212)에 부착된다. 다이(7211)는 그 주변에 배치된 솔더 구조(7213)와 함께 기판(7212)에 부착된다. 다이(7211)는 솔더(7230)와 같은 다이 부착 물질에 의해 기판(7212)에 연결된다. 도시된 바와 같은 패키지가 형성된 후, 패키지는 회로 기판(도시되지 않음) 상에 탑재된다. 다이(7211) 상에 수직 전력용 트랜지스터가 형성되어 있는 실시예에서, 솔더들(7230)은 드레인 단자 접속을 이루고, 칩 표면은 소스 단자를 이룬다. 기판(7212)에 대한 다이(7211)의 연결을 반대로 하는 것도 또한 가능하다. 도시된 바와 같이, 패키지(7200)는 얇고 몰드되지 않은 상태이기 때문에 몰딩 재료가 필요하지 않다. 이러한 형태의 몰드되지 않은 패키지의 다양한 실시예들은 미국 특허출원번호 10/235,249에 "반도체소자를 위한 몰드되지 않은 패키지"라는 명칭으로 보다 상세히 설명되어있다.
칩의 상면이 솔더 또는 도전성 에폭시에 의해 구리에 직접 연결되도록 하는 다른 방법이 제안된 바 있다. 구리와 실리콘 칩 사이에서 유도되는 스트레스는 칩의 면적에 따라 증가하기 때문에, 직접 연결 방법은 솔더 또는 에폭시 경계에서 파괴되기 직전 정도까지의 스트레스를 받을 있기 때문에 제한될 수도 있다. 한편으로는, 범프에 의해 파괴 전에 보다 많은 위치 이동이 가능하고, 이는 매우 큰 칩에 대해 잘 동작하는 것이 입증된 바 있다.
패키지 디자인에 있어서 고려하여야 할 다른 중요한 사항은 열 발산이다. 전력용 반도체 동작의 개선은 주로 칩 면적의 감소를 가져왔다. 칩 내에서 전력 소모가 감소되지 않는다면, 열에너지는 보다 작은 영역에 집중되고 그 결과 고온 및 신뢰도의 열화를 초래할 수 있다. 패키지 외부로의 열전달율을 증가시키기 위한 방법으로는, 높은 열전도도를 갖는 물질을 사용하여 열적 인터페이스 수를 감소시키는 방법과, 실리콘, 솔더, 다이 부착 및 다이 부착 패드 등과 같은 층들의 두께를 감소시키는 방법이 있다. 미국 특허번호 제6,566,749에는 "열적 및 전기적 동작이 개선된 반도체 다이 패키지"라는 명칭으로, 특히 RF 응용을 위한 수직 전력용 MOSFET을 포함하는 다이에서의 열 방출 문제의 해법을 논의하고 있다. 모든 패키지 동작을 향상시키기 위한 다른 기술들이 미국 특허번호 제6,133,634호 및 제6,469,384호에 보다 상세히 설명되어 있다. 뿐만 아니라, 미국 특허출원번호 10/271,654호에는 "리드 몰드된 패키지 내의 열적으로 향상된 얇은 플립 칩"이라는 명칭으로 기술되어 있다. 본 발명에 설명된 다양한 전력용 소자들 중 어떠한 것이라도 본 발명 또는 어떠한 다른 적합한 패키지에 탑재될 수 있다.
열을 제거하기 위하여 하우징의 표면을 더 넓게 할수록 하우징의 상면 및 바닥면에서의 열적 인터페이스와 같은 하우징의 저온유지 기능이 증가된다. 증가된 표면영역은 그 표면 주위의 기류와 함께 열을 제거하는 속도를 증가시킨다. 하우징의 디자인은 외부 히트싱크로 쉬운 인터페이스를 가능하게 한다. 열전도와 적외선 방사 기술은 널리 알려진 기술이지만, 또다른 냉각 방법의 응용이 가능하다. 예를 들어, 미국 특허출원번호 10/408,471호에서 "열전자 냉각 시스템을 갖는 파워 회로"라는 명칭으로 기술된 열전자 방사(thermionic emission)는 전력용 소자를 냉각하는 사용될 수 있는 열을 제거하는 하나의 방법이다. 전력 전달 및 컨트롤 기능을 포함하는 다른 로직 회로를 단일 패키지에 집적하는 것은 추가적인 문제를 발생시킨다. 일예로, 하우징은 다른 전기적 기능과의 인터페이스를 위해 보다 많은 핀들을 필요로 한다. 패키지는 패키지 내에서의 높은 전류 파워 배선과 낮은 전류 신호 배선을 가능하게 해야 한다. 이러한 문제들을 해결할 수 있는 여러 가지 패키징 기술들에는, 특별한 인터페이스 패드를 제거하기 위한 칩 대 칩(chip-to-chip) 와이어 본딩과, 하우징 내부의 공간을 줄이기 위한 칩 온 칩(chip-on-chip), 그리고 독특한 실리콘 기술들이 하나의 전자적 기능에 합체되도록 하는 멀티 칩 모듈(multi-chip module)이 포함된다. 멀티 칩 패키지 기술에 대한 다양한 실시예가 미국 특허출원번호 09/730,932호에 "리드 몰드된 패키지에서의 플립 칩을 사용한 스택 패키지"라는 명칭으로, 그리고 미국 특허출원번호 10/330,741호 "상호 접속 구조의 어레이와 기판을 포함하는 멀티칩 모듈"이라는 명칭으로 상세히 설명되어 있다.
이상 본 발명의 실시예를 상세히 설명하였으나, 많은 대안(alternative) 및 변경(modification)이 가능하다. 예를 들어, MOSFET과 관련해서 많은 전하 균형 기술들이 기술되었고, 특히 트랜치 게이트 MOSFET이 설명되었다. 본 발명의 기술들은 수평형 소자들 뿐만 아니라 다른 형태의 소자들, 예를 들어 IGBT, 사이리스터(thyristor), 다이오드 그리고 플래너 MOSFET에도 적용될 수 있다. 따라서, 이러한 이유들로 인해 상술한 설명은 첨부된 청구범위에 의해 정의되는 본 발명의 사상 내에서 한정되지 않음은 물론이다.

Claims (23)

  1. 제1 도전형의 드리프트영역;
    상기 드리프트영역 위로 연장되고 상기 제1 도전형과 반대인 제2 도전형을 갖는 웰영역;
    상기 웰영역보다 더 깊게 상기 드리프트영역으로 연장되고, 상기 웰영역보다 더 깊게 배치되고 절연물질이 내벽에 배치되는 바닥 및 측벽을 가지며, 게이트 도전막으로 채워지는 액티브 트랜치;
    상기 액티브 트랜치에 인접한 상기 웰영역 내에 형성되는 제1 도전형의 소스영역;
    상기 웰영역보다 더 깊게 연장되고, 상기 웰 및 소스영역에 인접하여 형성되고, 도전물질에 의해 채워진 바디 트랜치; 및
    상기 바디 트랜치를 둘러싸는 제2 도전형의 증가된 농도층;
    을 포함하고,
    상기 액티브 트랜치는, 게이트 도전막 아래에 형성되고 도전물질로 이루어진 제1 실드 전극을 포함하고, 상기 제1 실드 전극은 상기 게이트 도전막과 상기 트랜치 바닥 및 측벽으로부터 절연물질층에 의해 절연되는 반도체소자.
  2. 제1항에 있어서,
    상기 바디 트랜치는 상기 소스영역에 전기적으로 연결된 에피택셜물질에 의해 채워지는 반도체소자.
  3. 제1항에 있어서,
    상기 바디 트랜치는 상기 소스영역에 전기적으로 연결된 도핑된 폴리실리콘
    에 의해 채워지는 반도체소자.
  4. 제1항에 있어서,
    상기 증가된 농도층은 임플란트 공정에 의해 형성된 반도체 소자.
  5. 제1항에 있어서,
    상기 증가된 농도층은 도전물질로부터 바디 트랜치로 도펀트를 확산시켜 형성되는 반도체 소자.
  6. 제1항에 있어서,
    상기 액티브 트랜치의 벽과 인접 바디 트랜치의 벽 사이의 거리 (L) 는 게이트-드레인 경계 커패시턴스가 최소화되도록 조절되는 반도체 소자.
  7. 제6항에 있어서,
    상기 거리 (L) 는 0.3㎛ 이하인 반도체 소자.
  8. 제1항에 있어서, 상기 증가된 농도층의 외부 가장자리와 인접 액티브 트랜치의 벽 사이의 간격은, 게이트-드레인 경계 커패시턴스가 최소화되도록 조절되는 반도체 소자.
  9. 제1항에 있어서, 상기 바디 트랜치는 액티브 트랜치 보다 깊은 반도체 소자.
  10. 제6항에 있어서, 상기 거리 (L) 는 0.5㎛ 이하인 반도체 소자.
  11. 제1항에 있어서, 상기 액티브 트랜치 내의 상기 제1 실드 전극은 원하는 포텐셜로 전기적으로 바이어스 인가되도록 구성되는 반도체소자.
  12. 제1항에 있어서, 상기 제1 실드 전극 및 상기 소스영역은 동일한 포텐셜이 되도록 전기적으로 연결되는 반도체소자.
  13. 제1항에 있어서, 상기 액티브트랜치는,
    제1 실드 전극 아래에 배치되고 도전물질로 이루어진 제2실드 전극을 더 포함하는 반도체소자.
  14. 제13항에 있어서, 상기 제1 및 제2 실드 전극은 크기가 서로 다른 반도체소자.
  15. 제13항에 있어서, 상기 제1 및 제2 실드 도전막은 독립적으로 바이어스 인가되도록 구성되는 반도체소자.
  16. 제1항에 있어서, 두 개의 인접 트랜치들 사이에 형성된 쇼트키 구조를 더 포함하는 반도체소자.
  17. 제1 도전형의 드리프트영역;
    상기 드리프트영역 위로 연장되고 상기 제1 도전형과 반대인 제2 도전형을 갖는 웰영역;
    상기 웰영역보다 더 깊게 상기 드리프트영역으로 연장되고, 상기 웰영역보다 더 깊게 배치되고 절연물질이 내벽에 배치되는 바닥 및 측벽을 가지며, 게이트 도전막으로 채워지는 액티브 트랜치;
    상기 액티브 트랜치에 인접한 상기 웰영역 내에 형성되는 제1 도전형의 소스영역;
    상기 웰영역보다 더 깊게 연장되고, 상기 웰 및 소스영역에 인접하여 형성되고, 도전물질에 의해 채워진 바디 트랜치;
    상기 바디 트랜치를 둘러싸는 제2 도전형의 증가된 농도층; 및
    기판 내로 연장되고, 상기 기판 내에서 수직 전하 조절이 이루어지도록 하는 물질로 채워지는 전하 조절 트랜치;
    를 포함하고,
    상기 상기 전하 조절 트랜치 내에는 절연물질에 의해 상호간 및 상기 트랜치 측벽으로부터 분리되도록 수직방향으로 적층된 복수개의 도전막들이 배치되는 반도체소자.
  18. 제17항에 있어서,
    상기 전하 조절 트랜치 내에는 절연물질층이 내벽에 배치되고 도전물질에 의해 채워지는 반도체소자.
  19. 제18항에 있어서,
    상기 소스전극이 상기 전하 조절 트랜치 내의 도전물질과 상기 소스영역을 전기적으로 연결시키는 반도체소자.
  20. 제17항에 있어서,
    상기 전하 조절 트랜치 내의 복수개의 도전막들은 전기적으로 바이어스 인가되어 상기 드리프트영역 내에서 수직 전하 균형이 되도록 하는 반도체소자.
  21. 제20항에 있어서,
    상기 전하 조절 트랜치 내의 복수개의 도전막들은 독립적으로 바이어스 인가되도록 구성되는 반도체소자.
  22. 제17항에 있어서,
    상기 전하 조절 트랜치 내의 복수개의 도전막들 크기는 서로 다른 반도체소자.
  23. 제22항에 있어서,
    상기 전하 조절 트랜치 내에서 보다 깊게 배치되는 제1 도전막의 크기는 상기 제1 도전막 위에 배치되는 제2 도전막의 크기보다 작은 반도체소자.





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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101430820B1 (ko) * 2012-02-20 2014-08-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이중 게이트 횡형 ｍｏｓｆｅｔ
KR20170128124A (ko) * 2016-05-13 2017-11-22 인피니언 테크놀로지스 아메리카스 코퍼레이션 캐비티를 가진 반도체 장치 및 그 제조 방법
KR20190025156A (ko) * 2017-08-30 2019-03-11 파워큐브세미 (주) 플로팅 쉴드를 갖는 실리콘카바이드 트렌치 게이트 트랜지스터 및 그 제조 방법
KR20220028229A (ko) * 2020-08-28 2022-03-08 부산대학교 산학협력단 SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치
KR20230100796A (ko) * 2021-12-28 2023-07-06 파워큐브세미 (주) 절연 거리가 확보된 박막형 패키지

Families Citing this family (294)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
CN103199017B (zh) * 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
US7183610B2 (en) * 2004-04-30 2007-02-27 Siliconix Incorporated Super trench MOSFET including buried source electrode and method of fabricating the same
JP5135663B2 (ja) * 2004-10-21 2013-02-06 富士電機株式会社 半導体装置およびその製造方法
US7453119B2 (en) * 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101296984B1 (ko) * 2005-06-10 2013-08-14 페어차일드 세미컨덕터 코포레이션 전하 균형 전계 효과 트랜지스터
JP4921730B2 (ja) * 2005-06-20 2012-04-25 株式会社東芝 半導体装置
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
CN101288179B (zh) * 2005-07-27 2010-05-26 英飞凌科技奥地利股份公司 具有漂移区和漂移控制区的半导体器件
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
DE102006002065B4 (de) * 2006-01-16 2007-11-29 Infineon Technologies Austria Ag Kompensationsbauelement mit reduziertem und einstellbarem Einschaltwiderstand
US7595542B2 (en) * 2006-03-13 2009-09-29 Fairchild Semiconductor Corporation Periphery design for charge balance power devices
US7446374B2 (en) * 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
DE102006026943B4 (de) * 2006-06-09 2011-01-05 Infineon Technologies Austria Ag Mittels Feldeffekt steuerbarer Trench-Transistor mit zwei Steuerelektroden
US8432012B2 (en) * 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US7544571B2 (en) * 2006-09-20 2009-06-09 Fairchild Semiconductor Corporation Trench gate FET with self-aligned features
JP2008153620A (ja) * 2006-11-21 2008-07-03 Toshiba Corp 半導体装置
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
DE102007020657B4 (de) * 2007-04-30 2012-10-04 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben
JPWO2009001529A1 (ja) * 2007-06-22 2010-08-26 パナソニック株式会社 プラズマディスプレイパネル駆動装置及びプラズマディスプレイ
JP5285242B2 (ja) * 2007-07-04 2013-09-11 ローム株式会社 半導体装置
KR100847642B1 (ko) * 2007-08-10 2008-07-21 주식회사 동부하이텍 파티클 발생 방지를 위한 포토 키 처리방법
US8497549B2 (en) * 2007-08-21 2013-07-30 Fairchild Semiconductor Corporation Method and structure for shielded gate trench FET
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
WO2009057015A1 (en) 2007-10-29 2009-05-07 Nxp B.V. Trench gate mosfet and method of manufacturing the same
JP2009164558A (ja) * 2007-12-10 2009-07-23 Toyota Central R&D Labs Inc 半導体装置とその製造方法、並びにトレンチゲートの製造方法
JP5481030B2 (ja) * 2008-01-30 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置
US7833862B2 (en) 2008-03-03 2010-11-16 Infineon Technologies Austria Ag Semiconductor device and method for forming same
US7952166B2 (en) 2008-05-22 2011-05-31 Infineon Technologies Austria Ag Semiconductor device with switch electrode and gate electrode and method for switching a semiconductor device
US7786600B2 (en) 2008-06-30 2010-08-31 Hynix Semiconductor Inc. Circuit substrate having circuit wire formed of conductive polarization particles, method of manufacturing the circuit substrate and semiconductor package having the circuit wire
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
EP2329516A4 (en) 2008-08-28 2013-04-24 Memc Electronic Materials BULK SILICON WAFER PRODUCT FOR MANUFACTURING THREE-DIMENSIONAL MULTIGATE MOSFETS
TWI414019B (zh) * 2008-09-11 2013-11-01 He Jian Technology Suzhou Co Ltd 一種閘氧化層的製造方法
DE112008004038B4 (de) * 2008-10-14 2015-02-12 Mitsubishi Electric Corporation Leistungsvorrichtung
US7915672B2 (en) * 2008-11-14 2011-03-29 Semiconductor Components Industries, L.L.C. Semiconductor device having trench shield electrode structure
JP5195357B2 (ja) * 2008-12-01 2013-05-08 トヨタ自動車株式会社 半導体装置
US8158456B2 (en) * 2008-12-05 2012-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming stacked dies
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5588670B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
DE112010000882B4 (de) 2009-02-24 2015-03-19 Mitsubishi Electric Corporation Siliziumkarbid-Halbleitervorrichtung
US7989885B2 (en) * 2009-02-26 2011-08-02 Infineon Technologies Austria Ag Semiconductor device having means for diverting short circuit current arranged in trench and method for producing same
CN101681903B (zh) * 2009-03-30 2012-02-29 香港应用科技研究院有限公司 电子封装及其制作方法
US7952141B2 (en) * 2009-07-24 2011-05-31 Fairchild Semiconductor Corporation Shield contacts in a shielded gate MOSFET
JP4998524B2 (ja) * 2009-07-24 2012-08-15 サンケン電気株式会社 半導体装置
JP5402395B2 (ja) * 2009-08-21 2014-01-29 オムロン株式会社 静電誘導型発電装置
US9443974B2 (en) * 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
WO2011024549A1 (ja) * 2009-08-31 2011-03-03 日本電気株式会社 半導体装置および電界効果トランジスタ
CN103367452B (zh) * 2009-09-11 2015-11-25 中芯国际集成电路制造(上海)有限公司 绿色晶体管、电阻随机存储器及其驱动方法
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US9425305B2 (en) * 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
CN102790091B (zh) * 2009-10-20 2015-04-01 中芯国际集成电路制造(上海)有限公司 绿色晶体管、纳米硅铁电存储器及其驱动方法
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US8421196B2 (en) 2009-11-25 2013-04-16 Infineon Technologies Austria Ag Semiconductor device and manufacturing method
US8174070B2 (en) * 2009-12-02 2012-05-08 Alpha And Omega Semiconductor Incorporated Dual channel trench LDMOS transistors and BCD process with deep trench isolation
US8198678B2 (en) * 2009-12-09 2012-06-12 Infineon Technologies Austria Ag Semiconductor device with improved on-resistance
CN102130006B (zh) * 2010-01-20 2013-12-18 上海华虹Nec电子有限公司 沟槽型双层栅功率mos晶体管的制备方法
JP5762689B2 (ja) * 2010-02-26 2015-08-12 株式会社東芝 半導体装置
CN102859699B (zh) 2010-03-02 2016-01-06 维西埃-硅化物公司 制造双栅极装置的结构和方法
TWI407531B (zh) * 2010-03-05 2013-09-01 Great Power Semiconductor Corp 具有蕭特基二極體之功率半導體結構及其製造方法
CN104599966B (zh) * 2010-03-05 2018-02-06 万国半导体股份有限公司 带有沟槽‑氧化物‑纳米管超级结的器件结构及制备方法
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8367501B2 (en) * 2010-03-24 2013-02-05 Alpha & Omega Semiconductor, Inc. Oxide terminated trench MOSFET with three or four masks
TWI419237B (zh) * 2010-04-27 2013-12-11 Great Power Semiconductor Corp 低閘極阻抗之功率半導體結構的製造方法
CN102254944A (zh) * 2010-05-21 2011-11-23 上海新进半导体制造有限公司 一种沟槽mosfet功率整流器件及制造方法
US8319282B2 (en) * 2010-07-09 2012-11-27 Infineon Technologies Austria Ag High-voltage bipolar transistor with trench field plate
CN102376758B (zh) * 2010-08-12 2014-02-26 上海华虹宏力半导体制造有限公司 绝缘栅双极晶体管、制作方法及沟槽栅结构制作方法
EP2421046A1 (en) * 2010-08-16 2012-02-22 Nxp B.V. MOSFET having a capacitance control region
CN102386182B (zh) * 2010-08-27 2014-11-05 万国半导体股份有限公司 在分立的功率mos场效应管集成传感场效应管的器件及方法
JP2012060063A (ja) 2010-09-13 2012-03-22 Toshiba Corp 半導体装置及びその製造方法
JP2012064641A (ja) * 2010-09-14 2012-03-29 Toshiba Corp 半導体装置
DE102010043088A1 (de) 2010-10-29 2012-05-03 Robert Bosch Gmbh Halbleiteranordnung mit Schottkydiode
US8580667B2 (en) 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
TWI414069B (zh) * 2011-01-05 2013-11-01 Anpec Electronics Corp Power transistor with low interface of low Miller capacitor and its making method
JP5556799B2 (ja) * 2011-01-12 2014-07-23 株式会社デンソー 半導体装置
US8313995B2 (en) * 2011-01-13 2012-11-20 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device
DE102011003456A1 (de) * 2011-02-01 2012-08-02 Robert Bosch Gmbh Halbleiteranordnung mit reduziertem Einschaltwiderstand
JP2012204395A (ja) 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
JP2012204529A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体装置及びその製造方法
JP2012204636A (ja) 2011-03-25 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
TW201240087A (en) * 2011-03-30 2012-10-01 Anpec Electronics Corp Power device with boundary trench structure
US8823089B2 (en) * 2011-04-15 2014-09-02 Infineon Technologies Ag SiC semiconductor power device
CN103518252B (zh) * 2011-05-05 2016-03-09 Abb技术有限公司 双极穿通半导体器件和用于制造这样的半导体器件的方法
KR101619580B1 (ko) * 2011-05-18 2016-05-10 비쉐이-실리코닉스 반도체 장치
US8884340B2 (en) * 2011-05-25 2014-11-11 Samsung Electronics Co., Ltd. Semiconductor devices including dual gate electrode structures and related methods
JP5677222B2 (ja) * 2011-07-25 2015-02-25 三菱電機株式会社 炭化珪素半導体装置
CN102916043B (zh) * 2011-08-03 2015-07-22 中国科学院微电子研究所 Mos-hemt器件及其制作方法
US8981748B2 (en) * 2011-08-08 2015-03-17 Semiconductor Components Industries, Llc Method of forming a semiconductor power switching device, structure therefor, and power converter
CN102956640A (zh) * 2011-08-22 2013-03-06 大中积体电路股份有限公司 双导通半导体组件及其制作方法
JP2013058575A (ja) * 2011-09-07 2013-03-28 Toshiba Corp 半導体装置及びその製造方法
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US9184255B2 (en) * 2011-09-30 2015-11-10 Infineon Technologies Austria Ag Diode with controllable breakdown voltage
US8659126B2 (en) * 2011-12-07 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit ground shielding structure
JP5742668B2 (ja) * 2011-10-31 2015-07-01 三菱電機株式会社 炭化珪素半導体装置
JP2013115225A (ja) * 2011-11-29 2013-06-10 Toshiba Corp 電力用半導体装置およびその製造方法
KR101275458B1 (ko) * 2011-12-26 2013-06-17 삼성전기주식회사 반도체 소자 및 그 제조 방법
JP5720582B2 (ja) 2012-01-12 2015-05-20 トヨタ自動車株式会社 スイッチング素子
US9082746B2 (en) * 2012-01-16 2015-07-14 Infineon Technologies Austria Ag Method for forming self-aligned trench contacts of semiconductor components and a semiconductor component
JP5848142B2 (ja) * 2012-01-25 2016-01-27 ルネサスエレクトロニクス株式会社 縦型プレーナパワーｍｏｓｆｅｔの製造方法
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9209294B1 (en) 2012-02-10 2015-12-08 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
JP5856868B2 (ja) * 2012-02-17 2016-02-10 国立大学法人九州工業大学 同一基板へのｃｍｏｓ及びトレンチダイオードの作製方法
US8866222B2 (en) 2012-03-07 2014-10-21 Infineon Technologies Austria Ag Charge compensation semiconductor device
CN103378159B (zh) * 2012-04-20 2016-08-03 英飞凌科技奥地利有限公司 具有mosfet的晶体管装置和制造方法
CN103377922B (zh) * 2012-04-23 2015-12-16 中芯国际集成电路制造(上海)有限公司 一种鳍式场效应晶体管及其形成方法
KR20150003775A (ko) * 2012-04-30 2015-01-09 비쉐이-실리코닉스 반도체 장치
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8884369B2 (en) * 2012-06-01 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
US8680614B2 (en) * 2012-06-12 2014-03-25 Monolithic Power Systems, Inc. Split trench-gate MOSFET with integrated Schottky diode
ITMI20121123A1 (it) * 2012-06-26 2013-12-27 St Microelectronics Srl Transistore mos a gate verticale con accesso ad armatura di campo
US9293376B2 (en) 2012-07-11 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
JP2014027182A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 半導体装置
CN104241341A (zh) * 2012-07-27 2014-12-24 俞国庆 一种高频低功耗的功率mos场效应管器件
JP5715604B2 (ja) 2012-09-12 2015-05-07 株式会社東芝 電力用半導体素子
US9059256B2 (en) 2012-09-13 2015-06-16 Infineon Technologies Ag Method for producing a controllable semiconductor component
JP5802636B2 (ja) * 2012-09-18 2015-10-28 株式会社東芝 半導体装置およびその製造方法
WO2014061619A1 (ja) * 2012-10-17 2014-04-24 富士電機株式会社 半導体装置
JP2014099484A (ja) * 2012-11-13 2014-05-29 Toshiba Corp 半導体装置
CN103855047B (zh) * 2012-12-04 2016-10-26 上海华虹宏力半导体制造有限公司 深沟槽产品的物理分析结构及方法
US9853140B2 (en) 2012-12-31 2017-12-26 Vishay-Siliconix Adaptive charge balanced MOSFET techniques
CN103011550B (zh) * 2013-01-16 2013-11-13 四川亿思通科技工程有限公司 污泥冻溶脱水处理系统及其处理方法
JP6143490B2 (ja) 2013-02-19 2017-06-07 ローム株式会社 半導体装置およびその製造方法
KR101392587B1 (ko) 2013-02-19 2014-05-27 주식회사 동부하이텍 고전압 정전기 방전 보호 소자
JP6164636B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164604B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
KR102011933B1 (ko) * 2013-03-06 2019-08-20 삼성전자 주식회사 비휘발성 메모리 소자 제조 방법
JP2014187141A (ja) 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
JP5784665B2 (ja) 2013-03-22 2015-09-24 株式会社東芝 半導体装置の製造方法
US20140306284A1 (en) * 2013-04-12 2014-10-16 Infineon Technologies Austria Ag Semiconductor Device and Method for Producing the Same
JP2014216572A (ja) 2013-04-26 2014-11-17 株式会社東芝 半導体装置
TWI514578B (zh) * 2013-06-21 2015-12-21 Chip Integration Tech Co Ltd 雙溝渠式整流器及其製造方法
TWI511293B (zh) * 2013-06-24 2015-12-01 Chip Integration Tech Co Ltd 雙溝渠式ｍｏｓ電晶體結構及其製造方法
US9112022B2 (en) * 2013-07-31 2015-08-18 Infineon Technologies Austria Ag Super junction structure having a thickness of first and second semiconductor regions which gradually changes from a transistor area into a termination area
CN104347376B (zh) * 2013-08-05 2017-04-26 台湾茂矽电子股份有限公司 于金属氧化物半导体场效应晶体管中形成遮蔽栅极的方法
KR102036386B1 (ko) * 2013-08-20 2019-10-25 한국전력공사 전기비저항을 이용한 지중 자원 모니터링 방법
JP6197995B2 (ja) * 2013-08-23 2017-09-20 富士電機株式会社 ワイドバンドギャップ絶縁ゲート型半導体装置
JP2015056492A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体装置
CN104465603A (zh) * 2013-09-23 2015-03-25 台达电子企业管理（上海）有限公司 功率模块
US9525058B2 (en) * 2013-10-30 2016-12-20 Infineon Technologies Austria Ag Integrated circuit and method of manufacturing an integrated circuit
CN104282750B (zh) * 2013-11-20 2017-07-21 沈阳工业大学 主辅栅分立控制u形沟道无掺杂场效应晶体管
CN104282751B (zh) * 2013-11-20 2017-07-21 沈阳工业大学 高集成度高迁移率源漏栅辅控型无结晶体管
CN103887286A (zh) * 2013-11-29 2014-06-25 杭州恩能科技有限公司 一种具有提高抗浪涌电流能力的半导体装置
CN104969356B (zh) 2014-01-31 2019-10-08 瑞萨电子株式会社 半导体器件
JP6226786B2 (ja) 2014-03-19 2017-11-08 三菱電機株式会社 半導体装置およびその製造方法
KR102156130B1 (ko) * 2014-04-10 2020-09-15 삼성전자주식회사 반도체 소자 형성 방법
DE102014106825B4 (de) * 2014-05-14 2019-06-27 Infineon Technologies Ag Halbleitervorrichtung
TWI555208B (zh) * 2014-05-20 2016-10-21 力祥半導體股份有限公司 線型架構之功率半導體元件
CN105097570B (zh) * 2014-05-21 2017-12-19 北大方正集团有限公司 钝化层制造方法及高压半导体功率器件
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN106463537B (zh) * 2014-06-26 2020-01-03 三菱电机株式会社 半导体装置
CN105448893B (zh) * 2014-06-30 2017-12-15 苏州远创达科技有限公司 一种半导体器件中的静电放电保护结构及半导体器件
WO2016006263A1 (ja) * 2014-07-11 2016-01-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
DE102014109926A1 (de) * 2014-07-15 2016-01-21 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer Vielzahl von Transistorzellen und Herstellungsverfahren
KR101621151B1 (ko) 2014-07-21 2016-05-13 주식회사 케이이씨 전력 정류 디바이스
KR101621150B1 (ko) 2014-07-21 2016-05-13 주식회사 케이이씨 전력 정류 디바이스
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
CN107078161A (zh) 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路
DE102014112338A1 (de) 2014-08-28 2016-03-03 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
JP2016096165A (ja) * 2014-11-12 2016-05-26 サンケン電気株式会社 半導体装置
US9515177B2 (en) 2014-11-25 2016-12-06 Infineon Technologies Ag Vertically integrated semiconductor device and manufacturing method
US9443973B2 (en) 2014-11-26 2016-09-13 Infineon Technologies Austria Ag Semiconductor device with charge compensation region underneath gate trench
DE102014226161B4 (de) * 2014-12-17 2017-10-26 Infineon Technologies Ag Halbleitervorrichtung mit Überlaststrombelastbarkeit
JP6299581B2 (ja) 2014-12-17 2018-03-28 三菱電機株式会社 半導体装置
JP6526981B2 (ja) 2015-02-13 2019-06-05 ローム株式会社 半導体装置および半導体モジュール
CN107135668B (zh) * 2015-02-20 2020-08-14 新电元工业株式会社 半导体装置
JP2016167519A (ja) * 2015-03-09 2016-09-15 株式会社東芝 半導体装置
DE102015204315B4 (de) * 2015-03-11 2018-06-28 Infineon Technologies Ag Sensor für ein Halbleiterbauelement
CN106033781A (zh) * 2015-03-16 2016-10-19 中航（重庆）微电子有限公司 肖特基势垒二极管及其制备方法
CN104733535A (zh) * 2015-03-17 2015-06-24 北京中科新微特科技开发股份有限公司 一种功率mosfet
JP2016181618A (ja) 2015-03-24 2016-10-13 株式会社デンソー 半導体装置
JP2016181617A (ja) 2015-03-24 2016-10-13 株式会社デンソー 半導体装置
DE102015105758A1 (de) * 2015-04-15 2016-10-20 Infineon Technologies Ag Halbleiterbauelement und herstellungsverfahren
US9299830B1 (en) * 2015-05-07 2016-03-29 Texas Instruments Incorporated Multiple shielding trench gate fet
TWI555163B (zh) * 2015-07-22 2016-10-21 新唐科技股份有限公司 半導體結構
JP6512025B2 (ja) * 2015-08-11 2019-05-15 富士電機株式会社 半導体素子及び半導体素子の製造方法
JP6696166B2 (ja) * 2015-08-19 2020-05-20 富士電機株式会社 半導体装置および製造方法
KR102404114B1 (ko) 2015-08-20 2022-05-30 온세미컨덕터코리아 주식회사 슈퍼정션 반도체 장치 및 그 제조 방법
JP6666671B2 (ja) * 2015-08-24 2020-03-18 ローム株式会社 半導体装置
EP3142149A1 (en) * 2015-09-11 2017-03-15 Nexperia B.V. A semiconductor device and a method of making a semiconductor device
US9806186B2 (en) * 2015-10-02 2017-10-31 D3 Semiconductor LLC Termination region architecture for vertical power transistors
DE102015221376A1 (de) * 2015-11-02 2017-05-04 Robert Bosch Gmbh Halbleiterbauelement sowie Verfahren zur Herstellung eines Halbleiterbauelements und Steuergerät für ein Fahrzeug
JP2017107895A (ja) * 2015-12-07 2017-06-15 サンケン電気株式会社 半導体装置
DE102015121566B4 (de) * 2015-12-10 2021-12-09 Infineon Technologies Ag Halbleiterbauelemente und eine Schaltung zum Steuern eines Feldeffekttransistors eines Halbleiterbauelements
DE102015121563B4 (de) 2015-12-10 2023-03-02 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102015224965A1 (de) * 2015-12-11 2017-06-14 Robert Bosch Gmbh Flächenoptimierter Transistor mit Superlattice-Strukturen
CN105428241B (zh) * 2015-12-25 2018-04-17 上海华虹宏力半导体制造有限公司 具有屏蔽栅的沟槽栅功率器件的制造方法
DE102015122938B4 (de) 2015-12-30 2021-11-11 Infineon Technologies Austria Ag Transistor mit feldelektrode und verfahren zu dessen herstellung
US10825909B2 (en) 2016-03-31 2020-11-03 Shindengen Electric Manufacturing Co., Ltd. Method of manufacturing semiconductor device and semiconductor device
CN108701715B (zh) 2016-03-31 2021-04-27 新电元工业株式会社 半导体装置的制造方法以及半导体装置
JPWO2017187856A1 (ja) * 2016-04-27 2018-05-10 三菱電機株式会社 半導体装置
TWI577040B (zh) * 2016-05-19 2017-04-01 國立中山大學 單晶片光伏元件串聯結構的製造方法
JP6649183B2 (ja) 2016-05-30 2020-02-19 株式会社東芝 半導体装置
CN107851662A (zh) * 2016-06-10 2018-03-27 马克斯半导体股份有限公司 沟槽式闸极宽能隙装置的制造
JP6977273B2 (ja) * 2016-06-16 2021-12-08 富士電機株式会社 半導体装置および製造方法
CN107564814B (zh) * 2016-06-30 2020-11-10 株洲中车时代半导体有限公司 一种制作功率半导体的方法
CN106129113B (zh) * 2016-07-11 2019-06-14 中国科学院微电子研究所 一种垂直双扩散金属氧化物半导体场效应晶体管
TWI693713B (zh) * 2016-07-22 2020-05-11 立積電子股份有限公司 半導體結構
US9972540B2 (en) 2016-08-07 2018-05-15 International Business Machines Corporation Semiconductor device having multiple thickness oxides
WO2018029951A1 (ja) 2016-08-08 2018-02-15 三菱電機株式会社 半導体装置
CN107785263B (zh) * 2016-08-26 2020-09-04 台湾半导体股份有限公司 具有多重宽度电极结构的场效晶体管及其制造方法
CN107785273B (zh) * 2016-08-31 2020-03-13 无锡华润上华科技有限公司 半导体器件及其制造方法
CN107785426B (zh) * 2016-08-31 2020-01-31 无锡华润上华科技有限公司 一种半导体器件及其制造方法
JP6669628B2 (ja) * 2016-10-20 2020-03-18 トヨタ自動車株式会社 スイッチング素子
JP6659516B2 (ja) * 2016-10-20 2020-03-04 トヨタ自動車株式会社 半導体装置
WO2018078776A1 (ja) * 2016-10-27 2018-05-03 サンケン電気株式会社 半導体装置
CN107039298B (zh) * 2016-11-04 2019-12-24 厦门市三安光电科技有限公司 微元件的转移装置、转移方法、制造方法、装置和电子设备
US9812535B1 (en) * 2016-11-29 2017-11-07 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device and power semiconductor device
KR102335489B1 (ko) * 2016-12-13 2021-12-03 현대자동차 주식회사 반도체 소자 및 그 제조 방법
JP6233539B1 (ja) * 2016-12-21 2017-11-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6589845B2 (ja) * 2016-12-21 2019-10-16 株式会社デンソー 半導体装置
JP6996082B2 (ja) * 2016-12-22 2022-01-17 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102017101662B4 (de) 2017-01-27 2019-03-28 Infineon Technologies Austria Ag Halbleiterbauelement mit einer Isolationsstruktur und einer Verbindungsstruktur sowie ein Verfahren zu dessen Herstellung
US10163900B2 (en) 2017-02-08 2018-12-25 Globalfoundries Inc. Integration of vertical field-effect transistors and saddle fin-type field effect transistors
US10211333B2 (en) * 2017-04-26 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. Scalable SGT structure with improved FOM
US10236340B2 (en) 2017-04-28 2019-03-19 Semiconductor Components Industries, Llc Termination implant enrichment for shielded gate MOSFETs
US10374076B2 (en) 2017-06-30 2019-08-06 Semiconductor Components Industries, Llc Shield indent trench termination for shielded gate MOSFETs
CN109216432A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 沟槽型功率器件及其制备方法
CN109216175B (zh) * 2017-07-03 2021-01-08 无锡华润上华科技有限公司 半导体器件的栅极结构及其制造方法
CN109216452B (zh) * 2017-07-03 2021-11-05 无锡华润上华科技有限公司 沟槽型功率器件及其制备方法
US20200211840A1 (en) 2017-07-19 2020-07-02 Globalwafers Japan Co., Ltd. Method for producing three-dimensional structure, method for producing vertical transistor, vertical transistor wafer, and vertical transistor substrate
JP6820811B2 (ja) * 2017-08-08 2021-01-27 三菱電機株式会社 半導体装置および電力変換装置
TWI695418B (zh) * 2017-09-22 2020-06-01 新唐科技股份有限公司 半導體元件及其製造方法
JP2019068592A (ja) * 2017-09-29 2019-04-25 トヨタ自動車株式会社 電力変換装置
TWI737855B (zh) * 2017-11-15 2021-09-01 力智電子股份有限公司 功率電晶體及其製造方法
CN108010847B (zh) * 2017-11-30 2020-09-25 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet及其制造方法
US10777465B2 (en) 2018-01-11 2020-09-15 Globalfoundries Inc. Integration of vertical-transport transistors and planar transistors
CN108172622A (zh) * 2018-01-30 2018-06-15 电子科技大学 功率半导体器件
CN108447911B (zh) * 2018-03-09 2021-07-27 香港商莫斯飞特半导体股份有限公司 一种深浅沟槽半导体功率器件及其制备方法
JP6864640B2 (ja) 2018-03-19 2021-04-28 株式会社東芝 半導体装置及びその制御方法
US10304933B1 (en) * 2018-04-24 2019-05-28 Semiconductor Components Industries, Llc Trench power MOSFET having a trench cavity
CN109037337A (zh) * 2018-06-28 2018-12-18 华为技术有限公司 一种功率半导体器件及制造方法
JP7078226B2 (ja) * 2018-07-19 2022-05-31 国立研究開発法人産業技術総合研究所 半導体装置
CN109326639B (zh) * 2018-08-23 2021-11-23 电子科技大学 具有体内场板的分离栅vdmos器件及其制造方法
CN109119476A (zh) * 2018-08-23 2019-01-01 电子科技大学 具有体内场板的分离栅vdmos器件及其制造方法
DE102018124737A1 (de) * 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
KR102100863B1 (ko) * 2018-12-06 2020-04-14 현대오트론 주식회사 SiC MOSFET 전력 반도체 소자
US11348997B2 (en) 2018-12-17 2022-05-31 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
CN111384149B (zh) * 2018-12-29 2021-05-14 比亚迪半导体股份有限公司 沟槽型igbt及其制备方法
DE112019006587T5 (de) 2019-01-08 2021-12-23 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandlereinheit
CN109767980B (zh) * 2019-01-22 2021-07-30 上海华虹宏力半导体制造有限公司 超级结及其制造方法、超级结的深沟槽制造方法
TWI823892B (zh) * 2019-01-24 2023-12-01 世界先進積體電路股份有限公司 半導體裝置及其製造方法
JP7352360B2 (ja) * 2019-02-12 2023-09-28 株式会社東芝 半導体装置
JP7077251B2 (ja) * 2019-02-25 2022-05-30 株式会社東芝 半導体装置
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US11521967B2 (en) 2019-06-28 2022-12-06 Stmicroelectronics International N.V. Multi-finger devices with reduced parasitic capacitance
DE102019210285B4 (de) 2019-07-11 2023-09-28 Infineon Technologies Ag Erzeugen eines vergrabenen Hohlraums in einem Halbleitersubstrat
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
JP2021044517A (ja) * 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7374795B2 (ja) * 2020-02-05 2023-11-07 株式会社東芝 半導体装置
EP3863066A1 (en) 2020-02-06 2021-08-11 Infineon Technologies Austria AG Transistor device and method of fabricating a gate of a transistor device
US11264287B2 (en) 2020-02-11 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with cut metal gate and method of manufacture
US11355602B2 (en) 2020-02-18 2022-06-07 Kabushiki Kaisha Toshiba Semiconductor device having multiple conductive parts
JP7465123B2 (ja) 2020-03-12 2024-04-10 株式会社東芝 半導体装置
JP7387501B2 (ja) * 2020-03-18 2023-11-28 株式会社東芝 半導体装置およびその制御方法
JP7270575B2 (ja) 2020-04-15 2023-05-10 株式会社東芝 半導体装置
CN111883515A (zh) 2020-07-16 2020-11-03 上海华虹宏力半导体制造有限公司 沟槽栅器件及其制作方法
US11646368B2 (en) 2020-07-22 2023-05-09 Kabushiki Kaisha Toshiba Semiconductor device
JP7319754B2 (ja) 2020-08-19 2023-08-02 株式会社東芝 半導体装置
CN112271134B (zh) * 2020-10-20 2021-10-22 苏州东微半导体股份有限公司 半导体功率器件的制造方法
KR102413641B1 (ko) 2020-11-27 2022-06-27 주식회사 예스파워테크닉스 트렌치 파워 모스펫 제조 방법 및 그 방법에 의해 제조된 트렌치 파워 모스펫
TWI801783B (zh) * 2020-12-09 2023-05-11 大陸商上海瀚薪科技有限公司 碳化矽半導體元件
KR102437528B1 (ko) * 2020-12-22 2022-08-29 한국과학기술원 쇼트키 배리어 다이오드 수동소자 및 그 제조 방법
CN112820648B (zh) * 2020-12-31 2023-08-01 扬州扬杰电子科技股份有限公司 一种氮化镓金属氧化物半导体晶体管及其制备方法
JP2022111450A (ja) 2021-01-20 2022-08-01 株式会社東芝 半導体装置
US11387338B1 (en) 2021-01-22 2022-07-12 Applied Materials, Inc. Methods for forming planar metal-oxide-semiconductor field-effect transistors
WO2022162894A1 (ja) * 2021-01-29 2022-08-04 サンケン電気株式会社 半導体装置
US11742403B2 (en) 2021-03-10 2023-08-29 Kabushiki Kaisha Toshiba Semiconductor device
CN113066865B (zh) * 2021-03-15 2022-10-28 无锡新洁能股份有限公司 降低开关损耗的半导体器件及其制作方法
KR102444384B1 (ko) * 2021-03-16 2022-09-19 주식회사 키파운드리 트렌치 파워 mosfet 및 그 제조방법
FR3121280B1 (fr) * 2021-03-29 2023-12-22 Commissariat Energie Atomique Transistor à effet de champ à structure verticale
JP2022167237A (ja) * 2021-04-22 2022-11-04 有限会社Mtec 半導体素子の製造方法及び縦型ｍｏｓｆｅｔ素子
CN113192842B (zh) * 2021-05-19 2023-05-09 厦门中能微电子有限公司 一种CoolMOS器件制作方法
JP2023027863A (ja) 2021-08-18 2023-03-03 株式会社東芝 半導体装置およびその製造方法
CN113707713B (zh) * 2021-08-31 2023-06-30 西安电子科技大学 多级瓣状体区金属氧化物半导体功率器件及其制作方法
EP4152408A1 (en) * 2021-09-21 2023-03-22 Infineon Technologies Austria AG Semiconductor die comprising a device
DE102021125271A1 (de) 2021-09-29 2023-03-30 Infineon Technologies Ag LeistungshalbleitervorrichtungVerfahren zur Herstellung einer Leistungshalbleitervorrichtung
CN113990921B (zh) * 2021-10-18 2023-12-08 深圳市威兆半导体股份有限公司 半导体纵向器件及其生产方法
CN114334823A (zh) * 2021-12-31 2022-04-12 上海晶岳电子有限公司 一种改善晶圆翘曲的sgt器件及其制作方法
CN114068531B (zh) * 2022-01-17 2022-03-29 深圳市威兆半导体有限公司 一种基于sgt-mosfet的电压采样结构
CN114496995B (zh) * 2022-04-18 2022-06-17 深圳市威兆半导体有限公司 一种带温度采样功能的屏蔽栅器件
EP4345908A1 (en) * 2022-09-28 2024-04-03 Nexperia B.V. Semiconductor device and method of forming a semiconductor device
CN115799340B (zh) * 2023-01-09 2023-05-12 无锡先瞳半导体科技有限公司 屏蔽栅场效应晶体管
CN116313809B (zh) * 2023-03-14 2024-02-23 深圳市至信微电子有限公司 沟槽型mos场效应晶体管的制备方法和应用
CN116093146B (zh) * 2023-04-11 2024-02-20 江苏应能微电子股份有限公司 一种分段式分离栅sgt mosfet结构
CN116388742B (zh) * 2023-06-02 2023-08-29 东莞市长工微电子有限公司 功率半导体器件栅极驱动电路及驱动方法
CN117352555B (zh) * 2023-12-06 2024-04-09 无锡锡产微芯半导体有限公司 一种集成式屏蔽栅沟槽mosfet及其制备工艺
CN117410346B (zh) * 2023-12-14 2024-03-26 深圳市森国科科技股份有限公司 一种沟槽栅碳化硅mosfet及制作方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4541001A (en) * 1982-09-23 1985-09-10 Eaton Corporation Bidirectional power FET with substrate-referenced shield
JP2590863B2 (ja) * 1987-03-12 1997-03-12 日本電装株式会社 導電変調型ｍｏｓｆｅｔ
JP2570742B2 (ja) * 1987-05-27 1997-01-16 ソニー株式会社 半導体装置
JPS6459868A (en) * 1987-08-29 1989-03-07 Fuji Electric Co Ltd Semiconductor device having insulating gate
US5430324A (en) * 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5326711A (en) * 1993-01-04 1994-07-05 Texas Instruments Incorporated High performance high voltage vertical transistor and method of fabrication
JP3257186B2 (ja) * 1993-10-12 2002-02-18 富士電機株式会社 絶縁ゲート型サイリスタ
JPH08264772A (ja) * 1995-03-23 1996-10-11 Toyota Motor Corp 電界効果型半導体素子
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US6236099B1 (en) * 1996-04-22 2001-05-22 International Rectifier Corp. Trench MOS device and process for radhard device
JPH09331062A (ja) * 1996-06-11 1997-12-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH1117000A (ja) * 1997-06-27 1999-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6037628A (en) * 1997-06-30 2000-03-14 Intersil Corporation Semiconductor structures with trench contacts
JP4061711B2 (ja) * 1998-06-18 2008-03-19 株式会社デンソー Ｍｏｓトランジスタ及びその製造方法
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
JP3851776B2 (ja) * 1999-01-11 2006-11-29 フラウンホーファー−ゲゼルシャフト・ツール・フェルデルング・デル・アンゲヴァンテン・フォルシュング・アインゲトラーゲネル・フェライン パワーｍｏｓ素子及びｍｏｓ素子の製造方法
US6351018B1 (en) * 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
US6376878B1 (en) * 2000-02-11 2002-04-23 Fairchild Semiconductor Corporation MOS-gated devices with alternating zones of conductivity
JP2001284584A (ja) * 2000-03-30 2001-10-12 Toshiba Corp 半導体装置及びその製造方法
EP1170803A3 (en) * 2000-06-08 2002-10-09 Siliconix Incorporated Trench gate MOSFET and method of making the same
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
DE10038177A1 (de) * 2000-08-04 2002-02-21 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterschaltelement mit zwei Steuerelektroden
US6593620B1 (en) * 2000-10-06 2003-07-15 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
JP4357753B2 (ja) * 2001-01-26 2009-11-04 株式会社東芝 高耐圧半導体装置
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US6683363B2 (en) * 2001-07-03 2004-01-27 Fairchild Semiconductor Corporation Trench structure for semiconductor devices
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6573558B2 (en) * 2001-09-07 2003-06-03 Power Integrations, Inc. High-voltage vertical transistor with a multi-layered extended drain structure
GB0122120D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in MOS transistors
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
DE10153315B4 (de) * 2001-10-29 2004-05-19 Infineon Technologies Ag Halbleiterbauelement
JP4009825B2 (ja) * 2002-02-20 2007-11-21 サンケン電気株式会社 絶縁ゲート型トランジスタ
US6841825B2 (en) * 2002-06-05 2005-01-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
CN103199017B (zh) * 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101430820B1 (ko) * 2012-02-20 2014-08-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이중 게이트 횡형 ｍｏｓｆｅｔ
US9159786B2 (en) 2012-02-20 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Dual gate lateral MOSFET
KR20170128124A (ko) * 2016-05-13 2017-11-22 인피니언 테크놀로지스 아메리카스 코퍼레이션 캐비티를 가진 반도체 장치 및 그 제조 방법
KR20190025156A (ko) * 2017-08-30 2019-03-11 파워큐브세미 (주) 플로팅 쉴드를 갖는 실리콘카바이드 트렌치 게이트 트랜지스터 및 그 제조 방법
KR20220028229A (ko) * 2020-08-28 2022-03-08 부산대학교 산학협력단 SiC 트렌치 게이트 MOSFET 구조의 임계 치수 변화를 줄이기 위한 자기 정렬 공정 방법 및 자기 정렬 공정 장치
KR20230100796A (ko) * 2021-12-28 2023-07-06 파워큐브세미 (주) 절연 거리가 확보된 박막형 패키지

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Publication number Publication date
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CN103199017B (zh) 2016-08-03
DE202004021352U1 (de) 2007-08-16
CN101180737A (zh) 2008-05-14
WO2005065385A2 (en) 2005-07-21
TWI521726B (zh) 2016-02-11
CN103199017A (zh) 2013-07-10
DE112004002608B4 (de) 2015-12-03

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US7345342B2 (en) Power semiconductor devices and methods of manufacture

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