CN106033781A - 肖特基势垒二极管及其制备方法 - Google Patents

Abstract

本发明提供一种肖特基势垒二极管及其制备方法，包括：第一导电类型的衬底；第一导电类型的外延层，位于第一导电类型的衬底的表面；若干个沟槽结构；浮板结构，位于沟槽正下方的第一导电类型的外延层内，且与沟槽的底部具有预设的间距；肖特基势垒层，形成于第一导电类型的外延层的表面；正面电极，形成于肖特基势垒层表面；背面电极，形成于第一导电类型的衬底背面。本发明的肖特基势垒二极管通过在沟槽正下方增设浮板结构，即可以保证在肖特基势垒二极管正向特性不发生明显变化的前提下显著提高其反向击穿电压；又可以通过使用电阻率更小的外延层来降低其正向压降，从而使肖特基势垒二极管的性能更加优越。

Description

肖特基势垒二极管及其制备方法

技术领域

本发明属于半导体器件及制造领域，特别是涉及一种肖特基势垒二极管及其制备方法。

背景技术

随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。

肖特基势垒二极管(SBD)一般是以肖特基金属(钛、镍、钴、铬、铂等)为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，金属中仅有极少量的自由电子，所以电子便从浓度高的N型半导体中向浓度低的金属中扩散。显然，金属中没有空穴，也就不存在空穴自金属向N型半导体的扩散运动。随着电子不断从N型半导体扩散到金属，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为N型半导体→金属。但在该电场作用之下，金属中的电子也会产生从金属→N型半导体的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。肖特基势垒二极管是一种低功耗、超高速半导体器件。最显著的特点为反向恢复时间极短(可以小到几纳秒)，正向导通压降低。其多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，也有用在微波通信等电路中作整流二极管、小信号检波二极管使用。在通信、电源、变频器、太阳能接线盒等中比较常见。

肖特基势垒二极管是常见的两端器件，它是由金属和低掺杂N型硅形成肖特基接触来工作的，常用来形成肖特基接触的金属有钛、镍、铂金、钼及钴等，这些金属和表面洁净的n型硅经快速热退火后会形成金属硅化物。近年来，沟槽技术被广泛使用，各种沟槽型结构被用于肖特基势垒二极管制作中。制作沟槽型肖特基势垒二极管结构原因有二：其一，传统平面型结构容易表面击穿，对器件的可靠性带来挑战，而沟槽型肖特基势垒二极管克服了平面型结构的这一缺点；其二，沟槽型肖特基势垒二极管利用电荷平衡(charge balance)原理可以提高器件的击穿电压。

现有的一种沟槽型肖特基势垒二极管如图1所示，所述沟槽型肖特基势垒二极管包括：第一导电类型的衬底10；位于所述第一导电类型的衬底10表面的第一导电类型的外延层11；形成于所述第一导电类型的外延层11内的若干个沟槽结构，所述沟槽结构包括形成于所述第一导电类型的外延层11内的沟槽、位于所述沟槽表面的介质层12、以及填充于所述沟槽内的导电材料13；形成于所述第一导电类型的外延层11表面的肖特基势垒层14；形成于所述肖特基势垒层14表面的正面电极15；以及形成于所述第一导电类型的衬底10背面的背面电极16。然而，上述肖特基势垒二极管的反向特性，如反向击穿电压等性能上往往不如人意。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种肖特基势垒二极管及其制备方法，用于解决现有技术中为了提高肖特基势垒二极管的击穿电压需要大大增加的问题。

为实现上述目的及其他相关目的，本发明提供一种肖特基势垒二极管，所述肖特基势垒二极管包括：

第一导电类型的衬底；

第一导电类型的外延层，位于所述第一导电类型的衬底的表面；

若干个沟槽结构，包括形成于所述第一导电类型的外延层内的若干个沟槽，形成于所述沟槽内表面的第二介质层，以及填充于所述沟槽内的导电材料；

浮板结构，位于所述沟槽正下方的所述第一导电类型的外延层内，且与所述沟槽的底部具有预设的间距；

肖特基势垒层，形成于所述第一导电类型的外延层的表面。

作为本发明的肖特基势垒二极管的一种优选方案，所述导电材料完全填满所述沟槽或与位于所述沟槽底部的所述第二介质层之间具有空洞。

作为本发明的肖特基势垒二极管的一种优选方案，所述浮板结构为具有第二导电类型的单一结构。

作为本发明的肖特基势垒二极管的一种优选方案，所述浮板结构包含有多个浮板单元，所述多个浮板单元在垂直方向上串行排列并彼此隔开，每个浮板单元具有第二导电类型掺杂。

作为本发明的肖特基势垒二极管的一种优选方案，所述浮板单元之间的间距相等。

作为本发明的肖特基势垒二极管的一种优选方案，所述浮板单元具有相等的掺杂浓度。

本发明还提供一种肖特基势垒二极管的制备方法，包括步骤：

提供第一导电类型的衬底，在所述第一导电类型的衬底表面形成第一导电类型的外延层；

在所述第一导电类型的外延层内形成若干个沟槽，并在所述沟槽正下方的所述第一导电类型的外延层内形成浮板结构，所述浮板结构与所述沟槽底部具有预设的间距；

在所述沟槽内表面形成第二介质层，并在所述沟槽内填充导电材料；

在所述第一导电类型的外延层表面形成肖特基势垒层。

作为本发明的肖特基势垒二极管的制备方法的一种优选方案，在所述第一导电类型的外延层内形成若干个沟槽，并在所述沟槽正下方的所述第一导电类型的外延层内形成浮板结构的方法包括：

在所述第一导电类型的外延层上形成第一介质层，选择性刻蚀所述第一介质层及所述第一导电类型的外延层，在所述第一介质层及所述第一导电类型的外延层内形成沟槽；

以所述第一介质层为保护层，在所述沟槽正下方且距离所述沟槽底部具有预设间距的所述第一导电类型的外延层内注入第二导电类型的离子，以形成所述浮板结构；

去除所述第一介质层。

作为本发明的肖特基势垒二极管的制备方法的一种优选方案，所述方法进一步包含：在所述沟槽正下方进行多次能量不同的第二导电类型离子注入，以形成所述浮板结构，所述浮板结构包含多个垂直方向上串行排列的浮板单元。

作为本发明的肖特基势垒二极管的制备方法的一种优选方案，通过设置所述多次离子注入的能量和剂量，使各浮板单元具有相同的掺杂浓度，浮板单元之间具有相等的间距。

作为本发明的肖特基势垒二极管的制备方法的一种优选方案，在所述沟槽内表面形成第二介质层，并在所述沟槽内填充导电材料的方法包括：

在所述第一导电类型的外延层表面及所述沟槽内表面形成第二介质层；

在所述第二介质层上淀积第一导电类型的多晶硅作为导电材料，所述第一导电类型的多晶硅完全填满所述沟槽或与位于所述沟槽底部的所述第二介质层之间具有空洞；

采用刻蚀或化学机械平坦化方法去除所述沟槽外部的所述第一导电类型的多晶硅；

采用选择性刻蚀方法去除所述第一导电类型的外延层表面的所述第二介质层，露出所述第一导电类型的外延层的表面。

如上所述，本发明提供一种肖特基势垒二极管及其制备方法，具有以下有益效果：本发明的肖特基势垒二极管通过在沟槽正下方增设浮板结构，与现有技术相比，即可以保证在肖特基势垒二极管正向特性不发生明显变化的前提下显著提高其反向击穿电压；又可以通过使用电阻率更小的外延层来降低其正向压降，从而使肖特基势垒二极管的性能更加优越。

附图说明

图1显示为现有技术中的的肖特基势垒二极管的结构示意图。

图2显示为本发明实施例一中提供的肖特基势垒二极管的结构示意图。

图3显示为本发明实施例一中提供的肖特基势垒二极管与现有技术中的肖特基势垒二极管的反向特性曲线；其中#1为现有技术中的肖特基势垒二极管的反向特性曲线，#2为本发明实施例一中提供的肖特基势垒二极管的反向特性曲线。

图4显示为本发明实施例一中提供的肖特基势垒二极管与现有技术中的肖特基势垒二极管的正向特性曲线；其中#1为现有技术中的肖特基势垒二极管的正向特性曲线，#2为本发明实施例一中提供的肖特基势垒二极管的正向特性曲线。

图5显示为本发明实施例一中提供的肖特基势垒二极管的制备方法的流程示意图。

图6至图15显示为本发明实施例一中提供的肖特基势垒二极管的制备方法在各步骤中所呈现的结构示意图。

图16显示为本发明实施例二中提供的肖特基势垒二极管的结构示意图。

元件标号说明

10 第一导电类型的衬底

11 第一导电类型的外延层

12 介质层

13 导电材料

14 肖特基势垒层

15 正面电极

16 背面电极

20 第一导电类型的衬底

21 第一导电类型的外延层

22 第一介质层

23 第二介质层

24 导电材料

25 沟槽

26 浮板结构

261 浮板单元

27 肖特基势垒层

28 正面电极

29 背面电极

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

请参阅图2，本实施例提供一种肖特基势垒二极管，所述肖特基势垒二极管包括：

第一导电类型的衬底20；

第一导电类型的外延层21，位于所述第一导电类型的衬底20的表面；

若干个沟槽结构，包括形成于所述第一导电类型的外延层21内的若干个沟槽25，形成于所述沟槽25内表面的第二介质层23，以及填充于所述沟槽25内的导电材料24；

浮板结构26，位于所述沟槽25正下方的所述第一导电类型的外延层21内，且与所述沟槽25的底部具有预设的间距；

肖特基势垒层27，形成于所述第一导电类型的外延层21的表面；

正面电极28，形成于所述肖特基势垒层27表面；以及

背面电极29，形成于所述第一导电类型的衬底20背面。

作为示例，所述第一导电类型的衬底20、所述第一导电类型的外延层21的材料为硅；所述第一导电类型的衬底20为N型重掺杂；所述第一导电类型的外延层21为N型轻掺杂。具体地，在一个实施例中，所述第一导电类型的衬底20的掺杂浓度范围为10¹⁸～10²¹/cm³，所述第一导电类型的衬底20的电阻率不大于0.01ohm-cm；所述第一导电类型的外延层21的掺杂浓度范围为10¹⁴～10¹⁷/cm³，所述第一导电类型的外延层21的厚度为2μm～50μm。

作为示例，所述沟槽结构采用的所述导电材料24为N型掺杂的多晶硅，掺杂浓度范围为10¹²～10¹⁹/cm³；所述沟槽25的宽度和深度根据外延层厚度和浓度而定，在本实施例中，所述沟槽25的厚度为0.5μm～20μm；所述第二介质层23的材料为二氧化硅，所述第二介质层23的厚度根据器件反向耐压的要求而定。所述沟槽结构可以降低器件表面的电场强度，使沟槽底部电场强度最强，保护器件表面，使器件可靠性增强。

作为示例，所述导电材料24可以完全填满所述沟槽25或所述导电材料24与位于所述沟槽25底部的所述第二介质层23之间具有空洞。

作为示例，所述浮板结构26为具有第二导电类型的单一结构，通过在所述第一导电类型的外延层21内进行第二导电类型的离子掺杂而形成。所述第二导电类型的离子为P型掺杂离子，所述浮板结构26内的所述第二导电类型离子的掺杂浓度范围为1×10¹²～1×10¹⁹/cm³。在所述沟槽25正下方增设所述浮板结构26，与现有技术相比，即可以保证在肖特基势垒二极管正向特性不发生明显变化的前提下显著提高其反向击穿电压；又可以通过使用电阻率更小的外延层来降低其正向压降，从而使肖特基势垒二极管的性能更加优越。

作为示例，所述肖特基势垒层27为由Ti、Pt、Ni、Cr、W、Mo、Co中的至少一种金属与所述第一导电类型的外延层21在快速热退火工艺下进行反应所形成的金属硅化物。

作为示例，所述正面电极28包括AlSiCu/Ti/Ni/Ag等多层金属膜，所述背面电极29包括Ti/Ni/Ag多层金属膜。

请参阅图3至图4，图3为本发明的肖特基势垒二极管与现有技术中的肖特基势垒二极管的反向特性曲线；其中#1为现有技术中的肖特基势垒二极管的反向特性曲线，#2为本发明的肖特基势垒二极管的反向特性曲线；图4为本发明的肖特基势垒二极管与现有技术中的肖特基势垒二极管的正向特性曲线；其中#1为现有技术中的肖特基势垒二极管的正向特性曲线，#2为本发明的肖特基势垒二极管的正向特性曲线。由图3至图4可知，本发明的肖特基势垒二极管通过增设所述浮板结构26，使得其本身的击穿电压明显高于现有技术中没有所述浮板结构26的肖特基势垒二极管，且二者的漏电水平相当，即本发明的肖特基势垒二极管相较于现有技术中的肖特基势垒二极管的正向特性没有明显变化。

请参阅图5至图15，本发明还提供一种肖特基势垒二极管的制备方法，包括步骤：

S1：提供第一导电类型的衬底20，在所述第一导电类型的衬底20表面形成第一导电类型的外延层21；

S2：在所述第一导电类型的外延层21内形成若干个沟槽25，并在所述沟槽25正下方的所述第一导电类型的外延层21内形成浮板结构26，所述浮板结构26与所述沟槽25底部具有预设的间距；

S3：在所述沟槽25内表面形成第二介质层23，并在所述沟槽25内填充导电材料24；

S4：在所述第一导电类型的外延层21表面形成肖特基势垒层27；

S5：在所述肖特基势垒层27表面形成正面电极28；

S6：在所述第一导电类型的衬底20背面形成背面电极29。

执行S1步骤，请参阅图5中的S1步骤及图6，提供第一导电类型的衬底20，在所述第一导电类型的衬底20表面形成第一导电类型的外延层21。

作为示例，所述第一导电类型的衬底20、第一导电类型的外延层21的材料为硅；所述第一导电类型的衬底20为N型重掺杂；所述第一导电类型的外延层21为N型轻掺杂。具体地，在一个实施例中，所述第一导电类型的衬底20的掺杂浓度范围为10¹⁸～10²¹/cm³，所述第一导电类型的衬底20的电阻率不大于0.01ohm-cm；所述第一导电类型的外延层21的掺杂浓度范围为10¹⁴～10¹⁷/cm³，所述第一导电类型的外延层21的厚度为2μm～50μm。

执行S2步骤，请参阅图5中的S2步骤及图7至图9，在所述第一导电类型的外延层21内形成若干个沟槽25，并在所述沟槽25正下方的所述第一导电类型的外延层21内形成浮板结构26，所述浮板结构26与所述沟槽25底部具有预设的间距。

作为示例，在所述第一导电类型的外延层21内形成若干个沟槽25，并在所述沟槽25正下方的所述第一导电类型的外延层21内形成浮板结构26的方法包括以下步骤：

S21：在所述第一导电类型的外延层21上生长第一介质层22，选择性刻蚀所述第一介质层22及所述第一导电类型的外延层21，在所述第一介质层22及所述第一导电类型的外延层21内形成沟槽25，如图7所示；

S22：以所述第一介质层22为保护层，在所述沟槽25正下方进行多次能量不同的第二导电类型离子注入，以形成所述浮板结构26，如图8所示；

S23：去除所述第一介质层22，如图9所示。

作为示例，所述第一介质层22的材料为二氧化硅，所述第一介质层22的厚度根据后续形成所述浮板结构26时进行离子注入的能量而定；所述沟槽25的宽度和深度根据外延层厚度和浓度而定，在本实施例中，所述沟槽25的深度为0.5μm～20μm。

需要说明的是，所述沟槽25的形状可以根据实际情况而定，所述沟槽25的形状具体可为如本实施例中所示的直角U型，也可以为U型或其他形状。

作为示例，通过设置所述多次离子注入的能量和剂量，使各所述浮板单元261具有相同的掺杂浓度，所述浮板单元261之间具有相等的间距。

作为示例，所述第二导电类型的离子为P型掺杂离子，注入能量为1KeV～1MeV，注入剂量为1×10¹²～1×10¹⁸/cm²，所述浮板结构26内的所述第二导电类型离子的掺杂浓度范围为1×10¹²～1×10¹⁹/cm³。在所述沟槽25正下方增设所述浮板结构26，与现有技术相比，即可以保证在肖特基势垒二极管正向特性不发生明显变化的前提下显著提高其反向击穿电压；又可以通过使用电阻率更小的外延层来降低其正向压降，从而使肖特基势垒二极管的性能更加优越。

作为示例，采用刻蚀或化学机械平坦化方法去除所述第一介质层22。

执行S3步骤，请参阅图5中的S3步骤及图10至图12，在所述沟槽25内表面形成第二介质层23，并在所述沟槽25内填充导电材料24。

作为示例，在所述沟槽25内表面形成第二介质层23，并在所述沟槽25内填充导电材料24的方法包括以下步骤：

S31：在所述第一导电类型的外延层21表面及所述沟槽25内表面淀积或氧化生长第二介质层23，如图10所示；

S32：在所述第二介质层23上淀积第一导电类型的多晶硅作为所述导电材料24，如图11所示；

S33：采用刻蚀或化学机械平坦化方法去除所述沟槽25外部的所述第一导电类型的多晶硅；

S34：采用选择性刻蚀方法去除所述第一导电类型的外延层21表面的所述第二介质层23，露出所述第一导电类型的外延层21的表面，如图12所示。

作为示例，所述第二介质层23的材料为二氧化硅层，所述第二介质层23的厚度根据器件反向耐压的要求而定。所述导电材料24为N型掺杂的多晶硅，掺杂浓度范围为10¹²～10¹⁹/cm³；根据所述导电材料24形成工艺条件的不同，所述导电材料24可以完全填满所述沟槽25或所述导电材料24与位于所述沟槽25底部的所述第二介质层23之间具有空洞。所述沟槽结构可以降低器件表面的电场强度，使沟槽底部电场强度最强，保护器件表面，使器件可靠性增强。

需要说明的是，在去除所述第一导电类型的外延层21表面的所述第二介质层23之后，还包括一对所述第一导电类型的外延层21表面进行清洗的步骤，以获得表面光洁的所述第一导电类型的外延层21。

执行S4步骤，请参阅图5中的S4步骤及图13，在所述第一导电类型的外延层21表面形成肖特基势垒层27。

作为示例，在所述第一导电类型的外延层21表面形成肖特基势垒层27的方法包括以下步骤：

S41：在所述第一导电类型的外延层21上表面淀积肖特基金属层；

S42：采用快速热退火工艺使所述肖特基金属层27与所述第一导电类型的外延层21反应形成金属硅化物，所述金属硅化物即为所述肖特基势垒层27。

作为示例，所述肖特基金属层可包含Ti、Pt、Ni、Cr、W、Mo、Co中的至少一种金属；所述肖特基势垒层27为由Ti、Pt、Ni、Cr、W、Mo、Co中的至少一种金属与所述第一导电类型的外延层21在快速热退火工艺下进行反应所形成的金属硅化物。

执行S5步骤，请参阅图5中的S5步骤及图14，在所述肖特基势垒层27表面形成正面电极28。

作为示例，在所述肖特基势垒层27上淀积单层或多层金属膜作为所述正面电极28；优选地，本实施例中，所述正面电极28包括AlSiCu/Ti/Ni/Ag等多层金属膜。

需要说明的是，在所述肖特基势垒层27表面形成所述电极28之后，还包括以下步骤：

采用光刻刻蚀工艺对所述正面电极28包括的金属膜进行选择性刻蚀，形成所述正面电极28的图形；

在图形化的所述正面电极28上淀积保护介质层，并利用光刻刻蚀工艺对所述保护介质层进行选择性刻蚀，形成所述正面电极28的引线窗口图形。

执行S6步骤，请参阅图5中的S6步骤及图15，在所述第一导电类型的衬底20背面形成背面电极29。

作为示例，在所述第一导电类型的衬底20背面形成背面电极29的具体方法为：采用化学机械抛光等工艺将所述第一导电类型的衬底20进行背面减薄，在所述第一导电类型的衬底20的背面淀积Ti/Ni/Ag多层金属膜，将所述Ti/Ni/Ag多层金属膜进行合金化处理形成所述背面淀积29。

实施例二

请参阅图16，本实施例还提供一种肖特基势垒二极管，本实施例中所述的肖特基势垒二极管与实施例一中所述的肖特基势垒二极管的结构基本相同，具体可参阅实施例一，二者的区别在于：本实施例中所述的肖特基势垒二极管中的所述浮板结构26包含有多个浮板单元261，所述多个浮板单元261在垂直方向上串行排列并彼此隔开，每个所述浮板单元261均具有第二导电类型掺杂。即在每个所述沟槽25正下方的所述第一导电类型的外延层21内均包含多个纵向间隔排列的所述浮板单元261。所述浮板单元261之间的间距相等，且所述浮板单元261具有相等的掺杂浓度。

本实施例中所述的肖特基势垒二极管的制备方法与实施例一中所述的肖特基势垒二极管的制备方法相同，具体可参阅实施例一，这里不再累述。

如上所述，本发明提供一种肖特基势垒二极管及其制备方法，本发明的肖特基势垒二极管通过在沟槽正下方增设浮板结构，与现有技术相比，即可以保证在肖特基势垒二极管正向特性不发生明显变化的前提下显著提高其反向击穿电压；又可以通过使用电阻率更小的外延层来降低其正向压降，从而使肖特基势垒二极管的性能更加优越。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，例如，本发明也可以采用三外延层或多外延层。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种肖特基势垒二极管，其特征在于，所述肖特基势垒二极管包括：

第一导电类型的衬底；

第一导电类型的外延层，位于所述第一导电类型的衬底的表面；

若干个沟槽结构，包括形成于所述第一导电类型的外延层内的若干个沟槽，形成于所述沟槽内表面的第二介质层，以及填充于所述沟槽内的导电材料；

浮板结构，位于所述沟槽正下方的所述第一导电类型的外延层内，且与所述沟槽的底部具有预设的间距；

肖特基势垒层，形成于所述第一导电类型的外延层的表面。

2.根据权利要求1所述的肖特基势垒二极管，其特征在于：所述导电材料完全填满所述沟槽或与位于所述沟槽底部的所述第二介质层之间具有空洞。

3.根据权利要求1所述的肖特基势垒二极管，其特征在于：所述浮板结构为具有第二导电类型的单一结构。

4.根据权利要求1所述的肖特基势垒二极管，其特征在于：所述浮板结构包含有多个浮板单元，所述多个浮板单元在垂直方向上串行排列并彼此隔开，每个浮板单元具有第二导电类型掺杂。

5.根据权利要求4所述的肖特基势垒二极管，其特征在于：所述浮板单元之间的间距相等。

6.根据权利要求4所述的肖特基势垒二极管，其特征在于：所述浮板单元具有相等的掺杂浓度。

7.一种肖特基势垒二极管的制备方法，其特征在于，包括步骤：

提供第一导电类型的衬底，在所述第一导电类型的衬底表面形成第一导电类型的外延层；

在所述第一导电类型的外延层内形成若干个沟槽，并在所述沟槽正下方的所述第一导电类型的外延层内形成浮板结构，所述浮板结构与所述沟槽底部具有预设的间距；

在所述沟槽内表面形成第二介质层，并在所述沟槽内填充导电材料；

在所述第一导电类型的外延层表面形成肖特基势垒层。

8.根据权利要求7所述的肖特基势垒二极管的制备方法，其特征在于：在所述第一导电类型的外延层内形成若干个沟槽，并在所述沟槽正下方的所述第一导电类型的外延层内形成浮板结构的方法包括：

在所述第一导电类型的外延层上形成第一介质层，选择性刻蚀所述第一介质层及所述第一导电类型的外延层，在所述第一介质层及所述第一导电类型的外延层内形成沟槽；

以所述第一介质层为保护层，在所述沟槽正下方且距离所述沟槽底部具有预设间距的所述第一导电类型的外延层内注入第二导电类型的离子，以形成所述浮板结构；

去除所述第一介质层。

9.根据权利要求8所述的肖特基势垒二极管的制备方法，其特征在于，所述方法进一步包含：在所述沟槽正下方进行多次能量不同的第二导电类型离子注入，以形成所述浮板结构，所述浮板结构包含多个垂直方向上串行排列的浮板单元。

10.根据权利要求9所述的肖特基势垒二极管的制备方法，其特征在于，通过设置所述多次离子注入的能量和剂量，使各浮板单元具有相同的掺杂浓度，浮板单元之间具有相等的间距。

11.根据权利要求7所述的肖特基势垒二极管的制备方法，其特征在于：在所述沟槽内表面形成第二介质层，并在所述沟槽内填充导电材料的方法包括：

在所述第一导电类型的外延层表面及所述沟槽内表面形成第二介质层；

在所述第二介质层上淀积第一导电类型的多晶硅作为导电材料，所述第一导电类型的多晶硅完全填满所述沟槽或与位于所述沟槽底部的所述第二介质层之间具有空洞；

采用刻蚀或化学机械平坦化方法去除所述沟槽外部的所述第一导电类型的多晶硅；

采用选择性刻蚀方法去除所述第一导电类型的外延层表面的所述第二介质层，露出所述第一导电类型的外延层的表面。