JP2007052908A - 不揮発性メモリセルを消去する方法 - Google Patents

Abstract

【課題】過剰消去を軽減する。
【解決手段】開示されている方法は、数多くのプログラムと消去のサイクル後の、焼付に伴うマージンロスを最小にするために、同時に消去する行のグループを判定する段階を含んでいる。本方法は、或いは、最終的な消去閾値電圧分布の幅を最小にするために、同時に消去する行のグループを判定する段階と；そのグループを同時に消去する段階と；或るグループが消去検証されると、そのグループの消去を停止する段階と；前に消去検証されなかったグループに対して消去する段階を実行する段階と、を含んでいる。
【選択図】図４

Description

本発明は、概括的には不揮発性メモリセルアレイに、そしてより具体的にはそれらの消去に関する。

不揮発性メモリセルアレイは、通常、１００Ｋのプログラミングと消去のサイクルに耐え、１０年というような相当な期間に亘って各セル内に記憶されたデータを保持するように設計されている。要求される回数のプログラムと消去のサイクルに耐え、その時間に亘ってデータを保持するためセルの能力は、消去動作に依るところが大きい。

消去プロセスを図１に概略的に示しており、これについて説明する。消去する前は、プログラムされたセルは、１０と標示するプログラム検証（ＰＶ）レベルを上回る閾値電圧の分布を有している。消去の間に、アレイ全体が、一時に、一度に１パルス消去される。最初のパルスの後、プログラム分布１０は、分布１２に下がる。各パルスの後、アレイは「検証」され、全てのセルが消去検証（ＥＶ）レベルを下回るレベルに消去されているか否か判定される。全てのセルが検証されるまで、プロセスが繰り返される。図１では、全てのセルがＥＶレベルを下回る閾値電圧を有するまでに、アレイは３回のパルスを必要とし、分布１２、１４、１６となる。最後の分布１６は、「消去分布」１６としても知られている。

不都合なことに、セルの中には迅速に消去されるもの（図１で２パルス以内）もあるが、消去に時間が掛かるセル（全３パルス）もあり、矢印１８で示すように分布の幅が広くなる。余分な消去パルスを経験したセルは、過剰消去され、非理想状態にある。

過剰消去には多くの原因があるが、中でも、アレイ内のセルの寸法、アレイセルのプログラム分布の幅、消去アルゴリズム、セルの電気的並びに物理的特性などの不均質性が原因である。

過剰消去は、製品の信頼性、並びに製品性能に悪影響を与える。このことの１つの態様が、図２に示す「マージンロス」であり、これについて説明する。

アレイは、プログラム検証レベルＰＶを上回るプログラム分布１０と、消去検証レベルＥＶを下回る消去分布１６で始まる。読み取りレベルＲＤは、２つの検証レベルの間に定められる。セルが読み取りレベルＲＤを上回る閾値電圧を有している場合、セルはプログラムされていると定義される。そうでなければ、セルは消去されていると定義される。

マージンＭも同様に定義され、その場合、セルは、その閾値電圧がレベルＲＤ＋Ｍ０を上回る場合にだけプログラムされているとみなされ、閾値電圧がレベルＲＤ−Ｍ１を下回る場合にだけ消去されているとみなされる。

時間が経過すると、両方の分布は、下がり、広がって、それぞれ分布１０’と１６’になる。不都合なことに、分布１０と１６は、最高の消去レベルＥ１と最低の不揮発性レベルＰ１の間の差と定義されている正味マージンＮＭが正しい読み取り動作を保証しないほどに変化する。このことは、本出願人の同時係属出願である２００４年１２月９日出願の米国特許出願第１１／００７，３３２号に詳細に論じられており、動出願を参考文献としてここに援用する。

次に、図３は、典型的なアレイに関する正味マージンＮＭの、高温（１５０℃）で１００Ｋサイクル経た後での、時間経過に対する変化を示している。図３の例は、当技術では既知の、製品寿命のエミュレーションである。正味マージンＮＭは、１２００ｍＶから３００ｍＶに減り、９００ｍＶ変化している。１００分での小さな正味マージンＮＭは、読み取り動作には不十分である。
米国特許出願第１１／００７，３３２号

本発明とみなされる内容を、具体的に指摘し、明細書の結論部分（特許請求の範囲）で明確に請求する。しかしながら、本発明は、構成及び動作の方法の両方、並びにその目的、特徴及び利点に関しても、以下の詳細な説明を、添付図面を参照しながら読めば良く理解頂けるであろう。

図示の要素は、単純且つ明確に表示するために、必ずしも一定の尺度で描いてはいない旨理解頂きたい。例えば、明確に表示するため、幾つかの要素の大きさを、他の要素に比べて誇張している。更に、適切であると考えられる場合は、対応する又は同様の要素を示すのに、各図に亘って同じ参照番号を繰り返し使用している。

以下の詳細な説明では、本発明を完全に理解して頂けるように、数多くの具体的な詳細事項について述べている。しかしながら、当業者には理解頂けるように、本発明は、これらの具体的詳細事項が無くても実施することができる。他の例では、本発明を不明瞭にしないために、周知の方法、処理及び構成要素については、詳しくは述べていない。

過剰消去とそれに付随するマージンロスは、一度に消去されるビットが多いほど増大することを、出願人は理解している。このことを図４Ａと図４Ｂに示しており、これについて説明する。両図面は、３つの動作のモード、即ち、０．５Ｍビットが同時に消去される「セクターモード」、２Ｋビットが同時に消去される「ページモード」、及び、８つのビットが同時に消去される「バイトモード」、に関するデータを比較している。

図４Ａは、図３と同様なもので、時間経過に対する正味マージンの変化を、セクターモード（曲線２０）、ページモード（曲線２２）及びバイトモード（曲線２４）に関して示している。正味マージンの変化は、セクターモード（曲線２０）で大きく、バイトモード（曲線２４）で小さいことが分かる。

図４Ｂでは、３つの消去分布、即ち、３０（セクターモード）、３２（ページモード）及び３４（バイトモード）を比較している。図示のように、分布３０は分布３２より広く、分布３４は最も狭い。分布の幅は、一度に消去されるビット数と共に減少するようである。

図４Ａと４Ｂは、サイクルを経た後の時間経過に対する過剰消去とマージンロスは、一度に消去されるビット数が多いほど増大することを示している。

消去分布は、消去動作を異なるグループに区分することによって狭くなることを、出願人は理解している。区分することで、消去グループ当たりのビット数が少なくても良くなり、消去グループ内の均質性が改良される。一度に消去されるセルの数が少なくなることに伴って均質性が改良されることで、各区分又はグループの消去分布の広がりは小さくなり、最終的なアレイの消去分布は狭くなる。そのような方法では、セル、消去アルゴリズム及びプログラム分布の不均質性の様な広い消去分布の原因が、部分的には克服される。

更に、消去動作の終了は１グループの行又はワードラインを使って判定されることを、出願人は理解している。本発明の或る好適な実施形態によれば、消去パルスは、一度に、全グループのワードラインに、同時に提供される。或る消去グループに対する消去動作は、そのグループの消去が検証されると停止する。他の消去グループは、そのグループの消去が検証されるまで、消去動作を継続する。

次に図５は、本発明に従って構成され、動作するメモリチップ４０を示しており、ここでは、行のグループが同時に消去される。メモリチップ４０は、ワードラインＷＬ（ｉ）（「行」）とビットラインＢＬ（ｊ）（「列」）で形成されているメモリアレイ４２を備えている。１又は２ビットＮＲＯＭ（窒化物読み取り専用メモリ）セルの様な何らかの適した不揮発性メモリであるセル４４は、ワードラインＷＬとビットラインＢＬの交点に見られる。

本発明の或る好適な実施形態によれば、メモリチップ４０は、更に、ワードラインＷＬのグループ分けを記憶する消去フラグレジスタ４８を有するＸデコーダー４６を備えている。レジスタ４８の物理的位置は、適した位置であれば何処でも良く、必ずしも図示した通りである必要はない旨理解頂きたい。

通常の動作の間、Ｘデコーダー４６は、入ってくるアドレスを解読し、どのワードラインＷＬ（ｉ）を起動して所望のセルにアクセスするかを判定する。Ｙデコーダー（図示せず）は、適切なビットラインＢＬ（ｊ）を選択して所望のセルにアクセスする。

消去の間、Ｘデコーダー４６は、ワードラインＷＬ（ｉ）を、そのグループによって、そして消去フラグレジスタ４８に記憶されている情報に従って、起動する。ワードラインＷＬ（ｉ）は、Ｍを１以上として、Ｍ個の連続するワードラインの様な何らかの適した手段に従ってグループ分けされる。通常、Ｍは４から１６である。

別の実施形態では、ワードラインＷＬ（ｉ）は、アレイの不均質性によって整列させたパターンにグループ分けされる。例えば、ワードラインＷＬ（ｉ）の中には、金属対ビットライン接点（即ち、電流がビットラインＢＬに到達する点）に近いものもあれば、遠いものもある。１２８−５１２のワードラインの消去セクターを有する或るアレイでは、金属対ビットライン接点は、１６又は３２のワードラインＷＬ毎に位置している。この実施形態では、ワードラインＷＬ（ｉ）は、それらがどれほど金属対ビットライン接点から離れているかに従ってグループ分けされる。

本発明では、第１消去パルスがアレイ全体に提供され、その後、アレイはグループ毎に消去検証される。グループが消去検証に合格すると、そのグループに対する消去動作は停止される（これは、グループのワードラインのフラグを変更することによって実施される）。消去検証されなかったグループには次の消去パルスが送られ、消去検証されていないグループが無くなるまでこれが行われる。

この様に、消去動作は、選択された各グループの消去速度によって区分される。ｍを１以上として、Ｎパルス後に消去検証されたワードライングループは、Ｎ＋ｍパルス後に消去検証されたグループと区別される。

同時に消去されるセルの数は本発明では小さくなり、及び／又は、グループはより均質になるので、消去を停止する決定が大部分のグループで早くなり、その結果、過剰消去されるセルが少なくなる。このことは、次に参照する図６に示すように、消去分布を狭くすることになる。

図６は、標準的なセクター消去動作の消去分布５０と、本発明の消去分布５２のグラフである。セクター消去分布５０は１０００ｍＶの幅を有しているのに対して、消去分布５２は７００ｍＶの広がりを有しているに過ぎないことが分かる。

以上、本発明の特徴について図示し説明してきたが、当業者には、多くの修正、置換、変更及び等価物が想起されるであろう。従って、特許請求の範囲は、そのような全ての修正と変更を本発明の真の精神の範囲に包含する意図である旨理解されたい。

先行技術による消去手続きの間の、アレイセルの閾値電圧分布の概略図である。 アレイの動作の間の、閾値電圧分布の概略図である。 先行技術によるアレイに関する、高温で１００Ｋサイクル経た後の、時間経過に対するマージンロスを示すグラフである。 図４Ａは、異なる動作モードのアレイに関する、マージンロスを示すグラフである。

図４Ｂは、図４Ａの動作モードに関する、消去分布のグラフである。
本発明に従って組み立てられ、動作する不揮発性メモリチップの部分を示す概略図である。 図５のチップのメモリアレイにおける消去分布の概略図である。

Claims (21)

1. 不揮発性メモリチップにおいて、
   行列に形成されている不揮発性メモリセルのメモリアレイと、
   前記メモリアレイの行を起動させるＸデコーダーと、
   前記行のグループを識別して同時に消去する消去フラグレジスタと、を備えている不揮発性メモリチップ。
2. 前記各グループは一組のＭ個の連続する行である、請求項１に記載のチップ。
3. 前記各グループは、前記アレイ内の不均質性によって整列させた一組のＮ個の行である、請求項１に記載のチップ。
4. 前記各グループは、プログラム動作の間に、前記アレイセルのプログラムレベルと速度における不均質性によって整列させた一組のＡ個の行である、請求項１に記載のチップ。
5. 前記各グループは、消去動作の間に、前記アレイセルの消去速度における不均質性によって整列させた一組のＢ個の行である、請求項１に記載のチップ。
6. 前記各グループは、行の括り位置からの行の距離における不均質性によって整列させた一組のＣ個の行である、請求項１に記載のチップ。
7. 前記各グループは、前の消去動作の間に、同じ数のパルスで消去された一組のＤ個の行である、請求項１に記載のチップ。
8. 方法において、
   最終的な消去閾値電圧分布の幅を最小にするために、同時に消去する行のグループを判定する段階と、
   前記グループを同時に消去する段階と、
   或るグループが消去検証されると、そのグループの消去を停止する段階と、
   前に消去検証されなかったグループに対して前記消去する段階を実行する段階と、から成る方法。
9. 前記各グループは一組のＭ個の連続する行である、請求項８に記載のチップ。
10. 前記各グループは、前記アレイの不均質性によって整列させた一組のＮ個の行である、請求項８に記載のチップ。
11. 前記各グループは、プログラム動作の間に、前記アレイセルのプログラムレベルと速度における不均質性によって整列させた一組のＡ個の行である、請求項８に記載のチップ。
12. 前記各グループは、消去動作の間に、前記アレイセルの消去速度における不均質性によって整列させた一組のＢ個の行である、請求項８に記載のチップ。
13. 前記各グループは、行の括り位置からの行の距離によって定義された一組のＣ個の行である、請求項８に記載のチップ。
14. 前記各グループは、前の消去動作の間に、同じ数のパルスで消去された一組のＤ個の行である、請求項８に記載のチップ。
15. 数多くのプログラムと消去のサイクル後の、焼付に伴うマージンロスを最小にするために、同時に消去する行のグループを判定する段階を含んでいる方法。
16. 前記各グループは一組のＭ個の連続する行である、請求項１５に記載のチップ。
17. 前記各グループは、前記アレイの不均質性によって整列させた一組のＮ個の行である、請求項１５に記載のチップ。
18. 前記各グループは、プログラム動作の間に、前記アレイセルのプログラムレベルと速度における不均質性によって整列させた一組のＡ個の行である、請求項１５に記載のチップ。
19. 前記各グループは、消去動作の間に、前記アレイセルの消去速度における不均質性によって整列させた一組のＢ個の行である、請求項１５に記載のチップ。
20. 前記各グループは、行の括り位置からの行の距離によって定義された一組のＣ個の行である、請求項１５に記載のチップ。
21. 前記各グループは、前の消去動作の間に、同じ数のパルスで消去された一組のＤ個の行である、請求項１５に記載のチップ。

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