JPH01289917A - アクティブマトリクスパネル，投写型表示装置及びビューファインダー - Google Patents

アクティブマトリクスパネル，投写型表示装置及びビューファインダー

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JPH01289917A
JPH01289917A JP63119919A JP11991988A JPH01289917A JP H01289917 A JPH01289917 A JP H01289917A JP 63119919 A JP63119919 A JP 63119919A JP 11991988 A JP11991988 A JP 11991988A JP H01289917 A JPH01289917 A JP H01289917A
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line driver
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active matrix
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利之 三澤
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜トランジスタを用いて形成されたアクテ
ィブマトリクスパネルに関する。
［従来の技術］ 従来のアクティブマトリクス液晶パネルは、文献「ニス
アイデイ−８３ダイジ工スト１５６頁〜１５７頁、Ｂ／
ＷアンドカラーＬＣビデオディスブレイズアドレストバ
イボリシリコンティーニフティーズ」　（モロズミ他）
に示される様に薄膜トランジスタを用いた画素マトリク
スが透明基板上に形成されたものであり、ゲート線ドラ
イバー回路及びソース線ドライバー回路は単結晶シリコ
ンによるＭＯ３集積回路で形成され第１９図に示す様に
前記アクティブマトリクスパネルに外付けされていた。
第１９図において、ｌはアクティブマトリクスパネルで
あり、該アクティブマトリクスパネルｌは画素マトリク
ス２を備えている。３はフレキシブル基板であり、単結
晶シリコンによるドライバー集積回路４が搭載されてい
る。アクティブマトリクスパネル１とフレキシブル基板
３とはパッド５において接続されている。実装基板６は
、ドライバー集積回路４と外部回路とを電気的に接続す
るのみならずフレキシブル基板３及びアクティブマトリ
クスパネル１を機械的に保持している。
［発明が解決しようとする課題１ 従来のアクティブマトリクスパネルに依ると次の様な課
題があった。
（１）高精細化が妨げられていた 従来は、第１９図に示す様にフレキシブル基板３と、ア
クティブマトリクスパネル１のソース線又はゲート線と
がパッド５において接続されており、実装技術上接続可
能なパッド間隔によって画素ピッチが制限されていた。
このため、従来、１００ｇｍ以下の画素ピッチを有する
アクティブマトリクスパネルを量産することは大変困難
であり高精細化が妨げられていた。
（２）表示装置の小形化が妨げられていた第１９図に示
される様な従来のアクティブマトリクスパネルは、ドラ
イバー集積回路が外付けされていたため実装基板６の外
形寸法が面積にして画素マトリクス部２の４〜５倍程度
又はそれ以上必要であった。このため、従来のアクティ
ブマトリクスパネルを使用した表示装置の大きさは表示
に寄与する画素マトリクス部の面積の割に大形にならざ
るを得す、このことは、例えばビデオカメラのビューフ
ァインダーの様な超小形モニターへの応用を制限する要
因を成していた。
（３）製造コストが高かった 表示装置を製造する際、アクティブマトリクスパネル１
とフレキシブル基板３とを接続する工程、ドライバー集
積回路４とフレキシブル基板３とを接続する工程及び、
フレキシブル基板３と実装基板６とを実装する工程を必
要とし製造コストが高くならざるを得なかった。
（４）信頼性が低かった アクティブマトリクスパネル１とフレキシブル基板３と
の接続、ドライバー集積回路４とフレキシブル基板３と
の接続等接続箇所が多くしかもそれらに応力が加わりや
すいため、前記接続箇所における接続強度が十分でなく
、表示装置全体の信頼性が低かった。又は、十分な信頼
性を確保するために多大な費用を要した。
本発明は、以上のごとき課題を解決し、高精細かつコン
パクトで信頼性に優れたアクティブマトリクスパネルを
安価に提供することを目的とする。また、本発明のアク
ティブマトリクスパネルはビデオカメラの電子ビューフ
ァインダーや携帯形ＶＴＲのモニター等に応用されるこ
とを意図している。更に、投写形表示装置のライトバル
ブとしての使用も意図している。
［課題を解決するための手段１ 上述の課題を解決するため、本発明は次に示す手段を施
す。
複数のゲート線、複数のソース線及び薄膜トランジスタ
を備えた画素マトリクスが形成された第一の透明基板と
該第一の透明基板に対向配置された第二の透明基板と該
第一及び第二の透明基板間に介設された液晶より成るア
クティブマトリクスパネルにおいて、 該第一の透明基板上に、シリコン薄膜による相補形薄膜
トランジスタより成るゲート線ドライバー回路及びシリ
コン薄膜による相補形薄膜トランジスタより成るソース
線ドライバー回路の少なくとも一方を具備し、前記画素
マトリクスを構成する薄膜トランジスタは、前記ゲート
線ドライバー回路乃至ソース線ドライバー回路を構成す
るＰ形薄膜トランジスタ及びＮ形薄膜トランジスタの一
方と同一の断面構造を有することを特徴とするアクティ
ブマトリクスパネルを提供する。
前記ゲート線ドライバー回路及び前記ソース線ドライバ
ー回路は相補形ＭＯ５構造のスタティックシフトレジス
タを含むことを特徴とするアクティブマトリクスパネル
を提供する。
前記ゲート線ドライバー回路及びソース線ドライバー回
路はＰ形及びＮ形の薄膜トランジスタより成り、前記Ｐ
形薄膜トランジスタはソース領域及びドレイン領域にア
クセプタ不純物を含み、前記Ｎ形薄膜トランジスタはソ
ース領域及びドレイン領域にアクセプタ不純物と該アク
セプタ不純物よりも高濃度のドナー不純物を含むことを
特徴とするアクティブマトリクスパネルを提供する。
前記ゲート線ドライバー回路及びソース線ドライバー回
路はＰ形及びＮ形の薄膜トランジスタより成り、前記Ｎ
形薄膜トランジスタはソース領域及びドレイン領域にド
ナー不純物を含み、前記Ｐ形薄膜トランジスタはソース
領域及びドレイン領域にドナー不純物と該ドナー不純物
よりも高濃度のアクセプタ不純物を含むことを特徴とす
るアクティブマトリクスパネルを提供する。
前記ゲート線ドライバー回路及びソース線ドライバー回
路を構成するＰ形及びＮ形の薄膜トランジスタのゲート
長は前記画素マトリクスを構成する薄膜トランジスタの
ゲート長よりも短かく形成されたことを特徴とするアク
ティブマトリクスパネルを提供する。
［実　施　例］ 以下、図面に基づいて本発明の実施例を詳細に説明する
。
第１図に本発明の実施例を示す。同図はシリコン薄膜に
よる相補形金属酸化膜半導体構造（Ｃｏｍｐｌｅｍｅｎ
ｔａｒｙ　Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄ
ｕｃｔｏｒ　：以下、ＣＭＯ３構造と略記する。）のソ
ース線ドライバー回路１２及びゲート線ドライバー回路
２１と画素マトリクス２２とが同一の透明基板上に形成
されたアクティブマトリクスパネル１１の構造を示した
ブロック図である。ソース線ドライバー回路１２はシフ
トレジスタ１３、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌ
ｍ　Ｔｒａｎｓｉｓｔｏｒ　；以下、ＴＦＴと略記する
。）より成るサンプルホールド回路１７．１８．１９、
及びビデオ信号バス１４．１５．１６を含み、ゲート線
ドライバー回路２１はシフトレジスタ２０及び必要に応
じてバッファー２３を含む。また、画素マトリクス２２
は、前記ソース線ドライバー回路１２に接続される複数
のソース線２６．２７．２８、ゲート線ドライバー回路
２１に接続される複数のゲート線２４．２５及びソース
線とゲート線の交点に形成された複数の画素３２．３３
を含む。該画素はＴＰＴ２９及び液晶セル３１を含み、
該液晶セル３１は画素電極と対　　　。
内電極３１と液晶より成る。尚、前記シフトレジスタ１
３及び２０はソース線及びゲート線を順次選択する機能
を有する他の回路、例えばカウンター及びデコーダで代
用しても差し支えない。ソース線ドライバー回路の入力
端子３４．３５．３６には、それぞれ、クロック信号Ｃ
ＬＸ、スタート信号ＤＸ、ビデオ信号Ｖ１．Ｖ２、■３
が入力され、ゲート線ドライバー回路の入力端子３７．
３８には、それぞれクロック信号ＣＬＹ、スタート信号
ＤＹが入力される。
第１図のシフトレジスタ１３及びシフトレジスタ２０は
Ｐ形ＴＦＴ及びＮ形ＴＦＴより成る相補形ＴＦＴによる
スタテック形又はダイナミック形回路、もしくは片極性
ＴＰＴによるダイナミック形又はスタティック形回路に
て構成され得る。これらのうち、ＴＰＴのデバイス性能
を考慮すると、相補形ＴＰＴによるスタティック形回路
が最適である。この理由は以下の様に説明される。−般
に、アクティブマトリクスパネルに使用されるＴＰＴは
絶縁基板上に多結晶又は非晶質のシリコン薄膜で形成さ
れるため、単結晶シリコンによる金属酸化膜半導体電界
効果トランジスタ（以下、ＭＯＳＦＥＴと略記する。）
に比較して、そのオン電流は小さくそのオフ電流は大き
い。この理由は、シリコン薄膜中に存在するトラップ密
度が単結晶シリコン中のそれに比べてはるかに高いため
キャリア移動度が小さくなること及び逆バイアスされた
ＰＮ接合においてキャリアの再結合が頻繁に起こること
による。この様なＴＰＴのデバイス上の特徴に鑑み、以
下の理由によって本発明は相補形ＴＰＴによるスタティ
ックシフトレジスタを採用する。
（１）ＴＰＴはオフ電流が大きいため、ＴＰＴによって
構成されたダイナミック回路は動作電圧範囲、動作周波
数範囲並びに動作温度範囲が狭い。
（２）アクティブマトリクス型液晶パネルの低消費電力
性を生かすためドライバー回路は低消費電力のＣＭＯ３
構造で形成される必要がある。
（３）片極性ＭＯＳダイナミックシフトレジスタに比べ
て、要求されるオン電流値が小さくて済む。
第２図（ａ）に、第１図のシフトレジスタ１３及び２０
の回路構造例を示す。第２図（ａ）において、インバー
タ４１及び４２は第２図（ｂ）に示す様にＰ形ＴＦＴ４
７とＮ形ＴＦＴ４８とから成る。また、クロックドイン
バータ４３及び４６は、第２図（ｃ）に示す様にＰ形Ｔ
ＦＴ４９．５０とＮ形ＴＦＴ５１．５２とから成り、Ｎ
形ＴＦＴ５２のゲートにクロック信号ＣＬが、Ｐ形ＴＦ
Ｔ４９のゲートに反転クロック信号ＣＬが入力される。
同様に、クロックドインパーク４４及び４５は、Ｐ形Ｔ
ＦＴ５３．５４とＮ形ＴＦＴ５５．５６とから成り、Ｎ
形ＴＰＴ５６のゲートに反転クロック信号ＣＬが、Ｐ形
ＴＦＴ５３のゲートにクロック信号ＣＬが入力される。
第２図（ａ）において、クロックドインパーク４３．４
６の代わりに第２図（ｅ）に示すインバータ５７とＮ形
ＴＦＴ５８及びＰ形ＴＦＴ５９より成るアナログスイッ
チとで構成された回路を使用し、クロックドインパーク
４４．４５の代わりに第２図（ｆ）に示すインバータ６
０とＮ形ＴＦＴ６１及びＰ形ＴＦＴ６２より成るアナロ
グスイッチとで構成された回路を使用しても差し支えな
い。
上述したごとく、アクティブマトリクスパネルにおいて
ドライバー回路をＣＭＯ３構造のＴＰＴで構成すること
は大変有益である。しかし、従来技術を単にＴＰＴに適
用することによって得られる相補形ＴＰＴ集積回路は以
下の様な欠点を有している。
（１）Ｐ形ＴＦＴとＮ形ＴＦＴの双方を同一基板上に集
積化する製造方法が複雑となり製造コストが高（なる。
（２）相補形ＴＰＴ集積回路を構成するための重要な要
素である特性の揃ったＰ形ＴＦＴとＮ形ＴＦＴを形成す
ることが困難である。
（３）Ｐ形ＴＦＴ及びＮ形ＴＦＴがドライバー回路を実
現するに足る駆動能力を備えていない。
本発明は、製造方法、デバイス構造、デバイス寸法、材
料等に工夫を加えることによって上記の問題点を克服し
ている。以下、順を追ってそれらを説明する。
第３図（ａ）に第１図のソース線ドライバー回路１２及
びゲート線ドライバー回路２１を構成する相補形ＴＰＴ
の断面構造の一例を、第３図（ｂ）に第１図の画素マト
リクス２２を構成するＴＰＴ及び画素の断面構造の一例
を示す。第３図（ａ）において、７１はガラス、石英基
板等の絶縁基板であり、その上にＰ形ＴＦＴ９９及びＮ
形ＴＦＴ１００が形成されている。７３．７６はチャネ
ル領域となるシリコン薄膜、７２．７４．７５．７７は
ソース領域又はドレイン領域となるシリコン薄膜てあり
、７２．７４はＰ形に不純物ドープされており、７５．
７７はＮ形に不純物ドープされている。７８．７９は５
ｉｎ２、シリコンナイトライド等によるゲート絶縁膜、
８０．８１は多結晶シリコン、金属、金属シリサイド等
によるゲート電極、８２はＳｉＯ□等による層間絶縁膜
、８３は金属等による配線層、８４は５ｉ０２等による
絶縁膜、８５はパシベーション膜である。一方、画素マ
トリクスの断面構造を示した第３図（ｂ）において、８
６は同図（ａ）の７１と同一の絶縁基板であり、その上
に画素ＴＦＴＩＯ１とＩＴＯ（インジウム・ティン・オ
キサイド）等の透明導電膜から成る画素電極９４とが形
成されている。８７．８８．８９は第３図（ａ）の７２
．７３．７４．７５．７６．７７と同一のシリコン薄膜
層で形成されており、８８はチャネル領域、８７及び８
９はソース領域又はドレイン領域を成ず。領域８７及び
８９はＰ形又はＮ形に不純物ドープされており、それら
の領域に含まれる不純物の構成は領域７２及び７４又は
領域７５及び７７に含まれる不純物の構成と同一である
。９０は７８．７９と同一の層より成るゲート絶縁膜、
９１は８０．８１と同一の層より成るゲート電極、９２
は８２と同一の層より成る層間絶縁膜、９３は８３と同
一の層より成る配線層、９５は８４と同一の層より成る
絶縁膜、９６は液晶、９７は透明導電膜層を含む対向電
極、９８は透明基板である。ここで、ドライバー回路を
構成するＴＦＴ９９、］、　ＯＯと画素ＴＦＴ１０．１
とは、ソース・ドレイン領域、チャネル領域、ゲート絶
縁膜、ゲート電極、層間絶縁膜はそれぞれ同一の薄膜層
で形成されている。また、ソース線ドライバー回路並び
にゲート線ドライバー回路におけるＴＦＴ間の接続は例
えばアルミニウム等の金属によるシート抵抗の低い配線
層８３を介して成され、画素マトリクス内のソース線は
８３と同一の層より成る配線層９３にて形成され、画素
電極９４のみがＩＴＯ等の透明導電膜層で形成される。
前記配線層（９３）をアルミニウム又はアルミシリサイ
ドで、前記透明導電膜層（９４）をＩＴＯで形成する場
合、それら二つの層の間に層間絶縁膜を設けない構造と
すれば同一の工程にて開口されたスルーホール（１０２
，１０３）をそれぞれ異なる二つの層（９３，９４）と
シリコン薄膜層（８７，８９）との接続用に使用するこ
とが可能となり製造工程が簡略化される。ここで、アル
ミニウムとＩＴＯは異なるエツチング液にて加工され、
しかもＩＴＯはアルミニウムのエツチング液にて浸され
ないという性質を利用しＩＴＯをアルミニウムよりも前
の工程にて成膜しパターン形成する。第３図（ｂ）にお
いて、絶縁膜９５は液晶９６に直流電圧が印加されるの
を防ぐためのキャパシタでありその容量値は画素容量の
値に比して十分に小さくなくてはならず、従ってその膜
厚は一定値（例えば、３０００人程度）以下でなくては
ならない。一方、耐湿性を確保するため、第３図（ａ）
に示す様にドライバー回路部を一定値（例えば１μｍ程
度）以上の膜厚を有するパシベーション膜８５にて被う
必要がある。パシベーション膜８５は、アクティブマト
リクス基板全面に成膜した後ドライバ一部を残して除去
するという方法で形成するのが最も有効であり、このた
め、前記パシベーション膜８５は、絶縁膜８４．９５を
浸さないエツチング液にて加工される材料、例えばポリ
イミド等、で構成される。
上記本発明の製造方法並びにそれにより得られる相補形
ＴＦＴの構造上の特徴について以下に説明する。従来の
単結晶シリコンによるＣＭＯ３集積回路の製造方法に依
ると片極性例えばＮ形ＭＯ３ＦＥＴによる集積回路の製
造工程に比して最低４回のホト工程（低濃度Ｐウェル形
成工程、Ｐ形ストッパー層形成工程、Ｐ形ＭＯ３ＦＥＴ
のソース・ドレイン形成工程、Ｎ形ＭＯ３ＦＥＴのソー
ス・ドレイン形成工程）が余分に必要となる。これに対
し、本発明によると片極性ＴＰＴ集積回路の製造工程に
比して最低１回のホト工程を追加することによって相補
形ＴＦＴ集積回路が実現される。
第４図（ａ）〜（ｄ）に、本発明のアクティブマトリク
スパネルの製造工程の主要部の一例を示す。まず第４図
（ａ）の様に、透明な絶縁基板１１０上にシリコン薄膜
を堆積させた後、所望のパターンを形成して、Ｐ形ＴＦ
Ｔのチャネル領域１１１及びＮ形ＴＦＴのチャネル領域
１１２，１１３を形成する。その後、熱酸化法や気相成
長法を用いてゲート絶縁膜１１４．１１５．１１６を形
成し、更にゲート電極１１７．１１８．１１９を形成す
る。次に、第４図（ｂ）の様に、イオン打ち込み法を用
いてポロンなどのアクセプタ不純物１２０を全面に打ち
込む。打ち込まれたアクセプタ不純物は後の熱処理で活
性化してアクセプタとなりＰ形半導体を形成する。これ
により、Ｐ形ＴＦＴのソース・ドレイン領域１２１．１
２２が形成される。この際、Ｎ形ＴＦＴのソース・ドレ
イン領域となるべき領域１２３．１２４．１２５．１２
６にもアクセプタが添加される。次に、第４図（Ｃ）の
様に、Ｐ形ＴＦＴを、例えばホトレジスト１２８等のマ
スク材で被覆して、リン又はヒ素等のドナー不純物１２
７を前記アクセプタ不純物１２０より高濃度に打ち込む
。打ち込まれたドナー不純物は後の熱処理で活性化して
ドナーとなる。仮に、前記イオン打ち込みされたアクセ
プタ不純物の濃度がＩ　Ｘ　１０１５ｃｍ−２、ドナー
不純物の濃度が３Ｘ１０”ｃｍ−２であれば、領域１２
３．１２４．１２５．１２６は２　Ｘ　１０　”ｃｍ−
２に対応するドナーのみが含まれるのとほぼ等価となる
。以上でＮ形ＴＦＴのソース・ドレイン領域１２３．１
２４．１２５．１２６が形成される。
次に、第４図（ｄ）の様に、前記マスク材１２８を除去
した後、眉間絶縁膜１２９を堆積させ、スルーホールを
開口し、透明導電膜による画素電極１３１を形成し、金
属等による配線１３０を形成する。以上でドライバー回
路部のＰ形ＴＦＴ　１３２、Ｎ形ＴＦＴ　１３３、画素
マトリクス部の画素ＴＰＴを成すＮ形ＴＦＴ１３４が完
成する。尚、画素マトリクス部のＴＰＴをＰ形に形成す
ることももちろん可能である。この様にして得られたＴ
ＰＴにおいて、Ｐ形ＴＦＴはソース・ドレイン領域にア
クセプタ不純物を含み、Ｎ形ＴＦＴはソース・ドレイン
領域にアクセプタ不純物と該アクセプタ不純物よりも高
濃度のドナー不純物を含む。
上記製造工程において、第４図（ｂ）のアクセプタ不純
物１２０をドナー不純物１２ｏに、同図（Ｃ）のドナー
不純物１２７をアクセプタ不純物１２７に置き換えるこ
とによって、同図（ｄ）にＮ形ＴＦＴ１３２及びＰ形Ｔ
ＦＴ１３３．１３４が得られる。この様にして得られた
Ｎ形ＴＦＴはソース・ドレイン領域にドナー不純物を含
み、Ｐ形ＴＦＴはソース・ドレイン領域にドナー不純物
と該ドナー不純物よりも高濃度のアクセプタ不純物を含
む。
上述の製造方法によれば、片極性ＴＰＴ集積回路の製造
工程に対し、第４図（Ｃ）のマスクパターン１．２８の
形成に要する１回のホト工程を追加するだけで相補形Ｔ
ＰＴ集積回路が形成される。
これによってドライバー回路を内蔵したアクティブマト
リクスパネルが実現可能となる。経済的見地からみて、
上述の製造方法が最良であることはもちろんであるが、
アクセプタ不純物、ドナー不純物をイオン打ち込みする
それぞれの工程でマスクパターンを形成する方法を採用
しても差し支えない。また、上述の方法によって製造さ
れた相補形ＴＰＴ集積回路において、それぞれのＴＰＴ
は絶縁基板上に島状に分離されており特別な素子分離工
程を必要としない。更に、単結晶シリコンによる集積回
路と異なり寄生ＭＯＳＦＥＴが生ずることが無く、チャ
ネルストッパーを形成する必要がない。
次に、相補形集積回路を構成するために必要な特性の揃
ったＰ形ＴＦＴ及びＮ形ＴＦＴを実現する手段について
述べる。従来、ＩＩ　−ＶＩ族化合物半導体を用いたＴ
ＰＴが古くから知られている。しかし、次の二つの理由
、 （１）化合物半導体では、Ｐ形、Ｎ形双方の導電形を制
御し実現することが事実上不可能である。
（２）化合物半導体と絶縁膜との界面の制御が極めて困
難であり、ＭＯ５構造が実現されていない。
によって、化合物半導体を用いて相補形ＴＰＴを実現す
ることは出来ない。従って、本発明ではシリコン薄膜に
てソース・ドレイン領域及びチャネル領域を形成する。
シリコン薄膜のうち、非晶質シリコン薄膜及び多結晶シ
リコン薄膜について、伝導形削にそのキャリア移動度を
第１表に示す。
同表より、ＴＰＴを構成する際、Ｐ形、Ｎ形双方で特性
を揃えやすいこと及びＴＰＴの電流供給能力を大きく出
来ることから、相補形ＴＰＴ集積回路を実現するために
は多結晶シリコン薄膜が最適であると言える。
第１表 次に、ＴＰＴ、特にドライバー回路を構成するＰ形及び
Ｎ形ＴＦＴの電流供給能力を高めるために本発明が採用
する手段について述べる。先に述べたごとく、非単結晶
シリコン薄膜によるＴＰＴは、トラップ密度が高いため
、単結晶シリコンＭＯ５ＦＥＴに比してオン電流が小さ
くオフ電流が大きい特性を有する。第５図に、ゲート長
、ゲート幅、及びソース・ドレイン電圧■。Ｓを同一と
して測定した単結晶シリコンＭＯＳＦＥＴの特性１４０
とシリコン薄膜によるＴＰＴの特性１４１とを比較して
示す。同図で、横軸はソースを基準としたゲートの電圧
■。８、縦軸はソース・ドレイン間電流■ｌ１ｌｓの相
対値である。同図かられがる様にＴＰＴはオン・オフ比
が低いため、第１図における画素マトリクス用ＴＰＴ２
９とドライバー回路１２及び２１を構成するＴＰＴのそ
れぞれを最適な素子寸法に形成しなくてはならない。例
えば、ＮＴＳＣ信号を表示することを意図した場合、画
素マトリクス用ＴＰＴは、使用温度範囲内において次式
を満足しなくてはならない。
Ｏｌｌ・Ｃ＋　Ｒｏｒ＋＋、ｐ　　　（ｓ　ｅｃ）　・
・＝　（１）５・ＣＩ　ＲＯＮｌ＜　１０　（μ５ｅｃ
）・・（２）ここで、Ｃ＋は一画素の全画素容量、ＲＯ
Ｍ＋、ＲＯＦＦ＋はそれぞれＴＰＴのオン抵抗、オフ抵
抗である。式（１）は任意の画素における保持条件であ
り、これが満足されれば書き込まれた電荷の９０％以上
が１フイールドに亘って保持される。また、式（２）は
任意の画素における書き込み条件であり、これが満足さ
れれば所望の表示信号の９９％以上が画素に書き込まれ
る。一方、ドライバー回路を構成するＴＰＴは、使用温
度範囲内において次式を満足しなくてはならない。
ｋ　・（Ｃ２ＲＯＮ２　＋Ｃ３ＲＯＮｌ　）　＜　−・
（３）ｆ ここで、Ｃ２、Ｃ３はそれぞれ図２（ａ）における節点
１４２．１４３に付加する容量、Ｒ０８２、Ｒｏｗｎは
クロックドインバータ４３、インパーク４１の出力抵抗
、ｆはシフトレジスタのクロック周波数、ｋは定数であ
る。（ｋの値は、経験的に言って、１．０〜２．０程度
である。）出願人の実測及びシミユリ−ジョンによると
、例えばクロツタ周波数ｆ＝２ＭＨｚ程度のシフトレジ
スタを実現するためには、ドライバー回路を形成するＴ
ＦＴのＲ８Ｎ、及びＲ８Ｎ３は画素ＴＦＴのＲｏＮ、の
□　以下でなくてはならない。この様な低出力抵抗を実
現するため、本発明は、耐圧が許す限度内においてドラ
イバー回路を構成するＴＰＴのゲート長を極力短かく形
成する。また、第１図におけるサンプルホールド回路１
７．１８．１９を形成するＴＰＴは、シフトレジスター
３を形成するＴＰＴよりも低耐圧でよいため該シフトレ
ジスタ１３を形成するＴＰＴよりもゲート長を更に短か
く形成する。第６図にゲート長しの定義を、第２表に本
発明に採用する各部のＴＰＴ’のゲート長の一例を示す
。第６図において、１４２はゲート電極、１４３はチャ
ネル領域を形成するシリコン薄膜であり、１４４がゲー
ト長を１４５がゲート幅を示す。
第２表 Ｐ形ＴＦＴ及びＮ形ＴＦＴの電流供給能力を高めるため
、チャネル領域を形成するシリコン薄膜の膜厚が該シリ
コン薄膜表面に広がり得る空乏層の幅の最大値より小さ
くなる様にＴＰＴを構成するという手段を共用すれば更
に効果的である。シリコン薄膜によるＰ形ＴＦＴにおけ
る空乏層幅の最大値Ｘｐ□８、Ｎ形ＴＦＴにおける空乏
層幅の最大値Ｘ８□８は、それぞれ次式で与えられる。
Ｘｐ　ｍｍｘ　＝　（２Ｅ　・２φｒｐ）　’　・（ｑ
−Ｎｏ）−”・　・（４） ＸＮｍａｎ　＝　（２ε・２φｒＮ）”　・（Ｑ−ＮＡ
）−”・・・（５） ここで、ｑは単位電荷量、εはシリコン薄膜の誘電率、
φ、Ｐ、φｆＮ　　はそれぞれＰ形、Ｎ形ＴＦＴのフェ
ルミエネルギー、Ｎｆｌ、ＮＡはそれぞれチャネル領域
における等価的なドナー密度、アクセプタ密度である。
尚、等価的なドナー密度及びアクセプタ密度は、当該領
域に存在するドナー及びアクセプタ不純物の密度とドナ
ー及びアクセプタとして働くトラップ密度とから決めら
れる。本発明では、Ｐ形及びＮ形ＴＰＴにおけるチャネ
ル領域のシリコン薄膜の厚さを前記Ｘｐ□。及びχＮ□
、Ｘのいずれの値よりも小さく構成する。第７図に、空
乏層が形成されたＴＰＴの断面構造を示す。同図におい
て、１４６は絶縁基板、１４７はチャネル領域を成すシ
リコン薄膜、１４８．１４９はソース・ドレイン領域を
成すシリコン薄膜、１５０はゲート絶縁膜、１５１はゲ
ート電極であり、Ｘ、、、、Ｘは、それぞれ、シリコン
薄膜の膜厚、シリコン薄膜表面に形成された空乏層の幅
を示している。
以上に述べたそれぞれの手段、即ち、 （１）ドライバー回路の回路形式な相補形ＴＰＴによる
スタティック形のものとすること。
（２）相補形ＴＰＴ集積回路の製造方法及び構造に工夫
を加えること。
（３）Ｐ形及びＮ形ＴＰＴの特性を揃えること。
（４）ＴＰＴの負荷駆動能力を高めること。
によって、アクティブマトリクスパネルにドライバー回
路を内蔵するための基本となる技術が確立される。
次に、上述の基本技術の上に立って、本発明を更に有効
なものとするためのいくつかの手段について説明する。
まず、一番目に、本発明で使用する、アクティブマトリ
クスパネル内のパターンレイアウト上の工夫について述
べる。第８図は、各機能ブロックのレイアウトを説明す
るための、アクティブマトリクスパネルの平面図である
。画像が正像として形成される様にアクティブマトリク
スパネル１６０を見て、天及び（又は）地の方向の周辺
部にソース線ドライバー回路１６１　　（１６２）を形
成し、該ソース線ドライバー回路内で周辺から中心に向
かって順にシフトレジスタ１６３、バッファー１６４、
ビデオ信号バス１６５、サンプルホールド回路１６６を
配置する。また、左及び（又は）右方向の周辺部にはゲ
ート線ドライバー回路１６７（１７０）を形成し、該ゲ
ート線ドライバー内で周辺から中心向かって順にシフト
レジスタ１６８、バッファー１６９を配置する。前記ソ
ース線ドライバー回路１６１　（１６２）及びゲート線
ドライバー回路１６７　（１７０）に接する様にアクテ
ィブマトリクスパネル１６０の中心部に画素マトリクス
１７１を形成し、コーナ部には入出力端子１７２．１７
３．１７４．１７５を配置する。信号の伝送は矢印１７
６〜１８０の方向に行なわれる。以上の様に各機能ブロ
ックをレイアウトすることによって、限られたスペース
を最も有効に活用することが可能となる。
また、前記ソース線ドライバー回路及び（又は）ゲート
線ドライバー回路内において、画素ピッチに等しい（又
は画素ピッチの２倍の）限られたピッチ内にドライバー
回路の単位セルを形成するために、第９図に示す様なパ
ターンレイアウトを使用する。第９図において、１８１
〜１８３は一画素分（又は２画素分）の画素ピッチであ
りその長さはＤである。第８図の様なレイアウトを採用
しつつ、Ｄを周期としてドライバー回路のセルを繰り返
し配置すれば、より一層有効なスペースの活用が可能と
なる。第９図は、ドライバー回路を構成する一部の薄膜
層のパターンレイアウト例を示すものである。同図にお
いて、１８４．１８５はそれぞれ正電源用配線、負電源
用配線、１８６〜１９１はＰ形ＴＦＴのソース・ドレイ
ン及びチャネル部を成すシリコン薄膜、１９２〜１９５
はＮ形ＴＦＴのソース・ドレイン及びチャネル部を成す
シリコン薄膜であり、破線で囲まれた領域１９６．１９
７．１９８にドライバー回路の単位セルが形成される。
各ＴＰＴの素子分離は、同極性、異極性にかかわらず、
シリコン薄膜を島状にエツチングすることによって成さ
れるため、例えば、Ｎ形ＴＦＴ用シリコン薄膜の島１９
２とＰ形ＴＦＴ用シリコン薄膜の島１８７との距離ａと
、Ｐ形ＴＦＴ用シリコン薄膜の二つの島１８７と１８８
との距離すとを略等しくすることが可能となる。本発明
は、この性質を積極的に利用し、Ｐ形ＴＦＴ用の島とＮ
形ＴＦＴの島とを互いちがいに配置することによって、
単位セルが繰り返される方向の集積度を高めている。
本発明は、更に集積度を高めるために、次の様な手段を
併用する。第１０図（ａ）、（ｂ）は、正電源用配ｍ　
ｌ　９９と負電源用配線２００との間に相補形ＴＰＴに
よるインバータを形成する例である。同図において、２
０１．２０２はソース部のコンタクト形成用のスルーホ
ール、２０３はゲート電極である。まず、第１０図（ａ
）の様に、２０８を境界として一つのシリコン薄膜の島
に′Ｐ形領領域２０４Ｎ影領域２０５とを設ける。次に
、第１Ｏ図（ｂ）の様に、スルーホール２０６によって
ドレイン部のコンタクトを形成し、配線２０７によって
インパークの出力を取り出す。
本発明を更に有効にする工夫の二番目は、ソース線ドラ
イバー回路におけるクロックノイズの低減に関するもの
である。第１図に示される様に、ソース線ドライバー回
路１２はビデオ信号バス１４〜１６と、シフトレジスタ
１３を駆動するための少なくとも一対の双対なりロック
ＣＬ及び瓦を伝送するための配線とを備えている。ここ
で、あるビデオ信号バスとＣＬ配線との間に形成される
浮遊容量と、該ビデオ信号バスとτ丁配線との間に形成
される浮遊容量との間に差異があれば、該ビデオ信号に
クロック信号に同期したスパイク状のノイズが重畳され
る結果、アクティブマトリクスパネルの画面にライン状
の表示ムラが生ずる。本発明は、第１１図（ａ）に示す
様に、ＣＬ用配線とＣＬ用配線をツイスト配置すること
によって上述のクロックノイズを低減させる。第１１図
（ａ）はソース線ドライバー回路を示しており、２１０
〜２１３はシフトレジスタの単位セル、２１４，２１５
はサンプルホールド回路、２１６は画素マトリクス、２
１７はビデオ信号バスである。２１８．２１９はそれぞ
れＣＬ配線ＣＬ配線であって、配線の略中夫においてツ
イストされている。この様にすることによって、ＣＬ配
線及びビデオ信号バス間の平均距離と、ＣＬ配線及びビ
デオ信号バス間の平均距離とが略等しくなり、その結果
、ＣＬ配線とビデオ信号バスとの間に付加する浮遊容量
（Ｃｓ＋＋Ｃｓ５）と、ＣＬ配線とビデオ信号バスとの
間に付加する浮遊容量（Ｃｓｉ＋　Ｃ１４）とが略等し
くなる。また、ＣＬとＣＬとは第１１図（ｂ）に示され
る様に、一方の立ち上がりタイミングと他方の立ち下が
りタイミングが略一致する。以上の結果として、ビデオ
信号に重畳されるクロックノイズは大幅に軽減され、画
面上にはきれいな表示が得られる。尚、ＣＬとＣＬとの
ツイスト回数は複数でも差し支えない。
本発明を更に有効にする工夫の三番目は、サンプルホー
ルド回路に対して直列に付加される抵抗の均一化に関す
るものである。第１２図に、第１図の一部を示す。第１
２図において、２３０はソース線ドライバー回路に含ま
れるシフトレジスタ、２３１〜２３３はビデオ信号バス
、２３４〜２３６はサンプルホールド回路、２４０は画
素マトリクスである。３本のビデオ信号バス２３１〜２
３３には、例えば３原色赤（Ｒ）、緑（Ｇ）、青（Ｂ）
に相当する画像信号が伝送され、それらの組み合せは１
水平走査毎に変えられる。該３本のビデオ信号バスには
、低抵抗が要求されるため、配線材料としてアルミ等の
金属層が使用される。一方、経済的観点からみて最も有
効と考えられる第３図（ａ）、（ｂ）の構造を採用する
場合、前記ビデオ信号バスからサンプルホールド回路に
至るまでの配線２３７〜２３９の材料にはゲート電極と
同一の材料、例えば多結晶シリコン薄膜等が使用される
。この場合、多結晶シリコン薄膜のシート抵抗が金属層
に比してかなり高いことと、単に直線で接続すれば配線
２３７，２３８．２３９の長さが等しくならないことと
のために、該配線２３７〜２３９の抵抗が等しくならず
、この配線抵抗の差がライン状の表示ムラを生ゼしぬる
。そこで、本発明は、前記配線２３７．２３８．２３９
の抵抗がすべて等しくなる様に配線パターンを工夫する
。具体的には、配線幅Ｗを一定とし配線長りを等しくす
る、又は、配線２３７〜２３９のそれぞれについてＷを
変える等である６本発明を更に有効にする工夫の四番目
は、ＴＰＴによるドライバー回路の動作速度の遅さを補
う駆動方法に関するものである。第５図に示される様に
ＴＰＴの性能は単結晶シリコンＭＯ５ＦＥＴの性能に比
して劣るため、ＴＰＴよるシフトレジスタの動作速度は
アクティブマトリクスパネルを駆動するのに十分とは言
えない。この動作速度の遅さを補うため、本発明は第１
３図（ａ）に例示する回路構造と同図（ｂ）に例示する
駆動方法を用いる。第１３図（ａ）において、２５０は
ソース線ドライバー回路に含まれる第１のシフトレジス
タであり、スタート信号ＤＸとクロックＣＬ×１及びＣ
ＬＸ　ｌが与えられ、出力信号２５２．２５４、・・・
を出力する。また、２５１はソース線駆動回路に含まれ
る第２のシフトレジスタであり、スタート信号ＤＸとク
ロックＣＬＸ２及びＣＬＸ２が与えられ、出力信号２５
３．２５５、・・を出力する。２６５はビデオ信号■が
与えられるビデオ信号バス、２５６〜２５９はサンプル
ホールド回路、２６１〜２６４はソース線、２６０は画
素マトリクスである。前記ソース線ドライバー回路に入
力される信号■、ＤＸ、ＣＬＸＩ、ＣＬＸ　１、ＣＬＸ
２、ＣＬＸ２及びシフトレジスタ２５０．２５１より出
力される信号２５２〜２５５を第１３図（ｂ）に示す。
第１３図（ａ）のソース線ドライバー回路は２系列のシ
フトレジスり２５０．２５１を具備しており、シフトレ
ジスタ２５０．２５１はそれぞれ略９０６位相のずれた
クロックＣＬｘｌ　　（ＣＬｘｌ）、ＣＬｘ２（ＣＬＸ
２）で駆動される。ソース線ドライバー回路がＮ系列の
シフトレジスタを具備する場合、Ｎ 系統のクロックとその反転クロックで駆動される。ＣＬ
　Ｘ、　ｌ及びＣＬＸ２の周波数をｆとすれ順次出力さ
れ、それぞれのエツジ２６６〜２６９でビデオ信号Ｖを
サンプリングし、ソース線２６１〜２６４にホールドす
る。この結果、周波数ｆのクロックで駆動されるシフト
レジスタを用いて周波数４ｆのサンプリングを実現する
ことが可能となり、Ｔ　ＦＴによるシフトレジスタの動
作速度の遅さを補う有効な手段となる。前記ソース線ド
ライバー回路がＮ系列のシフトレジスタを具備する場合
、周波数ｆのクロックで駆動されるシフトレジスタを用
いて、周波数２Ｎｆのサンプリングを実現することが可
能である。
本発明を更に有効にする工夫の五番口は、ソース線及び
ゲート線ドライバー回路の各出力にテスト手段を設ける
ことである。第１４図に具体例を示す。同図において、
２８０はソース線ドライバー回路に含まれるシフトレジ
スタ、２８１はビデオ信号バス端子、２８２はサンプル
ホールド回路、２８３はソース線ドライバーテスト回路
、２８４．２８５はそれぞれテスト回路２８３の制御端
子、テスト信号出力端子、２８６はソース線である。す
べてのソース線に２８３の様なテスト回路が付加される
。また、２８７はゲート線ドライバー回路に含まれるシ
フトレジスタ、２８８はゲート線ドライバーテスト回路
、２８９．２９０はそれぞれテスト信号入力端子、テス
ト信号出力端子、２９１はゲート線、２９２は画素マト
リクスである。すべてのゲート線に２８８の様なテスト
回路が付加される。前記テスト回路は以下の様に動作す
る。ソース線ドライバー回路のテスト動作中、端子２８
４の制御によりテスト回路２８３をオンさせておく。こ
の状態で、ビデオ信号バス端子２８１に所定のテスト信
号を入力したうえで、シフトレジスタ２８０を走査する
。このとき、テスト出力端子２８５に規格内の信号が時
系列で出力されれば該ソース線ドライバー回路は「良」
と判定され、そうでなければ「不良」と判定される。ゲ
ート線ドライバー回路のテスト時、端子２８９に所定の
テスト信号を入力した状態でシフトレジスタ２８７を走
査する。このとき、テスト出力端子２９０に規格内の信
号が時系列で出力されれば該ゲート線ドライバー回路は
「良」と判定され、そうでなければ「不良」と判定され
る。以上の様にすることによって、従来テストパターン
を表示したうえで目視にて行っていたアクティブマトリ
クスパネルの検査を、電気的にしかも自動で実施するこ
とが可能となる。
本発明を更に有効にする工夫の六番口は、製造プロセス
を追加すること無しに、画素内に保持容量を作り込むこ
とである。第１５図（ａ）、（ｂ）に本発明の画素構造
の具体例を示す。同図（ａ）は等価回路、同図（ｂ）は
断面構造である。同図（ａ）において、３００．３０１
はそれぞれソース線、ゲート線、３０２は画素ＴＦＴ、
３０３は液晶セル、３０４は対向電極端子であり、３０
５が本発明の特徴を成す金属酸化膜半導体キャパシタ（
以下、ＭＯＳキャパシタと略記する。）、３０６が該Ｍ
ＯＳキャパシタ３０５のゲート電極である。また、同図
（ｂ）において、３１０及び３２４は透明な絶縁基板、
３１１〜３１５はシリコン薄膜層、３１６．３１７はゲ
ート絶縁膜、３１８．３１９はゲート電極、３２０は層
間絶縁膜、３２１はソース線を成す配線層、３２２は画
素電極を成す透明導電膜層、３２３は透明導電膜層を含
む対向電極、３２５は液晶である。
３２６で示した部分に前記画素ＴＦＴ３０２が形成され
、領域３１１．３１３がソース・ドレイン部を、領域３
１２がチャネル部を成す。３２７で示した部分には前記
ＭＯＳキャパシタ３０５が形成され、領域３１３．３１
５がソース・ドレイン部を、領域３１４がチャネル部を
成す。第１５図（ｂ）から明らかな様に、ＭＯＳキャパ
シタ３０５は画素ＴＦＴ３０２と全く同一な断面構造を
有し、従って、ＭＯＳキャパシタ３０５を形成するため
に特別な製造プロセスを追加する必要は無い。ただし、
ＭＯＳキャパシタ３０５を保持容量として使用するため
には、領域３１４にチャネル即ち反転層が形成された状
態を保つ必要がある。
この状態を保つために、前記ＭＯＳキャパシタ３０５の
ゲート電極３０６には該ＭＯＳキャパシタがオンする様
な所定の電位を与えておく。所定の電位とは、例えば、
ＭＯＳキャパシタがＮ形の場合には正電源電位、Ｐ形の
場合には負電源電位が適切である。ゲート絶縁膜は通常
非常に薄く形成されるため、以上の様にゲート絶縁膜を
用いて保持キャパシタを構成することによって、従来の
様な層間絶縁膜を用いたものに比較して、単位面積当り
５〜１０倍の保持容量を得ることが可能となり、保持容
量を形成するための面積を節約する上で大変有効である
。このため、アクティブマトリクスパネルの開口率を極
めて高くすることが可能となる。
本発明を更に有効にする工夫の最後は、ドライバー回路
を内蔵したアクティブマトリクスパネルの実装に関する
ものである。第１６図（ａ）、（ｂ）にその具体例を示
す。同図（ａ）は断面構造を示す図であり、３３０はＴ
ＰＴによる画素マトリクスとドライバー回路とが形成さ
れた透明基板、３３１は対向電極が形成された透明基板
、３３４はシール材、３３３は封入された液晶、３３５
は実装基板、３４０は実装基板３３５の開口部、３３８
は金、アルミ等の金属によるワイヤ、３３９は保護部材
である。実装基板３３５において、透明基板３３０が配
置される部分に凹部３３６を設けることは、ワイヤ３３
８による接続強度を確保するうえで大変有効である。ま
た、実装基板の一部又は全部に遮光部材３３７を設け、
透明基板３３１又は透明基板３３０に画素マトリクス部
の周囲を取り囲む様な形状に帯状に遮光部材３３２を設
けることは、アクティブマトリクスパネルの表示装置と
しての外観を改善する意味で大変有効である。第１６図
（ｂ）は、同図（ａ）のアクティブマトリクスパネル及
びその実装構造を平面図にて示したものである。３４１
は画素マトリクス部を示し、点線３４２は実装基板３３
５の開口部を示す。以上の様にすることによって、次の
効果が生ずる。第一に、金属ワイヤ３３８に加わる応力
が均等となるため、接続強度が向上する。
第二に、本発明のアクティブマトリクスパネルを透過形
表示装置として用い背面に光源を設置する場合、上述の
本発明の構造に依れば、画素マトリクス部の周辺から不
要な光が洩れることが防止され、表示装置としての外観
が向上する。
実施例の最後として、本発明の応用例を二つ挙げて説明
する。
応用例の一つは、本発明のアクティブマトリクスパネル
を用いて構成される、ビデオカメラ等の電子ビューファ
インダー（Ｅｌｅｃｔｒｉｃ　Ｖｉｅｗ　Ｆｉｎｄｅｒ
；以下、ＥＶＦと略記する）である。前述した様な多く
の工夫を施すことによって、画素マトリクスの周辺に相
補形ＴＰＴによるドライバー回路を集積化する技術が確
立され、小形、高精細、低消費電力でありかつ信頼性の
高いアクティブマトリクスパネルを安価に得られるよう
になった結果、第１７図に例示する様な構造のＥＶＦが
実現可能となっている。第１７図において、３５０は撮
像装置、３５２は記録装置、３５１はビデオ信号処理回
路で端子３６２には複合映像信号が得られる。３５３が
ＥＶＦｔ’あり、該ＥＶＦ’３５３はクロマ回路、同期
制御回路、液晶パネル駆動信号形成回路、電源回路、バ
ックライト駆動回路を含む駆動回路部３５４と、バック
ライト用光源３５６と、拡散板３５７と、偏光板３５８
及び３６０と、本発明のアクティブマトリクスパネル３
５９と、レンズ３６１を具備して成る。以上の様にする
ことによって、従来のＣＲＴ　（Ｃａｔｈｏｄｅ　Ｒａ
ｙＴｕｂｅ）を用いたＥＶＦになかった次の様な効果が
もたらされる。
（１）カラーフィルターを備えたアクティブマトリクス
パネルを使用することによって、画素ピッチが５０μｍ
以下の極めて高精細なカラーＥＶＦが実現される６しか
も低消費電力化も促進される。
（２）極めて小形・省スペースでしかも極めて軽量なＥ
ＶＦが実現される。
（３）ＥＶＦの形状の自由度が増大し、例えばフラット
ＥＶＦの様な斬新な意匠が可能になる。
もう一つの応用例は、本発明のアクティブマトリクスパ
ネルを液晶ライトバルブとして使用した投写形カラー表
示装置である。
第１８図は、該投写型カラー表示装置の平面図である。
ハロゲンランプ等の投写光源３７０から発した白色光は
、放物ミラー３７１により集光され、熱線カットフィル
ター３７２により赤外域の熱線がカットされ、可視光の
みがグイクロイックミラー系に入射する。まず、青色反
射グイクロイックミラー３７３により、青色光（おおむ
ね５００　［ｎｍ］以下の波長の光）を反射し、その伯
の光（黄色光）を透過する。反射した青色光は、反射ミ
ラー３７４により方向を変え、青色変調液晶ライトバル
ブ３７８に入射する。
青色反射グイクロイックミラー３７３を透過した光は、
緑色反射グイクロイックミラー３７５に入射し、緑色光
（おおむね５００　（ｎｍｌから６００　［ｎｍｌの間
の波長の光）を反射し、その他の光である赤色光（おお
むね６００　（ｎｍ１以上の波長の光）を透過する。反
射した緑色光は、緑色変調液晶ライトバルブ３７９に入
射する。
緑色反射グイクロイックミラー３７５を透過した赤色光
は、反射ミラー３７６．３７７により方向を変え、赤色
変調液晶バルブ３８０に入射する。
青色光、緑色光、赤色光は、それぞれ、青、緑、赤の原
色信号で駆動された、本発明のアクティブマトリクスパ
ネルによる液晶ライトバルブ３７８．３７９．３８０に
よって変調された後、グイクロイックプリズム３８３に
よって合成される。グイクロイックプリズム３８３は、
青反射面３８１と赤反射面３８２とが互いに直交するよ
うに構成されている。こうして合成されたカラー画像は
、投写レンズ３８４によってスラリリーン上に拡大投写
され表示される。以上の様にすることによって、従来の
ＣＲＴによる投写管を用いた投写形カラー表示装置に無
かった次の様な効果がもたらされる。
（１）液晶ライトバルブを、ＣＲＴに比してはるかに小
形かつ高精細に形成することが出来るため前記投写レン
ズ３８４に口径の小さいものを使用することが許される
。このため、投写形カラー表示装置の小形化、軽量化、
低コスト化が実現される。
（２）本発明のアクティブマトリクスパネルは高い開口
率を有するため、小口径の投写レンズを用いても明るい
表示を得ることが出来る。
（３）ＣＲＴによる投写管と異なり、前記グイクロイッ
クミラー及びグイクロイックプリズムによって赤、緑、
青それぞれのライトバルブの光軸を完全に一致させ得る
ため、三色のレジストレーションが大変良好となる。
以上で本発明の詳細な説明を終える。
［発明の効果］ 前述の〔課題を解決するための手段〕並びに［実施例］
に対応させて本発明の詳細な説明する。
まず、本発明を有効なものとする四つの基本技術がもた
らす効果について説明する。
第一に、画素マトリクス部と同一の透明基板上に相補形
ＴＰＴによるゲート線乃至ソース線のドライバー回路を
集積化することによって以下の効果かもた゛らされる。
（１）外付はドライバー集積回路を実装する際の接続ピ
ッチによって、パネルの精細度が制限されることが無（
なる。この結果、本発明を用いることによって、５０Ｌ
Ｌｍ以下の画素ピッチを有する′　液晶パネルが実現可
能となる。
（２）パネルを実装する実装基板の外形寸法が大幅に小
形化され、本発明の液晶パネルを用いた表示装置の小形
・薄形・軽量化が促進される。
（３）ドライバー集積回路を外付けする工程が不要とな
るため、本発明の液晶パネルを用いた表示装置の低コス
ト化が促進される。
（４）ドライバー集積回路の外付けが不要となるため、
本発明の液晶パネルを用いた表示装置の信頼性が向上す
る。
（５）相補形ＴＰＴによってドライバー回路を形成する
ことによって、液晶パネルが本来持っている低電力性と
の相乗効果が発揮され、表示装置全体の低電力化が実現
される。これは、ビデオカメラのＥＶＦや携帯影画像モ
ニターへの応用を可能とするための重要な要素である。
第二に、相補形ＴＦＴを用い、尚且つ、シフトレジスタ
をスタティック形の回路構成とすることによって、低電
力化のみならず動作電圧範囲及び動作周波数範囲を広げ
る効果をもたらす。ＴＰＴは第５図に示される様なオフ
電流の高い特性を有し、更に、オフ電流の温度特性も太
きい。この様なＴＰＴの欠点はシフトレジスタをスタテ
ィック形構成とすることによって補われ、動作電圧範囲
及び動作周波数範囲が拡大される。
第三に、相補形ＴＰＴの構造において、第１の極性のＴ
ＰＴのソース・ドレイン領域に第１の極性の不純物を含
み、第２の極性のＴＰＴのソース・ドレイン領域に第１
の極性の不純物とそれより高濃度の第２の極性の不純物
を含む構造を採用することによって、従来の片極性のＴ
ＰＴの製造工程に単に１回のホト工程を追加することに
よって、安価に、画素マトリクスを含む相補形ＴＰＴ集
積回路が得られる。更に、特性の揃ったＰ形並びにＮ形
ＴＦＴが得られる。
第四に、ドライバー回路を構成するＴＰＴのゲート長を
画素マトリクスを構成するＴＰＴのそれよりも短かく形
成することによって、ドライバー回路の動作速度を向上
させ、尚且つ、各画素における書込み、保持動作を最適
状態に保つことが可能となる。
次に、本発明を更に有効なものとする七つの手段がもた
らす効果について説明する。
第一に、各機能ブロックのパターンレイアウトを、第８
図、第９図、第１０図（ａ）、（ｂ）の様にすることに
よって、特にドライバー回路部の集積度が高められ、画
素ピッチという限定されたピッチ内にドライバー回路の
単位セルを作り込むことが可能になる。
第二に、ソース線ドライバー回路のクロック配線を第１
１図（ａ）の様に配置することによって、ビデオ信号に
混入するクロックノイズを除去し、画面に生ずるライン
状の表示ムラを視認不可能なレベルに抑圧することが可
能となる。
第三に、第１２図に示すサンプルホールド回路に接続さ
れる抵抗を全ソース線に亘って均一化することによって
、全ソース線への表示信号の書き込みレベルを完全に均
一にすることが可能となり、ライン状の表示ムラが除去
される。
第四に、ソース線ドライバー回路を、第１３図（ａ）の
様に構成し、同図（ｂ）の様な方法で駆動することによ
って、周波数ｆのクロックで駆動されるＮ系列のシフト
レジスタを用いて周波数２Ｎｆでビデオ信号をサンプリ
ングすることが可能となる。これによって、必ずしもオ
ン電流の大きさが十分でないＴＰＴを用いて高精細なド
ライバ一回路内蔵アクチイブマトリクスパネルが実現さ
れる。
第五に、第１４図の様にドライバー回路の各出力にテス
ト回路を設けることによって、従来テストパターンを表
示した状態で目視にて行っていたアクティブマトリクス
パネルの検査を、電気的にしかも自動で実施することが
可能となる。
第六に、各画素に第１５図（ａ）、（ｂ）の様な構造の
保持容量を作り込むことによって、製造コストの上昇無
しに、しかも、開口率をほとんど減少させること無しに
、各画素における電荷の保持をより確実なものとするこ
とが可能となる。
第七に、実装構造を、第１６図（ａ）、（ｂ）の様なも
のとすることによって、接続強度及び信頼性を向上させ
得るのみならず、本発明のアクティブマトリクスパネル
にバックライト装置を併用して透過形表示装置を構成す
る場合に画素マトリクス部周辺から不要光が洩れること
を防止出来る。
最後に、本発明を特定の表示システムに応用することに
よって得られる効果について述べる。
第一に、本発明をビデオカメラのＥＶＦに応用すること
によって、従来のＣＲＴを用いたＥＶＦに無かった以下
の効果がもたらされる。
（１）カラーフィルターを備えたアクティブマトリクス
パネルを使用することによって、画素ピッチが５０μｍ
以下の極めて高精細なカラーＥＶＦが実現される。しか
も低消費電力化も促進される。
（２）極めて小形・省スペースでしかも極めて軽量なＥ
ＶＦが実現される。
（３）ＥＶＦの形状の自由度が増大し、例えばフラット
ＥＶＦの様な斬新な意匠が可能になる。
第二に、本発明を投写形カラー表示装置に応用すること
によって、従来のＣＲＴを用いたものに無かった以下の
効果がもたらされる。
（１）液晶ライトバルブを、ＣＲＴに比してはるかに小
形かつ高精細に形成することが出来るため投写レンズに
口径の小さいものを使用することが許される。このため
、投写形カラー表示装置の小形化、軽量化、低コスト化
が実現される。
（２）本発明のアクティブマトリクスパネルは高い開口
率を有するため、小口径の投写レンズを用いても明るい
表示を得ることが出来る。
（３）ＣＲＴによる投写管と異なり、前記グイクロイッ
クミラー及びグイクロイックプリズムによって赤、緑、
青それぞれのライトパルプの光軸を完全に一致させ得る
ため、三色のレジストレーションが大変良好となる。
【図面の簡単な説明】
第１図は、本発明の実施例、即ち、周辺にドライバー回
路を集積化したアクティブマトリクスパネルを示した図
。 第２図（ａ）〜（ｆ）は、第１図におけるドライバー回
路の詳細な構成例を示した図。 第３図（ａ）、（ｂ）は、本発明のアクティブマトリク
スパネルの断面構造を例示した図。 第４図（ａ）〜（ｄ）は、本発明のアクティブマトリク
スパネルの製造方法を例示した図。 第５図は、本発明に関わるＴＰＴの特性例を単結晶シリ
コンＭＯ３ＦＥＴのそれと比較して示した図。 第６図は、本明細書中におけるゲート長、ゲート幅の定
義を示した図。 第７図は、本明細書中における空乏層幅、シリコン薄膜
の膜厚の定義を示した図。 第８図、第９図、第１Ｏ図（ａ）、（ｂ）は、本発明を
更に有効なものとする第一の手段を説明するための図。 第１１図（ａ）、（ｂ）は、本発明を更に有効なものと
する第二の手段を説明するための図。 第１２図は、本発明を更に有効なものとする第三の手段
を説明するための図。 第１３図（ａ）、（ｂ）は、本発明を更に有効なものと
する第四の手段を説明するための図。 第１４図は、本発明を更に有効なものとする第五の手段
を説明するための図。 第１５図（ａ）、（’ｂ）は、本発明を更に有効なもの
とする第六の手段を説明するための図。 第１６図（ａ）、（ｂ）は、本発明を更に有効なものと
する第七の手段を説明するための図。 第１７図は、本発明の第一の応用例を示した図。 第１８図は、本発明の第二の応用例を示した図。 第１９図は、従来技術を説明するための図。 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）第１５図（
久ン 負Ｉ坊　図　　（トラ θ？＋ 第１２図

Claims (5)

    【特許請求の範囲】
  1. （１）複数のゲート線、複数のソース線及び薄膜トラン
    ジスタを備えた画素マトリクスが形成された第一の透明
    基板と該第一の透明基板に対向配置された第二の透明基
    板と該第一及び第二の透明基板間に介設された液晶より
    成るアクティブマトリクスパネルにおいて、 該第一の透明基板上に、シリコン薄膜による相補形薄膜
    トランジスタより成るゲート線ドライバー回路及びシリ
    コン薄膜による相補形薄膜トランジスタより成るソース
    線ドライバー回路の少なくとも一方を具備し、前記画素
    マトリクスを構成する薄膜トランジスタは、前記ゲート
    線ドライバー回路乃至ソース線ドライバー回路を構成す
    るＰ形薄膜トランジスタ及びＮ形薄膜トランジスタのう
    ちの一方と同一の断面構造を有することを特徴とするア
    クティブマトリクスパネル。
  2. （２）前記ゲート線ドライバー回路及び前記ソース線ド
    ライバー回路は相補形薄膜トランジスタによるスタティ
    ックシフトレジスタを含むことを特徴とする請求項１記
    載のアクティブマトリクスパネル。
  3. （３）前記ゲート線ドライバー回路及びソース線ドライ
    バー回路はＰ形及びＮ形の薄膜トランジスタより成り、
    前記Ｐ形薄膜トランジスタはソース領域及びドレイン領
    域にアクセプタ不純物を含み、前記Ｎ形薄膜トランジス
    タはソース領域及びドレイン領域にアクセプタ不純物と
    該アクセプタ不純物よりも高濃度のドナー不純物を含む
    ことを特徴とする請求項１又は請求項２記載のアクティ
    ブマトリクスパネル。
  4. （４）前記ゲート線ドライバー回路及びソース線ドライ
    バー回路はＰ形及びＮ形の薄膜トランジスタより成り、
    前記Ｎ形薄膜トランジスタはソース領域及びドレイン領
    域にドナー不純物を含み、前記Ｐ形薄膜トランジスタは
    ソース領域及びドレイン領域にドナー不純物と該ドナー
    不純物よりも高濃度のアクセプタ不純物を含むことを特
    徴とする請求項１又は請求項２記載のアクティブマトリ
    クスパネル。
  5. （５）前記ゲート線ドライバー回路及びソース線ドライ
    バー回路を構成するＰ形及びＮ形の薄膜トランジスタの
    ゲート長は前記画素マトリクスを構成する薄膜トランジ
    スタのゲート長よりも短かく形成されたことを特徴とす
    る請求項１又は請求項２記載のアクティブマトリクスパ
    ネル。
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