KR20070101408A - 프린트배선판 및 프린트배선판의 제조방법 - Google Patents

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KR20070101408A
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KR
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printed wiring
wiring board
chip capacitor
chip
capacitor
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KR1020077022487A
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야스시 이나가키
모토오 아사이
동동 왕
히데오 야바시
세이지 시라이
Original Assignee
이비덴 가부시키가이샤
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Publication date
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Abstract

프린트배선판(10) 내에 칩콘덴서(20)를 배치하기 때문에, IC칩(90)과 칩콘덴서(20)과의 거리가 짧아져서, 루프인덕턴스를 저감하는 것이 가능하다. 또 두꺼운 코어기판(30) 내에 칩콘덴서(20)를 수용하기 때문에 프린트배선판을 두껍게 하는 경우가 없다.
프린트배선판

Description

프린트배선판 및 프린트배선판의 제조방법{Printed circuit board and method for manufacturing printed circuit board}
본 발명은 IC칩 등의 전자부품을 재치하는 프린트배선판에 관한 것으로서, 특히 콘덴서를 내장하는 프린트배선판 및 그 제조방법에 관한 것이다.
통상, 컴퓨터 내부에 있어서는, 전원과 IC칩 사이의 배선거리가 길고, 이 배선부분의 루프인덕턴스는 상당히 큰 것으로 되어 있다. 이 때문에 고속동작시의 IC구동전압의 변동도 크게 되고, IC의 오동작의 원인이 될 수 있다. 또 전원전압을 안정화시키는 것도 곤란하다. 이 때문에 전원공급의 보조로서, 콘덴서를 프린트배선판의 표면에 실장하고 있다.
즉, 전압변동으로 되는 루프인덕턴스는, 도 72(A)에 도시하는 전원으로부터 프린트배선판(300) 내에 전원선을 개재하여 IC칩(270)의 전원단자(272P)까지의 배선길이 및 IC칩(270)의 어스단자(272E)로부터 전원에서 프린트배선판(300) 내의 어스선을 개재하여 전원까지의 배선 길이에 의존한다. 또 역방향의 전류가 흐르는 배선끼리, 예를 들면 전원선과 어스선과의 거리를 좁히는 것으로 루프인덕턴스를 저감할 수 있다.
이 때문에 도 72(B)에 도시하는 바와 같이, 프린트배선판(300)에 칩콘덴서(298)를 표면실장함으로서,IC칩(270)과 전원공급원이 되는 칩콘덴서(292)를 연결하고 있는 프린트배선판(300) 내의 전원선과 어스선의 배선길이를 짧게 하는 것과 함께, 배선간극을 좁히는 것으로, 루프인덕턴스를 저감하는 일이 행해지고 있다.
그러나, IC구동전압변동의 원인이 되는 전압강하의 크기는 주파수에 의존한다. 이 때문에 IC칩의 구동주파수의 증가에 따라서, 도 72(B)를 참조하여 상술한 바와 같이 칩콘덴서를 표면에 실장시켜도 루프인덕턴스를 저감할 수 없고, IC구동전압의 변동을 충분히 억제하는 것이 어렵게 되었다.
이 때문에 본 발명자는 프린트배선판 내에 칩콘덴서를 수용하는 것에 착상을 가졌다. 콘덴서를 기판에 매립하는 기술로서는 특개평 6-326472호, 특개평 7-263619호, 특개평 10-256429호, 특개평 11-45955호, 특개평11-126978호, 특개평 11-312868호 등이 있다.
특개평 6-326472호에는 그래스에폭시로 이루어지는 수지기판에, 콘덴서를 매립하는 기술이 개시되어 있다. 이 구성에 의해, 전원노이즈를 저감하는 동시에 칩콘덴서를 실장하는 스페이스가 불필요하게 되고, 절연성기판을 소형화할 수 있다. 또 특개평 7-263619호에는 세라믹, 알루미나 등의 기판에 콘덴서를 매립하는 기술이 개시되어 있다. 이 구성에 의해 전원층 및 접지층의 사이에 접속하는 것으로, 배선 길이가 짧아지고, 배선의 인덕턴스를 저감하고 있다.
그러나, 상술한 기술은 IC칩으로부터 콘덴서의 거리를 그다지 짧게 할 수 없고, IC칩의 다른 고주파수 영역에 있어서는, 현재 필요한 정도로 인덕턴스를 저감 하는 것이 불가능하였다. 특히 수지제의 다층빌드업배선판에 있어서는 세라믹으로 이루어지는 콘덴서와, 수지로 이루어지는 코어기판 및 층간수지절연층의 열팽창률이 다르기 때문에, 칩콘덴서의 단자와 바이어홀과의 사이에 단선, 칩콘덴서와 층간수지절연층과의 사이에서 박리, 층간수지절연층에 크랙이 발생하여 장기에 걸친 높은 신뢰성을 달성하는 것이 불가능하였다.
본 발명은 상술한 과제를 해결하기 위한 것으로, 그 목적으로 하는 것은 루프인덕턴스를 저감할 수 있는 것과 함께 높은 신뢰성을 가지는 프린트배선판 및 그 제조방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여, 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
상기 코어기판 내에 콘덴서를 수용시킨 것을 기술적 특징으로 한다.
프린트배선판 내에 칩콘덴서를 배치하기 때문에, IC칩과 칩콘덴서와의 거리가 짧아져서, 루프인덕턴스를 저감하는 것이 가능하다. 또 두꺼운 코어기판 내에 칩콘덴서를 수용하기 때문에 프린트배선판을 두껍게 하는 경우가 없다.
상술한 과제를 해결하기 위하여, 청구항 1은 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
상기 코어기판 내에 콘덴서를 수용시킨 것을 기술적 특징으로 한다.
코어기판 상에 층간수지절연층을 설치하여 상기 층간수지절연층에 바이어홀 혹은 스루홀을 실시하여 도전층인 도체회로를 형성하는 빌드업법에 의하여 형성하는 회로를 의미하고 있다. 그들에는 세미아디티브법, 풀아디티브법의 어느 것인가 를 이용하는 것이 가능하다.
청구항 1에서는 프린트배선판 내에 콘덴서를 배치하기 위하여, IC칩과 콘덴서와의 거리가 짧아지고, 루프인덕턴스를 저감하는 것이 가능하다. 또 두께가 두꺼운 코어기판 내에 콘덴서를 수용하기 때문에, 코어기판 상에 층간수지절연층과 도체회로를 적층하여도 프린트배선판을 두껍게 하는 경우가 없다.
공극에는 수지를 충전시키는 것이 바람직하다. 콘덴서, 코어기판 사이의 공극을 없애는 것에 의하여, 내장된 콘덴서가 거동하는 것이 작아지고, 콘덴서를 기점으로 하는 응력이 발생한다고 하여도, 상기 충전된 수지에 의해 완화할 수 있다. 또 상기 수지에는 콘덴서와 코어기판과의 접착과 마이그레이션을 저하시킨다고 하는 효과도 가진다.
청구항 2는 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에서,
칩콘덴서의 전극의 피복층을 적어도 일부를 노출시켜서 상기 프린트배선판에 수용하고 상기 피복층에서 노출한 전극으로 도금에 의해 상기적 접속을 취한 것을 기술적 특징으로 한다.
청구항 2, 청구항 3에서는 칩콘덴서의 전극의 피복층에서 적어도 일부를 노출시켜서 프린트배선판에 수용하고 피복층에서 노출한 전극으로 도금에 의해 상기적 접속을 취하고 있다. 이 때, 피복층에서 노출한 금속은 주성분이 Cu인 것이 바람직하다. 그 이유로서는 노출한 금속에 도금을 형성한 때의 접속성이 높아지고, 전기특성의 차가 없어 접속저항을 저감하는 것이 가능하기 때문이다.
청구항 4는 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
칩콘덴서의 전극에 금속막을 형성시켜서 상기 프린트배선판에 수용하고, 상기 금속막을 형성시킨 전극으로 도금에 의해 전기적 접속을 취한 것을 기술적 특징으로 한다.
청구항 4, 청구항 5에서는 금속막을 형성한 칩콘덴서의 전극으로 도금에 의해 이루어지는 바이어홀에서 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극은 메타라이즈로 이루어지고 표면에 요철이 있지만, 금속막에 의해 표면이 평활하게 되어 바이어홀을 형성하기 때문에, 전극 상에 피복된 수지에 통공을 형성한 때에, 수지여분이 남지 않고, 바이어홀과 전극과의 접속신뢰성을 높이는 것이 가능하다. 또한 도금이 형성된 전극에, 도금에 의해 바이어홀을 형성하기 때문에 전극과 바이어홀과의 접속성이 높고 히트사이클시험을 실시하여도 전극과 바이어홀 사이의 단선이 생기는 일이 없다.
콘덴서 전극의 금속막에는 동, 니켈, 귀금속의 어느 것인가의 금속이 배설되어 있는 것이 바람직하다. 내장한 콘덴서에 주석과 아연 등의 층은, 바이어홀과의 접속부에 있어서 마이그레이션을 유발하기 쉽기 때문이다. 때문에 마이그레이션의 발생을 방지하는 것도 가능하다.
청구항 6에서는 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서를 이용하기 위하여, 바이어홀을 거쳐 도통을 취하여도 외부전극을 크게 취할 수 있어 얼라이먼트의 허용범위가 넓어지기 때문에 접속불량이 없어진다.
청구항 7에서는 매트릭스 형상으로 전극이 형성된 칩콘덴서를 이용하기 때문에, 큰　크기의 칩콘덴서를 코어기판에 수용하는 것이 용이하게 된다. 또한 여러 가지의 열이력 등을 거쳐도 프린트배선판에 휘어짐이 발생하기 어렵게 된다.
청구항 8에서는 콘덴서로서 다수개 취득 용의 칩콘덴서를 복수개 연결시켜서 이용하는 즉, 큰　크기의 칩콘덴서를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또한 여러 가지의 열이력 등을 거쳐도 프린트배선판에 휘어짐이 발생하기 어렵게 된다.
청구항 9는 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
상기 코어기판 내에 콘덴서를 수용하는 동시에 상기 프린트배선판의 표면에 콘덴서를 실장한 것을 기술적 특징으로 한다.
청구항 9에서는 기판 내에 수용한 콘덴서에 더하여 표면에 콘덴서를 배설하고 있다. 프린트배선판 내에 콘덴서가 수용되어 있기 때문에, IC칩과 콘덴서와의 거리가 짧아지고, 루프인덕턴스를 저감하여 순식간에 전원을 공급하는 것이 가능한 한편, 프린트배선판의 표면에도 콘덴서가 배설되어 있기 때문에, 대용량의 콘덴서를 설치하는 것이 가능하고, IC칩에 대전력을 용이하게 공급하는 것이 가능하게 된다
청구항 10에서는 표면의 콘덴서의 정전용량은, 내층의 콘덴서의 정전용량 이상이기 때문에, 고주파 영역에 있어서 전원공급의 부족 없이 소망의 IC칩의 동작을 확보할 수 있다.
청구항 11에서는, 표면의 콘덴서의 인덕턴스는 내층의 콘덴서의 인덕턴스 이상이기 때문에 고주파 영역에 있어서 전원공급의 부족 없이 소망의 IC칩의 동작을 확보할 수 있다.
또 칩콘덴서의 표면에 조화처리를 실시하는 것도 가능하다. 이것에 의해 세라믹으로 이루어지는 칩콘덴서와 수지로 이루어지는 접착층, 층간수지절연층의 밀착성이 높고 히트사이클시험을 실시하여도 경계면에서의 접착층, 층간수지절연층의 박리가 발생하는 일이 없다.
청구항 12의 프린트배선판의 내장용 콘덴서는, 칩콘덴서의 메탈라이즈 전극의 표면에 동도금막을 피복한 것을 기술적 특징으로 한다.
청구항 12에서는 칩콘덴서의 전극에 금속막으로 형성하여 표면을 평활로 하고 있기 때문에, 프린트배선판 내에 수용되어 전극 상에 피복된 수지에 통공을 형성한 때에 수지여분이 남지 않기 때문에 바이어홀과 전극과의 접속신뢰성을 높이는 것이 가능하다.
[실시예]
(제 1 실시형태)
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
먼저, 본 발명의 제 1 실시형태에 관계하는 프린트배선판의 구성에 대하여, 도 7, 도 8을 참조하여 설명한다. 도 7은 프린트배선판(10)의 단면을 도시하고, 도 8은 도 7에 도시하는 프린트배선판(10)에 IC칩(90)을 탑재하여, 도터보드(95)측으로 설치한 상태를 도시하고 있다.
도 7에 도시하는 바와 같이 프린트배선판(10)은, 복수개의 칩콘덴서(20)를 수용하는 코어기판(30)과, 빌드업배선층(80A,80B)으로 이루어진다.
빌드업배선층(80A), 빌드업배선층(80B)은 층간수지절연층(50,150)으로 이루어진다. 층간수지절연층(50)에는 바이어홀(160) 및 도체회로(158)가 형성되고, 층간수지절연층(150)에는 바이어홀(161) 및 도체회로(159)가 형성되어 있다. 층간수지절연층(150)의 상에는 솔더레지스트층(70)이 배설되어 있다.
칩콘덴서(20)는 도 17(A)에 도시하는 바와 같이, 제 1 전극(21)과 제 2 전극(22)과, 제 1, 제 2 전극에 끼워진 유전체(23)로 이루어지고, 유전체(23)에는 제 1 전극(21)에 접속된 제 1 도전막(24)과, 제 2 전극(22)측에 접속된 제 2 도전막(25)이 복수매 서로 마주보게 배치되어 있다.
도 8에 도시하는 바와 같이, 상측의 빌드업배선층(80A)의 바이어홀(161)에는, IC칩(90)의 패드(92)로 접속하기 위하여 납땜범프(76U)가 형성되어 있다. 한편 하측의 빌드업배선층(80B)의 바이어홀(161)에는, 도터보드(95)의 패드(94)로 접속하기 위하여 납땜범프(76D)가 형성되어있다. 또 코어기판(30)에는 스루홀(46)이 형성되어 있다.
본 실시형태의 프린트배선판(10)에서는, 넓게 오목부(32)를 형성하고 있기 때문에, 스폿페이싱(SPOT FACING)가공의 정밀도가 낮아도 확실하게, 복수개의 칩콘덴서(20)를, 기판에 배설하는 것이 가능하게 된다. 오목부(32) 내에 밀집시켜 칩콘덴서(20)를 배치할 수 있기 때문에, 콘덴서의 실장밀도를 높이는 것이 가능하다. 또 오목부(32) 내의 복수개의 칩콘덴서(20)의 높이를 맞추고 있기 때문에, 후술하 는 바와 같이 코어기판 상에 형성하는 수지층을 균일한 두께로 할 수 있어 바이어홀의 형성이 안정하다. 따라서 코어기판(30) 상에 층간수지절연층(50,150) 및 도체회로(158,159)를 적절하게 형성하는 것이 가능하기 때문에, 프린트배선판(10)의 불량품 발생률을 저하시킬 수 있다.
코어기판으로서는 수지로 이루어진 것을 이용한다. 예를 들면 그래스에폭시수지함침기재, 페놀수지함침기재 등의 일반적인 프린트배선판으로 이용되는 수지재료를 이용하는 것이 가능하다. 그러나 코어기판을 세라믹이나 AIN 등의 기판을 이용하는 것은 불가능하였다. 상기 기판은 외형가공성이 나쁘고, 콘덴서를 수용하는 것이 불가능한 경우가 있고, 수지로 충전시켜도 공극이 생겨 버리기 때문이다.
또한 칩콘덴서(20) 사이에 수지층(36)을 충전하기 때문에, 오목부(32) 내의 정확한 위치에 배치된 칩콘덴서(20)를 위치결정하여 고정하는 것이 가능하다. 또 콘덴서와 바이어홀과의 접속부에 있어서 마이그레이션을 방지할 수 있다.
여기에서 수지층(36) 및 칩콘덴서(20) 하부의 접착재료(34)의 열팽창률을 코어기판(30) 및 수지절연층(40)보다도 작게 즉, 세라믹으로 이루어지는 칩콘덴서(220)에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에 있어서, 코어기판(30) 및 수지절연층(40)과 칩콘덴서(20)와의 사이에 열팽창률차에서 내응력이 발생하여도, 코어기판(30) 및 수지절연층(40)에 크랙, 박리 등이 생기기 어려워, 높은 신뢰성을 달성할 수 있다.
또, 칩콘덴서(20) 사이의 수지층(36)에 스루홀(46)을 형성하고 있기 때문에, 세라믹으로 이루어지는 칩콘덴서(20)를 신호선이 통과하지 않기 때문에, 고 유전체 에 의한 인피던스 불연속에 의한 반사 및 고유전체 통과에 의한 전송운반 지연이 발생하지 않는다. 콘덴서의 하부에도 배선을 실시시키기 때문에, 배선, 핀 등의 외부단자의 자유도도 증가하여 고밀도화, 소형화된다.
칩콘덴서(20)는 도 17(A)에 도시하는 바와 같이, 제 1 전극(21) 및 제 2 전극(22)을 구성하는 금속층(26)의 표면에 동도금막(29)을 피복하고 있다. 도금막의 피복은 전해도금, 무전해도금 등의 도금으로 형성되어 있다. 그리고 도 7에 도시하는 바와 같이 동도금막(29)을 피복한 제 1, 제 2 전극(21, 22)에 동도금으로 이루어지는 바이어홀(60)로 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극(21, 22)은, 메탈라이즈로 이루어지는 표면에 요철이 있다. 이 때문에 금속층(26)을 노출한 상태에서 이용하면, 후술하는 수지절연층(40)에 개구(48)를 천공설치하는 공정에 있어서, 상기 요철에 수지가 남는 경우가 있다. 이 때에는 상기 수지여분에 의해 제 1, 제 2 전극(21, 22)과 바이어홀(60)과의 접속불량이 발생하는 경우가 있다. 이에 대하여 본 실시형태에서는 동도금막(29)에 의해 제 1, 제 2 전극(21,22)의 표면이 평활하게 되고, 전극 상에 피복된 수지절연층(40)에 개구(48)를 천설하는 때에 수지여분이 남지 않고, 바이어홀(60)을 형성한 때의 전극(21,22)과의 접속신뢰성을 높일 수 있다.
또한 동도금막(29)이 형성된 전극(21,22)에, 도금에 의해 바이어홀(60)을 형성하기 때문에, 전극(21,22)과 바이어홀(60)과의 접속성이 높고, 히트사이클시험을 실시하여도 전극(21,22)과 바이어홀(60)과의 사이에서 단선이 생기는 일이 없다.
또한 상기 동도금막(29)은 칩콘덴서의 제조단계에서 금속층(26)의 표면에 피 복된 니켈/주석층을, 프린트배선판으로의 탑재 단계에서 박리한 후 설치한다. 그 대신에 칩콘덴서(20)의 제조단계에서 금속층(26)의 상에 직접 동도금막(29)을 피복하는 것도 가능하다. 즉, 본 실시형태에서는 레이저에서 전극의 동도금막(29)으로 이르는 개구를 설치한 후, 데스미어 처리 등을 행하고, 바이어홀을 동도금에 의해 형성한다. 따라서 동도금막(29)의 표면에 산화막이 형성되어 있어도, 상기 레이저 및 데스미어 처리로 산화막을 제거할 수 있기 때문에, 적정하게 접속을 취할 수 있다.
또한 도 17(B)에 도시하는 바와 같이 콘덴서(20)의 제 1 전극(21), 제 2 전극(22)의 피복(28)의 일부를 제거하여 이용하는 것도 가능하다. 제 1 전극(21), 제 2 전극(22)을 노출시키는 것으로 도금으로 이루어진 바이어홀과의 접속성을 높이는 것이 가능하기 때문이다.
또한 칩콘덴서(20)의 세라믹으로 이루어진 유전체(23)의 표면에는 조화층(23α)을 설치하여도 좋다. 이 때문에, 세라믹으로 이루어진 칩콘덴서(20)와 수지로 이루어지는 수지절연층(40)과의 밀착성이 높고, 히트사이클시험을 실시하여도 경계면에서의 수지절연층(40)의 박리가 발생하는 경우가 없다. 이 조화층(23α)은, 소성 후에 칩콘덴서(20)의 표면을 연마하는 것에 의해, 또 소성 전에 조화처리를 실시하는 것에 의해 형성할 수 있다. 또한 본 실시형태에서는 콘덴서의 표면에 조화처리를 실시하여 수지와의 밀착성을 높였지만, 그 대신에 콘덴서의 표면에 실란커플링 처리를 실시하는 것도 가능하다.
계속해서 도 7을 참조하여 상술한 프린트배선판의 제조방법에 대하여, 도 1 ∼ 도 7을 참조하여 설명한다.
(1) 우선, 절연수지기판으로 이루어진 코어기판(30)을 출발재료로 한다 (도 1(A) 참조). 다음에 코어기판(30)의 한쪽 면에, 스폿페이싱 가공으로 콘덴서 배설용의 오목부(32)를 형성한다 (도 1(B) 참조). 이 때 오목부(32)는 복수개의 콘덴서를 배설할 수 있는 영역보다도, 넓고 크게 형성한다. 이것에 의해 복수개의 콘덴서를 코어기판(30)으로 확실히 배설할 수 있다.
(2) 그 후, 오목부(32)에 인쇄기를 이용하여 접착재료(34)를 도포한다 (도 1(C) 참조). 이 때 도포 이외에도 포팅 등을 하여도 좋다. 접착재료(34)는 열팽창률이 코어기판(30) 및 수지절연층(40) 보다도 작은 것을 이용한다. 다음에 오목부(32)에 복수개의 세라믹으로 이루어지는 칩콘덴서(20)(도 17 참조)를 접착재료(34) 상에 재치한다 (도 1(D) 참조). 여기에서 후술하는 바와 같이 저부가 평활한 오목부(32)에 복수개의 칩콘덴서(20)를 배설하는 것에 의해, 복수개의 칩콘덴서(20)의 높이를 맞추기 때문에, 코어기판(30)을 평활하게 하는 것이 가능하다. 또 오목부(32)은 넓게 형성되어 있기 때문에 칩콘덴서(20)의 위치 결정을 정확하게 할 수 있고, 또 고밀도로 배치하는 것이 가능하다.
(3)그리고,복수개의 칩콘덴서(20)의 상면이 같은 높이가 되도록, 칩콘덴서(20)의 상면을 누르거나 혹은 두드려서 높이를 맞춘다 (도 2(A) 참조). 이 공정에 의해 오목부(32) 내에 복수개의 칩콘덴서(20)를 배설한 때에, 복수개의 칩콘덴서(20)의 크기에 분산이 있어도, 높이를 완전하게 맞추는 것이 가능하여 코어기판(30)을 평활히 할 수 있다.
(4) 그 후, 오목부(32) 내의 칩콘덴서(20) 사이에, 열경화성수지를 충전하고, 가열,경화하여 수지층(36)을 형성한다 (도 2(B) 참조). 이때, 열경화성수지로서는 에폭시, 페놀, 폴리이미드, 트리아딘이 좋다. 이것에 의해 오목부(32) 내의 칩콘덴서(20)를 고정하는 것이 가능하다. 수지층(36)은, 열팽창률이 코어기판(30) 및 수지절연층(40)보다도 작은 것을 이용한다.
이 이외에도 열가소성수지 등의 수지를 이용하여도 좋다. 또 수지 중에 열팽창률을 정합시키기 위하여, 필러를 함침시켜도 좋다. 그 필러의 예로서는 무기필러, 세라믹필러, 금속필러 등이 있다.
(5) 또한 위에서 후술하는 에폭시계수지로 이루어지는 수지를 인쇄기를 이용해 도포하여 수지절연층(40)을 형성한다 (도 2(C) 참조). 또한 수지를 도포하는 대신에 수지필름을 붙여도 좋다.
그 이외에는 열경화성수지, 열가소성수지, 감광성수지, 열경화성수지와 열가소성수지의 복합체, 감광성수지와 열가소성수지의 복합체 등의 수지를 1 종 이상 이용하는 것이 가능하다. 그들을 2 층 구성으로 하여도 좋다.
(6) 다음에, 레이저에 의해 수지절연층(40)에 바이어홀용 개구(48)를 형성한다 (도 2(D) 참조). 그 후, 데스미어 처리를 행한다. 레이저 대신에 노광·현상 처리를 이용하는 것도 가능하다. 그리고 수지층(36)에 드릴 또는 레이저에 의해 스루홀용의 통공(46α)을 형성하고, 가열경화한다 (도 3(A) 참조). 과망간산 등의 약액과 프라즈마처리에 의한 데스미어처리를 행하여도 좋다.
(7) 그 후, 무전해동도금에 의해 동도금막(52)을 수지절연층(40)의 표면에 형성한다 (도 3(B) 참조). 무전해도금 대신에 Ni - Cu금속을 타켓으로 한 스패터링을 행하여, Ni - Cu금속층을 설치하는 것이 가능하고, 경우에 따라서는 스패터로 형성한 후에 무전해도금막을 형성시켜도 좋다.
(8) 다음에 동도금막(52)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(54)를 형성한다. 그리고 전해도금액에 코어기판(30)을 침지하고, 동도금막(52)을 개재하여 전류를 흘리고, 전해도금막(56)을 석출시킨다 (도 3(C) 참조).
(9) 이어서 도금레지스트(54)를 5 % NaOH로 박리 제거한 후, 그 도금레지스트(54) 하의 동도금막(52)을 유산과 과산화수소의 혼합액으로 에칭처리하여 용해제거하고, 동도금막(52)과 전해동도금막(56)으로 이루어진 도체회로(58)(바이어홀(60)을 포함한다) 및 스루홀(46)을 형성한다. 여기에서 스루홀(46)을 형성하는 것에 의해, 칩콘덴서(20)를 신호선이 통과하지 않기 때문에, 고 유전체에 의한 인피던스 불연속에 의한 반사 및 고유전체 통과에 의한 전송운반 지연이 발생하지 않게 된다.
다음에, 기판의 양면에 에칭액을 스프레이로 뿜어서, 도체회로(58)의 표면과 스루홀(46)의 랜드 표면을 에칭하는 것에 의해, 도체회로(58)의 전표면에 조화면(58α)을 형성한다 (도 3(D) 참조).
(10)그 후,스루홀(46) 내에 에폭시계수지를 주성분으로 하는 수지충전제(62)를 충전하고, 건조한다 (도 4(A) 참조). 열경화성수지, 열가소성수지, 자외경화성수지 등을 이용하는 것이 가능하다. 그 중에서도 열경화성수지를 이용하는 것이 바 람직하다. 스루홀 내에 충전하는 때, 취급이 용이하기 때문이다.
(11) 상기 공정을 거친 기판의 양면에, 두께 50 ㎛ 의 열경화형에폭시계수지시트를 온도 50 ∼ 150 °C 까지 승온하면서 압력 5 ㎏/㎠ 으로 진공압착 라미네이트하고, 에폭시계수지로 이루어지는 층간수지절연층(50)을 설치한다 (도 4(B) 참조). 진공압착시의 진공도는 10 ㎜Hg 이다. 에폭시계수지 대신에 오레핀계수지를 이용할 수도 있다.
(12) 다음에 파장 10.4 ㎛ 의 CO2 가스레이저로 빔경 5 ㎜, 톱핫 모우드, 펄스폭 5.0 μ초, 마스크의 구멍경 0.5 ㎜, 3 쇼트의 조건에서 층간수지절연층(50)에 직경 80 ㎛의 바이어홀용 개구(148)를 설치한다 (도 4(C) 참조). 이후 산소프라즈마를 이용하여 데스미어 처리를 행한다.
(13) 다음에 일본진공기술주식회사제의 SV-4540 을 이용하여 프라즈마처리를 행하여, 층간수지절연층(50)의 표면을 조화하고, 조화면(50α)을 형성한다 (도 4(D) 참조). 이 때, 불활성가스로서는 아르곤가스를 사용하고, 전력 200 W, 가스압 0.6 Pa, 온도 70 °C 의 조건으로, 2 분간 프라즈마처리를 실시한다. 산 혹은 산화제에 의하여 조화처리를 실시하여도 좋다. 또 조화층은 0.1 ∼ 5 ㎛ 이 바람직하다.
(14) 다음에, 같은 장치를 이용하여, 내부의 아르곤가스를 교환한 후, Ni - Cu합금을 타켓으로 한 스패터링을 기압 0.6 Pa, 온도 80 °C, 전력 200 W, 시간 5 분간의 조건에서 행하고, Ni - Cu합금(152)을 층간수지절연층(50)의 표면에 형성한 다. 이 때, 형성된 Ni - Cu합금층(152)의 두께는 0.2 ㎛ 이다 (도 5(A) 참조). 무전해도금 등의 도금막 혹은 스패터 상에 도금막을 실시하여도 좋다.
(15) 상기 처리를 마친 기판(30)의 양면에 시판의 감광성드라이필름을 붙이고 포토마스크필름을 재치하여 100 mJ/㎠ 으로 노광한 후, 0.8 % 탄산나트륨으로 현상처리하여 두께 15 ㎛ 의 도금레지스트(154)를 설치한다. 다음에 이하의 조건으로 전해도금을 실시하여 두께 15 ㎛ 의 전해도금막(156)을 형성한다 (도 5(B) 참조). 또한 이 전해도금막(156)에 의해, 후술하는 공정에서 도체회로(158)로 되는 부분의 두께부 및 바이어홀(160)로 이루어지는 부분의 도금충전 등이 행해지게 된다. 또한 전해도금수용액 중의 첨가제는 어트텍재팬사제의 카파라시드HL이다.
[전해도금수용액]
유산 2.24 ㏖/l
유산동 0.26 ㏖/l
첨가제 19.5 ㎖/l
(어트텍재팬제, 카파라시드HL)
[전해도금조건]
전류밀도 1 A/d㎡
시간 65 분
온도 22 ± 2 °C
(16) 도금레지스트(154)를 5% NaOH로 박리 제거한 후, 그 도금레지스트 하의 Ni - Cu합금층(152)을 초산 및 유산과 과산화수소의 혼합액을 이용해 에칭으로 용 해제거하고, Ni - Cu합금층(152)과 전해도금막(156)으로 이루어지는 두께 16 ㎛ 의 도체회로(158) 및 바이어홀(160)을 형성한다 (도 5(C) 참조).
(17) 이어서, 상기 (11) ∼ (16)의 공정을 반복하는 것에 의해, 또한 상층의 층간수지절연층(150) 및 도체회로(159)(바이어홀(161)을 포함한다)를 형성한다 (도 5(D) 참조).
(18) 다음에 디에틸렌그리콜디메틸에텔(DMDG)에 60 중량 % 의 농도로 되도록 용해시킨 크레졸노볼락형 에폭시수지(일본화약제)의 에폭시기 50 % 를 아크릴화한 감광성 부여의 오리고머(분자량 4000) 46.67 중량부, 메틸에틸케톤에 용해시킨 80 중량 % 의 비스페놀 A형 에폭시수지(유화셀사제, 상품명;에피코트1001) 15 중량부, 이미다졸경화제(사국화성제, 상품명; 2E4MZ-CN)1.6 중량부, 감광성모노머인 다관능아크릴모노머(공영화학사제, 상품명;R604)3중량부, 같은 다가아크릴모너머(공영사화약제, 상품명;DPE6A) 1.5 중량부, 분산계소포제(산놉코사제, 상품명;S-65) 0.71 중량부를 용기로 취하고, 교반, 혼합하여 혼합조성물을 조정하고, 이 혼합조성물에 대하여 광중량개시제로서 벤조페논(관동화학제) 2.0 중량부, 광증감제로서의 미히라케톤(관동화학제) 0.2 중량부를 첨가하여, 점도를 25 °C 에서 2.0 Pa·s 로 조정한 솔더레지스트조성물(유기수지절연재료)을 얻는다.
또한, 점도측정은 B형 점도계(동경계기사제, DVL-B형)로 60 rpm 의 경우는 로터 No.4, 6 rpm 의 경우는 로터 No.3에 따랐다.
(19) 다음에, 기판(30)의 양면에 상기 솔더레지스트조성물을 20 ㎛ 의 두께로 도포하고, 70 °C 로 20 분간, 70 °C 로 30 분간의 조건으로 건조처리를 한 후, 솔더레지스트 개구부의 패턴이 그려진 두께 5 ㎜ 의 포토마스크를 솔더레지스트층(70)에 밀착시켜서 1000 mJ/㎠ 의 자외선으로 노광하여, DMTG용액으로 현상처리하고, 200 ㎛ 의 직경의 개구(71U, 71D)를 형성한다 (도 6(A) 참조). 또 LPSR 등의 시판의 솔더레지스트를 이용하여도 좋다.
(20) 다음에, 솔더레지스트층(유기수지절연층(70))을 형성한 기판을, 염화니켈(2.31×10-1㏖/1), 차아인산나트륨(2.8×10-1㏖/1), 구연산나트륨(1.6×10-1㏖/1)을 포함하는 pH = 4.5 의 무전해니켈도금액에 20 분간 침지하여, 개구부(71U,71D)에 두께 5 ㎛ 의 니켈도금층(72)을 형성한다. 또한, 그 기판을 시안화금칼륨(7.6×10-3㏖/1),염화암모늄(1.9×10-1㏖/1),구연산나트륨(1.2×10-1㏖/1), 차아인산나트륨(1.7×10-1㏖/1)을 포함하는 무전해금도금액에 80 °C 의 조건에서 7.5 분간 침지하고, 니켈도금층(72) 상에 두께 0.03 ㎛ 의 금도금층(74)을 형성하는 것으로, 바이어홀(161) 및 도체회로(159)에 납땜페이스트(75)를 형성한다 (도 6(B) 참조).
(21) 이 후, 솔더레지스트층(70)의 개구부(71U,71D)에, 납땜페이스트를 인쇄하여, 200 °C 로 리프로하는 것에 의해, 납땜범프(납땜체)(76U,76D)를 형성한다. 이것에 의해 납땜범프(76U,76D)를 가지는 프린트배선판(10)을 얻을 수 있다 (도 7 참조).
다음에 앞에서 말한 공정으로 완성한 프린트배선판(10)으로의 IC칩(90)의 재치 및 도터보드(95)로의 설치에 대하여, 도 8을 참조하여 설명한다. 완성한 프린트 배선판(10)의 납땜범프(76U)에 IC칩(90)의 납땜범프(92)가 대응하도록, IC칩(90)을 재치하고, 리프로를 행하는 것으로 IC칩(90)의 설치를 행한다. 마찬가지로 프린트배선판(10)의 납땜범프(76D)에 도터보드(95)의 패드(94)가 대응하도록 리프로하는 것으로, 도터보드(95)로 프린트배선판(10)을 설치한다.
앞에서 말한 수지필름에는 난용성수지, 가용성입자, 경화제, 그 외의 성분이 함유되어 있다. 각각에 대하여 이하에 설명한다.
본 발명의 제조방법에 있어서 사용하는 수지필름은 산 또는 산화제에 가용성의 입자(이하, 가용성입자라고 한다)가 산 또는 산화제에 난용성의 수지(이하, 난용성수지라고 한다) 중에 분산한 것이다.
또한 본 발명에서 사용하는 「난용성」「가용성」이라고 하는 말은, 동일의 산 또는 산화제로 이루어지는 용액에 동일시간 침지한 경우에, 상대적으로 용해속도가 빠른 것을 편의상 「가용성」이라고 칭하고, 상대적으로 용해속도가 느린 것을 편의상 「난용성」이라고 칭한다.
예를 들면 상기 가용성입자로서는 산 또는 산화제에 가용성의 수지입자(이하, 가용성수지입자), 산 또는 산화제에 가용성의 무기입자(이하, 가용성무기입자), 산 또는 산화제에 가용성의 금속입자(이하, 가용성금속입자) 등을 들 수 있다.
이들의 가용성입자는 독립적으로 이용하여도 좋고, 2 종류 이상 겸용하여도 좋다.
상기 가용성입자의 형상은 특히 한정되지 않고, 구상, 파쇄상 등을 들 수 있다. 또 상기 가용성입자의 형상은 같은 형상으로 하는 것이 바람직하다. 균일한 조 도의 요철을 가지는 조화면을 형성하는 것이 가능하기 때문이다.
상기 가용성입자의 평균입경으로서는 0.1 ∼ 10 ㎛ 가 바람직하다. 이 입경 범위에 있으면 2종류 이상의 다른 입경의 것을 함유하여도 좋다. 즉, 평균입경이 0.1 ∼ 0.5 ㎛ 의 가용성입자와 평균입경이 1 ∼ 3 ㎛의 가용성입자를 함유하는 등이다. 이것에 의해 보다 복잡한 조화면을 형성하는 것이 가능하고, 도체회로와의 밀착성에도 뛰어나다. 또한 본 발명에 있어서 가용성입자의 입경은 가용성입자의 가장 긴 부분의 길이이다.
상기 가용성수지입자로서는 열경화성수지, 열가소성수지 등으로 이루어지는 것을 들 수 있고, 산 또는 산화제로 이루어지는 용액에 침적한 경우에, 상기 난용성수지 보다도 용해속도가 빠른 것이라면 특히 한정되지 않는다.
상기 가용성수지입자의 구체적 예로서는 예를 들면 에폭시수지, 페놀수지, 폴리이미드수지, 폴리페니렌수지, 폴리오레핀수지, 불소수지 등으로 이루어지는 것을 들 수 있고, 이들의 수지의 일종으로 이루어지는 것이라도 좋고, 2 종 이상의 수지의 혼합물로 이루어지는 것이어도 좋다.
또 상기 가용성수지입자로서는 고무로 이루어지는 수지입자를 이용하는 것도 가능하다. 상기 고무로서는 예를 들면 폴리부타디엔고무, 에폭시변성, 우레탄변성, (메타)아크리로니트릴변성 등의 각종 변성폴리부타디엔고무, 카복실기를 함유한 (메타)아크리로니트릴·부다디엔고무 등을 들 수 있다.
이들의 고무를 사용하는 것에 의해, 가용성수지입자가 산 혹은 산화제에 용해하기 쉽게 된다. 결국, 산을 이용하여 가용성수지입자를 용해하는 때에는, 강산 이외의 산이라도 용해할 수 있고, 산화제를 이용하여 가용성수지입자를 용해하는 때에는, 비교적 산화력이 약한 과망간산염이라도 용해할 수 있다. 또 크롬 산을 이용한 경우에도, 저농도로 용해하는 것이 가능하다. 그 때문에 산과 산화제가 수지표면에 잔류하는 경우가 없고, 후술하는 바와 같이 조화면 형성 후, 염화팔라디움 등의 촉매를 부여하는 때에, 촉매가 부여되지 않거나 촉매가 산화되거나 하는 경우가 없다.
상기 가용성무기입자로서는 예를 들면 알루미늄화합물, 칼슘화합물, 칼륨화합물, 마그네슘화합물 및 규소화합물로 이루어지는 군에서 선택되는 적어도 한 종류로 이루어지는 입자 등을 들 수 있다.
상기 알미늄화합물로서는 예를 들면 알루미나, 수산화알루미늄 등을 들 수 있고, 상기 칼슘화합물로서는 예를 들면 탄산칼슘, 수산화칼슘 등을 들 수 있고, 상기 칼륨화합물로서는 탄산칼륨 등을 들 수 있고, 상기 마그네슘화합물로서는 마그네시아, 도로마이트, 염기성탄산마그네슘 등을 들 수 있고, 상기 규소화합물로서는 실리카, 제오라이트 등을 들 수 있다. 이들은 독립적으로 이용하여도 좋고, 2 종류 이상 겸용하여도 좋다.
상기 가용성금속입자로서는 예를 들면 동, 니켈, 철, 아연, 납, 금, 은, 알루미늄, 마그네슘, 칼륨 및 규소로 이루어지는 군에서 선택되는 적어도 한 종류로 이루어지는 입자 등을 들 수 있다. 또 이들의 가용성금속입자는 절연성을 확보하기 위하여, 표층이 수지 등에 의해 피복되어 있어도 좋다.
상기 가용성입자를 2 종류 이상 혼합하여 이용하는 경우, 혼합하는 2 종류의 가용성입자의 편성으로서는 수지입자와 무기입자와의 편성이 바람직하다. 양자 모두 도전성이 낮기 때문에 수지필름의 절연성을 확보하는 것이 가능한 것과 함께, 난용성수지와의 사이에서 열팽창의 조정을 도모하기 쉽고, 수지필름으로 이루어지는 층간수지절연층에 크랙이 발생하지 않고, 층간수지절연층과 도체회로와의 사이에서 박리가 발생하지 않기 때문이다.
상기 난용성수지로서는 층간수지절연층에 산 또는 산화제를 이용하여 조화면을 형성하는 때에, 조화면의 형상을 유지할 수 있는 것이라면 특히 한정되지 않고, 예를 들면, 열경화성수지, 열가소성수지, 이들의 복합체 등을 들 수 있다. 또 이들의 수지에 감광성을 부여한 감광성수지이어도 좋다. 감광성수지를 이용하는 것에 의해 층간수지절연층에 노광, 현상처리를 이용하여 바이어홀용 개구를 형성할 수 있다.
이들 중에는, 열경화성수지를 함유하고 있는 것이 바람직하다. 그것에 의해 도금액 혹은 여러 가지의 가열처리에 의해서도 조화면의 형상을 유지하는 것이 가능하기 때문이다.
상기 난용성수지의 구체적인 예로서는 예를 들면 에폭시수지, 페놀수지, 페녹시수지, 폴리이미드수지, 폴리페니렌수지, 폴리오레핀수지, 불소수지 등을 들 수 있다. 이들의 수지는 단독으로 이용하여도 좋고, 2 종류 이상을 겸용하여도 좋다.
또한 1 분자 중에 2 개 이상의 에폭시기를 가지는 에폭시수지가 보다 바람직하다. 전술의 조화면을 형성하는 것이 가능할 뿐만 아니라. 내열성 등도 뛰어나기 때문에, 히트사이클조건 하에서도 금속층에 응력의 집중이 발생하지 않고, 금속층 의 박리 등이 일어나기 어렵기 때문이다.
상기 에폭시수지로서는 예를 들면 크레졸노볼락형에폭시수지, 비스페놀A형에폭시수지, 비스페놀F형에폭시수지, 페놀노볼락형에폭시수지, 알킬페놀노볼락형에폭시수지, 비페놀F형에폭시수지, 나프타렌형에폭시수지, 디시크로펜타디엔형에폭시수지, 페놀류와 페놀성수산기를 가지는 방향족알데히드와의 축합물인 에폭시화물, 트리그리시딜이소시아누레이트, 지환식에폭시수지 등을 들 수 있다. 이들은 독립적으로 이용하여도 좋고, 2 종류 이상을 겸용하여도 좋다. 그것에 의해 내열성 등이 뛰어나게 된다.
본 발명에서 이용하는 수지필름에 있어서, 상기 가용성입자는 상기 난용성수지 중에 거의 균일하게 분산되어 있는 것이 바람직하다. 균일한 조도의 요철을 가지는 조화면을 형성하는 것이 가능하고, 수지필름에 바이어홀과 스루홀을 형성하여도, 그 위에 형성하는 도체회로의 금속층의 밀착성을 확보하는 것이 가능하기 때문이다. 또 조화면을 형성하는 표층부에만 가용성입자를 함유하는 수지필름을 이용하여도 좋다. 그것에 의하여 수지필름의 표층부 이외는 산 또는 산화제에 노출되는 경우가 없기 때문에, 층간수지절연층을 개재한 도체회로 사이의 절연성이 확실하게 유지된다.
상기 수지필름에 있어서 난용성수지 중에 분산하고 있는 가용성입자의 배합량은, 수지필름에 대하여 3 ∼ 40 중량 % 가 바람직하다. 가용성입자의 배합량이 3 중량 % 미만에서는, 소망의 요철을 가지는 조화면을 형성하는 것이 가능하지 않은 경우가 있고, 40 중량 % 를 넘으면 산 또는 산화제를 이용하여 가용성입자를 용해 한 때에, 수지필름의 심부까지 용해해 버리고, 수지필름으로 이루어지는 층간수지절연층을 개재한 도체회로 사이의 절연성을 유지할 수 없고, 단락의 원인이 되는 경우가 있다.
상기 수지필름은 상기 가용성입자, 상기 난용성수지 이외에, 경화제, 그 외의 성분 등을 함유하고 있는 것이 바람직하다.
상기 경화제로서는 예를 들면 이미다졸계경화제, 아민계경화제, 구아니딘계경화제, 이들 경화제의 에폭시어덕트와 이들 경화제를 마이크로캅셀화한 것, 트리페닐호스핀, 테트라페닐호스포니움·테트라페닐보레이트 등의 유기호스핀계화합물 등을 들 수 있다.
상기 경화제의 함유량은 수지필름에 대하여 0.05 ∼ 10 중량 % 인 것이 바람직하다. 0.05 중량 % 미만에서는 수지필름의 경화가 불충분하기 때문에, 산과 산화제가 수지필름에 투입하는 정도가 커지게 되고, 수지필름의 절연성이 손상되는 경우가 있다. 한편 10 중량 %를 넘으면, 과잉한 경화제성분이 수지의 조성을 변성시키는 일이 있고, 신뢰성의 저하를 초래해버리는 경우가 있다.
상기 그 외의 성분으로서는 예를 들면 조화면의 형성에 영향을 주지 않는 무기화합물 혹은 수지 등의 필러를 들 수 있다. 상기 무기화합물로서는 예를 들면 시리카, 아루미나, 도로마이트 등을 들 수 있고, 상기 수지로서는 예를 들면 폴리이미드수지, 폴리아크릴수지, 폴리아미드이미드수지, 폴리페니렌수지, 메라닌수지, 오레핀계수지 등을 들 수 있다. 이들 필러를 함유시키는 것에 의하여, 열팽창계수의 정합과 내열성, 내약품성의 향상 등을 도모하여 프린트배선판의 성능을 향상시 키는 것이 가능하다.
또 상기 수지필름은 용제를 함유하고 있어도 좋다. 상기 용제로서는 예를 들면 아세톤, 메틸에틸케톤, 시크로헥사논 등의 케톤류, 초산에틸, 초산부틸, 세로솔부아세테이트와 톨루엔, 키시렌 등의 방향족탄화수소 등을 들 수 있다. 이들은 단독으로 이용하여도 좋고, 2 종류 이상 겸용하여도 좋다.
(제 1 실시형태의 제 1 변형예)
계속해서 본 발명의 제 1 실시형태의 제 1 변형예에 관계하는 프린트배선판(110)에 대하여, 도 15를 참조하여 설명한다. 상술한 제 1 실시형태에서는 BGA 를 배설한 경우에서 설명하였다. 제 1 실시형태의 제 1 변형예에서는 제 1 실시형태와 거의 동일하지만 도 15에 도시하는 바와 같이 도전성접속핀(96)을 개재하여 접속을 취하는 PGA방식으로 구성되어 있다.
계속해서 도 15를 참조하여 상술한 프린트배선판의 제조방법에 대하여, 도 9 ∼ 도 15를 참조하여 설명한다.
(1) 우선, 에폭시수지를 함침시킨 프리프레그(33)를 4 매 적층하여 이루어지는 적층판(31a)에 칩콘덴서 수용용의 통공(37a)을 형성한다. 또 그 한편에서 프리프레그(33)를 2 매 적층하여 이루어지는 적층판(31b)을 준비한다 (도 9(A) 참조). 여기에서 프리프레그(33)로서는 에폭시 이외에도 BT, 페놀수지 혹은 그래스크로스 등의 보강재를 함유한 것을 이용할 수 있다.
칩콘덴서 수용용의 통공(37a)을 넓게 형성하는 것에 의해, 후술하는 공정에서 복수개의 칩콘덴서(20)를 확실하게 오목부(37)에 수용하는 것이 가능하게 된다.
(2) 다음에 적층판(31a)과 적층판(31b)을 압착하고 가열하여 경화시키는 것으로, 복수개의 칩콘덴서(20)를 수용 가능한 오목부(37)을 구비한 코어기판(31)을 형성한다 (도 9(B) 참조).
(3) 그리고, 오목부(37)의 콘덴서 배설위치에 인쇄기를 이용하여 접착재료(34)를 도포한다. 그 후, 오목부(37) 내에 복수개의 세라믹으로 이루어지는 칩콘덴서(20)를 접착재료(34)를 개재하여 수용한다 (도 9(C) 참조). 여기에서 복수개의 칩콘덴서(20)를 오목부(37) 내에 배설하는 것에 의해 복수개의 칩콘덴서(20)의 높이를 맞추기 때문에, 코어기판(31)을 평활하게 하는 것이 가능하게 된다. 또 오목부(37)은 넓게 형성되어 있기 때문에, 칩콘덴서(20)의 위치결정을 정확하게 할 수 있고, 또 고밀도로 배치할 수 있다. 따라서 코어기판 상에 수지층을 균일한 두께로 형성할 수 있고, 후술하는 바와 같이 코어기판(31)의 상에 바이어홀을 적절히 형성하는 것이 가능하기 때문에, 프린트배선판의 불량품 발생률을 저하시키는 것이 가능하게 된다.
(4) 그리고 복수개의 칩콘덴서(20)의 상면이 같은 높이가 되도록 칩콘덴서(20)의 상면을 누르거나 혹은 두드려서 높이를 맞춘다 (도 9(D) 참조). 이 공정에 의해 복수개의 칩콘덴서(20)를 오목부(734) 내에 배설한 때에, 복수개의 칩콘덴서(20)의 크기에 분산이 있어도, 높이를 맞추는 것이 가능하여 코어기판(31)을 평활하게 할 수 있다.
(5) 그 후, 오목부(37) 내의 칩콘덴서(20) 사이에, 열경화성수지를 충전하고, 가열경화하여 수지층(36)을 형성한다 (도 10(A) 참조). 이때, 열경화성수지로 서는 에폭시, 페놀, 폴리이미드, 트리아딘이 좋다. 이것에 의해 오목부(37) 내의 칩콘덴서(20)를 고정하는 것이 가능하다.
(6) 또한 게다가 앞에서 말한 에폭시계수지 혹은 폴리오레핀계수지를 인쇄기를 이용하여 도포하고 수지절연층(40)을 형성한다 (도 10(B) 참조). 또한 수지를 도포하는 대신에 수지필름을 붙여도 좋다.
(7) 다음에 노광·현상처리 또는 레이저에 의해 수지절연층(40)에 바이어홀용 개구(48)를 형성한다 (도 10(C) 참조). 그리고 수지층(36)에 드릴 또는 레이저에 의해, 스루홀용의 통공(46a)을 형성하고 가열,경화한다 (도 10(D)참조).
(8) 그리고 기판(31)에 팔라디움촉매를 부여한 후, 무전해도금액에 코어기판을 침적하고, 균일하게 무전해도금막(53)을 석출시킨다 (도 11(A) 참조).
여기에서 무전해도금을 이용하지만, 스패터에 의해 동, 니켈 등의 금속층을 형성하여도 좋다. 또 경우에 따라서는 스패터로 형성한 후, 무전해도금막을 형성시켜도 좋다.
(9) 그 후, 무전해도금막(53)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(54)를 형성한다. 그리고 전해도금액에 코어기판(31)을 침적하고, 무전해도금막(53)을 개재하여 전류를 흘리고 전해도금막(56)을 석출시킨다 (도 11(B) 참조).
(10) 상기 공정 후, 레지스트(54)를 5 % NaOH로 박리 제거한 후, 레지스트(54) 하의 무전해도금막(53)을 유산과 과산화수소혼합액으로 에칭을 하여 제거하고, 무전해도금막(53)과 전해동도금막(56)으로 이루어지는 도체회로(58)(바이어 홀(60)을 포함한다) 및 스루홀(46)을 형성한다. 여기에서 스루홀(46)을 형성하는 것에 의해, 칩콘덴서(20)를 신호선이 통과하지 않기 때문에, 고 유전체에 의한 인피던스 불연속에 의한 반사 및 고 유전체 통과에 의한 전송운반 지연이 발생하지 않게 된다.
(11) 그리고 기판(31)을 수세, 산성탈지한 후, 소프트에칭하고, 이어서 에칭액을 기판(31)의 양면에 스프레이로 뿜어서, 도체회로(58)의 표면과 스루홀(46)의 랜드 표면과 내벽을 에칭하여, 도체회로(58)의 전표면에 조화면(58α)을 형성한다 (도 11(C) 참조). 에칭액으로서는 이미다졸동(ⅠⅠ)착체 10 중량부, 그리콜산 7 중량부, 염화칼륨 5 중량부로 이루어지는 에칭액(멕사제, 멕에치본드)을 사용한다.
(12) 다음에 비스페놀F형에폭시모노머(유화셜사제, 분자량:310, YL983U) 100 중량부, 표면에 실란커플링제가 코팅된 평균입경이 1.6 ㎛ 로, 최대입자의 직경이 15 ㎛ 이하의 SiO2 구상입자(어드텍사제, CRS 1101-CE) 170 중량부 및 레벨링제(산높코사제 페레놀 S4) 1.5 중량부를 용기에 취하여 교반혼합하는 것에 의해, 그 점도가 23 ± 1 °C 로 45 ∼ 49 Pa·S의 수지충전제(62)를 조제한다. 또한 경화제로서 이미다졸경화제(사국화성사제, 2E4MZ-CN) 6.5 중량부를 이용하였다.
그 후 스루홀(46) 내에 수지충전제(62)를 충전하여 건조한다 (도 11(D) 참조).
(13) 다음에 비스페놀A형에폭시수지(에폭시 당량 469, 유화셜에폭시사제 에피코트 1001) 30 중량부, 크레졸노볼락형에폭시수지(에폭시 당량 215, 대일본잉크 화학공업사제 에피크론 N-673) 40 중량부, 트리아딘구조함유페놀노볼락수지(페놀성수산기당량 120, 대일본잉크화학공업사제 페노라이트 KA-7052) 30 중량부를 에틸디그리콜아세테이트 20 중량부, 솔벤트나프타 20 중량부에 교반하면서 가열용해시키고, 거기에 말단 에폭시화폴리부타디엔고무(나가세화성공업사제 데나렉스 R-45EPT) 15 중량부와 2-페놀-4, 5-비스(히드로키시메틸) 이미다졸 분쇄품 1.5 중량부, 미분쇄실리카 2 중량부, 실리콘계소포제 0.5 중량부를 첨가하고 에폭시수지조성물을 조제한다.
얻어진 에폭시수지조성물을 두께 38 ㎛ 의 PET 필름 상에 건조 후의 두께가 50 ㎛ 로 되도록 롤코터를 이용하여 도포한 후, 80 ∼ 120 °C 로 10 분간 건조시키는 것에 의해, 층간수지절연층용 수지필름을 제작한다.
(14) 기판의 양면에, (13)에서 제작한 기판(31)보다 조금 큰 층간수지절연층용 수지필름을 기판(31) 상에 재치하고, 압력 4 kgf/㎠, 온도 80 °C, 압착시간 10 초의 조건으로 가압착하여 재단한 후, 또한 이하의 방법에 의해 진공라미네이터장치를 이용하여 붙이는 것에 의해 층간수지절연층(50)을 형성한다 (도 12(A) 참조). 즉, 층간수지절연층용 수지필름을 기판(31) 상에 진공도 0.5 Torr, 압력 4 kgf/㎠, 온도 80 °C, 압착시간 60 초의 조건으로 본압착하고, 그 후 170°C에서 30 분간 열경화시킨다.
(15) 다음에 층간수지절연층(50) 상에 두께 1.2 ㎜ 의 관통공(47a)이 형성된 마스크(47)를 개재하여, 파장 10.4 ㎛ 의 CO2 가스레이저로 빔경 4.0 ㎜, 톱핫모우 드, 펄스폭 8.0 μ초, 마스크의 관통공의 지름 1.0 ㎜, 1 쇼트의 조건에서 층간수지절연층(50)에 직경 80 ㎛ 의 바이어홀용 개구(148)를 형성한다 (도 12(B) 참조).
(16) 바이어홀용 개구(148)를 형성한 기판(31)을, 60g/l 의 과망간산을 포함하는 80 °C 의 용액에 10 분간 침지하여, 층간수지절연층(50)의 표면에 존재하는 에폭시수지입자를 용해제거하는 것에 의해, 바이어홀용 개구(148)의 내벽을 포함하는 층간수지절연층(50)의 표면을 조화면(50α)으로 한다 (도 12(C) 참조). 산 혹은 산화제에 의해서 조화처리를 실시하여도 좋다. 또 조화층은 0.1 ∼ 5 ㎛ 이 바람직하다.
(17) 다음에, 상기 처리를 마친 기판(31)을, 중화용액(시프레이사제)에 침적한 후 수세한다. 또한 조화면처리(조화깊이 3 ㎛)한 상기 기판(31)의 표면에, 팔라디움촉매를 부여하는 것에 의해 층간수지절연층(50)의 표면 및 바이어홀용 개구(148)의 내벽면에 촉매핵을 부착시킨다.
(18) 다음에, 이하 조성의 무전해동도금수용액 중에 기판을 침적하여, 조화면(50α) 전체에 두께 0.6 ∼ 3.0 ㎛ 의 무전해동도금막(153)을 형성한다 (도 12(D) 참조).
[무전해도금수용액]
NiSO4 0.003 ㏖/l
주석산 0.200 ㏖/l
유산동 0.030 ㏖/l
HCHO 0.050 ㏖/l
NaOH 0.100 ㏖/l
α,α'-비피리딜 40 ㎎/l
폴리에틸렌그리콜(PEG) 0.10 g/l
[무전해도금조건]
35 °C 의 액온도에서 40 분
(19) 시판의 감광성드라이필름을 무전해동도금막(153)에 붙이고, 마스크를 재치하여 100 mJ/㎠ 으로 노광하고, 0.8 % 탄산나트륨수용액으로 현상처리하는 것에 의해, 두께 30 ㎛ 의 도금레지스트(154)를 설치한다 (도 13(A) 참조).
(20) 이어서 기판(31)을 50 °C 의 물로 씻어서 탈지하고, 25 °C 의 물로 수세한 후, 거기에 유산으로 씻은 후, 이하의 조건으로 전해도금을 실시하여, 두께 20 ㎛ 의 전해동도금막(156)을 형성한다 (도 13(B) 참조).
[전해도금수용액]
유산 2.24 ㏖/l
유산동 0.26 ㏖/l
첨가제 19.5 ㎖/l
(어트텍재팬제, 카파라시드HL)
[전해도금조건]
전류밀도 1 A/d㎡
시간 65 분
온도 22 ± 2 °C
(21) 도금레지스트(154)를 5% NaOH로 박리 제거한 후, 그 도금레지스트(154) 하의 무전해동도금막(153)을 유산과 과산화수소의 혼합액으로 에칭처리하여 용해제거하고, 무전해동도금막(153)과 전해동도금막(156)으로 이루어지는 두께 18 ㎛ 의 도체회로(158)(바이어홀(161)을 포함한다)를 형성한다. 그 후 (11)와 동일한 처리를 행하여 제 2 동착체와 유기산을 함유하는 에칭액에 의해, 조화면(158α)을 형성한다 (도 13(C) 참조).
(22) 이어서 상기 (14) ∼ (21)의 공정을 반복하는 것에 의하여, 또한 상층의 층간수지절연층(150) 및 도체회로(159)(바이어홀(161)을 포함한다)를 형성한다 (도 13(D) 참조).
(23) 다음에 제 1 실시형태와 동일하게 조정한 솔더레지스트조성물(유기수지절연재료)을 얻는다.
(24) 다음에 다층배선기판의 양면에, (23)로 조제한 솔더레지스트조성물을 20 ㎛ 의 두께로 도포한다. 그 후 건조처리를 행한 후, 자외선으로 노광하고, DMTG용액으로 현상처리하여 200 ㎛ 의 직경의 개구(71U, 71D)를 형성한다.
그리고 가열처리를 행하여 솔더레지스트조성물을 경화시키고, 개구(71U,71D)를 가지는 두께 20 ㎛ 의 솔더레지스트층(70)을 형성한다 (도 14(A) 참조). 상기 솔더레지스트조성물로서는 시판의 솔더레지스트조성물을 사용하는 것도 가능하다.
(25) 다음에, 솔더레지스트층(70)을 형성한 기판을, 제 1 실시형태와 동일한 무전해니켈도금액에 침적하여, 개구부(71U,71D)에 두께 5 ㎛ 의 니켈도금층(72)을 형성한다. 또한 그 기판을 제 1 실시형태와 동일한 무전해금도금액에 침지하여 니켈도금층(72) 상에 두께 0.03 ㎛ 의 금도금층(74)을 형성한다 (도 14(B) 참조).
(26) 이 후, 기판의 IC칩을 재치하는 면의 솔더레지스트층(70)의 개구(71U)에, 주석-철을 함유하는 납땜페이스트를 인쇄한다. 또한 다른 면의 개구부(71D) 내에 도전성접착제(97)로서 납땜페이스트를 인쇄한다. 다음에 도전성접속핀(96)을 적당한 핀유지장치에 설치하여 지지하고, 도전성접속핀(96)의 고정부(698)를 개구부(71D) 내의 도전성접착제(97)에 접속시킨다. 그리고 리프로를 행하여 도전성접속핀(96)을 도전성접착제(97)에 고정한다. 또 도전성접속핀(96)의 설치방법으로서는 도전성접착제(97)를 볼 형상 등으로 형성한 것을 개구부(71D) 내에 넣거나 혹은 고정부(98)에 도전성접착제(97)를 접합시켜서 도전성접속핀(96)을 설치하고, 그 후에 리프로시켜도 좋다.
그 후, 프린트배선판(110)의 개구(71U) 측의 납땜범프(76U)에 IC칩(90)의 납땜패드(92)가 대응하도록, IC칩(90)을 재치하고, 리프로를 행하는 것으로 IC칩(90)의 설치를 행한다 (도 15 참조).
(제 1 실시형태의 제 2 변형예)
계속해서 제 1 실시형태의 프린트배선판의 제 2 변형예에 관계하는 제조방법에 대하여, 도 16을 참조하여 설명한다.
(1) 우선, 에폭시수지를 함침시킨 프리프레그(33)를 4매 적층하여 경화시킨 적층판(31a)에, 칩콘덴서 수용용의 통공(37a)을 형성한다. 한편에서 미경화의 프리프레그(33)로 이루어지는 시트(31c)와, 프리프레그(33)를 경화하여 이루어지는 판(31b)을 준비한다 (도 16 (A) 참조).
(2) 다음에 적층판(31a)과 적층판(31b)을 시트(31c)에 의해 압착하고, 오목부(37)를 구비한 기판(31)을 형성한다 (도 16(B) 참조).
(3) 그리고 복수개의 세라믹으로 이루어지는 칩콘덴서(20)를 미경화의 프리프레크(33)로 이루어지는 시트(31c) 상에 수용한다 (도 16(c) 참조).
(4) 그리고 복수개의 칩콘덴서(20)의 상면이 같은 높이가 되도록 칩콘덴서(20)의 상면을 누르거나 혹은 두드려서 높이를 맞춘다 (도 16(D) 참조). 그 후, 가열하여 미경화의 프리프레그(33)를 경화시킨 코어기판(31)을 형성한다. 이하의 공정은 도 9 ∼ 도 15를 참조하여 상술한 제 1 변형예과 동일하기 때문에, 설명을 생략한다.
(제 1 실시형태의 제 3 변형예)
계속해서 제 1 실시형태의 제 3 변형예에 관계하는 프린트배선판의 구성에 대하여 도 18을 참조하여 설명한다.
이 제 3 변형예의 프린트배선판의 구성은, 상술한 제 1 실시형태와 거의 동일하다. 단, 코어기판(30)으로의 수용되는 칩콘덴서(20)가 다르다. 도 18은 칩콘덴서의 평면도를 도시하고 있다. 도 18(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 상술한 제 1 실시형태의 프린트배선판에서는, 도 18(B)에 평면도를 도시하듯이, 칩콘덴서의 측연의 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다. 도 18(C)은 제 3 변형예의 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있 다. 제 3 변형예의 프린트배선판에서는 도 18(D)에 평면도에 도시하듯이, 칩콘덴서의 측연의 내측에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다.
이 제 3 변형예의 프린트배선판에서는 외측 가장자리의 내측에 전극이 형성된 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다.
계속해서 제 3 변형예의 제 1 별예에 관계하는 프린트배선판을 도 19를 참조하여 설명한다.
도 19는 제 1 별예에 관계하는 프린트배선판의 코어기판에 수용되는 칩콘덴서(20)의 평면도를 도시하고 있다. 상술한 제 1 실시형태에서는 복수개의 소용량의 칩콘덴서를 코어기판에 수용하였지만, 제 1 별예에서는 대용량의 큰　크기mass storage)의 칩콘덴서(20)를 코어기판에 수용하고 있다. 여기에서 칩콘덴서(20)는, 제 1 전극(21)과 제 2 전극(22)과, 유전체(23)와, 제 1 전극(21)으로 접속된 제 1 도전막(24)과, 제 2 전극(22)측에 접속된 제 2 도전막(25)과, 제 1 도전막(24) 및 제 2 도전막(25)으로 접속되어 있지 않은 칩콘덴서의 상하면의 접속용의 전극(27)으로 이루어진다. 이 전극(27)을 개재하여 IC칩 측과 도터보드 측이 접속되어 있다.
이 제 1 변형예의 프린트배선판에서는 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 일이 없다.
도 20을 참조하여 제 2 별예에 관계하는 프린트배선판에 대하여 설명한다. 도 20(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 통상의 재단선을 도시하고, 도 20(B)은 칩콘덴서의 평면도를 도시하고 있다. 도 20(B)에 도시하는 바와 같이, 이 제 2 별예에서는 다수개 취득 용의 칩콘덴서를 복수 개(도 중의 예에서는 3매) 연결시켜서 큰 크기로 하여 이용하고 있다.
이 제 2 별예에서는 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 경우가 없다.
상술한 실시형태에서는 칩콘덴서를 프린트배선판에 내장시켰지만, 칩콘덴서 대신에, 세라믹판에 도전체막을 설치하여 이루어지는 판 형상의 콘덴서를 이용하는 것도 가능하다.
(제 1 실시형태의 제 4 변형예)
계속해서, 본 발명의 제 1 실시형태의 제 4 변형예에 관계하는 프린트배선판에 대하여, 도 21을 참조하여 설명한다. 상술한 제 1 실시형태에서는 코어기판(30)에 수용되는 칩콘덴서(20)만을 구비하고 있지만, 제 4 변형예에서는 표면에 대용량의 칩콘덴서(120)가 실장되어 있다.
IC칩은 순간적으로 대전력을 소비하여 복잡한 연산처리를 행한다. 여기에서 IC칩 측에 대전력을 공급하기 위하여, 본 실시형태에서는 프린트배선판에 전원용 칩콘덴서(20) 및 칩콘덴서(120)를 구비하고 있다. 이 칩콘덴서에 의한 효과에 대하여 도 22를 참조하여 설명한다.
도 22는 종축에는 IC칩으로 공급되는 전압을, 횡축에는 시간을 취하고 있다. 여기에서 이점쇄선(C)은 전원용 콘덴서를 구비하지 않은 프린트배선판의 전압변동을 도시하고 있다. 전원용 콘덴서를 구비하지 않은 경우에는 크게 전압이 감쇠한다.
파선(A)은 표면에 칩콘덴서를 실장한 프린트배선판의 전압변동을 도시하고 있다. 상기 이점쇄선(C)과 비교하여 전압은 크게 떨어지지 않지만, 루프길이가 길어지기 때문에, 조정속도로서 전원공급이 충분히 행해지지 않는다. 즉, 전력의 공급개시 시에 전압이 강하하고 있다. 또 이점쇄선(B)은 도 8을 참조하여 상술한 칩콘덴서를 내장하는 프린트배선판의 전압강하를 도시하고 있다. 루프길이는 단축할 수 있지만, 코어기판(30)에 용량이 큰 칩콘덴서를 수용하는 것이 불가능하기 때문에, 전압이 변동하고 잇다. 여기에서 실선(E)은 도 21을 참조하여 상술한 코어기판 내의 칩콘덴서(20)를, 또 표면에 대용량의 칩콘덴서(120)를 실장하는 제 4 변형예의 프린트배선판의 전압변동을 도시하고 있다. IC칩의 근방에 칩콘덴서(20)를, 또 대용량(및 상대적으로 큰 인덕턴스)의 칩콘덴서(120)를 구비하는 것으로, 전압변동을 최소로 억제하고 있다.
여기에서 제 1 실시형태의 프린트배선판에 대하여, 코어기판 내에 매립 칩콘덴서(20)의 인덕턴스와, 프린트배선판의 이면(도터보드 측의 면)에 실장한 칩콘덴서의 인덕턴스를 측정한 값을 이하에 도시한다.
콘덴서 1개(단체)의 경우
매립형 137 pH
이면실장형 287 pH
콘덴서를 8개 병렬로 접속한 경우
매립형 60 pH
이면실장형 72 pH
이상과 같이 콘덴서를 하나를 이용하여도, 용량을 증대시키기 위하여 병렬로 접속한 경우에도, 칩콘덴서를 내장하는 것으로 인덕턴스를 저감할 수 있다.
다음에 신뢰성시험을 행한 결과에 대하여 설명한다. 여기에서는 제 1 실시형태의 프린트배선판에 있어서, 1개의 칩콘덴서의 정전용량의 변화율을 측정하였다.
정전용량변화율
(측정주파수 100 Hz) (측정주파수 1 kHz)
Steam 168 시간: 0.3 ％ 0.4 ％
HAST 100 시간: -0.9 ％ -0.9 ％
TS 1000 cycles: 1.1 ％ 1.3 ％
스팀시험은 증기에 맞추어 습도 100 ％ 로 유지하였다. 또 HAST시험에서는 상대온도 100 ％, 인가전압 1.3 V, 온도 121 °C에서 100 시간 방치하였다. TS시험에서는 -125 °C에서 30 분, 55 °C에서 30분 방치하는 시험을 1000 회 반복하였다.
상기 신뢰성시험에 있어서, 칩콘덴서를 내장하는 프린트배선판에 있어서도 기존의 콘덴서 표면실장형과 동등한 신뢰성을 달성할 수 있다는 것을 알았다. 또 상술한 바와 같이, TS시험에 있어서 세라믹으로 이루어지는 콘덴서와 수지로 이루 어지는 코어기판(30) 및 층간수지절연층(40)의 열팽창률이 다르기 때문에, 내부응력이 발생하여도 칩콘덴서(20)의 제 1 전극(21), 제 2 전극(22)과 바이어홀(60)과의 사이에 단선, 칩콘덴서(20)와 수지절연층(40)과의 사이에서 박리, 수지절연층(40)에 크랙이 발생하지 않고, 장기간에 걸쳐 높은 신뢰성을 달성할 수 있는 것을 판명하였다.
제 1 실시형태에서는 상술한 바와 같이, 넓게 오목부를 형성하여 복수개의 콘덴서를 오목부에 수용하기 때문에, 스폿페이싱 가공의 정밀도가 낮아도 확실하게 복수개의 콘덴서를, 정확하게 위치결정하여 코어기판 내에 고밀도로 배설하는 것이 가능하게 된다. 또 오목부 내에 복수개의 콘덴서를 재치하기 때문에, 복수개의 콘덴서의 높이가 맞추어지기 때문에, 콘덴서 상의 절연층을 균일한 두께로 하는 것이 가능하다. 따라서 바이어홀 및 도체회로를 적절히 형성하는 것이 가능하기 때문에, 프린트배선판의 불량품 발생률을 저하시키는 것이 가능하다.
코어기판과 콘덴서 사이에 수지가 충전되어 있기 때문에, 콘덴서 등에 기인하는 응력이 발생하여도 완화되고, 마이그레이션의 발생이 없다. 그 때문에 콘덴서의 전극과 바이어홀의 접속부로의 박리와 용해 등의 영향이 없다.
그 때문에 신뢰성시험을 실시하여도 소망의 성능을 유지하는 것이 가능하다. 또 콘덴서를 동으로 피복하고 있는 경우에도, 마이그레이션의 발생을 방지하는 것이 가능하다.
(제 2 실시형태)
우선 본 발명의 제 2 실시형태에 관계하는 프린트배선판의 구성에 대하여, 도 29, 도 30을 참조하여 설명한다. 도 29는 프린트배선판(210)의 단면을 도시하고, 도 30은 도 29에 도시하는 프린트배선판(210)에 IC칩(290)을 탑재하여 도터보드(294) 측으로 설치한 상태를 도시하고 있다.
도 29에 도시하는 바와 같이, 프린트배선판(210)은 칩콘덴서(220)와 칩콘덴서(220)를 수용하는 코어기판(230)과, 빌드업층(280A,280B)을 구성하는 층간수지절연층(250)으로 이루어진다. 코어기판(230)은 콘덴서(220)를 수용하는 수용층(230a)과 접속층(240)으로 이루어진다. 접속층(240)에는 바이어홀(260) 및 도체회로(258)가 형성되어 층간수지절연층(250)에는 바이어홀(360) 및 도체회로(358)가 형성되어 있다. 본 실시형태에서는 빌드업층이 1층의 층간수지절연층(250)으로 이루어지지만, 빌드업층은 복수의 층간수지절연층으로 이루어지는 것이 가능하다.
도 30에 도시하는 바와 같이, 상측의 빌드업층(280A)의 바이어홀(360)에는, IC칩(290)의 패드(292S1,292S2,292P1,292P2)로 접속하기 위하여 범프(276)가 형성되어 있다. 한편 하측의 빌드업층(280B)의 바이어홀(360)에는 도터보드(294)의 패드(295S1,295S2,295P1,295P2)로 접속하기 위한 범프(276)가 배설되어 있다. 코어기판(230)에는 스루홀(246)이 형성되어 있다.
칩콘덴서(220)는 도 17(A)에 도시하는 바와 같이, 제 1 전극(221)과 제 2 전극(222)과, 상기 제1, 제 2 전극에 끼워진 유전체(23)로 이루어지고, 상기 유전체(23)에는 제 1 전극(221) 측에 접속된 제 1 도전막(24)과, 제 2 전극(222) 측에 접속된 제 2 도전막(25)이 복수 매 서로 마주보게 배치되어 있다. 제 1 전극(221)과 제 2 전극(222)의 표면에는, 동도금 등의 금속피복을 씌우는 것이 바람직하다. 도전성접착제(234)와의 전기접속성을 개선할 수 있고 또 마이그레이션의 발생을 방지할 수 있기 때문이다. 도 30 중에 도시하는, IC칩(290)의 신호용패드(292S2)는, 범프(276)-도체회로(358)-바이어홀(360)-스루홀(246)-바이어홀(360)-범프(276)를 개재하여, 도터보드(294)의 신호패드(295S2)에 접속되어 있다.한편, IC칩(290)의 신호용패드(292S1)는 범프(276)-바이어홀(360)-스루홀(246)-바이어홀(360)-범프(276)를 개재하여, 도터보드(294)의 신호용패드(295S1)에 접속되어 있다.
IC칩(290)의 전원용패드(292P1)는 범프(276)-바이어홀(360)-도체회로(258)-바이어홀(260)을 개재하여 칩콘덴서(220)의 제 1 전극(221)으로 접속되어 있다. 한편 도터보드(294)의 전원용패드(295P1)는 범프(276)-바이어홀(360)-스루홀(246)-도체회로(258)-바이어홀(260)을 개재하여 칩콘덴서(220)의 제 1 전극(221)으로 접속되어 있다.
IC칩(290)의 전원용패드(292P2)는 범프(276)-바이어홀(360)-도체회로(258)-바이어홀(260)을 개재하여 칩콘덴서(220)의 제 2 전극(222)으로 접속되어 있다. 한편 도터보드(294)의 전원용패드(295P2)는 범프(276)-바이어홀(360)-스루홀(246)-도체회로(258)-바이어홀(260)을 개재하여 칩콘덴서(220)의 제 2 전극(222)으로 접속되어 있다.
본 실시형태의 프린트배선판(210)에서는, IC칩(290)의 바로 아래에 칩콘덴서(220)를 배치하기 때문에, IC칩과 콘덴서와의 거리가 짧아지고, 전력을 순간적으로 IC칩 측으로 공급하는 것이 가능하게 된다. 즉, 루프인덕턴스를 결정하는 루프길이를 단축하는 것이 가능하다.
또한 칩콘덴서(220)와 칩콘덴서(220)와의 사이에 스루홀(246)을 설치하여, 칩콘덴서(220)를 신호선이 통과하지 않는다. 이 때문에, 콘덴서를 통과시킨 때에 발생하는 고 유전체에 의한 인피던스 불연속에 의한 반사 및 고 유전체 통과에 의한 전송운반 지연을 막을 수 있게 된다.
또,프린트배선판의 이면 측에 접속된 외부기판(도터보드)(294)과 콘덴서(220)의 제 1 전극(221), 제 2 전극(222)은, IC칩 측의 접속층(240)에 설치된 바이어홀(260) 및 코어기판(230)에 형성된 스루홀(246)을 개재하여 접속된다. 즉, 심재를 구비하는 가공이 곤란한 수용층(230a)에 통공을 형성하여 콘덴서의 단자와 외부기판을 직접 접속하지 않기 때문에, 접속신뢰성을 높이는 것이 가능하다.
본 실시형태에서는 도 17(A)에 도시하는 바와 같이 칩콘덴서(220)의 세라믹으로 이루어진 유전체(23)의 표면에는 조화층(23α)이 설치되어 있다. 이 때문에 세라믹으로 이루어진 칩콘덴서(220)와 수지로 이루어진 접속층(240)과의 밀착성이 높고, 히트사이클시험을 실시하여도 경계면에서의 접속층(240)의 박리가 발생하는 경우가 없다. 이 조화층(23α)은, 소성 후에 칩콘덴서(220)의 표면을 연마하는 것에 의해, 또 소성 전에 조화처리를 실시하는 것에 의해 형성할 수 있다. 또한 본 실시형태에서는 콘덴서의 표면에 조화처리를 실시하고 수지와의 밀착성을 높였지만, 이 대신에 콘덴서의 표면에 실란커플링처리를 실시하는 것도 가능하다.
또, 본 실시형태에서는 도 29에 도시하는 바와 같이, 코어기판(230)의 캐비티(232)의 측면과 칩콘덴서(220)와의 사이에 수지층(236)을 개재시키고 있다. 여기에서 수지층(236)의 열팽창률을 코어기판(230) 및 접속층(240) 보다도 작게 즉, 세 라믹으로 이루어지는 칩콘덴서(220)에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에서 코어기판 및 접속층(240)과 칩콘덴서(220)와의 사이에 열팽창률차에서 내응력이 발생하여도, 코어기판(230) 및 접속층(240)에 크랙, 박리 등이 생기기 어려워, 높은 신뢰성을 달성할 수 있다. 또 마이그레이션의 발생을 방지하는 것도 가능하다.
계속해서 도 29를 참조하여 상술한 프린트배선판의 제조방법에 대하여, 도 23 ∼ 도 28을 참조하여 설명한다.
(1) 코어기판을 형성하는 수지층인 접속층을 형성하여 그 한 쪽 면에 금속층으로 이루어지는 회로패턴을 형성시킨다. 이 때문에 한쪽 면에 금속막(257)을 적층한 수지필름(240a)을 준비한다 (도 23 (A)). 이 수지필름(240a)으로서는 제 1 실시형태와 동일하게 에폭시, BT, 폴리이미드, 오레핀 등의 열경화성수지 또는 열경화성수지와 열가소성수지와의 혼합물을 이용하는 것이 가능하다. 여기에서는 통공의 형성이 용이하도록 심재를 구비하지 않는 필름이 바람직하다. 이 금속막(257)을 패턴에칭하여 소정의 회로패턴(257α)을 형성한다 (도 23(B)).
다음에, 수지필름(240a)의 하면의 회로패턴(257α)에 칩콘덴서(220)을 도전성접착재(234)를 개재하여 접착한다 (도 23 (C)). 이것에 의해 콘덴서(220)와의 전기접속과 콘덴서(220)과 회로패턴(257α)과의 밀착성을 확보할 수 있다. 도전성접착재(234)는 납땜(Sn/Pb, Sn/Sb, Sn/Ag, Sn/Ag/Cu), 도전성페이스트 혹은 수지에 금속입자가 합침된 것 등의 도전성과 접착성을 겸해 구비하는 것을 이용하는 것이 가능하다. 도전성접착제와 콘덴서에서 생기는 공극은 수지에 의해 충전시키는 편이 좋다.
(2) 한편, 칩콘덴서를 수용하는 캐비티(232)를 천설한 수용층용 적층판(232a)을 준비한다 (도 23(C)).
캐비티(232)는 스폿페이싱에 의해 형성시킨다. 스폿페이싱 이외에도 통공을 형성한 프리프레그와 통공을 형성하지 않은 프리프레그와의 접합 또는 사출성형에 의해 캐비티를 가지는 적층판을 형성할 수 있다. 이 수용층용 적층판(232a)으로서는 에폭시수지를 그래스크로스 등의 심재로 함참시킨 프리프레그를 적층하여 이루어지는 적층판을 이용하는 것이 가능하다. 에폭시 이외에도 BT, 페놀수지 혹은 그래스크로스 등의 강화재를 함유하고 있는 것 등, 일반적으로 프린트배선판에서 사용되는 것을 이용할 수 있다. 또한 그래스크로스 등의 심재를 가지지 않는 수지기판을 이용하는 것도 가능하다. 그러나 코어기판을 세라믹이나 AIN 등의 기판을 이용하는 것은 불가능하였다. 상기 기판은 외형가공성이 나쁘고, 콘덴서를 수용하는 것이 불가능한 경우가 있으며, 수지로 충전시켜도 공극이 생겨 버리기 때문이다. 수지기판은 융점이 300 °C 이하이기 때문에, 350 °C 를 넘는 온도를 가하면 용해, 연화 혹은 탄화되어 버린다.
(3) 그리고 칩콘덴서(220)를 설치한 수지필름(240a), 콘덴서수용부를 가지는 코어기판용 수지적층판(232a)에 한 장 더 수지필름(240a)을 적층하여, 양면에서 프레스하여 표면을 평탄하게 한다 (도 23 (D)). 본 실시형태에서는 콘덴서(220)를 수용한 수용층(230a)과 접속층(240)을 양면에 압력을 가하여 서로 맞대어 코어기판(230)을 형성하기 때문에, 표면이 평탄화된다. 이것에 의해 후술하는 공정에서, 높은 신뢰성을 구비하도록 층간수지절연층(250) 및 도체회로(358)를 적층하는 것이 가능하다. 또한 이 때에 콘덴서(220)와 수지필름(240a)과의 사이의 간극은, 수지필름(240a)에서 배어 나오는 수지에 의해 충전된다. 여기에서 이 극간이 충분히 충전할 수 없을 때에는 도 24(A)에 도시하는 바와 같이 수지필름(240a) 측의 회로패턴(257α) 사이에, 코어기판 보다도 열팽창률이 작은 충전재(236a)를 배설하고, 도 24(D)에 도시하는 바와 같이 충전하는 것도 또, 도 24(C)에 도시하는 바와 같이 콘덴서(220) 측에 충전재(236a)를 배치하고, 도 24(D)에 도시하는 바와 같이 충전하는 것도 가능하다.
(4) 그 후, 가열하여 경화시키는 것으로, 칩콘덴서(220)를 수용하는 수용층(230a)과 접속층(240)으로 이루어지는 코어기판(230)을 형성한다 (도 25 (A)). 또한 코어기판의 캐비티(232) 내에, 코어기판보다도 열팽창률이 작은 수지층(236)을 충전하여 기밀성을 높이는 것이 적당하다. 또 여기에서는 수지필름(240a)에는 금속층이 없는 것을 이용하여 적층시키고 있지만, 한쪽 면에 금속층을 배설한 수지필름(RCC)을 이용하여도 좋다. 즉, 양면판, 편면판, 금속막을 가지지 않는 수지판, 수지필름을 이용하는 것이 가능하다.
(5) 본 실시형태에서는, 코어기판(230)을 형성하는 접속층(240)과 수용층(230a)과의 사이에, 도전성접착제(234)와 접속된 회로패턴(257α)을 설치하고 있기 때문에, 상기 회로패턴(257α)을 개재하여 콘덴서(220)로 확실하게 접속을 취하는 것이 가능하다. 또 접속층(240)과 수용층(230a)과의 사이에, 금속층으로 이루어지는 회로패턴(257α)을 배설하는 것으로, 코어기판(230)의 휘어짐을 방지하는 것 이 가능하다.
(6) 다음에 CO2 레이저, YAG레이저, 엑시머레이저 혹은 UV레이저에 의해 상면 측의 접속층(240)에 바이어홀로 이루어지는 비관통공(248)을 천공설치한다 (도 25 (B)). 경우에 따라서는 비관통공의 위치에 대응시켜서 통공이 천설된 에어리어마스크를 재치하여 레이저로 에어리어가공을 행하여도 좋다. 또한 바이어홀의 크기와 지름이 다른 종류를 형성하는 경우에는, 혼합의 레이저에 의해 형성시켜도 좋다.
*(7) 또 필요에 따라서, 바이어홀 내의 스미어를 산소, 질소 등의 기체프라즈마처리, 코로나처리 등의 드라이처리에 의하여 혹은 과망간산 등의 산화제에 의한 침적에 의한 처리에 의하여 행하여도 좋다. 계속해서 접속층(240), 수용층(230a) 및 접속층(240)으로 이루어지는 코어기판(230)에 대하여, 드릴 또는 레이저로 스루홀용의 통공(246a)을 50 ∼ 500 ㎛ 로 천공설치한다 (도 25 (C)).
(8) 코어기판(230)의 접속층(240)의 표층, 바이어홀용 비관통공(248) 및 스루홀용 관통공(246a) 내에 금속막을 형성시킨다. 이를 위하여, 접속층(240)의 표면에 팔라디움촉매를 부여한 후, 무전해도금액에 코어기판(230)을 침지하여, 균일하게 무전해동도금막(252)을 석출시킨다 (도 26 (A)). 여기에서는 무전해도금을 이용하고 있지만, 스패터에 의해 동, 니켈 등의 금속층을 형성하는 것도 가능하다. 스패터는 비용면에서는 불리하지만, 수지층과의 밀착성을 개선할 수 있는 이점이 있 다. 또 경우에 따라서는 스패터로 형성한 후에, 무전해도금막을 형성시켜도 좋다. 수지에 따라서는 촉매부여가 안정하지 않은 것에는 유효하고, 무전해도금막과 형성시킨 방향이 전해도금의 석출성이 안정하기 때문이다. 금속막(252)은 0.1 ∼ 3 ㎜ 의 범위에서 형성하는 것이 바람직하다.
(9) 그 후, 금속막(252)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(254)를 형성한다. 그리고 전해도금액에 코어기판(230)을 침지하고, 무전해도금막(252)을 개재하여 전류를 흘리고 전해동도금막(256)을 석출시킨다 (도 26 (B)). 레지스트(254)를 5 % KOH로 박리한 후, 레지스트(254) 하의 무전해도금막(252)을 유산과 과산화수소혼합액으로 에칭하여 제거하고, 접속층(240)에 바이어홀(260) 및 도체회로(258)를, 한편 코어기판(230)의 통공(246a)에 스루홀(246)을 형성한다 (도 27 (C)).
(10) 도체회로(258), 바이어홀(260) 및 스루홀(246)의 도체층의 표면에 조화층을 설치한다. 산화(흑화)-환원처리, Cu-Ni-P로 이루어지는 합금 등의 무전해도금막 혹은 제 2 동착제와 유기산염으로 이루어지는 에칭액 등의 에칭처리에 의해서 조화층을 실시한다. 조화층은 Ra(평균조도높이) = 0.01 ∼ 5 ㎛이다. 특히 바람직한 것은 0.5 ∼ 3 ㎛ 의 범위이다. 또한 여기에서는 조화층을 형성하고 있지만, 조화층을 형성하지 않는 후술하는 바와 같이 직접 수지를 충전, 수지필름을 붙이는 것도 가능하다.
(11) 계속해서 스루홀(246) 내에 수지층(262)을 충전시킨다. 수지층으로서는 에폭시수지 등의 수지를 주성분으로 하여 도전성이 없는 수지, 동 등의 금속페이스 트를 함유시킨 도전성수지의 어느 것이라도 좋다. 이 경우는 열경화성에폭시수지에 실리카 등의 열팽창률을 정합시키기 위하여 함유시킨 것을 수지충전재로서 충전시킨다. 스루홀(246)로의 수지층(262)의 충전 후, 수지필름(250)을 붙인다 (도 27 (A)). 또한 수지필름을 붙이는 대신에, 수지를 도포하는 것도 가능하다. 수지필름(250)을 붙인 후, 포토, 레이저에 의해 절연층(250)에 개구경 20 ∼ 250 ㎛인 바이어홀(348)을 형성한 후 열경화시킨다 (도 27 (B)). 그 후, 코어기판에 촉매부여하고, 무전해도금으로 침적하여 층간수지절연층(250)의 표면에 균일한 두께 0.9 ㎛의 무전해도금막(352)을 석출시키고, 그 후 소정의 패턴을 레지스트(354)로 형성시킨다 (도 27 (C)).
(12) 전해도금액에 침지하여 무전해도금막(352)을 개재하고 전류를 흘려서 레지스트(354)의 비형성부에 전해동도금막(356)을 형성한다 (도 28 (A)). 레지스트(354)를 박리제거한 후, 도금레지스트 하의 무전해도금막(352)을 용해제거하고, 무전해도금막(352) 및 전해동도금막(356)으로 이루어지는 도체회로(358) 및 바이어홀(360)을 얻는다 (도 28 (B)).
(13) 제 2 동착체와 유기산을 함유하는 에칭액에 의해, 도체회로(358) 및 바이어홀(360)의 표면에 조화면(도시하지 않음)을 형성하였다. 또한 그 표면에 Sn치환을 행하여도 좋다.
(14) 상술한 프린트배선판에 납땜범프를 형성한다. 기판의 양면에 솔더레지스트조성물을 도포하여 건조처리를 행한 후, 원패턴(마스크패턴)이 그려진 포토마스크필름(도시하지 않음)을 밀착시켜서 재치하고, 자외선으로 노광하고 현상처리한 다. 그리고 또한 가열처리하여 납땜패드부분(바이어홀과 그 랜드부분을 포함한다)의 개구부(271U,271D)를 가지는 솔더레지스트층(두께 20 ㎛ (270))을 형성한다 (도 28 (C)).
(15) 그리고, 솔더레지스트층(270)의 개구부(271U,271D)에 납땜페이스트를 충전한다(도시하지 않음). 그 후, 개구부(271U,271D)에 충전된 납땜을 200°C 로 리프로하는 것에 의해, 납땜범프(납땜체)(276)를 형성한다 (도 29 참조). 또한 내식성을 향상시키기 위하여, 개구부(271)에 Ni, Au, Ag, Pd 등의 금속층을 도금, 스패터에 의해 형성하는 것도 가능하다.
상기 프린트배선판으로의 IC칩의 재치 및 도터보드로의 설치에는 제 1 실시형태와 동일하기 때문에 설명을 생략한다.
(제 2 실시형태의 제 1 변형예)
계속해서, 본 발명의 제 2 실시형태의 제 1 변형에에 관계하는 프린트배선판에 대하여, 도 31을 참조하여 설명한다. 제 1 변형예의 프린트배선판은 상술한 제 2 실시형태와 거의 동일하다. 단, 이 제 1 변형예의 프린트배선판에서는 도전성핀(296)이 배설되어, 상기 도전성핀(296)을 개재하여 도터보드와의 접속을 취하도록 형성되어 있다. 또 도 23(A)을 참조하여 상술한 실시형태에서는, 한쪽 면에 금속막(257)을 적층한 수지필름(240a)을 이용하였지만, 이 제 1 변형예에서는 양면에 금속막을 적층한 수지필름을 이용하여 IC칩(290) 측의 층간수지절연층(240)을 제조하고 있다. 즉, 상면의 금속막을 패턴에칭하여 회로패턴(257α)을 형성하고 있다. 또한 상기 회로패턴(257α)의 개구(257α)를 콘포멀마스크로서 이용하고, 레이저에 의해 비관통공(248)을 천설하여 바이어홀(260)을 형성하고 있다.
또한 상술한 제 2 실시형태에서는 코어기판(230)에 수용된 칩콘덴서(220)만을 구비하고 있지만, 제 1 변형예에서는 표면 및 이면에 대용량의 칩콘덴서(320)가 실장되어 있다.
IC칩은 순식간에 대전력을 소비하여 복잡한 연산처리를 행한다. 여기에서는 IC칩 측에 대전력을 공급하기 위하여, 제 1 변형예에서는 프린트배선판에 전원용의 칩콘덴서(420) 및 칩콘덴서(520)를 구비하고 있다. 이 칩콘덴서에 의한 효과에 대하여서는, 제 1 실시형태의 제 4 변형예와 동일하기 때문에, 설명을 생략한다.
(제 2 실시형태의 제 2 변형예)
계속해서, 본 발명의 제 2 실시형태의 제 2 변형예에 관계하는 프린트배선판에 대하여, 도 32를 참조하여 설명한다. 제 2 변형예의 프린트배선판은 상술한 제 2 실시형태와 거의 동일하다. 단 이 제 2 변형에의 프린트배선판에서는 칩콘덴서(220)의 제 1 전극(221)과 제 2 전극(222)이 IC칩(290)의 전원용패드(292P1,292P2)와 범프(276)를 개재하여 직접 접속되어 있다. 이 제 2 변형예에서는 IC칩과 칩콘덴서와의 거리를 또한 단축시키는 것이 가능하다.
(제 2 실시형태의 제 3 변형예)
다음에 본 발명의 제 2 실시형태의 제 3 변형예에 관계하는 프린트배선판에 대하여, 도 33을 참조하여 설명한다. 제 3 변형예의 프린트배선판은, 상술한 제 2 실시형태와 거의 동일하다. 단, 이 제 3 변형예의 프린트배선판에서는 수용층(230a)과 접속층(240)과의 사이에 설치된 회로패턴(257α)에 의해, 콘덴서(220) 의 제 1 전극(221) 및 제 2 전극(222)과 스루홀(246)이 직접 접속되어 있다. 이 제 3 변형예에서는 콘덴서(220)의 제 1 전극(221) 및 제 2 전극(222)과, 도터보드와의 배선길이를 단축시키는 것이 가능하다.
(제 2 실시형태의 제 4 변형예)
계속해서 제 2 실시형태의 제 4 변형예에 관계하는 프린트배선판의 구성에 대하여, 도 18을 참조하여 설명한다.
이 제 4 변형예의 프린트배선판의 구성은, 상술한 제 1 실시형태와 거의 동일하다. 단 코어기판(30)으로의 수용된 칩콘덴서(20)가 다르다. 도 18은 칩콘덴서의 평면도를 도시하고 있다. 도 18(A)은 다수개의 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 상술한 제 1 실시형태의 프린트배선판에서는 도 18(B)에 평면도를 도시하듯이, 칩콘덴서의 측연에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다. 도 18(C)은 제 4 변형예의 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 제 4 변형예의 프린트배선판에서는 도 18(D)에 평면도로 도시하듯이, 칩콘덴서의 측연의 내측에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다.
이 제 4 변형예의 프린트배선판에서는 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다.
계속해서 제 4 변형예의 제 1 별예에 관계하는 프린트배선판 도 19를 참조하여 설명한다.
도 19는 제 1 별예에 관계하는 프린트배선판의 코어기판에 수용되는 칩콘덴서(20)의 평면도를 도시하고 있다. 상술한 제 1 실시형태에서는 복수개의 소용량의 칩콘덴서를 코어기판에 수용했지만, 제 1 별예에서는 대용량의 큰　크기의 칩콘덴서(20)를 코어기판에 수용하고 있다. 여기에서 칩콘덴서(20)는 제 1 전극(21)과 제 2 전극(22)과, 유전체(23)와, 제 1 전극(21)으로 접속된 제 1 도전막(24)과, 제 2 전극(22) 측에 접속된 제 2 도전막(25)과, 제 1 도전막(24) 및 제 2 도전막(25)으로 접속되어 있지 않은 칩콘덴서의 상하면의 접속용 전극(27)으로 이루어진다. 이 전극(27)을 개재하여 IC칩 측과 도터보드 측이 접속되어 있다.
이 제 1 변형예의 프린트배선판에서는 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 일이 없다.
도 20을 참조하여 제 2 별예에 관계하는 프린트배선판에 대하여 설명한다. 도 20(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 통상의 재단선을 도시하고, 도 20(B)은 칩콘덴서의 평면도를 도시하고 있다. 도 20(B)에 도시하는 바와 같이, 이 제 2 별예에서는 다수개 취득 용의 칩콘덴서를 복수 개(도 중의 예에서는 3매) 연결시켜서 큰 크기의 것으로 하여 이용하고 있다.
이 제 2 별예에서는 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 경우가 없다.
상술한 실시형태에서는 칩콘덴서를 프린트배선판에 내장시켰지만, 칩콘덴서 대신에 세라믹판에 도전체막을 설치하여 이루어지는 판 형상의 콘덴서를 이용하는 것도 가능하다.
여기에서 제 2 실시형태의 프린트배선판에 대하여, 코어기판 내에 구멍메움 칩콘덴서(220)의 인덕턴스와, 프린트배선판의 이면(도터보드 측의 면)에 실장한 칩콘덴서의 인덕턴스를 측정한 값을 도시한다.
콘덴서 1개(단체)의 경우
매립형 137 pH
이면실장형 287 pH
콘덴서를 8개 병렬로 접속한 경우
매립형 60 pH
이면실장형 72 pH
이상과 같이 콘덴서를 단체로 이용하여도, 용량을 증대시키기 위하여 병렬로 접속한 경우에도, 칩콘덴서를 내장하는 것으로 인덕턴스를 저감할 수 있다.
다음에 신뢰성시험을 행한 결과에 대하여 설명한다. 여기에서는 제 2 실시형태의 프린트배선판에 있어서, 1 개의 칩콘덴서의 정전용량의 변화율을 측정하였다.
정전용량변화율
(측정주파수 100 Hz) (측정주파수 1 kHz)
Steam 168 시간: 0.3 ％ 0.4 ％
HAST 100 시간: -0.9 ％ -0.9 ％
TS 1000 cycles: 1.1 ％ 1.3 ％
스팀시험은 증기에 맞추어 습도 100 ％ 로 유지하였다. 또 HAST시험에서는 상대온도 100 ％, 인가전압 1.3 V, 온도 121 °C 에서 100 시간 방치하였다. TS시험에서는 -125 °C에서 30 분, 55 °C 에서 30분 방치하는 시험을 1000 회 반복하였다.
상기 신뢰성시험에 있어서, 칩콘덴서를 내장하는 프린트배선판에 있어서도, 기존의 콘덴서표면실장형과 동등한 신뢰성을 달성할 수 있다는 것을 알았다. 또 상술한 바와 같이, TS시험에 있어서 세라믹으로 이루어지는 콘덴서(220)와 수지로 이루어지는 코어기판(230) 및 접착층(240)의 열팽창률이 다르기 때문에, 내부응력이 발생하여도 칩콘덴서(220)와 접착층(240)과의 사이에서 박리, 코어기판(230) 및 접착층(240)에 크랙이 발생하지 않고, 장기간에 걸쳐 높은 신뢰성을 달성할 수 있는 것을 판명하였다.
제 2 실시형태의 구조에 의해, 인덕턴스에 기인하는 전기특성이 저하하는 일이 없다.
또 코어기판과 콘덴서의 사이에 수지가 충전되어 있기 때문에, 콘덴서 등이 기인하는 응력이 발생하여도 완화되고, 마이그레이션의 발생이 없다. 그 때문에 콘덴서의 전극과 바이어홀의 접속부로의 박리와 용해 등의 영향이 없다. 그 때문에, 신뢰성시험을 실시하여도 소망의 성능을 유지하는 것이 가능한 것이다.
또 콘덴서를 동에 의해 피복하고 있는 경우에도, 마이그레이션의 발생을 방지하는 것이 가능하다.
(제 3 실시형태)
우선 본 발명의 제 3 실시형태에 관계하는 프린트배선판의 구성에 대하여, 도 37, 도 38을 참조하여 설명한다. 도 37은 프린트배선판(410)의 단면을 도시하고, 도 38은 도 37에 도시하는 프린트배선판(410)에 IC칩(490)을 탑재하여 도터보드(494) 측으로 설치한 상태를 도시하고 있다.
도 37에 도시하는 바와 같이, 프린트배선판(410)은 칩콘덴서(420)와 칩콘덴서(420)를 수용하는 코어기판(430)과, 빌드업층(480A,480B)을 구성하는 층간수지절연층(450)으로 이루어진다. 코어기판(430)은 콘덴서(420)를 수용하는 수용층(430a)과 접속층(440)으로 이루어진다. 접속층(440)에는 바이어홀(460) 및 도체회로(458)가 형성되어, 층간수지절연층(450)에는 바이어홀(560) 및 도체회로(558)가 형성되어 있다. 본 실시형태에서는 빌드업층이 1층의 층간수지절연층(450)으로 이루어지지만, 빌드업층은 복수의 층간수지절연층으로 이루어지는 것이 가능하다.
칩콘덴서(420)는 도 45에 도시하는 바와 같이, 제 1 전극(421)과 제 2 전극(422)과, 상기 제 1, 제 2 전극에 끼인 유전체(423)로 이루어지고, 상기 유전체(423)에는, 제 1 전극(421) 측에 접속된 제 1 도전막(424)과, 제 2 전극(422) 측에 접속된 제 2 도전막(425)이 복수 개 서로 마주보게 배치되어 있다. 본 실시형태에서는 제 1 전극(421) 및 제 2 전극(422)에 도금으로 이루어지는 바이어홀(460)을 개재하여 접속을 취한다. 여기에서 도 45에 도시하는 바와 같이, 제 1 전극(421) 및 제 2 전극(422)의 상면의 피복층(428)에서 금속(동)층(426)을 노출시키고 있다. 이 때문에 도 37에 도시하는 바와 같이, 동도금으로 이루어지는 바이어홀(460)과의 접속성이 높아지고 또 접속저항을 저감하는 것이 가능하다.
도 38에 도시하는 바와 같이 상측의 빌드업층(480A)의 바이어홀(560)에는, IC칩(490)의 패드(492S1,492S2,492P1,492P2)로 접속하기 위하여 범프(476)가 형성되어 있다. 한편 하측의 빌드업층(480B)의 바이어홀(560)에는 도터보드(494)의 패드(495S1,495S2,495P1,495P2)로 접속하기 위한 범프(476)가 배설되어 있다. 코어기판(430)에는 스루홀(446)이 형성되어 있다.
IC칩(490)의 신호용패드(492S2)는 범프(476)-도체회로(558)-바이어홀(560)-스루홀(446)-바이어홀(560)-범프(476)를 개재하여, 도터보드(494)의 신호용 패드(495S2)에 접속되어 있다. 한편 IC칩(490)의 신호용패드(492S1)는 범프(476)-바이어홀(560)-스루홀(446)-바이어홀(560)-범프(476)를 개재하여, 도터보드(494)의 신호용패드(495S1)에 접속되어 있다. IC칩(490)의 전원용패드(492P1)는, 범프(476)-바이어홀(560)-도체회로(458)-바이어홀(460)을 개재하여 칩콘덴서(420)의 제 1 전극(421)으로 접속되어 있다. 한편 도터보드(494)의 전원용패드(495P1)는 범프(476)-바이어홀(560)-스루홀(446)-도체회로(458)-바이어홀(460)을 개재하여 칩콘덴서(420)의 제 1 전극(421)으로 접속되어 있다.
IC칩(490)의 전원용패드(492P2)는 범프(476)-바이어홀(560)-도체회로(458)-바이어홀(460)을 개재하여 칩콘덴서(420)의 제 2 전극(422)으로 접속되어 있다. 한편 도터보드(494)의 전원용패드(495P2)는 범프(476)-바이어홀(560)-스루홀(446)-도체회로(458)-바이어홀(460)을 개재하여 칩콘덴서(420)의 제 2 전극(422)으로 접속되어 있다.
제 3 실시형태의 프린트배선판(410)에서는, IC칩(490)의 바로 아래에 칩콘덴서(420)를 배치하기 때문에, IC칩과 콘덴서와의 거리가 짧아지고, 전력을 순간적으로 IC칩 측으로 공급하는 것이 가능하게 된다. 즉, 루프인덕턴스를 결정하는 루프길이를 단축하는 것이 가능하다.
또한 칩콘덴서(420)와 칩콘덴서(420)와의 사이에 스루홀(446)을 설치하여, 칩콘덴서(420)를 신호선이 통과하지 않는다. 이 때문에, 콘덴서를 통과시킨 때에 발생하는 고 유전체에 의한 인피던스 불연속에 의한 반사 및 고 유전체 통과에 의한 전송운반 지연을 막을 수 있다.
또,프린트배선판의 이면 측에 접속된 외부기판(도터보드)(494)과 콘덴서(420)의 제 1 전극(421), 제 2 전극(422)은, IC칩 측의 접속층(440)에 설치된 바이어홀(460) 및 코어기판에 형성된 스루홀(446)을 개재하여 접속된다. 즉, 심재를 구비하는 가공이 곤란한 수용층(430a)에 통공을 형성하여 콘덴서의 단자와 외부기판을 직접 접속하지 않기 때문에, 접속신뢰성을 높이는 것이 가능하다.
또한 본 실시형태에서는 도 37에 도시하는 바와 같이, 코어기판(430)의 통공(437)의 하면과 칩콘덴서(420)의 사이에 접착제(436)를 개재시켜서, 통공(437)의 측면과 칩콘덴서(420)와의 사이에 수지충전제(436a)를 충전하고 있다. 여기에서 접착제(436) 및 수지충전제(436a)의 열팽창률을 코어기판(430) 및 접속층(440)보다 작게 즉, 세라믹으로 이루어지는 콘덴서(420)에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에 있어서, 코어기판 및 접속층(440)과 칩콘덴서(420)와의 사이에 열팽창률차에서 내응력이 발생하여도 코어기판 및 접속층(440)에 크랙, 박리 등 이 생기기 어려워 높은 신뢰성을 달성할 수 있다. 또 마이그레이션의 발생을 방지하는 것도 가능하다.
제 3 실시형태의 프린트배선판의 제조공정에 대하여, 도 34 ∼ 도 37을 참조하여 설명한다.
(1) 우선 심재에 에폭시수지를 함침시킨 프리프레그(435)를 4 매 적층하여 이루어지는 적층판(432a)에 칩콘덴서 수용용의 통공(437)을 형성하는 한편, 프리프레그(435)를 2 매 적층하여 이루어지는 적층판(432b)을 준비한다 (도 34(A)). 여기에서 프리프레그로서 에폭시 이외에도 BT, 페놀수지 혹은 그래스크로스 등의 강화재를 함유한 것을 이용할 수 있다. 다음에 적층판(432a)과 적층판(432b)을 포개어 수용층(430a)을 형성한 후, 통공(437) 내에 도 45(A)를 참조하여 상술한 바와 같이 제 1, 제 2 전극(421, 422)의 상면의 피복(428)을 벗긴 칩콘덴서(420)를 수용시킨다 (도 34 (B)). 여기에서 상기 통공(437)과 칩콘덴서(420)와의 사이에 접착제(436)를 개재시키는 것이 적당하다. 또한 본원에서 얻을 수 있는 수지와 층간수지절연층은 융점이 300 °C 이하이기 때문에, 350 °C 를 넘는 온도를 가하면 용해, 연화 혹은 탄화되어 버린다. 접착제(436)는 열팽창률이 코어기판 보다도 작은 것이 바람직하다.
또한 코어기판으로서 세라믹이나 AIN 등의 기판을 이용하는 것은 불가능하였다. 상기 기판은 외형가공성이 나쁘고, 콘덴서를 수용하는 것이 불가능한 경우가 있고, 수지로 충전시켜도 공극이 생겨 버리기 때문이다.
(2) 다음에 상기 칩콘덴서(420)를 수용하는 적층판(432a) 및 적층판(432b)으 로 이루어지는 수용층의 양면에, 수지필름(접속층(440a))을 적층시킨다 (도 34 (C)). 그리고 양면에서 프레스하여 표면을 평탄하게 한다. 그 후, 가열하여 경화시키는 것으로, 칩콘덴서(420)를 수용하는 수용층(430a)과 접속층(440)으로 이루어지는 코어기판(430)을 형성한다 (도 34 (D)). 본 실시형태에서는 콘덴서(420)를 수용한 수용층(430a)과 접속층(440)을, 양면에 압력을 가하여 서로 맞대어 코어기판(430)을 형성하기 때문에, 표면이 평탄화된다. 이것에 의해 후술하는 공정에서 높은 신뢰성을 구비하도록 층간수지절연층(450) 및 도체회로(558)를 적층하는 것이 가능하다.
또한 코어기판의 통공(437)의 측면에 수지충전제(436a)를 충전하여, 기밀성을 높이는 것이 적당하다. 수지충전제(436a)는 열팽창률이 코어기판 보다도 작은 것이 바람직하다. 또 여기에서는 수지필름(440a)에는 제 1 실시형태와 동일한 수지필름을 이용하는 것이 가능하고, 금속층이 없는 것을 이용하여 적층시키고 있지만, 한쪽 면에 금속층을 배설한 수지필름(RCC)을 이용하여도 좋다. 즉 양면판, 편면판, 금속막을 가지지 않는 수지판, 수지필름을 이용하는 것이 가능하다.
(3) 다음에 층간수지절연층(450), 코어기판 및 층간수지절연층(450)에 대하여, 드릴로 스루홀용의 300 ∼ 500 ㎛의 통공(446)을 천공설치한다 (도 35 (A)). 그리고 CO2 레이저, YAG레이저, 엑시머레이저 혹은 UV레이저에 의해 상면 측의 층간수지절연층(450)에 칩콘덴서(420)의 제 1 전극(421) 및 제 2 전극(422)으로 이르는 비관통공(448)을 천설한다 (도 35 (B)). 경우에 따라서는 비관통공의 위치에 대응 시켜서 통공이 천설된 에어리어마스크를 재치하여 레이저로 에어리어가공을 행하여도 좋다. 또한 바이어홀의 크기와 지름이 다른 종류를 형성하는 경우에는, 혼합의 레이저에 의해 형성시켜도 좋다.
(4) 그 후 데스미어처리를 실시한다. 계속해서 표면의 팔라디움촉매를 부여한 후, 무전해도금액에 코어기판(430)을 침지하고, 균일하게 무전해동도금막(452)을 석출시킨다 (도 35 (C)). 무전해동도금막(452)의 표면에 조화층을 형성하는 것이 가능하다. 조화층은 Ra(평균조도높이) = 0.01 ∼ 5 ㎛ 이다. 특히 바람직한 것은 0.5 ∼ 3 ㎛ 의 범위이다.
(6) 그리고 무전해도금막(452)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(454)를 형성한다 (도 36 (A)). 여기에서는 무전해도금을 이용하고 있지만, 스패터에 의해 동, 니켈 등의 금속막을 형성하는 것도 가능하다. 스패터는 비용면에서는 불리하지만, 수지와의 밀착성을 개선할 수 있는 이점이 있다. 그리고 전해도금액에 코어기판(430)을 침지하여, 무전해도금막(452)을 개재하고 전류를 흘리어, 전해동도금막(456)을 석출시킨다 (도 36 (B)). 그리고 레지스트(454)를 5 % KOH로 박리한 후, 레지스트(454) 하의 무전해도금막(452)을 유산과 과산화수소혼합액으로 에칭하여 제거하고, 접속층(440)의 비관통공(448)에 바이어홀(460), 접속층(440)의 표면에 도체회로(458)를, 코어기판(430)의 통공(446a)에 스루홀(446)을 형성한다 (도 36 (C)). 이하의 공정은 제 2 실시형태의 (10) ∼ (15) 과 동일하기 때문에, 설명을 생략한다.
상기 프린트배선판으로의 IC칩의 재치 및 도터보드로의 설치는 제 1 실시형 태와 동일하기 때문에 설명을 생략한다.
(제 3 실시형태의 제 1 변형예)
계속해서, 본 발명의 제 3 실시형태의 제 1 변형에에 관계하는 프린트배선판에 대하여, 도 39를 참조하여 설명한다. 제 1 변형예의 프린트배선판은 상술한 제 3 실시형태와 거의 동일하다. 단, 이 제 1 변형예의 프린트배선판에서는 도전성핀(496)이 배설되어, 상기 도전성핀(496)을 개재하여 도터보드와의 접속을 취하도록 형성되어 있다.
또 상술한 제 3 실시형태에서는 코어기판(430)에 수용된 칩콘덴서(420) 만을 구비하고 있지만, 제 1 변형예에서는 표면 및 이면에 대용량의 칩콘덴서(520)가 실장되어 있다.
IC칩은 순식간에 대전력을 소비하여 복잡한 연산처리를 행한다. 여기에서는 IC칩 측에 대전력을 공급하기 위하여, 제 1 변형예에서는 프린트배선판에 전원용의 칩콘덴서(420) 및 칩콘덴서(520)를 구비하고 있다. 이 칩콘덴서에 의한 효과에 대하여서는, 제 1 실시형태의 제 4 변형예와 동일하기 때문에, 설명을 생략한다.
(제 3 실시형태의 제 2 변형예)
계속해서, 본 발명의 제 3 실시형태의 제 2 변형예에 관계하는 프린트배선판에 대하여, 도 42를 참조하여 설명한다. 제 2 변형예의 프린트배선판은 상술한 제 3 실시형태와 거의 동일하다. 단 제 3 실시형태에서는 코어기판(430)이 수용층(430a)의 양면에 접속층(440)이 배설되었지만, 제 2 실시형태에서는 수용층(430a)의 상면에만 접속층(440)이 배설되어 있다.
제 3 실시형태의 제 2 변형예에 관계하는 프린트배선판의 구성에 대하여, 도 39 내지 도 41을 참조하여 설명한다.
(1) 우선 에폭시수지를 함침시킨 프리프레그(435)를 4 매 적층하여 이루어지는 적층판(432a)에 칩콘덴서 수용용의 통공(437)을 형성하는 한편, 프리프레그(435)를 2 매 적층하여 이루어지는 적층판(432b)을 준비한다 (도 40 (A)). 다음에 적층판(432b), 적층판(432a)의 통공 형성위치에 대응시켜서 접착재(436)를 개재하여 칩콘덴서(420)를 재치한다 (도 40 (B)). 그리고 적층판(432a)과 적층판(432b)을 포개어 칩콘덴서(420)의 수용층(430a)을 형성한다 (도 40 (C)).
(2) 다음에 상기 칩콘덴서(420)를 수용하는 적층판(432a) 및 적층판(42b)으로 이루어지는 수용층(430a)의 상면에, 수지필름(접속층)(440a)을 적층시킨다 (도 40 (D)). 그리고 양면에서 프레스하여 표면을 평탄하게 한다. 그 후, 가열하여 경화시키는 것으로, 칩콘덴서(420)를 수용하는 수용층(430a)과 접속층(440)으로 이루어지는 코어기판(430)을 형성한다 (도 41 (A)). 본 실시형태에서는 콘덴서(420)를 수용한 수용층(430a)과 접속층(440)을, 양면에 압력을 가하여 서로 맞대어 코어기판(430)을 형성하기 때문에, 표면이 평탄화된다. 이것에 의해 높은 신뢰성을 구비하도록 층간수지절연층(450) 및 도체회로(558)를 적층하는 것이 가능하다.
(3) 다음에 층간수지절연층(450), 코어기판 및 층간수지절연층(450)에 대하여, 드릴로 스루홀용의 300 ∼ 500 ㎛의 통공(446)을 천공설치한다 (도 41 (B)). 그리고 CO2 레이저, YAG레이저, 엑시머레이저 혹은 UV레이저에 의해 상면 측의 층간 수지절연층(450)에 칩콘덴서(420)의 제 1 전극(421) 및 제 2 전극(422)으로 이르는 비관통공(448)을 천공설치한다 (도 41 (C)). 이하의 공정은 제 3 실시형태의 (3) 이하의 공정과 동일하기 때문에, 설명을 생략한다.
(제 3 실시형태의 제 3 변형예)
계속해서 제 3 실시형태의 제 3 변형예에 관계하는 프린트배선판의 구성에 대하여, 도 44를 참조하여 설명한다. 제 3 변형예의 프린트배선판은, 상술한 제 3 실시형태의 제 2 변형예와 거의 동일하다. 단, 제 2 변형예에서는 코어기판(430)의 IC칩 측에만 바이어홀(460)이 배설되었지만, 제 3 변형예에서는 IC칩 측뿐만 아니라, 도터보드 측에도 바이어홀(460)이 배설되어 있다.
이 제 3 변형예에 있어서는, 이면 측에도 바이어홀(460)이 배설되어 있기 때문에, 칩콘덴서(420)와 도터보드와의 배선길이를 짧게 하는 것이 가능하다.
제 3 변형예에 관계하는 프린트배선판의 제조공정에 대하여, 도 43을 참조하여 설명한다.
(1) 우선, 에폭시수지를 함침시킨 프리프레그(435)를 4 매 적층하여 이루어지는 적층판(432a)에 칩콘덴서 수용용의 통공(437)을 형성한다. 한편, 프리프레그(435)를 2 매 적층하여 이루어지는 적층판(432b)의 칩콘덴서 탑재위치에 전극으로 이르는 통공(439)을 천공설치한다 (도 43 (A)). 다음에 적층판(432b), 적층판(432a)의 통공 형성위치에 대응시켜서 접착제(436)를 개재하여 칩콘덴서(420)를 재치한다 (도 43 (B)). 그리고 적층판(432a)과 적층판(432b)을 포개어 수용층(430a)을 형성한다 (도 43 (C)).
(2) 다음에 수용층(430a)의 상면에, 수지필름(접속층(440a))을 적층시킨다 (도 43 (D)). 그리고 양면에서 프레스하여 표면을 평탄하게 한다. 그 후, 가열하여 경화시키는 것으로, 칩콘덴서(420)를 수용하는 수용층(430a)과 접속층(440)으로 이루어지는 코어기판(430)을 형성한다 (도 44 참조). 이하의 공정은 제 3 실시형태의 (3) 이하의 공정과 동일하기 때문에, 설명을 생략한다.
(제 3 실시형태의 제 4 변형예)
계속해서 제 3 실시형태의 제 4 변형예에 관계하는 프린트배선판에 대하여, 도 46, 도 47을 참조하여 설명한다.
제 4 변형예의 구성은, 도 37을 참조하여 상술한 제 3 실시형태와 동일하다. 단, 제 4 변형예의 프린트배선판에서는 칩콘덴서(420)가, 도 47에 도시하는 바와 같이 제 1, 제 2 전극(421, 422)의 피복층(428) (도 45 (A) 참조)을 완전하게 박리한 후, 동도금막(429)에 의해 피복하고 있다. 그리고 동도금막(429)으로 피복한 제 1, 제 2 전극(421, 422)에 동도금으로 이루어지는 바이어홀(460)에서 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극(421, 422)은, 메탈라이즈로 이루어지는 표면에 요철이 있다. 이 때문에 금속층을 노출한 상태에서 이용하면, 접속층(440)에 비관통공(448)을 천설하는 공정에 있어서, 상기 요철에 수지가 남는 경우가 있다. 이 때에는 상기 수지여분에 의해 제 1, 제 2 전극(421, 422)과 바이어홀(460)과의 접속불량이 발생하는 경우가 있다. 이에 대하여 제 4 변형예에서는, 동도금막(429)에 의해 제 1, 제 2 전극(421, 422)의 표면이 평활하게 되고, 전극 상에 피복된 접속층(440)에 비관통공(448)을 천설하는 때에, 수지여분이 남지 않고 바이어 홀(460)을 형성한 때의 전극(421, 422)과의 접속신뢰성을 높일 수 있다.
또한 동도금막(429)이 형성된 전극(421, 422)에, 도금에 의해 바이어홀(460)을 형성하기 때문에, 전극(421, 422)과 바이어홀(460)과의 접속성이 높고, 히트사이클시험을 실시하여도 전극(421, 422)과 바이어홀(460)과의 사이에서 단선이 생기는 일이 없다. 마이그레이션의 발생도 없고, 콘덴서의 바이어홀 접속부에서의 문제를 일으키지도 않았다.
또한, 상기 동도금막(429)은 칩콘덴서의 제조단계에서 금속층(426)의 표면에 피복된 니켈/주석층(피복층)을, 프린트배선판으로의 탑재 단계에서 박리한 후 설치한다. 그 대신에 칩콘덴서(420)의 제조단계에서 금속층(426)의 상에 직접 동도금막(429)을 피복하는 것도 가능하다. 즉, 제 4 변형예에서는 제 3 실시형태와 같이 레이저에서 전극의 동도금막(429)으로 이르는 개구를 설치한 후, 데스미어 처리 등을 행하고, 바이어홀을 동도금에 의해 형성한다. 따라서 동도금막(429)의 표면에 산화막이 형성되어 있어도, 상기 레이저 및 데스미어 처리로 산화막을 제거할 수 있기 때문에, 적정하게 접속을 취할 수 있다.
또한 칩콘덴서(420)의 세라믹으로 이루어진 유전체(423)의 표면에는 조화층(423α)이 설치되어 있다. 이 때문에, 세라믹으로 이루어진 칩콘덴서(420)와 수지로 이루어지는 접속층(440)과의 밀착성이 높고, 히트사이클시험을 실시하여도 경계면에서의 접속층(440)의 박리가 발생하는 경우가 없다. 이 조화층(423α)은, 소성 후에 칩콘덴서(420)의 표면을 연마하는 것에 의해, 또 소성 전에 조화처리를 실시하는 것에 의해 형성할 수 있다. 또한 제 4 변형예에서는 콘덴서의 표면에 조화 처리를 실시하여 수지와의 밀착성을 높였지만, 그 대신에 콘덴서의 표면에 실란커플링 처리를 실시하는 것도 가능하다.
상술한 실시형태에서는 칩콘덴서를 프린트배선판에 내장시켰지만, 칩콘덴서 대신에 세라믹판에 도전체막을 설치하여 이루어지는 판 형상의 콘덴서를 이용하는 것도 가능하다. 제 4 변형예의 동도금을 피복하는 구성 및 칩콘덴서의 표면을 조화하는 구성은, 제 3 실시형태, 제 1, 제 2, 제 3 변형예에 적용 가능한 것은 말할 것도 없다.
(제 3 실시형태의 제 5 변형예)
계속해서 제 3 실시형태의 제 5 변형예에 관계하는 프린트배선판의 구성에 대하여 도 18을 참조하여 설명한다.
이 제 5 변형예의 프린트배선판의 구성은, 상술한 제 1 실시형태와 거의 동일하다. 단, 코어기판(30)으로의 수용되는 칩콘덴서(20)가 다르다. 도 18은 칩콘덴서의 평면도를 도시하고 있다. 도 18(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 상술한 제 1 실시형태의 프린트배선판에서는, 도 18(B)에 평면도로 도시하듯이, 칩콘덴서의 측연의 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다. 도 18(C)은 제 5 변형예의 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 제 5 변형예의 프린트배선판에서는, 도 18(D)에 평면도로 도시하듯이, 칩콘덴서의 측연의 내측에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다.
이 제 5 변형예의 프린트배선판에서는, 외측 가장자리의 내측에 전극이 형성 된 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다.
계속해서 제 5 변형예의 제 1 별예에 관계하는 프린트배선판 도 19를 참조하여 설명한다.
도 19는 제 1 별예에 관계하는 프린트배선판의 코어기판에 수용되는 칩콘덴서(20)의 평면도를 도시하고 있다. 상술한 제 1 실시형태에서는 복수개의 소용량의 칩콘덴서를 코어기판에 수용하였지만, 제 1 별예에서는 대용량의 큰　크기의 칩콘덴서(20)를 코어기판에 수용하고 있다. 여기에서 칩콘덴서(20)는, 제 1 전극(21)과 제 2 전극(22)과, 유전체(23)와, 제 1 전극(21)으로 접속된 제 1 도전막(24)과, 제 2 전극(22)측에 접속된 제 2 도전막(25)과, 제 1 도전막(24) 및 제 2 도전막(25)으로 접속되어 있지 않은 칩콘덴서의 상하면의 접속용의 전극(27)으로 이루어진다. 이 전극(27)을 개재하여 IC칩 측과 도터보드 측이 접속되어 있다.
이 제 1 변형예의 프린트배선판에서는 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 일이 없다.
도 20을 참조하여 제 2 별예에 관계하는 프린트배선판에 대하여 설명한다. 도 20(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 통상의 재단선을 도시하고, 도 20(B)은 칩콘덴서의 평면도를 도시하고 있다. 도 20(B)에 도시하는 바와 같이, 이 제 2 별예에서는 다수개 취득 용의 칩콘덴서를 복 수 개(도 중의 예에서는 3매) 연결시켜서 대판으로 이용하고 있다.
이 제 2 별예에서는 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 경우가 없다.
상술한 실시형태에서는 칩콘덴서를 프린트배선판에 내장시켰지만, 칩콘덴서 대신에, 세라믹판에 도전체막을 설치하여 이루어지는 판 형상의 콘덴서를 이용하는 것도 가능하다.
여기에서 제 3 실시형태의 제 4 변형예의 프린트배선판에 대하여, 코어기판 내에 구멍메움 칩콘덴서(420)의 인덕턴스와, 프린트배선판의 이면(도터보드 측의 면)에 실장한 칩콘덴서의 인덕턴스를 측정한 값을 도시한다.
콘덴서 1 개의 경우
매립형 137 pH
이면실장형 287 pH
콘덴서를 8개 병렬로 접속한 경우
매립형 60 pH
이면실장형 72 pH
이상과 같이, 콘덴서를 단체로 이용하여도, 용량을 증대시키기 위하여 병렬로 접속한 경우에도, 칩콘덴서를 내장하는 것으로 인덕턴스를 저감할 수 있다.
다음에 신뢰성시험을 행한 결과에 대하여 설명한다. 여기에서는 제 4 변형예의 프린트배선판에 있어서, 1개의 칩콘덴서의 정전용량의 변화율을 측정하였다.
정전용량변화율
(측정주파수 100 Hz) (측정주파수 1 kHz)
Steam 168 시간: 0.3 ％ 0.4 ％
HAST 100 시간: -0.9 ％ -0.9 ％
TS 1000 cycles: 1.1 ％ 1.3 ％
스팀시험은 증기에 맞추어 습도 100 ％ 로 유지하였다. 또 HAST시험에서는 상대온도 100 ％, 인가전압 1.3 V, 온도 121 °C 에서 100 시간 방치하였다. TS시험에서는 -125 °C에서 30 분, 55 °C 에서 30분 방치하는 시험을 1000 회 반복하였다.
상기 신뢰성시험에 있어서, 칩콘덴서를 내장하는 프린트배선판에 있어서도, 기존의 콘덴서표면실장형과 동등한 신뢰성을 달성할 수 있다는 것을 알았다. 또 상술한 바와 같이, TS시험에 있어서 세라믹으로 이루어지는 콘덴서와, 수지로 이루어지는 코어기판 및 층간수지절연층의 열팽창률이 다르기 때문에, 내부응력이 발생하여도 칩콘덴서의 단자와 바이어홀과의 사이에 단선, 칩콘덴서와 층간수지절연층과의 사이에서 박리, 층간수지절연층에 크랙이 발생하지 않고, 장기간에 걸쳐 높은 신뢰성을 달성할 수 있는 것을 판명하였다.
제 3 실시형태의 구조에 의해, 인덕턴스를 원인으로 하는 전기특성이 저하하는 일은 없다.
또 코어기판과 콘덴서의 사이에 수지가 충전되어 있기 때문에, 콘덴서 등에 기인하는 응력이 발생하여도 완화되고, 마이그레이션의 발생이 없다. 그 때문에 콘 덴서의 전극과 바이어홀의 접속부로의 박리와 용해 등의 영향이 없다. 그 때문에, 신뢰성시험을 실시하여도 소망의 성능을 유지하는 것이 가능한 것이다.
또 콘덴서의 전극을 동에 의해 피복되어 있는 경우에도, 마이그레이션의 발생을 방지하는 것이 가능하다.
(제 4 실시형태)
본 발명의 제 4 실시형태에 관계하는 프린트배선판의 구성에 대하여, 도 51, 도 52를 참조하여 설명한다. 도 51은 프린트배선판(610)의 단면을 도시하고, 도 52는 도 51에 도시하는 프린트배선판(610)에 IC칩(690)을 탑재하여 도터보드(694) 측으로 설치한 상태를 도시하고 있다.
도 51에 도시하는 바와 같이, 프린트배선판(610)은 칩콘덴서(620)와 칩콘덴서(620)를 수용하는 코어기판(630)과, 빌드업층(680A,680B)을 구성하는 층간수지절연층(650)으로 이루어진다. 코어기판(630)은 콘덴서(620)를 수용하는 수용층(630a)과 접속층(640)으로 이루어진다. 접속층(640)에는 바이어홀(660) 및 도체회로(658)가 형성되어, 층간수지절연층(650)에는 바이어홀(760) 및 도체회로(758)가 형성되어 있다. 본 실시형태에서는 빌드업층이 1층의 층간수지절연층(650)으로 이루어지지만, 빌드업층은 복수의 층간수지절연층으로 이루어지는 것이 가능하다.
칩콘덴서(620)는 도 45에 도시하는 바와 같이, 제 1 전극(621)과 제 2 전극(622)과, 상기 제 1, 제 2 전극에 끼인 유전체(623)로 이루어지고, 상기 유전체(623)에는, 제 1 전극(621) 측에 접속된 제 1 도전막(624)과, 제 2 전극(622) 측에 접속된 제 2 도전막(625)이 복수 개 서로 마주보게 배치되어 있다.
도 52에 도시하는 바와 같이 상측의 빌드업층(680A)의 바이어홀(760)에는, IC칩(690)의 패드(692S1,692S2,692P1,692P2)로 접속하기 위하여 범프(676)가 형성되어 있다. 한편 하측의 빌드업층(680B)의 바이어홀(760)에는 도터보드(694)의 패드(695S1,695S2,695P1,695P2)로 접속하기 위한 범프(676)가 배설되어 있다. 코어기판(630)에는 스루홀(646)이 형성되어 있다.
IC칩(690)의 신호용패드(692S2)는 범프(676)-도체회로(758)-바이어홀(760)-스루홀(646)-바이어홀(760)-범프(676)를 개재하여, 도터보드(694)의 신호용 패드(695S2)에 접속되어 있다. 한편 IC칩(690)의 신호용패드(692S1)는 범프(676)-바이어홀(760)-스루홀(646)-바이어홀(760)-범프(676)를 개재하여, 도터보드(694)의 신호용패드(695S1)에 접속되어 있다. IC칩(690)의 전원용패드(692P1)는, 범프(676)-바이어홀(760)-도체회로(658)-바이어홀(660)을 개재하여 칩콘덴서(620)의 제 1 전극(621)으로 접속되어 있다. 한편 도터보드(694)의 전원용패드(695P1)는 범프(676)-바이어홀(760)-도체회로(658)-바이어홀(660)을 개재하여 칩콘덴서(620)의 제 1 전극(621)으로 접속되어 있다.
IC칩(690)의 전원용패드(692P2)는 범프(676)-바이어홀(760)-도체회로(658)-바이어홀(660)을 개재하여 칩콘덴서(620)의 제 2 전극(622)으로 접속되어 있다. 한편 도터보드(694)의 전원용패드(695P2)는 범프(676)-바이어홀(760)-도체회로(658)-바이어홀(660)을 개재하여 칩콘덴서(620)의 제 2 전극(622)으로 접속되어 있다.
제 4 실시형태의 프린트배선판(610)에서는, IC칩(690)의 바로 아래에 칩콘덴서(620)를 배치하기 때문에, IC칩과 콘덴서와의 거리가 짧아지고, 전력을 순간적으 로 IC칩 측으로 공급하는 것이 가능하게 된다. 즉, 루프인덕턴스를 결정하는 루프길이를 단축하는 것이 가능하다.
또한 칩콘덴서(620)와 칩콘덴서(620)와의 사이에 스루홀(646)을 설치하여, 칩콘덴서(620)를 신호선이 통과하지 않는다. 이 때문에, 콘덴서를 통과시킨 때에 발생하는 고 유전체에 의한 인피던스 불연속에 의한 반사 및 고 유전체 통과에 의한 전송운반 지연을 막을 수 있다.
또, 프린트배선판의 이면 측에 접속된 외부기판(도터보드)(694)과 콘덴서(620)의 제 1 전극(621), 제 2 전극(622)은, IC칩 측의 접속층(640)에 설치된 바이어홀(660) 및 도터보드 측의 접속층(640)에 설치된 바이어홀(660)을 개재하여 접속된다. 즉, 콘덴서(620)의 단자(621,622)와 IC칩(690), 도터보드(694)를 직접 접속하기 때문에, 배선길이를 단축하는 것이 가능하다.
또한 제 4 실시형태에서는 도 51에 도시하는 바와 같이, 코어기판(630)의 통공(637)의 측면과 칩콘덴서(620)의 사이에 접착제(636)를 개재시키고 있다. 여기에서 접착제(636)의 열팽창률을, 코어기판(630) 및 접속층(640)보다 작게 즉, 세라믹으로 이루어지는 콘덴서(620)에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에 있어서, 코어기판 및 접속층(640)과 칩콘덴서(620)와의 사이에 열팽창률차에서 내응력이 발생하여도, 코어기판 및 접속층(640)에 크랙, 박리 등이 생기기 어려워 높은 신뢰성을 달성할 수 있다. 또 마이그레이션을 발생을 방지하는 것도 가능하다.
계속해서 도 51을 참조하여 상술한 프린트배선판의 제조공정에 대하여, 도 48 ∼ 도 49를 참조하여 설명한다.
(1) 우선 그래스크로스 등의 심재로 에폭시수지를 함침시킨 프리프레그를 적층하여 이루어지는 적층판(수용층)(632a)에 칩콘덴서 수용용의 통공(637)을 형성한다 (도 48 (A)). 여기에서 프리프레그로서 에폭시 이외에도 BT, 페놀수지 혹은 그래스크로스 등의 강화재를 함유하고 있는 것 등, 일반적으로 프린트배선판에서 사용되는 것을 이용할 수 있다. 또한 그래스크로스 등의 심재를 가지지 않는 수지기판을 이용하는 것도 가능하다.
그러나, 코어기판을 세라믹이나 AIN 등의 기판을 이용하는 것은 불가능하였다. 상기 기판은 외형가공성이 나쁘고, 콘덴서를 수용하는 것이 불가능한 경우가 있으며, 수지로 충전시켜도 공극이 생겨 버리기 때문이다.
(2) 다음에 수용층(632a)의 통공(637) 내에 칩콘덴서(620)를 수용시킨다 (도 48(B)). 여기에서 칩콘덴서(620)의 제 1, 제 2 전극(621,622)의 표면의 피복(626)(도 45 참조)을 벗겨 둔 것이, 상층에 형성된 바이어홀(660)과의 접속성을 높이기 때문에 바람직하다. 또 상기 통공(637)과 칩콘덴서(620)와의 사이에 접착제(636)를 개재시키는 것이 적당하다. 접착제(636)는 열팽창률이 코어기판 및 접속층 보다도 작은 것이 바람직하다.
(3) 다음에 수지필름(640a), 상기 칩콘덴서(620)를 수용하는 수용층(632a), 또한 수지필름(640a)을 적층시킨다 (도 48(C)). 이 수지필름(640a)으로서는 제 1 실시형태와 마찬가지로 에폭시, BT, 폴리이미드, 오레핀 등의 열경화성수지 또는 열경화성수지와 열가소성수지와의 혼합물을 이용하는 것이 가능하다. 여기에서는 통공의 형성이 용이하도록 심재를 구비하지 않는 필름이 바람직하다. 또 수지필름(640a)에는 금속층이 없는 것을 이용하여 적층시키고 있지만, 한쪽 면에 금속층을 배설한 수지필름(RCC)을 이용하여도 좋다. 즉, 양면판, 편면판, 금속막을 가지지 않는 수지판, 수지필름을 이용하는 것이 가능하다. 또한 칩콘덴서(620)의 상하면에 수지충전제(636a)를 충전하여, 기밀성을 높이는 것이 적당하다. 또한 본원에 이용될 수 있는 수지와 층간수지절연층은 융점이 300 °C 이하이기 때문에, 350 °C를 넘는 온도를 가하면 용해, 연화 혹은 탄화해 버린다.
(4) 그리고 적층한 수용층(632a) 및 수지필름(640a)을 양면에서 프레스하여 표면을 평탄하게 한다. 그 후, 가열하여 경화시키는 것으로, 칩콘덴서(620)를 수용하는 수용층(630a) 및 접속층(640)으로 이루어지는 코어기판(630)을 완성한다 (도 49(A)). 본 실시형태에서는 콘덴서(620)를 수용한 수용층(630a)과 접속층(640)을, 양면에 압력을 가하여 서로 맞대어 코어기판(630)을 형성하기 때문에, 표면이 평탄화된다. 이것에 의해 후술하는 공정에서, 높은 신뢰성을 구비하도록 층간수지절연층(650) 및 도체회로(758)를 적층하는 것이 가능하다.
(5) 다음에 CO2 레이저, YAG레이저, 엑시머레이저 혹은 UV레이저에 의해 상면 측의 접속층(640)에 바이어홀로 이루어지는 비관통공(648)을 천설한다 (도 49(B)). 경우에 따라서는 비관통공의 위치에 대응시켜서 통공이 천설된 에어리어마스크를 재치하여 레이저로 에어리어가공을 행하여도 좋다. 또한 바이어홀의 크기와 지름이 다른 종류를 형성하는 경우에는, 혼합의 레이저에 의해 형성시켜도 좋다.
(6) 또 필요에 따라서, 바이어홀 내의 스미어를 산소, 질소 등의 기체프라즈마처리, 코로나처리 등의 드라이처리에 의하여 혹은 과망간산 등의 산화제에 의한 침적에 의한 처리에 의하여 행하여도 좋다. 계속해서 접속층(640), 수용층(630a) 및 접속층(640)으로 이루어지는 코어기판(630)에 대하여, 드릴 또는 레이저로 스루홀용의 통공(646a)을 50 ∼ 500 ㎛ 로 천설한다 (도 49(C)).
(7) 코어기판(630)의 접속층(640)의 표층, 바이어홀용 비관통공(648) 및 스루홀용 관통공(646a) 내에 금속막을 형성시킨다. 이 때문에 접속층(640)의 표면에 팔라디움촉매를 부여한 후, 무전해도금액에 코어기판(630)을 침지하여, 균일하게 무전해동도금막(652)을 석출시킨다 (도 50(A)). 여기에서는 무전해도금을 이용하고 있지만, 스패터에 의해 동, 니켈 등의 금속층을 형성하는 것도 가능하다. 스패터는 비용 면에서는 불리하지만, 수지층과의 밀착성을 개선할 수 있는 이점이 있다. 또 경우에 따라서는 스패터로 형성한 후에, 무전해도금막을 형성시켜도 좋다. 수지에 따라서는 촉매부여가 안정하지 않은 것에는 유효하고, 무전해도금막과 형성시킨 방향이 전해도금의 석출성이 안정하기 때문이다. 금속막(652)은 0.1 ∼ 3 ㎜ 의 범위에서 형성하는 것이 바람직하다.
(8) 그 후, 금속막(652)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(654)를 형성한다. 그리고 전해도금액에 코어기판(630)을 침지하고, 무전해도금막(652)을 개재하여 전류를 흘리고 전해동도금막(656)을 석출시킨다 (도 50(B)). 레지스트(654)를 5 % KOH로 박리한 후, 레지스트(654) 하의 무전해도금막(652)을 유산과 과산화수소혼합액으로 에칭하 여 제거하고, 접속층(640)에 바이어홀(660) 및 도체회로(658)를, 한편 코어기판(630)의 통공(646a)에 스루홀(646)을 형성한다 (도 50(C)). 이하의 공정은 제 2 실시예의 (10) ∼ (15) 의 공정과 동일하기 때문에 설명을 생략한다.
상기 프린트배선판으로의 IC칩의 재치 및 도터보드로의 설치는 제 1 실시형태와 동일하기 때문에 설명을 생략한다.
(제 4 실시형태의 제 1 변형예)
도 53은 제 4 실시형태의 프린트배선판의 제 1 변형예를 도시하고 있다. 도 53 중에 도시하는 제 1 변형예와 같이 칩콘덴서(620)의 제 1 전극(621), 제 2 전극(622)과 바이어홀(660)을 접착재료(634)를 개재하여 접속하는 것이 가능하다. 접착재료(634)는 납땜(Sn/Pb, Sn/Sb, Sn/Ag), 도전성페이스트 혹은 수지에 금속입자가 합침된 것 등의 도전성과 접착성을 겸해 구비하는 것을 이용하는 것이 가능하다.
(제 4 실시형태의 제 2 변형예)
계속해서 본 발명의 제 4 실시형태의 제 2 변형에에 관계하는 프린트배선판에 대하여, 도 54를 참조하여 설명한다. 제 2 변형예의 프린트배선판은 상술한 제 4 실시형태와 거의 동일하다. 단, 이 제 2 변형예의 프린트배선판에서는, 도전성핀(696)이 배설되어, 상기 도전성핀(696)을 개재하여 도터보드와의 접속을 취하도록 형성되어 있다.
또 상술한 제 4 실시형태에서는, 코어기판(630)에 수용된 칩콘덴서(620) 만을 구비하고 있지만, 제 1 변형예에서는 표면 및 이면에 대용량의 칩콘덴서(720)가 실장되어 있다.
IC칩은 순식간에 대전력을 소비하여 복잡한 연산처리를 행한다. 여기에서는 IC칩 측에 대전력을 공급하기 위하여, 본 실시형태에서는 프린트배선판에 전원용의 칩콘덴서(620) 및 칩콘덴서(720)를 구비하고 있다. 이 칩콘덴서에 의한 효과에 대하여서는, 제 1 실시예의 제 4 변형예와 동일하기 때문에, 설명을 생략한다.
(제 4 실시형태의 제 3 변형예)
본 발명의 제 3 변형예에 관계하는 프린트배선판에 대하여, 도 55를 참조하여 설명한다. 제 3 변형예의 프린트배선판(610)은, 상술한 제 4 실시형태와 거의 동일하다. 단 이 제 3 변형에의 프린트배선판에서는 칩콘덴서(620)의 제 1 전극(621), 제 2 전극(622) 상에 필드비어(660)가 형성되어, 필드비어(760)를 개재하여 IC칩(690)의 범프(692)로 접속되어 있다.
(제 4 실시형태의 제 4 변형예)
본 발명의 제 4 실시형태의 제 4 변형예에 관계하는 프린트배선판에 대하여, 도 56을 참조하여 설명한다. 제 4 변형예의 프린트배선판(610)은, 상술한 제 4 실시형태와 거의 동일하다. 단, 이 변형예의 프린트배선판에서는 칩콘덴서(620)의 제 1 전극(621), 제 2 전극(622)에 필드비어(660)가 형성되어, 필드비어(660)의 바로 위에 형성된 필드비어(760)를 개재하여 IC칩(690)의 범프(692P1, 692P2)로 접속되어 있다. 이 제 4 변형예에서는 IC칩과 칩콘덴서와의 거리를 최단으로 하는 것이 가능하다.
(제 4 실시형태의 제 5 변형예)
제 5 변형예에 관계하는 프린트배선판에 대하여, 도 57을 참조하여 설명한다. 제 5 변형예의 프린트배선판(610)은, 상술한 제 4 실시형태와 거의 동일하다. 단 이 변형예의 프린트배선판에서는 칩콘덴서(620)의 제 1 전극(621), 제 2 전극(622)을 개재하여 IC칩(690) 측의 패드와 도터보드(694) 측의 패드(695)가 접속되어 있다. 즉, IC칩과 도터보드와의 전원용, 어스용의 스루홀이 생략되어 있다. 이 제 5 변형예에서는 제 4 실시형태와 비교해서 배선밀도를 높이는 것이 가능하다.
(제 4 실시형태의 제 6 변형예)
계속해서 제 4 실시형태의 제 6 변형예에 관계하는 프린트배선판에 대하여, 도 58, 도 59를 참조하여 설명한다.
*제 6 변형예의 구성은, 도 51을 참조하여 상술한 제 4 실시형태와 동일하다. 단, 제 6 변형예의 프린트배선판에서는 칩콘덴서(620)가, 도 59에 도시하는 바와 같이 제 1, 제 2 전극(621,622)의 피복층(626)(도 45 참조)을 완전하게 박리한 후, 동도금막(629)에 의해 피복하고 있다. 그리고 동도금막(629)으로 피복한 제 1, 제 2 전극(621,622)에 동도금으로 이루어지는 바이어홀(660)에서 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극(621,622)은, 메탈라이즈로 이루어져서 표면에 요철이 있다. 이 때문에 금속층을 노출한 상태에서 이용하면, 접속층(640)에 비관통공(648)을 천설하는 공정에 있어서, 상기 요철에 수지가 남는 경우가 있다. 이 때에는 상기 수지여분에 의해 제 1, 제 2 전극(621,622)과 바이어홀(660)과의 접속 불량이 발생하는 경우가 있다. 이에 대하여 제 6 변형예에서는, 동도금막(629)에 의해 제 1, 제 2 전극(621,622)의 표면이 평활하게 되고, 전극 상에 피복된 접속층(640)에 비관통공(648)을 천설하는 때에, 수지여분이 남지 않고 바이어홀(660)을 형성한 때의 전극(621,622)과의 접속신뢰성을 높일 수 있다.
또한 동도금막(629)이 형성된 전극(621,622)에, 도금에 의해 바이어홀(660)을 형성하기 때문에, 전극(621,622)과 바이어홀(660)과의 접속성이 높고, 히트사이클시험을 실시하여도 전극(621,622)과 바이어홀(660)과의 사이에서 단선이 생기는 일이 없다.
또한 상기 동도금막(629)은 칩콘덴서의 제조단계에서, 제 1, 제 1 전극을 구성하는 금속층(628)의 표면에 피복된 니켈/주석층(피복층)을, 프린트배선판으로의 탑재 단계에서 박리한 후 설치한다. 그 대신에 칩콘덴서(620)의 제조단계에서, 금속층(628)의 상에 직접 동도금막(629)을 피복하는 것도 가능하다. 즉, 제 6 변형예에서는 제 4 실시형태와 같이 레이저로 전극의 동도금막(629)으로 이르는 개구를 설치한 후, 데스미어 처리 등을 행하고, 바이어홀을 동도금에 의해 형성한다. 따라서 동도금막(629)의 표면에 산화막이 형성되어 있어도, 상기 레이저 및 데스미어 처리로 산화막을 제거할 수 있기 때문에, 적정하게 접속을 취할 수 있다.
또한 제 1 실시형태와 동일하게 도 17(B)에 도시하는 바와 같이 콘덴서(20)의 제 1 전극(21), 제 2 전극(22)의 피복(28)의 일부를 제거하여 이용하는 것도 가능하다. 제 1 전극(21), 제 2 전극(22)을 노출시키는 것으로 도금으로 이루어진 바이어홀과의 접속성을 높이는 것이 가능하기 때문이다.
또한 칩콘덴서(620)의 세라믹으로 이루어진 유전체(623)의 표면에는 조화층(623α)이 설치되어 있다. 이 때문에, 세라믹으로 이루어진 칩콘덴서(620)와 수지로 이루어지는 접속층(640)과의 밀착성이 높고, 히트사이클시험을 실시하여도 경계면에서의 접속층(640)의 박리가 발생하는 경우가 없다. 이 조화층(623α)은, 소성 후에 칩콘덴서(620)의 표면을 연마하는 것에 의해, 또 소성 전에 조화처리를 실시하는 것에 의해 형성할 수 있다. 또한 제 6 변형예에서는 콘덴서의 표면에 조화처리를 실시하여 수지와의 밀착성을 높였지만, 그 대신에 콘덴서의 표면에 실란커플링 처리를 실시하는 것도 가능하다.
(제 4 실시형태의 제 7 변형예)
계속해서 제 4 실시형태의 제 7 변형예에 관게하는 프린트배선판의 구성에 대하여 도 18을 참조하여 설명한다.
이 제 7 변형예의 프린트배선판의 구성은, 상술한 제 1 실시형태와 거의 동일하다. 단 코어기판(30)으로의 수용되는 칩콘덴서(20)가 다르다. 도 18은 칩콘덴서의 평면도를 도시하고 있다. 도 18(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 상술한 제 1 실시형태의 프린트배선판에서는, 도 18(B)에 평면도로 도시하듯이, 칩콘덴서의 측연의 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다. 도 18(C)은 제 7 변형예의 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 제 7 변형예의 프린트배선판에서는, 도 18(D)에 평면도로 도시하듯이, 칩콘덴서의 측연의 내측에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다.
이 제 7 변형예의 프린트배선판에서는, 외측 가장자리의 내측에 전극이 형성된 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다.
계속해서 제 7 변형예의 제 1 별예에 관계하는 프린트배선판 도 19를 참조하여 설명한다.
도 19는 제 1 별예에 관계하는 프린트배선판의 코어기판에 수용되는 칩콘덴서(20)의 평면도를 도시하고 있다. 상술한 제 1 실시형태에서는 복수개의 소용량의 칩콘덴서를 코어기판에 수용하였지만, 제 1 별예에서는 대용량의 큰　크기의 칩콘덴서(20)를 코어기판에 수용하고 있다. 여기에서 칩콘덴서(20)는, 제 1 전극(21)과 제 2 전극(22)과, 유전체(23)와, 제 1 전극(21)으로 접속된 제 1 도전막(24)과, 제 2 전극(22)측에 접속된 제 2 도전막(25)과, 제 1 도전막(24) 및 제 2 도전막(25)으로 접속되어 있지 않은 칩콘덴서의 상하면의 접속용의 전극(27)으로 이루어진다. 이 전극(27)을 개재하여 IC칩 측과 도터보드 측이 접속되어 있다.
이 제 1 변형예의 프린트배선판에서는 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 일이 없다.
도 20을 참조하여 제 2 별예에 관계하는 프린트배선판에 대하여 설명한다. 도 20(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 통상의 재단선을 도시하고, 도 20(B)은 칩콘덴서의 평면도를 도시하고 있다. 도 20(B)에 도시하는 바와 같이, 이 제 2 별예에서는 다수개 취득 용의 칩콘덴서를 복수 개(도 중의 예에서는 3매) 연결시켜서 대판으로 이용하고 있다.
이 제 2 별예에서는 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 경우가 없다.
상술한 실시형태에서는 칩콘덴서를 프린트배선판에 내장시켰지만, 칩콘덴서 대신에, 세라믹판에 도전체막을 설치하여 이루어지는 판 형상의 콘덴서를 이용하는 것도 가능하다. 제 6 실시형태의 동도금을 피복하는 구성 및 칩콘덴서의 표면을 조화하는 구성은, 제 4 실시형태, 제 1, 제 2, 제 3, 제 4, 제 5, 제 6 변형예에 적용 가능한 것은 말할 것까지도 없다.
여기에서 제 4 실시형태의 제 6 변형예의 프린트배선판에 대하여, 코어기판 내에 매립한 칩콘덴서(620)의 인덕턴스와, 프린트배선판의 이면(도터보드 측의 면)에 실장한 칩콘덴서의 인덕턴스를 측정한 값을 도시한다.
콘덴서 1개(단체)의 경우
매립형 137 pH
이면실장형 287 pH
콘덴서를 8개 병렬로 접속한 경우
매립형 60 pH
이면실장형 72 pH
이상과 같이 콘덴서를 하나로 이용하여도, 용량을 증대시키기 위하여 병렬로 접속한 경우에도, 칩콘덴서를 내장하는 것으로 인덕턴스를 저감할 수 있다.
다음에 신뢰성시험을 행한 결과에 대하여 설명한다. 여기에서는 제 6 변형예의 프린트배선판에 있어서, 1개의 칩콘덴서의 정전용량의 변화율을 측정하였다.
정전용량변화
(측정주파수 100 Hz) (측정주파수 1 kHz)
Steam 168 시간: 0.3 ％ 0.4 ％
HAST 100 시간: -0.9 ％ -0.9 ％
TS 1000 cycles: 1.1 ％ 1.3 ％
스팀시험은 증기에 맞추어 습도 100 ％ 로 유지하였다. 또 HAST시험에서는 상대온도 100 ％, 인가전압 1.3 V, 온도 121 °C 에서 100 시간 방치하였다. TS시험에서는 -125 °C에서 30 분, 55 °C 에서 30분 방치하는 시험을 1000 회 반복하였다.
상기 신뢰성시험에 있어서, 칩콘덴서를 내장하는 프린트배선판에 있어서도, 기존의 콘덴서표면실장형과 동등한 신뢰성을 달성할 수 있다는 것을 알았다. 또 상술한 바와 같이, TS시험에 있어서 세라믹으로 이루어지는 콘덴서와, 수지로 이루어지는 코어기판 및 층간수지절연층의 열팽창률이 다르기 때문에, 내부응력이 발생하여도 칩콘덴서의 단자와 바이어홀과의 사이에 단선, 칩콘덴서와 층간수지절연층과의 사이에서 박리, 층간수지절연층에 크랙이 발생하지 않고, 장기간에 걸쳐 높은 신뢰성을 달성할 수 있는 것을 판명하였다.
제 4 실시형태의 구조에 의해, 인덕턴스에 기인하는 전기특성이 저하하는 일 은 없다.
콘덴서의 하부에서도 접속하는 것이 가능하게 되기 때문에, 루프인덕턴스의 거리를 짧게 하고, 배설하는 자유도를 늘리는 구조라고 할 수 있다.
또 코어기판과 콘덴서의 사이에 수지가 충전되어 있기 때문에, 콘덴서 등에 기인하는 응력이 발생하여도 완화되고, 마이그레이션의 발생이 없다. 그 때문에, 콘덴서의 전극과 바이어홀의 접속부로의 박리와 용해 등의 영향이 없다.
그를 위하여, 신뢰성시험을 실시하여도 소망의 성능을 유지하는 것이 가능하기 때문이다. 또 콘덴서를 동에 의해 피복하고 있는 경우에도, 마이크레이션의 발생을 방지하는 것이 가능하다.
(제 5 실시형태)
먼저 본 발명의 제 5 실시형태에 관계하는 프린트배선판의 구성에 대하여, 도 63, 도 64를 참조하여 설명한다. 도 63은 프린트배선판(810)의 단면을 도시하고, 도 64는 도 63에 도시하는 프린트배선판(810)에 IC칩(890)을 탑재하여 도터보드(894) 측으로 설치한 상태를 도시하고 있다.
도 63에 도시하는 바와 같이, 프린트배선판(810)은 칩콘덴서(820)와 칩콘덴서(820)를 수용하는 코어기판(830)과, 빌드업층(880A,880B)을 구성하는 층간수지절연층(850)으로 이루어진다. 코어기판(830)은 콘덴서(820)를 수용하는 수용층(830a)과 접속층(840)으로 이루어진다. 접속층(840)에는 바이어홀(860) 및 도체회로(858)가 형성되며, 층간수지절연층(850)에는 바이어홀(960) 및 도체회로(958)가 형성되어 있다. 본 실시형태에서는 빌드업층이 1층의 층간수지절연층(850)으로 이루어지 지만, 빌드업층은 복수의 층간수지절연층으로 이루어지는 것이 가능하다.
칩콘덴서(820)는 도 66(A)에 도시하는 바와 같이, 제 1 전극(821)과 제 2 전극(822), 상기 제 1, 제 2 전극에 끼인 유전체(823)로 이루어지고, 상기 유전체(823)에는, 제 1 전극(821) 측에 접속된 제 1 도전막(824)과, 제 2 전극(822) 측에 접속된 제 2 도전막(825)이 복수 개 서로 마주보게 배치되어 있다. 제 1 전극(821) 및 제 2 전극(822)은, 동메탈라이즈로 이루어지는 금속층(826)에, 납땜 등의 피복층(828)이 덮여져 있다. 본 실시형태에서는 제 1 전극(821) 및 제 2 전극(822)에 도금으로 이루어지는 바이어홀(860)에서 접속을 취한다. 제 5 실시형태의 프린트배선판에서는 도 66(B)에 도시하는 바와 같이, 칩콘덴서(820)의 제 1 전극(821) 및 제 2 전극(822)의 상면이 피복층(828)으로 금속층(826)을 노출시키고 있다. 이 때문에, 도 63에 도시하는 바와 같이 제 1, 제 2 전극(821,822)과 도금으로 이루어진 바이어홀(860)과의 접속성이 높아지고 또 접속저항을 저감하는 것이 가능하다.
또한 칩콘덴서(820)의 세라믹으로 이루어지는 유전체(823)의 표면에는 조화층(823α)이 설치되어 있다. 이 때문에 세라믹으로 이루어지는 칩콘덴서(820)와 수지로 이루어지는 접속층(840)과의 밀착성이 높고, 히트사이클 시험을 실시하여도 경계면에서의 접속층(840)의 박리가 발생하는 일이 없다. 이 조화층(823α)은 소성 후에 칩콘덴서(820)의 표면을 연마하는 것에 의해, 또 소성 전에 조화처리를 실시하는 것에 의해 형성할 수 있다.
도 64에 도시하는 바와 같이, 상측의 빌드업층(880A)의 바이어홀(960)에는, IC칩(890)의 패드(892S1,892S2,892P1,892P2)로 접속하기 위하여 범프(876)가 형성되어 있다. 한편 하측의 빌드업층(880B)의 바이어홀(960)에는 도터보드(894)의 패드(895S1,895S2,895P1,895P2)로 접속하기 위한 범프(876)가 배설되어 있다. 코어기판(830)에는 스루홀(846)이 형성되어 있다.
IC칩(890)의 신호용패드(892S2)는 범프(876)-도체회로(958)-바이어홀(960)-스루홀(846)-바이어홀(960)-범프(876)를 개재하여, 도터보드(894)의 신호용 패드(895S2)에 접속되어 있다. 한편 IC칩(890)의 신호용패드(892S1)는 범프(876)-바이어홀(960)-스루홀(846)-바이어홀(960)-범프(876)를 개재하여, 도터보드(894)의 신호용패드(895S1)에 접속되어 있다.
IC칩(890)의 전원용패드(892P1)는, 범프(876)-바이어홀(960)-도체회로(858)-바이어홀(860)을 개재하여 칩콘덴서(820)의 제 1 전극(821)으로 접속되어 있다. 한편 도터보드(894)의 전원용 패드(895P1)는 범프(876)-바이어홀(960)-스루홀(846)-도체회로(858)-바이어홀(860)을 개재하여 칩콘덴서(820)의 제 1 전극(821)으로 접속되어 있다.
IC칩(890)의 전원용패드(892P2)는 범프(876)-바이어홀(960)-도체회로(858)-바이어홀(860)을 개재하여 칩콘덴서(820)의 제 2 전극(822)으로 접속되어 있다. 한편 도터보드(894)의 전원용패드(895P2)는 범프(876)-바이어홀(960)-스루홀(846)-도체회로(858)-바이어홀(860)을 개재하여 칩콘덴서(820)의 제 2 전극(822)으로 접속되어 있다.
제 5 실시형태의 프린트배선판(810)에서는, IC칩(890)의 바로 아래에 칩콘덴 서(820)를 배치하기 때문에, IC칩과 콘덴서와의 거리가 짧아지고, 전력을 순간적으로 IC칩 측으로 공급하는 것이 가능하게 된다. 즉, 루프인덕턴스를 결정하는 루프길이를 단축하는 것이 가능하다.
또한 칩콘덴서(820)와 칩콘덴서(820)와의 사이에 스루홀(846)을 설치하여, 칩콘덴서(820)를 신호선이 통과하지 않는다. 이 때문에, 콘덴서를 통과시킨 때에 발생하는 고 유전체에 의한 인피던스 불연속에 의한 반사 및 고유전체 통과에 의한 전송운반 지연을 막을 수 있다.
또, 프린트배선판의 이면 측에 접속된 외부기판(도터보드)(894)과 콘덴서(820)의 제 1 전극(821), 제 2 전극(822)은, IC칩 측의 접속층(840)에 설치된 바이어홀(860) 및 코어기판에 형성된 스루홀(846)을 개재하여 접속된다. 즉, 심재를 구비하는 가공이 곤란한 수용층(830a)에 통공을 형성하여 콘덴서의 단자와 외부기판을 직접 접속하지 않기 때문에, 접속신뢰성을 높이는 것이 가능하다.
또 본 실시형태에서는 도 63에 도시하는 바와 같이, 코어기판(830)의 통공(837)의 하면과 칩콘덴서(820)의 사이에 접착제(836)를 개재시켜, 통공(837)의 측면과 칩콘덴서(820)의 사이에 수지충전제(836a)를 충전하고 있다. 여기에서 접착제(836) 및 수지충전제(836a)의 열팽창률을, 코어기판(830) 및 접속층(840)보다 작게 즉, 세라믹으로 이루어지는 칩콘덴서(820)에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에 있어서, 코어기판 및 접속층(840)과 칩콘덴서(820)와의 사이에 열팽창률차에서 내응력이 발생하여도, 코어기판 및 접속층(840)에 크랙, 박리 등이 생기기 어려워 높은 신뢰성을 달성할 수 있다. 또 마이그레이션을 발생을 방 지하는 것도 가능하다.
제 5 실시형태의 프린트배선판의 제조공정에 대하여, 도 60 ∼ 도 63을 참조하여 설명한다.
(1) 우선, 심재에 에폭시수지를 함침시킨 프리프레그(835)를 4 매 적층하여 이루어지는 적층판(832a)에 칩콘덴서 수용용의 통공(837)을 형성하는 한편, 프리프레그(835)를 2 매 적층하여 이루어지는 적층판(832b)을 준비한다 (도 60(A). 여기에서 프리프레그로서 에폭시 이외에도 BT, 페놀수지 혹은 그래스크로스 등의 강화재를 함유한 것을 이용할 수 있다. 그러나, 코어기판을 세라믹이나 AIN 등의 기판을 이용하는 것은 불가능하였다. 상기 기판은 외형가공성이 나쁘고, 콘덴서를 수용하는 것이 불가능한 경우가 있으며, 수지로 충전시켜도 공극이 생겨 버리기 때문이다. 다음에 적층판(832a)과 적층판(832b)를 포개어 수용층(830a)을 형성한 후, 통공(837) 내에 도 66(B)를 참조하여 상술한 바와 같이 제 1, 제 2 전극(821, 822)의 상면의 피복(828)을 벗긴 칩콘덴서(820)를 수용시킨다 (도 60(B)). 여기에서 상기 통공(837)과 칩콘덴서(820)의 사이에 접착제(836)를 개재시키는 것이 적당하다. 또한 본원에 이용될 수 있는 수지와 층간수지절연층은 융점이 300 °C 이하이고, 350 °C 이상의 온도를 가하면 용해, 연화 혹은 탄화해 버린다.
(2) 다음에, 상기 칩콘덴서(820)를 수용하는 적층판(832a) 및 적층판(832b)로 이루어지는 수용층의 양면에, 제 1 실시형태와 동일한 수지필름(접속층)(840a)을 적층시킨다 (도 60(C)). 그리고 양면에서 프레스하여 표면을 평탄하게 한다. 그 후, 가열하여 경화시키는 것으로, 칩콘덴서(820)를 수용하는 수용층(830a)과 접속 층(840)으로 이루어지는 코어기판(830)을 형성한다 (도 60(D)). 본 실시형태에서는 콘덴서(820)를 수용한 수용층(830a)과 접속층(840)을, 양면에 압력을 가하여 서로 맞대어 코어기판(830)을 형성하기 때문에, 표면이 평탄화된다. 이것에 의해 후술하는 공정에서, 높은 신뢰성을 구비하도록 층간수지절연층(850) 및 도체회로(958)를 적층하는 것이 가능하다.
(3) 또한, 코어기판(837)의 측면에 수지충전제(836a)를 충전하여, 기밀성을 높이는 것이 적당하다. 또 여기에서는 수지필름(840a)에는 금속층이 없는 것을 이용하여 적층시키고 있지만, 한쪽 면에 금속층을 배설한 수지필름(RCC)을 이용하여도 좋다. 즉, 양면판, 편면판, 금속막을 가지지 않는 수지판, 수지필름을 이용하는 것이 가능하다.
(4) 다음에 층간수지절연층(850), 코어기판 및 층간수지절연층(850)에 대하여, 드릴로 스루홀용의 300 ∼ 500 ㎛의 통공(846a)을 천설한다 (도 61 (A)). 그리고 CO2 레이저, YAG레이저, 엑시머레이저 또는 UV레이저에 의해 상면 측의 층간수지절연층(850)에 칩콘덴서(820)의 제 1 전극(821) 및 제 2 전극(822)으로 이르는 비관통공(848)을 천설한다 (도 61(B)). 경우에 따라서는 비관통공의 위치에 대응시켜서 통공이 천설된 에어리어마스크를 재치하여 레이저로 에어리어가공을 행하여도 좋다. 또한 바이어홀의 크기와 지름이 다른 종류를 형성하는 경우에는, 혼합의 레이저에 의해 형성시켜도 좋다.
(5) 그 후 데스미어처리를 실시한다. 계속해서 표면의 팔라디움촉매를 부여 한 후, 무전해도금액에 코어기판(830)을 침지하고, 균일하게 무전해동도금막(852)을 석출시킨다 (도 61(C)). 무전해동도금막(852)의 표면에 조화층을 형성하는 것도 가능하다. 조화층은 Ra(평균조도높이) = 0.01 ∼ 5 ㎛ 이다. 특히 바람직한 것은 0.5 ∼ 3 ㎛ 의 범위이다.
(6) 그리고 무전해도금막(852)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(854)를 형성한다 (도 62(A)). 여기에서는 무전해도금을 이용하고 있지만, 스패터에 의해 동, 니켈 등의 금속막을 형성하는 것도 가능하다. 스패터는 비용 면에서는 불리하지만, 수지와의 밀착성을 개선할 수 있는 이점이 있다. 그리고 전해도금액에 코어기판(830)을 침지하여, 무전해도금막(852)을 개재하고 전류를 흘리어, 전해동도금막(856)을 석출시킨다 (도 62(B)). 그리고 레지스트(854)를 5 % KOH로 박리한 후, 레지스트(854) 하의 무전해도금막(852)을 유산과 과산화수소혼합액으로 에칭하여 제거하고, 접속층(840)의 비관통공(848)에 바이어홀(860), 접속층(840)의 표면에 도체회로(858)를, 코어기판(830)의 통공(846a)에 스루홀(846)을 형성한다 (도 62(C)). 이하의 공정은 제 2 실시예의 (10) ∼ (15)의 공정과 동일하기 때문에, 설명을 생략한다.
상기 프린트배선판으로의 IC칩의 재치 및 도터보드로의 설치는 제 1 실시형태와 동일하기 때문에 설명을 생략한다.
(제 5 실시형태의 제 1 변형예)
계속해서, 본 발명의 제 5 실시형태의 제 1 변형예에 관계하는 프린트배선판에 대하여, 도 65를 참조하여 설명한다. 제 1 변형예의 프린트배선판(810)은 도전 성핀(896)이 배설되어, 상기 도전성핀(896)을 개재하여 도터보드와의 접속을 취하도록 형성되어 있다. 또 코어기판(830)이 통공(837)을 가지는 수용층(830a)과, 상기 수용층(830a)의 양면에 배설된 접속층(840)으로 이루어진다.
그리고, 수용층(830a)의 양면에 배설된 접속층(840)에, 칩콘덴서(820)의 전극(821,822)과 접속하는 바이어홀(860)이 배설되어, IC칩(890) 및 도전성핀(896)으로 접속되어 있다. 이 제 1 변형예에서는 도 66(C)에 도시하는 바와 같이, 칩콘덴서(820)의 전극(821, 822)의 피복은 완전하게 제거되어 있다.
상술한 제 5 실시형태에서는 코어기판(830)에 수용된 칩콘덴서(820)만을 구비하고 있지만, 제 1 변형예에서는 표면 및 이면에 대용량의 칩콘덴서(920)가 실장되어 있다.
IC칩은 순식간에 대전력을 소비하여 복잡한 연산처리를 행한다. 여기에서 IC칩 측에 대전력을 공급하기 위하여, 제 1 변형예에서는 프린트배선판에 전원용의 칩콘덴서(820) 및 칩콘덴서(920)를 구비하고 있다. 이 칩콘덴서에 의한 효과에 대하여서는, 제 1 실시형태의 제 4 변형예와 동일하기 때문에, 설명을 생략한다.
(제 5 실시형태의 제 2 변형예)
다음에, 제 2 변형예에 관계하는 프린트배선판에 대하여, 도 67 및 도 68을 참조하여 설명한다.
이 제 2 변형예의 구성은, 상술한 제 5 실시형태와 거의 동일하다. 단 상술한 제 5 실시형태에서는 칩콘덴서(820)의 전극(821,822)의 피복을 일부 벗긴 금속층(826)의 표면을 노출시킨다. 이것에 대하여 제 2 변형예에서는, 칩콘덴서(820)는 도 68(A)에 도시하는 바와 같이 금속층(826)의 피복을 완전하게 벗긴 후, 도 68(B)에 도시하는 바와 같이, 금속층(826)의 표면에 동도금막(829)을 피복하고 있다. 도금막의 피복은 전해도금, 무전해도금 등의 도금으로 형성되어 있다. 그리고, 도 67에 도시하는 바와 같이 동도금막(829)을 피복한 제 1, 제 2 전극(821 822)에 동도금으로 이루어지는 바이어홀(860)에서 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극(821,822)은 메탈라이즈로 이루어져 표면에 요철이 있다. 이 때문에 제 5 실시형태의 도 61(B)에 도시하는 접속층(840)에 비관통공(848)을 천설하는 공정에 있어서, 상기 요철에 수지가 남는 경우가 있다. 이 때에는, 상기 수지여분에 의해 제 1, 제 2 전극(821,822)과 바이어홀(860)과의 접속불량이 발생하는 경우가 있다. 한편, 제 2 변형예에서는, 동도금막(829)에 의해 제 1, 제 2 전극(821,822)의 표면이 평활하게 되고, 전극 상에 피복된 접속층(840)에 비관통공(848)을 천설하는 때에, 수지여분이 남지 않고 바이어홀(860)을 형성한 때의 전극(821,822)과의 접속신뢰성을 높일 수 있다.
또한 동도금막(829)이 형성된 전극(821,822)에, 도금에 의해 바이어홀(860)을 형성하기 때문에, 전극(821,822)과 바이어홀(860)과의 접속성이 높고, 히트사이클시험을 실시하여도 전극(821,822)과 바이어홀(860)과의 사이에서 단선이 생기는 일이 없다.
또한 여기에서는 프린트배선판으로의 수용 단계에서, 피복층(828)을 취하여, 동도금막(829)을 설치하였지만, 칩콘덴서(820)의 제조단계에서, 금속층(826)의 상에 직접 동도금막(829)을 피복하는 것도 가능하다. 즉, 제 2 변형예에서는 레이 저로 전극의 동도금막(829)으로 이르는 개구를 설치한 후, 데스미어 처리 등을 행하고, 바이어홀을 동도금에 의해 형성한다. 따라서 동도금막(829)의 표면에 산화막이 형성되어 있어도, 상기 레이저 및 데스미어 처리로 산화막을 제거할 수 있기 때문에, 적정하게 접속을 취할 수 있다.
또한 칩콘덴서(820)의 세라믹으로 이루어진 유전체(823)의 표면에는 조화층(823α)이 설치되어 있다. 이 때문에, 세라믹으로 이루어지는 칩콘덴서(820)와 수지로 이루어지는 접속층(840)과의 밀착성이 높고, 히트사이클시험을 실시하여도 경계면에서의 접속층(840)의 박리가 발생하는 경우가 없다.
(제 5 실시형태의 제 3 변형예)
계속해서 제 3 변형예에 관계하는 프린트배선판의 구성에 대하여 도 69 및 도 18을 참조하여 설명한다.
이 제 3 변형예의 프린트배선판(810)의 구성은, 상술한 제 5 실시형태와 거의 동일하다. 단 코어기판(830)으로 수용되는 칩콘덴서(20)가 다르다. 도 18은 칩콘덴서의 평면도를 도시하고 있다. 도 18(A)은 다수개의 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 상술한 제 3 변형예의 프린트배선판에서는, 도 18(B)에 평면도로 도시하듯이, 칩콘덴서의 측연에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다. 도 18(C)은 제 3 변형예의 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 제 3 변형예의 프린트배선판에서는 도 18(D)에 평면도로 도시하듯이, 칩콘덴서의 측연의 내측에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다.
이 제 3 변형예의 프린트배선판에서는, 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또한 제 3 변형예에서도 칩콘덴서의 표면은 조화처리가 실시되어 있다.
(제 5 실시형태의 제 4 변형예)
계속해서 본 발명의 제 4 변형예에 관계하는 프린트배선판의 구성에 대하여 도 70 및 도 19를 참조하여 설명한다.
도 70은, 제 4 변형예의 프린트배선판(810)의 단면을 도시하고, 도 68은 상기 프린트배선판(810)의 코어기판(830)에 수용되는 칩콘덴서(20)의 평면도를 도시하고 있다. 상술한 제 5 실시형태에서는, 복수개의 소용량의 칩콘덴서를 코어기판에 수용했지만, 제 4 변형예에서는 매트릭스 형상으로 전극을 형성한 대용량의 큰　크기의 칩콘덴서(20)를 코어기판(830)에 수용하고 있다. 여기에서 칩콘덴서(20)는, 제 1 전극(21)과 제 2 전극(22), 유전체(23)와, 제 1 전극(21)으로 접속된 제 1 도전막(24)과, 제 2 전극(22)측에 접속된 제 2 도전막(25)과, 제 1 도전막(24) 및 제 2 도전막(25)으로 접속되어 있지 않은 칩콘덴서의 상하면의 접속용의 전극(27)으로 이루어진다. 이 전극(27)을 개재하여 IC칩 측과 도터보드 측이 접속되어 있다.
이 제 4 변형예의 프린트배선판에서는, 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판(810)에 휘어짐이 발생하는 일이 없다. 또한 제 4 변형예에서도 칩콘덴서의 표면은 조화처리가 실 시되어 있다.
(제 5 실시형태의 제 5 변형예)
도 71 및 도 20을 참조하여 제 5 변형예에 관계하는 프린트배선판에 대하여 설명한다. 도 71은 상기 프린트배선판의 단면을 도시하고 있다. 도 20(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 통상의 재단선을 도시하고, 도 20(B)은 칩콘덴서의 평면도를 도시하고 있다. 도 20(B)에 도시하는 바와 같이, 이 변형예에서는 다수개 취득 용의 칩콘덴서를 복수 개(도 중의 예에서는 3매) 연결시켜서 대판으로 이용하고 있다.
이 제 5 변형예에서는, 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰　크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판(810)에 휘어짐이 발생하는 경우가 없다. 또한 제 5 변형예에서도 칩콘덴서의 표면은 조화처리가 실시되어 있다.
(제 5 실시형태의 제 6 변형예)
도 72를 참조하여 제 6 변형예에 관계하는 프린트배선판에 대하여 설명한다. 도 72는 상기 프린트배선판의 단면을 도시하고 있다. 도 63을 참조하여 상술한 제 5 실시형태에서는, 코어기판(830)의 오목부(832)에 칩콘덴서(820)가 1개 수용되었다. 이것에 대하여, 제 6 변형예에서는 오목부(832)에 복수개의 칩콘덴서(820)가 수용되어 있다. 이 제 6 변형예에서는 칩콘덴서의 고밀도로 내장시키는 것이 가능하다. 또한 제 6 변형예에서도 칩콘덴서의 표면은 조화처리가 실시되어 있다.
상술한 실시형태에서는, 칩콘덴서를 프린트배선판에 내장시켰지만, 칩콘덴서 대신에 세라믹판에 도전체막을 설치하여 이루어지는 판 형상의 콘덴서를 이용하는 것도 가능하다. 또 상술한 실시형태에서는 콘덴서의 표면에 조화처리를 실시하여, 수지와의 밀착성을 높였지만, 이 대신에 콘덴서의 표면에 실란커플링처리를 실시하는 것도 가능하다.
여기에서 제 2 변형예의 프린트배선판에 대하여, 코어기판 내에 매립 칩콘덴서(20)의 인덕턴스와, 프린트배선판의 이면(도터보드 측의 면)에 실장한 칩콘덴서의 인덕턴스를 측정한 값을 도시한다.
콘덴서 1개(단체)의 경우
매립형 137 pH
이면실장형 287 pH
콘덴서를 8개 병렬로 접속한 경우
매립형 60 pH
이면실장형 72 pH
이상과 같이 콘덴서를 단체로 이용하여도, 용량을 증대시키기 위하여 병렬로 접속한 경우에도, 칩콘덴서를 내장하는 것으로 인덕턴스를 저감할 수 있다.
다음에 신뢰성시험을 행한 결과에 대하여 설명한다. 여기에서는 제 2 실시형태의 프린트배선판에 있어서, 1개의 칩콘덴서의 정전용량의 변화율을 측정하였다.
정전용량변화율
(측정주파수 100 Hz) (측정주파수 1 kHz)
Steam 168 시간: 0.3 ％ 0.4 ％
HAST 100 시간: -0.9 ％ -0.9 ％
TS 1000 cycles: 1.1 ％ 1.3 ％
스팀시험은 증기에 맞추어 습도 100 ％ 로 유지하였다. 또 HAST시험에서는 상대온도 100 ％, 인가전압 1.3 V, 온도 121 °C 에서 100 시간 방치하였다. TS시험에서는 -125 °C에서 30 분, 55 °C 에서 30분 방치하는 시험을 1000 회 반복하였다.
상기 신뢰성시험에 있어서, 칩콘덴서를 내장하는 프린트배선판에 있어서도, 기존의 콘덴서표면실장형과 동등한 신뢰성을 달성할 수 있다는 것을 알았다. 또 상술한 바와 같이, TS시험에 있어서 세라믹으로 이루어지는 콘덴서와, 수지로 이루어지는 코어기판 및 층간수지절연층의 열팽창률이 다르기 때문에, 내부 응력이 발생하여도 칩콘덴서의 단자와 바이어홀과의 사이에 단선, 칩콘덴서와 층간수지절연층과의 사이에서 박리, 층간수지절연층에 크랙이 발생하지 않고, 장기간에 걸쳐 높은 신뢰성을 달성할 수 있는 것을 판명하였다.
제 5 실시형태의 구조에 의해, 인덕턴스에 기인하는 전기특성이 저하하는 일이 없다.
또 신뢰성 조건 하에 있어서도, 상기 특성과 프린트배선판에 박리와 크랙 등을 일으키지 않는다. 그 때문에, 콘덴서와 바이어홀 사이에서의 불일치가 생기지 않기 때문이다.
또 코어기판과 콘덴서의 사이에 수지가 충전되어 있기 때문에, 콘덴서 등에 기인하는 응력이 발생하여도 완화되고, 마이그레이션의 발생이 없다. 그 때문에 콘 덴서의 전극과 바이어홀의 접속부로의 박리와 용해 등의 영향이 없다. 그 때문에, 신뢰성시험을 실시하여도 소망의 성능을 유지하는 것이 가능한 것이다.
또 콘덴서를 동에 의해 피복하고 있는 경우에도, 마이그레이션의 발생을 방지하는 것이 가능하다.
도 1은 본 발명의 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 2는 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 3은 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 4는 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 5는 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 6은 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 7은 제 1 실시형태에 관계하는 프린트배선판의 단면도이다.
도 8은 제 1 실시형태에 관계하는 프린트배선판에 IC칩을 탑재한 상태를 도시하는 단면도이다.
도 9는 제 1 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 10은 제 1 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 11은 제 1 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 12는 제 1 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 13은 제 1 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정 도이다.
도 14는 제 1 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 15는 제 1 실시형태의 제 1 변형예에 관계하는 프린트배선판에 IC칩을 탑재한 상태를 도시하는 단면도이다.
도 16은 제 1 실시형태의 제 2 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 17은 제 1 실시형태에 관계하는 칩콘덴서의 단면도이다.
도 18은 제 1 실시형태의 제 3 변형예에 관계하는 칩콘덴서의 평면도이다.
도 19는 제 1 실시형태의 제 3 변형예에 관계하는 칩콘덴서의 평면도이다.
도 20은 제 1 실시형태의 제 3 변형예에 관계하는 칩콘덴서의 평면도이다.
도 21은 제 1 실시형태의 제 4 변형예에 관계하는 프린트배선판의 단면도이다.
도 22는 IC칩으로의 공급전압과 시간과의 변화를 도시하는 그래프이다.
도 23은 본 발명의 제 2 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 24는 제 2 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 25는 제 2 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 26은 제 2 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 27은 제 2 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 28은 제 2 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 29는 제 2 실시형태에 관계하는 프린트배선판의 단면도이다.
도 30은 제 2 실시형태에 관계하는 프린트배선판의 단면도이다.
도 31은 제 2 실시형태의 제 1 변형예에 관계하는 프린트배선판의 단면도이다.
도 32는 제 2 실시형태의 제 2 변형예에 관계하는 프린트배선판의 단면도이다.
도 33은 제 2 실시형태의 제 3 변형예에 관계하는 프린트배선판의 단면도이다.
도 34는 본 발명의 제 3 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 35는 제 3 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 36은 제 3 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 37은 제 3 실시형태에 관계하는 프린트배선판의 단면도이다.
도 38은 제 3 실시형태에 관계하는 프린트배선판의 단면도이다.
도 39는 제 3 실시형태의 제 1 변형예에 관계하는 프린트배선판의 단면도이다.
도 40은 제 3 실시형태의 제 2 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 41은 제 3 실시형태의 제 2 변형예에 관계하는 프린트배선판의 제조공정 도이다.
도 42는 제 3 실시형태의 제 2 변형예에 관계하는 프린트배선판의 단면도이다.
도 43은 제 3 실시형태의 제 3 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 44는 제 3 실시형태의 제 3 변형예에 관계하는 프린트배선판의 단면도이다.
도 45는 칩콘덴서의 단면도이다.
도 46은 제 3 실시형태의 제 4 변형예에 관계하는 프린트배선판의 단면도이다.
도 47은 제 4 변형예의 칩콘덴서의 단면도이다.
도 48은 본 발명의 제 4 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 49는 제 4 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 50은 제 4 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 51은 제 4 실시형태에 관계하는 프린트배선판의 단면도이다.
도 52는 제 4 실시형태에 관계하는 프린트배선판의 단면도이다.
도 53은 제 4 실시형태의 제 1 변형예에 관계하는 프린트배선판의 단면도이다.
도 54는 제 4 실시형태의 제 2 변형예에 관계하는 프린트배선판의 단면도이 다.
도 55는 제 4 실시형태의 제 3 변형예에 관계하는 프린트배선판의 단면도이다.
도 56은 제 4 실시형태의 제 4 변형예에 관계하는 프린트배선판의 단면도이다.
도 57은 제 4 실시형태의 제 5 변형예에 관계하는 프린트배선판의 단면도이다.
도 58은 제 4 실시형태의 제 6 변형예에 관계하는 프린트배선판의 단면도이다.
도 59는 제 6 변형예의 칩콘덴서의 단면도이다.
도 60은 본 발명의 제 5 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 61은 본 발명의 제 5 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 62는 본 발명의 제 5 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 63은 제 5 실시형태에 관계하는 프린트배선판의 단면도이다.
도 64는 제 5 실시형태에 관계하는 프린트배선판의 단면도이다.
도 65는 제 5 실시형태의 제 1 변형예에 관계하는 프린트배선판의 단면도이다.
도 66은 제 1 변형예의 칩콘덴서의 단면도이다.
도 67은 제 5 실시형태의 제 2 변형예에 관계하는 프린트배선판의 단면도이다.
도 68은 제 2 변형예의 칩콘덴서의 단면도이다.
도 69는 제 5 실시형태의 제 3 변형예에 관계하는 프린트배선판의 단면도이다.
도 70은 본 발명의 제 4 변형예에 관계하는 프린트배선판의 단면도이다.
도 71은 제 5 변형예에 관계하는 프린트배선판의 단면도이다.
도 72는 제 6 변형예에 관계하는 프린트배선판의 단면도이다.
도 73은 종래 기술에 관계하는 프린트배선판의 루프인덕턴스의 설명도이다.

Claims (12)

  1. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판 내에 콘덴서를 수용시킨 것을 특징으로 하는 프린트배선판.
  2. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    칩콘덴서의 전극의 피복층을 적어도 일부를 노출시키고, 상기 프린트배선판에 수용하며, 상기 피복층으로부터 노출한 전극에 도금에 의해 전기적 접속을 취한 것을 특징으로 하는 프린트배선판.
  3. 제 2 항에 있어서,
    상기 칩콘덴서로부터 노출한 전극은, 동을 주로 하는 금속인 것을 특징으로 하는 프린트배선판.
  4. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    칩콘덴서의 전극에 금속막을 형성시켜서 상기 프린트배선판에 수용하고, 상기 금속막을 형성시킨 전극으로 도금에 의해 전기적 접속을 취한 것을 특징으로 하 는 프린트배선판.
  5. 제 4 항에 있어서,
    상기 칩콘덴서의 전극에 형성한 금속막은, 동을 주로 하는 도금막인 것을 특징으로 하는 프린트배선판.
  6. 제 1 항 내지 4 항 기재의 어느 한 항에 있어서,
    상기 콘덴서로서, 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서를 이용한 것을 특징으로 프린트배선판.
  7. 제 1 항 내지 5 항 기재의 어느 한 항에 있어서,
    상기 콘덴서로서, 매트릭스 형상으로 전극을 형한 칩콘덴서를 이용한 것을 특징으로 하는 프린트배선판.
  8. 제 1 항 내지 5 항 기재의 어느 한 항에 있어서,
    상기 콘덴서로서, 다수개 취득 용의 칩콘덴서를 복수개 연결시켜서 이용한 것을 특징으로 하는프린트배선판.
  9. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판 내에 칩콘덴서를 수용시키고 또한, 상기 프린트배선판의 표면에 콘덴서를 실장한 것을 특징으로 하는 프린트배선판.
  10. 제 9 항에 있어서,
    상기 표면의 칩콘덴서의 정전용량은, 코어기판 내의 칩콘덴서의 정전용량 이상인 것을 특징으로 하는 프린트배선판.
  11. 제 9 항에 있어서,
    상기 표면의 칩콘덴서의 인덕턴스는, 내층의 칩콘덴서의 인덕턴스 이상인 것을 특징으로 하는 프린트배선판.
  12. 칩콘덴서의 메탈라이즈 전극의 표면에 동도금막을 피복한 것을 특징으로 하는 프린트배선판.
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