KR101422437B1 - 배선판 및 그 제조 방법 - Google Patents

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유스케 다나카
도시키 후루타니
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이비덴 가부시키가이샤
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Abstract

배선판 (10) 이, 개구부 (R10) 를 갖는 기판 (100) 과, 1 개의 개구부 (R10) 에 배치되는 복수의 전자 디바이스 (200a, 200b) 와, 기판 (100) 상 및 전자 디바이스 (200a, 200b) 상에 배치되는 절연층 (101, 102) 과, 절연층 (101, 102) 상에 배치되는 도체층 (110, 120) 을 갖는 배선판으로서, 개구부 (R10) 의 벽면에 돌기 (P21, P22) 가 형성되고, 적어도 1 개 지점에서, 이웃하는 전자 디바이스 (200a, 200b) 사이에 돌기 (P21, P22) 의 선단이 들어가 있다.

Description

배선판 및 그 제조 방법{CIRCUIT BOARD AND MANUFACTURING METHOD THEREOF}
본 발명은 배선판 및 그 제조 방법에 관한 것이다.
특허문헌 1 에는, 개구부가 형성된 기판과, 그 개구부에 수용되는 복수의 전자 부품과, 기판 상 및 전자 부품 상에 형성되는 절연층과, 절연층 상에 형성되는 도체층과, 도체층과 전자 부품의 전극을 서로 전기적으로 접속하는 비아 도체를 갖는 배선판이 개시되어 있다.
일본 공개특허공보 2002-118368호
특허문헌 1 에 기재되는 배선판에서는, 1 개의 개구부에 복수의 전자 부품을 수용할 때, 전자 부품의 위치 어긋남이 발생하기 쉽다. 구체적으로는, 실장시에 있어서, 또는 실장 후의 충전 수지의 유동성에서 기인하여, 전자 부품의 위치 어긋남이 발생하는 경우가 있다. 그리고, 전자 부품의 위치 어긋남이 발생하면, 전자 부품과 비아 도체의 접속 불량이 발생하기 쉬워진다. 특히 전자 부품이 측면 전극을 갖는 경우에는, 이웃하는 전극 사이에서의 쇼트 등도 염려되게 된다.
본 발명은, 이러한 실정을 감안하여 이루어진 것으로, 1 개의 개구부에 복수의 전자 디바이스를 수용하는 경우에 있어서, 전자 디바이스의 위치 어긋남을 억제하는 것을 목적으로 한다. 또한, 본 발명은, 배선판에 내장되는 전자 디바이스의 전기적인 접속의 신뢰성을 높이는 것을 다른 목적으로 한다.
본 발명에 관련된 배선판은, 개구부를 갖는 기판과, 1 개의 상기 개구부에 배치되는 복수의 전자 디바이스와, 상기 기판 상 및 상기 전자 디바이스 상에 배치되는 절연층과, 상기 절연층 상에 배치되는 도체층을 갖는 배선판으로서, 상기 개구부의 벽면에 돌기가 형성되고, 적어도 1 개 지점에서, 이웃하는 상기 전자 디바이스 사이에 상기 돌기의 선단이 들어가 있다.
본 발명에 관련된 배선판의 제조 방법은, 기판을 준비하는 것과, 상기 기판에, 벽면에 돌기를 갖는 개구부를 형성하는 것과, 적어도 1 개 지점에서, 이웃하는 전자 디바이스 사이에 상기 돌기의 선단이 들어가도록, 복수의 전자 디바이스를 1 개의 상기 개구부에 배치하는 것과, 상기 기판 상 및 상기 전자 디바이스 상에 절연층을 형성하는 것과, 상기 절연층 상에 도체층을 형성하는 것을 포함한다.
본 발명에 의하면, 예를 들어 1 개의 개구부에 복수의 전자 디바이스를 수용하는 경우에 있어서, 전자 디바이스의 위치 어긋남을 억제하는 것이 가능해진다. 또한, 본 발명에 의하면, 이 효과에 더하여 또는 이 효과 대신에, 배선판에 내장되는 전자 디바이스의 전기적인 접속의 신뢰성이 높아진다는 효과가 나타나는 경우가 있다.
도 1 은 본 발명의 실시형태에 관련된 배선판의 단면도이다.
도 2 는 전자 부품이 기판 (코어 기판) 의 캐비티에 수용된 상태를 나타내는 평면도이다.
도 3 은 도 2 의 B-B 단면도이다.
도 4a 는 이웃하는 전자 부품의 사이를 확대하여 나타내는 도면이다.
도 4b 는 이웃하는 전자 부품이 어긋나 배치된 예를 나타내는 도면이다.
도 5a 는 이웃하는 전자 부품 사이에서, 돌기에 의해 전자 부품의 이동이 규제되는 모습을 나타내는 도면이다.
도 5b 는 캐비티의 가장자리부에서, 캐비티의 벽면에 의해 전자 부품의 이동이 규제되는 모습을 나타내는 도면이다.
도 6 은 본 발명의 실시형태에 관련된 배선판에 내장되는 칩 콘덴서의 단면도이다.
도 7 은 본 발명의 실시형태에 관련된 배선판에 내장되는 칩 콘덴서의 평면도이다.
도 8 은 본 발명의 실시형태에 관련된 배선판의 제조 방법을 나타내는 플로우 차트이다.
도 9a 는 도 8 에 나타내는 제조 방법에 있어서, 코어부를 형성하는 제 1 공정을 설명하기 위한 도면이다.
도 9b 는 도 8 에 나타내는 제조 방법에 있어서, 코어부를 형성하는 제 2 공정을 설명하기 위한 도면이다.
도 9c 는 도 8 에 나타내는 제조 방법에 있어서, 코어부를 형성하는 제 3 공정을 설명하기 위한 도면이다.
도 9d 는 도 8 에 나타내는 제조 방법에 있어서, 코어부를 형성하는 제 4 공정을 설명하기 위한 도면이다.
도 10 은 도 8 에 나타내는 제조 방법에 있어서, 캐비티를 형성하는 공정을 설명하기 위한 도면이다.
도 11a 는 도 8 에 나타내는 제조 방법에 있어서, 캐비티를 형성하기 위한 제 1 방법을 설명하기 위한 도면이다.
도 11b 는 도 8 에 나타내는 제조 방법에 있어서, 캐비티를 형성하기 위한 제 2 방법을 설명하기 위한 도면이다.
도 11c 는 도 8 에 나타내는 제조 방법에 있어서, 캐비티를 형성하기 위한 제 3 방법을 설명하기 위한 도면이다.
도 12 는 도 8 에 나타내는 제조 방법에 있어서, 캐비티 형성 후의 코어 기판을 나타내는 도면이다.
도 13 은 도 8 에 나타내는 제조 방법에 있어서, 캐비티가 형성된 코어 기판을 캐리어에 장착하는 공정을 설명하기 위한 도면이다.
도 14 는 도 8 에 나타내는 제조 방법에 있어서, 캐비티 내에 복수의 전자 부품을 배치하는 공정을 설명하기 위한 도면이다.
도 15 는 도 8 에 나타내는 제조 방법에 있어서, 캐비티 내에 복수의 전자 부품이 배치된 상태를 나타내는 도면이다.
도 16 은 도 8 에 나타내는 제조 방법에 있어서, 절연 기판 상 및 전자 부품 상에, 제 1 층간 절연층 및 제 1 구리박을 형성하는 공정을 설명하기 위한 도면이다.
도 17 은 도 8 에 나타내는 제조 방법에 있어서, 프레스 공정을 설명하기 위한 도면이다.
도 18 은 도 17 의 프레스 후의 상태를 나타내는 도면이다.
도 19 는 도 8 에 나타내는 제조 방법에 있어서, 캐리어 제거 후, 절연 기판 상 및 전자 부품 상에, 제 2 층간 절연층 및 제 2 구리박을 형성하는 공정을 설명하기 위한 도면이다.
도 20 은 도 8 에 나타내는 제조 방법에 있어서, 제 1, 제 2 층간 절연층 상에 도체층을 형성하고, 각 도체층과 전자 부품의 전극을 서로 전기적으로 접속하기 위한 제 1 공정을 설명하기 위한 도면이다.
도 21 은 도 20 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
도 22 는 도 21 의 공정 후의 제 3 공정을 설명하기 위한 도면이다.
도 23 은 본 발명의 실시형태에 관련된 배선판의 표면에 전자 부품을 실장하는 공정을 설명하기 위한 도면이다.
도 24 는 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 캐비티의 형상을 나타내는 도면이다.
도 25 는 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 돌기의 제 1 평면 형상을 나타내는 도면이다.
도 26 은 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 돌기의 제 2 평면 형상을 나타내는 도면이다.
도 27 은 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 돌기의 제 3 평면 형상을 나타내는 도면이다.
도 28 은 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 돌기의 제 4 평면 형상을 나타내는 도면이다.
도 29 는 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 돌기의 제 5 평면 형상을 나타내는 도면이다.
도 30 은 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 돌기의 제 6 평면 형상을 나타내는 도면이다.
도 31a 는 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 돌기의 제 1 단면 형상을 나타내는 도면이다.
도 31b 는 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 돌기의 제 2 단면 형상을 나타내는 도면이다.
도 31c 는 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 돌기의 제 3 단면 형상을 나타내는 도면이다.
도 31d 는 본 발명의 다른 실시형태에 관련된 배선판에 있어서, 돌기의 제 4 단면 형상을 나타내는 도면이다.
도 32 는 본 발명의 다른 실시형태에 관련된 배선판에 내장되는 전자 디바이스의 배치를 나타내는 평면도이다.
도 33 은 본 발명의 다른 실시형태에 있어서, 3 개의 전자 디바이스가 내장되는 배선판을 나타내는 평면도이다.
도 34 는 본 발명의 다른 실시형태에 있어서, 4 개의 전자 디바이스가 내장되는 배선판을 나타내는 평면도이다.
도 35 는 본 발명의 다른 실시형태에 있어서, 4 개의 전자 디바이스의 각각이 기판의 절단면에 의해 둘러싸이는 배선판을 나타내는 평면도이다.
도 36 은 본 발명의 다른 실시형태에 있어서, 쌍을 이루지 않는 돌기를 갖는 배선판을 나타내는 평면도이다.
도 37 은 본 발명의 다른 실시형태에 있어서, 기판 (코어 기판) 과는 별도로 형성된 돌기를 갖는 배선판을 나타내는 평면도이다.
도 38 은 본 발명의 다른 실시형태에 있어서, 양면 비아 구조를 갖는 배선판을 나타내는 도면이다.
도 39a 는 본 발명의 다른 실시형태에 있어서, 콘덴서와 함께 인덕터를 내장하는 배선판을 나타내는 도면이다.
도 39b 는 도 39a 에 나타내는 배선판에 내장되는 인덕터의 구조를 나타내는 도면이다.
도 40 은 본 발명의 다른 실시형태에 있어서, 전자 부품 대신에, 다른 배선판을 내장하는 배선판을 나타내는 도면이다.
도 41 은 본 발명의 다른 실시형태에 있어서, 편면 배선판을 나타내는 도면이다.
도 42 는 본 발명의 다른 실시형태에 있어서, 금속판을 내장하는 코어 기판을 갖는 배선판을 나타내는 도면이다.
도 43a 는 도 42 에 나타내는 배선판에 사용되는 코어 기판을 제조하는 제 1 공정을 설명하기 위한 도면이다.
도 43b 는 도 43a 의 공정 후의 제 2 공정을 설명하기 위한 도면이다.
이하, 본 발명의 실시형태에 대하여, 도면을 참조하면서 상세하게 설명한다. 또한, 도면 중, 화살표 Z1, Z2 는, 각각 배선판의 주면 (표리면) 의 법선 방향에 상당하는 배선판의 적층 방향 (또는 배선판의 두께 방향) 을 가리킨다. 한편, 화살표 X1, X2 및 Y1, Y2 는, 각각 적층 방향에 직교하는 방향 (또는 각 층의 측방) 을 가리킨다. 배선판의 주면 (主面) 은 X-Y 평면이 된다. 또한, 배선판의 측면은 X-Z 평면 또는 Y-Z 평면이 된다.
상반되는 법선 방향을 향한 2 개의 주면을, 제 1 면 또는 제 3 면 (Z1 측의 면), 제 2 면 또는 제 4 면 (Z2 측의 면) 이라고 한다. 적층 방향에 있어서, 코어에 가까운 측을 하층 (또는 내층측), 코어로부터 먼 측을 상층 (또는 외층측) 이라고 한다. 직상 (直上) 은 Z 방향 (Z1 측 또는 Z2 측) 을 의미한다. 평면 형상은, 특별히 지정이 없으면, X-Y 평면의 형상을 의미한다.
도체층은, 1 내지 복수의 도체 패턴으로 구성되는 층이다. 도체층은, 전기 회로를 구성하는 도체 패턴, 예를 들어 배선 (그라운드도 포함한다), 패드, 또는 랜드 등을 포함하는 경우도 있고, 전기 회로를 구성하지 않는 면상의 도체 패턴 등을 포함하는 경우도 있다.
개구부에는, 구멍이나 홈 외에, 절결이나 틈 등도 포함된다. 구멍은 관통공에 한정되지 않고, 비관통의 구멍도 포함하여 구멍이라고 한다. 구멍에는, 비아홀 및 스루홀이 포함된다. 이하, 비아홀 내 (벽면 또는 저면) 에 형성되는 도체를 비아 도체라고 하고, 스루홀 내 (벽면) 에 형성되는 도체를 스루홀 도체라고 한다.
도금에는, 전해 도금 등의 습식 도금 외에, PVD (Physical Vapor Deposition) 나 CVD (Chemical Vapor Deposition) 등의 건식 도금도 포함된다.
「둘러싸다」 에는, 틈이 없는 링으로 1 개의 영역을 완전하게 덮고 있는 것 외에, 일부 틈이 있는 링으로 1 개의 영역을 둘러싸고 있는 것 등도 포함된다. 링이란, 선의 양단 (兩端) 을 이어서 생기는 평면 도형을 말하며, 원 뿐만 아니라, 다각형 등도 링에 포함된다.
「준비하는 것」 에는, 재료나 부품을 구입하여 스스로 제조하는 것 외에, 완성품을 구입하여 사용하는 것 등도 포함된다.
「전자 디바이스가 개구부에 배치되는 것」 에는, 전자 디바이스 전체가 개구부에 완전하게 수용되는 것 외에, 전자 디바이스의 일부만이 개구부에 배치되는 것도 포함된다.
이하, 본 발명을 구체화한 실시형태에 대하여, 도면을 참조하면서 상세하게 설명한다.
본 실시형태에 관련된 배선판 (10) 은, 도 1 에 나타내는 바와 같이, 기판 (100) (절연 기판) 과, 절연층 (101 및 102) (층간 절연층) 과, 도체층 (110 및 120) 과, 전자 부품 (200a 및 200b) (전자 디바이스) 과, 솔더 레지스트 (11, 12) 를 갖는다. 전자 부품 (200a 및 200b) 은 각각, 배선판 (10) 에 내장된다. 또한, 본 실시형태의 배선판 (10) 은 리지드 배선판이다. 단, 배선판 (10) 은 플렉시블 배선판이어도 된다. 이하, 기판 (100) 의 표리면 (2 개의 주면) 의 일방을 제 1 면 (F1), 타방을 제 2 면 (F2) 이라고 한다. 또한, 전자 부품 (200a 및 200b) 의 표리면 (2 개의 주면) 중, 제 1 면 (F1) 과 동일한 방향을 향하는 면을 제 3 면 (F3) 이라고 하고, 타방을 제 4 면 (F4) 이라고 한다.
기판 (100) 은 절연성을 가지며, 배선판 (10) 의 코어 기판이 된다. 기판 (100) (코어 기판) 에는 스루홀 (300a) 이 형성되고, 스루홀 (300a) 내에 도체 (예를 들어 구리 도금) 가 충전됨으로써, 스루홀 도체 (300b) 가 형성된다. 스루홀 도체 (300b) 의 형상은, 예를 들어 모래 시계상 (장구상) 이다. 즉, 스루홀 도체 (300b) 는 잘록한 부분 (300c) 을 갖고, 스루홀 도체 (300b) 의 폭은, 제 1 면 (F1) 으로부터 잘록한 부분 (300c) 에 가까워짐에 따라 서서히 작아지고, 또한 제 2 면 (F2) 으로부터 잘록한 부분 (300c) 에 가까워짐에 따라 서서히 작아진다. 그러나 이에 한정되지 않고, 스루홀 도체 (300b) 의 형상은 임의이고, 예를 들어 대략 원주여도 된다.
기판 (100) 의 제 1 면 (F1) 상에는 도체층 (301) 이 형성되고, 기판 (100) 의 제 2 면 (F2) 상에는 도체층 (302) 이 형성된다. 도체층 (301, 302) 에는 각각, 스루홀 도체 (300b) 의 랜드가 포함된다. 도체층 (301) 과 도체층 (302) 은, 스루홀 도체 (300b) 를 개재하여 서로 전기적으로 접속된다.
기판 (100) 은 기판 (100) 을 관통하는 개구부를 갖는다. 상세하게는, 기판 (100) 에는, 개구부로서의 캐비티 (R10) 가 형성되고, 캐비티 (R10) 에는 전자 부품 (200a 및 200b) 이 수용된다. 본 실시형태에서는, 캐비티 (R10) 가 기판 (100) 을 관통하는 구멍으로 이루어진다. 전자 부품 (200a 및 200b) 은 각각, 캐비티 (R10) 에 배치됨으로써, 기판 (100) 의 측방 (X 방향 또는 Y 방향) 에 위치한다. 즉, 본 실시형태에서는, 1 개의 개구부 (캐비티 (R10)) 내에 복수의 전자 디바이스 (전자 부품 (200a 및 200b)) 가 배치된다. 또한, 본 실시형태에서는, 전자 부품 (200a 및 200b) 의 각각의 대략 전체가 캐비티 (R10) 에 완전하게 수용된다. 그러나 이에 한정되지 않고, 전자 부품 (200a 및 200b) 의 일부만이 캐비티 (R10) 에 배치되어도 된다.
도 2 에, 전자 부품 (200a 및 200b) 이 기판 (100) (코어 기판) 의 캐비티 (R10) 에 수용된 상태를 나타낸다. 또한, 도 1 은 도 2 의 A-A 단면도에 상당하며, 도 3 은 도 2 의 B-B 단면도에 상당한다.
도 2 에 나타내는 바와 같이, 캐비티 (R10) 의 양단 (제 1 면 (F1) 측 및 제 2 면 (F2) 측) 의 개구 형상은 각각, 대체로 장방형상으로 되어 있지만, 캐비티 (R10) (개구부) 의 벽면에 돌기 (돌기부 (P21 및 P22)) 가 형성됨으로써, 일부가 잘록해져 있다.
캐비티 (R10) 의 벽면은, 비돌기부의 벽면 (F11, F12) 과, 돌기부 (P21) 의 선단면 (F21) 과, 돌기부 (P22) 의 선단면 (F22) 을 포함한다. 돌기부 (P21) 와 돌기부 (P22) 는, 캐비티 (R10) 를 대략 2 분하는 위치의 대향하는 벽면에 형성되고, 선단끼리 마주보며 쌍을 이룬다. 돌기부 (P21 및 P22) 에 의해, 캐비티 (R10) 의 폭은 좁아지고, 캐비티 (R10) 의 스페이스가, 전자 부품 (200a) 을 수용하기 위한 스페이스와 전자 부품 (200b) 을 수용하기 위한 스페이스로 구분된다. 본 실시형태에서는, 돌기부 (P21 및 P22) 가, 캐비티 (R10) (개구부) 를 대략 등분 (예를 들어 대략 2 분) 하는 위치의 대향하는 벽면에 형성된다. 그리고, 돌기부 (P21 및 P22) 에 의해 구분된 스페이스의 각각에, 전자 디바이스 (전자 부품 (200a 또는 200b)) 가 수용된다.
본 실시형태에서는, 전자 부품 (200a 및 200b) 의 각각이, 캐비티 (R10) 의 벽면 (기판 (100) 의 절단면) 에 의해 둘러싸인다. 전자 부품 (200a) 은, 비돌기부의 벽면 (F11) 과, 돌기부 (P21) 의 선단면 (F21) 과, 돌기부 (P22) 의 선단면 (F22) 에 의해 둘러싸인다. 전자 부품 (200b) 은, 비돌기부의 벽면 (F12) 과, 돌기부 (P21) 의 선단면 (F21) 과, 돌기부 (P22) 의 선단면 (F22) 에 의해 둘러싸인다.
본 실시형태에서는, 도 4a 에 나타내는 바와 같이, 이웃하는 전자 부품 (200a 및 200b) 사이 (도 4a 중에 일점 쇄선으로 나타내는 영역 (R2)) 에, 돌기부 (P21) 의 선단 (P201) 및 돌기부 (P22) 의 선단 (P202) 이 들어가 있다. 이로써, 전자 부품 (200a 및 200b) 을 서로 근접시키는 힘이 작용한 경우에, 전자 부품 (200a 및 200b) 의 근접하는 방향으로의 이동은 돌기부 (P21, P22) 로 규제되게 된다. 이 때문에, 전자 부품 (200a) 과 전자 부품 (200b) 은 접촉하기 어려워진다. 그 결과, 측면 전극을 갖는 전자 부품 (200a 및 200b) 사이의 쇼트 (도통) 가 억제된다. 또한, 도 4b 에 나타내는 바와 같이, 전자 부품 (200a) 과 전자 부품 (200b) 이 예를 들어 Y 방향으로 어긋나 배치된 경우에도, 이웃하는 전자 부품 (200a 및 200b) 사이 (도 4b 중에 일점 쇄선으로 나타내는 영역 (R2)) 에, 돌기부 (P21) 의 선단 (P201) 및 돌기부 (P22) 의 선단 (P202) 이 들어감으로써, 동일한 효과가 얻어진다.
본 실시형태에서는, 돌기부 (P21 및 P22) 의 평면 형상이 각각 나팔형이다. 돌기부 (P21 및 P22) 는 각각, 선단을 향하여 폭이 좁아지고, 그 폭이 좁아지는 정도는 선단에 가까워질수록 작아지는 스커트부와, 장방형상의 선단부를 갖는다. 이러한 형상을 갖는 돌기부 (P21 및 P22) 는 레이저 가공성, 부품 실장성, 및 강도의 점에서 우수하다. 단 이에 한정되지 않고, 돌기부 (P21 및 P22) 의 형상은 임의이다 (예를 들어, 후술하는 도 25 ∼ 도 30 참조).
돌기부 (P21) 의 선단면 (F21) 및 돌기부 (P22) 의 선단면 (F22) 은 각각, 기판 (100) 의 절단면으로 이루어진다. 본 실시형태에서는, 선단면 (F21, F22) 이 레이저에 의한 절단면으로 이루어진다. 단 이에 한정되지 않고, 예를 들어 선단면 (F21, F22) 이, 금형에 의한 절단면으로 이루어져도 된다. 또한, 돌기부 (P21 및 P22) 를, 기판 (100) 과는 별도로 형성해도 된다 (예를 들어, 후술하는 도 37 참조).
본 실시형태에서는, 캐비티 (R10) 의 벽면 (비돌기부의 벽면 (F11, F12), 돌기부 (P21) 의 선단면 (F21), 및 돌기부 (P22) 의 선단면 (F22)) 이, 테이퍼면으로 이루어진다. 본 실시형태에서는, 도 3 에 나타내는 바와 같이, 기판 (100) 의 제 1 면 (F1) 과 캐비티 (R10) 의 벽면 (테이퍼면) 의 각도 (θ11, θ12) 가 둔각이다. 이 때문에, 캐비티 (R10) 의 벽면은, 제 2 면 (F2) 측 (Z2 측) 으로 향할수록, 캐비티 (R10) 의 내측으로 돌출된다.
본 실시형태에서는, 전자 부품 (200a, 200b) (전자 디바이스) 의 각각을 둘러싸는 캐비티 (R10) 의 벽면 (기판 (100) 의 절단면) 모두가, 테이퍼면으로 이루어진다. 이로써, 전자 부품 (200a 및 200b) 이 서로 가까워지려고 해도, 도 5a 에 나타내는 바와 같이, 돌기부 (P21 및 P22) 로 그 이동이 규제됨과 함께, 돌기부 (P21) 의 선단면 (F21) 또는 돌기부 (P22) 의 선단면 (F22) 의 비탈에 의해, 전자 부품 (200a 및 200b) 에, 양자를 이간시키는 방향에 대한 힘이 작용하게 된다. 또한, 전자 부품 (200a 및 200b) 이 캐비티 (R10) 의 밖으로 나오려고 해도, 도 5b 에 나타내는 바와 같이, 비돌기부의 벽면 (F11, F12) 으로 그 이동이 규제됨과 함께, 비돌기부의 벽면 (F11 또는 F12) 의 비탈에 의해, 전자 부품 (200a 및 200b) 에, 캐비티 (R10) 내측에 대한 힘이 작용하게 된다. 그 결과, 전자 부품 (200a 및 200b) 의 위치 어긋남이 잘 발생하지 않게 된다.
또한, 캐비티 (R10) 의 일단 (Z1 측) 의 개구 면적은, 타단 (Z2 측) 의 개구 면적보다 커진다. 이 때문에, 기판 (100) 의 제 1 면 (F1) 측 (Z1 측) 으로부터 전자 부품 (200a, 200b) 을 캐비티 (R10) 에 넣기 쉽다.
본 실시형태에서는, 돌기부 (P21) 가, 도 3 에 나타내는 바와 같이, 캐비티 (R10) (영역 (R2)) 에 근접하여, 가장자리부 (P211) 를 갖는다. 또한, 돌기부 (P22) 는, 캐비티 (R10) (영역 (R2)) 에 근접하여, 가장자리부 (P221) 를 갖는다. 본 실시형태에서는, 가장자리부 (P211 및 P221) 가 각각 테이퍼되어 있다. 그러나 이에 한정되지 않고, 돌기부 (P21 및 P22) 에 있어서, 가장자리부 (P211, P221) 는 테이퍼되어 있지 않아도 된다 (예를 들어, 후술하는 도 31a 참조).
여기서, 도 2 ∼ 도 4b 중에 나타내는 각 치수의 바람직한 값의 일례를 나타낸다.
캐비티 (R10) 의 긴 쪽 방향 (X 방향) 의 폭 (D1) 은 약 2160 ㎛ 이고, 캐비티 (R10) 의 짧은 쪽 방향 (Y 방향) 의 폭 (D2) 은 약 580 ㎛ 이다.
전자 부품 (200a 또는 200b) 과 캐비티 (R10) 의 클리어런스는 약 80 ㎛ 이다. 전자 부품 (200a) 과 전자 부품 (200b) 의 거리 (영역 (R2) 의 폭) 은 약 80 ∼ 100 ㎛ 의 범위에 있다.
돌기부 (P21) 의 폭 (D31) 은 약 80 ∼ 100 ㎛ 의 범위에 있는 것이 바람직하다. 그 중에서도 바람직한 일례로는, 돌기부 (P21) 의 폭 (D31) 은 약 80 ㎛ 이고, 스커트부의 폭 (D311) 은 약 30 ㎛ 이고, 선단부의 폭 (D312) 은 약 20 ㎛ 이다. 돌기부 (P21) 의 돌출량 (D32) 은 약 125 ㎛ 이다. 이 중, 스커트부의 길이 (D321) 는 약 40 ㎛ 이고, 선단부의 길이 (D322) 는 약 85 ㎛ 이다. 또한, 가장자리부 (P212) 의 폭 (D34) 은 약 25 ㎛ 이다. 돌기부 (P22) 에 있어서의 각 치수는, 예를 들어 돌기부 (P21) 와 동일하다. 단 이에 한정되지 않고, 돌기부 (P21) 와 돌기부 (P22) 를 서로 상이한 치수로 해도 된다.
기판 (100) 의 제 1 면 (F1) 과 돌기부 (P21) 의 선단면 (F21) 의 각도 (θ11) 는 약 125°이다. 또한, 기판 (100) 의 제 1 면 (F1) 과 돌기부 (P22) 의 선단면 (F22) 의 각도 (θ12) 는 약 125° 이다.
돌기부 (P21) 의 선단 (P201) 과 돌기부 (P22) 의 선단 (P202) 의 간극의 폭 (D33) 은 약 330 ㎛ 이다. 폭 (D33) 은 전자 부품 (200a 또는 200b) 의 짧은 쪽 방향 (Y 방향) 의 폭 (D22) 보다 좁은 것이 바람직하다. 이러한 치수이면, 전자 부품 (200a) 과 전자 부품 (200b) 이 서로 가까워지는 것을 양자 사이에 위치하는 돌기부 (P21, P22) 가 방해하기 때문에, 전자 부품 (200a) 과 전자 부품 (200b) 이 접촉하기 어려워진다.
본 실시형태에서는, 캐비티 (R10) 에 있어서의 전자 부품 (200a 및 200b) 과 기판 (100) 사이 (영역 (R1)), 및 전자 부품 (200a) 과 전자 부품 (200b) 사이 (영역 (R2)) 에 각각, 절연체 (101a) 가 충전된다. 본 실시형태에서는, 절연체 (101a) 가, 상층의 절연층 (101) (상세하게는 수지 절연층) 을 구성하는 절연 재료 (상세하게는 수지) 로 이루어진다 (보다 상세하게는, 후술하는 도 17 참조). 절연체 (101a) 는, 기판 (100) 및 전자 부품 (200a, 200b) 의 어느 것보다 큰 열 팽창 계수를 갖는다. 절연체 (101a) 는, 전자 부품 (200a 및 200b) 의 주위를 완전히 덮는다. 이로써, 전자 부품 (200a 및 200b) 이, 절연체 (101a) (수지) 로 보호됨과 함께, 소정의 위치에 고정된다.
절연층 (101) 은, 기판 (100) 의 제 1 면 (F1) 상 및 전자 부품 (200a 및 200b) 의 제 3 면 (F3) 상에 형성된다. 절연층 (102) 은, 기판 (100) 의 제 2 면 (F2) 상 및 전자 부품 (200a 및 200b) 의 제 4 면 (F4) 상에 형성된다. 절연층 (101) 은, 캐비티 (R10) (구멍) 의 일방 (제 1 면 (F1) 측) 의 개구를 막고 있으며, 절연층 (102) 은, 캐비티 (R10) (구멍) 의 타방 (제 2 면 (F2) 측) 의 개구를 막고 있다. 도체층 (110) 은 절연층 (101) 상에 형성되고, 도체층 (120) 은 절연층 (102) 상에 형성된다. 본 실시형태에서는, 도체층 (110 및 120) 이 최외층이 된다. 단 이에 한정되지 않고, 보다 많은 층간 절연층 및 도체층을 적층해도 된다.
도체층 (110) 은, 제 1 면 (F1) 측의 최외의 도체층이 되고, 도체층 (120) 은, 제 2 면 (F2) 측의 최외의 도체층이 된다. 도체층 (110, 120) 상에는 각각, 솔더 레지스트 (11, 12) 가 형성된다. 단, 솔더 레지스트 (11, 12) 에는 각각, 개구부 (11a, 12a) 가 형성되어 있다. 이 때문에, 도체층 (110) 의 소정의 부위 (개구부 (11a) 에 위치하는 부위) 는, 솔더 레지스트 (11) 에 덮이지 않고 노출되어 있으며, 패드 (P11) 가 된다. 또한, 도체층 (120) 의 소정의 부위 (개구부 (12a) 에 위치하는 부위) 는 패드 (P12) 가 된다. 패드 (P11) 는, 예를 들어 다른 배선판과 전기적으로 접속하기 위한 외부 접속 단자가 되고, 패드 (P12) 는, 예를 들어 전자 부품을 실장하기 위한 외부 접속 단자가 된다. 단 이에 한정되지 않고, 패드 (P11, P12) 의 용도는 임의이다.
본 실시형태에서는, 패드 (P11, P12) 가, 그 표면에, 예를 들어 Ni/Au 막으로 이루어지는 내식층을 갖는다. 내식층은, 전해 도금 또는 스퍼터링 등에 의해 형성할 수 있다. 또한, OSP 처리를 실시함으로써, 유기 보호막으로 이루어지는 내식층을 형성해도 된다. 또한, 내식층은 필수의 구성이 아니고, 필요 없으면 할애해도 된다.
본 실시형태에서는, 패드 (P11, P12) (외부 접속 단자) 가, 전자 부품 (200a 또는 200b) (전자 디바이스) 의 직상에 위치한다. 본 실시형태의 배선판 (10) 에서는, 배선판 (10) 에 내장된 전자 디바이스의 위치 어긋남이 잘 발생하지 않기 때문에, 비아 도체 (예를 들어 비아 도체 (321b, 322b)) 등에 의해, 그들 전자 디바이스의 전극과 그 직상에 배치된 외부 접속 단자를 높은 신뢰성으로 전기적으로 접속하기 쉽다.
절연층 (101) 에는 구멍 (313a) (비아홀) 이 형성되고, 절연층 (102) 에는 구멍 (321a, 322a, 323a) (비아홀) 이 형성되어 있다. 구멍 (313a, 321a, 322a, 323a) 내에 각각 도체 (예를 들어 구리의 도금) 이 충전됨으로써, 각 구멍 내의 도체가 각각, 비아 도체 (313b, 321b, 322b, 323b) (필드 도체) 가 된다.
비아 도체 (321b 및 322b) 는 각각, 기판 (100) 의 제 2 면 (F2) 측으로부터, 전자 부품 (200a 또는 200b) 의 전극 (210 및 220) 에 전기적으로 접속된다. 이와 같이, 본 실시형태에서는, 전자 부품 (200a 및 200b) 이 편면으로부터 비아 도체에 접속되어 있다. 이하, 이 구조를, 편면 비아 구조라고 한다.
상기 편면 비아 구조에 의해, 전자 부품 (200a 또는 200b) 의 전극 (210, 220) 과 절연층 (102) 상의 도체층 (120) 이, 비아 도체 (321b 또는 322b) 를 개재하여, 서로 전기적으로 접속된다. 이러한 구조에서는, 내층에 전기적 접속이 형성되기 때문에, 소형화에 유리하다.
구멍 (313a, 323a) 은 각각, 스루홀 도체 (300b) 에 이르고, 비아 도체 (313b, 323b) 는, 기판 (100) 의 제 1 면 (F1) 측 또는 제 2 면 (F2) 측으로부터, 스루홀 도체 (300b) 에 전기적으로 접속된다. 비아 도체 (313b 및 323b) 는 각각, 스루홀 도체 (300b) 의 직상에 배치된다. 그리고, 기판 (100) 의 제 1 면 (F1) 상의 도체층 (301) 과 절연층 (101) 상의 도체층 (110) 은, 비아 도체 (313b) 를 개재하여 서로 전기적으로 접속되고, 또한, 기판 (100) 의 제 2 면 (F2) 상의 도체층 (302) 과 절연층 (102) 상의 도체층 (120) 은, 비아 도체 (323b) 를 개재하여 서로 전기적으로 접속된다.
본 실시형태에서는, 비아 도체 (313b, 323b) 및 스루홀 도체 (300b) 가, 모두 필드 도체이고, 이들은 Z 방향으로 스택되어 있다. 이러한 스택 구조는 소형화에 유리하다.
전자 부품 (200a 및 200b) 은 각각, 칩 콘덴서로 이루어진다. 구체적으로는, 전자 부품 (200a 및 200b) 은 각각, 예를 들어 도 6 에 나타내는 바와 같이, 칩 형의 MLCC (적층 세라믹·콘덴서) 이고, 콘덴서 본체 (201) 와 X-Z 단면이 U 자상인 전극 (210 및 220) 을 갖는다. 콘덴서 본체 (201) 는, 복수의 유전층 (231 ∼ 239) 과 복수의 도체층 (211 ∼ 214 및 221 ∼ 224) 이 교대로 적층되어 구성된다. 유전층 (231 ∼ 239) 은 각각, 예를 들어 세라믹으로 이루어진다. 전극 (210 및 220) 은, 콘덴서 본체 (201) 의 양단부에 각각 형성되어 있다. 콘덴서 본체 (201) 는, 하면 (제 4 면 (F4) 측의 면) 으로부터, 측면, 그리고 상면 (제 3 면 (F3) 측의 면) 에 걸쳐, 전극 (210 및 220) 으로 덮인다. 여기서, 전극 (210) 은, 콘덴서 본체 (201) 의 상면의 일부를 덮는 상부 (210a) 와, 콘덴서 본체 (201) 의 측면 전체를 덮는 측부 (210b) 와, 콘덴서 본체 (201) 의 하면의 일부를 덮는 하부 (210c) 로 구성된다. 또한, 전극 (220) 은, 콘덴서 본체 (201) 의 상면의 일부를 덮는 상부 (220a) 와, 콘덴서 본체 (201) 의 측면 전체를 덮는 측부 (220b) 와, 콘덴서 본체 (201) 의 하면의 일부를 덮는 하부 (220c) 로 구성된다.
전극 (210) 과 전극 (220) 사이에 위치하는 콘덴서 본체 (201) 의 중앙부는, 도 6 에 나타내는 바와 같이, 전극 (210, 220) 으로 덮이지 않고, 유전층 (231, 239) (세라믹) 이 노출되기 때문에, 비교적 강도가 약해진다. 그러나, 전자 부품 (200a 및 200b) 이 배선판 (10) 에 실장 (내장) 된 상태에 있어서는, 콘덴서 본체 (201) 의 중앙부는 절연체 (101a) (수지) 등으로 덮이기 때문에, 절연체 (101a) 등에 의해, 콘덴서 본체 (201) 가 보호되는 것으로 생각된다.
여기서, 도 7 중에 나타내는 각 치수의 바람직한 값의 일례를 나타낸다.
전자 부품 (200a) 의 긴 쪽 방향 (X 방향) 의 폭 (D21) 은 약 1000 ㎛ 이고, 전자 부품 (200a) 의 짧은 쪽 방향 (Y 방향) 의 폭 (D22) 은 약 500 ㎛ 이다. 전극 (210) 의 상부 (210a) 또는 하부 (210c) 의 폭 (D23) 은 약 230 ㎛ 이다. 전극 (220) 의 치수는, 예를 들어 전극 (210) 과 동일하다. 전자 부품 (200b) 의 치수는, 예를 들어 전자 부품 (200a) 과 동일하다.
비아 도체 (321b 또는 322b) 의 피치 (D24) 는, 예를 들어 약 770 ㎛ 이다.
본 실시형태에 있어서, 기판 (100), 절연층 (101, 102), 솔더 레지스트 (11, 12), 및 전자 부품 (200a, 200b) 의 형상은, 각각 예를 들어 직사각형 판상이다. 단 이에 한정되지 않고, 이들 기판 (100) 등의 형상은 임의이다.
기판 (100) 의 두께는, 예를 들어 약 100 ㎛ 이다. 전자 부품 (200a, 200b) 의 두께 (전극까지 포함한 두께) 는 각각, 예를 들어 약 150 ㎛ 이다. 배선판 (10) 의 두께 (솔더 레지스트 (11) 로부터 솔더 레지스트 (12) 까지의 두께) 는, 예를 들어 약 290 ㎛ 이다.
기판 (100) 은, 예를 들어 유리 크로스 (심재) 에 에폭시 수지를 함침시킨 것 (이하, 유리 에폭시라고 한다) 으로 이루어진다. 심재는, 주재료 (본 실시형태에서는 에폭시 수지) 보다 열 팽창률이 작은 재료이다. 심재로는, 예를 들어 유리 섬유 (예를 들어 유리 천 또는 유리 부직포), 아라미드 섬유 (예를 들어 아라미드 부직포), 또는 실리카 필러 등의 무기 재료가 바람직한 것으로 생각된다. 단, 기판 (100) 의 재료는, 기본적으로 임의이다. 예를 들어 에폭시 수지 대신에, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화페닐렌에테르 수지 (A-PPE 수지) 등을 사용해도 된다. 기판 (100) 은, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.
본 실시형태에서는, 절연층 (101 및 102) 의 각각이, 심재를 수지에 함침시켜 이루어진다. 절연층 (101 및 102) 이 심재를 포함하는 수지로 이루어짐으로써, 절연층 (101 및 102) 에 패임이 잘 형성되지 않게 되어, 절연층 (101 및 102) 상에 형성되는 도체 패턴의 단선이 억제되게 된다. 절연층 (101, 102) 은, 예를 들어 유리 에폭시로 이루어진다. 단 이에 한정되지 않고, 예를 들어 절연층 (101, 102) 은 심재를 포함하지 않는 수지로 이루어져도 된다. 또한, 절연층 (101, 102) 의 재료는, 기본적으로 임의이다. 예를 들어 에폭시 수지 대신에, 폴리에스테르 수지, 비스말레이미드트리아진 수지 (BT 수지), 이미드 수지 (폴리이미드), 페놀 수지, 또는 알릴화페닐렌에테르 수지 (A-PPE 수지) 등을 사용해도 된다. 각 절연층은, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.
비아 도체 (313b, 321b, 322b, 323b) 의 각각은, 예를 들어 구리 도금으로 이루어진다. 이들 비아 도체 (313b) 등의 형상은, 예를 들어 기판 (100) (코어 기판) 또는 전자 부품 (200a, 200b) 으로부터 상층을 향하여 직경이 확대되도록 테이퍼된 테이퍼 원주 (원추대) 이다. 그러나 이에 한정되지 않고, 비아 도체의 형상은 임의이다.
도체층 (110) 은, 구리박 (하층) 과 구리 도금 (상층) 으로 구성되고, 도체층 (120) 은, 구리박 (하층) 과 구리 도금 (상층) 으로 구성된다. 도체층 (110, 120) 은, 예를 들어 전기 회로를 구성하는 배선, 랜드, 및 배선판 (10) 의 강도를 높이기 위한 면상 패턴 등을 갖는다.
또한, 각 도체층 및 각 비아 도체의 재료는, 도체이면 임의이고, 금속이어도 되고 비금속이어도 된다. 각 도체층 및 각 비아 도체는, 이종 재료로 이루어지는 복수의 층으로 구성되어 있어도 된다.
본 실시형태의 배선판 (10) 에서는, 개구부 (캐비티 (R10)) 의 벽면에 돌기 (돌기부 (P21 및 P22)) 가 형성되고, 이웃하는 전자 디바이스 (전자 부품 (200a 및 200b)) 사이에 그 돌기의 선단이 들어가 있다 (도 4a 및 도 4b 참조). 이 때문에, 1 개의 개구부에 복수의 전자 디바이스를 수용하는 경우에 있어서, 전자 디바이스의 위치 어긋남을 억제하는 것이 가능해진다. 또한, 전자 디바이스의 위치 어긋남이 억제됨으로써, 배선판 (10) 에 내장되는 전자 디바이스의 전기적인 접속 (예를 들어 비아 접속) 의 신뢰성을 높이는 것이 가능해진다. 또한, 1 개의 개구부에 있어서 전자 디바이스끼리 접촉하기 어려워지기 때문에, 측면 전극을 갖는 전자 디바이스 사이의 쇼트가 억제되게 된다.
본 실시형태의 배선판 (10) 은 복수의 전자 디바이스를 내장한다. 배선판 (10) 에서는, 1 개의 개구부에 복수의 전자 디바이스가 수용되기 때문에, 1 개의 개구부에 1 개의 전자 디바이스가 수용되는 경우보다, 복수의 전자 디바이스를 내장하기 위해서 필요한 스페이스가 적어도 되어, 소형화에 유리해진다. 이로써, 고밀도 배선을 갖는 CSP (Chip Size Package) 를 실현하기 쉬워진다. 또한, 대용량의 캐패시터 기능을 갖는 전자 부품 내장 기판을 실현하기 쉬워져, 고주파 동작시에서의 전압 강하의 영향이 작은 CSP 등도 실현하기 쉬워진다.
이하, 도 8 등을 참조하여, 배선판 (10) 의 제조 방법에 대하여 설명한다. 도 8 은, 본 실시형태에 관련된 배선판 (10) 의 제조 방법의 개략적인 내용 및 순서를 나타내는 플로우 차트이다.
단계 S11 에서는, 기판 (100) 등으로 구성되는 코어부를 형성한다.
구체적으로는, 도 9a 에 나타내는 바와 같이, 출발 재료로서 양면 구리 피복 적층판 (1000) 을 준비한다. 양면 구리 피복 적층판 (1000) 은, 기판 (100) (코어 기판) 과, 기판 (100) 의 제 1 면 (F1) 상에 형성된 구리박 (1001) 과, 기판 (100) 의 제 2 면 (F2) 상에 형성된 구리박 (1002) 으로 구성된다. 본 실시형태에서는, 이 단계에 있어서, 기판 (100) 이, 완전하게 경화된 상태의 유리 에폭시로 이루어진다.
계속해서, 도 9b 에 나타내는 바와 같이, 예를 들어 CO2 레이저를 이용하여, 제 1 면 (F1) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1003a) 을 형성하고, 제 2 면 (F2) 측으로부터 레이저를 양면 구리 피복 적층판 (1000) 에 조사함으로써 구멍 (1003b) 을 형성한다. 구멍 (1003a) 과 구멍 (1003b) 은, X-Y 평면에 있어서 대략 동일한 위치에 형성되고, 최종적으로는 연결되어, 양면 구리 피복 적층판 (1000) 을 관통하는 스루홀 (300a) 이 된다. 스루홀 (300a) 의 형상은, 예를 들어 모래 시계상 (장구상) 이다. 구멍 (1003a) 과 구멍 (1003b) 의 경계는 잘록한 부분 (300c) (도 1) 에 상당한다. 제 1 면 (F1) 에 대한 레이저 조사와 제 2 면 (F2) 에 대한 레이저 조사는, 동시에 실시해도 되고, 편면씩 실시해도 된다. 스루홀 (300a) 을 형성한 후에는, 스루홀 (300a) 에 대하여 데스미어를 실시하는 것이 바람직하다. 데스미어에 의해, 불필요한 도통 (쇼트) 이 억제된다. 또한, 레이저 광의 흡수 효율을 높이기 위해서, 레이저 조사에 앞서 구리박 (1001, 1002) 의 표면을 흑화 처리해도 된다. 또한, 스루홀 (300a) 의 형성은, 드릴 또는 에칭 등, 레이저 이외의 방법으로 실시해도 된다. 단, 레이저 가공이면, 미세한 가공을 하기 쉽다.
계속해서, 예를 들어 패널 도금법에 의해, 도 9c 에 나타내는 바와 같이, 구리박 (1001, 1002) 상 및 스루홀 (300a) 내에, 예를 들어 구리의 도금 (1004) 을 형성한다. 구체적으로는, 먼저 무전해 도금을 실시하고, 계속해서 도금액을 이용하여, 그 무전해 도금막을 시드층으로서 전해 도금을 실시함으로써, 도금 (1004) 을 형성한다. 이로써, 스루홀 (300a) 에 도금 (1004) 이 충전되고, 스루홀 도체 (300b) 가 형성된다.
계속해서, 예를 들어 에칭 레지스트 및 에칭액을 이용하여, 기판 (100) 의 제 1 면 (F1) 및 제 2 면 (F2) 에 형성된 각 도체층의 패터닝을 실시한다. 구체적으로는, 도체층 (301, 302) 에 대응한 패턴을 갖는 에칭 레지스트로 각 도체층을 덮고, 각 도체층의, 에칭 레지스트로 덮이지 않은 부분 (에칭 레지스트의 개구부에서 노출되는 부위) 을, 에칭으로 제거한다. 이로써, 도 9d 에 나타내는 바와 같이, 기판 (100) 의 제 1 면 (F1), 제 2 면 (F2) 상에 각각, 도체층 (301, 302) 이 형성된다. 그 결과, 배선판 (10) (도 1) 의 코어부가 완성된다. 본 실시형태에서는, 도체층 (301 및 302) 이 각각, 예를 들어 구리박 (하층), 무전해 구리 도금 (중간층), 및 전해 구리 도금 (상층) 의 3 층 구조로 이루어진다.
또한, 에칭은, 습식에 한정되지 않고, 건식이어도 된다. 또한, 필요에 따라, 에칭 등에 의해, 도체층 (301 및 302) 의 표면을 조화 (粗化) 하는 것이 바람직한 것으로 생각된다. 또한, 도체층 (301 또는 302) 에, 후 공정 (전자 부품 (200a, 200b) 을 배치하는 공정 등) 에서 사용하는 얼라이먼트 마크를 형성해 두어도 된다.
계속해서, 도 8 의 단계 S12 에서, 예를 들어 도 10 에 나타내는 바와 같이, 제 1 면 (F1) 측으로부터 기판 (100) 에 레이저 광을 조사하여 캐비티 (R10) 를 형성한다. 구체적으로는, 예를 들어 도 11a 에 나타내는 바와 같이, 캐비티 (R10) 의 형상 (도 2 참조) 을 그리도록 레이저 광을 조사함으로써, 기판 (100) 에 있어서의, 캐비티 (R10) 에 대응한 영역 (R100) 을, 그 주위의 부분으로부터 잘라낸다. 레이저의 조사 각도는, 예를 들어 기판 (100) 의 제 1 면 (F1) 에 대하여 대략 수직의 각도로 한다.
상기 레이저 광의 조사에 앞서, 예를 들어 도 11b 에 나타내는 바와 같이 캐비티 (R10) 의 형상에 대응하여, 또는 도 11c 에 나타내는 바와 같이 레이저 조사로를 따라서, 기판 (100) 상의 도체층 (301) 을 제거해 두어도 된다. 이렇게 함으로써, 캐비티 (R10) 의 위치 및 형상이 명확해지기 때문에, 레이저 조사의 얼라이먼트가 용이해진다.
상기 레이저 광의 조사에 의해, 도 12 에 나타내는 바와 같이, 캐비티 (R10) 가 형성된다. 본 실시형태에서는, 제 1 면 (F1) 측으로부터 기판 (100) 에 레이저 광을 조사함으로써, 제 2 면 (F2) 측을 향할수록 레이저에 의한 가공량이 감소하여, 캐비티 (R10) 는, 제 1 면 (F1) 으로부터 제 2 면 (F2) 측을 향할수록 폭이 작아지도록 형성된다. 그 결과, 기판 (100) 의 절단면은 테이퍼면이 된다. 또한, 본 실시형태에서는, 도 11a 에 나타내는 바와 같이 레이저 광을 이동시킴으로써, 캐비티 (R10) 의 벽면에, 돌기부 (P21 및 P22) (도 2 참조) 가 형성된다. 본 실시형태에서는, 캐비티 (R10) 의 벽면 모두 (비돌기부의 벽면 (F11 및 F12) 외에, 돌기부 (P21 및 P22) 의 선단면도 포함한다) 가, 기판 (100) 의 절단면 (테이퍼면) 으로 이루어진다.
이렇게 하여 형성된 캐비티 (R10) 는, 전자 부품 (200a, 200b) 의 수용 스페이스가 된다. 본 실시형태에서는, 캐비티 (R10) 를 레이저에 의해 형성하기 때문에, 테이퍼면으로 이루어지는 벽면을 갖는 캐비티 (R10) 가 용이하게 얻어진다. 단, 캐비티 (R10) 의 형성 방법은 레이저에 한정되지 않고 임의이며, 예를 들어 금형으로 형성해도 된다.
계속해서, 도 8 의 단계 S13 에서, 전자 부품 (200a, 200b) 을, 기판 (100) 의 캐비티 (R10) 에 배치한다.
구체적으로는, 도 13 에 나타내는 바와 같이, 예를 들어 PET (폴리·에틸렌·테레프탈레이트) 로 이루어지는 캐리어 (1005) 를, 기판 (100) 의 편측 (예를 들어 제 2 면 (F2)) 에 형성한다. 이로써, 캐비티 (R10) (구멍) 의 일방의 개구가 캐리어 (1005) 로 막힌다. 본 실시형태에서는, 캐리어 (1005) 가, 점착 시트 (예를 들어 테이프) 로 이루어지고, 기판 (100) 측에 점착성을 갖는다. 캐리어 (1005) 는, 예를 들어 라미네이트에 의해, 기판 (100) 의 제 2 면 (F2) 측 (도체층 (302) 등) 과 접착된다.
계속해서, 도 14 에 나타내는 바와 같이, 캐비티 (R10) (구멍) 의 막힌 개구와는 반대측 (Z1 측) 으로부터, 캐비티 (R10) 에 전자 부품 (200a 및 200b) 을 넣는다. 전자 부품 (200a 및 200b) 은 각각, 예를 들어 부품 실장기에 의해 캐비티 (R10) 에 넣어진다. 예를 들어 전자 부품 (200a 및 200b) 은 각각, 진공 척 등에 의해 유지되고, 캐비티 (R10) 의 상방 (Z1 측) 으로 옮겨진 후, 그곳으로부터 연직 방향을 따라 하강하여, 캐비티 (R10) 에 넣어진다. 이로써, 도 15 에 나타내는 바와 같이, 캐리어 (1005) (점착 시트) 상에, 전자 부품 (200a 및 200b) 이 재치 (載置) 된다.
계속해서, 도 8 의 단계 S14 에서, 도 16 에 나타내는 바와 같이, 캐비티 (R10) (구멍) 의 막힌 개구와는 반대측 (Z1 측), 즉 기판 (100) 의 제 1 면 (F1) 상 및 전자 부품 (200a, 200b) 의 제 3 면 (F3) 상에, 반경화 상태의 절연층 (101) 을 형성한다. 또한, 절연층 (101) 상에, 구리박 (1006) 을 형성한다. 절연층 (101) 은, 예를 들어 열경화성을 갖는 에폭시 수지의 프리프레그로 이루어진다. 계속해서, 도 17 에 나타내는 바와 같이, 절연층 (101) 을 반경화 상태로 프레스함으로써, 절연층 (101) 으로부터 수지를 유출시켜 캐비티 (R10) 에 흘려 넣는다. 이로써, 도 18 에 나타내는 바와 같이, 캐비티 (R10) 에 있어서의 전자 부품 (200a 및 200b) 과 기판 (100) 사이 (영역 (R1)), 및 전자 부품 (200a) 과 전자 부품 (200b) 사이 (영역 (R2)) 에는 각각, 절연체 (101a) (절연층 (101) 을 구성하는 수지) 가 충전된다.
캐비티 (R10) 에 절연체 (101a) 가 충전되면, 그 충전 수지 (절연체 (101a)) 와 전자 부품 (200a, 200b) 의 가용착을 실시한다. 구체적으로는, 가열에 의해 충전 수지에 전자 부품 (200a, 200b) 을 지지할 수 있을 정도의 유지력을 발현시킨다. 이로써, 캐리어 (1005) 에 의해 지지되어 있던 전자 부품 (200a, 200b) 이, 충전 수지에 의해 지지를 받게 된다. 그 후, 캐리어 (1005) 를 제거한다.
또한, 이 단계에서는, 절연체 (101a) (충전 수지) 및 절연층 (101) 은 반경화되어 있는 것에 지나지 않으며, 완전하게는 경화되어 있지 않다. 단 이에 한정되지 않고, 예를 들어, 이 단계에서 절연체 (101a) 및 절연층 (101) 을 완전히 경화시켜도 된다.
계속해서, 도 8 의 단계 S15 에서, 기판 (100) 의 제 2 면 (F2) 측에 빌드업을 실시한다.
구체적으로는, 도 19 에 나타내는 바와 같이, 기판 (100) 의 제 2 면 (F2) 상에, 절연층 (102) 및 구리박 (1007) 을 형성한다. 전자 부품 (200a, 200b) 의 전극 (210 및 220) 은 각각, 절연층 (102) 으로 덮인다. 예를 들어 프레스에 의해, 절연층 (102) 을 프리프레그 상태로 기판 (100) 에 접착시킨 후, 가열하여 절연층 (101, 102) 의 각각을 경화시킨다. 본 실시형태에서는, 점착 시트 (캐리어 (1005)) 를 제거한 후에, 캐비티 (R10) 에 충전한 수지를 경화시키기 때문에, 절연층 (101, 102) 의 경화를 동시에 실시하는 것이 가능해진다. 그리고, 양면의 절연층 (101, 102) 의 경화를 동시에 실시함으로써, 기판 (100) 의 휨이 억제되기 때문에, 기판 (100) 을 얇게 하기 쉬워진다.
계속되는 도 8 의 단계 S16 에서는, 비아 도체 및 도체층을 형성한다.
상세하게는, 도 20 에 나타내는 바와 같이, 예를 들어 레이저에 의해, 절연층 (101) 및 구리박 (1006) 에 구멍 (313a) (비아홀) 을 형성하고, 절연층 (102) 및 구리박 (1007) 에 구멍 (321a ∼ 323a) (각각 비아홀) 을 형성한다. 구멍 (313a) 은 구리박 (1006) 및 절연층 (101) 을 관통하고, 구멍 (321a ∼ 323a) 의 각각은 구리박 (1007) 및 절연층 (102) 을 관통한다. 그리고, 구멍 (321a) 은, 전자 부품 (200a) 의 전극 (210 또는 220) 에 이르고, 구멍 (322a) 은, 전자 부품 (200b) 의 전극 (210 또는 220) 에 이른다. 또한, 구멍 (313a 및 323a) 의 각각은, 스루홀 도체 (300b) 의 직상의 도체층 (301, 302) 에 이른다. 그 후, 필요에 따라, 데스미어를 실시한다.
계속해서, 예를 들어 화학 도금법에 의해, 구리박 (1006, 1007) 상 및 구멍 (313a 및 321a ∼ 323a) 내에, 예를 들어 구리의 무전해 도금막 (1008, 1009) 을 형성한다 (도 21 참조). 또한, 무전해 도금에 앞서, 예를 들어 침지에 의해, 팔라듐 등으로 이루어지는 촉매를, 절연층 (101, 102) 의 표면에 흡착시켜도 된다.
계속해서, 리소그래피 기술 또는 인쇄 등에 의해, 제 1 면 (F1) 측의 주면 (무전해 도금막 (1008) 상) 에, 개구부 (1010a) 를 갖는 도금 레지스트 (1010) 를, 또한 제 2 면 (F2) 측의 주면 (무전해 도금막 (1009) 상) 에, 개구부 (1011a) 를 갖는 도금 레지스트 (1011) 를, 각각 형성한다 (도 21 참조). 개구부 (1010a, 1011a) 는 각각, 도체층 (110, 120) (도 22) 에 대응한 패턴을 갖는다.
계속해서, 도 21 에 나타내는 바와 같이, 예를 들어 패턴 도금법에 의해, 도금 레지스트 (1010, 1011) 의 개구부 (1010a, 1011a) 에, 각각 예를 들어 구리의 전해 도금 (1012, 1013) 을 형성한다. 구체적으로는, 양극에 도금하는 재료인 구리를 접속하고, 음극에 피도금재인 무전해 도금막 (1008, 1009) 을 접속하여, 도금액에 침지시킨다. 그리고, 양극 사이에 직류의 전압을 인가하여 전류를 흘리고, 무전해 도금막 (1008, 1009) 의 표면에 구리를 석출시킨다. 이로써, 구멍 (313a 및 321a ∼ 323a) 에 각각, 무전해 도금막 (1008, 1009) 및 전해 도금 (1012, 1013) 이 충전되고, 예를 들어 구리의 도금으로 이루어지는 비아 도체 (313b 및 321b ∼ 323b) 가 형성된다.
그 후, 예를 들어 소정의 박리액에 의해, 도금 레지스트 (1010 및 1011) 를 제거하고, 계속해서 불필요한 무전해 도금막 (1008, 1009) 및 구리박 (1006, 1007) 을 제거함으로써, 도 22 에 나타내는 바와 같이, 도체층 (110) 및 도체층 (120) 이 형성된다.
또한, 전해 도금을 위한 시드층은 무전해 도금막에 한정되지 않고, 무전해 도금막 (1008, 1009) 대신에, 스퍼터막 등을 시드층으로서 사용해도 된다.
그 후, 도 8 의 단계 S17 에서, 절연층 (101, 102) 상에 각각, 개구부 (11a) 를 갖는 솔더 레지스트 (11), 개구부 (12a) 를 갖는 솔더 레지스트 (12) 를 형성한다 (도 1 참조). 도체층 (110, 120) 은 각각, 개구부 (11a, 12a) 에 위치하는 소정의 부위 (패드 (P11, P12) 등) 를 제외하고, 솔더 레지스트 (11, 12) 로 덮인다. 솔더 레지스트 (11 및 12) 는, 예를 들어 스크린 인쇄, 스프레이 코팅, 롤 코팅, 또는 라미네이트 등에 의해 형성할 수 있다.
계속해서, 전해 도금 또는 스퍼터링 등에 의해, 도체층 (110, 120) 상, 상세하게는 솔더 레지스트 (11, 12) 로 덮이지 않은 패드 (P11, P12) (도 1 참조) 의 표면에 각각, 예를 들어 Ni/Au 막으로 이루어지는 내식층을 형성한다. 또한, OSP 처리를 실시함으로써, 유기 보호막으로 이루어지는 내식층을 형성해도 된다.
이렇게 하여, 기판 (100) 의 제 1 면 (F1) 상에, 절연층 (101) 및 도체층 (110) 으로 구성되는 빌드업부가 형성되고, 기판 (100) 의 제 2 면 (F2) 상에, 절연층 (102) 및 도체층 (120) 으로 구성되는 빌드업부가 형성된다. 그 결과, 본 실시형태의 배선판 (10) (도 1) 이 완성된다. 그 후, 필요한 경우, 전자 부품 (200a, 200b) 의 전기 테스트 (용량치 및 절연성 등의 체크) 를 실시한다.
본 실시형태의 제조 방법은, 배선판 (10) 의 제조에 적합하다. 이러한 제조 방법이면, 저비용으로, 양호한 배선판 (10) 이 얻어지는 것으로 생각된다.
본 실시형태의 배선판 (10) 은, 예를 들어 전자 부품 또는 다른 배선판과 전기적으로 접속할 수 있다. 예를 들어 도 23 에 나타내는 바와 같이, 땜납 등에 의해, 배선판 (10) 의 패드 (P12) 에 전자 부품 (400) (예를 들어 IC 칩) 을 실장할 수 있다. 또한, 패드 (P11) 에 의해, 배선판 (10) 을 다른 배선판 (500) (예를 들어 마더 보드) 에 실장할 수 있다. 본 실시형태의 배선판 (10) 은, 예를 들어 휴대 전화의 회로 기판으로서 사용할 수 있다.
이상, 본 발명의 실시형태에 관련된 배선판 및 그 제조 방법에 대하여 설명하였지만, 본 발명은, 상기 실시형태에 한정되지 않는다. 예를 들어 이하와 같이 변형하여 실시할 수도 있다.
전자 부품 (200a, 200b) 및 캐비티 (R10) 의 형상은 임의이다. 예를 들어 도 24 에 나타내는 바와 같이, 캐비티 (R10) 의 개구 형상이 대략 타원이어도 된다. 전자 부품 (200a, 200b) 의 평면 형상, 및 캐비티 (R10) 의 개구 형상은, 대략 원 (대략 진원) 이어도 되고, 또한, 대략 정방형, 대략 정육각형, 대략 정팔각형 등, 대략 장방형 이외의 대략 다각형이어도 된다. 또한, 다각형의 모서리의 형상은 임의이고, 예를 들어 대략 직각이어도 되고, 예각이어도 되고, 둔각이어도 되며, 둥그스름해도 된다.
돌기부 (P21 및 P22) 의 형상도 임의이다.
예를 들어 도 25 에 나타내는 바와 같이, 돌기부 (P21 및 P22) 의 평면 형상이 플라스크형이어도 된다. 도 25 의 예에서는, 돌기부 (P21 및 P22) 가 각각, 일정한 비율로 선단을 향하여 폭이 좁아지는 스커트부와 장방형상의 선단부를 갖는다. 이러한 형상을 갖는 돌기부 (P21 및 P22) 는, 레이저 가공성 및 강도의 점에서 우수하다. 바람직한 일례로는, 돌기부 (P21) 의 폭 (D31) 은 약 80 ㎛ 이고, 스커트부의 폭 (D311) 은 약 30 ㎛ 이고, 선단부의 폭 (D312) 은 약 20 ㎛ 이다. 돌기부 (P21) 의 돌출량 (D32) 은 약 125 ㎛ 이다. 이 중, 스커트부의 길이 (D321) 는 약 40 ㎛ 이고, 선단부의 길이 (D322) 는 약 85 ㎛ 이다. 돌기부 (P22) 에 있어서의 각 치수는, 예를 들어 돌기부 (P21) 와 동일하다.
예를 들어 도 26 에 나타내는 바와 같이, 돌기부 (P21 및 P22) 의 평면 형상이 사각형 (예를 들어 장방형) 이어도 된다. 도 26 의 예에서는, 돌기부 (P21 및 P22) 가 각각, 전체에 걸쳐서, 대략 일정한 폭을 갖는다. 이러한 형상을 갖는 돌기부 (P21 및 P22) 는, 레이저 가공성 및 부품 실장성의 점에서 우수하다. 바람직한 일례로는, 돌기부 (P21) 의 폭 (D31) 은 약 20 ㎛ 이고, 돌기부 (P21) 의 돌출량 (D32) 은 약 290 ㎛ 이다. 다른 바람직한 일례로는, 돌기부 (P21) 의 폭 (D31) 은 약 20 ㎛ 이고, 돌기부 (P21) 의 돌출량 (D32) 은 약 125 ㎛ 이다. 돌기부 (P22) 에 있어서의 각 치수는, 예를 들어 돌기부 (P21) 와 동일하다.
예를 들어 도 27 에 나타내는 바와 같이, 돌기부 (P21 및 P22) 의 평면 형상이 쐐기형 (예를 들어 사다리꼴) 이어도 된다. 도 27 의 예에서는, 돌기부 (P21 및 P22) 가 각각, 전체에 걸쳐서, 일정한 비율로 선단을 향하여 폭이 좁아진다. 이러한 형상을 갖는 돌기부 (P21 및 P22) 는, 레이저 가공성 및 강도의 점에서 우수하다. 바람직한 일례로는, 돌기부 (P21) 의 폭 (D31) 은 약 40 ㎛ 이고, 스커트부의 폭 (D311) 은 약 10 ㎛ 이고, 선단부의 폭 (D312) 은 약 20 ㎛ 이고, 돌기부 (P21) 의 돌출량 (D32) 은 약 125 ㎛ 이다. 다른 바람직한 일례로는, 돌기부 (P21) 의 폭 (D31) 은 약 60 ㎛ 이고, 스커트부의 폭 (D311) 은 약 20 ㎛ 이고, 선단부의 폭 (D312) 은 약 20 ㎛ 이고, 돌기부 (P21) 의 돌출량 (D32) 은 약 125 ㎛ 이다. 다른 바람직한 일례로는, 돌기부 (P21) 의 폭 (D31) 은 약 80 ㎛ 이고, 스커트부의 폭 (D311) 은 약 30 ㎛ 이고, 선단부의 폭 (D312) 은 약 20 ㎛ 이고, 돌기부 (P21) 의 돌출량 (D32) 은 약 125 ㎛ 이다. 돌기부 (P22) 에 있어서의 각 치수는, 예를 들어 돌기부 (P21) 와 동일하다.
도 27 의 예에서는, 돌기부 (P21 및 P22) 가 각각 일정한 비율로 폭이 좁아져 있지만, 이에 한정되지 않고, 폭이 좁아지는 정도는, 선단에 가까워질수록 작아져도 된다. 또한, 도 28 에 나타내는 바와 같이, 선단 (P201 및 P202) 이 날카로워져 있어도 된다. 도 28 의 예에서는, 돌기부 (P21 및 P22) 의 평면 형상이 삼각형이 된다.
예를 들어 도 29 에 나타내는 바와 같이, 돌기부 (P21 및 P22) 의 평면 형상이 대략 반원상이고, 그들의 선단 (P201 및 P202) 이 둥그스름해도 된다. 또한, 예를 들어 도 30 에 나타내는 바와 같이, 돌기부 (P21 및 P22) 의 평면 형상이 대략 W 상이고, 돌기부 (P21 및 P22) 의 각각이, 복수의 선단 (P201 또는 P202) 을 가지고 있어도 된다.
예를 들어 도 31a 에 나타내는 바와 같이, 돌기부 (P21) 의 가장자리부 (P211) 및 돌기부 (P22) 의 가장자리부 (P221) 는, 테이퍼되어 있지 않아도 된다. 또한, 예를 들어 도 31b 에 나타내는 바와 같이, 돌기부 (P21) 의 가장자리부 (P211) 및 돌기부 (P22) 의 가장자리부 (P221) 에 단차가 형성되어 있어도 된다. 또한, 예를 들어 도 31c 에 나타내는 바와 같이, 돌기부 (P21) 의 가장자리부 (P211) 및 돌기부 (P22) 의 가장자리부 (P221) 에 단차가 형성되고, 그 일부 (예를 들어 하단) 가 테이퍼되어 있어도 된다. 또한, 예를 들어 도 31d 에 나타내는 바와 같이, 가장자리부뿐만 아니라, 돌기부 (P21 및 P22) 전체가, 테이퍼되어 있어도 된다.
캐비티 (R10) (개구부) 에 배치되는 전자 디바이스의 배치는 임의이다. 예를 들어 도 32 에 나타내는 바와 같이, 전자 부품 (200a 및 200b) 을 짧은 쪽 방향으로 나열해도 된다.
캐비티 (R10) (개구부) 에 배치되는 전자 디바이스의 수는, 복수이면 임의이다.
예를 들어 도 33 에 나타내는 바와 같이, 3 개의 전자 부품 (200a, 200b, 200c) 을 캐비티 (R10) 에 수용해도 된다. 도 33 의 예에서는, 이웃하는 전자 부품 (200a) 과 전자 부품 (200b) 사이, 및 이웃하는 전자 부품 (200b) 과 전자 부품 (200c) 사이에 각각, 쌍을 이루는 돌기 (돌기부 (P21 및 P22)) 의 선단이 들어가 있다. 돌기부 (P21) 와 돌기부 (P22) 는, 캐비티 (R10) 를 대략 삼등분하는 위치의 대향하는 벽면에 형성되고, 선단끼리 마주보아 쌍을 이룬다. 돌기부 (P21 및 P22) 에 의해, 캐비티 (R10) 의 폭은 좁아지고, 캐비티 (R10) 의 스페이스가, 전자 부품 (200a ∼ 200c) 을 수용하기 위한 3 개의 스페이스로 구분된다. 전자 부품 (200a) 은, 비돌기부의 벽면 (F11) 과, 돌기부 (P21) 의 선단면 (F21) 과, 돌기부 (P22) 의 선단면 (F22) 에 의해 둘러싸인다. 또한, 전자 부품 (200b) 은, 비돌기부의 벽면 (F12) 과, 돌기부 (P21) 의 선단면 (F21) 과, 돌기부 (P22) 의 선단면 (F22) 에 의해 둘러싸인다. 또한, 전자 부품 (200c) 은, 비돌기부의 벽면 (F13) 과, 돌기부 (P21) 의 선단면 (F21) 과, 돌기부 (P22) 의 선단면 (F22) 에 의해 둘러싸인다.
예를 들어 도 34 또는 도 35 에 나타내는 바와 같이, 4 개의 전자 부품 (200a, 200b, 200c, 200d) 을 캐비티 (R10) 에 수용해도 된다. 도 34 또는 도 35 의 예에서는, 이웃하는 전자 부품 (200a) 과 전자 부품 (200b) 사이에 돌기부 (P21) 의 선단이 들어가고, 이웃하는 전자 부품 (200b) 과 전자 부품 (200c) 사이에 돌기부 (P22) 의 선단이 들어가고, 이웃하는 전자 부품 (200c) 과 전자 부품 (200d) 사이에 돌기부 (P23) 의 선단이 들어가고, 이웃하는 전자 부품 (200d) 과 전자 부품 (200a) 사이에 돌기부 (P24) 의 선단이 들어가 있다.
도 34 의 예에서는, 전자 부품 (200a ∼ 200d) 이 캐비티 (R10) 의 벽면 (기판 (100) 의 절단면) 에 의해 둘러싸인다. 그러나, 전자 부품 (200a ∼ 200d) 의 각각이 캐비티 (R10) 의 벽면으로 둘러싸여 있지 않다. 이에 반하여, 도 35 의 예에서는, 전자 부품 (200a ∼ 200d) 사이에, 기판 (100) 의 일부로서의 고립 섬상의 블록 (P30) 이 형성됨으로써, 전자 부품 (200a ∼ 200d) 각각이 기판 (100) 의 절단면으로 둘러싸인다. 상세하게는, 전자 부품 (200a) 은, 비돌기부의 벽면 (F11) 과, 돌기부 (P21) 의 선단면 (F21) 과, 돌기부 (P24) 의 선단면 (F24) 과, 블록 (P30) 의 측면 (F30) 에 의해 둘러싸인다. 또한, 전자 부품 (200b) 은, 비돌기부의 벽면 (F12) 과, 돌기부 (P21) 의 선단면 (F21) 과, 돌기부 (P22) 의 선단면 (F22) 과, 블록 (P30) 의 측면 (F30) 에 의해 둘러싸인다. 또한, 전자 부품 (200c) 은, 비돌기부의 벽면 (F13) 과, 돌기부 (P22) 의 선단면 (F22) 과, 돌기부 (P23) 의 선단면 (F23) 과, 블록 (P30) 의 측면 (F30) 에 의해 둘러싸인다. 또한, 전자 부품 (200d) 은, 비돌기부의 벽면 (F14) 과, 돌기부 (P23) 의 선단면 (F23) 과, 돌기부 (P24) 의 선단면 (F24) 과, 블록 (P30) 의 측면 (F30) 에 의해 둘러싸인다. 전자 부품 (200a ∼ 200d) 의 각각이 기판 (100) 의 절단면으로 둘러싸임으로써, 전자 부품 (200a ∼ 200d) 의 위치 어긋남을 보다 확실하게 억제할 수 있다.
1 쌍의 돌기가, 캐비티 (R10) (개구부) 의 대향하는 벽면에 형성되고, 선단끼리 마주보는 것은 필수는 아니다. 예를 들어 도 36 에 나타내는 바와 같이, 캐비티 (R10) 의 벽면에 돌기부 (P21) 만이 형성되고, 대향하는 벽면에는 돌기가 형성되지 않아도 된다. 적어도 1 개 지점에서, 이웃하는 전자 디바이스 사이에 돌기의 선단이 들어가 있으면, 이웃하는 전자 디바이스 사이의 쇼트 방지를 도모할 수 있다.
상기 실시형태에서는, 기판 (100) 의 일부로서 돌기를 형성하였지만, 기판 (100) 과는 별도로 돌기를 형성해도 된다. 예를 들어 도 37 에 나타내는 바와 같이, 기판 (100) 과 돌기부 (P21, P22) 를 따로따로 형성하여, 후에 접착제 등에 의해, 캐비티 (R10) 의 벽면 (기판 (100) 의 절단면) 에 돌기부 (P21, P22) 를 접속해도 된다.
상기 실시형태에서는, 전자 부품 (200a, 200b) 에 대하여 편면 비아 구조를 가지고 있었지만, 이에 한정되지 않는다. 예를 들어 도 38 에 나타내는 바와 같이, 전자 부품 (200a, 200b) 의 전극 (210, 220) 에 전기적으로 접속하는 비아 도체 (311b, 312b, 321b, 322b) 를 전자 부품 (200a, 200b) 의 양측에 갖는 배선판이어도 된다.
배선판 (10) 에 내장되는 것은 콘덴서에 한정되지 않고, 다른 전자 부품이어도 된다. 예를 들어 도 39a 에 나타내는 바와 같이, 인덕터로 이루어지는 전자 부품 (601a) 과 콘덴서로 이루어지는 전자 부품 (601b) 이, 1 개의 캐비티 (R10) 에 수용되어도 된다. 이웃하는 전자 부품 (601a 및 601b) 사이에, 돌기부 (P21) 의 선단 (P201) 및 돌기부 (P22) 의 선단 (P202) 이 들어감으로써 (도 4a, 도 4b 참조), 전자 부품 (601a 및 601b) 사이의 쇼트 (도통) 가 억제된다.
전자 부품 (601a) 은, 예를 들어 도 39b 에 나타내는 바와 같이, 2 개의 1 회 감긴 인덕터로 이루어진다. 각 인덕터는, 4 층의 도체 패턴에 의해, 나선상, 또한 평면에서 보았을 때 대략 환상 (상세하게는, 대략 사각형상) 으로 형성되어 있다. 그리고, 그들 인덕터는, 서로 병렬 접속되어 있다.
배선판 (10) 에 내장되는 것은 전자 부품에 한정되지 않고, 다른 배선판이어도 된다. 예를 들어 도 40 에 나타내는 바와 같이, 배선판 (602a 및 602b) 이 1 개의 캐비티 (R10) 에 수용되어도 된다. 이웃하는 배선판 (602a 및 602b) 사이에, 돌기부 (P21) 의 선단 (P201) 및 돌기부 (P22) 의 선단 (P202) 이 들어감으로써 (도 4a, 도 4b 참조), 배선판 (602a 및 602b) 사이의 쇼트 (도통) 가 억제된다.
배선판 (602a) 의 패드 (외부 접속 단자) 는, 비아 도체 (311b, 321b) 를 개재하여, 도체층 (110, 120) 과 전기적으로 접속된다. 배선판 (602b) 의 패드 (외부 접속 단자) 는, 비아 도체 (312b, 322b) 를 개재하여, 도체층 (110, 120) 과 전기적으로 접속된다. 배선판 (602a 및 602b) 은, 예를 들어 각 도체층이 파인 도체 패턴을 가짐으로써, 또는 도체층 사이의 층간 절연층이 얇아져 있음으로써, 배선판 (10) 보다 높은 밀도로 도체를 가지고 있는 것이 바람직하다.
상기 실시형태에서는, 코어 기판의 양측에 도체층을 갖는 양면 배선판 (배선판 (10)) 을 나타냈지만, 이에 한정되지 않는다. 예를 들어 도 41 에 나타내는 바와 같이, 코어 기판 (기판 (100)) 의 편측에만 도체층을 갖는 편면 배선판이어도 된다. 도 41 의 예에서는, IC 칩으로 이루어지는 전자 부품 (603a 및 603b) 이, 1 개의 캐비티 (R10) 에 수용되어 있다.
또한, 예를 들어 도 41 에 나타내는 바와 같이, 캐비티 (R10) (전자 부품 (200a, 200b) 의 수용 스페이스) 는, 기판 (100) 을 관통하지 않는 구멍 (오목부) 이어도 된다.
상기 실시형태에서는, 기판 (100) 의 두께와 전자 부품 (200a, 200b) 의 두께가 대략 일치하고 있는 예를 나타냈지만, 이에 한정되지 않는다. 예를 들어 도 41 에 나타내는 바와 같이, 전자 부품 (603a, 603b) 의 두께보다 기판 (100) 의 두께가 커도 된다.
코어 기판의 편측에 2 층 이상의 빌드업층을 갖는 배선판이어도 된다. 또한, 기판 (100) 의 제 1 면 (F1) 측과 기판 (100) 의 제 2 면 (F2) 측에서, 빌드업층의 수가 상이해도 된다. 단, 응력을 완화시키기 위해서는, 기판 (100) 의 제 1 면 (F1) 측과 기판 (100) 의 제 2 면 (F2) 측에서, 빌드업층의 수를 동일하게 하여, 표리의 대칭성을 높이는 것이 바람직한 것으로 생각된다.
도 42 에 나타내는 바와 같이, 기판 (100) (코어 기판) 이, 금속판 (100a) (예를 들어 구리박) 을 내장하는 절연 기판이어도 된다. 이러한 기판 (100) 에서는, 금속판 (100a) 에 의해 방열성이 향상된다. 도 42 의 예에서는, 금속판 (100a) 에 이르는 비아 도체 (100b) 가 기판 (100) 에 형성되고, 금속판 (100a) 과 그라운드 라인 (도체층 (301, 302) 에 포함되는 도체 패턴) 이, 비아 도체 (100b) 를 개재하여, 서로 전기적으로 접속되어 있다. 금속판 (100a) 의 평면 형상은 임의이며, 사각형이어도 되고, 원이어도 된다.
이하, 도 43a 및 도 43b 를 참조하여, 도 42 에 나타내는 기판 (100) (코어 기판) 의 제조 방법의 일례에 대하여 설명한다.
먼저, 도 43a 에 나타내는 바와 같이, 예를 들어 구리박으로 이루어지는 금속판 (100a) 을 사이에 두도록 절연층 (2001, 2002) 을 배치하고, 또한 절연층 (2001) 상에 구리박 (1001) 을 배치하고, 절연층 (2002) 상에 구리박 (1002) 을 배치한다. 절연층 (2001, 2002) 은 각각, 예를 들어 유리 에폭시의 프리프레그로 이루어진다.
계속해서, 프레스에 의해, 금속판 (100a) 을 향하여 압력을 가한다. 절연층 (2001, 2002) 을 반경화 상태로 프레스함으로써, 도 43b 에 나타내는 바와 같이, 절연층 (2001, 2002) 으로부터 각각 수지를 유출시킨다. 이로써, 금속판 (100a) 의 측방에 절연층 (2003) 이 형성된다. 그 후, 가열하여 절연층 (2001, 2002, 2003) 의 각각을 경화시킨다. 이로써, 금속판 (100a) 을 내장하는 기판 (100) (코어 기판) 이 완성된다.
배선판 (10) 의 구성 (특히, 그 구성 요소의 종류, 성능, 치수, 재질, 형상, 층 수, 또는 배치 등) 은, 본 발명의 취지를 일탈하지 않는 범위에 있어서 임의로 변경할 수 있다.
캐비티 (R10) (개구부) 에 배치되는 칩 콘덴서의 전극의 형상은, U 자 형상에 한정되지 않고, 예를 들어 평판상의 전극쌍으로 콘덴서 본체 (201) 를 사이에 두는 것이어도 된다.
캐비티 (R10) (개구부) 에 배치되는 전자 디바이스의 종류는 임의이다. 예를 들어 콘덴서, 저항, 코일 등의 수동 부품 외에, IC 회로 등의 능동 부품 등, 임의의 전자 부품 또는 배선판 등을 채용할 수 있다.
각 비아 도체는 필드 도체에 한정되지 않고, 예를 들어 컨포멀 도체여도 된다.
캐비티 (R10) (개구부) 에 배치되는 전자 디바이스를 비아 접속 (비아 도체) 으로 실장하지 않고, 와이어 본딩 접속 등, 다른 수법으로 실장해도 된다.
배선판의 제조 방법은, 상기 도 8 에 나타낸 순서나 내용에 한정되는 것이 아니며, 본 발명의 취지를 일탈하지 않는 범위에 있어서 임의로 순서나 내용을 변경할 수 있다. 또한, 용도 등에 따라, 필요 없는 공정을 할애해도 된다.
예를 들어 각 도체층의 형성 방법은 임의이다. 예를 들어 패널 도금법, 패턴 도금법, 풀 애디티브법, 세미 애디티브 (SAP) 법, 서브트랙티브법, 전사법, 및 텐팅법 중 어느 1 개, 또는 이들의 2 이상을 임의로 조합한 방법으로, 도체층을 형성해도 된다.
또한, 레이저 대신에, 습식 또는 건식 에칭으로 가공해도 된다. 에칭으로 가공하는 경우에는, 미리 제거하고 싶지 않은 부분을 레지스트 등으로 보호해 두는 것이 바람직한 것으로 생각된다.
상기 실시형태나 변형예 등은 임의로 조합할 수 있다. 용도 등에 따라 적절한 조합을 선택하는 것이 바람직한 것으로 생각된다. 예를 들어 도 25 ∼ 도 30 중 어느 것에 나타낸 돌기의 평면 형상과, 도 31a ∼ 도 31d 중 어느 것에 나타낸 돌기의 단면 형상과, 도 32 ∼ 도 36 중 어느 것에 나타낸 전자 디바이스의 수나 배치를 임의로 조합해도 된다.
이상, 본 발명의 실시형태에 대하여 설명하였지만, 설계상의 형편이나 그 밖의 요인에 따라 필요한 다양한 수정이나 조합은, 「청구항」 에 기재되어 있는 발명이나 「발명을 실시하기 위한 구체적인 내용」 에 기재되어 있는 구체예에 대응하는 발명의 범위에 포함되는 것으로 이해되어야 한다.
산업상 이용가능성
본 발명의 배선판은, 내장되는 전자 부품의 전기 회로의 형성에 적합하다. 또한, 본 발명에 관련된 배선판의 제조 방법은 배선판의 제조에 적합하다.
10 ; 배선판
11, 12 ; 솔더 레지스트
11a, 12a ; 개구부
100 ; 기판
100a ; 금속판
100b ; 비아 도체
101, 102 ; 절연층
101a ; 절연체
110, 120 ; 도체층
200a ∼ 200d ; 전자 부품
201 ; 콘덴서 본체
210, 220 ; 전극
210a, 220a ; 상부
210b, 220b ; 측부
210c, 220c ; 하부
211 ∼ 214, 221 ∼ 224 ; 도체층
231 ∼ 239 ; 유전층
300a ; 스루홀
300b ; 스루홀 도체
300c ; 잘록한 부분
301, 302 ; 도체층
313a ; 구멍
311b ∼ 313b ; 비아 도체
321a ∼ 323a ; 구멍
321b ∼ 323b ; 비아 도체
400 ; 전자 부품
500 ; 배선판
601a, 601b ; 전자 부품
602a, 602b ; 배선판
603a, 603b ; 전자 부품
1000 ; 양면 구리 피복 적층판
1001, 1002 ; 구리박
1003a, 1003b ; 구멍
1004 ; 도금
1005 ; 캐리어
1006, 1007 ; 구리박
1008, 1009 ; 무전해 도금막
1010, 1011 ; 레지스트
1010a, 1011a ; 개구부
2001 ∼ 2003 ; 절연층
F11 ∼ F14 ; 벽면
F21 ∼ F24 ; 선단면
F30 ; 측면
P11, P12 ; 패드
P21 ∼ P24 ; 돌기부
P30 ; 블록
P201, P202 ; 선단
P211, P221 ; 가장자리부
R1, R2 ; 영역
R10 ; 캐비티
R100 ; 영역

Claims (20)

  1. 개구부를 갖는 기판과,
    1 개의 상기 개구부에 배치되는 복수의 전자 디바이스와,
    상기 기판 상 및 상기 전자 디바이스 상에 배치되는 절연층과,
    상기 절연층 상에 배치되는 도체층을 갖는 배선판에 있어서,
    상기 개구부의 벽면에 돌기가 형성되고,
    적어도 1 개 지점에서, 이웃하는 상기 전자 디바이스 사이에 상기 돌기의 선단이 들어가 있는 것을 특징으로 하는 배선판.
  2. 제 1 항에 있어서,
    상기 이웃하는 전자 디바이스 사이에 상기 돌기의 선단이 들어감에 따라, 그들 전자 디바이스가 이간되어 있는 것을 특징으로 하는 배선판.
  3. 제 1 항에 있어서,
    상기 돌기의 선단면은, 상기 기판의 절단면으로 이루어지는 것을 특징으로 하는 배선판.
  4. 제 1 항에 있어서,
    상기 돌기의 선단면은, 테이퍼면으로 이루어지는 것을 특징으로 하는 배선판.
  5. 제 1 항에 있어서,
    선단끼리 마주보는 상기 돌기의 쌍이 형성되는 것을 특징으로 하는 배선판.
  6. 제 5 항에 있어서,
    상기 돌기의 쌍은, 상기 개구부를 등분하는 위치의 대향하는 벽면에 형성되는 것을 특징으로 하는 배선판.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 복수의 전자 디바이스 각각은, 상기 기판의 절단면에 의해 둘러싸이는 것을 특징으로 하는 배선판.
  8. 제 7 항에 있어서,
    상기 복수의 전자 디바이스 각각을 둘러싸는 상기 기판의 절단면 모두가, 테이퍼면으로 이루어지는 것을 특징으로 하는 배선판.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 이웃하는 전자 디바이스의 적어도 일방이, 상면과 측면과 하면에 걸쳐서 형성되는 전극을 갖는 칩 콘덴서인 것을 특징으로 하는 배선판.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 이웃하는 전자 디바이스의 적어도 일방이, 인덕터인 것을 특징으로 하는 배선판.
  11. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판과 상기 전자 디바이스 사이, 및 상기 전자 디바이스끼리의 사이에는 각각, 상기 절연층을 구성하는 수지가 충전되는 것을 특징으로 하는 배선판.
  12. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 전자 디바이스의 직상에, 외부 접속 단자를 갖는 것을 특징으로 하는 배선판.
  13. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 절연층에 형성된 구멍 내에 도체가 형성되어 이루어지는 비아 도체를 갖고,
    상기 도체층과 상기 전자 디바이스의 전극은, 상기 비아 도체를 개재하여, 서로 전기적으로 접속되는 것을 특징으로 하는 배선판.
  14. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판은, 금속판을 내장하는 절연 기판인 것을 특징으로 하는 배선판.
  15. 기판을 준비하는 것과,
    상기 기판에, 벽면에 돌기를 갖는 개구부를 형성하는 것과,
    적어도 1 개 지점에서, 이웃하는 전자 디바이스 사이에 상기 돌기의 선단이 들어가도록, 복수의 전자 디바이스를 1 개의 상기 개구부에 배치하는 것과,
    상기 기판 상 및 상기 전자 디바이스 상에 절연층을 형성하는 것과,
    상기 절연층 상에 도체층을 형성하는 것을 포함하는, 배선판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 기판을 절단함으로써, 상기 돌기를 형성하는 것을 특징으로 하는 배선판의 제조 방법.
  17. 제 16 항에 있어서,
    레이저에 의해 상기 기판을 절단하는 것을 특징으로 하는 배선판의 제조 방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    선단끼리 마주보도록, 상기 돌기의 쌍을 형성하는 것을 특징으로 하는 배선판의 제조 방법.
  19. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 기판과 상기 전자 디바이스 사이, 및 상기 전자 디바이스끼리의 사이에 각각, 상기 절연층을 구성하는 수지를 충전하는 것을 포함하는 것을 특징으로 하는 배선판의 제조 방법.
  20. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 절연층에 구멍을 형성하는 것과,
    상기 구멍 내에 도체가 형성되어 이루어지는 비아 도체를 형성하는 것과,
    상기 도체층과 상기 전자 디바이스의 전극을, 상기 비아 도체를 개재하여, 서로 전기적으로 접속하는 것을 포함하는 것을 특징으로 하는 배선판의 제조 방법.
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