KR20210076585A - 전자부품 내장기판 - Google Patents

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KR20210076585A
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disposed
layer
cavity
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이영관
김경준
김용훈
이승은
김학춘
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Abstract

본 개시는 제1면 및 상기 제1면의 반대 면인 제2면 각각에 제1캐비티 및 제2캐비티를 갖는 코어층; 상기 제1캐비티에 배치된 전자부품; 상기 전자부품의 적어도 일부를 덮는 제1절연재; 상기 제1절연재 상에 배치되며, 상기 전자부품과 연결된 제1배선층; 상기 제2캐비티에 배치된 내장블럭; 및 상기 내장블럭의 적어도 일부를 덮는 제2절연재; 를 포함하는, 전자부품 내장기판에 관한 것이다.

Description

전자부품 내장기판{ELECTRONIC COMPONENT EMBEDDED SUBSTRATE}
본 개시는 전자부품 내장기판에 관한 것이다.
최근 전자기기는 고성능화 및 고기능화가 요구될 뿐만 아니라 전자기기 크기의 소형화 및 박형화가 함께 요구된다. 이에 따라, 인쇄회로기판에 실장 되어야 하는 전자부품의 수는 증가하고 있으나, 인쇄회로기판의 표면에 실장 가능한 전자부품의 수는 제한된다. 전자기기의 소형화 및 박형화에 따라 인쇄회로기판의 크기 역시 감소시키는 것이 요구되기 때문이다. 따라서, 인쇄회로기판 내부에 수동부품 및 능동부품과 같은 전자부품을 내장하는 전자부품 내장기판에 대한 기술이 개발되고 있다.
본 개시의 여러 목적 중 하나는 방열 특성이 향상된 전자부품 내장기판을 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 워피지(Warpage)가 개선된 전자부품 내장기판을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는, 제1면 및 상기 제1면의 반대 면인 제2면 각각에 제1캐비티 및 제2캐비티를 갖는 코어층; 상기 제1캐비티에 배치된 전자부품; 상기 전자부품의 적어도 일부를 덮는 제1절연재; 상기 제1절연재 상에 배치되며, 상기 전자부품과 연결된 제1배선층; 상기 제2캐비티에 배치된 내장블럭; 및 상기 내장블럭의 적어도 일부를 덮는 제2절연재; 를 포함하는 전자부품 내장기판을 제공하는 것이다.
본 개시의 여러 효과 중 일 효과로서, 방열 특성이 향상된 전자부품 내장기판을 제공할 수 있다.
본 개시의 여러 효과 중 다른 효과로서, 워피지(Warpage)가 개선된 전자부품 내장기판을 제공할 수 있다.
도 1은 일례에 따른 전자기기 시스템의 블록도의 예를 개략적으로 나타낸 것이다.
도 2는 일례에 따른 전자기기의 사시도를 개략적으로 나타낸 것이다.
도 3은 일례에 따른 전자부품 내장기판(100A)의 단면도를 개략적으로 나타낸 것이다.
도 4는 일례에 따른 전자부품 내장기판(100A)의 제조 공정을 개략적으로 나타낸 것이다.
도 5는 다른 일례에 따른 전자부품 내장기판(100B)의 단면도를 개략적으로 나타낸 것이다.
도 6은 일례에 따른 전자부품 내장기판(100A)에 반도체 패키지가 실장된 경우의 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 일례에 따른 전자기기 시스템의 블록도의 예를 개략적으로 나타낸 것이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 일례에 따른 전자기기의 사시도를 개략적으로 나타낸 것이다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 메인보드(1110)가 수용되어 있으며, 이러한 메인보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 반도체 패키지(1121)는 다층 전자부품 내장기판 형태의 패키지 기판 상에 반도체칩이나 수동부품과 같은 표면 실장 된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
전자부품 내장기판
도 3은 일례에 따른 전자부품 내장기판(100A)의 단면도를 개략적으로 나타낸 것이다.
도 3을 참조하면, 일례에 따른 전자부품 내장기판(100A)은 제1면(110-1) 및 제2면(110-2) 각각에 제1캐비티(110HA) 및 제2캐비티(110HB)를 갖는 코어층(110), 제1캐비티(110HA)에 배치된 전자부품(120), 전자부품(120)의 적어도 일부를 덮는 제1절연재(141A), 제1절연재(141A) 상에 배치된 제1배선층(142A), 제1절연재(141A)를 관통하며, 전자부품(120) 및 제1배선층(142A)을 연결하는 제1비아(143A), 제2캐비티(110HB)에 배치된 내장블럭(130), 내장블럭(130)의 적어도 일부를 덮는 제2절연재(141B), 제2절연재(141B) 상에 배치된 제2배선층(142B), 제2절연재(141B)를 관통하며, 내장블럭(130) 및 제2배선층(142B)을 연결하는 제2비아(143B), 제1절연재(141A)와 코어층(110)과 내장블럭(130)과 제2절연재(141B)를 관통하며 제1배선층(142A) 및 제2배선층(142B)을 서로 연결하는 관통비아(113), 제1절연재(141A) 상에 배치된 제1빌드업구조체(150), 제2절연재(141B) 상에 배치된 제2빌드업구조체(160), 제1빌드업구조체(150) 상에 배치된 제1패시베이션층(170), 및 제2빌드업구조체(160) 상에 배치된 제2패시베이션층(180)을 포함한다. 필요에 따라서는, 제1패시베이션층(170) 및 제2패시베이션층(180) 각각의 개구부에 배치된 전기연결금속(미도시)을 더 포함할 수 있다.
제1캐비티(110HA)는 코어층(110)의 제1면(110-1)에서 코어층(110) 두께 방향으로 코어층(110)의 일부를 관통한다. 이와 유사하게, 제2캐비티(110HB)는 코어층(110)의 제2면(110-2)에서 코어층(110) 두께 방향으로 코어층(110)의 일부를 관통한다. 여기서 두께 방향은 제1방향 및/또는 제2방향을 의미한다. 따라서, 두께 방향은 코어층(110)의 제1면(110-1) 및 제2면(110-2)을 이은 직선의 방향과 평행한 방향일 수 있다.
제1캐비티(110HA) 및 제2캐비티(110HB) 각각은 코어층(110) 두께의 1/2 미만을 관통할 수 있다. 예를 들면, 제1캐비티(110HA) 및 제2캐비티(110HB) 각각은 코어층(110) 두께의 약 1/3을 관통할 수 있다. 따라서, 단면도에서 제1캐비티(110HA) 및 제2캐비티(110HB)는 중첩되는 영역을 갖지 않을 수 있다.
이와 같이 제1캐비티(110HA)가 코어층(110)을 얕게 관통하는 경우, 전자부품 내장기판 상에 실장되는 반도체 패키지(미도시) 등과의 전기적 연결 경로 단축에 유리할 수 있다. 제2캐비티(110HB)의 두께는 제1캐비티(110HA)의 두께와 실질적으로 동일할 수 있다. 그러나 이에 한정되는 것은 아니며, 제2캐비티(110HB)의 두께는 제1캐비티(110HA)의 두께와 상이할 수도 있다.
한편, 본 명세서에서 실질적으로 동일하다 함은 오차 없이 완벽히 동일한 것만을 의미하는 것이 아니라, 통상의 기술자가 동일하다고 인정할 수 있는 정도의 오차 범위를 포함하는 의미이다.
도면에 도시된 바와 같이, 제1캐비티(110HA) 및 제2캐비티(110HB) 각각은 복수의 제1캐비티(110HA) 및 복수의 제2캐비티(110HB)일 수 있다. 도면에는 2개의 제1캐비티(110HA) 및 3개의 제2캐비티(110HB)가 형성된 것으로 도시하였으나, 이에 한정되는 것은 아니며 제1캐비티(110HA) 및 제2캐비티(110HB) 각각의 수는 설계에 따라 변경이 가능하다.
전자부품(120) 및 내장블럭(130) 각각 역시 복수 개일 수 있다. 이 때, 복수의 제1캐비티(110HA) 각각에는 하나 이상의 전자부품(120)이 배치될 수 있다. 또한, 복수의 제2캐비티(110HB) 각각에는 하나 이상의 내장블럭(130)이 배치될 수 있다. 복수의 제1캐비티(110HA) 각각에 배치된 전자부품(120)의 수는 복수의 제2캐비티(110HB) 각각에 배치된 내장블럭(130)의 수보다 많을 수 있다.
전자부품(120)이 복수의 전자부품(120)인 경우, 제1캐비티(110HA)에는 하나 이상의 전자부품(120)이 배치될 수 있다. 또한, 제1캐비티(110HA)가 복수의 제1캐비티(110HA)인 경우, 복수의 제1캐비티(110HA) 각각에는 하나 이상의 전자부품(120)이 배치될 수 있다.
내장블럭(130)이 복수의 내장블럭(130)인 경우, 제2캐비티(110HB)에는 하나 이상의 내장블럭(130)이 배치될 수 있다. 또한, 제2캐비티(110HB)가 복수의 제2캐비티(110HB)인 경우, 복수의 제2캐비티(110HB) 각각에는 하나 이상의 내장블럭(130)이 배치될 수 있다.
전자부품(120) 및 내장블럭(130)은 평면 상에서 서로 어긋나도록 배치된다. 따라서, 전자부품(120)의 중심 및 내장블럭(130)의 중심을 이은 직선은 코어층의 제1면 및 제2면을 이은 직선과 교차한다.
제1캐비티(110HA) 및 제2캐비티(110HB) 역시 평면 상에서 어긋나도록 형성될 수 있다. 다만, 제1캐비티(110HA) 및 제2캐비티(110HB) 각각의 일부는 평면 상에서 일부 중첩되도록 형성될 수 있다.
전술한 바와 같이, 제1캐비티(110HA) 및 제2캐비티(110HB) 각각은 복수의 제1캐비티(110HA) 및 복수의 제2캐비티(110HB)일 수 있다. 이 때, 단면도에서 복수의 제1캐비티(110HA) 각각 및 제2캐비티(110HB) 각각은 제3방향 또는 제4방향을 따라 교대로 제1면(110-1) 및 제2면(110-2)에 형성될 수 있다. 따라서, 단면도에서 복수의 제1캐비티(110HA) 각각 및 제2캐비티(110HB) 각각의 중심을 제3방향 또는 제4방향을 따라 순서대로 이은 선은 V자 형상, W자 형상, 뒤집어진 V자 형상, 뒤집어진 W자 형상, 또는 지그재그 형상 등을 가질 수 있다.
이와 유사하게, 단면도에서 복수의 제1캐비티(110HA) 각각에 배치된 전자부품(120) 및 제2캐비티(110HB) 각각에 배치된 내장블럭(130) 역시 제3방향 또는 제4방향을 따라 교대로 제1면(110-1) 및 제2면(110-2)에 형성될 수 있다. 따라서, 단면도에서 복수의 제1캐비티(110HA) 각각에 배치된 전자부품(120)의 중심 및 복수의 제2캐비티(110HB) 각각에 배치된 내장블럭(130)의 중심을 제3방향 또는 제4방향을 따라 순서대로 이은 선 역시 V자 형상, W자 형상, 뒤집어진 V자 형상, 뒤집어진 W자 형상, 또는 지그재그 형상 등을 가질 수 있다.
최근, 전자부품 내장기판의 경우, 전자부품 내장기판 상에 실장되는 반도체 패키지(미도시) 등과의 전기적 연결 경로 단축을 위하여, 전자부품 내장기판의 일측에 치우쳐 전자부품을 내장하는 경우가 있다. 이 때, 전자부품이 전자부품 내장기판의 일측에 치우쳐 배치되기 때문에 기판 전체의 비대칭 구조로 인해 구조적 안정성이 떨어진다. 전자부품 내장기판의 휨, 즉 워피지(Warpage)가 발생할 수 있기 때문이다.
일례에 따른 전자부품 내장기판(100A)의 경우도 전자부품(120)은 코어층(110)의 제1면(110-1)에 치우쳐서 배치된다. 그러나, 코어층(110)의 제1면(110-1)과 반대 면인 제2면(110-2)에 내장블럭(130)이 배치되어, 비대칭 구조를 개선할 수 있다. 따라서, 전자부품 내장기판(100A)의 워피지(Warpage)를 개선할 수 있다. 내장블럭(130)은 전자부품 내장기판(100A)의 워피지(Warpage)를 개선할 수 있도록, 전자부품(120) 및 내장블럭(130) 각각의 열팽창계수, 부피, 무게 등 워피지(Warpage)에 영향을 주는 요소들을 고려하여 배치될 수 있다.
관통비아(113)는 코어층(110)을 관통하여 내장블럭(130)을 더 관통한다. 따라서, 관통비아(113)는 내장블럭(130)과 적어도 일부가 접할 수 있다.
한편, 후술하는 바와 같이 내장블럭(130)은 열전도성 물질을 포함할 수 있다. 이 경우, 전자부품 내장기판(100A) 상에 실장되는 반도체 패키지(미도시)에서 발생한 열은 관통비아(113)를 통해 배출될 수 있을 뿐만 아니라, 관통비아(113)와 연결된 내장블럭(130)을 통해서도 배출될 수 있다. 이를 통해, 전자부품 내장기판(100A)의 방열 특성을 향상시킬 수 있다.
이 때, 코어층(110)의 제2면(110-2) 상에서, 제2비아(143B)는 관통비아(113) 주위에 배치될 수 있다. 따라서, 관통비아(113) 및 내장블럭(130)을 통해 전달된 열은 제2비아(143B)를 통해서도 배출될 수 있다.
이하, 일례에 따른 전자부품 내장기판(100A)의 각 구성에 대하여 보다 자세히 설명한다.
코어층(110)는 기판의 강성을 도모하여 기판의 휨을 억제하는 등의 역할을 수행할 수 있다. 코어층(110)의 형성 재료는 특별히 한정되지는 않으며, 절연성을 갖는 물질이라면 어느 것이든 사용 가능하다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제1캐비티(110HA) 및 제2캐비티(110HB) 각각에는 전자부품(120) 및 내장블럭(130)이 배치된다. 제1캐비티(110HA) 및 제2캐비티(110HB) 각각의 두께는 서로 동일할 수도, 상이할 수도 있다.
관통비아(113)는 코어층(110) 및 내장블럭(130)을 관통하며, 제1배선층(142A) 및 제2배선층(142B)을 서로 연결할 수 있다. 관통비아(113)는 또한, 도면에 도시된 바와 같이 제1절연재(141A) 및 제2절연재(141B)를 더 관통할 수 있다.
관통비아(113)의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 관통비아(113)는 비아홀이 도전성 물질로 완전히 충전되어 형성된 것일 수 있으며, 또는 도전성 물질이 비아홀의 벽을 따라 형성된 것일 수도 있다. 관통비아(113)가 도전성 물질이 비아홀의 벽을 따라 형성된 것인 경우, 도면에 도시된 바와 같이 비아홀 내부는 절연성 물질로 채워진 것일 수 있다. 또한, 관통비아(113)의 형상은 테이퍼 형상, 원통 형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
전자부품(120)은 커패시터(Capacitor) 또는 인덕터(Inductor)등의 수동부품일 수 있으며, 바디(120B) 및 전극(120P)을 포함하는 칩 타입의 수동부품일 수 있다. 예를 들면, 적층 세라믹 콘덴서(MLCC: Multilayer Ceramic Chip Capacitor) 일 수 있다. 그러나, 이에 한정되는 것은 아니며, 전자부품(120)은 집적회로(IC: Integrated Circuit) 또는 반도체 칩 등의 능동부품일 수도 있다. 전자부품(120)은 전술한 바와 같이 복수의 전자부품(120)일 수 있으며, 이 경우, 복수의 전자부품(120) 각각은 서로 동일할 수도, 상이할 수도 있다. 예를 들면, 복수의 전자부품(120) 중 일부는 커패시터(Capacitor)이고, 복수의 전자부품(120) 중 일부는 인덕터(Inductor)일 수 있다.
내장블럭(130)은 기판의 전자부품(120)이 배치된 측의 반대측에 배치되어, 기판의 워피지(Warpage)를 개선하는 역할을 수행할 수 있다. 이 때, 내장블럭(130)의 형성 재료는 특별히 제한되지 않는다.
내장블럭(130)은 덩어리(Lump) 형태일 수 있으며, 내장블럭(130)의 형상은 특별히 제한되지 않는다. 예를 들면, 직육면체, 정육면체, 삼각기둥, 오각기둥, 육각기둥 등의 형상일 수 있다.
내장블럭(130)의 재료는 열을 전달할 수 있는 열전도성 물질을 포함할 수 있다. 예를 들면, 내 구리(Cu), 그래핀(Graphene), 알루미늄(Al), 은(Ag), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 예를 들면, 내장블럭(130)은 구리블럭일 수 있다. 이와 같이, 내장블럭(130)이 열전도성 물질을 포함하는 경우, 전자부품 내장기판(100A)으로 전달된 열 및 전자부품 내장기판(100A)에서 발생한 열의 방출 경로 등의 역할을 수행할 수 있다.
그러나 이에 한정되는 것은 아니며, 내장블럭(130)의 재료로 절연성 물질을 사용할 수도 있다. 예를 들면, 에폭시 수지와 같은 열경화성 수지 또는 열경화성 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지 등을 사용할 수 있다.
제1절연재(141A)는 전자부품(120)의 적어도 일부를 덮어 물리적, 화학적으로 보호하는 등의 역할을 수행할 수 있다. 예를 들면, 제1절연재(141A)는 전자부품(120)의 측면 및 전자부품(120)의 제1빌드업구조체(150)와 마주보는 면 각각의 적어도 일부를 덮으며, 제1캐비티(110HA)의 적어도 일부를 채울 수 있다. 제1캐비티(110HA)에 배치된 전자부품(120)이 복수개인 경우, 복수의 전자부품(120) 각각의 사이를 채울 수 있다. 또한, 코어층(100)의 제1면(110-1)의 적어도 일부를 덮을 수 있다.
제1절연재(141A)의 형성 재료는 특별히 한정되지는 않으며, 절연성을 갖는 물질이라면 어느 것이든 사용 가능하다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제1배선층(142A)은 전자부품(120) 및/ 또는 관통비아(113)와 연결된다. 제1배선층(142A)의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 제1배선층(142A)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함한다.
제1비아(143A)는 전자부품(120) 및 제1배선층(142A)을 연결한다. 제1비아(143A)의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 제1비아(143A)는 도전성 물질로 완전히 충전된 것일 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 제1비아(143A)의 형상은 테이퍼 형상, 원통 형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제2절연재(141B)는 내장블럭(130)의 적어도 일부를 덮어 물리적, 화학적으로 보호하는 등의 역할을 수행할 수 있다. 예를 들면, 제2절연재(141B)는 내장블럭(130)의 측면 및 내장블럭(130)의 제2빌드업구조체(160)와 마주보는 면 각각의 적어도 일부를 덮으며, 제2캐비티(110HB)의 적어도 일부를 채울 수 있다. 또한, 코어층(100)의 제2면(110-3)의 적어도 일부를 덮을 수 있다.
제2절연재(141B)의 형성 재료는 특별히 한정되지는 않으며, 절연성을 갖는 물질이라면 어느 것이든 사용 가능하다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제2배선층(142B)은 내장블럭(130) 및/ 또는 관통비아(113)와 연결된다. 제2배선층(142B)의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 제2배선층(142B)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함한다.
제2비아(143B)는 내장블럭(130) 및 제2배선층(142B)을 연결한다. 제2비아(143B)의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 제2비아(143B)는 도전성 물질로 완전히 충전된 것일 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 제2비아(143B)의 형상은 테이퍼 형상, 원통 형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제1빌드업구조체(150)는 제1절연재(141A) 상에 배치되며 제1배선층(141A)을 덮는 제1절연층(151A), 제1절연층(151A) 상에 배치된 제1배선층(152A), 제1절연층(151A)을 관통하며 제1배선층(141A) 및 제1배선층(152A)을 연결하는 제1비아(153A), 제1절연층(151A) 상에 배치되며 제1배선층(152A)을 덮는 제2절연층(151B), 덮는 제2절연층(151B) 상에 배치된 제2배선층(152B), 및 제2절연층(151B)을 관통하며 제1배선층(152A) 및 제2배선층(152B)을 연결하는 제2비아(153B)를 포함한다.
그러나 제1빌드업구조체(150)의 구조는 이에 한정되는 것은 아니며, 통상의 기술자가 설계 가능한 범위 내에서 얼마든지 변경 가능하다. 예를 들면, 제1빌드업구조체(150)에 포함된 절연층, 배선층, 및/또는 비아의 수는 도면에 도시된 것보다 많을 수도 적을 수도 있다.
제1절연층 및 제2절연층(151A, 151B) 각각의 형성 재료는 특별히 한정되지는 않으며, 절연성을 갖는 물질이라면 어느 것이든 사용 가능하다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제1절연층 및 제2절연층(151A, 151B) 간의 경계는 제1절연층 및 제2절연층(151A, 151B) 각각의 재료 및 공정 등에 따라 서로 구분되지 않을 수 있다. 즉, 적층 공정 중에 제1절연층 및 제2절연층(151A, 151B)이 서로 일체화되거나 경계면이 불분명해져 완성된 전자부품 내장기판 구조에서 육안으로 그 경계면을 확인하기 어려울 수 있다.
뿐만 아니라, 제1절연층(151A) 및 이와 접하는 제1절연재(141A) 간의 경계 역시 제1절연층(151A) 및 제1절연재(141A) 각각의 재료 및 공정 등에 따라 서로 구분되지 않을 수 있다. 즉, 적층 공정 중에 제1절연층(151A) 및 제1절연재(141A) 가 서로 일체화되거나 경계면이 불분명해져 완성된 전자부품 내장기판 구조에서 육안으로 그 경계면을 확인하기 어려울 수 있다.
제1배선층(152A) 및 제2배선층(152B) 각각의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 제1배선층(152A) 및 제2배선층(152B) 각각은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함한다.
제1비아(153A) 및 제2비아(153B) 각각의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다 제1비아(153A) 및 제2비아(153B) 각각은 도전성 물질로 완전히 충전된 것일 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 비아가 도전성 물질이 비아홀의 벽을 따라 형성된 것인 경우, 비아홀 내부는 절연성 물질로 채워진 것일 수 있다. 또한, 제1비아(153A) 및 제2비아(153B) 각각의 형상은 테이퍼 형상, 원통 형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제2빌드업구조체(160)는 제2절연재(141B) 상에 배치되며 제2배선층(141B)을 덮는 제1절연층(161A), 제1절연층(161A) 상에 배치된 제1배선층(162A), 제1절연층(161A)을 관통하며 제1배선층(141A) 및 제1배선층(162A)을 연결하는 제1비아(163A), 제1절연층(161A) 상에 배치되며 제1배선층(162A)을 덮는 제2절연층(161B), 덮는 제2절연층(161B) 상에 배치된 제2배선층(162B), 및 제2절연층(161B)을 관통하며 제1배선층(162A) 및 제2배선층(162B)을 연결하는 제2비아(163B)를 포함한다.
그러나 제2빌드업구조체(160)의 구조는 이에 한정되는 것은 아니며, 통상의 기술자가 설계 가능한 범위 내에서 얼마든지 변경 가능하다. 예를 들면, 제2빌드업구조체(160)에 포함된 절연층, 배선층, 및/또는 비아의 수는 도면에 도시된 것보다 많을 수도 적을 수도 있다.
제1절연층 및 제2절연층(161A, 161B) 각각의 형성 재료는 특별히 한정되지는 않으며, 절연성을 갖는 물질이라면 어느 것이든 사용 가능하다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제1절연층 및 제2절연층(161A, 161B) 간의 경계는 제1절연층 및 제2절연층(161A, 161B) 각각의 재료 및 공정 등에 따라 서로 구분되지 않을 수 있다. 즉, 적층 공정 중에 제1절연층 및 제2절연층(161A, 161B)이 서로 일체화되거나 경계면이 불분명해져 완성된 전자부품 내장기판 구조에서 육안으로 그 경계면을 확인하기 어려울 수 있다.
뿐만 아니라, 제1절연층(161A) 및 이와 접하는 제2절연재(141B) 간의 경계 역시 제1절연층(161A) 및 제2절연재(141B) 각각의 재료 및 공정 등에 따라 서로 구분되지 않을 수 있다. 즉, 적층 공정 중에 제1절연층(161A) 및 제2절연재(141B) 가 서로 일체화되거나 경계면이 불분명해져 완성된 전자부품 내장기판 구조에서 육안으로 그 경계면을 확인하기 어려울 수 있다.
제1배선층(162A) 및 제2배선층(162B) 각각의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다. 제1배선층(162A) 및 제2배선층(162B) 각각은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면 데이터 신호 등을 포함한다. 또한, 비아 패드 등을 포함한다.
제1비아(163A) 및 제2비아(163B) 각각의 형성 재료는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질이 사용될 수 있다 제1비아(163A) 및 제2비아(163B) 각각은 도전성 물질로 완전히 충전된 것일 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 비아가 도전성 물질이 비아홀의 벽을 따라 형성된 것인 경우, 비아홀 내부는 절연성 물질로 채워진 것일 수 있다. 또한, 제1비아(163A) 및 제2비아(163B) 각각의 형상은 테이퍼 형상, 원통 형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
제1 패시베이션층(170) 및 제2패시베이션층(180)은 일례에 따른 전자부품 내장기판(100A)의 내부 구성을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 패시베이션층(170) 및 제2패시베이션층(180) 각각은 열경화성 수지 및 무기필러를 포함할 수 있다. 예컨대, 제1 패시베이션층(170) 및 제2패시베이션층(180) 각각은 ABF일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 패시베이션층(170) 및 제2패시베이션층(180) 각각은 공지의 감광성 절연층, 예컨대 SR(Solder Resist)층일 수 있다.
제1 패시베이션층(170) 및 제2패시베이션층(180)은 서로 동일한 종류의 재료를 포함할 수 있으며, 서로 실질적으로 동일한 두께를 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 서로 다른 종류의 재료를 포함할 수 있으며, 서로 다른 두께를 가질 수도 있다.
제1패시베이션층(170)은 제1빌드업구조체(150)의 배선층(152B)의 적어도 일부를 노출시키는 하나 이상의 개구부(부호 미도시)를 가질 수 있다. 또한, 제2패시베이션층(180)은 제2빌드업구조체(160)의 배선층(162B)의 적어도 일부를 노출시키는 하나 이상의 개구부(부호 미도시)를 가질 수 있다. 이 때, 노출된 배선층(152B, 162B) 각각의 표면에는 표면 처리층이 형성될 수 있다. 표면 처리층은, 예를 들어, 금도금, 주석도금, 은도금, 니켈도금 등에 의해 형성될 수 있다. 필요에 따라서는, 제1 패시베이션층 및 제2패시베이션층(170, 180) 각각의 개구부는 복수의 비아홀로 구성될 수도 있다.
도 4는 일례에 따른 전자부품 내장기판(100A)의 제조 공정을 개략적으로 나타낸 것이다.
도 4(a)를 참조하면, 먼저 코어층(110)의 제1면(110-1) 및 제2면(110-2) 각각에 제1캐비티(110HA) 및 제2캐비티(110HB)를 형성하고, 제1캐비티(110HA) 및 제2캐비티(110HB) 각각에 전자부품(120) 및 내장블럭(130)을 배치한다.
이 때, 전자부품(120) 및 내장블럭(130) 각각은 전자부품(120) 및 내장블럭(130) 각각의 고정을 위해 코어층(110) 상에 접착부재(미도시)를 통해 부착하는 방식으로 배치할 수 있다.
제1캐비티(110HA)에 배치된 전자부품(120)이 복수의 전자부품(120)인 경우, 복수의 전자부품(120) 각각은 제1캐비티(110HA) 내에 소정거리 이격되어 배치될 수 있다.
제1캐비티(110HA) 및 제2캐비티(110HB) 각각은 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법, 기계적 드릴 및/또는 레이저 드릴 등으로 형성할 수 있다. 기계적 드릴 및/또는 레이저 드릴을 사용하여 형성한 경우에는, 과망간산염법 등의 디스미어 처리를 수행해서 제1캐비티(110HA) 및 제2캐비티(110HB) 각각 내의 수지 스미어를 제거한다.
다음으로, 도 4(b)를 참조하면, 제1절연재(141A) 및 제2절연재(142B)를 각각 형성한다.
제1절연재(141A)는 전자부품(120)의 측면, 전자부품(120)의 제3방향으로의 최외측 면, 및 코어층(100)의 제1면(110-1) 각각의 적어도 일부를 덮으며, 제1캐비티(110HA)의 적어도 일부를 채우도록 형성된다. 제1캐비티(110HA)에 배치된 전자부품(120)이 복수개인 경우, 복수의 전자부품(120) 각각의 사이를 채우도록 형성될 수 있다.
제2절연재(142B)는 내장블럭(130)의 측면, 내장블럭(130)의 제4방향으로의 최외측 면, 및 코어층(100)의 제2면(110-2) 각각의 적어도 일부를 덮으며, 제2캐비티(110HB)의 적어도 일부를 채우도록 형성된다.
제1절연재(141A) 및 제2절연재(142B) 각각은 공지의 방법으로 형성될 수 있으며, 예를 들면, 제1절연재(141A) 및 제2절연재(142B) 각각의 전구체를 공지의 라미네이션 방법으로 라미네이션한 후 경화하는 방법, 또는 공지의 도포 방법으로 전구체 물질을 도포한 후 경화하는 방법 등으로 형성할 수 있다.
다음으로, 도 4(c)를 참조하면, 제1절연재(141A) 및 제2절연재(142B) 각각을 관통하는 제1비아(143A) 및 제2비아(143B)를 형성한다. 또한, 제1절연재(141A), 코어층(110), 내장블럭(130) 및 제2절연재(142B)를 관통하는 관통비아(113)를 형성한다. 또한, 제1절연재(141A) 및 제2절연재(142B) 각각 상에 제1배선층(142A) 및 제2배선층(142B)을 형성한다.
이들 각각의 구성은 공지의 방법에 의해 형성 가능하다. 예를 들면, 포토리소그래피법, 기계적 드릴, 및/또는 레이저 드릴 등을 이용하여 관통비아홀 또는 비아홀을 형성한 후 드라이 필름 등으로 패터닝하고, 도금 공정 등으로 비아 홀 및 패터닝된 공간을 채우는 방법으로 형성할 수 있다.
다음으로, 도 4(d)를 참조하면, 제1절연재(141A) 및 제2절연재(142B) 각각 상에 제1빌드업구조체(150) 및 제2빌드업구조체(160)를 각각 형성한다. 상기 공정에 사용되는 방법은 도 4(b) 내지 도 4(c)에서 설명한 것과 동일하다.
또한, 필요에 따라 제1빌드업구조체(150) 및 제2빌드업구조체(160) 각각 상에 제1패시베이션층(170) 및 제2패시베이션층(180)을 각각 형성한다. 제1패시베이션층(170) 및 제2패시베이션층(180) 각각 역시 공지의 방법으로 형성될 수 있으며, 예를 들면 제1패시베이션층(170) 및 제2패시베이션층(180) 각각의 전구체를 라미네이션 한 후 경화시키는 방법, 제1패시베이션층(170) 및 제2패시베이션층(180) 각각의 형성 물질을 도포한 후 경화시키는 방법 등을 통하여 형성할 수 있다.
다만, 일례에 따른 전자부품 내장기판(100A)의 제조 공정은 전술한 공정에 한정되는 것은 아니며 통상의 기술자가 변경하여 실시 가능하다. 예를 들어, 각 구성의 제조 순서를 변경, 삭제, 및 / 또는 추가하여 실시할 수 있다.
도 5는 다른 일례에 따른 전자부품 내장기판(100B)의 단면도를 개략적으로 나타낸 것이다.
다른 일례에 따른 전자부품 내장기판(100B)은 일례에 따른 전자부품 내장기판(100A)에 있어, 코어층(110)이 코어층(110)의 두께방향으로 적층된 복수의 절연층(111A, 111B, 111C) 및 복수의 수지층(112A, 112B)을 포함한다. 이 때, 복수의 절연층(111A, 111B, 111C) 각각의 두께는 복수의 수지층(112A, 112B) 각각의 두께보다 두꺼울 수 있다.
보다 구체적으로, 코어층(110)은 제1방향에서 제2방향으로 제1절연층(111A), 제1수지층(112A), 제2절연층(111B), 제2수지층(112B) 및 제3절연층(111C)이 적층된 것일 수 있다. 따라서, 제1수지층(112A)은 제1절연층(111A) 및 제2절연층(111B) 사이에 배치되고, 제2수지층(112B)은 제2절연층(111B) 및 제3절연층(111C) 사이에 배치될 수 있다.
복수의 절연층(111A, 111B, 111C) 중 제3방향으로 최외측에 배치된 절연층(111A)은 제1캐비티(110HA)를 갖는다. 복수의 절연층(111A, 111B, 111C) 중 제4방향으로 최외측에 배치된 절연층(111C)은 제2캐비티(110HB)를 갖는다. 제3방향을 상측, 제4방향을 하측이라 하는 경우, 제1캐비티(110HA)는 복수의 절연층(111A, 111B, 111C) 중 최상측에 배치된 절연층(111A)이 가질 수 있다. 또한, 제2캐비티(110HB)는 복수의 절연층(111A, 111B, 111C) 중 최하측에 배치된 절연층(111C)이 가질 수 있다.
그러나 코어층(110)의 구조는 이에 한정되는 것은 아니며, 통상의 기술자가 설계 가능한 범위 내에서 얼마든지 변경 가능하다. 예를 들면, 코어층(110)에 포함된 절연층 및/또는 수지층의 수는 도면에 도시된 것보다 많을 수도 적을 수도 있다.
제1절연층(111A), 제2절연층(111B), 및 제3절연층(111C) 각각의 형성 재료는 특별히 한정되지는 않으며, 절연성을 갖는 물질이라면 어느 것이든 사용 가능하다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
제1수지층(112A) 및 제2수지층(112B) 각각은 가압 가열 프레스 공정을 통해 제1절연층(111A) 및 제2절연층(111B), 제2절연층(111B) 및 제3절연층(111C)을 접착시킬 수 있다. 프레스 공정 시, 제1수지층(112A) 및 제2수지층(112B)은 반경화 상태일 수 있다.
제1수지층(112A) 및 제2수지층(112B) 각각의 형성 재료는 특별히 한정되지는 않으며, 절연성을 갖는 물질이라면 어느 것이든 사용 가능하다. 예를 들면, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기 필러 및/또는 유리 섬유(Glass Cloth, Glass Fabric) 등의 보강재가 더 포함된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
그 외에 다른 내용은 일례에 따른 전자부품 내장기판(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 6은 일례에 따른 전자부품 내장기판(100A)에 반도체 패키지가 실장된 경우의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 본 개시에 따른 상술한 전자부품 내장기판(100A)을 이용하는 경우, 반도체 패키지(200)가 상술한 전자부품 내장기판(100A) 상에 전기연결금속(210)을 통해 실장되며, 이때 내장된 전자부품(120)은 매우 짧은 전기적 경로로 반도체 패키지(200)에 포함된 반도체칩(미도시)과 전기적으로 연결될 수 있다.
반도체 패키지(200)는 반도체칩(미도시)이 별도의 인터포저(Interposer) 기판 상에 실장되어 패키징된 형태일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지(200)에 포함된 반도체칩(미도시)은 ASIC(Application Specific Integrated Circuit) 및/또는 HBM(High Bandwidth Memory)일 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(210)은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
또한, 전기연결금속(210)은 언더필(Under-fill) 레진(resin)으로 고정될 수 있으나, 이에 한정되는 것은 아니다.
한편, 전자부품 내장기판(100A)은 메인 보드(Main Board, 미도시) 상에 별도의 전기연결금속(미도시)을 통해 실장될 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 제1면 및 상기 제1면의 반대 면인 제2면 각각에 제1캐비티 및 제2캐비티를 갖는 코어층;
    상기 제1캐비티에 배치된 전자부품;
    상기 전자부품의 적어도 일부를 덮는 제1절연재;
    상기 제1절연재 상에 배치되며, 상기 전자부품과 연결된 제1배선층;
    상기 제2캐비티에 배치된 내장블럭; 및
    상기 내장블럭의 적어도 일부를 덮는 제2절연재; 를 포함하는,
    전자부품 내장기판.
  2. 제1항에 있어서,
    상기 제1캐비티는 상기 코어층의 제1면에서 상기 코어층의 두께 방향으로 상기 코어층의 일부를 관통하고,
    상기 제2캐비티는 상기 코어층의 제2면에서 상기 코어층의 두께 방향으로 상기 코어층의 일부를 관통하는,
    전자부품 내장기판.
  3. 제1항에 있어서,
    평면 상에서, 상기 전자부품 및 상기 내장블럭은 서로 어긋나게 배치되는,
    전자부품 내장기판.
  4. 제1항에 있어서,
    상기 코어층은 상기 제1캐비티 및 제2캐비티를 각각 복수 개로 가지며,
    상기 제1캐비티 각각에는 상기 전자부품이 복수 개로 배치되며,
    상기 제2캐비티 각각에는 상기 내장블럭이 하나 이상 배치된,
    전자부품 내장기판.
  5. 제4항에 있어서,
    상기 제1캐비티 각각에 배치된 상기 전자부품의 수는 상기 제2캐비티 각각에 배치된 상기 내장블럭의 수보다 많은,
    전자부품 내장기판.
  6. 제1항에 있어서,
    상기 제2절연재 상에 배치된 제2배선층; 및
    상기 코어층 및 상기 내장블럭을 관통하며, 상기 제1배선층 및 상기 제2배선층을 서로 연결하는 관통비아; 를 더 포함하는,
    전자부품 내장기판.
  7. 제6항에 있어서,
    상기 제2절연재를 관통하며, 상기 내장블럭 및 상기 제2배선층을 서로 연결하는 비아; 를 더 포함하는,
    전자부품 내장기판.
  8. 제7항에 있어서,
    상기 제1절연재 상에 배치되며, 상기 제1배선층과 연결된 제3배선층을 포함하는 제1빌드업구조체; 및
    상기 제2절연재 상에 배치되며, 상기 제2배선층과 연결된 제4배선층을 포함하는 제2빌드업구조체; 를 더 포함하는,
    전자부품 내장기판.
  9. 제1항에 있어서,
    상기 내장블럭은 열전도성 물질를 포함하는,
    전자부품 내장기판.
  10. 제9항에 있어서,
    상기 내장블럭은 구리블럭인,
    전자부품 내장기판.
  11. 제1항에 있어서,
    상기 코어층은 상기 코어층의 두께 방향으로 적층된 복수의 절연층을 포함하며,
    상기 복수의 절연층 중 최상측에 배치된 절연층은 상기 제1캐비티를 가지며,
    상기 복수의 절연층 중 최하측에 배치된 절연층은 상기 제2캐비티를 갖는,
    전자부품 내장기판.
  12. 제11항에 있어서,
    상기 코어층은, 상기 복수의 절연층 사이에 배치된 하나 이상의 수지층을 더 포함하는,
    전자부품 내장기판.
  13. 제12항에 있어서,
    상기 절연층의 두께는 상기 수지층의 두께보다 두꺼운,
    전자부품 내장기판.
  14. 제1항에 있어서,
    상기 전자부품은 전극을 갖는 칩 타입의 수동부품을 포함하는,
    전자부품 내장기판.
  15. 제1배선층을 포함하는 제1빌드업구조체;
    상기 제1빌드업구조체 상에 배치되며, 상기 제1배선층과 연결된 하나 이상의 전자부품;
    제2배선층을 포함하며, 상기 제1빌드업구조체 상에 배치된 제2빌드업구조체;
    상기 제2빌드업구조체 상에 배치된 하나 이상의 내장블럭; 및
    상기 전자부품 및 상기 내장블럭 사이에 배치된 절연층; 을 포함하는,
    전자부품 내장기판.
  16. 제15항에 있어서,
    상기 절연층 및 상기 전자부품 사이에 배치된 제1수지층; 및
    상기 절연층 및 상기 내장블럭 사이에 배치된 제2수지층; 을 더 포함하는,
    전자부품 내장기판.
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