JPH06216689A - ディレイライン - Google Patents
ディレイラインInfo
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- JPH06216689A JPH06216689A JP5024738A JP2473893A JPH06216689A JP H06216689 A JPH06216689 A JP H06216689A JP 5024738 A JP5024738 A JP 5024738A JP 2473893 A JP2473893 A JP 2473893A JP H06216689 A JPH06216689 A JP H06216689A
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- Japan
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- electrode
- delay line
- electrodes
- capacitor
- coil
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
- H03H7/32—Time-delay networks with lumped inductance and capacitance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Filters And Equalizers (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】
【目的】 各素子間の特性のばらつきが少なく、温度特
性のばらつきが少なく、かつ表面実装可能なディレイラ
インを得る。 【構成】 ２つの層１４，２２に、アース電極１６，２
４を形成する。これらの間の層１８に、コンデンサ電極
２０を形成する。４つの層２８，３２，３８，４４に、
それぞれコイル電極３０，３４，４０，４６を形成す
る。スルーホール３６，４２，４８を介して、コイル電
極３０，３４，４０，４６を接続する。アース電極１
６，２４を外部電極５２ｂ，５２ｃ，５２ｆ，５２ｇに
接続する。外部電極５２ｄを介して、コンデンサ電極２
０とコイル電極３４とを接続する。コイル電極３０を外
部電極５２ｈに接続し、コイル電極４６を外部電極５２
ａに接続する。コイル電極３０，３４，４０，４６でト
ランスを形成し、コンデンサ電極２０とアース電極１
６，２４とでコンデンサを形成する。
性のばらつきが少なく、かつ表面実装可能なディレイラ
インを得る。 【構成】 ２つの層１４，２２に、アース電極１６，２
４を形成する。これらの間の層１８に、コンデンサ電極
２０を形成する。４つの層２８，３２，３８，４４に、
それぞれコイル電極３０，３４，４０，４６を形成す
る。スルーホール３６，４２，４８を介して、コイル電
極３０，３４，４０，４６を接続する。アース電極１
６，２４を外部電極５２ｂ，５２ｃ，５２ｆ，５２ｇに
接続する。外部電極５２ｄを介して、コンデンサ電極２
０とコイル電極３４とを接続する。コイル電極３０を外
部電極５２ｈに接続し、コイル電極４６を外部電極５２
ａに接続する。コイル電極３０，３４，４０，４６でト
ランスを形成し、コンデンサ電極２０とアース電極１
６，２４とでコンデンサを形成する。
Description
【０００１】
【産業上の利用分野】この発明はディレイラインに関
し、特にたとえば、集中定数型のディレイラインに関す
る。
し、特にたとえば、集中定数型のディレイラインに関す
る。
【０００２】
【従来の技術】図１１はこの発明の背景となる従来のデ
ィレイラインの一例を示す図解図である。ディレイライ
ン１は、プリント基板２を含む。プリント基板２の一方
面上には、たとえばフェライトインダクタ３が取り付け
られる。さらに、プリント基板２の他方面上には、チッ
プコンデンサ４がはんだ付けされる。これらのフェライ
トインダクタ３とチップコンデンサ４とは、プリント基
板２に形成されたパターン電極で接続される。そして、
フェライトインダクタ３とチップコンデンサ４とで形成
される回路は、プリント基板２から延びる端子５に接続
される。
ィレイラインの一例を示す図解図である。ディレイライ
ン１は、プリント基板２を含む。プリント基板２の一方
面上には、たとえばフェライトインダクタ３が取り付け
られる。さらに、プリント基板２の他方面上には、チッ
プコンデンサ４がはんだ付けされる。これらのフェライ
トインダクタ３とチップコンデンサ４とは、プリント基
板２に形成されたパターン電極で接続される。そして、
フェライトインダクタ３とチップコンデンサ４とで形成
される回路は、プリント基板２から延びる端子５に接続
される。
【０００３】このディレイライン１では、図１２に示す
ように、フェライトインダクタ３で複数のインダクタン
スが形成され、チップコンデンサ４で複数のキャパシタ
ンスが形成される。これらのインダクタンスとキャパシ
タンスとで、ディレイラインが形成される。
ように、フェライトインダクタ３で複数のインダクタン
スが形成され、チップコンデンサ４で複数のキャパシタ
ンスが形成される。これらのインダクタンスとキャパシ
タンスとで、ディレイラインが形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなディレイラインに用いられるフェライトインダクタ
のインダクタンスには、約２０％のばらつきがあり、デ
ィレイラインのディレイタイムのばらつきの原因となっ
ている。また、フェライトインダクタやチップコンデン
サなどが露出しているため、雰囲気温度の変化によっ
て、インダクタンスやキャパシタンスが変動する。その
ため、ディレイラインの温度特性にも、ばらつきが生じ
る。さらに、このようなディレイラインは端子を有する
ため、最近の表面実装の要求に応えることができない。
うなディレイラインに用いられるフェライトインダクタ
のインダクタンスには、約２０％のばらつきがあり、デ
ィレイラインのディレイタイムのばらつきの原因となっ
ている。また、フェライトインダクタやチップコンデン
サなどが露出しているため、雰囲気温度の変化によっ
て、インダクタンスやキャパシタンスが変動する。その
ため、ディレイラインの温度特性にも、ばらつきが生じ
る。さらに、このようなディレイラインは端子を有する
ため、最近の表面実装の要求に応えることができない。
【０００５】それゆえに、この発明の主たる目的は、各
素子間の特性のばらつきが少なく、温度特性のばらつき
が少なく、かつ表面実装可能なディレイラインを提供す
ることである。
素子間の特性のばらつきが少なく、温度特性のばらつき
が少なく、かつ表面実装可能なディレイラインを提供す
ることである。
【０００６】
【課題を解決するための手段】この発明は、複数の層を
積層した積層体を含むディレイラインであって、積層体
内に電極を形成することによって、積層体内にトランス
とトランスに接続されるコンデンサとを形成した、ディ
レイラインである。トランスとコンデンサとは、積層体
の側面に形成された外部電極によって接続される。さら
に、積層体内にトランスに並列に接続される別のコンデ
ンサを形成してもよい。
積層した積層体を含むディレイラインであって、積層体
内に電極を形成することによって、積層体内にトランス
とトランスに接続されるコンデンサとを形成した、ディ
レイラインである。トランスとコンデンサとは、積層体
の側面に形成された外部電極によって接続される。さら
に、積層体内にトランスに並列に接続される別のコンデ
ンサを形成してもよい。
【０００７】
【作用】積層体内の電極の寸法および電極の数などによ
って、インダクタンスやキャパシタンスが決定される。
したがって、電極の寸法を決定することによって、ほぼ
一定のインダクタンスおよびキャパシタンスを得ること
ができる。電極は積層体内に形成されるため、インダク
タンスやキャパシタンスは雰囲気温度の影響を受けにく
い。さらに、積層体の側面の外部電極は、トランスとコ
ンデンサとの接続以外にも、外部回路との接続用として
も利用される。
って、インダクタンスやキャパシタンスが決定される。
したがって、電極の寸法を決定することによって、ほぼ
一定のインダクタンスおよびキャパシタンスを得ること
ができる。電極は積層体内に形成されるため、インダク
タンスやキャパシタンスは雰囲気温度の影響を受けにく
い。さらに、積層体の側面の外部電極は、トランスとコ
ンデンサとの接続以外にも、外部回路との接続用として
も利用される。
【０００８】
【発明の効果】この発明によれば、インダクタンスおよ
びキャパシタンスのばらつきが小さいため、ディレイラ
インの特性ばらつきを小さくすることができる。また、
インダクタンスやキャパシタンスが雰囲気温度の影響を
受けにくいため、温度特性のばらつきの小さいディレイ
ラインを得ることができる。さらに、積層体の側面の外
部電極によって外部回路に接続されるため、表面実装型
のディレイラインを得ることができる。
びキャパシタンスのばらつきが小さいため、ディレイラ
インの特性ばらつきを小さくすることができる。また、
インダクタンスやキャパシタンスが雰囲気温度の影響を
受けにくいため、温度特性のばらつきの小さいディレイ
ラインを得ることができる。さらに、積層体の側面の外
部電極によって外部回路に接続されるため、表面実装型
のディレイラインを得ることができる。
【０００９】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１０】
【実施例】図１はこの発明の一実施例を示す斜視図であ
る。ディレイライン１０は積層体１２を含む。積層体１
２は、図２に示すように、複数の層を含む。第１の層１
４には、第１のアース電極１６が形成される。第１のア
ース電極１６は、第１の層１４の外周部を除くほぼ全面
に形成され、第１の層１４の対向する端部にそれぞれ２
か所ずつ引き出される。
る。ディレイライン１０は積層体１２を含む。積層体１
２は、図２に示すように、複数の層を含む。第１の層１
４には、第１のアース電極１６が形成される。第１のア
ース電極１６は、第１の層１４の外周部を除くほぼ全面
に形成され、第１の層１４の対向する端部にそれぞれ２
か所ずつ引き出される。
【００１１】第１のアース電極１６上には、第２の層１
８が形成される。第２の層１８上には、第１のコンデン
サ電極２０が形成される。第１のコンデンサ電極２０
は、第１のアース電極１６に対向するように形成され
る。そして、第１のコンデンサ電極２０は、第２の層１
８の一方端に引き出される。この第１のコンデンサ電極
２０は、第１のアース電極１６の引き出し部とは別の位
置に引き出される。
８が形成される。第２の層１８上には、第１のコンデン
サ電極２０が形成される。第１のコンデンサ電極２０
は、第１のアース電極１６に対向するように形成され
る。そして、第１のコンデンサ電極２０は、第２の層１
８の一方端に引き出される。この第１のコンデンサ電極
２０は、第１のアース電極１６の引き出し部とは別の位
置に引き出される。
【００１２】第１のコンデンサ電極２０上には、第３の
層２２が形成される。第３の層２２上には、第２のアー
ス電極２４が形成される。第２のアース電極２４は、第
１のアース電極１６と同じ形状に形成される。これらの
第１のコンデンサ電極２０と２つのアース電極１６，２
４とで、コンデンサが形成される。第２のアース電極２
４上には、第４の層２６が形成される。
層２２が形成される。第３の層２２上には、第２のアー
ス電極２４が形成される。第２のアース電極２４は、第
１のアース電極１６と同じ形状に形成される。これらの
第１のコンデンサ電極２０と２つのアース電極１６，２
４とで、コンデンサが形成される。第２のアース電極２
４上には、第４の層２６が形成される。
【００１３】第４の層２６上には、第５の層２８が形成
される。第５の層２８上には、第１のコイル電極３０が
形成される。第１のコイル電極３０は、第５の層２８の
他端側から約３／４周するように形成される。第１のコ
イル電極３０は、２つのアース電極１６，２４の引き出
し位置と異なる位置に引き出される。
される。第５の層２８上には、第１のコイル電極３０が
形成される。第１のコイル電極３０は、第５の層２８の
他端側から約３／４周するように形成される。第１のコ
イル電極３０は、２つのアース電極１６，２４の引き出
し位置と異なる位置に引き出される。
【００１４】第１のコイル電極３０上には、第６の層３
２が形成される。第６の層３２上には、第２のコイル電
極３４が形成される。第２のコイル電極３４は、第１の
コイル電極３０の端部に対応する位置から１周して、第
６の層３２の一端側に引き出される。このとき、第２の
コイル電極３４は、第１のコンデンサ電極２０の引き出
し位置に対応する位置に引き出される。第２のコイル電
極３４の端部にはスルーホール３６が形成され、このス
ルーホール３６を介して第１のコイル電極３０と第２の
コイル電極３４とが接続される。
２が形成される。第６の層３２上には、第２のコイル電
極３４が形成される。第２のコイル電極３４は、第１の
コイル電極３０の端部に対応する位置から１周して、第
６の層３２の一端側に引き出される。このとき、第２の
コイル電極３４は、第１のコンデンサ電極２０の引き出
し位置に対応する位置に引き出される。第２のコイル電
極３４の端部にはスルーホール３６が形成され、このス
ルーホール３６を介して第１のコイル電極３０と第２の
コイル電極３４とが接続される。
【００１５】第２のコイル電極３４上には、第７の層３
８が形成される。第７の層３８上には、第３のコイル電
極４０が形成される。第３のコイル電極４０は、第２の
コイル電極３４の引き出し部に対応する位置から１周す
るように形成される。そして、第３のコイル電極４０の
一端にはスルーホール４２が形成され、このスルーホー
ル４２を介して第２のコイル電極３４と第３のコイル電
極４０とが接続される。
８が形成される。第７の層３８上には、第３のコイル電
極４０が形成される。第３のコイル電極４０は、第２の
コイル電極３４の引き出し部に対応する位置から１周す
るように形成される。そして、第３のコイル電極４０の
一端にはスルーホール４２が形成され、このスルーホー
ル４２を介して第２のコイル電極３４と第３のコイル電
極４０とが接続される。
【００１６】第３のコイル電極４０上には、第８の層４
４が形成される。第８の層４４上には、第４のコイル電
極４６が形成される。第４のコイル電極４６は、第３の
コイル電極４０の他端に対応する位置から約３／４周し
て、第８の層４４の一端側に引き出される。第４のコイ
ル電極４６の端部にはスルーホール４８が形成され、こ
のスルーホール４８を介して第３のコイル電極４０と第
４のコイル電極４６とが接続される。さらに、第４のコ
イル電極４６上には、第９の層５０が形成される。これ
らの層が積層されて、積層体１２が形成されている。
４が形成される。第８の層４４上には、第４のコイル電
極４６が形成される。第４のコイル電極４６は、第３の
コイル電極４０の他端に対応する位置から約３／４周し
て、第８の層４４の一端側に引き出される。第４のコイ
ル電極４６の端部にはスルーホール４８が形成され、こ
のスルーホール４８を介して第３のコイル電極４０と第
４のコイル電極４６とが接続される。さらに、第４のコ
イル電極４６上には、第９の層５０が形成される。これ
らの層が積層されて、積層体１２が形成されている。
【００１７】積層体１２の側面には、複数の外部電極５
２ａ，５２ｂ，５２ｃ，５２ｄ，５２ｅ，５２ｆ，５２
ｇおよび５２ｈが形成される。外部電極５２ａには、第
４のコイル電極４６が接続される。また、外部電極５２
ｂ，５２ｃ，５２ｆ，５２ｇには、２つのアース電極１
６，２４が接続される。さらに、外部電極５２ｄには、
第１のコンデンサ電極２０および第２のコイル電極３４
が接続される。また、外部電極５２ｈには、第１のコイ
ル電極３０が接続される。
２ａ，５２ｂ，５２ｃ，５２ｄ，５２ｅ，５２ｆ，５２
ｇおよび５２ｈが形成される。外部電極５２ａには、第
４のコイル電極４６が接続される。また、外部電極５２
ｂ，５２ｃ，５２ｆ，５２ｇには、２つのアース電極１
６，２４が接続される。さらに、外部電極５２ｄには、
第１のコンデンサ電極２０および第２のコイル電極３４
が接続される。また、外部電極５２ｈには、第１のコイ
ル電極３０が接続される。
【００１８】このディレイライン１０は、図３に示すよ
うな等価回路を有する。このディレイライン１０では、
４つのコイル電極３０，３４，４０，４６でインダクタ
ンスが形成される。このインダクタンスの中間部が、第
１のコンデンサ電極２０に接続され、第１のコンデンサ
電極２０とアース電極１６，２４とでコンデンサが形成
される。したがって、図３に示すように、インダクタン
ス部分はトランスとなり、このトランスがコンデンサを
介して接地されている。
うな等価回路を有する。このディレイライン１０では、
４つのコイル電極３０，３４，４０，４６でインダクタ
ンスが形成される。このインダクタンスの中間部が、第
１のコンデンサ電極２０に接続され、第１のコンデンサ
電極２０とアース電極１６，２４とでコンデンサが形成
される。したがって、図３に示すように、インダクタン
ス部分はトランスとなり、このトランスがコンデンサを
介して接地されている。
【００１９】このようなディレイライン１０を作製する
には、たとえばセラミッグリーンシート上に各電極の形
状に電極ペーストを塗布し、積層して焼結することによ
って積層体１２が形成される。さらに、積層体１２の側
面に外部電極用の電極ペーストを塗布し、焼き付けるこ
とによって、外部電極が形成される。
には、たとえばセラミッグリーンシート上に各電極の形
状に電極ペーストを塗布し、積層して焼結することによ
って積層体１２が形成される。さらに、積層体１２の側
面に外部電極用の電極ペーストを塗布し、焼き付けるこ
とによって、外部電極が形成される。
【００２０】このディレイライン１０では、コイル電極
３０，３４，４０，４６の寸法や巻数でインダクタンス
が決定され、第１のコンデンサ電極２０およびアース電
極１６，２４の寸法でキャパシタンスが決定される。し
たがって、電極用ペーストを塗布するときにその寸法を
一定にすれば、ほぼ一定の特性を得ることができる。し
たがって、多量のディレイラインを作製しても、それら
の間の特性ばらつきを小さくすることができる。
３０，３４，４０，４６の寸法や巻数でインダクタンス
が決定され、第１のコンデンサ電極２０およびアース電
極１６，２４の寸法でキャパシタンスが決定される。し
たがって、電極用ペーストを塗布するときにその寸法を
一定にすれば、ほぼ一定の特性を得ることができる。し
たがって、多量のディレイラインを作製しても、それら
の間の特性ばらつきを小さくすることができる。
【００２１】また、コイル電極３０，３４，４０，４
６、コンデンサ電極２０およびアース電極１６，２４が
積層体１２内に形成されているため、雰囲気温度が変化
しても、その影響を受けにくい。したがって、ディレイ
ライン１０の温度特性のばらつきを小さくすることがで
きる。さらに、このディレイライン１０は、積層体１２
の側面に外部電極５２ａ〜５２ｈを形成したチップ状で
あり、プリント基板などに表面実装することができる。
また、１つの積層体１２内にインダクタンスやキャパシ
タンスを形成することができ、従来のディレイラインに
比べて小型化することができる。
６、コンデンサ電極２０およびアース電極１６，２４が
積層体１２内に形成されているため、雰囲気温度が変化
しても、その影響を受けにくい。したがって、ディレイ
ライン１０の温度特性のばらつきを小さくすることがで
きる。さらに、このディレイライン１０は、積層体１２
の側面に外部電極５２ａ〜５２ｈを形成したチップ状で
あり、プリント基板などに表面実装することができる。
また、１つの積層体１２内にインダクタンスやキャパシ
タンスを形成することができ、従来のディレイラインに
比べて小型化することができる。
【００２２】また、図４に示すように、積層体１２内に
複数のトランスおよびコンデンサを形成することも可能
である。このディレイライン１０では、第２の層１８上
に、３つのコンデンサ電極２０ａ，２０ｂ，２０ｃが形
成される。また、第５の層２８上には３つの第１のコイ
ル電極３０ａ，３０ｂ，３０ｃが形成され、第６の層３
２上には３つの第２のコイル電極３４ａ，３４ｂ，３４
ｃが形成され、第７の層３８上には３つの第３のコイル
電極４０ａ，４０ｂ，４０ｃが形成される。この実施例
では、３つの層２８，３２，３８に形成されたコイル電
極でトランスが形成される。
複数のトランスおよびコンデンサを形成することも可能
である。このディレイライン１０では、第２の層１８上
に、３つのコンデンサ電極２０ａ，２０ｂ，２０ｃが形
成される。また、第５の層２８上には３つの第１のコイ
ル電極３０ａ，３０ｂ，３０ｃが形成され、第６の層３
２上には３つの第２のコイル電極３４ａ，３４ｂ，３４
ｃが形成され、第７の層３８上には３つの第３のコイル
電極４０ａ，４０ｂ，４０ｃが形成される。この実施例
では、３つの層２８，３２，３８に形成されたコイル電
極でトランスが形成される。
【００２３】このディレイライン１０では、外部電極５
２ａに第３のコイル電極４０ａが接続される。また、外
部電極５２ｂには、第１のコイル電極３０ａと第３のコ
イル電極４０ｂとが接続される。さらに、外部電極５２
ｃには、第１のコイル電極３０ｂと第３のコイル電極４
０ｃとが接続される。そして、外部電極５２ｄには、第
１のコイル電極３０ｃが接続される。また、外部電極５
２ｅ，５２ｆ，５２ｈには、それぞれ第１のコンデンサ
電極２０ａ，２０ｂ，２０ｃおよび第２のコイル電極３
４ａ，３４ｂ，３４ｃが接続される。そして、外部電極
５２ｇには、２つのアース電極１６，２４が接続され
る。
２ａに第３のコイル電極４０ａが接続される。また、外
部電極５２ｂには、第１のコイル電極３０ａと第３のコ
イル電極４０ｂとが接続される。さらに、外部電極５２
ｃには、第１のコイル電極３０ｂと第３のコイル電極４
０ｃとが接続される。そして、外部電極５２ｄには、第
１のコイル電極３０ｃが接続される。また、外部電極５
２ｅ，５２ｆ，５２ｈには、それぞれ第１のコンデンサ
電極２０ａ，２０ｂ，２０ｃおよび第２のコイル電極３
４ａ，３４ｂ，３４ｃが接続される。そして、外部電極
５２ｇには、２つのアース電極１６，２４が接続され
る。
【００２４】したがって、このディレイライン１０は、
図５に示すように、３つのトランスを直列に接続し、各
トランスにコンデンサが接続された等価回路を有する。
このように、トランスとコンデンサとの数を変更するこ
とにより、所望のディレイタイムを得ることができる。
図５に示すように、３つのトランスを直列に接続し、各
トランスにコンデンサが接続された等価回路を有する。
このように、トランスとコンデンサとの数を変更するこ
とにより、所望のディレイタイムを得ることができる。
【００２５】また、図６に示すように、第１の層１４お
よび第５の層２８上に、アース電極１６，２４が形成さ
れる。第２の層１８上には、第１のコンデンサ電極２０
ａ，２０ｂ，２０ｃが形成される。さらに、第３の層２
２上には、第１のコンデンサ電極２０ａ，２０ｂ，２０
ｃに対向するように、第２のコンデンサ電極５４ａ，５
４ｂ，５４ｃが形成される。これらの第２のコンデンサ
電極５４ａ，５４ｂ，５４ｃは、それぞれ外部電極５２
ａ，５２ｂ，５２ｄに接続される。したがって、第２の
コンデンサ電極５４ａは第３のコイル電極４０ａに接続
され、第２のコンデンサ電極５４ｂは第１のコイル電極
３０ａおよび第３のコイル電極４０ｂに接続され、第２
のコンデンサ電極５４ｃは第１のコイル電極３０ｃに接
続される。
よび第５の層２８上に、アース電極１６，２４が形成さ
れる。第２の層１８上には、第１のコンデンサ電極２０
ａ，２０ｂ，２０ｃが形成される。さらに、第３の層２
２上には、第１のコンデンサ電極２０ａ，２０ｂ，２０
ｃに対向するように、第２のコンデンサ電極５４ａ，５
４ｂ，５４ｃが形成される。これらの第２のコンデンサ
電極５４ａ，５４ｂ，５４ｃは、それぞれ外部電極５２
ａ，５２ｂ，５２ｄに接続される。したがって、第２の
コンデンサ電極５４ａは第３のコイル電極４０ａに接続
され、第２のコンデンサ電極５４ｂは第１のコイル電極
３０ａおよび第３のコイル電極４０ｂに接続され、第２
のコンデンサ電極５４ｃは第１のコイル電極３０ｃに接
続される。
【００２６】また、第４の層２６および第６の層３２に
は、それぞれ第３のコンデンサ電極５６ａ，５６ｂ，５
６ｃおよび第４のコンデンサ電極５８ａ，５８ｂ，５８
ｃが形成される。これらの第３のコンデンサ電極５６ａ
〜５６ｃおよび第４のコンデンサ電極５８ａ〜５８ｃ
は、第１のコンデンサ電極２０ａ〜２０ｃと同じ形状に
形成される。また、第８の層４４上に第１のコイル電極
３０ａ〜３０ｃが形成され、第９の層５０上に第２のコ
イル電極３４ａ〜３４ｃが形成され、第１０の層６０上
に第３のコイル電極４０ａ〜４０ｃが形成される。そし
て、第３のコイル電極４０ａ〜４０ｃ上には、第１１の
層６２が形成される。
は、それぞれ第３のコンデンサ電極５６ａ，５６ｂ，５
６ｃおよび第４のコンデンサ電極５８ａ，５８ｂ，５８
ｃが形成される。これらの第３のコンデンサ電極５６ａ
〜５６ｃおよび第４のコンデンサ電極５８ａ〜５８ｃ
は、第１のコンデンサ電極２０ａ〜２０ｃと同じ形状に
形成される。また、第８の層４４上に第１のコイル電極
３０ａ〜３０ｃが形成され、第９の層５０上に第２のコ
イル電極３４ａ〜３４ｃが形成され、第１０の層６０上
に第３のコイル電極４０ａ〜４０ｃが形成される。そし
て、第３のコイル電極４０ａ〜４０ｃ上には、第１１の
層６２が形成される。
【００２７】このディレイライン１０では、第２のコン
デンサ電極５４ａ〜５４ｃと第１のコンデンサ電極２０
ａ〜２０ｃとの間および第２のコンデンサ電極５４ａ〜
５４ｃと第３のコンデンサ電極５６ａ〜５６ｃとの間に
コンデンサが形成される。したがって、このディレイラ
イン１０は、図７に示すように、トランスに並列にキャ
パシタンスを形成した等価回路を有する。このようなデ
ィレイライン１０では、図８に示すように、周波数特性
を良好にすることができる。図８からわかるように、ト
ランスに並列にキャパシタンスを形成していない場合、
高周波側でディレイタイムが下がっている。ところが、
トランスに並列にキャパシタンスを形成することによっ
て、高周波側でもディレイタイムが下がらず、安定した
周波数特性を得ることができる。
デンサ電極５４ａ〜５４ｃと第１のコンデンサ電極２０
ａ〜２０ｃとの間および第２のコンデンサ電極５４ａ〜
５４ｃと第３のコンデンサ電極５６ａ〜５６ｃとの間に
コンデンサが形成される。したがって、このディレイラ
イン１０は、図７に示すように、トランスに並列にキャ
パシタンスを形成した等価回路を有する。このようなデ
ィレイライン１０では、図８に示すように、周波数特性
を良好にすることができる。図８からわかるように、ト
ランスに並列にキャパシタンスを形成していない場合、
高周波側でディレイタイムが下がっている。ところが、
トランスに並列にキャパシタンスを形成することによっ
て、高周波側でもディレイタイムが下がらず、安定した
周波数特性を得ることができる。
【００２８】また、図９に示すような構造にして、トラ
ンスとアースとの間にキャパシタンスを形成してもよ
い。このディレイライン１０では、第４の層２６に第５
のコンデンサ電極６４が形成されている。この第５のコ
ンデンサ電極６４は、外部電極５２ｈを介して第１のコ
イル電極３０に接続される。このディレイライン１０で
は、第２のアース電極２４と第５のコンデンサ電極６４
とでコンデンサが形成される。したがって、図１０に示
すように、トランスとアースとの間にキャパシタンスが
形成される。このディレイライン１０では、トランスと
アースとの間にキャパシタンスを形成し、高周波成分を
カットするためのローパスフィルタが形成される。この
ようなローパスフィルタによって、リンギングを抑える
ことができる。
ンスとアースとの間にキャパシタンスを形成してもよ
い。このディレイライン１０では、第４の層２６に第５
のコンデンサ電極６４が形成されている。この第５のコ
ンデンサ電極６４は、外部電極５２ｈを介して第１のコ
イル電極３０に接続される。このディレイライン１０で
は、第２のアース電極２４と第５のコンデンサ電極６４
とでコンデンサが形成される。したがって、図１０に示
すように、トランスとアースとの間にキャパシタンスが
形成される。このディレイライン１０では、トランスと
アースとの間にキャパシタンスを形成し、高周波成分を
カットするためのローパスフィルタが形成される。この
ようなローパスフィルタによって、リンギングを抑える
ことができる。
【００２９】このように、積層体内に電極を形成するこ
とによってディレイラインを作製すれば、内部の電極の
寸法や数によってインダクタンスやキャパシタンスを決
定することができ、個別の部品を使用する場合に比べて
ばらつきを少なくすることができる。したがって、ディ
レイタイムのばらつきの小さいディレイラインを得るこ
とができる。また、インダクタンスやキャパシタンスの
値は、雰囲気温度の変化に影響されにくく、温度特性の
ばらつきの小さいディレイラインを得ることができる。
さらに、積層体の側面に外部電極が形成された形状であ
り、小型で表面実装可能なディレイラインを得ることが
できる。また、トランスに並列にキャパシタンスを形成
することによって、ディレイラインの特性を改善するこ
とができる。
とによってディレイラインを作製すれば、内部の電極の
寸法や数によってインダクタンスやキャパシタンスを決
定することができ、個別の部品を使用する場合に比べて
ばらつきを少なくすることができる。したがって、ディ
レイタイムのばらつきの小さいディレイラインを得るこ
とができる。また、インダクタンスやキャパシタンスの
値は、雰囲気温度の変化に影響されにくく、温度特性の
ばらつきの小さいディレイラインを得ることができる。
さらに、積層体の側面に外部電極が形成された形状であ
り、小型で表面実装可能なディレイラインを得ることが
できる。また、トランスに並列にキャパシタンスを形成
することによって、ディレイラインの特性を改善するこ
とができる。
【図１】この発明の一実施例を示す斜視図である。
【図２】図１に示すディレイラインの分解斜視図であ
る。
る。
【図３】図１および図２に示すディレイラインの等価回
路図である。
路図である。
【図４】この発明の他の実施例を示す分解斜視図であ
る。
る。
【図５】図４に示すディレイラインの等価回路図であ
る。
る。
【図６】この発明のさらに他の実施例を示す分解斜視図
である。
である。
【図７】図６に示すディレイラインの等価回路図であ
る。
る。
【図８】図６に示すディレイラインの周波数特性を示す
グラフである。
グラフである。
【図９】この発明の別の実施例を示す分解斜視図であ
る。
る。
【図１０】図９に示すディレイラインの等価回路図であ
る。
る。
【図１１】この発明の背景となる従来のディレイライン
の一例を示す図解図である。
の一例を示す図解図である。
【図１２】図１１に示す従来のディレイラインの等価回
路図である。
路図である。
１０ ディレイライン １２ 積層体 １６ 第１のアース電極 ２０ 第１のコンデンサ電極 ２４ 第２のアース電極 ３０ 第１のコイル電極 ３４ 第２のコイル電極 ４０ 第３のコイル電極 ４６ 第４のコイル電極 ５２ａ〜５２ｈ 外部電極 ５４ａ〜５４ｃ 第２のコンデンサ電極 ５６ａ〜５６ｃ 第３のコンデンサ電極 ５８ａ〜５８ｃ 第４のコンデンサ電極 ６４ 第５のコンデンサ電極
Claims (3)
- 【請求項１】 複数の層を積層した積層体を含むディレ
イラインであって、 前記積層体内に電極を形成することによって、前記積層
体内にトランスと前記トランスに接続されるコンデンサ
とを形成した、ディレイライン。 - 【請求項２】 前記積層体の側面に外部電極が形成さ
れ、前記外部電極によって前記トランスと前記コンデン
サとが電気的に接続される、請求項１のディレイライ
ン。 - 【請求項３】 前記積層体内に前記トランスに並列に接
続される別のコンデンサが形成された、請求項１または
請求項２のディレイライン。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024738A JPH06216689A (ja) | 1993-01-19 | 1993-01-19 | ディレイライン |
| DE4401173A DE4401173C2 (de) | 1993-01-19 | 1994-01-17 | Verzögerungsleitung |
| US08/183,285 US5436601A (en) | 1993-01-19 | 1994-01-18 | Laminated delay line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5024738A JPH06216689A (ja) | 1993-01-19 | 1993-01-19 | ディレイライン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216689A true JPH06216689A (ja) | 1994-08-05 |
Family
ID=12146498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5024738A Pending JPH06216689A (ja) | 1993-01-19 | 1993-01-19 | ディレイライン |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5436601A (ja) |
| JP (1) | JPH06216689A (ja) |
| DE (1) | DE4401173C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002329611A (ja) * | 2001-05-02 | 2002-11-15 | Murata Mfg Co Ltd | 積層型複合バラントランス |
| US6762654B1 (en) | 1999-07-15 | 2004-07-13 | Murata Manufacturing Co., Ltd. | Delay line |
| WO2005041406A1 (ja) * | 2003-10-23 | 2005-05-06 | Elmec Corporation | 電磁遅延線のインダクタンス素子 |
| WO2018012400A1 (ja) * | 2016-07-15 | 2018-01-18 | 株式会社村田製作所 | 高周波トランスおよび移相器 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273502A (ja) * | 1994-03-29 | 1995-10-20 | Murata Mfg Co Ltd | ローパスフィルタ |
| JP3438859B2 (ja) * | 1996-11-21 | 2003-08-18 | ティーディーケイ株式会社 | 積層型電子部品とその製造方法 |
| JP3402258B2 (ja) * | 1999-06-01 | 2003-05-06 | 株式会社村田製作所 | ディレイライン |
| KR100823767B1 (ko) * | 1999-09-02 | 2008-04-21 | 이비덴 가부시키가이샤 | 프린트배선판 및 프린트배선판의 제조방법 |
| US6714095B2 (en) * | 2002-06-18 | 2004-03-30 | Motorola, Inc. | Tapered constant “R” network for use in distributed amplifiers |
| WO2005046070A1 (ja) * | 2003-11-11 | 2005-05-19 | Murata Manufacturing Co., Ltd. | 高周波モジュール |
| US7724484B2 (en) * | 2006-12-29 | 2010-05-25 | Cobham Defense Electronic Systems Corporation | Ultra broadband 10-W CW integrated limiter |
| US8134425B2 (en) * | 2007-12-13 | 2012-03-13 | Broadcom Corporation | Method and system for filters embedded in an integrated circuit package |
| US8922315B2 (en) * | 2011-05-17 | 2014-12-30 | Bae Systems Information And Electronic Systems Integration Inc. | Flexible ultracapacitor cloth for feeding portable electronic device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2859414A (en) * | 1954-02-04 | 1958-11-04 | Bell Telephone Labor Inc | Delay network |
| DE2714426C3 (de) * | 1977-03-31 | 1981-02-26 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Als Tiefpaß- oder als Laufzeitglied ausgebildetes passives Schaltungsglied |
| CA1202383A (en) * | 1983-03-25 | 1986-03-25 | Herman R. Person | Thick film delay line |
| FR2589009A1 (fr) * | 1985-10-18 | 1987-04-24 | Europ Composants Electron | Ligne a retard electromagnetique realisable en boitier moule |
| DE3724727C1 (en) * | 1987-07-25 | 1988-12-15 | Ant Nachrichtentech | Analog all-pass filter having a T-element |
| JPH0446406A (ja) * | 1990-06-13 | 1992-02-17 | Murata Mfg Co Ltd | ディレイライン |
-
1993
- 1993-01-19 JP JP5024738A patent/JPH06216689A/ja active Pending
-
1994
- 1994-01-17 DE DE4401173A patent/DE4401173C2/de not_active Expired - Lifetime
- 1994-01-18 US US08/183,285 patent/US5436601A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762654B1 (en) | 1999-07-15 | 2004-07-13 | Murata Manufacturing Co., Ltd. | Delay line |
| JP2002329611A (ja) * | 2001-05-02 | 2002-11-15 | Murata Mfg Co Ltd | 積層型複合バラントランス |
| WO2005041406A1 (ja) * | 2003-10-23 | 2005-05-06 | Elmec Corporation | 電磁遅延線のインダクタンス素子 |
| WO2018012400A1 (ja) * | 2016-07-15 | 2018-01-18 | 株式会社村田製作所 | 高周波トランスおよび移相器 |
| JPWO2018012400A1 (ja) * | 2016-07-15 | 2018-08-30 | 株式会社村田製作所 | 高周波トランスおよび移相器 |
| US11322284B2 (en) | 2016-07-15 | 2022-05-03 | Murata Manufacturing Co., Ltd. | High-frequency transformer and phase shifter |
Also Published As
| Publication number | Publication date |
|---|---|
| US5436601A (en) | 1995-07-25 |
| DE4401173A1 (de) | 1994-07-21 |
| DE4401173C2 (de) | 1998-01-22 |
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